半導体メモリカード
【課題】リードフレームを用いて低コスト化を図った上で、半導体チップの回路の形成性を向上させた半導体メモリカードを提供する。
【解決手段】半導体メモリカード５１は、外部接続端子３とリード部４とチップ部品搭載部５Ａ〜５Ｃと半導体チップ搭載部６とを備えるリードフレーム２と、チップ部品搭載部５Ａ〜５Ｃに搭載されたチップ部品７Ａ〜７Ｄと、半導体チップ搭載部６上に配置されたコントローラチップ８およびメモリチップ９とを具備する。メモリチップ９の表面には、再配線層５６が形成される。リードフレーム２は樹脂封止される。リードフレーム２上におけるコントローラチップ８やメモリチップ９の電気回路は、リード部４、再配線層５６および金属ワイヤ５２、５８により構成される。
【解決手段】半導体メモリカード５１は、外部接続端子３とリード部４とチップ部品搭載部５Ａ〜５Ｃと半導体チップ搭載部６とを備えるリードフレーム２と、チップ部品搭載部５Ａ〜５Ｃに搭載されたチップ部品７Ａ〜７Ｄと、半導体チップ搭載部６上に配置されたコントローラチップ８およびメモリチップ９とを具備する。メモリチップ９の表面には、再配線層５６が形成される。リードフレーム２は樹脂封止される。リードフレーム２上におけるコントローラチップ８やメモリチップ９の電気回路は、リード部４、再配線層５６および金属ワイヤ５２、５８により構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリカードに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカード（半導体メモリカード）においては、小型化と高容量化が進められている。また、メモリカードの低コスト化等を図るために、メモリカードを構成するメモリチップやコントローラチップ等の半導体チップを、外部接続端子を有するリードフレーム上に搭載することが検討されている。リードフレーム上には半導体チップに加えて、コンデンサ等のチップ部品も搭載される。リードフレームを用いたメモリカードにおいては、外部接続端子の表面を除いて、リードフレーム全体が半導体チップやチップ部品と共に樹脂封止される。
【０００３】
メモリカードの回路基材としてリードフレームを適用した場合、リードフレームの構造等に基づく不具合の発生が懸念される。例えば、リードフレームは配線基板に比べて回路の形成が制約されるため、メモリチップやコントローラチップ等の半導体チップの回路をリードフレームとボンディングワイヤのみで形成することが困難となるおそれがある。また、メモリカードの厚さは各種の規格で規定されているのに対し、半導体チップやチップ部品の高さは一様ではなく、チップ部品の高さが半導体チップのそれより高いことが一般的である。このような条件下でリードフレームを半導体チップやチップ部品と共に樹脂封止すると、チップ部品の封止樹脂層による被覆性が低下したり、あるいは樹脂封止時にメモリカードの反りやリードフレームの位置ずれ等が生じるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−３２７９９０号公報
【特許文献２】特開２００４−０１３７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、リードフレームを用いて低コスト化を図った上で、リードフレームを回路基材として適用したことによる不具合、例えば半導体チップの回路の形成性の低下を改善することを可能にした半導体メモリカードを提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体メモリカードは、複数の外部接続端子と、少なくとも一部が外部接続端子に接続された複数のリードを有するリード部と、リード部に設けられたチップ部品搭載部と、半導体チップ搭載部とを備えるリードフレームと、チップ部品搭載部に搭載されたチップ部品と、半導体チップ搭載部上に配置されたメモリチップと、半導体チップ搭載部上またはメモリチップ上に配置されたコントローラチップと、外部接続端子を露出させつつ、チップ部品、メモリチップ、コントローラチップおよびリードフレームを封止する封止樹脂層とを具備する。チップ部品は、リードと電気的に接続されている。メモリチップは、チップ本体に形成された第１の電極パッドと、第１の電極パッドを露出させつつ、チップ本体の表面を覆うように形成された絶縁樹脂膜と、絶縁樹脂膜上に形成された再配線層とを有する。コントローラチップは、第２の電極パッドを有する。リードフレーム上におけるメモリチップおよびコントローラチップの電気回路は、リード部、再配線層および金属ワイヤにより構成されている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態による半導体メモリカードを示す上面透過図である。
【図２】図１に示す半導体メモリカードの下面図である。
【図３】図１に示す半導体メモリカードの断面図である。
【図４】第１の比較例の半導体メモリカードにおけるリードフレームの断面構成を示す図である。
【図５】第２の比較例の半導体メモリカードにおけるリードフレームの断面構成を示す図である。
【図６】第１の実施形態の半導体メモリカードにおけるリードフレームの断面構成を示す図である。
【図７】第２の実施形態による半導体メモリカードを透過して示す上面図である。
【図８】第３の実施形態による半導体メモリカードを示す上面透過図である。
【図９】図８に示す半導体メモリカードにおけるメモリチップの再配線層の第１の構成例を示す断面図である。
【図１０】図８に示す半導体メモリカードにおけるメモリチップの再配線層の第２の構成例を示す断面図である。
【図１１】図１０に示す再配線層の変形例を示す断面図である。
【図１２】図８に示す半導体メモリカードにおけるメモリチップの再配線層の第３の構成例を示す断面図である。
【図１３】図８に示す半導体メモリカードの変形例を示す断面図である。
【図１４】第４の実施形態による半導体メモリカードを示す上面透過図である。
【図１５】図１４に示す半導体メモリカードの断面図である。
【図１６】第５の実施形態による半導体メモリカードを示す上面透過図である。
【発明を実施するための形態】
【０００８】
以下、実施形態の半導体メモリカードについて、図面を参照して説明する。
【０００９】
（第１の実施形態）
図１ないし図３は第１の実施形態による半導体メモリカードを示す図である。図１は第１の実施形態による半導体メモリカードの上面図であって、半導体メモリカードの構成を透過して示す図（上面透過図）、図２は第１の実施形態による半導体メモリカードの下面図、図３は第１の実施形態による半導体メモリカードを長辺方向（カードスロットに挿入する方向）に切断した断面図である。これらの図に示される半導体メモリカード１は、各種規格のメモリカードとして使用されるものである。
【００１０】
メモリカード１は、端子部材と配線部材と素子搭載部材とを兼ねるリード回路部材としてリードフレーム２を具備している。リードフレーム２は、複数の外部接続端子３と、少なくとも一部が外部接続端子３に接続された複数のリードを有するリード部４と、リード部４に設けられたチップ部品搭載部５と、半導体チップ搭載部６とを備えている。チップ部品搭載部５には、チップ部品（受動部品）７が搭載されている。半導体チップ搭載部６上には、コントローラチップ８とＮＡＮＤ型フラッシュメモリのようなメモリチップ９が配置されている。コントローラチップ８は、メモリチップ９へのデータの書き込みやメモリチップ９に記憶されたデータの読み出し等を行う半導体チップである。
【００１１】
リードフレーム２は、封止樹脂層１０で封止されている。封止樹脂層１０は、外部接続端子３の表面を露出させつつ、リードフレーム２をチップ部品７、コントローラチップ８、メモリチップ９等と共に封止するように、例えばエポキシ樹脂等の封止樹脂をトランスファ成形することにより形成されている。封止樹脂層１０は概略矩形状の外形を有し、メモリカード１の全体形状を構成している。封止樹脂層１０の外部接続端子３が露出した第１の面１０ａ（図２）は、メモリカード１の裏面に相当する。封止樹脂層１０の第１の面１０ａとは反対側の第２の面１０ｂ（図１）は、メモリカード１の表面に相当する。
【００１２】
封止樹脂層１０の外形辺１１のうち、外部接続端子３に近い第１の短辺１１Ａは、メモリカード１の先端部に相当する。封止樹脂層１０の先端には、メモリカード１の前方を示す傾斜部１０ｃが設けられている。封止樹脂層１０の第２の短辺１１Ｂは、メモリカード１の後方部に相当する。封止樹脂層１０の後方には、その一部を第２の面１０ｂ側に盛り上げた取手部１０ｄが設けられている。封止樹脂層１０の第１の長辺１１Ｃには、メモリカード１の前後や表裏の向きを示すように、切り欠き部１２やくびれ部１３が形成されている。封止樹脂層１０の第２の長辺１１Ｄは直線形状とされている。
【００１３】
複数の外部接続端子３の先端は、それぞれ封止樹脂層１０内に配置されている。すなわち、外部接続端子３の先端には吊りリードが設けられていない。これによって、封止樹脂層１０の先端に吊りリードが残存することを防いでいる。封止樹脂層１０の先端に吊りリードが存在していると、メモリカード１をカードスロットに挿入する際に障害となったり、またカードスロットにダメージ等を与えたりするおそれがある。ただし、複数の外部接続端子３は図示しないフレームから分離されているため、その上に固定テープ１４Ａが接着されている。複数の外部接続端子３は、固定テープ１４Ａにより保持されている。
【００１４】
リード部４は、外部接続端子３に直接接続されたリード４１と、外部接続端子３とは電気的に独立しているリード４２とを有している。これらリード４１、４２のうち、第１、第２および第３のリード４１Ａ、４１Ｂ、４１Ｃは、一方の端部が外部接続端子３に直接接続されている。第１のリード４１Ａの他方の端部は、コントローラチップ８の近傍領域に配置されている。第２のリード４１Ｂとそれとは電気的に独立した第４のリード４２Ａには、それぞれ第１のチップ部品搭載部５Ａが設けられている。第１のチップ部品搭載部５Ａには、ヒューズ等の第１のチップ部品７Ａが第２のリード４１Ｂおよび第４のリード４２Ａと電気的に接続されつつ搭載されている。第４のリード４２Ａは、さらにコントローラチップ８の近傍領域を介してメモリチップ９の近傍まで引き回されている。
【００１５】
第３のリード４１Ｃは、コントローラチップ８の近傍領域を引き回された後に分岐している。第３のリード４１Ｃの一方の分岐部４１Ｃ１とそれとは電気的に独立した第５のリード４２Ｂには、それぞれ第２のチップ部品搭載部５Ｂが設けられている。第２のチップ部品搭載部５Ｂには、コンデンサ等の第２のチップ部品７Ｂが第３のリード４１Ｃの分岐部４１Ｃ１および第５のリード４２Ｂと電気的に接続されつつ搭載されている。第５のリード４２Ｂは、さらにメモリチップ９の近傍まで引き回されている。
【００１６】
第３のリード４１Ｃの他の分岐部４１Ｃ２は、第４のリード４２Ａと同様に、メモリチップ９の近傍まで引き回されている。第３のリード４１Ｃの分岐部４１Ｃ２と第４のリード４２Ａには、第３のチップ部品搭載部５Ｃが設けられている。第３のチップ部品搭載部５Ｃには、コンデンサ等の第３および第４のチップ部品７Ｃ、７Ｄが第３のリード４１Ｃの分岐部４１Ｃ２および第４のリード４２Ａと電気的に接続されつつ搭載されている。第３のリード４１Ｃの分岐部４１Ｃ２および第４のリード４２Ａは、第３のチップ部品搭載部５Ｃの形成位置を介してメモリチップ９の近傍まで引き回されている。
【００１７】
半導体チップ搭載部６は、封止樹脂層１０の短辺１１Ｂと両長辺１１Ｃ、１１Ｄとに向けて拡張されており、これら拡張部６ａに図示しないフレームと接続された吊りリード１５がそれぞれ設けられている。半導体チップ搭載部６は吊りリード１５に支持されている。一方、リード４１Ａ、４１Ｂ、４１Ｃ、４２Ａ、４２Ｂはフレームから分離されている。このようなリード４１Ａ、４１Ｂ、４１Ｃ、４２Ａ、４２Ｂは、吊りリード１５が設けられた拡張部６ａに接着された固定テープ１４Ｂにより保持されている。固定テープ１４Ｂは拡張部６ａからリード４１Ａ、４１Ｂ、４１Ｃ、４２Ａ、４２Ｂにかけて接着されており、これらリードを吊りリード１５に支持された拡張部６ａに固定している。
【００１８】
半導体チップ搭載部６上に配置されたコントローラチップ８およびメモリチップ９は、それぞれ矩形状の外形を有している。コントローラチップ８は外部接続端子３とメモリチップ９との間に配置されている。すなわち、コントローラチップ８はメモリチップ９より外部接続端子３に近い側に配置されている。コントローラチップ８はその両長辺に沿って配列された電極パッド１６を有している。コントローラチップ８の一方の長辺に沿って配列された電極パッド１６は、第１、第３および第４のリード４１Ａ、４１Ｃ、４２Ａと第１の金属ワイヤ１７を介して電気的に接続されている。
【００１９】
メモリチップ９はコントローラチップ８に近い側の長辺に沿って配列された電極パッド１８を有している。メモリチップ９の電極パッド１８は、コントローラチップ８の他方の長辺に沿って配列された電極パッド１６と第２の金属ワイヤ１９を介して電気的に接続されている。メモリチップ９の電極パッド１８の一部は、第３、第４および第５のリード４１Ｃ、４２Ａ、４２Ｂと第２の金属ワイヤ１９を介して電気的に接続されている。なお、メモリチップ９の表面には再配線層２０が設けられており、コントローラチップ８に遠い側の長辺に沿って配列された電極パッド１８がコントローラチップ８に近い側の長辺に沿って配列された電極パッド１８まで再配線層２０により引き回されている。
【００２０】
上述したように、リードフレーム２の構成部分のうち、外部接続端子３は封止樹脂層１０の第１の面（裏面）１０ａに露出される。一方、外部接続端子３に接続されたリード部４や半導体チップ搭載部６等は、封止樹脂層１０内に埋設される。このため、リードフレーム２は図３に示すように、外部接続端子３とリード部４との接続部分を曲げ加工した第１の加工部２１を有している。第１の加工部２１は、外部接続端子３を外部に露出させつつ、リード部４や半導体チップ搭載部６等を封止樹脂層１０内に配置するものである。第１の加工部２１は外部接続端子３のみが外部に露出するように、外部接続端子３とリード部４との接続部分をコイニング加工等で薄肉化しつつ曲げ加工されている。
【００２１】
第１の加工部２１によるリードフレーム２の加工高さ、すなわち外部接続端子３とリード部４との接続部分を一旦上方に曲げた後に水平方向に曲げ返すことによる高さは、基本的にリードフレーム２を樹脂封止する際の半導体チップ搭載部６の設定位置に応じて決定される。すなわち、封止樹脂層１０の半導体チップ搭載部６から第１の面１０ａまでの樹脂厚Ｔ１とコントローラチップ８やメモリチップ９の上面から第２の面１０ｂまでの樹脂厚Ｔ２とがおおよそ等しくなるように、樹脂封止用の金型内における半導体チップ搭載部６等の位置が設定される。これは、樹脂厚Ｔ１と樹脂厚Ｔ２との差が大きいと、トランスファ成形等による樹脂封止工程で半導体チップ搭載部６の位置ずれ（いわゆるベッドシフト）等が生じたり、また樹脂封止後に封止樹脂層１０に反り等が生じやすいためである。
【００２２】
ところで、チップ部品７の高さは、一般的にコントローラチップ８やメモリチップ９の高さより高い。このため、図４に示すように、チップ部品搭載部５の高さ（封止樹脂層１０の第１の面１０ａからの高さ）を半導体チップ搭載部６の高さと同一とすると、封止樹脂層１０のチップ部品７から第２の面１０ｂまでの樹脂厚Ｔ３が薄くなり、封止樹脂層１０によるチップ部品７の被覆性が低下し、場合によってはチップ部品７が外部に露出するおそれが生じる。一方、図５に示すように、チップ部品７を十分に被覆し得るようなチップ部品搭載部５の高さを基準とし、この高さに半導体チップ搭載部６の高さを合せると、封止樹脂層１０の半導体チップ搭載部６から第１の面１０ａまでの樹脂厚Ｔ１が薄くなり、リードフレーム２の被覆性が低下したり、また上述した樹脂封止工程における半導体チップ搭載部６の位置ずれや封止樹脂層１０の反り等が生じやすくなる。
【００２３】
上述したチップ部品７の被覆不良や樹脂封止工程における位置ずれ、反り等を抑制するために、この実施形態では半導体チップ搭載部６の高さ（封止樹脂層１０の第１の面１０ａからの高さ）を、封止樹脂層１０の半導体チップ搭載部６から第１の面１０ａまでの樹脂厚Ｔ１とコントローラチップ８やメモリチップ９の上面から第２の面１０ｂまでの樹脂厚Ｔ２とがおおよそ等しくなるように設定した上で、チップ部品搭載部５を半導体チップ搭載部６より封止樹脂層１０の第１の面１０ａに近い位置に配置している。このような構成を実現する上で、リードフレーム２はリード部４とチップ部品搭載部５との接続部分を曲げ加工した第２の加工部２２を有している。
【００２４】
第２の加工部２２は、チップ部品搭載部５が半導体チップ搭載部６より封止樹脂層１０の第１の面１０ａに近い位置に配置されるように、リード部４とチップ部品搭載部５との接続部分を曲げ加工したものである。このような第２の加工部２２を設けることによって、半導体チップ搭載部６を樹脂厚Ｔ１と樹脂厚Ｔ２とがおおよそ等しくなるような位置に配置しつつ、チップ部品搭載部５をチップ部品７が封止樹脂層１０で十分に被覆され得る位置に配置することができる。従って、チップ部品７の被覆性の低下やそれに伴うチップ部品７の外部への露出等を防止した上で、樹脂封止工程における半導体チップ搭載部６の位置ずれや封止樹脂層１０の反り等の発生を抑制することが可能となる。すなわち、リードフレーム２を用いたメモリカード１の製造性や信頼性等を高めることができる。
【００２５】
さらに、第２の加工部２２はチップ部品搭載部５が設けられた領域（場合によってはチップ部品搭載部５の近傍に位置する領域を含む）のみが上記した位置（半導体チップ搭載部６より封止樹脂層１０の第１の面１０ａに近い位置）に配置されるように、リード部４とチップ部品搭載部５との接続部分に設けられている。このような第２の加工部２２を適用することによって、リード部４のチップ部品搭載部５が設けられた領域（チップ部品搭載部５の近傍領域を含む）を除く領域は、半導体チップ搭載部６と同一の高さに配置される。すなわち、第２の加工部２２により高さが設定されたチップ部品搭載部５、またはチップ部品搭載部５およびその近傍を除いて、リード部４と半導体チップ搭載部６は、第１の加工部２１により設定された高さに配置されている。
【００２６】
例えば、第２のリード４１Ｂを例として説明すると、第２のリード４１Ｂと外部接続端子３との接続部分には第１の加工部２１が設けられており、この第１の加工部２１により第２のリード４１Ｂの高さは半導体チップ搭載部６の高さと同一とされている。さらに、第２のリード４１Ｂとチップ部品搭載部５Ａの両端との接続部分には第２の加工部２２が設けられており、これら第２の加工部２２でチップ部品搭載部５Ａを所定の高さに配置すると共に、第２のリード４１Ｂを半導体チップ搭載部６の高さまで曲げ戻している。
【００２７】
チップ部品搭載部５Ａ、５Ｂ、５Ｃが設けられた第３、第４および第５のリード４１Ｃ、４２Ａ、４２Ｂも同様である。第３のリード４１Ｃは外部接続端子３との接続部分に設けられた第１の加工部２１で半導体チップ搭載部６の高さと同一とされ、さらにチップ部品搭載部５Ｂ、５Ｃの両端の接続部分に設けられた第２の加工部２２でチップ部品搭載部５Ｂ、５Ｃを所定の高さに配置しつつ半導体チップ搭載部６の高さまで曲げ戻されている。第４および第５のリード４２Ａ、４２Ｂは半導体チップ搭載部６の高さに配置され、チップ部品搭載部５Ｂ、５Ｃとその近傍が第２の加工部２２で所定の高さに配置されている。なお、第４のリード４２Ａについては、チップ部品搭載部５Ｃ以外の部分（チップ部品搭載部５Ｃの近傍）も第２の加工部２２により曲げ加工されている。これはチップ部品搭載部５Ｃとの距離が近い部分を金型加工の都合上曲げ加工したものである。
【００２８】
このように、リード部４のチップ部品搭載部５が設けられた領域（その近傍を含む）除く領域を、半導体チップ搭載部６と同一の高さに配置することによって、リード部４（具体的には各リード４１Ａ〜４１Ｃ、４２Ａ〜４２Ｂ）とコントローラチップ８やメモリチップ９とをワイヤボンディングするにあたり、リード部４の高さが変動することによるワイヤボンディング性の低下やボンディング不良の発生等を抑制することができる。また、前述した固定テープ１４Ｂによるリード部４の保持性を高めることができる。
【００２９】
すなわち、固定テープ１４Ｂは半導体チップ搭載部６の拡張部６ａからリード４１Ａ、４１Ｂ、４１Ｃ、４２Ａ、４２Ｂにかけて接着される。この際、各リードの固定テープ１４Ｂが接着される部分は、半導体チップ搭載部６と同一の高さに配置されている。固定テープ１４Ｂは、各リードの半導体チップ搭載部６と同一の高さに配置された領域に接着される。従って、固定テープ１４Ｂの拡張部６ａや各リードへの接着性が向上し、さらに固定テープ１４Ｂによる各リード（リード部４）の保持性を高めることが可能となる。
【００３０】
（第２の実施形態）
次に、第２の実施形態によるメモリカードについて、図７を参照して説明する。なお、第１の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図７に示すメモリカード３１において、リード部４やチップ部品搭載部５等の構成は、基本的に第１の実施形態によるメモリカード１と同一とされている。なお、第２のリード４１Ｂは第１のチップ搭載部５Ａを介してコントローラチップ８の近傍領域まで引き回されている。さらに、第２のリード４１Ｂは第３のチップ搭載部５Ｃが設けられた第６のリード４２Ｃと第３の金属ワイヤ３２を介して電気的に接続されている。
【００３１】
第２の実施形態によるメモリカード３１において、リードフレーム２は封止樹脂層１０の両長辺１１Ｃ、１１Ｄに沿って設けられた固定部３３を有している。固定部３３には吊りリード１５が設けられている。半導体チップ搭載部６は固定部３３から電気的に独立している。半導体チップ搭載部６は、吊りリード１５が設けられた固定部３３に接着された固定テープ１４Ｃにより保持されている。固定テープ１４Ｃは固定部３３から半導体チップ搭載部６、さらにリード部４の一部にかけて接着されており、半導体チップ搭載部６やリード部４の一部を吊りリード１５に支持された固定部３３に固定している。
【００３２】
このように、第２の実施形態における半導体チップ搭載部６は、封止樹脂層１０の両側面（長辺１１Ｃ、１１Ｄを有する面）間で電気的に独立している。すなわち、半導体チップ搭載部６は封止樹脂層１０の両側面に設けられる吊りリード１５と導通していない。言い換えると、長辺１１Ｃ、１１Ｄを有する面のいずれか一方の面に設けられた吊りリード１５と、他方の面に設けられた吊りリード１５とが、封止樹脂層１０内において電気的に独立している。このような半導体チップ搭載部６を適用することによって、封止樹脂層１０の両側面が外部の導通部材等に接触した場合においても、半導体チップ搭載部６がショートすることはない。従って、封止樹脂層１０の両側面間がショートしたような場合においても、コントローラチップ８やメモリチップ９に不良等が発生することを抑制でき、メモリカード３１の信頼性を高めることが可能となる。
【００３３】
（第３の実施形態）
次に、第３の実施形態によるメモリカードについて、図８を参照して説明する。図８に示すメモリカード５１は、第１および第２の実施形態と同様に、外部接続端子３、リード部４、チップ部品搭載部５、半導体チップ搭載部６等を有するリードフレーム２と、チップ部品搭載部５に搭載されたチップ部品（受動部品）７と、半導体チップ搭載部６上に配置されたコントローラチップ８およびメモリチップ９とを具備している。メモリカード５１を構成するリードフレーム２は、第２の実施形態のリードフレーム２と同一形状を有している。メモリカード５１の基本的な構成は第１および第２の実施形態と同様であり、同一構成に基づく効果は第１および第２の実施形態と同様に備えている。第１および第２の実施形態と同一符号が付されている部分は同一部分であり、その説明を一部省略する。
【００３４】
半導体チップ搭載部６上に配置されたコントローラチップ８およびメモリチップ９は、それぞれ矩形状の外形を有している。コントローラチップ８は、外部接続端子３とメモリチップ９との間に配置されている。コントローラチップ８は、外部接続端子３に近い側の長辺に沿って配列された電極パッド１６Ａと、メモリチップ９に近い側の長辺に沿って配列された電極パッド１６Ｂとを有している。コントローラチップ８の外部接続端子３に近い側の電極パッド１６Ａは、第１、第２および第３のリード４１Ａ、４１Ｂ、４１Ｃと金属ワイヤ５２を介して電気的に接続されている。
【００３５】
メモリチップ９は、図９に示すように、図示を省略した半導体素子部等を有するチップ本体５３と、チップ本体５３に形成された電極パッド５４と、電極パッド５４を露出させつつ、チップ本体５３の表面を覆うように形成された絶縁樹脂膜５５と、絶縁樹脂膜５５上に形成された再配線層５６とを有している。コントローラチップ８とメモリチップ９の電極パッド１６、５４の配列や種類等によっては、メモリチップ９の電極パッド５４を再配置する必要が生じる。ポリイミド樹脂等からなる絶縁樹脂膜（保護膜）５５上に設けられる再配線層５６は、電極パッド５４をメモリチップ９上の所望の位置に再配置するものであり、例えば一方の端部は電極パッド５４と電気的に接続されており、他方の端部には金属ワイヤのボンディング部となる接続パッド５７が形成されている。
【００３６】
再配線層５６に対する金属ワイヤのボンディング性を考慮して、再配線層５６の少なくとも最表面層はＡｌやＡｌ−０．５質量％Ｃｕ合金等のＡｌ合金、あるいはＡｕやＰｄ等の貴金属材料等で形成することが好ましい。さらに、再配線層５６の絶縁樹脂膜５５上への形成性や密着性等を考慮すると、再配線層５６の最下層はＴｉやＣｒ等で形成することが好ましい。再配線層５６の具体的な構成としては、Ａｌ／Ｔｉ積層膜やＡｕ／Ｎｉ／Ｃｕ／Ｔｉ積層膜のような積層膜が挙げられる。Ａｌ層（Ａｌ合金層を含む）や貴金属層からなる最表面層を有する積層膜で再配線層５６を形成する場合、最表面層の厚さはボンディング性を確保する上で２μｍ以上とすることが好ましい。最表面層を厚くしすぎてもそれ以上の効果は得られないため、その厚さは５μｍ以下とすることが好ましい。
【００３７】
再配線層５６を構成する再配線のうち、少なくとも一部の再配線５６Ａは図８に示すように、一方の端部が電極パッド５４と電気的に接続されていると共に、他方の端部に接続パッド５７が形成されている。再配線５６Ａの端部に形成された接続パッド５７には、金属ワイヤ５８の一方の端部がボンディングされている。金属ワイヤ５８の他方の端部は、コントローラチップ８の電極パッド１６Ｂやリード４１Ｃ、４２Ｂ、４２Ｃにボンディングされている。すなわち、再配線５６Ａは金属ワイヤ５８を介してコントローラチップ８の電極パッド１６Ｂやリード４１Ｃ、４２Ｂ、４２Ｃと電気的に接続されている。
【００３８】
再配線５６Ａと電極パッド５４との電気的な接続構造は、例えば図９に示すように直接的に接続された構造でもよいし、また図１０や図１１に示すように金属ワイヤ５９を介して接続された構造でもよい。例えば、再配線５６Ａを接続する電極パッド５４の近傍に他の電極パッド５４（例えば異電位の電極パッド５４ａ）等が存在するような場合には、図１０や図１１に示すように、異電位の電極パッド５４ａを跨ぐように金属ワイヤ５９を配置することによって、異電位の電極パッド５４ａによる回路不良等を招くことなく、電極パッド５４に再配線５６Ａを接続することができる。金属ワイヤ５９は図１０に示すように、電極パッド５４に直接ボンディングしてもよいし、図１１に示すように電極パッド５４上に再配線層５６で形成した接続パッド５６Ｂにボンディングしてもよい。
【００３９】
金属ワイヤ５９による飛び越し構造は、異電位の電極パッド５４ａを跨ぐ構造に限らず、異電位の再配線を跨ぐ構造に対しても有効である。図１２に示すように、再配線５６Ａを配置したい位置に異電位の再配線５６Ｃが存在するような場合には、異電位の再配線５６Ｃを跨ぐように金属ワイヤ５９を配置することによって、同電位の再配線５６Ａ間を良好に接続することができる。このような金属ワイヤ５９による飛び越し構造を適用することによって、再配線層５６による回路の形成性を高めることができる。なお、再配線層５６を多層配線構造にすれば同様な回路を形成することができるものの、その場合には再配線層５６の形成コストが増大する。このため、再配線層５６は単層構造とすることが好ましい。上記したような金属ワイヤ５９による飛び越し構造を適用することで、単層構造の再配線層５６で多様な回路を形成することが可能となる。
【００４０】
さらに、金属ワイヤ５９による飛び越し構造は、再配線層５６に限らず、リード部４に対しても有効である。第２のリード４１Ｂは、異電位の第１のリード４１Ａを跨ぐように配置された金属ワイヤ６０を介して、同電位の第６のリード４２Ｃと電気的に接続されている。金属ワイヤ６０による飛び越し構造を適用することによって、リード部４による回路の形成性を高めることができる。このように、リード部４と再配線層５６と金属ワイヤ５２、５９、６０とを組み合わせると共に、金属ワイヤ５９、６０による飛び越し構造等を適用することによって、コントローラチップ８やメモリチップ９の電気回路をリードフレーム２上で容易に形成することが可能となる。
【００４１】
第３の実施形態によるメモリカード５１においても、第２の実施形態と同様に、リードフレーム２は半導体チップ搭載部６から電気的に独立し、かつ吊りリード１５が設けられた固定部３３を有している。半導体チップ搭載部６は、固定部３３に接着された固定テープ１４Ｃにより保持されている。固定テープ１４Ｃは固定部３３から半導体チップ搭載部６、さらにリード部４の一部にかけて接着されており、半導体チップ搭載部６やリード部４の一部を吊りリード１５に支持された固定部３３に固定している。このような半導体チップ搭載部６を適用することによって、封止樹脂層１０の両側面が外部の導通部材等に接触した場合においても、半導体チップ搭載部６がショートすることはない。従って、コントローラチップ８やメモリチップ９の不良発生を抑制することが可能となる。
【００４２】
上述したように、第３の実施形態のメモリカード５１においては、リードフレーム２上におけるコントローラチップ８およびメモリチップ９の電気回路を、リード部４、再配線層５６および金属ワイヤ５２、５９、６０により構成している。コントローラチップ８およびメモリチップ９の電気回路をリードと金属ワイヤのみで形成した場合に比べて、電気回路の構成要素として再配線層５６を適用することによって、コントローラチップ８およびメモリチップ９の電気回路の形成性を高めることができる。すなわち、リードフレーム２を用いてメモリカード５１の低コスト化を図った上で、コントローラチップ８およびメモリチップ９の回路形成性を高めることができる。特に、コントローラチップ８を混載した場合の回路形成を高めることができる。従って、実用性や信頼性等に優れるメモリカード５１を安価に提供することが可能となる。
【００４３】
第３の実施形態のメモリカード５１では、第１および第２の実施形態と同様に、リード部４とチップ部品搭載部５との接続部分に第２の加工部２２を設けたリードフレーム２を適用している。ただし、チップ部品７の形状やチップ搭載部６の形成位置等によっては、図１３に示すように、外部接続端子３とリード部４との接続部分に設けた第１の加工部２１のみを有するリードフレーム２Ａを適用することができる。すなわち、外部接続端子３を除いて、それ以外の部分は平坦なリードフレーム２Ａを適用してもよい。
【００４４】
（第４の実施形態）
次に、第４の実施形態によるメモリカードについて、図１４および図１５を参照して説明する。なお、第３の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図１４および図１５に示すメモリカード６１は、２つのメモリチップ９Ａ、９Ｂを積層して半導体チップ搭載部６に配置する以外は第３の実施形態と同様な構成を有している。すなわち、リードフレーム２におけるリード部４、チップ部品搭載部５、半導体チップ搭載部６等の構成、チップ部品搭載部５へのチップ部品７の搭載構造、外部接続端子３とコントローラチップ８との接続構造、リード部４や半導体チップ搭載部６の保持構造等は、第３の実施形態と同様な構成を有している。
【００４５】
半導体チップ搭載部６に複数のメモリチップ９Ａ、９Ｂを積層して配置する場合、最上段のメモリチップ９Ａの表面のみに再配線層５６が設けられる。最上段のメモリチップ９Ａの電極パッド５４Ａは、第３の実施形態と同様に、再配線層５６や金属ワイヤ５８等を介してコントローラチップ８の電極パッド１６Ｂやリード４１Ｃ、４２Ｂ、４２Ｃと電気的に接続されている。上段側のメモリチップ９Ａは、下段側のメモリチップ９Ｂの電極パッド５４Ｂが露出するように階段状に積層されている。下段側のメモリチップ９Ｂの電極パッド５４Ｂは、上段側のメモリチップ９Ａの同電位の電極パッド５４Ａと金属ワイヤ６２を介して電気的に接続されている。なお、素子選択（チップセレクト）用端子（電極パッド５４Ｂ）等は、金属ワイヤ６３を介して再配線層５６と電気的に接続されている。
【００４６】
第４の実施形態のメモリカード６１においても、リード部４、再配線層５６、金属ワイヤ５２、５９、６０、６２、６３等で電気回路を構成しているため、リードフレーム２上に複数のメモリチップ９Ａ、９Ｂを搭載する場合においても、コントローラチップ８やメモリチップ９Ａ、９Ｂのための回路の形成性が向上する。すなわち、リードフレーム２を用いてメモリカード６１の低コスト化を図った上で、コントローラチップ８やメモリチップ９Ａ、９Ｂの回路形成性を高めることができる。従って、実用性や信頼性等に優れるメモリカード６１を安価に提供することが可能となる。なお、ここでは２つのメモリチップ９Ａ、９Ｂを積層した構造について説明したが、３つ以上のメモリチップ９を積層する場合も同様であり、再配線層５６は最上段のメモリチップ９の表面のみに設けられる。
【００４７】
（第５の実施形態）
次に、第５の実施形態によるメモリカードについて、図１６を参照して説明する。なお、第１ないし第３の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図１６に示すメモリカード７１は、コントローラチップ８がメモリチップ９上に配置されていることを除いて、第３の実施形態によるメモリカード５１と同様な基本構成を有している。リードフレーム２は、複数の外部接続端子３と、少なくとも一部が外部接続端子３に接続された複数のリードを有するリード部４と、リード部４に設けられたチップ部品搭載部５と、半導体チップ搭載部６とを備えている。
【００４８】
リードフレーム２は、外部接続端子３とリード部４との接続部分を曲げ加工した第１の加工部２１を有している。第１の加工部２１は、外部接続端子３を外部に露出させつつ、リード部４や半導体チップ搭載部６等を封止樹脂層１０内に配置するものである。さらに、リードフレーム２はリード部４とチップ部品搭載部５との接続部分を曲げ加工した第２の加工部２２を有している。第２の加工部２２は、チップ部品搭載部５が半導体チップ搭載部６より封止樹脂層１０の第１の面１０ａに近い位置に配置されるように、リード部４とチップ部品搭載部５との接続部分を曲げ加工したものである。
【００４９】
チップ部品搭載部５には、チップ部品（受動部品）７が搭載されている。半導体チップ搭載部６上には、メモリチップ９が配置されている。コントローラチップ８はメモリチップ９上に配置されている。メモリチップ９の表面には、第３の実施形態と同様に、再配線層５６が形成されている。再配線層５６の一方の端部は、メモリチップ９の電極パッド５４と電気的に接続されている。再配線層５６の他方の端部は、金属ワイヤ５８を介してコントローラチップ８の電極パッド１６やリード部４と電気的に接続されている。コントローラチップ８の電極パッド１６は、さらに再配線層５６や金属ワイヤ５８を介してリード部４と電気的に接続されている。第５の実施形態のメモリカード７１も、第３の実施形態と同様に、異電位の再配線や電極パッド等を飛び越す金属ワイヤ５９を有している。
【００５０】
上述したように、コントローラチップ８をメモリチップ９上に配置する場合においても、リード部４、再配線層５６、金属ワイヤ５８、５９等で電気回路を構成し、コントローラチップ８とメモリチップ９との接続のみならず、外部接続端子３とコントローラチップ８との接続にも再配線層５６を適用することによって、コントローラチップ８やメモリチップ９のための回路を容易に形成することができる。すなわち、リードフレーム２を用いてメモリカード６１の低コスト化を図った上で、メモリチップ９やその上に配置されたコントローラチップ８の回路形成性を高めることができる。従って、実用性や信頼性等に優れるメモリカード６１を安価に提供することが可能となる。
【００５１】
第４および第５の実施形態のメモリカード６１、７１では、第１および第２の実施形態と同様に、リード部４とチップ部品搭載部５との接続部分に第２の加工部２２を設けたリードフレーム２を適用している。ただし、チップ部品７の形状やチップ搭載部６の形成位置等によっては、図１３に示した第３の実施形態のメモリカード５１の変形例と同様に、外部接続端子３とリード部４との接続部分に設けた第１の加工部２１のみを有するリードフレーム２Ａを適用することができる。すなわち、外部接続端子３を除いて、それ以外の部分は平坦なリードフレーム２Ａを適用してもよい。
【００５２】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１，３１，５１，６１，７１…メモリカード、２，２Ａ…リードフレーム、３…外部接続端子、４…リード部、４１、４２…リード、５…チップ部品搭載部、６…半導体チップ搭載部、７…チップ部品、８…コントローラチップ、９，９Ａ，９Ｂ…メモリチップ、１０…封止樹脂層、１４…固定テープ、１５…吊りリード、１６，１８，５４…電極パッド、１７，１９，５２，５８，５９，６２，６３…金属ワイヤ、２１…第１の加工部、２２…第２の加工部、５３…チップ本体、５５…絶縁樹脂膜、５６…再配線層、５７…接続パッド。
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリカードに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカード（半導体メモリカード）においては、小型化と高容量化が進められている。また、メモリカードの低コスト化等を図るために、メモリカードを構成するメモリチップやコントローラチップ等の半導体チップを、外部接続端子を有するリードフレーム上に搭載することが検討されている。リードフレーム上には半導体チップに加えて、コンデンサ等のチップ部品も搭載される。リードフレームを用いたメモリカードにおいては、外部接続端子の表面を除いて、リードフレーム全体が半導体チップやチップ部品と共に樹脂封止される。
【０００３】
メモリカードの回路基材としてリードフレームを適用した場合、リードフレームの構造等に基づく不具合の発生が懸念される。例えば、リードフレームは配線基板に比べて回路の形成が制約されるため、メモリチップやコントローラチップ等の半導体チップの回路をリードフレームとボンディングワイヤのみで形成することが困難となるおそれがある。また、メモリカードの厚さは各種の規格で規定されているのに対し、半導体チップやチップ部品の高さは一様ではなく、チップ部品の高さが半導体チップのそれより高いことが一般的である。このような条件下でリードフレームを半導体チップやチップ部品と共に樹脂封止すると、チップ部品の封止樹脂層による被覆性が低下したり、あるいは樹脂封止時にメモリカードの反りやリードフレームの位置ずれ等が生じるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−３２７９９０号公報
【特許文献２】特開２００４−０１３７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、リードフレームを用いて低コスト化を図った上で、リードフレームを回路基材として適用したことによる不具合、例えば半導体チップの回路の形成性の低下を改善することを可能にした半導体メモリカードを提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体メモリカードは、複数の外部接続端子と、少なくとも一部が外部接続端子に接続された複数のリードを有するリード部と、リード部に設けられたチップ部品搭載部と、半導体チップ搭載部とを備えるリードフレームと、チップ部品搭載部に搭載されたチップ部品と、半導体チップ搭載部上に配置されたメモリチップと、半導体チップ搭載部上またはメモリチップ上に配置されたコントローラチップと、外部接続端子を露出させつつ、チップ部品、メモリチップ、コントローラチップおよびリードフレームを封止する封止樹脂層とを具備する。チップ部品は、リードと電気的に接続されている。メモリチップは、チップ本体に形成された第１の電極パッドと、第１の電極パッドを露出させつつ、チップ本体の表面を覆うように形成された絶縁樹脂膜と、絶縁樹脂膜上に形成された再配線層とを有する。コントローラチップは、第２の電極パッドを有する。リードフレーム上におけるメモリチップおよびコントローラチップの電気回路は、リード部、再配線層および金属ワイヤにより構成されている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態による半導体メモリカードを示す上面透過図である。
【図２】図１に示す半導体メモリカードの下面図である。
【図３】図１に示す半導体メモリカードの断面図である。
【図４】第１の比較例の半導体メモリカードにおけるリードフレームの断面構成を示す図である。
【図５】第２の比較例の半導体メモリカードにおけるリードフレームの断面構成を示す図である。
【図６】第１の実施形態の半導体メモリカードにおけるリードフレームの断面構成を示す図である。
【図７】第２の実施形態による半導体メモリカードを透過して示す上面図である。
【図８】第３の実施形態による半導体メモリカードを示す上面透過図である。
【図９】図８に示す半導体メモリカードにおけるメモリチップの再配線層の第１の構成例を示す断面図である。
【図１０】図８に示す半導体メモリカードにおけるメモリチップの再配線層の第２の構成例を示す断面図である。
【図１１】図１０に示す再配線層の変形例を示す断面図である。
【図１２】図８に示す半導体メモリカードにおけるメモリチップの再配線層の第３の構成例を示す断面図である。
【図１３】図８に示す半導体メモリカードの変形例を示す断面図である。
【図１４】第４の実施形態による半導体メモリカードを示す上面透過図である。
【図１５】図１４に示す半導体メモリカードの断面図である。
【図１６】第５の実施形態による半導体メモリカードを示す上面透過図である。
【発明を実施するための形態】
【０００８】
以下、実施形態の半導体メモリカードについて、図面を参照して説明する。
【０００９】
（第１の実施形態）
図１ないし図３は第１の実施形態による半導体メモリカードを示す図である。図１は第１の実施形態による半導体メモリカードの上面図であって、半導体メモリカードの構成を透過して示す図（上面透過図）、図２は第１の実施形態による半導体メモリカードの下面図、図３は第１の実施形態による半導体メモリカードを長辺方向（カードスロットに挿入する方向）に切断した断面図である。これらの図に示される半導体メモリカード１は、各種規格のメモリカードとして使用されるものである。
【００１０】
メモリカード１は、端子部材と配線部材と素子搭載部材とを兼ねるリード回路部材としてリードフレーム２を具備している。リードフレーム２は、複数の外部接続端子３と、少なくとも一部が外部接続端子３に接続された複数のリードを有するリード部４と、リード部４に設けられたチップ部品搭載部５と、半導体チップ搭載部６とを備えている。チップ部品搭載部５には、チップ部品（受動部品）７が搭載されている。半導体チップ搭載部６上には、コントローラチップ８とＮＡＮＤ型フラッシュメモリのようなメモリチップ９が配置されている。コントローラチップ８は、メモリチップ９へのデータの書き込みやメモリチップ９に記憶されたデータの読み出し等を行う半導体チップである。
【００１１】
リードフレーム２は、封止樹脂層１０で封止されている。封止樹脂層１０は、外部接続端子３の表面を露出させつつ、リードフレーム２をチップ部品７、コントローラチップ８、メモリチップ９等と共に封止するように、例えばエポキシ樹脂等の封止樹脂をトランスファ成形することにより形成されている。封止樹脂層１０は概略矩形状の外形を有し、メモリカード１の全体形状を構成している。封止樹脂層１０の外部接続端子３が露出した第１の面１０ａ（図２）は、メモリカード１の裏面に相当する。封止樹脂層１０の第１の面１０ａとは反対側の第２の面１０ｂ（図１）は、メモリカード１の表面に相当する。
【００１２】
封止樹脂層１０の外形辺１１のうち、外部接続端子３に近い第１の短辺１１Ａは、メモリカード１の先端部に相当する。封止樹脂層１０の先端には、メモリカード１の前方を示す傾斜部１０ｃが設けられている。封止樹脂層１０の第２の短辺１１Ｂは、メモリカード１の後方部に相当する。封止樹脂層１０の後方には、その一部を第２の面１０ｂ側に盛り上げた取手部１０ｄが設けられている。封止樹脂層１０の第１の長辺１１Ｃには、メモリカード１の前後や表裏の向きを示すように、切り欠き部１２やくびれ部１３が形成されている。封止樹脂層１０の第２の長辺１１Ｄは直線形状とされている。
【００１３】
複数の外部接続端子３の先端は、それぞれ封止樹脂層１０内に配置されている。すなわち、外部接続端子３の先端には吊りリードが設けられていない。これによって、封止樹脂層１０の先端に吊りリードが残存することを防いでいる。封止樹脂層１０の先端に吊りリードが存在していると、メモリカード１をカードスロットに挿入する際に障害となったり、またカードスロットにダメージ等を与えたりするおそれがある。ただし、複数の外部接続端子３は図示しないフレームから分離されているため、その上に固定テープ１４Ａが接着されている。複数の外部接続端子３は、固定テープ１４Ａにより保持されている。
【００１４】
リード部４は、外部接続端子３に直接接続されたリード４１と、外部接続端子３とは電気的に独立しているリード４２とを有している。これらリード４１、４２のうち、第１、第２および第３のリード４１Ａ、４１Ｂ、４１Ｃは、一方の端部が外部接続端子３に直接接続されている。第１のリード４１Ａの他方の端部は、コントローラチップ８の近傍領域に配置されている。第２のリード４１Ｂとそれとは電気的に独立した第４のリード４２Ａには、それぞれ第１のチップ部品搭載部５Ａが設けられている。第１のチップ部品搭載部５Ａには、ヒューズ等の第１のチップ部品７Ａが第２のリード４１Ｂおよび第４のリード４２Ａと電気的に接続されつつ搭載されている。第４のリード４２Ａは、さらにコントローラチップ８の近傍領域を介してメモリチップ９の近傍まで引き回されている。
【００１５】
第３のリード４１Ｃは、コントローラチップ８の近傍領域を引き回された後に分岐している。第３のリード４１Ｃの一方の分岐部４１Ｃ１とそれとは電気的に独立した第５のリード４２Ｂには、それぞれ第２のチップ部品搭載部５Ｂが設けられている。第２のチップ部品搭載部５Ｂには、コンデンサ等の第２のチップ部品７Ｂが第３のリード４１Ｃの分岐部４１Ｃ１および第５のリード４２Ｂと電気的に接続されつつ搭載されている。第５のリード４２Ｂは、さらにメモリチップ９の近傍まで引き回されている。
【００１６】
第３のリード４１Ｃの他の分岐部４１Ｃ２は、第４のリード４２Ａと同様に、メモリチップ９の近傍まで引き回されている。第３のリード４１Ｃの分岐部４１Ｃ２と第４のリード４２Ａには、第３のチップ部品搭載部５Ｃが設けられている。第３のチップ部品搭載部５Ｃには、コンデンサ等の第３および第４のチップ部品７Ｃ、７Ｄが第３のリード４１Ｃの分岐部４１Ｃ２および第４のリード４２Ａと電気的に接続されつつ搭載されている。第３のリード４１Ｃの分岐部４１Ｃ２および第４のリード４２Ａは、第３のチップ部品搭載部５Ｃの形成位置を介してメモリチップ９の近傍まで引き回されている。
【００１７】
半導体チップ搭載部６は、封止樹脂層１０の短辺１１Ｂと両長辺１１Ｃ、１１Ｄとに向けて拡張されており、これら拡張部６ａに図示しないフレームと接続された吊りリード１５がそれぞれ設けられている。半導体チップ搭載部６は吊りリード１５に支持されている。一方、リード４１Ａ、４１Ｂ、４１Ｃ、４２Ａ、４２Ｂはフレームから分離されている。このようなリード４１Ａ、４１Ｂ、４１Ｃ、４２Ａ、４２Ｂは、吊りリード１５が設けられた拡張部６ａに接着された固定テープ１４Ｂにより保持されている。固定テープ１４Ｂは拡張部６ａからリード４１Ａ、４１Ｂ、４１Ｃ、４２Ａ、４２Ｂにかけて接着されており、これらリードを吊りリード１５に支持された拡張部６ａに固定している。
【００１８】
半導体チップ搭載部６上に配置されたコントローラチップ８およびメモリチップ９は、それぞれ矩形状の外形を有している。コントローラチップ８は外部接続端子３とメモリチップ９との間に配置されている。すなわち、コントローラチップ８はメモリチップ９より外部接続端子３に近い側に配置されている。コントローラチップ８はその両長辺に沿って配列された電極パッド１６を有している。コントローラチップ８の一方の長辺に沿って配列された電極パッド１６は、第１、第３および第４のリード４１Ａ、４１Ｃ、４２Ａと第１の金属ワイヤ１７を介して電気的に接続されている。
【００１９】
メモリチップ９はコントローラチップ８に近い側の長辺に沿って配列された電極パッド１８を有している。メモリチップ９の電極パッド１８は、コントローラチップ８の他方の長辺に沿って配列された電極パッド１６と第２の金属ワイヤ１９を介して電気的に接続されている。メモリチップ９の電極パッド１８の一部は、第３、第４および第５のリード４１Ｃ、４２Ａ、４２Ｂと第２の金属ワイヤ１９を介して電気的に接続されている。なお、メモリチップ９の表面には再配線層２０が設けられており、コントローラチップ８に遠い側の長辺に沿って配列された電極パッド１８がコントローラチップ８に近い側の長辺に沿って配列された電極パッド１８まで再配線層２０により引き回されている。
【００２０】
上述したように、リードフレーム２の構成部分のうち、外部接続端子３は封止樹脂層１０の第１の面（裏面）１０ａに露出される。一方、外部接続端子３に接続されたリード部４や半導体チップ搭載部６等は、封止樹脂層１０内に埋設される。このため、リードフレーム２は図３に示すように、外部接続端子３とリード部４との接続部分を曲げ加工した第１の加工部２１を有している。第１の加工部２１は、外部接続端子３を外部に露出させつつ、リード部４や半導体チップ搭載部６等を封止樹脂層１０内に配置するものである。第１の加工部２１は外部接続端子３のみが外部に露出するように、外部接続端子３とリード部４との接続部分をコイニング加工等で薄肉化しつつ曲げ加工されている。
【００２１】
第１の加工部２１によるリードフレーム２の加工高さ、すなわち外部接続端子３とリード部４との接続部分を一旦上方に曲げた後に水平方向に曲げ返すことによる高さは、基本的にリードフレーム２を樹脂封止する際の半導体チップ搭載部６の設定位置に応じて決定される。すなわち、封止樹脂層１０の半導体チップ搭載部６から第１の面１０ａまでの樹脂厚Ｔ１とコントローラチップ８やメモリチップ９の上面から第２の面１０ｂまでの樹脂厚Ｔ２とがおおよそ等しくなるように、樹脂封止用の金型内における半導体チップ搭載部６等の位置が設定される。これは、樹脂厚Ｔ１と樹脂厚Ｔ２との差が大きいと、トランスファ成形等による樹脂封止工程で半導体チップ搭載部６の位置ずれ（いわゆるベッドシフト）等が生じたり、また樹脂封止後に封止樹脂層１０に反り等が生じやすいためである。
【００２２】
ところで、チップ部品７の高さは、一般的にコントローラチップ８やメモリチップ９の高さより高い。このため、図４に示すように、チップ部品搭載部５の高さ（封止樹脂層１０の第１の面１０ａからの高さ）を半導体チップ搭載部６の高さと同一とすると、封止樹脂層１０のチップ部品７から第２の面１０ｂまでの樹脂厚Ｔ３が薄くなり、封止樹脂層１０によるチップ部品７の被覆性が低下し、場合によってはチップ部品７が外部に露出するおそれが生じる。一方、図５に示すように、チップ部品７を十分に被覆し得るようなチップ部品搭載部５の高さを基準とし、この高さに半導体チップ搭載部６の高さを合せると、封止樹脂層１０の半導体チップ搭載部６から第１の面１０ａまでの樹脂厚Ｔ１が薄くなり、リードフレーム２の被覆性が低下したり、また上述した樹脂封止工程における半導体チップ搭載部６の位置ずれや封止樹脂層１０の反り等が生じやすくなる。
【００２３】
上述したチップ部品７の被覆不良や樹脂封止工程における位置ずれ、反り等を抑制するために、この実施形態では半導体チップ搭載部６の高さ（封止樹脂層１０の第１の面１０ａからの高さ）を、封止樹脂層１０の半導体チップ搭載部６から第１の面１０ａまでの樹脂厚Ｔ１とコントローラチップ８やメモリチップ９の上面から第２の面１０ｂまでの樹脂厚Ｔ２とがおおよそ等しくなるように設定した上で、チップ部品搭載部５を半導体チップ搭載部６より封止樹脂層１０の第１の面１０ａに近い位置に配置している。このような構成を実現する上で、リードフレーム２はリード部４とチップ部品搭載部５との接続部分を曲げ加工した第２の加工部２２を有している。
【００２４】
第２の加工部２２は、チップ部品搭載部５が半導体チップ搭載部６より封止樹脂層１０の第１の面１０ａに近い位置に配置されるように、リード部４とチップ部品搭載部５との接続部分を曲げ加工したものである。このような第２の加工部２２を設けることによって、半導体チップ搭載部６を樹脂厚Ｔ１と樹脂厚Ｔ２とがおおよそ等しくなるような位置に配置しつつ、チップ部品搭載部５をチップ部品７が封止樹脂層１０で十分に被覆され得る位置に配置することができる。従って、チップ部品７の被覆性の低下やそれに伴うチップ部品７の外部への露出等を防止した上で、樹脂封止工程における半導体チップ搭載部６の位置ずれや封止樹脂層１０の反り等の発生を抑制することが可能となる。すなわち、リードフレーム２を用いたメモリカード１の製造性や信頼性等を高めることができる。
【００２５】
さらに、第２の加工部２２はチップ部品搭載部５が設けられた領域（場合によってはチップ部品搭載部５の近傍に位置する領域を含む）のみが上記した位置（半導体チップ搭載部６より封止樹脂層１０の第１の面１０ａに近い位置）に配置されるように、リード部４とチップ部品搭載部５との接続部分に設けられている。このような第２の加工部２２を適用することによって、リード部４のチップ部品搭載部５が設けられた領域（チップ部品搭載部５の近傍領域を含む）を除く領域は、半導体チップ搭載部６と同一の高さに配置される。すなわち、第２の加工部２２により高さが設定されたチップ部品搭載部５、またはチップ部品搭載部５およびその近傍を除いて、リード部４と半導体チップ搭載部６は、第１の加工部２１により設定された高さに配置されている。
【００２６】
例えば、第２のリード４１Ｂを例として説明すると、第２のリード４１Ｂと外部接続端子３との接続部分には第１の加工部２１が設けられており、この第１の加工部２１により第２のリード４１Ｂの高さは半導体チップ搭載部６の高さと同一とされている。さらに、第２のリード４１Ｂとチップ部品搭載部５Ａの両端との接続部分には第２の加工部２２が設けられており、これら第２の加工部２２でチップ部品搭載部５Ａを所定の高さに配置すると共に、第２のリード４１Ｂを半導体チップ搭載部６の高さまで曲げ戻している。
【００２７】
チップ部品搭載部５Ａ、５Ｂ、５Ｃが設けられた第３、第４および第５のリード４１Ｃ、４２Ａ、４２Ｂも同様である。第３のリード４１Ｃは外部接続端子３との接続部分に設けられた第１の加工部２１で半導体チップ搭載部６の高さと同一とされ、さらにチップ部品搭載部５Ｂ、５Ｃの両端の接続部分に設けられた第２の加工部２２でチップ部品搭載部５Ｂ、５Ｃを所定の高さに配置しつつ半導体チップ搭載部６の高さまで曲げ戻されている。第４および第５のリード４２Ａ、４２Ｂは半導体チップ搭載部６の高さに配置され、チップ部品搭載部５Ｂ、５Ｃとその近傍が第２の加工部２２で所定の高さに配置されている。なお、第４のリード４２Ａについては、チップ部品搭載部５Ｃ以外の部分（チップ部品搭載部５Ｃの近傍）も第２の加工部２２により曲げ加工されている。これはチップ部品搭載部５Ｃとの距離が近い部分を金型加工の都合上曲げ加工したものである。
【００２８】
このように、リード部４のチップ部品搭載部５が設けられた領域（その近傍を含む）除く領域を、半導体チップ搭載部６と同一の高さに配置することによって、リード部４（具体的には各リード４１Ａ〜４１Ｃ、４２Ａ〜４２Ｂ）とコントローラチップ８やメモリチップ９とをワイヤボンディングするにあたり、リード部４の高さが変動することによるワイヤボンディング性の低下やボンディング不良の発生等を抑制することができる。また、前述した固定テープ１４Ｂによるリード部４の保持性を高めることができる。
【００２９】
すなわち、固定テープ１４Ｂは半導体チップ搭載部６の拡張部６ａからリード４１Ａ、４１Ｂ、４１Ｃ、４２Ａ、４２Ｂにかけて接着される。この際、各リードの固定テープ１４Ｂが接着される部分は、半導体チップ搭載部６と同一の高さに配置されている。固定テープ１４Ｂは、各リードの半導体チップ搭載部６と同一の高さに配置された領域に接着される。従って、固定テープ１４Ｂの拡張部６ａや各リードへの接着性が向上し、さらに固定テープ１４Ｂによる各リード（リード部４）の保持性を高めることが可能となる。
【００３０】
（第２の実施形態）
次に、第２の実施形態によるメモリカードについて、図７を参照して説明する。なお、第１の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図７に示すメモリカード３１において、リード部４やチップ部品搭載部５等の構成は、基本的に第１の実施形態によるメモリカード１と同一とされている。なお、第２のリード４１Ｂは第１のチップ搭載部５Ａを介してコントローラチップ８の近傍領域まで引き回されている。さらに、第２のリード４１Ｂは第３のチップ搭載部５Ｃが設けられた第６のリード４２Ｃと第３の金属ワイヤ３２を介して電気的に接続されている。
【００３１】
第２の実施形態によるメモリカード３１において、リードフレーム２は封止樹脂層１０の両長辺１１Ｃ、１１Ｄに沿って設けられた固定部３３を有している。固定部３３には吊りリード１５が設けられている。半導体チップ搭載部６は固定部３３から電気的に独立している。半導体チップ搭載部６は、吊りリード１５が設けられた固定部３３に接着された固定テープ１４Ｃにより保持されている。固定テープ１４Ｃは固定部３３から半導体チップ搭載部６、さらにリード部４の一部にかけて接着されており、半導体チップ搭載部６やリード部４の一部を吊りリード１５に支持された固定部３３に固定している。
【００３２】
このように、第２の実施形態における半導体チップ搭載部６は、封止樹脂層１０の両側面（長辺１１Ｃ、１１Ｄを有する面）間で電気的に独立している。すなわち、半導体チップ搭載部６は封止樹脂層１０の両側面に設けられる吊りリード１５と導通していない。言い換えると、長辺１１Ｃ、１１Ｄを有する面のいずれか一方の面に設けられた吊りリード１５と、他方の面に設けられた吊りリード１５とが、封止樹脂層１０内において電気的に独立している。このような半導体チップ搭載部６を適用することによって、封止樹脂層１０の両側面が外部の導通部材等に接触した場合においても、半導体チップ搭載部６がショートすることはない。従って、封止樹脂層１０の両側面間がショートしたような場合においても、コントローラチップ８やメモリチップ９に不良等が発生することを抑制でき、メモリカード３１の信頼性を高めることが可能となる。
【００３３】
（第３の実施形態）
次に、第３の実施形態によるメモリカードについて、図８を参照して説明する。図８に示すメモリカード５１は、第１および第２の実施形態と同様に、外部接続端子３、リード部４、チップ部品搭載部５、半導体チップ搭載部６等を有するリードフレーム２と、チップ部品搭載部５に搭載されたチップ部品（受動部品）７と、半導体チップ搭載部６上に配置されたコントローラチップ８およびメモリチップ９とを具備している。メモリカード５１を構成するリードフレーム２は、第２の実施形態のリードフレーム２と同一形状を有している。メモリカード５１の基本的な構成は第１および第２の実施形態と同様であり、同一構成に基づく効果は第１および第２の実施形態と同様に備えている。第１および第２の実施形態と同一符号が付されている部分は同一部分であり、その説明を一部省略する。
【００３４】
半導体チップ搭載部６上に配置されたコントローラチップ８およびメモリチップ９は、それぞれ矩形状の外形を有している。コントローラチップ８は、外部接続端子３とメモリチップ９との間に配置されている。コントローラチップ８は、外部接続端子３に近い側の長辺に沿って配列された電極パッド１６Ａと、メモリチップ９に近い側の長辺に沿って配列された電極パッド１６Ｂとを有している。コントローラチップ８の外部接続端子３に近い側の電極パッド１６Ａは、第１、第２および第３のリード４１Ａ、４１Ｂ、４１Ｃと金属ワイヤ５２を介して電気的に接続されている。
【００３５】
メモリチップ９は、図９に示すように、図示を省略した半導体素子部等を有するチップ本体５３と、チップ本体５３に形成された電極パッド５４と、電極パッド５４を露出させつつ、チップ本体５３の表面を覆うように形成された絶縁樹脂膜５５と、絶縁樹脂膜５５上に形成された再配線層５６とを有している。コントローラチップ８とメモリチップ９の電極パッド１６、５４の配列や種類等によっては、メモリチップ９の電極パッド５４を再配置する必要が生じる。ポリイミド樹脂等からなる絶縁樹脂膜（保護膜）５５上に設けられる再配線層５６は、電極パッド５４をメモリチップ９上の所望の位置に再配置するものであり、例えば一方の端部は電極パッド５４と電気的に接続されており、他方の端部には金属ワイヤのボンディング部となる接続パッド５７が形成されている。
【００３６】
再配線層５６に対する金属ワイヤのボンディング性を考慮して、再配線層５６の少なくとも最表面層はＡｌやＡｌ−０．５質量％Ｃｕ合金等のＡｌ合金、あるいはＡｕやＰｄ等の貴金属材料等で形成することが好ましい。さらに、再配線層５６の絶縁樹脂膜５５上への形成性や密着性等を考慮すると、再配線層５６の最下層はＴｉやＣｒ等で形成することが好ましい。再配線層５６の具体的な構成としては、Ａｌ／Ｔｉ積層膜やＡｕ／Ｎｉ／Ｃｕ／Ｔｉ積層膜のような積層膜が挙げられる。Ａｌ層（Ａｌ合金層を含む）や貴金属層からなる最表面層を有する積層膜で再配線層５６を形成する場合、最表面層の厚さはボンディング性を確保する上で２μｍ以上とすることが好ましい。最表面層を厚くしすぎてもそれ以上の効果は得られないため、その厚さは５μｍ以下とすることが好ましい。
【００３７】
再配線層５６を構成する再配線のうち、少なくとも一部の再配線５６Ａは図８に示すように、一方の端部が電極パッド５４と電気的に接続されていると共に、他方の端部に接続パッド５７が形成されている。再配線５６Ａの端部に形成された接続パッド５７には、金属ワイヤ５８の一方の端部がボンディングされている。金属ワイヤ５８の他方の端部は、コントローラチップ８の電極パッド１６Ｂやリード４１Ｃ、４２Ｂ、４２Ｃにボンディングされている。すなわち、再配線５６Ａは金属ワイヤ５８を介してコントローラチップ８の電極パッド１６Ｂやリード４１Ｃ、４２Ｂ、４２Ｃと電気的に接続されている。
【００３８】
再配線５６Ａと電極パッド５４との電気的な接続構造は、例えば図９に示すように直接的に接続された構造でもよいし、また図１０や図１１に示すように金属ワイヤ５９を介して接続された構造でもよい。例えば、再配線５６Ａを接続する電極パッド５４の近傍に他の電極パッド５４（例えば異電位の電極パッド５４ａ）等が存在するような場合には、図１０や図１１に示すように、異電位の電極パッド５４ａを跨ぐように金属ワイヤ５９を配置することによって、異電位の電極パッド５４ａによる回路不良等を招くことなく、電極パッド５４に再配線５６Ａを接続することができる。金属ワイヤ５９は図１０に示すように、電極パッド５４に直接ボンディングしてもよいし、図１１に示すように電極パッド５４上に再配線層５６で形成した接続パッド５６Ｂにボンディングしてもよい。
【００３９】
金属ワイヤ５９による飛び越し構造は、異電位の電極パッド５４ａを跨ぐ構造に限らず、異電位の再配線を跨ぐ構造に対しても有効である。図１２に示すように、再配線５６Ａを配置したい位置に異電位の再配線５６Ｃが存在するような場合には、異電位の再配線５６Ｃを跨ぐように金属ワイヤ５９を配置することによって、同電位の再配線５６Ａ間を良好に接続することができる。このような金属ワイヤ５９による飛び越し構造を適用することによって、再配線層５６による回路の形成性を高めることができる。なお、再配線層５６を多層配線構造にすれば同様な回路を形成することができるものの、その場合には再配線層５６の形成コストが増大する。このため、再配線層５６は単層構造とすることが好ましい。上記したような金属ワイヤ５９による飛び越し構造を適用することで、単層構造の再配線層５６で多様な回路を形成することが可能となる。
【００４０】
さらに、金属ワイヤ５９による飛び越し構造は、再配線層５６に限らず、リード部４に対しても有効である。第２のリード４１Ｂは、異電位の第１のリード４１Ａを跨ぐように配置された金属ワイヤ６０を介して、同電位の第６のリード４２Ｃと電気的に接続されている。金属ワイヤ６０による飛び越し構造を適用することによって、リード部４による回路の形成性を高めることができる。このように、リード部４と再配線層５６と金属ワイヤ５２、５９、６０とを組み合わせると共に、金属ワイヤ５９、６０による飛び越し構造等を適用することによって、コントローラチップ８やメモリチップ９の電気回路をリードフレーム２上で容易に形成することが可能となる。
【００４１】
第３の実施形態によるメモリカード５１においても、第２の実施形態と同様に、リードフレーム２は半導体チップ搭載部６から電気的に独立し、かつ吊りリード１５が設けられた固定部３３を有している。半導体チップ搭載部６は、固定部３３に接着された固定テープ１４Ｃにより保持されている。固定テープ１４Ｃは固定部３３から半導体チップ搭載部６、さらにリード部４の一部にかけて接着されており、半導体チップ搭載部６やリード部４の一部を吊りリード１５に支持された固定部３３に固定している。このような半導体チップ搭載部６を適用することによって、封止樹脂層１０の両側面が外部の導通部材等に接触した場合においても、半導体チップ搭載部６がショートすることはない。従って、コントローラチップ８やメモリチップ９の不良発生を抑制することが可能となる。
【００４２】
上述したように、第３の実施形態のメモリカード５１においては、リードフレーム２上におけるコントローラチップ８およびメモリチップ９の電気回路を、リード部４、再配線層５６および金属ワイヤ５２、５９、６０により構成している。コントローラチップ８およびメモリチップ９の電気回路をリードと金属ワイヤのみで形成した場合に比べて、電気回路の構成要素として再配線層５６を適用することによって、コントローラチップ８およびメモリチップ９の電気回路の形成性を高めることができる。すなわち、リードフレーム２を用いてメモリカード５１の低コスト化を図った上で、コントローラチップ８およびメモリチップ９の回路形成性を高めることができる。特に、コントローラチップ８を混載した場合の回路形成を高めることができる。従って、実用性や信頼性等に優れるメモリカード５１を安価に提供することが可能となる。
【００４３】
第３の実施形態のメモリカード５１では、第１および第２の実施形態と同様に、リード部４とチップ部品搭載部５との接続部分に第２の加工部２２を設けたリードフレーム２を適用している。ただし、チップ部品７の形状やチップ搭載部６の形成位置等によっては、図１３に示すように、外部接続端子３とリード部４との接続部分に設けた第１の加工部２１のみを有するリードフレーム２Ａを適用することができる。すなわち、外部接続端子３を除いて、それ以外の部分は平坦なリードフレーム２Ａを適用してもよい。
【００４４】
（第４の実施形態）
次に、第４の実施形態によるメモリカードについて、図１４および図１５を参照して説明する。なお、第３の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図１４および図１５に示すメモリカード６１は、２つのメモリチップ９Ａ、９Ｂを積層して半導体チップ搭載部６に配置する以外は第３の実施形態と同様な構成を有している。すなわち、リードフレーム２におけるリード部４、チップ部品搭載部５、半導体チップ搭載部６等の構成、チップ部品搭載部５へのチップ部品７の搭載構造、外部接続端子３とコントローラチップ８との接続構造、リード部４や半導体チップ搭載部６の保持構造等は、第３の実施形態と同様な構成を有している。
【００４５】
半導体チップ搭載部６に複数のメモリチップ９Ａ、９Ｂを積層して配置する場合、最上段のメモリチップ９Ａの表面のみに再配線層５６が設けられる。最上段のメモリチップ９Ａの電極パッド５４Ａは、第３の実施形態と同様に、再配線層５６や金属ワイヤ５８等を介してコントローラチップ８の電極パッド１６Ｂやリード４１Ｃ、４２Ｂ、４２Ｃと電気的に接続されている。上段側のメモリチップ９Ａは、下段側のメモリチップ９Ｂの電極パッド５４Ｂが露出するように階段状に積層されている。下段側のメモリチップ９Ｂの電極パッド５４Ｂは、上段側のメモリチップ９Ａの同電位の電極パッド５４Ａと金属ワイヤ６２を介して電気的に接続されている。なお、素子選択（チップセレクト）用端子（電極パッド５４Ｂ）等は、金属ワイヤ６３を介して再配線層５６と電気的に接続されている。
【００４６】
第４の実施形態のメモリカード６１においても、リード部４、再配線層５６、金属ワイヤ５２、５９、６０、６２、６３等で電気回路を構成しているため、リードフレーム２上に複数のメモリチップ９Ａ、９Ｂを搭載する場合においても、コントローラチップ８やメモリチップ９Ａ、９Ｂのための回路の形成性が向上する。すなわち、リードフレーム２を用いてメモリカード６１の低コスト化を図った上で、コントローラチップ８やメモリチップ９Ａ、９Ｂの回路形成性を高めることができる。従って、実用性や信頼性等に優れるメモリカード６１を安価に提供することが可能となる。なお、ここでは２つのメモリチップ９Ａ、９Ｂを積層した構造について説明したが、３つ以上のメモリチップ９を積層する場合も同様であり、再配線層５６は最上段のメモリチップ９の表面のみに設けられる。
【００４７】
（第５の実施形態）
次に、第５の実施形態によるメモリカードについて、図１６を参照して説明する。なお、第１ないし第３の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図１６に示すメモリカード７１は、コントローラチップ８がメモリチップ９上に配置されていることを除いて、第３の実施形態によるメモリカード５１と同様な基本構成を有している。リードフレーム２は、複数の外部接続端子３と、少なくとも一部が外部接続端子３に接続された複数のリードを有するリード部４と、リード部４に設けられたチップ部品搭載部５と、半導体チップ搭載部６とを備えている。
【００４８】
リードフレーム２は、外部接続端子３とリード部４との接続部分を曲げ加工した第１の加工部２１を有している。第１の加工部２１は、外部接続端子３を外部に露出させつつ、リード部４や半導体チップ搭載部６等を封止樹脂層１０内に配置するものである。さらに、リードフレーム２はリード部４とチップ部品搭載部５との接続部分を曲げ加工した第２の加工部２２を有している。第２の加工部２２は、チップ部品搭載部５が半導体チップ搭載部６より封止樹脂層１０の第１の面１０ａに近い位置に配置されるように、リード部４とチップ部品搭載部５との接続部分を曲げ加工したものである。
【００４９】
チップ部品搭載部５には、チップ部品（受動部品）７が搭載されている。半導体チップ搭載部６上には、メモリチップ９が配置されている。コントローラチップ８はメモリチップ９上に配置されている。メモリチップ９の表面には、第３の実施形態と同様に、再配線層５６が形成されている。再配線層５６の一方の端部は、メモリチップ９の電極パッド５４と電気的に接続されている。再配線層５６の他方の端部は、金属ワイヤ５８を介してコントローラチップ８の電極パッド１６やリード部４と電気的に接続されている。コントローラチップ８の電極パッド１６は、さらに再配線層５６や金属ワイヤ５８を介してリード部４と電気的に接続されている。第５の実施形態のメモリカード７１も、第３の実施形態と同様に、異電位の再配線や電極パッド等を飛び越す金属ワイヤ５９を有している。
【００５０】
上述したように、コントローラチップ８をメモリチップ９上に配置する場合においても、リード部４、再配線層５６、金属ワイヤ５８、５９等で電気回路を構成し、コントローラチップ８とメモリチップ９との接続のみならず、外部接続端子３とコントローラチップ８との接続にも再配線層５６を適用することによって、コントローラチップ８やメモリチップ９のための回路を容易に形成することができる。すなわち、リードフレーム２を用いてメモリカード６１の低コスト化を図った上で、メモリチップ９やその上に配置されたコントローラチップ８の回路形成性を高めることができる。従って、実用性や信頼性等に優れるメモリカード６１を安価に提供することが可能となる。
【００５１】
第４および第５の実施形態のメモリカード６１、７１では、第１および第２の実施形態と同様に、リード部４とチップ部品搭載部５との接続部分に第２の加工部２２を設けたリードフレーム２を適用している。ただし、チップ部品７の形状やチップ搭載部６の形成位置等によっては、図１３に示した第３の実施形態のメモリカード５１の変形例と同様に、外部接続端子３とリード部４との接続部分に設けた第１の加工部２１のみを有するリードフレーム２Ａを適用することができる。すなわち、外部接続端子３を除いて、それ以外の部分は平坦なリードフレーム２Ａを適用してもよい。
【００５２】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１，３１，５１，６１，７１…メモリカード、２，２Ａ…リードフレーム、３…外部接続端子、４…リード部、４１、４２…リード、５…チップ部品搭載部、６…半導体チップ搭載部、７…チップ部品、８…コントローラチップ、９，９Ａ，９Ｂ…メモリチップ、１０…封止樹脂層、１４…固定テープ、１５…吊りリード、１６，１８，５４…電極パッド、１７，１９，５２，５８，５９，６２，６３…金属ワイヤ、２１…第１の加工部、２２…第２の加工部、５３…チップ本体、５５…絶縁樹脂膜、５６…再配線層、５７…接続パッド。
【特許請求の範囲】
【請求項１】
複数の外部接続端子と、少なくとも一部が前記外部接続端子に接続された複数のリードを有するリード部と、前記リード部に設けられたチップ部品搭載部と、吊りリードを有する固定部と、前記固定部と電気的に独立し、かつ前記固定部に接着された固定テープで前記固定部に保持されている半導体チップ搭載部とを備えるリードフレームと、
前記チップ部品搭載部に搭載され、前記リードと電気的に接続されたチップ部品と、
前記半導体チップ搭載部上に配置されたメモリチップであって、チップ本体に形成された第１の電極パッドと、前記第１の電極パッドを露出させつつ、前記チップ本体の表面を覆うように形成された絶縁樹脂膜と、前記絶縁樹脂膜上に形成された再配線層とを有するメモリチップと、
前記半導体チップ搭載部上または前記メモリチップ上に配置され、第２の電極パッドを有するコントローラチップと、
前記外部接続端子を露出させつつ、前記チップ部品、前記メモリチップ、前記コントローラチップ、および前記リードフレームを封止する封止樹脂層とを具備し、
前記リードフレーム上における前記メモリチップおよび前記コントローラチップの電気回路は、前記リード部、前記再配線層および金属ワイヤにより構成されており、
前記再配線層を構成する少なくとも一部の再配線の一方の端部は、直接または前記金属ワイヤを介して前記第１の電極パッドと電気的に接続されており、かつ前記再配線の他方の端部は、前記金属ワイヤを介して前記第２の電極パッドまたは前記リードと電気的に接続されており、
前記第２の電極パッドは、前記金属ワイヤを介して、または前記金属ワイヤおよび前記再配線層を介して、前記リードと電気的に接続されていることを特徴とする半導体メモリカード。
【請求項２】
複数の外部接続端子と、少なくとも一部が前記外部接続端子に接続された複数のリードを有するリード部と、前記リード部に設けられたチップ部品搭載部と、半導体チップ搭載部とを備えるリードフレームと、
前記チップ部品搭載部に搭載され、前記リードと電気的に接続されたチップ部品と、
前記半導体チップ搭載部上に配置されたメモリチップであって、チップ本体に形成された第１の電極パッドと、前記第１の電極パッドを露出させつつ、前記チップ本体の表面を覆うように形成された絶縁樹脂膜と、前記絶縁樹脂膜上に形成された再配線層とを有するメモリチップと、
前記半導体チップ搭載部上または前記メモリチップ上に配置され、第２の電極パッドを有するコントローラチップと、
前記外部接続端子を露出させつつ、前記チップ部品、前記メモリチップ、前記コントローラチップ、および前記リードフレームを封止する封止樹脂層とを具備し、
前記リードフレーム上における前記メモリチップおよび前記コントローラチップの電気回路は、前記リード部、前記再配線層および金属ワイヤにより構成されていることを特徴とする半導体メモリカード。
【請求項３】
前記再配線層を構成する少なくとも一部の再配線の一方の端部は前記第１の電極パッドと電気的に接続されており、前記再配線の他方の端部は前記金属ワイヤを介して前記第２の電極パッドまたは前記リードと電気的に接続されていることを特徴とする請求項２記載の半導体メモリカード。
【請求項４】
前記再配線の一方の端部は、直接または前記金属ワイヤを介して、前記第１の電極パッドと接続されていることを特徴とする請求項３記載の半導体メモリカード。
【請求項５】
前記再配線層を構成する少なくとも一部の再配線は、異電位の再配線または電極パッドを跨ぐように配置された前記金属ワイヤを介して、同電位の再配線と電気的に接続されていることを特徴とする請求項２ないし請求項４のいずれか１項記載の半導体メモリカード。
【請求項６】
前記メモリチップは第１のメモリチップと第２のメモリチップとを備え、前記第１のメモリチップは前記第２のメモリチップ上に積層されており、
前記再配線層は前記第１のメモリチップのみに設けられていることを特徴とする請求項２ないし請求項５のいずれか１項記載の半導体メモリカード。
【請求項７】
前記リードフレームは吊りリードを有する固定部を備え、前記半導体チップ搭載部は前記固定部と電気的に独立し、かつ前記固定部に接着された固定テープで保持されていることを特徴とする請求項２ないし請求項６のいずれか１項記載の半導体メモリカード。
【請求項１】
複数の外部接続端子と、少なくとも一部が前記外部接続端子に接続された複数のリードを有するリード部と、前記リード部に設けられたチップ部品搭載部と、吊りリードを有する固定部と、前記固定部と電気的に独立し、かつ前記固定部に接着された固定テープで前記固定部に保持されている半導体チップ搭載部とを備えるリードフレームと、
前記チップ部品搭載部に搭載され、前記リードと電気的に接続されたチップ部品と、
前記半導体チップ搭載部上に配置されたメモリチップであって、チップ本体に形成された第１の電極パッドと、前記第１の電極パッドを露出させつつ、前記チップ本体の表面を覆うように形成された絶縁樹脂膜と、前記絶縁樹脂膜上に形成された再配線層とを有するメモリチップと、
前記半導体チップ搭載部上または前記メモリチップ上に配置され、第２の電極パッドを有するコントローラチップと、
前記外部接続端子を露出させつつ、前記チップ部品、前記メモリチップ、前記コントローラチップ、および前記リードフレームを封止する封止樹脂層とを具備し、
前記リードフレーム上における前記メモリチップおよび前記コントローラチップの電気回路は、前記リード部、前記再配線層および金属ワイヤにより構成されており、
前記再配線層を構成する少なくとも一部の再配線の一方の端部は、直接または前記金属ワイヤを介して前記第１の電極パッドと電気的に接続されており、かつ前記再配線の他方の端部は、前記金属ワイヤを介して前記第２の電極パッドまたは前記リードと電気的に接続されており、
前記第２の電極パッドは、前記金属ワイヤを介して、または前記金属ワイヤおよび前記再配線層を介して、前記リードと電気的に接続されていることを特徴とする半導体メモリカード。
【請求項２】
複数の外部接続端子と、少なくとも一部が前記外部接続端子に接続された複数のリードを有するリード部と、前記リード部に設けられたチップ部品搭載部と、半導体チップ搭載部とを備えるリードフレームと、
前記チップ部品搭載部に搭載され、前記リードと電気的に接続されたチップ部品と、
前記半導体チップ搭載部上に配置されたメモリチップであって、チップ本体に形成された第１の電極パッドと、前記第１の電極パッドを露出させつつ、前記チップ本体の表面を覆うように形成された絶縁樹脂膜と、前記絶縁樹脂膜上に形成された再配線層とを有するメモリチップと、
前記半導体チップ搭載部上または前記メモリチップ上に配置され、第２の電極パッドを有するコントローラチップと、
前記外部接続端子を露出させつつ、前記チップ部品、前記メモリチップ、前記コントローラチップ、および前記リードフレームを封止する封止樹脂層とを具備し、
前記リードフレーム上における前記メモリチップおよび前記コントローラチップの電気回路は、前記リード部、前記再配線層および金属ワイヤにより構成されていることを特徴とする半導体メモリカード。
【請求項３】
前記再配線層を構成する少なくとも一部の再配線の一方の端部は前記第１の電極パッドと電気的に接続されており、前記再配線の他方の端部は前記金属ワイヤを介して前記第２の電極パッドまたは前記リードと電気的に接続されていることを特徴とする請求項２記載の半導体メモリカード。
【請求項４】
前記再配線の一方の端部は、直接または前記金属ワイヤを介して、前記第１の電極パッドと接続されていることを特徴とする請求項３記載の半導体メモリカード。
【請求項５】
前記再配線層を構成する少なくとも一部の再配線は、異電位の再配線または電極パッドを跨ぐように配置された前記金属ワイヤを介して、同電位の再配線と電気的に接続されていることを特徴とする請求項２ないし請求項４のいずれか１項記載の半導体メモリカード。
【請求項６】
前記メモリチップは第１のメモリチップと第２のメモリチップとを備え、前記第１のメモリチップは前記第２のメモリチップ上に積層されており、
前記再配線層は前記第１のメモリチップのみに設けられていることを特徴とする請求項２ないし請求項５のいずれか１項記載の半導体メモリカード。
【請求項７】
前記リードフレームは吊りリードを有する固定部を備え、前記半導体チップ搭載部は前記固定部と電気的に独立し、かつ前記固定部に接着された固定テープで保持されていることを特徴とする請求項２ないし請求項６のいずれか１項記載の半導体メモリカード。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−２１２４１７（Ｐ２０１２−２１２４１７Ａ）
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願番号】特願２０１１−２４２１９１（Ｐ２０１１−２４２１９１）
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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