半導体メモリ装置とそのプログラミング方法
【課題】一つの選択トランジスタ及び８の倍数から構成された相変化可変抵抗素子から形成されたメモリセルを備える半導体メモリ装置の構造と、そのプログラミング方法とを提供する。
【解決手段】相変化メモリセルは、それぞれ、一端が対応するビットラインに連結され、他端が共通で選択トランジスタのドレインに連結され、８の倍数から構成された複数の相変化可変抵抗素子と、ゲートが対応するワードラインに連結され、ソースが基準電圧に連結された選択トランジスタと、を備える複数の相変化メモリセルを備える半導体メモリ装置である。これにより、半導体メモリ装置は、一つのメモリセルが８の倍数個の相変化可変抵抗素子を備えることにより、半導体装置の集積度を高めうる。
【解決手段】相変化メモリセルは、それぞれ、一端が対応するビットラインに連結され、他端が共通で選択トランジスタのドレインに連結され、８の倍数から構成された複数の相変化可変抵抗素子と、ゲートが対応するワードラインに連結され、ソースが基準電圧に連結された選択トランジスタと、を備える複数の相変化メモリセルを備える半導体メモリ装置である。これにより、半導体メモリ装置は、一つのメモリセルが８の倍数個の相変化可変抵抗素子を備えることにより、半導体装置の集積度を高めうる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、一つの選択トランジスタ及び８の倍数で構成される複数の相変化可変抵抗素子から形成されたメモリセルを備える半導体メモリ装置の及びそのプログラミング方法に関する。
【背景技術】
【０００２】
ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、加熱されてから冷却されれば、２つの状態のうちの一つの状態に維持され、加熱及び冷却によって再び状態が変わりうるカルコゲニド合金のような相変化物質から構成される。ここで、２つの状態とは、結晶状態及び非晶質状態を意味する。ＰＲＡＭに関しては、特許文献１及び特許文献２で説明されている。ＰＲＡＭは、結晶状態での抵抗は低く、非晶質状態での抵抗は高い。ＰＲＡＭは、抵抗値によって論理値が０または１に決定される。結晶状態は、セットまたは論理０に対応し、非晶質状態は、リセットまたは論理１に対応する。
【０００３】
ＰＲＡＭの相変化物質が非晶質状態になるために、相変化物質は、抵抗熱によって相変化物質の溶融点以上に加熱される。そして、高速で冷却される。相変化物質が結晶状態になるために、相変化物質は、所定の時間の間、溶融点以下の温度に加熱される。
【０００４】
ＰＲＡＭの核心は、カルコゲニドのような相変化物質である。相変化物質は、一般的にＧＳＴ合金と称されるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含む。ＧＳＴ合金は、加熱及び冷却によって非晶質状態（リセットまたは１）と結晶状態（セットまたは０）との間で高速に変化しうる性質のため、メモリ装置に有効に使用されうる。
【０００５】
非晶質状態において相変化物質は、相対的に高い抵抗を有し、結晶状態において相変化物質は、相対的に低い抵抗を有する。
【０００６】
カルコゲニド物質から形成されたメモリセルは、上部電極、カルコゲニド層、下部電極コンタクト、下部電極及びアクセストランジスタを備える。プログラミングされたセルを読み出す動作は、カルコゲニド物質の抵抗を測定することにより行われる。ここで、プログラミングとは、メモリセルをリセット状態またはセット状態のうち、何れか一つの状態にして、一定の論理値を有させる動作である。メモリセルにデータを書き込む動作は、カルコゲニドを溶融点以上に加熱させた後、急冷させて非晶質状態にするか、または溶融点以下の温度に加熱した後、所定の時間の間その温度を維持した後、冷却させて結晶状態にする。
【０００７】
図１は、一般的な相変化メモリセルを説明する図面であり、特許文献３に説明されている。
【０００８】
メモリセル１０は、一端がビットラインＢＬに連結され、他端が選択トランジスタＮ１０のドレインに連結された相変化可変抵抗素子Ｒと、ゲートがワードラインＷＬに連結され、ソースが基準電圧（図示せず）に連結された選択トランジスタＮ１０と、を備える。
【０００９】
図２は、不揮発性の相変化メモリセル構造の一例を説明する図面であり、特許文献４に説明されている。
【００１０】
図２に示すように、メモリセル３０は、一端が対応するビットラインＢＬに連結され、他端が共通に選択トランジスタＮ３０のドレインに連結された複数の可変抵抗素子、及び、ゲートがワードラインＷＬに連結され、ソースがソースラインＳＬを介して基準電圧（図示せず）に連結された選択トランジスタＮ３０を備える。
【００１１】
一方、特許文献４では、メモリセル３０がＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ｃｏｎｔｒｏｌ ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）で具現可能であると記載されているが、特に、ＰＲＡＭに関しては、プログラミング及び読み出し動作を行うための適切な回路構成やプログラミング方法が具現されていない。
【００１２】
したがって、ＰＲＡＭ動作を行うための適切な回路構成及びそのプログラミング方法が要求される。また、ＰＲＡＭは、新規なメモリとしてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ等との競争のために、集積度を高めるための要求が増している。
【特許文献１】米国特許６,４８７,１１３号明細書
【特許文献２】米国特許６,４８０,４３８号明細書
【特許文献３】米国特許５,８８３,８２７号明細書
【特許文献４】米国公開特許２００４／０１１４４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が達成しようとする技術的課題は、一つのメモリセルが８の倍数で構成される複数の相変化可変抵抗素子を備えるＰＲＡＭ構造を提供するところにある。
【００１４】
本発明が達成しようとする他の技術的課題は、一つのメモリセルが８の倍数で構成される複数の相変化可変抵抗素子を備えるＰＲＡＭのプログラミング方法を提供するところにある。
【課題を解決するための手段】
【００１５】
前記技術的課題を達成するための本発明の実施形態に係る複数の相変化メモリセルを備える半導体メモリ装置において、前記相変化メモリセルは、それぞれ、一端が対応するビットラインに連結され、他端が共通も選択トランジスタのドレインに連結され、８の倍数から構成される複数の相変化可変抵抗素子と、ゲートが対応するワードラインに連結され、ソースが基準電圧に連結された前記選択トランジスタと、を備える。
【００１６】
前記半導体メモリ装置は、前記ビットラインとデータラインとの間にそれぞれ連結されたカラム選択トランジスタを更に備え、読み出し動作時、データが読み出される相変化メモリセルに対応する前記カラム選択トランジスタがカラムブロック信号に応答してターンオンされて、保存されたデータを前記データ出力ラインに出力することを特徴とする。
【００１７】
前記半導体メモリ装置は、前記カラムブロック信号は、読み出し動作が行われる相変化メモリセルのアドレス信号に応答して活性化されることを特徴とする。
【００１８】
前記半導体メモリ装置は、前記相変化可変抵抗素子の数と前記カラム選択トランジスタの数とが同じであることを特徴とする。
【００１９】
前記半導体メモリ装置は、相変化可変抵抗素子の数と前記カラム選択トランジスタの数とが１６または３２であることを特徴とする。前記半導体メモリ装置は、前記相変化可変抵抗素子がＧｅ、Ｓｂ及びＴｅを含むことを特徴とする。
【００２０】
前記半導体メモリ装置は、前記相変化可変抵抗素子は、半導体基板上に積層されることを特徴とする。前記半導体メモリ装置は、前記相変化可変抵抗素子が前記選択トランジスタ上に積層されることを特徴とする。
【００２１】
前記半導体メモリ装置は、リセット及びセットプログラミングを制御する書き込み回路を更に備え、前記書き込み回路は、リセットプログラミング時は、選択された相変化メモリセルのあらゆる相変化可変抵抗素子に対してリセットコントロール信号に応答してリセットパルスを印加し、セットプログラミング時は、選択された相変化メモリセルをリセットさせた後、セットコントロール信号に応答してセットパルスを前記選択された相変化メモリセルに印加することを特徴とする。
【００２２】
前記半導体メモリ装置は、リセット及びセットプログラミングを制御する書き込み回路を更に備え、前記書き込み回路は、前記カラムブロック信号に応答して書き込みまたは読み出し動作が行われる相変化メモリセルを選択し、書き込みデータパルスに応答して、前記選択された相変化メモリセルの複数の相変化可変抵抗素子にセットパルスまたはリセットパルスが印加されるように制御する複数のカラム選択制御回路と、リセットコントロール信号、セットコントロール信号及びデータを受信して、前記書き込みデータパルス、前記セットパルス及びリセットパルスを発生する書き込み及び読み出し関連回路と、を備えることを特徴とする。
【００２３】
前記カラム選択制御回路は、それぞれ、前記カラムブロック信号及び対応する書き込みデータパルスの反転論理和を演算して、対応するカラム選択トランジスタをターンオンまたはターンオフさせる複数の反転論理和手段を備えることを特徴とする。
【００２４】
前記カラム選択制御回路は、それぞれ、前記カラムブロック信号によって選択された相変化メモリセルの内部の相変化可変抵抗素子の数と同数の前記反転論理和手段を備えることを特徴とする。
【００２５】
前記カラム選択制御回路は、それぞれ、リセットプログラミング時、リセットプログラミングが行われるアドレス信号に対応するカラムブロック信号とあらゆる書き込みデータパルスとを活性化させて、対応するあらゆるカラム選択トランジスタをターンオンさせ、セットプログラミング時、セットプログラミングが行われる相変化メモリセルに対してリセットプログラミングを行った後、セットプログラミングが行われるアドレス信号に対応するカラムブロック信号と、セットプログラミングが行われる相変化メモリセルの相変化可変抵抗素子に対応する書き込みデータパルスのみを活性化させて、対応するカラム選択トランジスタをターンオンさせることを特徴とする。
【００２６】
前記半導体メモリ装置は、前記セットコントロールパルスに応答して前記ビットラインがプリチャージされることを特徴とする。
【００２７】
前記半導体メモリ装置のプログラミング方法は、一つの選択トランジスタ及び８の倍数から構成された、複数の相変化可変抵抗素子から形成されたメモリセルを備える半導体メモリ装置のプログラミング方法において、選択されたメモリセルのあらゆる相変化可変抵抗素子をリセットプログラミングするステップと、前記選択された相変化可変抵抗素子を選択的にセットプログラミングするステップと、を含むことを特徴とする。
【００２８】
前記半導体メモリ装置のプログラミング方法は、一つの選択トランジスタと８の倍数で構成された複数の相変化可変抵抗素子とを含んで構成されるメモリセルを備える半導体メモリ装置において、前記メモリセルの一部の相変化可変抵抗素子をリセットプログラミングし、残りの一部の相変化可変抵抗素子をセットプログラミングする方法に関する。
【００２９】
前記プログラミング方法は、選択されたメモリセルのあらゆる相変化可変抵抗素子にリセットパルスを印加することでリセットプログラミングを行うステップと、前記リセットプログラミングされた相変化可変抵抗素子のうち、セットプログラミングが行われるべき相変化可変抵抗素子に対して、選択的にセットプログラミングを行うステップと、を含むことを特徴とする。
【００３０】
前記半導体メモリ装置のプログラミング方法は、複数のビットラインに一端がそれぞれ連結された相変化可変抵抗素子と、ワードラインによって制御され、前記相変化可変抵抗素子の他端に共通に連結される選択トランジスタを有するメモリセルと、を備える半導体メモリ装置のセットプログラミング方法に関する。
【００３１】
前記セットプログラミング方法は、セットプログラミングを行う選択メモリセルのワードラインを活性化させて、前記選択トランジスタをターンオンさせるステップと、前記選択メモリセルのあらゆるビットラインにリセットパルスを印加するステップと、前記選択メモリセルのあらゆるビットラインのうち、セットプログラミングを行うビットラインのみにセットパルスを印加するステップと、を含むことを特徴とする。
【００３２】
前記半導体メモリ装置は、相変化物質を備える相変化メモリ装置である。本発明の半導体メモリ装置は、集積度を向上させうる。
【００３３】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【発明の効果】
【００３４】
本発明に係る半導体メモリ装置は、一つのメモリセルが８の倍数個の相変化可変抵抗素子を備えることにより、半導体装置の集積度を高めうる。
【発明を実施するための最良の形態】
【００３５】
以下、添付した図面を参照して本発明の好ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ構成要素を示す。図３は、本発明の実施形態に係る半導体メモリ装置の構造を説明する図面である。図４は、図３の半導体メモリ装置の読み出し動作を説明するタイミング図である。図５は、図３の半導体メモリ装置のプログラミング動作を説明するタイミング図である。
【００３６】
以下、図３ないし図５を参照して、本発明の実施形態に係る半導体メモリ装置の動作を説明する。ここで、半導体メモリ装置は、相変化物質を備える相変化メモリ装置である。
【００３７】
図３に示すように、半導体メモリ装置１００は、複数のメモリセル５０から形成されたメモリアレイ１８０、複数のＮＭＯＳトランジスタＮＴ０ないしＮＴｎを備えるカラム選択回路１２０、複数のＮＯＲゲートＮＯＲ１０ないしＮＯＲ１ｎを備えるカラム選択制御回路１４０、書き込み及び読み出し関連回路１６０、及びその他の周辺回路（デコーダ等、図示せず）を備える。
【００３８】
メモリセル５０は、一端が対応するビットラインＢＬ１０ないしＢＬｍｎに連結され、他端が共通に選択トランジスタＮ５０のドレインに連結され、８の倍数で構成される複数の相変化可変抵抗素子Ｒ０ないしＲｎ及びゲートがワードラインに連結され、ソースが基準電圧に連結された選択トランジスタＮ５０を備える。
【００３９】
ビットラインＢＬ１０ないしＢＬｍｎには、カラム選択回路１２０のカラム選択トランジスタＮＴ０ないしＮＴｎがそれぞれ連結される。カラム選択回路１２０は、カラム選択制御回路１４０の出力であるカラム選択信号Ｙ１０ないしＹ１ｎを受信する。
【００４０】
カラム選択制御回路１４０は、書き込み及び読み出し関連回路１６０から出力された書き込みデータパルスＷＰ０ないしＷＰｎと、デコーダ（図示せず）から出力されたカラムブロック信号Ｙｂ０ないしＹｂｎとを受信する。
【００４１】
書き込み及び読み出し関連回路１６０は、プログラミング動作及び読み出し動作と関連した書き込みドライバ（図示せず）、センスアンプ（図示せず）、データ入力バッファ（図示せず）及びデータ出力バッファ（図示せず）などを備える。書き込み及び読み出し関連回路１６０は、外部からデータＤＩＮ０ないしＤＩＮｎを受信し、リセットコントロール信号ＰＷＬ＿ＲＥＳＥＴ及びセットコントロール信号ＰＷＬ＿ＳＥＴに応答して書き込みデータパルスＷＰ０ないしＷＰｎを出力する。また、書き込み及び読み出し関連回路１６０は、メモリセル５０から読み出された情報を、データラインＤＬ０ないしＤＬｎを介して外部に出力する。
【００４２】
以下、本発明の実施形態に係る半導体メモリ装置の動作を具体的に説明する。
【００４３】
図３及び図４を参照して、本発明の実施形態に係る半導体メモリ装置１００の読み出し動作を説明する。例えば、図３に示すように、メモリセル５０が選択された場合を仮定する。
【００４４】
この時、入力されるアドレス信号ＸＡＤＤに対応するワードラインＷＬ１がハイレベルになり、入力されたアドレス信号ＸＡＤＤに対応するカラムブロック信号Ｙｂ０がローレベルになり、書き込みデータパルスＷＰ０ないしＷＰｎはローレベルになる。
【００４５】
この時、残りのカラムブロック信号Ｙｂ１ないしＹｂｎは、ハイレベルに維持される。したがって、カラム選択信号Ｙ１０ないしＹ１ｎは、何れもハイレべルになり、カラム選択トランジスタＮＴ０ないしＮＴｎは、何れもターンオンされる。
【００４６】
したがって、メモリセル５０から読み出された複数のデータＢＬ０ないしＢＬｎは、対応するビットラインＢＬ１０ないしＢＬ１ｎとデータラインＤＬ０ないしＤＬｎとを介して、対応するセンスアンプ（図示せず）で増幅された後に外部に出力される。
【００４７】
本実施形態において、相変化可変抵抗素子の数は、８の倍数（例えば、１６、３２または６４等）で構成される。また、本発明のメモリセルは、基板上に積層して構成できる（図示せず）。
【００４８】
例えば、半導体基板上に選択トランジスタＮ５０を設置し、選択トランジスタＮ５０上に相変化可変抵抗素子Ｒ０ないしＲｎを順に積層すれば、集積度を更に高めうる。また、本発明の半導体装置１００は、システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ）ロジックチップにロジックチップと共に搭載可能であるということは、当業者には自明である。
【００４９】
図３及び図５を参照して、本発明の実施形態に係る半導体メモリ装置のプログラミング動作を説明する。例えば、図３に示すように、メモリセル５０が選択された場合を仮定する。
【００５０】
この時、入力されるアドレス信号ＸＡＤＤに対応するワードラインＷＬ１がハイレベルになり、入力されたアドレス信号ＸＡＤＤに対応するカラムブロック信号Ｙｂ０がローレベルになる。
【００５１】
メモリセル５０の相変化可変抵抗素子Ｒ０にハイデータＤＩＮ０を書き込み、相変化可変抵抗素子ＲｎにローデータＤＩＮｎを書き込むと仮定する。それにより、書き込みデータ／ＷＤＡＴＡ０は、データＤＩＮ０と逆にローレベルになり、書き込みデータ／ＷＤＡＴＡｎは、データＤＩＮｎと逆にハイレべルになる。しかし、データと書き込みデータとの関係はこれに限定されるものではない。
【００５２】
書き込みデータパルスＷＰ０、ＷＰｎが、図５に示すように、リセットコントロールパルスＰＷＬ＿ＲＥＳＥＴと書き込みデータ／ＷＤＡＴＡ０、ＷＤＡＴＡｎとに応答して、リセットコントロールパルス（ＰＷＬ＿ＲＥＳＥＴ）の活性区間の間にローレベルになり、したがって、対応するカラム選択信号Ｙ１０、Ｙ１ｎがハイレベルになる。
【００５３】
それにより、カラム選択トランジスタＮＴ０、ＮＴｎがターンオンされ、メモリセル５０の相変化可変抵抗素子Ｒ０、Ｒｎにリセットパルスが印加される。相変化可変抵抗素子Ｒ０、Ｒｎにリセットパルスが印加されることは、ＰＢＬ０及びＰＢＬｎの波形から分かる。それにより、一旦、端相変化可変抵抗素子Ｒ０、Ｒｎはリセット状態となる。
【００５４】
その後、セットコントロールパルスＰＷＬ＿ＳＥＴに応答して、セットコントロールパルスＰＷＬ＿ＳＥＴの活性化区間の間に書き込みデータパルスＷＰｎがローレベルになり、したがって、対応するカラム選択信号Ｙ１ｎがハイレベルになる。
【００５５】
それにより、カラム選択トランジスタＮＴｎがターンオンされ、メモリセル５０の相変化可変抵抗素子Ｒｎにセットパルスが印加される。相変化可変抵抗素子Ｒｎにセットパルスが印加されることは、ＰＢＬｎの波形から分かる。それにより、相変化可変抵抗素子Ｒｎはセット状態となる。
【００５６】
また、セットコントロールパルスの下降エッジに応答して、ビットラインは、ローレベルでプリチャージされる。
【００５７】
本発明の実施形態によれば、図５に示すように、セットプログラミング時にメモリセル５０が選択されれば、リセットコントロール信号ＰＷＬ＿ＲＥＳＥＴに応答して、リセットパルスを対応する相変化可変抵抗素子に印加した後、セットコントロール信号ＰＷＬ＿ＳＥＴに応答して、セットパルスを対応する相変化可変抵抗素子に選択的に印加する。
【００５８】
本発明の他の実施形態に係る半導体メモリ装置のプログラミング方法は、一つの選択トランジスタ及び８の倍数で構成された複数の相変化可変抵抗素子から形成されたメモリセルを備える半導体メモリ装置のプログラミング方法に関する。
【００５９】
前記プログラミング方法は、選択されたメモリセルのあらゆる相変化可変抵抗素子をリセットプログラミングするステップ、及び選択された相変化可変抵抗素子を選択的にセットプログラミングするステップとを含む。
【００６０】
本発明の更に他の実施形態に係る半導体メモリ装置のプログラミング方法は、一つの選択トランジスタ及び８の倍数で構成された複数の相変化可変抵抗素子から形成されたメモリセルを備える半導体メモリ装置において、前記メモリセルの一部の相変化可変抵抗素子はリセットプログラミングし、残りの一部の相変化可変抵抗素子はセットプログラミングする方法に関する。
【００６１】
前記プログラミング方法は、選択されたメモリセルのあらゆる相変化可変抵抗素子をリセットプログラミングするステップ、及び、前記リセットプログラミングされた相変化可変抵抗素子のうち、セットプログラミングが行われるべき相変化可変抵抗素子に対して選択的にセットプログラミングするステップとを含む。
【００６２】
本発明の更に他の実施形態に係る半導体メモリ装置のセットプログラミング方法は、複数のビットラインに一端がそれぞれ連結された相変化可変抵抗素子及びワードラインによって制御され、前記相変化可変抵抗素子の他端に共通で連結される選択トランジスタを有するメモリセルと、を備える半導体メモリ装置のセットプログラミング方法に関する。
【００６３】
前記セットプログラミング方法は、セットプログラミングを行う選択メモリセルのワードラインを活性化させて、前記選択トランジスタをターンオンさせるステップと、前記選択メモリセルのあらゆるビットラインにリセットパルスを印加するステップと、前記選択メモリセルのあらゆるビットラインのうちセットプログラミングを行うビットラインのみにセットパルスを印加するステップと、を含む。
【００６４】
前記プログラミング方法は、前記の本発明の実施形態に係る半導体メモリ装置の動作についてのものであり、当業者ならば、プログラミング方法を理解できるため、その詳細な説明を省略する。
【００６５】
以上のように、図面及び明細書で最適の実施形態が開示された。ここでは特定の用語が使用されたが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【図面の簡単な説明】
【００６６】
【図１】一般的な相変化メモリセルを説明する図面である。
【図２】不揮発性メモリセル構造の一例を説明する図面である。
【図３】本発明の実施形態に係る半導体メモリ装置の構造を説明する図面である。
【図４】図３の半導体メモリ装置の読み取り動作を説明するタイミング図である。
【図５】図３の半導体メモリ装置のプログラミング動作を説明するタイミング図である。
【符号の説明】
【００６７】
５０ メモリセル
１００ 半導体メモリ装置
１２０ カラム選択回路
１４０ カラム選択制御回路
１６０ 書き込み及び読み出し関連回路
１８０ メモリアレイ
ＮＯＲ１０ないしＮＯＲ１ｎ ＮＯＲゲート
ＮＴ０ないしＮＴｎ ＮＭＯＳトランジスタ
ＢＬ１０ないしＢＬｍｎ ビットライン
Ｎ５０ 選択トランジスタ
Ｒ０ないしＲｎ 相変化可変抵抗素子
ＮＴ０ないしＮＴｎ カラム選択トランジスタ
Ｙ１０ないしＹ１ｎ 出力のカラム選択信号
ＷＰ０ないしＷＰｎ 書き込みデータパルス
Ｙｂ０ないしＹｂｎ カラムブロック信号
ＤＩＮ０ないしＤＩＮｎ データ
ＰＷＬ＿ＲＥＳＥＴ リセットコントロール信号
ＰＷＬ＿ＳＥＴ セットコントロール信号
ＷＰ０ないしＷＰｎ 書き込みデータパルス
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、一つの選択トランジスタ及び８の倍数で構成される複数の相変化可変抵抗素子から形成されたメモリセルを備える半導体メモリ装置の及びそのプログラミング方法に関する。
【背景技術】
【０００２】
ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、加熱されてから冷却されれば、２つの状態のうちの一つの状態に維持され、加熱及び冷却によって再び状態が変わりうるカルコゲニド合金のような相変化物質から構成される。ここで、２つの状態とは、結晶状態及び非晶質状態を意味する。ＰＲＡＭに関しては、特許文献１及び特許文献２で説明されている。ＰＲＡＭは、結晶状態での抵抗は低く、非晶質状態での抵抗は高い。ＰＲＡＭは、抵抗値によって論理値が０または１に決定される。結晶状態は、セットまたは論理０に対応し、非晶質状態は、リセットまたは論理１に対応する。
【０００３】
ＰＲＡＭの相変化物質が非晶質状態になるために、相変化物質は、抵抗熱によって相変化物質の溶融点以上に加熱される。そして、高速で冷却される。相変化物質が結晶状態になるために、相変化物質は、所定の時間の間、溶融点以下の温度に加熱される。
【０００４】
ＰＲＡＭの核心は、カルコゲニドのような相変化物質である。相変化物質は、一般的にＧＳＴ合金と称されるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含む。ＧＳＴ合金は、加熱及び冷却によって非晶質状態（リセットまたは１）と結晶状態（セットまたは０）との間で高速に変化しうる性質のため、メモリ装置に有効に使用されうる。
【０００５】
非晶質状態において相変化物質は、相対的に高い抵抗を有し、結晶状態において相変化物質は、相対的に低い抵抗を有する。
【０００６】
カルコゲニド物質から形成されたメモリセルは、上部電極、カルコゲニド層、下部電極コンタクト、下部電極及びアクセストランジスタを備える。プログラミングされたセルを読み出す動作は、カルコゲニド物質の抵抗を測定することにより行われる。ここで、プログラミングとは、メモリセルをリセット状態またはセット状態のうち、何れか一つの状態にして、一定の論理値を有させる動作である。メモリセルにデータを書き込む動作は、カルコゲニドを溶融点以上に加熱させた後、急冷させて非晶質状態にするか、または溶融点以下の温度に加熱した後、所定の時間の間その温度を維持した後、冷却させて結晶状態にする。
【０００７】
図１は、一般的な相変化メモリセルを説明する図面であり、特許文献３に説明されている。
【０００８】
メモリセル１０は、一端がビットラインＢＬに連結され、他端が選択トランジスタＮ１０のドレインに連結された相変化可変抵抗素子Ｒと、ゲートがワードラインＷＬに連結され、ソースが基準電圧（図示せず）に連結された選択トランジスタＮ１０と、を備える。
【０００９】
図２は、不揮発性の相変化メモリセル構造の一例を説明する図面であり、特許文献４に説明されている。
【００１０】
図２に示すように、メモリセル３０は、一端が対応するビットラインＢＬに連結され、他端が共通に選択トランジスタＮ３０のドレインに連結された複数の可変抵抗素子、及び、ゲートがワードラインＷＬに連結され、ソースがソースラインＳＬを介して基準電圧（図示せず）に連結された選択トランジスタＮ３０を備える。
【００１１】
一方、特許文献４では、メモリセル３０がＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ｃｏｎｔｒｏｌ ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）で具現可能であると記載されているが、特に、ＰＲＡＭに関しては、プログラミング及び読み出し動作を行うための適切な回路構成やプログラミング方法が具現されていない。
【００１２】
したがって、ＰＲＡＭ動作を行うための適切な回路構成及びそのプログラミング方法が要求される。また、ＰＲＡＭは、新規なメモリとしてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ等との競争のために、集積度を高めるための要求が増している。
【特許文献１】米国特許６,４８７,１１３号明細書
【特許文献２】米国特許６,４８０,４３８号明細書
【特許文献３】米国特許５,８８３,８２７号明細書
【特許文献４】米国公開特許２００４／０１１４４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が達成しようとする技術的課題は、一つのメモリセルが８の倍数で構成される複数の相変化可変抵抗素子を備えるＰＲＡＭ構造を提供するところにある。
【００１４】
本発明が達成しようとする他の技術的課題は、一つのメモリセルが８の倍数で構成される複数の相変化可変抵抗素子を備えるＰＲＡＭのプログラミング方法を提供するところにある。
【課題を解決するための手段】
【００１５】
前記技術的課題を達成するための本発明の実施形態に係る複数の相変化メモリセルを備える半導体メモリ装置において、前記相変化メモリセルは、それぞれ、一端が対応するビットラインに連結され、他端が共通も選択トランジスタのドレインに連結され、８の倍数から構成される複数の相変化可変抵抗素子と、ゲートが対応するワードラインに連結され、ソースが基準電圧に連結された前記選択トランジスタと、を備える。
【００１６】
前記半導体メモリ装置は、前記ビットラインとデータラインとの間にそれぞれ連結されたカラム選択トランジスタを更に備え、読み出し動作時、データが読み出される相変化メモリセルに対応する前記カラム選択トランジスタがカラムブロック信号に応答してターンオンされて、保存されたデータを前記データ出力ラインに出力することを特徴とする。
【００１７】
前記半導体メモリ装置は、前記カラムブロック信号は、読み出し動作が行われる相変化メモリセルのアドレス信号に応答して活性化されることを特徴とする。
【００１８】
前記半導体メモリ装置は、前記相変化可変抵抗素子の数と前記カラム選択トランジスタの数とが同じであることを特徴とする。
【００１９】
前記半導体メモリ装置は、相変化可変抵抗素子の数と前記カラム選択トランジスタの数とが１６または３２であることを特徴とする。前記半導体メモリ装置は、前記相変化可変抵抗素子がＧｅ、Ｓｂ及びＴｅを含むことを特徴とする。
【００２０】
前記半導体メモリ装置は、前記相変化可変抵抗素子は、半導体基板上に積層されることを特徴とする。前記半導体メモリ装置は、前記相変化可変抵抗素子が前記選択トランジスタ上に積層されることを特徴とする。
【００２１】
前記半導体メモリ装置は、リセット及びセットプログラミングを制御する書き込み回路を更に備え、前記書き込み回路は、リセットプログラミング時は、選択された相変化メモリセルのあらゆる相変化可変抵抗素子に対してリセットコントロール信号に応答してリセットパルスを印加し、セットプログラミング時は、選択された相変化メモリセルをリセットさせた後、セットコントロール信号に応答してセットパルスを前記選択された相変化メモリセルに印加することを特徴とする。
【００２２】
前記半導体メモリ装置は、リセット及びセットプログラミングを制御する書き込み回路を更に備え、前記書き込み回路は、前記カラムブロック信号に応答して書き込みまたは読み出し動作が行われる相変化メモリセルを選択し、書き込みデータパルスに応答して、前記選択された相変化メモリセルの複数の相変化可変抵抗素子にセットパルスまたはリセットパルスが印加されるように制御する複数のカラム選択制御回路と、リセットコントロール信号、セットコントロール信号及びデータを受信して、前記書き込みデータパルス、前記セットパルス及びリセットパルスを発生する書き込み及び読み出し関連回路と、を備えることを特徴とする。
【００２３】
前記カラム選択制御回路は、それぞれ、前記カラムブロック信号及び対応する書き込みデータパルスの反転論理和を演算して、対応するカラム選択トランジスタをターンオンまたはターンオフさせる複数の反転論理和手段を備えることを特徴とする。
【００２４】
前記カラム選択制御回路は、それぞれ、前記カラムブロック信号によって選択された相変化メモリセルの内部の相変化可変抵抗素子の数と同数の前記反転論理和手段を備えることを特徴とする。
【００２５】
前記カラム選択制御回路は、それぞれ、リセットプログラミング時、リセットプログラミングが行われるアドレス信号に対応するカラムブロック信号とあらゆる書き込みデータパルスとを活性化させて、対応するあらゆるカラム選択トランジスタをターンオンさせ、セットプログラミング時、セットプログラミングが行われる相変化メモリセルに対してリセットプログラミングを行った後、セットプログラミングが行われるアドレス信号に対応するカラムブロック信号と、セットプログラミングが行われる相変化メモリセルの相変化可変抵抗素子に対応する書き込みデータパルスのみを活性化させて、対応するカラム選択トランジスタをターンオンさせることを特徴とする。
【００２６】
前記半導体メモリ装置は、前記セットコントロールパルスに応答して前記ビットラインがプリチャージされることを特徴とする。
【００２７】
前記半導体メモリ装置のプログラミング方法は、一つの選択トランジスタ及び８の倍数から構成された、複数の相変化可変抵抗素子から形成されたメモリセルを備える半導体メモリ装置のプログラミング方法において、選択されたメモリセルのあらゆる相変化可変抵抗素子をリセットプログラミングするステップと、前記選択された相変化可変抵抗素子を選択的にセットプログラミングするステップと、を含むことを特徴とする。
【００２８】
前記半導体メモリ装置のプログラミング方法は、一つの選択トランジスタと８の倍数で構成された複数の相変化可変抵抗素子とを含んで構成されるメモリセルを備える半導体メモリ装置において、前記メモリセルの一部の相変化可変抵抗素子をリセットプログラミングし、残りの一部の相変化可変抵抗素子をセットプログラミングする方法に関する。
【００２９】
前記プログラミング方法は、選択されたメモリセルのあらゆる相変化可変抵抗素子にリセットパルスを印加することでリセットプログラミングを行うステップと、前記リセットプログラミングされた相変化可変抵抗素子のうち、セットプログラミングが行われるべき相変化可変抵抗素子に対して、選択的にセットプログラミングを行うステップと、を含むことを特徴とする。
【００３０】
前記半導体メモリ装置のプログラミング方法は、複数のビットラインに一端がそれぞれ連結された相変化可変抵抗素子と、ワードラインによって制御され、前記相変化可変抵抗素子の他端に共通に連結される選択トランジスタを有するメモリセルと、を備える半導体メモリ装置のセットプログラミング方法に関する。
【００３１】
前記セットプログラミング方法は、セットプログラミングを行う選択メモリセルのワードラインを活性化させて、前記選択トランジスタをターンオンさせるステップと、前記選択メモリセルのあらゆるビットラインにリセットパルスを印加するステップと、前記選択メモリセルのあらゆるビットラインのうち、セットプログラミングを行うビットラインのみにセットパルスを印加するステップと、を含むことを特徴とする。
【００３２】
前記半導体メモリ装置は、相変化物質を備える相変化メモリ装置である。本発明の半導体メモリ装置は、集積度を向上させうる。
【００３３】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【発明の効果】
【００３４】
本発明に係る半導体メモリ装置は、一つのメモリセルが８の倍数個の相変化可変抵抗素子を備えることにより、半導体装置の集積度を高めうる。
【発明を実施するための最良の形態】
【００３５】
以下、添付した図面を参照して本発明の好ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ構成要素を示す。図３は、本発明の実施形態に係る半導体メモリ装置の構造を説明する図面である。図４は、図３の半導体メモリ装置の読み出し動作を説明するタイミング図である。図５は、図３の半導体メモリ装置のプログラミング動作を説明するタイミング図である。
【００３６】
以下、図３ないし図５を参照して、本発明の実施形態に係る半導体メモリ装置の動作を説明する。ここで、半導体メモリ装置は、相変化物質を備える相変化メモリ装置である。
【００３７】
図３に示すように、半導体メモリ装置１００は、複数のメモリセル５０から形成されたメモリアレイ１８０、複数のＮＭＯＳトランジスタＮＴ０ないしＮＴｎを備えるカラム選択回路１２０、複数のＮＯＲゲートＮＯＲ１０ないしＮＯＲ１ｎを備えるカラム選択制御回路１４０、書き込み及び読み出し関連回路１６０、及びその他の周辺回路（デコーダ等、図示せず）を備える。
【００３８】
メモリセル５０は、一端が対応するビットラインＢＬ１０ないしＢＬｍｎに連結され、他端が共通に選択トランジスタＮ５０のドレインに連結され、８の倍数で構成される複数の相変化可変抵抗素子Ｒ０ないしＲｎ及びゲートがワードラインに連結され、ソースが基準電圧に連結された選択トランジスタＮ５０を備える。
【００３９】
ビットラインＢＬ１０ないしＢＬｍｎには、カラム選択回路１２０のカラム選択トランジスタＮＴ０ないしＮＴｎがそれぞれ連結される。カラム選択回路１２０は、カラム選択制御回路１４０の出力であるカラム選択信号Ｙ１０ないしＹ１ｎを受信する。
【００４０】
カラム選択制御回路１４０は、書き込み及び読み出し関連回路１６０から出力された書き込みデータパルスＷＰ０ないしＷＰｎと、デコーダ（図示せず）から出力されたカラムブロック信号Ｙｂ０ないしＹｂｎとを受信する。
【００４１】
書き込み及び読み出し関連回路１６０は、プログラミング動作及び読み出し動作と関連した書き込みドライバ（図示せず）、センスアンプ（図示せず）、データ入力バッファ（図示せず）及びデータ出力バッファ（図示せず）などを備える。書き込み及び読み出し関連回路１６０は、外部からデータＤＩＮ０ないしＤＩＮｎを受信し、リセットコントロール信号ＰＷＬ＿ＲＥＳＥＴ及びセットコントロール信号ＰＷＬ＿ＳＥＴに応答して書き込みデータパルスＷＰ０ないしＷＰｎを出力する。また、書き込み及び読み出し関連回路１６０は、メモリセル５０から読み出された情報を、データラインＤＬ０ないしＤＬｎを介して外部に出力する。
【００４２】
以下、本発明の実施形態に係る半導体メモリ装置の動作を具体的に説明する。
【００４３】
図３及び図４を参照して、本発明の実施形態に係る半導体メモリ装置１００の読み出し動作を説明する。例えば、図３に示すように、メモリセル５０が選択された場合を仮定する。
【００４４】
この時、入力されるアドレス信号ＸＡＤＤに対応するワードラインＷＬ１がハイレベルになり、入力されたアドレス信号ＸＡＤＤに対応するカラムブロック信号Ｙｂ０がローレベルになり、書き込みデータパルスＷＰ０ないしＷＰｎはローレベルになる。
【００４５】
この時、残りのカラムブロック信号Ｙｂ１ないしＹｂｎは、ハイレベルに維持される。したがって、カラム選択信号Ｙ１０ないしＹ１ｎは、何れもハイレべルになり、カラム選択トランジスタＮＴ０ないしＮＴｎは、何れもターンオンされる。
【００４６】
したがって、メモリセル５０から読み出された複数のデータＢＬ０ないしＢＬｎは、対応するビットラインＢＬ１０ないしＢＬ１ｎとデータラインＤＬ０ないしＤＬｎとを介して、対応するセンスアンプ（図示せず）で増幅された後に外部に出力される。
【００４７】
本実施形態において、相変化可変抵抗素子の数は、８の倍数（例えば、１６、３２または６４等）で構成される。また、本発明のメモリセルは、基板上に積層して構成できる（図示せず）。
【００４８】
例えば、半導体基板上に選択トランジスタＮ５０を設置し、選択トランジスタＮ５０上に相変化可変抵抗素子Ｒ０ないしＲｎを順に積層すれば、集積度を更に高めうる。また、本発明の半導体装置１００は、システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ）ロジックチップにロジックチップと共に搭載可能であるということは、当業者には自明である。
【００４９】
図３及び図５を参照して、本発明の実施形態に係る半導体メモリ装置のプログラミング動作を説明する。例えば、図３に示すように、メモリセル５０が選択された場合を仮定する。
【００５０】
この時、入力されるアドレス信号ＸＡＤＤに対応するワードラインＷＬ１がハイレベルになり、入力されたアドレス信号ＸＡＤＤに対応するカラムブロック信号Ｙｂ０がローレベルになる。
【００５１】
メモリセル５０の相変化可変抵抗素子Ｒ０にハイデータＤＩＮ０を書き込み、相変化可変抵抗素子ＲｎにローデータＤＩＮｎを書き込むと仮定する。それにより、書き込みデータ／ＷＤＡＴＡ０は、データＤＩＮ０と逆にローレベルになり、書き込みデータ／ＷＤＡＴＡｎは、データＤＩＮｎと逆にハイレべルになる。しかし、データと書き込みデータとの関係はこれに限定されるものではない。
【００５２】
書き込みデータパルスＷＰ０、ＷＰｎが、図５に示すように、リセットコントロールパルスＰＷＬ＿ＲＥＳＥＴと書き込みデータ／ＷＤＡＴＡ０、ＷＤＡＴＡｎとに応答して、リセットコントロールパルス（ＰＷＬ＿ＲＥＳＥＴ）の活性区間の間にローレベルになり、したがって、対応するカラム選択信号Ｙ１０、Ｙ１ｎがハイレベルになる。
【００５３】
それにより、カラム選択トランジスタＮＴ０、ＮＴｎがターンオンされ、メモリセル５０の相変化可変抵抗素子Ｒ０、Ｒｎにリセットパルスが印加される。相変化可変抵抗素子Ｒ０、Ｒｎにリセットパルスが印加されることは、ＰＢＬ０及びＰＢＬｎの波形から分かる。それにより、一旦、端相変化可変抵抗素子Ｒ０、Ｒｎはリセット状態となる。
【００５４】
その後、セットコントロールパルスＰＷＬ＿ＳＥＴに応答して、セットコントロールパルスＰＷＬ＿ＳＥＴの活性化区間の間に書き込みデータパルスＷＰｎがローレベルになり、したがって、対応するカラム選択信号Ｙ１ｎがハイレベルになる。
【００５５】
それにより、カラム選択トランジスタＮＴｎがターンオンされ、メモリセル５０の相変化可変抵抗素子Ｒｎにセットパルスが印加される。相変化可変抵抗素子Ｒｎにセットパルスが印加されることは、ＰＢＬｎの波形から分かる。それにより、相変化可変抵抗素子Ｒｎはセット状態となる。
【００５６】
また、セットコントロールパルスの下降エッジに応答して、ビットラインは、ローレベルでプリチャージされる。
【００５７】
本発明の実施形態によれば、図５に示すように、セットプログラミング時にメモリセル５０が選択されれば、リセットコントロール信号ＰＷＬ＿ＲＥＳＥＴに応答して、リセットパルスを対応する相変化可変抵抗素子に印加した後、セットコントロール信号ＰＷＬ＿ＳＥＴに応答して、セットパルスを対応する相変化可変抵抗素子に選択的に印加する。
【００５８】
本発明の他の実施形態に係る半導体メモリ装置のプログラミング方法は、一つの選択トランジスタ及び８の倍数で構成された複数の相変化可変抵抗素子から形成されたメモリセルを備える半導体メモリ装置のプログラミング方法に関する。
【００５９】
前記プログラミング方法は、選択されたメモリセルのあらゆる相変化可変抵抗素子をリセットプログラミングするステップ、及び選択された相変化可変抵抗素子を選択的にセットプログラミングするステップとを含む。
【００６０】
本発明の更に他の実施形態に係る半導体メモリ装置のプログラミング方法は、一つの選択トランジスタ及び８の倍数で構成された複数の相変化可変抵抗素子から形成されたメモリセルを備える半導体メモリ装置において、前記メモリセルの一部の相変化可変抵抗素子はリセットプログラミングし、残りの一部の相変化可変抵抗素子はセットプログラミングする方法に関する。
【００６１】
前記プログラミング方法は、選択されたメモリセルのあらゆる相変化可変抵抗素子をリセットプログラミングするステップ、及び、前記リセットプログラミングされた相変化可変抵抗素子のうち、セットプログラミングが行われるべき相変化可変抵抗素子に対して選択的にセットプログラミングするステップとを含む。
【００６２】
本発明の更に他の実施形態に係る半導体メモリ装置のセットプログラミング方法は、複数のビットラインに一端がそれぞれ連結された相変化可変抵抗素子及びワードラインによって制御され、前記相変化可変抵抗素子の他端に共通で連結される選択トランジスタを有するメモリセルと、を備える半導体メモリ装置のセットプログラミング方法に関する。
【００６３】
前記セットプログラミング方法は、セットプログラミングを行う選択メモリセルのワードラインを活性化させて、前記選択トランジスタをターンオンさせるステップと、前記選択メモリセルのあらゆるビットラインにリセットパルスを印加するステップと、前記選択メモリセルのあらゆるビットラインのうちセットプログラミングを行うビットラインのみにセットパルスを印加するステップと、を含む。
【００６４】
前記プログラミング方法は、前記の本発明の実施形態に係る半導体メモリ装置の動作についてのものであり、当業者ならば、プログラミング方法を理解できるため、その詳細な説明を省略する。
【００６５】
以上のように、図面及び明細書で最適の実施形態が開示された。ここでは特定の用語が使用されたが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【図面の簡単な説明】
【００６６】
【図１】一般的な相変化メモリセルを説明する図面である。
【図２】不揮発性メモリセル構造の一例を説明する図面である。
【図３】本発明の実施形態に係る半導体メモリ装置の構造を説明する図面である。
【図４】図３の半導体メモリ装置の読み取り動作を説明するタイミング図である。
【図５】図３の半導体メモリ装置のプログラミング動作を説明するタイミング図である。
【符号の説明】
【００６７】
５０ メモリセル
１００ 半導体メモリ装置
１２０ カラム選択回路
１４０ カラム選択制御回路
１６０ 書き込み及び読み出し関連回路
１８０ メモリアレイ
ＮＯＲ１０ないしＮＯＲ１ｎ ＮＯＲゲート
ＮＴ０ないしＮＴｎ ＮＭＯＳトランジスタ
ＢＬ１０ないしＢＬｍｎ ビットライン
Ｎ５０ 選択トランジスタ
Ｒ０ないしＲｎ 相変化可変抵抗素子
ＮＴ０ないしＮＴｎ カラム選択トランジスタ
Ｙ１０ないしＹ１ｎ 出力のカラム選択信号
ＷＰ０ないしＷＰｎ 書き込みデータパルス
Ｙｂ０ないしＹｂｎ カラムブロック信号
ＤＩＮ０ないしＤＩＮｎ データ
ＰＷＬ＿ＲＥＳＥＴ リセットコントロール信号
ＰＷＬ＿ＳＥＴ セットコントロール信号
ＷＰ０ないしＷＰｎ 書き込みデータパルス
【特許請求の範囲】
【請求項１】
複数の相変化メモリセルを備える半導体メモリ装置において、
前記相変化メモリセルは、それぞれ、
一端が対応するビットラインに連結され、他端が共通に選択トランジスタのドレインに連結され、８の倍数で構成される複数の相変化可変抵抗素子と、
ゲートが対応するワードラインに連結され、ソースが基準電圧に連結された前記選択トランジスタと、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記ビットラインとデータラインとの間にそれぞれ連結されたカラム選択トランジスタを更に備え、読み出し動作時、データが読み出される相変化メモリセルに対応する前記カラム選択トランジスタがカラムブロック信号に応答してターンオンされて、保存されたデータを前記データ出力ラインに出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記カラムブロック信号は、
読み出し動作が行われる相変化メモリセルのアドレス信号に応答して活性化されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記相変化可変抵抗素子の数と前記カラム選択トランジスタの数とが同じであることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記相変化可変抵抗素子の数は、１６であることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記相変化可変抵抗素子の数は、３２であることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記相変化可変抵抗素子は、Ｇｅ、Ｓｂ及びＴｅから構成されるグループのうち選択された少なくとも一つの物質を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
前記相変化可変抵抗素子は、半導体基板上に積層されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記相変化可変抵抗素子は、前記選択トランジスタ上に積層されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
リセット及びセットプログラミングを制御する書き込み回路を更に備え、
前記書き込み回路は、リセットプログラミング時に選択された相変化メモリセルのあらゆる相変化可変抵抗素子に対して、リセットコントロール信号に応答してリセットパルスを印加し、
セットプログラミング時に選択された相変化メモリセルをリセットさせた後、セットコントロール信号に応答してセットパルスを前記選択された相変化メモリセルに印加することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１１】
リセット及びセットプログラミングを制御する書き込み回路を更に備え、
前記書き込み回路は、
前記カラムブロック信号に応答して書き込みまたは読み出し動作が行われる相変化メモリセルを選択し、書き込みデータパルスに応答して、前記選択された相変化メモリセルの複数の相変化可変抵抗素子にセットパルスまたはリセットパルスが印加されるように制御する複数のカラム選択制御回路と、
リセットコントロール信号、セットコントロール信号及びデータを受信して、前記書き込みデータパルス、前記セットパルス及びリセットパルスを発生する書き込み及び読み出し関連回路と、を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１２】
前記カラム選択制御回路は、それぞれ、
前記カラムブロック信号及び対応する書き込みデータパルスの反転論理和を演算して、対応するカラム選択トランジスタをターンオンまたはターンオフさせる複数の反転論理和手段を備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記カラム選択制御回路は、それぞれ、
前記カラムブロック信号によって選択された相変化メモリセルの内部の相変化可変抵抗素子の数と同数の前記反転論理和手段を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記カラム選択制御回路は、それぞれ、
リセットプログラミング時は、リセットプログラミングが行われるアドレス信号に対応するカラムブロック信号とあらゆる書き込みデータパルスとを活性化させて、対応するあらゆるカラム選択トランジスタをターンオンさせ、
セットプログラミング時は、セットプログラミングが行われる相変化メモリセルに対してリセットプログラミングを行った後、セットプログラミングが行われるアドレス信号に対応するカラムブロック信号と、セットプログラミングが行われる相変化メモリセルの相変化可変抵抗素子に対応する書き込みデータパルスのみを活性化させて、対応するカラム選択トランジスタをターンオンさせることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記セットコントロールパルスに応答して、前記ビットラインがプリチャージされることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
一つの選択トランジスタと８の倍数で構成される複数の相変化可変抵抗素子とを含んで構成されたメモリセルを備える半導体メモリ装置のプログラミング方法において、
選択されたメモリセルのあらゆる相変化可変抵抗素子をリセットプログラミングするステップと、
前記選択された相変化可変抵抗素子を選択的にセットプログラミングするステップと、を含むことを特徴とする半導体メモリ装置のプログラミング方法。
【請求項１７】
前記相変化可変抵抗素子は、Ｇｅ、Ｓｂ及びＴｅを含むことを特徴とする請求項１６に記載の半導体メモリ装置のプログラミング方法。
【請求項１８】
一つの選択トランジスタと８の倍数で構成される複数の相変化可変抵抗素子とを含んで構成されたメモリセルを備える半導体メモリ装置において、前記メモリセルの一部の相変化可変抵抗素子をリセットプログラミングし、残りの一部の相変化可変抵抗素子をセットプログラミングする方法において、
リセット制御信号に応答して、選択されたメモリセルのあらゆる相変化可変抵抗素子にリセットパルスを印加することでリセットプログラミングを行うステップと、
前記リセットプログラミングされた相変化可変抵抗素子のうち、セットプログラミングが行われるべき相変化可変抵抗素子に対して、セット制御信号に応答してセットパルスを印加することで選択的にセットプログラミングを行うステップと、を含むことを特徴とする半導体メモリ装置のプログラミング方法。
【請求項１９】
複数のビットラインに一端がそれぞれ連結された相変化可変抵抗素子と、
ワードラインによって制御され、前記相変化可変抵抗素子の他端に共通で連結される選択トランジスタを有するメモリセルと、を備える半導体メモリ装置のセットプログラミング方法において、
セットプログラミングを行う選択メモリセルのワードラインを活性化させて、前記選択トランジスタをターンオンさせるステップと、
前記選択メモリセルのあらゆるビットラインにリセットパルスを印加するステップと、
前記選択メモリセルのあらゆるビットラインのうち、セットプログラミングを行うビットラインのみにセットパルスを印加するステップと、を含むことを特徴とする半導体メモリ装置のセットプログラミング方法。
【請求項２０】
前記相変化可変抵抗素子は、Ｇｅ、Ｓｂ及びＴｅを含むことを特徴とする請求項１９に記載の半導体メモリ装置のプログラミング方法。
【請求項２１】
それぞれのメモリセルの内部の前記相変化可変抵抗素子の数は、８の倍数であることを特徴とする請求項１９に記載の半導体メモリ装置のプログラミング方法。
【請求項１】
複数の相変化メモリセルを備える半導体メモリ装置において、
前記相変化メモリセルは、それぞれ、
一端が対応するビットラインに連結され、他端が共通に選択トランジスタのドレインに連結され、８の倍数で構成される複数の相変化可変抵抗素子と、
ゲートが対応するワードラインに連結され、ソースが基準電圧に連結された前記選択トランジスタと、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記ビットラインとデータラインとの間にそれぞれ連結されたカラム選択トランジスタを更に備え、読み出し動作時、データが読み出される相変化メモリセルに対応する前記カラム選択トランジスタがカラムブロック信号に応答してターンオンされて、保存されたデータを前記データ出力ラインに出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記カラムブロック信号は、
読み出し動作が行われる相変化メモリセルのアドレス信号に応答して活性化されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記相変化可変抵抗素子の数と前記カラム選択トランジスタの数とが同じであることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記相変化可変抵抗素子の数は、１６であることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記相変化可変抵抗素子の数は、３２であることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記相変化可変抵抗素子は、Ｇｅ、Ｓｂ及びＴｅから構成されるグループのうち選択された少なくとも一つの物質を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
前記相変化可変抵抗素子は、半導体基板上に積層されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記相変化可変抵抗素子は、前記選択トランジスタ上に積層されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
リセット及びセットプログラミングを制御する書き込み回路を更に備え、
前記書き込み回路は、リセットプログラミング時に選択された相変化メモリセルのあらゆる相変化可変抵抗素子に対して、リセットコントロール信号に応答してリセットパルスを印加し、
セットプログラミング時に選択された相変化メモリセルをリセットさせた後、セットコントロール信号に応答してセットパルスを前記選択された相変化メモリセルに印加することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１１】
リセット及びセットプログラミングを制御する書き込み回路を更に備え、
前記書き込み回路は、
前記カラムブロック信号に応答して書き込みまたは読み出し動作が行われる相変化メモリセルを選択し、書き込みデータパルスに応答して、前記選択された相変化メモリセルの複数の相変化可変抵抗素子にセットパルスまたはリセットパルスが印加されるように制御する複数のカラム選択制御回路と、
リセットコントロール信号、セットコントロール信号及びデータを受信して、前記書き込みデータパルス、前記セットパルス及びリセットパルスを発生する書き込み及び読み出し関連回路と、を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１２】
前記カラム選択制御回路は、それぞれ、
前記カラムブロック信号及び対応する書き込みデータパルスの反転論理和を演算して、対応するカラム選択トランジスタをターンオンまたはターンオフさせる複数の反転論理和手段を備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記カラム選択制御回路は、それぞれ、
前記カラムブロック信号によって選択された相変化メモリセルの内部の相変化可変抵抗素子の数と同数の前記反転論理和手段を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記カラム選択制御回路は、それぞれ、
リセットプログラミング時は、リセットプログラミングが行われるアドレス信号に対応するカラムブロック信号とあらゆる書き込みデータパルスとを活性化させて、対応するあらゆるカラム選択トランジスタをターンオンさせ、
セットプログラミング時は、セットプログラミングが行われる相変化メモリセルに対してリセットプログラミングを行った後、セットプログラミングが行われるアドレス信号に対応するカラムブロック信号と、セットプログラミングが行われる相変化メモリセルの相変化可変抵抗素子に対応する書き込みデータパルスのみを活性化させて、対応するカラム選択トランジスタをターンオンさせることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記セットコントロールパルスに応答して、前記ビットラインがプリチャージされることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
一つの選択トランジスタと８の倍数で構成される複数の相変化可変抵抗素子とを含んで構成されたメモリセルを備える半導体メモリ装置のプログラミング方法において、
選択されたメモリセルのあらゆる相変化可変抵抗素子をリセットプログラミングするステップと、
前記選択された相変化可変抵抗素子を選択的にセットプログラミングするステップと、を含むことを特徴とする半導体メモリ装置のプログラミング方法。
【請求項１７】
前記相変化可変抵抗素子は、Ｇｅ、Ｓｂ及びＴｅを含むことを特徴とする請求項１６に記載の半導体メモリ装置のプログラミング方法。
【請求項１８】
一つの選択トランジスタと８の倍数で構成される複数の相変化可変抵抗素子とを含んで構成されたメモリセルを備える半導体メモリ装置において、前記メモリセルの一部の相変化可変抵抗素子をリセットプログラミングし、残りの一部の相変化可変抵抗素子をセットプログラミングする方法において、
リセット制御信号に応答して、選択されたメモリセルのあらゆる相変化可変抵抗素子にリセットパルスを印加することでリセットプログラミングを行うステップと、
前記リセットプログラミングされた相変化可変抵抗素子のうち、セットプログラミングが行われるべき相変化可変抵抗素子に対して、セット制御信号に応答してセットパルスを印加することで選択的にセットプログラミングを行うステップと、を含むことを特徴とする半導体メモリ装置のプログラミング方法。
【請求項１９】
複数のビットラインに一端がそれぞれ連結された相変化可変抵抗素子と、
ワードラインによって制御され、前記相変化可変抵抗素子の他端に共通で連結される選択トランジスタを有するメモリセルと、を備える半導体メモリ装置のセットプログラミング方法において、
セットプログラミングを行う選択メモリセルのワードラインを活性化させて、前記選択トランジスタをターンオンさせるステップと、
前記選択メモリセルのあらゆるビットラインにリセットパルスを印加するステップと、
前記選択メモリセルのあらゆるビットラインのうち、セットプログラミングを行うビットラインのみにセットパルスを印加するステップと、を含むことを特徴とする半導体メモリ装置のセットプログラミング方法。
【請求項２０】
前記相変化可変抵抗素子は、Ｇｅ、Ｓｂ及びＴｅを含むことを特徴とする請求項１９に記載の半導体メモリ装置のプログラミング方法。
【請求項２１】
それぞれのメモリセルの内部の前記相変化可変抵抗素子の数は、８の倍数であることを特徴とする請求項１９に記載の半導体メモリ装置のプログラミング方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−１２７７４７（Ｐ２００６−１２７７４７Ａ）
【公開日】平成１８年５月１８日（２００６．５．１８）
【国際特許分類】
【出願番号】特願２００５−３１１６２７（Ｐ２００５−３１１６２７）
【出願日】平成１７年１０月２６日（２００５．１０．２６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１８年５月１８日（２００６．５．１８）
【国際特許分類】
【出願日】平成１７年１０月２６日（２００５．１０．２６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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