半導体装置及び電子機器
【課題】半導体装置、特に薄膜トランジスタを用いて形成された半導体装置においては、
一定の信号を入力したとしても、薄膜トランジスタのしきい値ばらつき等に起因して、出
力される電位や、薄膜トランジスタを流れる電流値にばらつきを生じてしまう。
【解決手段】ゲートとドレインが電気的に接続されて、ダイオード様の動作をするトラン
ジスタを用いて、トランジスタのしきい値を取得する。前記トランジスタのソース・ドレ
イン間に生ずるオフセット電位を取得、保持した後、信号電位を入力して、前記保持され
たオフセット電位に重畳することで、トランジスタのしきい値ばらつきの原因となるしき
い値電圧を相殺した信号電位を得る。
一定の信号を入力したとしても、薄膜トランジスタのしきい値ばらつき等に起因して、出
力される電位や、薄膜トランジスタを流れる電流値にばらつきを生じてしまう。
【解決手段】ゲートとドレインが電気的に接続されて、ダイオード様の動作をするトラン
ジスタを用いて、トランジスタのしきい値を取得する。前記トランジスタのソース・ドレ
イン間に生ずるオフセット電位を取得、保持した後、信号電位を入力して、前記保持され
たオフセット電位に重畳することで、トランジスタのしきい値ばらつきの原因となるしき
い値電圧を相殺した信号電位を得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体装置およびその駆動方法に関する。本発明はま
た、ガラス、プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、ＴＦＴと
表記する)を有する半導体装置を含むアクティブマトリクス型発光装置およびその駆動方
法に関する。また、このような発光装置を用いた電子機器に関する。
【背景技術】
【０００２】
近年、エレクトロルミネッセンス(Electro Luminescence：ＥＬ)素子等を始めとした
発光素子を用いた表示装置の開発が活発化している。発光素子は、自らが発光するために
視認性が高く、液晶表示装置(ＬＣＤ)等において必要なバックライトを必要としないため
に薄型化に適しているとともに、視野角にほとんど制限が無い。
【０００３】
ここで、ＥＬ素子とは、電場を加えることで発生するルミネッセンスが得られる発光層
を有する素子を指す。この発光層においては、一重項励起状態から基底状態に戻る際の発
光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(燐光)とがあるが、本発明にお
いて、発光装置とは、上述したいずれの発光形態であっても良い。
【０００４】
ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層
構造をとっている。代表的には、「陽極／正孔輸送層／発光層／電子輸送層／陰極」とい
う積層構造が挙げられる。また、これ以外にも、陽極と陰極との間に、「正孔注入層／正
孔輸送層／発光層／電子輸送層」または「正孔注入層／正孔輸送層／発光層／電子輸送層
／電子注入層」の順に積層する構造がある。本発明の発光装置に用いるＥＬ素子の構造と
しては、上述の構造のいずれを採用していても良い。また、発光層に対して蛍光性色素等
をドーピングしても良い。
【０００５】
ここでは、ＥＬ素子において、陽極と陰極との間に設けられる全ての層を総称してＥＬ
層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は
、全てＥＬ素子に含まれ、陽極、ＥＬ層、および陰極で構成される発光素子をＥＬ素子と
呼ぶ。
【０００６】
図８に、一般的な発光装置における画素の構成を示す。なお、代表的な発光装置として
、ＥＬ表示装置を例とする。図８に示した画素は、ソース信号線８０１、ゲート信号線８
０２、スイッチング用ＴＦＴ８０３、駆動用ＴＦＴ８０４、容量手段８０５、ＥＬ素子８
０６、電流供給線８０７、電源線８０８を有している。
【０００７】
各部の接続関係について説明する。ここで、ＴＦＴはゲート、ソース、ドレインを有す
る３端子素子であるが、ソース、ドレインについてはＴＦＴの構造上、明確な区別が困難
である。よって、素子間の接続について説明する際は、ソース、ドレインのうち一方を第
１の電極、他方を第２の電極と表記する。ＴＦＴのＯＮ、ＯＦＦについて、各端子の電位
(例えばＴＦＴのゲート・ソース間電圧を説明する場合等)について定義が必要な場合には
、ソース、ドレインと表記する。
【０００８】
また、ＴＦＴがＯＮしているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値を超
え、ソース・ドレイン間に電流が流れる状態をいい、ＴＦＴがＯＦＦしているとは、ＴＦ
Ｔのゲート・ソース間電圧がそのしきい値を下回り、ソース・ドレイン間に電流が流れて
いない状態をいう。ただし、ＴＦＴのゲート・ソース間電圧がしきい値を下回っている場
合にも、ソース・ドレイン間にはわずかにリーク電流が流れるが、ＴＦＴの状態としては
同様にＯＦＦしているものとして扱う。
【０００９】
スイッチング用ＴＦＴ８０３のゲート電極は、ゲート信号線８０２に接続され、第１の
電極は、ソース信号線８０１に接続され、第２の電極は、駆動用ＴＦＴ８０４のゲート電
極に接続されている。駆動用ＴＦＴ８０４の第１の電極は、電流供給線８０７に接続され
、第２の電極は、ＥＬ素子８０６の第１の電極に接続されている。ＥＬ素子８０６の第２
の電極は、電源線８０８に接続されている。電流供給線８０７と電源線８０８とは互いに
電位差を有している。また、発光中に駆動用ＴＦＴ８０４のゲート・ソース間電圧を保持
するために、駆動用ＴＦＴ８０４のゲート電極と、電流供給線８０７等の一定電位との間
に容量手段８０５を設けても良い。
【００１０】
ゲート信号線８０２にパルスが入力されてスイッチング用ＴＦＴ８０３がＯＮすると、
ソース信号線８０１に入力されてきている映像信号は、駆動用ＴＦＴ８０４のゲート電極
へと入力される。入力された映像信号の電位に従って、駆動用ＴＦＴ８０４のゲート・ソ
ース間電圧が決定し、駆動用ＴＦＴ８０４のソース・ドレイン間を流れる電流(以下、ド
レイン電流と表記)の値が決定する。この電流はＥＬ素子８０６に供給され、ＥＬ素子８
０６が発光する。
【００１１】
ところで、多結晶シリコン(ポリシリコン 以下Ｐ−Ｓｉ)で形成されたＴＦＴは、非晶
質シリコン(アモルファスシリコン 以下Ａ−Ｓｉ)で形成されたＴＦＴよりも電界効果移
動度が高く、ＯＮ電流が大きいため、発光装置に用いるトランジスタとしてより適してい
る。
【００１２】
反面、Ｐ−Ｓｉで形成されたＴＦＴは、結晶粒界における欠陥に起因して、その電気的
特性にばらつきが生じやすいといった問題点を有している。
【００１３】
図８に示した画素において、ＴＦＴのしきい値、例えば駆動用ＴＦＴ８０４のしきい値
が画素ごとにばらつくと、異なる画素に同じ映像信号を入力した場合にも、しきい値ばら
つきに応じてＴＦＴのドレイン電流値がばらつくため、ＥＬ素子８０６の輝度に差が生ず
る。アナログ階調方式を採用している表示装置の場合、これが特に問題となっていた。
【００１４】
最近、このようなＴＦＴのしきい値ばらつきを補正することの出来るものが提案されて
いる。その内の一例としては、図１０に示すような構成が挙げられる（特許文献１参照）
。
【００１５】
図１０に示した画素は、ソース信号線１００１、第１〜第３のゲート信号線１００２〜
１００４、ＴＦＴ１００５〜１００８、容量手段１００９(Ｃ2)、１０１０(Ｃ1)、ＥＬ素
子１０１１、電流供給線１０１２、電源線１０１３を有する。
【００１６】
ＴＦＴ１００５のゲート電極は、第１のゲート信号線１００２に接続され、第１の電極
は、ソース信号線１００１に接続され、第２の電極は、容量手段１００９の第１の電極に
接続されている。容量手段１００９の第２の電極は、容量手段１０１０の第１の電極に接
続され、容量手段１０１０の第２の電極は、電流供給線１０１２に接続されている。ＴＦ
Ｔ１００６のゲート電極は、容量手段１００９の第２の電極および容量手段１０１０の第
１の電極に接続され、第１の電極は、電流供給線１０１２に接続され、第２の電極は、Ｔ
ＦＴ１００７の第１の電極およびＴＦＴ１００８の第１の電極に接続されている。ＴＦＴ
１００７のゲート電極は、第２のゲート信号線１００３に接続され、第２の電極は、容量
手段１００９の第２の電極に接続されている。ＴＦＴ１００８のゲート電極は、第３のゲ
ート信号線１００４に接続され、第２の電極は、ＥＬ素子１０１１の第１の電極に接続さ
れている。ＥＬ素子１０１１の第２の電極は、電源線１０１３に接続され、電流供給線１
０１２とは互いに電位差を有する。
【００１７】
図１０(Ａ)(Ｂ)および図１１(Ａ)〜(Ｆ)を用いて、動作について説明する。図１０(Ｂ)
は、ソース信号線１００１、第１〜第３のゲート信号線１００２〜１００４に入力される
映像信号およびパルスのタイミングを示しており、図１１に示す各動作に合わせて、I〜V
IIIの区間に分割している。また、図１０に示した画素の一例では、４つのＴＦＴを用い
て構成され、その極性はいずれもＰチャネル型である。よって、ゲート電極にＬレベルが
入力されてＯＮし、Ｈレベルが入力されてＯＦＦするものとする。また、ソース信号線１
００１に入力される映像信号は、ここでは入力される期間のみを示すためパルス状に示さ
れているが、アナログ階調方式の場合、所定のアナログ量の電位をとる。
【００１８】
まず、第１および第３のゲート信号線１００２、１００４がＬレベルとなり、ＴＦＴ１
００５、１００８がＯＮする(区間I)。続いて第２のゲート信号線１００３がＬレベルと
なり、ＴＦＴ１００７がＯＮする。ここで、図１１(Ａ)に示すように、容量手段１００９
、１０１０に電荷が貯まり、容量手段１０１０の両電極間の電位差、つまり容量手段１０
１０に保持されている電圧が、ＴＦＴ１００６のしきい値|Ｖth|を上回ったところで、Ｔ
ＦＴ１００６がＯＮする(区間II)。
【００１９】
続いて、第３のゲート信号線１００４がＨレベルとなって、ＴＦＴ１００８がＯＦＦす
る。すると、容量手段１００９、１０１０に貯まっていた電荷が再び移動し、容量手段１
０１０に保持されている電圧は、やがて|Ｖth|に等しくなる。このとき、図１１(Ｂ)にも
示すように、電流供給線１０１２、ソース信号線１００１の電位はいずれもＶDDであるの
で、容量手段１００９においても、保持されている電圧は|Ｖth|に等しくなる。よって、
やがてＴＦＴ１００６がＯＦＦする。
【００２０】
前述のように、容量手段１００９、１０１０に保持されている電圧が|Ｖth|に等しくな
った後、第２のゲート信号線１００３がＨレベルとなり、ＴＦＴ１００７がＯＦＦする(
区間IV)。この動作により、図１１(Ｃ)に示すように、容量手段１００９において|Ｖth|
が保持される。
【００２１】
このとき、容量手段１０１０(Ｃ1)に保持されている電荷Ｑ1について、式(１)のような
関係が成立する。同時に、容量手段１００９(Ｃ2)に保持されている電荷Ｑ2について、式
(２)のような関係が成立する。
【００２２】
【数１】
【００２３】
【数２】
【００２４】
続いて、図１１(Ｄ)に示すように、映像信号の入力が行われる(区間V)。ソース信号線
１００１に映像信号が出力されてきて、その電位がＶDDから映像信号の電位ＶData(ここ
では、ＴＦＴ１００６がＰチャネル型であるので、ＶDD＞ＶDataとする)となる。このと
きの、ＴＦＴ１００６のゲート電極の電位をＶPとし、このノードにおける電荷をＱとす
ると、容量手段１００９、１０１０とを含めた電荷保存則により、式(３)(４)のような関
係が成立する。
【００２５】
【数３】
【００２６】
【数４】
【００２７】
式(１)〜(４)より、ＴＦＴ１００６のゲート電極の電位ＶPは、式(５)で表される。
【００２８】
【数５】
【００２９】
よって、ＴＦＴ１００６のゲート・ソース間電圧ＶGSは、式(６)で表される。
【００３０】
【数６】
【００３１】
式(６)右辺には、Ｖthの項が含まれる。すなわち、ソース信号線１００１より入力され
る映像信号には、その画素におけるＴＦＴ１００６のしきい値電圧が上乗せされて容量手
段１００９、１０１０によって保持される。
【００３２】
映像信号の入力が完了すると、第１のゲート信号線１００２がＨレベルとなってＴＦＴ
１００５がＯＦＦする(区間VI)。その後、ソース信号線１００１は所定の電位に戻る(区
間VII)。以上の動作によって、映像信号の画素への書き込み動作が完了する(図１１(Ｅ))
。
【００３３】
続いて、第３のゲート信号線１００４がＬレベルとなり、ＴＦＴ１００８がＯＮし、Ｅ
Ｌ素子１０１１に図１１(Ｆ)に示すように電流が流れることによってＥＬ素子１０１１が
発光する。このときＥＬ素子１０１１に流れる電流値は、ＴＦＴ１００６のゲート・ソー
ス間電圧に従ったものであり、ＴＦＴ１００６を流れるドレイン電流ＩDSは、式(７)で表
される。
【００３４】
【数７】
【００３５】
式(７)より、ＴＦＴ１００６のドレイン電流ＩDSは、しきい値Ｖthの値に依存しないこ
とがわかる。よって、画素ごとにＴＦＴ１００６のしきい値がばらついたとしても、それ
ぞれの画素のＥＬ素子１０１１に流れる電流値は変わらない。よって、映像信号ＶDataに
従った電流が正しくＥＬ素子１０１１を流れる。
【先行技術文献】
【特許文献】
【００３６】
【特許文献１】国際公開第９８／４８４０３号パンフレット（Ｐ２５、Ｆｉｇ３、Ｆｉｇ４）
【発明の概要】
【発明が解決しようとする課題】
【００３７】
しかし、前述の構成の場合、式(７)において、ドレイン電流ＩDSは、容量Ｃ1、Ｃ2の値
に依存する。すなわち、容量手段１００９、１０１０の容量値がばらついた場合、ドレイ
ン電流ＩDSがばらついてしまうことになる。
【００３８】
そこで本発明では、入力された信号に、ＴＦＴのしきい値電圧に対応した電圧を加えた
（または減じた）信号を出力することができる半導体装置を提供することを目的とする。
更に、当該信号をＴＦＴのゲートに入力することによって、ＴＦＴのしきい値電圧のばら
つきによる当該ＴＦＴのドレイン電流のばらつきを補正することの可能な半導体装置を提
供することを目的とする。
【課題を解決するための手段】
【００３９】
本発明の動作原理を、図１４を用いて説明する。図１４(Ａ)(Ｂ)のような回路を考える
。スイッチング素子１４０３、１４１３は、それぞれ信号の入力(Signal)によって制御さ
れる素子であり、導通、非導通の状態をとれるものであれば良い。例えば、ＴＦＴのよう
に、入力信号によってＯＮ、ＯＦＦの選択が出来るものであれば良い。
【００４０】
また、素子の両端の電極に電位差を与えたとき、単一方向にのみ電流を生ずる素子を、
整流性素子と定義する。整流性素子としては、ダイオードや、ゲート・ドレイン間を短絡
(このような状態をダイオード接続と表記する)したＴＦＴが挙げられる。
【００４１】
図１４(Ａ)(Ｂ)に示すように、スイッチング素子１４０３、１４１３、容量手段１４０
２、１４１２、整流性素子１４０１、１４１１をそれぞれ接続した回路を考える。整流性
素子１４０１はＰチャネル型ＴＦＴを用いたものであり、整流性素子１４１１はＮチャネ
ル型ＴＦＴを用いたものである。
【００４２】
ここで、回路のそれぞれの端子を、α、β、γ、δとする。端子α〜γには、それぞれ
ある一定電位が与えられているとする。図１４(Ａ)の場合、端子α、βに与えられている
電位はＶSS、端子γに与えられている電位はＶReset(≧ＶSS＋|ＶthＰ|：ＶthＰは１４０
１のしきい値)とし、図１４(Ｂ)の場合、端子α、βに与えられている電位はＶX、端子γ
に与えられている電位はＶReset(≦ＶX−|ＶthＮ|：ＶthＮは１４１１のしきい値)とする
。
【００４３】
今、図１４(Ｃ)においてｉで示される期間で、スイッチング素子１４０３、１４１３が
導通する。すると、図１４(Ａ)において、整流性素子であるＴＦＴ１４０１のゲート電極
およびドレイン電極の電位が低下し、ＶSSとなる。一方、図１４(Ｂ)においては、整流性
素子であるＴＦＴ１４１１のゲート電極およびドレイン電極の電位が上昇し、ＶXとなる
。ＴＦＴ１４０１、１４１１のいずれにおいても、ソース・ドレイン間電圧がそのしきい
値電圧の絶対値を上回るため、ＯＮする。
【００４４】
続いて、図１４(Ｃ)においてiiで示される期間で、スイッチング素子１４０３、１４１
３が非導通となる。このとき、ＴＦＴ１４０１、１４１１はともにＯＮしているのでそれ
ぞれのソース・ドレイン間に電流が生じ、図１４(Ａ)におけるＴＦＴ１４０１のゲート電
極およびドレイン電極の電位は上昇し、図１４(Ｂ)におけるＴＦＴ１４１１のゲート電極
およびドレイン電極の電位は下降する。したがって、ＴＦＴ１４０１、１４１１のソース
・ドレイン間電圧、つまりＴＦＴ１４０１、１４１１のゲート・ソース間電圧が小さくな
っていく。
【００４５】
やがて、ＴＦＴ１４０１、１４１１のゲート・ソース間電圧は、それぞれのＴＦＴのし
きい値電圧の絶対値に等しくなる。これにより、ＴＦＴ１４０１、１４１１はＯＦＦする
。このときの、ＴＦＴ１４０１、１４１１のドレイン電極の電位と、端子αとの電位差は
、容量手段１４０２、１４１２によってそれぞれ保持される。
【００４６】
よって、図１４(Ｃ)においてiiiで示される期間で、図１４(Ａ)においては、端子δよ
り、ＶReset−|ＶthＰ|が出力され、図１４(Ｂ)においては、端子δより、ＶReset＋|Ｖt
hＮ|が出力される。
【００４７】
図１４(Ａ)(Ｂ)いずれの場合も、ＴＦＴ１４０１、１４１１のしきい値電圧を取り出す
ことが出来ているのがわかる。例えば、この状態で端子αに信号の入力があると、容量手
段１４０２、１４１２による容量結合により、端子δは入力された信号の電圧分だけ、電
位が変化する。端子δには、あらかじめＴＦＴのしきい値電圧が現れていることから、信
号の入力に対し、ＴＦＴのしきい値電圧分の補正がかかったことになる。
【００４８】
動作原理を同じくした他の構成として、図１４(Ｄ)(Ｅ)に示すように、スイッチング素
子１４０３に代えて、ダイオード１４１０、もしくは容量手段１４２０を設け、端子βの
電位を低く(ここではＶSS)することにより、ＴＦＴ１４０１のゲート電極およびドレイン
電極の電位を下げるようにしても良い。このとき、端子δの電位は、（ＶSS＋|ＶthＤ|：
ＶthＤはダイオード１４１０のしきい値）まで降下しうる。図１４(Ｄ)の場合、一度ＴＦ
Ｔ１４０１のゲート電極およびドレイン電極の電位が下がった後は、端子βの電位を上げ
れば(ここではＶDD)、逆方向の電流は流れないので、スイッチング素子を非導通としたの
と同様となる。
【００４９】
なお、ＴＦＴ１４０１はＰチャネル型ＴＦＴを用いているが、Ｎチャネル型ＴＦＴでも
良い。この場合、端子γ側にＴＦＴ１４０１のドレイン電極およびゲート電極が接続され
る。同様に、ＴＦＴ１４１１はＮチャネル型ＴＦＴを用いているが、Ｐチャネル型ＴＦＴ
でも良い。この場合、端子γ側にＴＦＴ１４１１のドレイン電極およびゲート電極が接続
される。
【００５０】
また、ＴＦＴ１４０１、１４１１は、それぞれダイオードを用いても良い。ここで用い
るダイオードには、通常のＰＮ接合を有するダイオードの他、前述のダイオード接続ＴＦ
Ｔを用いても良い。
【００５１】
ここでは、発光装置におけるＴＦＴのしきい値ばらつきを補正し、ＥＬ素子の輝度ばら
つきを低減することを課題とし、それに対する解決方法として述べているが、本発明の動
作原理は、発光装置におけるＴＦＴのしきい値ばらつきを補正するためだけにとどまらず
、他の電子回路にももちろん応用が可能である。
【００５２】
本発明の構成を以下に記す。
【００５３】
本発明の半導体装置は、 整流性素子と、容量手段と、スイッチング素子とを有し、前
記整流性素子の第１の電極は、前記容量手段の第１の電極および、前記スイッチング素子
の第１の電極と電気的に接続されていることを特徴としている。
【００５４】
本発明の半導体装置は、 第１の整流性素子と、第２の整流性素子と、容量手段とを有
し、 前記第１の整流性素子の第１の電極は、前記容量手段の第１の電極および、前記第
２の整流性素子の第１の電極と電気的に接続されていることを特徴としている。
【００５５】
本発明の半導体装置は、 整流性素子と、容量手段と、スイッチング素子とを有し、
前記整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記整流性素子の第
２の電極は、前記容量手段の第１の電極および、前記スイッチング素子の第１の電極と電
気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電位Ｖ2が与え
られ、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−ＶDa
ta)以上Ｖ3以下の電位を有する信号が入力される半導体装置であって、 前記整流性素子
のしきい値電圧がＶthであるとき、 前記整流性素子の第２の電極より、(Ｖ1＋|Ｖth|)
、Ｖ2、(Ｖ1＋|Ｖth|±ＶData)のいずれかの電位を有する信号を得ることを特徴としてい
る。
【００５６】
本発明の半導体装置は、 整流性素子と、容量手段と、スイッチング素子とを有し、
前記整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記整流性素子の第
２の電極は、前記容量手段の第１の電極および、前記スイッチング素子の第１の電極と電
気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電位Ｖ2が与え
られ、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−ＶDa
ta)以上Ｖ3以下の電位を有する信号が入力される半導体装置であって、 前記整流性素子
のしきい値電圧がＶthであるとき、 前記整流性素子の第２の電極より、(Ｖ1−|Ｖth|)
、Ｖ2、(Ｖ1−|Ｖth|±ＶData)のいずれかの電位を有する信号を得ることを特徴としてい
る。
【００５７】
本発明の半導体装置は、 第１の整流性素子と、第２の整流性素子と、容量手段とを有
し、 前記第１の整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記第
１の整流性素子の第２の電極は、前記容量手段の第１の電極および、前記第２の整流性素
子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極には、Ｖ2以
上Ｖ2'以下の電位を有する第１の信号が入力され、 前記容量手段の第２の電極には、Ｖ
3以上(Ｖ3＋ＶData)以下、または(Ｖ3−ＶData)以上Ｖ3以下の電位を有する第２の信号が
入力される半導体装置であって、 前記第１の整流性素子のしきい値電圧がＶth１、前記
第２の整流性素子のしきい値電圧がＶth２であるとき、 前記第１の整流性素子の第２の
電極より、(Ｖ1−|Ｖth１|)、（Ｖ2＋Ｖth２）、（Ｖ1−|Ｖth１|±ＶData）のいずれか
の電位を有する信号を得ることを特徴としている。
【００５８】
本発明の半導体装置は、 第１の整流性素子と、第２の整流性素子と、容量手段とを有
し、 前記第１の整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記第
１の整流性素子の第２の電極は、前記容量手段の第１の電極および、前記第２の整流性素
子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極には、Ｖ2以
上Ｖ2'以下の電位の電圧振幅を有する第１の信号が入力され、 前記容量手段の第２の電
極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−ＶData)以上Ｖ3以下の電位を有する第
２の信号が入力される半導体装置であって、 前記第１の整流性素子のしきい値電圧がＶ
th１、前記第２の整流性素子のしきい値電圧がＶth２であるとき、 前記第１の整流性素
子の第２の電極より、(Ｖ1＋Ｖth１)、（Ｖ2'−Ｖth２）、（Ｖ1＋Ｖth１±ＶData）のい
ずれかの電位を有する信号を得ることを特徴としている。
【００５９】
本発明の半導体装置は、 前記整流性素子は、ゲート・ドレイン間を接続したトランジ
スタを用いてなり、 前記ゲート・ドレイン間を接続したトランジスタがＮチャネル型で
あるとき、Ｖ1＜Ｖ2であり、 前記ゲート・ドレイン間を接続したトランジスタがＰチャ
ネル型であるとき、Ｖ1＞Ｖ2であることを特徴としている。
【００６０】
本発明の半導体装置は、 前記第１の整流性素子は、ゲート・ドレイン間を接続したト
ランジスタを用いてなり、 前記ゲート・ドレイン間を接続したトランジスタがＮチャネ
ル型であるとき、Ｖ1＜Ｖ2であり、 前記ゲート・ドレイン間を接続したトランジスタが
Ｐチャネル型であるとき、Ｖ1＞Ｖ2であることを特徴としている。
【００６１】
本発明の半導体装置は、 前記半導体装置は、さらにトランジスタを有し、 前記トラ
ンジスタのゲート電極は、前記容量手段の第１の電極と電気的に接続されていることを特
徴としている。
【００６２】
本発明の半導体装置は、 複数の画素を有する半導体装置であって、 前記複数の画素
はそれぞれ、 ソース信号線と、第１および第２のゲート信号線と、リセット用電源線と
、電流供給線と、第１乃至第４のトランジスタと、容量手段と、発光素子とを有し、 前
記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第
１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１
の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタの
ゲート電極および第１の電極と、前記第３のトランジスタのゲート電極と電気的に接続さ
れ、 前記第２のトランジスタの第２の電極は、前記リセット用電源線と電気的に接続さ
れ、 前記第３のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第
２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記第４のトランジスタ
のゲート電極は、前記第２のゲート信号線と電気的に接続され、第１の電極は、前記ソー
ス信号線もしくは、前記第１のトランジスタの第２の電極と電気的に接続され、第２の電
極は、前記第２のトランジスタのゲート電極および第１の電極と、前記第３のトランジス
タのゲート電極と電気的に接続されていることを特徴としている。
【００６３】
本発明の半導体装置は、 複数の画素を有する半導体装置であって、 前記複数の画素
はそれぞれ、 ソース信号線と、第１および第２のゲート信号線と、リセット用電源線と
、電流供給線と、第１乃至第３のトランジスタと、容量手段と、ダイオードと、発光素子
とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的
に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記
容量手段の第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２の
トランジスタのゲート電極および第１の電極と、前記第３のトランジスタのゲート電極と
電気的に接続され、 前記第２のトランジスタの第２の電極は、前記リセット用電源線と
電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電流供給線と電気的
に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記ダイ
オードの第１の電極は、前記第２のトランジスタのゲート電極および第１の電極と、前記
第３のトランジスタのゲート電極と電気的に接続され、第２の電極は、前記第２のゲート
信号線と電気的に接続されていることを特徴としている。
【００６４】
本発明の半導体装置は、 複数の画素を有する半導体装置であって、 前記複数の画素
はそれぞれ、 ソース信号線と、第１および第２のゲート信号線と、リセット用電源線と
、電流供給線と、第１乃至第３のトランジスタと、第１および第２の容量手段と、発光素
子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気
的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前
記第１の容量手段の第１の電極と電気的に接続され、 前記第１の容量手段の第２の電極
は、前記第２のトランジスタのゲート電極および第１の電極と、前記第３のトランジスタ
のゲート電極と電気的に接続され、 前記第２のトランジスタの第２の電極は、前記リセ
ット用電源線と電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電流
供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続さ
れ、 前記第２の容量手段の第１の電極は、前記第２のトランジスタのゲート電極および
第１の電極と、前記第３のトランジスタのゲート電極と電気的に接続され、第２の電極は
、前記第２のゲート信号線と電気的に接続されていることを特徴としている。
【００６５】
本発明の半導体装置は、 複数の画素を有する半導体装置であって、 前記複数の画素
はそれぞれ、 ソース信号線と、第１乃至第３のゲート信号線と、リセット用電源線と、
電流供給線と、第１乃至第５のトランジスタと、第１および第２の容量手段と、発光素子
とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的
に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記
第１の容量手段の第１の電極と電気的に接続され、 前記第１の容量手段の第２の電極は
、前記第２のトランジスタのゲート電極および第１の電極と、前記第３のトランジスタの
ゲート電極と電気的に接続され、 前記第２のトランジスタの第２の電極は、前記リセッ
ト用電源線と電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電流供
給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され
、 前記第４のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続さ
れ、第１の電極は、前記ソース信号線もしくは、前記第１のトランジスタの第２の電極と
電気的に接続され、第２の電極は、前記第２のトランジスタのゲート電極および第１の電
極と、前記第３のトランジスタのゲート電極と電気的に接続され、 前記第２の容量手段
の第１の電極は、前記第１のトランジスタの第２の電極と電気的に接続され、第２の電極
は、前記第３のトランジスタの第２の電極と電気的に接続され、 前記第５のトランジス
タのゲート電極は、前記第３のゲート信号線と電気的に接続され、第１の電極は、前記第
３のトランジスタの第２の電極と電気的に接続され、第２の電極は、前記発光素子の第２
の電極の電位に等しいか、それより低い電源電位に接続されていることを特徴としている
。
【００６６】
本発明の半導体装置は、 前記半導体装置は、さらに消去用ゲート信号線と、消去用ト
ランジスタとを有し、 前記消去用トランジスタのゲート電極は、前記消去用ゲート信号
線と電気的に接続され、第１の電極は、前記電流供給線と電気的に接続され、第２の電極
は、前記第３のトランジスタのゲート電極と電気的に接続されていることを特徴としてい
る。
【００６７】
本発明の半導体装置は、 前記半導体装置は、さらに消去用ゲート信号線と、消去用ト
ランジスタとを有し、 前記消去用トランジスタのゲート電極は、前記消去用ゲート信号
線と電気的に接続され、第１の電極は、前記電流供給線と電気的に接続され、第２の電極
は、前記第１のトランジスタの第２の電極と電気的に接続されていることを特徴としてい
る。
【００６８】
本発明の半導体装置は、 前記半導体装置は、さらに消去用ゲート信号線と、消去用ト
ランジスタとを有し、 前記消去用トランジスタは、前記電流供給線と前記第３のトラン
ジスタの第１の電極との間、もしくは、前記第３のトランジスタの第２の電極と、前記発
光素子の第１の電極との間に設けられ、前記消去用トランジスタのゲート電極は、前記消
去用ゲート信号線と電気的に接続されていることを特徴としている。
【００６９】
本発明の半導体装置は、 前記第２のトランジスタと、前記第３のトランジスタとは、
同一極性であることを特徴としている。
【００７０】
本発明の半導体装置の駆動方法は、 整流性素子と、容量手段と、スイッチング素子と
を有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記整流
性素子の第２の電極は、前記容量手段の第１の電極および、前記スイッチング素子の第１
の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電位
Ｖ2が与えられ、 前記整流性素子のしきい値電圧がＶthであるとき、 前記スイッチン
グ素子を導通して、前記整流性素子の第２の電極の電位をＶ2とする第１のステップと、
前記第１のステップから、前記スイッチング素子を非導通とし、前記整流性素子の両電
極間の電圧を、しきい値Ｖthに収束させ、前記整流性素子の第２の電極の電位を（Ｖ1＋
Ｖth）とする第２のステップとを有することを特徴としている。
【００７１】
本発明の半導体装置の駆動方法は、 整流性素子と、容量手段と、スイッチング素子と
を有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記整流
性素子の第２の電極は、前記容量手段の第１の電極および、前記スイッチング素子の第１
の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電位
Ｖ2が与えられ、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(
Ｖ3−ＶData)以上Ｖ3以下の電位を有する信号が入力され、 前記整流性素子のしきい値
電圧がＶthであるとき、 前記スイッチング素子を導通して、前記整流性素子の第２の電
極の電位をＶ2とする第１のステップと、 前記第１のステップから、前記スイッチング
素子を非導通とし、前記整流性素子の両電極間の電圧を、しきい値Ｖthに収束させ、前記
整流性素子の第２の電極の電位を（Ｖ1＋Ｖth）とする第２のステップと、 前記容量手
段の第２の電極の電位をＶDataだけ変化させ、前記整流性素子の第２の電極の電位を(Ｖ1
＋Ｖth±ＶData)とする第３のステップとを有することを特徴としている。
【００７２】
本発明の半導体装置の駆動方法は、 整流性素子と、容量手段と、スイッチング素子と
を有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記整流
性素子の第２の電極は、前記容量手段の第１の電極および、前記スイッチング素子の第１
の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電位
Ｖ2が与えられ、 前記整流性素子のしきい値電圧がＶthであるとき、 前記スイッチン
グ素子を導通して、前記整流性素子の第２の電極の電位をＶ2とする第１のステップと、
前記第１のステップから、前記スイッチング素子を非導通とし、前記整流性素子の両電
極間の電圧を、しきい値Ｖthに収束させ、前記整流性素子の第２の電極の電位を（Ｖ1−|
Ｖth|）とする第２のステップとを有することを特徴としている。
【００７３】
本発明の半導体装置の駆動方法は、 整流性素子と、容量手段と、スイッチング素子と
を有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記整流
性素子の第２の電極は、前記容量手段の第１の電極および、前記スイッチング素子の第１
の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電位
Ｖ2が与えられ、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(
Ｖ3−ＶData)以上Ｖ3以下の電位を有する信号が入力され、 前記整流性素子のしきい値
電圧がＶthであるとき、 前記スイッチング素子を導通して、前記整流性素子の第２の電
極の電位をＶ2とする第１のステップと、 前記第１のステップから、前記スイッチング
素子を非導通とし、前記整流性素子の両電極間の電圧を、しきい値Ｖthに収束させ、前記
整流性素子の第２の電極の電位を（Ｖ1−|Ｖth|）とする第２のステップと、 前記容量
手段の第２の電極の電位をＶDataだけ変化させ、前記整流性素子の第２の電極の電位を(
Ｖ1−|Ｖth|±ＶData)とする第３のステップとを有することを特徴としている。
【００７４】
本発明の半導体装置の駆動方法は、 前記半導体装置は、さらにトランジスタを有し、
前記トランジスタのゲート電極は、前記整流性素子の第２の電極と電気的に接続されて
いることを特徴としている。
【００７５】
本発明の半導体装置の駆動方法は、 第１の整流性素子と、第２の整流性素子と、容量
手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電位Ｖ1が与えら
れ、前記第１の整流性素子の第２の電極は、前記容量手段の第１の電極および、前記第２
の整流性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極に
は、Ｖ2以上Ｖ2'以下の電位を有する第１の信号が入力され、 前記第１の整流性素子の
しきい値電圧がＶth１、前記第２の整流性素子のしきい値電圧がＶth２であるとき、 前
記第２の容量手段の第２の電極の電位をＶ2とし、前記第１の整流性素子の第２の電極の
電位を（Ｖ2＋Ｖth２）とする第１のステップと、 前記第１のステップから、前記第２
の容量手段の第２の電極の電位をＶ2'とし、前記第１の整流性素子の両電極間の電圧を、
しきい値Ｖth１に収束させ、前記整流性素子の第２の電極の電位を（Ｖ1−|Ｖth１|）と
する第２のステップとを有することを特徴としている。
【００７６】
本発明の半導体装置の駆動方法は、 第１の整流性素子と、第２の整流性素子と、容量
手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電位Ｖ1が与えら
れ、前記第１の整流性素子の第２の電極は、前記容量手段の第１の電極および、前記第２
の整流性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極に
は、Ｖ2以上Ｖ2'以下の電位を有する第１の信号が入力され、 前記容量手段の第２の電
極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−ＶData)以上Ｖ3以下の電位を有する第
２の信号が入力され、 前記第１の整流性素子のしきい値電圧がＶth１、前記第２の整流
性素子のしきい値電圧がＶth２であるとき、 前記第２の容量手段の第２の電極の電位を
Ｖ2とし、前記第１の整流性素子の第２の電極の電位を（Ｖ2＋Ｖth２）とする第１のステ
ップと、 前記第１のステップから、前記第２の容量手段の第２の電極の電位をＶ2'とし
、前記第１の整流性素子の両電極間の電圧を、しきい値Ｖth１に収束させ、前記整流性素
子の第２の電極の電位を（Ｖ1−|Ｖth１|）とする第２のステップと、 前記容量手段の
第２の電極の電位をＶDataだけ変化させ、前記第１の整流性素子の第２の電極の電位を(
Ｖ1−|Ｖth１|±ＶData)とする第３のステップとを有することを特徴としている。
【００７７】
本発明の半導体装置の駆動方法は、 第１の整流性素子と、第２の整流性素子と、容量
手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電位Ｖ1が与えら
れ、前記第１の整流性素子の第２の電極は、前記容量手段の第１の電極および、前記第２
の整流性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極に
は、Ｖ2以上Ｖ2'以下の電位を有する第１の信号が入力され、 前記第１の整流性素子の
しきい値電圧がＶth１、前記第２の整流性素子のしきい値電圧がＶth２であるとき、 前
記第２の容量手段の第２の電極の電位をＶ2'とし、前記第１の整流性素子の第２の電極の
電位を（Ｖ2'−|Ｖth２|）とする第１のステップと、 前記第１のステップから、前記第
２の容量手段の第２の電極の電位をＶ2とし、前記第１の整流性素子の両電極間の電圧を
、しきい値Ｖth１に収束させ、前記整流性素子の第２の電極の電位を（Ｖ1＋Ｖth１）と
する第２のステップとを有することを特徴としている。
【００７８】
本発明の半導体装置の駆動方法は、 第１の整流性素子と、第２の整流性素子と、容量
手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電位Ｖ1が与えら
れ、前記第１の整流性素子の第２の電極は、前記容量手段の第１の電極および、前記第２
の整流性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極に
は、Ｖ2以上Ｖ2'以下の電位を有する第１の信号が入力され、 前記容量手段の第２の電
極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−ＶData)以上Ｖ3以下の電位を有する第
２の信号が入力され、 前記第１の整流性素子のしきい値電圧がＶth１、前記第２の整流
性素子のしきい値電圧がＶth２であるとき、 前記第２の容量手段の第２の電極の電位を
Ｖ2'とし、前記第１の整流性素子の第２の電極の電位を（Ｖ2'−|Ｖth２|）とする第１の
ステップと、 前記第１のステップから、前記第２の容量手段の第２の電極の電位をＶ2
とし、前記第１の整流性素子の両電極間の電圧を、しきい値Ｖth１に収束させ、前記整流
性素子の第２の電極の電位を（Ｖ1＋Ｖth１）とする第２のステップと、 前記容量手段
の第２の電極の電位をＶDataだけ変化させ、前記第１の整流性素子の第２の電極の電位を
(Ｖ1＋Ｖth１±ＶData)とする第３のステップとを有することを特徴としている。
【００７９】
本発明の半導体装置の駆動方法は、 前記半導体装置は、さらにトランジスタを有し、
前記トランジスタのゲート電極は、前記第１の整流性素子の第２の電極と電気的に接続
されていることを特徴としている。
【００８０】
本発明の半導体装置の駆動方法は、 前記整流性素子は、ゲート・ドレイン間を接続し
たトランジスタを用いてなり、 前記トランジスタがＮチャネル型であるとき、Ｖ1＜Ｖ2
であり、 前記トランジスタがＰチャネル型であるとき、Ｖ1＞Ｖ2であることを特徴とし
ている。
【００８１】
本発明の半導体装置の駆動方法は、 前記第１の整流性素子は、ゲート・ドレイン間を
接続したトランジスタを用いてなり、 前記トランジスタがＮチャネル型であるとき、Ｖ
1＜Ｖ2であり、 前記トランジスタがＰチャネル型であるとき、Ｖ1＞Ｖ2であることを特
徴としている。
【発明の効果】
【００８２】
本発明によると、容量手段の容量値等のばらつきの影響等を受けることなく、正常にＴ
ＦＴのしきい値ばらつきを補正することが出来る。さらに、図１０、１１に示したような
構成によってしきい値補正を行う場合、１水平期間内に行う動作が多かったのに対して、
本発明はより簡単な動作原理に基づいており、動作タイミングも簡単なため、回路の高速
動作が可能となり、特にデジタル階調方式と時間階調方式とを組み合わせた方法によって
表示を行う際に、よりビット数の高い映像信号を用いて高品質な映像の表示が可能となる
。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施形態と、その動作を説明する図。
【図２】本発明の一実施形態と、その動作を説明する図。
【図３】本発明の一実施形態と、その動作を説明する図。
【図４】本発明の一実施形態と、その動作を説明する図。
【図５】本発明の一実施形態と、その動作を説明する図。
【図６】本発明の一実施形態と、その動作を説明する図。
【図７】本発明の一実施形態と、その動作を説明する図。
【図８】一般的な発光装置における画素の構成を示す図。
【図９】デジタル階調方式と時間階調方式とを組み合わせた方法を説明する図。
【図１０】ＴＦＴのしきい値ばらつき補正が可能な発光装置の画素の一例と、その動作を説明する図。
【図１１】ＴＦＴのしきい値ばらつき補正が可能な発光装置の画素の一例と、その動作を説明する図。
【図１２】本発明において、デジタル階調方式と時間階調方式とを組み合わせた方法を用いる場合の動作を説明する図。
【図１３】本発明が適用可能な電子機器の例を示す図。
【図１４】本発明の動作原理を説明する図。
【図１５】発光装置の上面図および断面図。
【図１６】本発明の一実施形態と、その動作を説明する図。
【図１７】本発明の一実施形態と、その動作を説明する図。
【図１８】アナログ信号方式による発光装置の概要を説明する図。
【図１９】図１８にて用いるソース信号線駆動回路およびゲート信号線駆動回路の構成例を示す図。
【図２０】デジタル信号方式による発光装置の概要を説明する図。
【図２１】図２０にて用いるソース信号線駆動回路およびゲート信号線駆動回路の構成例を示す図。
【図２２】図１に示した構成の画素のレイアウト例を示す図。
【図２３】本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図２４】本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図２５】本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図２６】本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【発明を実施するための形態】
【００８４】
（実施の形態１）図１(Ａ)に、本発明の第１の実施形態を示す。本実施形態は、ソース信
号線１０１、第１、第２のゲート信号線１０２、１０３、ＴＦＴ１０４〜１０７、容量手
段１０８、ＥＬ素子１０９、リセット用電源線１１０、電流供給線１１１、電源線１１２
を有する。さらに、映像信号を保持するための保持容量手段１１３を設けても良い。
【００８５】
ＴＦＴ１０４のゲート電極は、第１のゲート信号線１０２に接続され、第１の電極は、
ソース信号線１０１に接続され、第２の電極は、容量手段１０８の第１の電極に接続され
ている。ＴＦＴ１０５のゲート電極と第１の電極とは互いに接続されて容量手段１０８の
第２の電極に接続され、ＴＦＴ１０５の第２の電極は、リセット用電源線１１０に接続さ
れている。ＴＦＴ１０６のゲート電極は、容量手段１０８の第２の電極、ＴＦＴ１０５の
ゲート電極、および第１の電極に接続され、ＴＦＴ１０６の第１の電極は、電流供給線１
１１に接続され、第２の電極は、ＥＬ素子１０９の第１の電極に接続されている。ＥＬ素
子１０９の第２の電極は、電源線１１２に接続され、電流供給線１１１とは互いに電位差
を有している。ＴＦＴ１０７のゲート電極は、第２のゲート信号線１０３に接続され、第
１の電極はソース信号線１０１に接続され、第２の電極は、ＴＦＴ１０６のゲート電極に
接続されている。保持容量手段１１３を設ける場合には、ＴＦＴ１０６のゲート電極と、
電流供給線１１１等の定電位を得られる部位との間に設ければ良い。
【００８６】
図１(Ｂ)は、第１、第２のゲート信号線に入力されるパルスのタイミングを示している
。図１および図２(Ａ)〜(Ｄ)を用いて、動作について説明する。なお、ここではＴＦＴ１
０４、１０７はＮチャネル型ＴＦＴ、ＴＦＴ１０５、１０６はＰチャネル型ＴＦＴを用い
て構成しているが、ＴＦＴ１０４、１０７に関しては単にスイッチング素子として機能す
れば良く、その極性は問わない。
【００８７】
リセット用電源線１１０の電位がＶReset、電流供給線１１１の電位がＶDDであり、ＶR
eset＜ＶDDとする。まず、ソース信号線１０１の電位がＶSS(＜ＶReset)となり、さらに
第２のゲート信号線１０３がＨレベルとなってＴＦＴ１０７がＯＮする。すると、ＴＦＴ
１０５、１０６のゲート電極の電位が降下していく。やがて、ＴＦＴ１０６のゲート・ソ
ース間電圧がしきい値よりも低くなってＯＮし、続いてＴＦＴ１０５のゲート・ソース間
電圧がしきい値よりも低くなってＯＮする(図２(Ａ))。このとき、図２（Ａ）においては
、ＴＦＴ１０４はＯＦＦしているが、この期間でＯＮしていても構わない。
【００８８】
ＴＦＴ１０５がＯＮすると、リセット用電源線１１０〜ＴＦＴ１０５〜ＴＦＴ１０７〜
ソース信号線１０１に電流パスが生ずる。よって、ＴＦＴ１０５がＯＮした後、すぐに第
２のゲート信号線１０３をＬレベルとして、ＴＦＴ１０７をＯＦＦする。同時に、第１の
ゲート信号線１０２をＨレベルとし、ＴＦＴ１０４をＯＮする。すると、図２(Ｂ)に示す
ような電荷の移動が生ずる。ＴＦＴ１０５がＯＮしているので、ＴＦＴ１０５、１０６の
ゲート電極の電位が上昇していく。ここで、ＴＦＴ１０５のゲート・ドレイン間は接続さ
れているため、ＴＦＴ１０５のゲート・ソース間電圧、すなわちＴＦＴ１０５のソース・
ドレイン間電圧がしきい値に等しくなったところで、ＴＦＴ１０５がＯＦＦする。このと
き、ＴＦＴ１０５、１０６のゲート電極の電位は、(ＶReset−|Ｖth|)である。一方、容
量手段１０８に注目すると、両端の電圧が(ＶReset−|Ｖth|−ＶSS)となるだけの電荷が
貯まっている。
【００８９】
続いて、ソース信号線１０１より、映像信号が入力される(図２(Ｃ))。ソース信号線１
０１の電位が、ＶSSからＶDataだけ変化する。ここで、容量手段１０８による容量結合に
より、ＴＦＴ１０５、１０６のゲート電極の電位もＶDataだけ変化する。このとき、ＴＦ
Ｔ１０５がＯＮしてはならない。このときのＶDataの値の条件に関しては後述する。一方
、ＴＦＴ１０６のソース電位はＶDD(＞ＶReset)であり、ゲート・ソース間電圧は、(ＶRe
set−|Ｖth|＋ＶData−ＶDD)となり、このゲート・ソース間電圧に応じたドレイン電流が
、ＥＬ素子１０９に供給され、発光する(図２(Ｄ))。
【００９０】
ここで、リセット用電源線１１０の電位ＶReset、電流供給線１１１の電位ＶDD、ソー
ス信号線１０１の電位、および映像信号ＶDataの大小関係について、図２(Ｅ)を用いて説
明する。
【００９１】
まず、固定電位の大小関係としては、ＶSS＜ＶReset＜ＶDDである。
【００９２】
次に、ＴＦＴ１０５、１０６のゲート電極の電位について考える。図２(Ａ)の初期化に
よって、ＴＦＴ１０５、１０６のゲート電極の電位は図２(Ｅ)に(１)で示した電位、すな
わちＶSSとなる。続いて、しきい値の保存を行っている期間には、ＴＦＴ１０５、１０６
のゲート電極の電位は上昇し、最終的に図２(Ｅ)に(２)で示した電位、すなわち(ＶReset
−|Ｖth|)となる。続いて、映像信号が入力されると、(２)の電位からさらにＶDataだけ
変化する。ここで、ＶDataが負の値である場合、ＴＦＴ１０５、１０６のゲート電極の電
位は、(２)の電位よりも低くなる。すなわち、ＴＦＴ１０５のゲート・ソース間電圧はし
きい値よりも低くなってＯＮしてしまうため、前述の条件に反する。よってＶDataは正の
値である必要がある。よって、映像信号の入力によって、ＴＦＴ１０５、１０６の電位は
、図２(Ｅ)に(３)で示した電位、すなわち(ＶReset−|Ｖth|＋ＶData)となる。また、Ｔ
ＦＴ１０６においては、そのゲート電極の電位がＶDD−|Ｖth|よりも高くなるとＯＦＦす
るので、映像信号ＶDataのとり得る電位の範囲は、図２(Ｅ)に２００で示した範囲、すな
わち０≦ＶData≦ＶDD−ＶReset(好ましくは、ＴＦＴ１０５が確実にＯＦＦするよう、０
＜ＶData≦ＶDD−ＶReset)である必要がある。ただし、階調０、すなわちＥＬ素子１０９
が全く発光しない状態のときは、ＴＦＴ１０６がＯＦＦする電位、すなわち(ＶDD−ＶRes
et)よりもわずかに高い電位を与えるようにしても良い。
【００９３】
このとき、ＶDataが０に近いほど、ＴＦＴ１０６のゲート・ソース間電圧の絶対値は大
きくなるので、ＥＬ素子１０９の輝度は高い。ＶDataが大きい値であるほど、ＴＦＴ１０
６のゲート・ソース間電圧の絶対値は小さくなるので、ＥＬ素子１０９の輝度は低い。
【００９４】
以上の動作を１画面にわたって行うことにより、映像の表示を行う。本発明の場合、し
きい値の保存は容量手段１０８のみによってなされるので、前述のような容量値のばらつ
きがＥＬ素子１０９に流れる電流値に影響することがなく、確実なしきい値補正を行うこ
とが出来る。
【００９５】
（実施の形態２）前述のアナログ階調方式とは異なる方式として、ＴＦＴのしきい値等が
ＯＮ電流に影響しにくい領域を用いて、ＥＬ素子１０９を輝度１００％、０％の２つの状
態のみで制御するデジタル階調方式が提案されている。この方式では、白、黒の２階調し
か表現出来ないため、時間階調方式や、面積階調方式等と組み合わせて多階調化を実現し
ている。
【００９６】
時間階調方式とは、ＥＬ素子１０９が発光している時間の差を利用して、視覚的に輝度
差を表現する方法である。詳細な動作については他の項で述べるが、このような駆動方法
の場合、ＥＬ素子１０９は発光、非発光の２つの状態のみをとれば良い。よって映像信号
ＶDataもＨレベル、Ｌレベルの２電位のみが与えられれば良い。
【００９７】
今、ＴＦＴ１０６はＰチャネル型であるので、ＶDataがＬレベルのとき、ＥＬ素子１０
９が発光し、ＶDataがＨレベルのとき、ＥＬ素子１０９が非発光となる。このとき、実施
形態１にて示したＶDataの条件より、ＶDataがＬレベルのとき、その電位は図２(Ｅ)にて
２００で示される範囲のうち、出来るだけＥＬ素子１０９に多くの電流を供給出来て、か
つＴＦＴ１０５がＯＮしない電位とすれば良い。すなわち(ＶReset−|Ｖth|)に等しいか
、やや高い電位とすれば良い。一方、ＶＤａｔａがＨレベルのときは、ＴＦＴ１０６が確
実にＯＦＦする電位とすれば良い。この場合、特にその電位は２００で示された範囲であ
る必要はなく、むしろそれより高い電位、(例えばＶDD等)を入力するのが望ましい。
【００９８】
（実施の形態３）図３(Ａ)に、第３の実施形態として、ＴＦＴの接続を一部異なるものと
した例を示す。概ね図１(Ａ)に示した構成と同様であるが、ＴＦＴ３０７の第１の電極が
、ソース信号線ではなく、ＴＦＴ３０４の第２の電極に接続されている点が異なる。
【００９９】
図３(Ｂ)〜(Ｅ)に沿って、動作について説明する。リセット用電源線３１０の電位がＶ
Reset、電流供給線３１１の電位がＶDDであり、ＶReset＜ＶDDとする。まず、ソース信号
線３０１の電位がＶSS(＜ＶReset)となり、さらに第１、第２のゲート信号線３０２、３
０３がＨレベルとなってＴＦＴ３０４、３０７がＯＮする。すると、ＴＦＴ３０５、３０
６のゲート電極の電位が降下していく。やがて、ＴＦＴ３０５のゲート・ソース間電圧が
しきい値よりも低くなってＯＮし、続いてＴＦＴ３０６のゲート・ソース間電圧がしきい
値よりも低くなってＯＮする(図３(Ｂ))。
【０１００】
ＴＦＴ３０５がＯＮしたことによって、リセット用電源線３１０〜ＴＦＴ３０５〜ＴＦ
Ｔ３０７〜ＴＦＴ３０４〜ソース信号線３０１に電流パスが生ずる。よってＴＦＴ３０５
、３０６がいずれもＯＮした後、すぐに第２のゲート信号線３０３をＬレベルとして、Ｔ
ＦＴ３０７をＯＦＦする。すると、図３(Ｃ)に示すような電荷の移動が生ずる。ＴＦＴ３
０５がＯＮしているので、ＴＦＴ３０５、３０６のゲート電極の電位が上昇していく。こ
こで、ＴＦＴ３０５のゲート・ドレイン間は接続されているため、ＴＦＴ３０５のゲート
・ソース間電圧、すなわちＴＦＴ３０５のソース・ドレイン間電圧がしきい値Ｖthに等し
くなったところで、ＴＦＴ３０５がＯＦＦする。このとき、ＴＦＴ３０５、３０６のゲー
ト電極の電位は、(ＶReset−|Ｖth|)である。一方、容量手段３０８に注目すると、第２
の電極の電位が変化した分により、電荷が貯まっている。
【０１０１】
続いて、ソース信号線３０１より、映像信号が入力される(図３(Ｄ))。ソース信号線３
０１の電位が、ＶSSからＶDataだけ変化する。ここで、容量手段３０８による容量結合に
より、ＴＦＴ３０５、３０６のゲート電極の電位もＶDataだけ変化する。このとき、ＴＦ
Ｔ３０５がＯＮしてはならない。一方、ＴＦＴ３０６のソース電位はＶDD(＞ＶReset)で
あり、ゲート・ソース間電圧は、(ＶReset−|Ｖth|＋ＶData−ＶDD)となり、このゲート
・ソース間電圧に応じたドレイン電流が、ＥＬ素子３０９に供給され、発光する(図３(Ｅ
))。
【０１０２】
（実施の形態４）ここで、デジタル階調方式と時間階調方式とを組み合わせた方法につい
て説明する。このような方法を用いて駆動する場合、画素の構成は図９(Ａ)に示すような
ものが一例とされる。スイッチング用ＴＦＴ９０４、駆動用ＴＦＴ９０５に加え、消去用
ＴＦＴ９０６を用いることによって、発光時間の長さを細かく制御することが可能となっ
ている。
【０１０３】
デジタル階調方式と時間階調方式とを組み合わせた場合、図９(Ｂ)に示すように、１フ
レーム期間を複数のサブフレーム期間に分割する。各サブフレーム期間は、図９(Ｃ)に示
すように、アドレス(書き込み)期間と、サステイン(発光)期間とを有し、さらに、必要な
場合には消去期間を有する。階調表現の方法としては、例えば、表示ビット数に応じた数
のサブフレーム期間を設け、各サブフレーム期間におけるサステイン(発光)期間の長さを
、２(n-1)：２(n-2)：・・・：２：１とし、各サステイン(発光)期間でＥＬ素子の発光、
もしくは非発光の選択をし、１フレーム期間内にＥＬ素子が発光している合計時間の長さ
の差を利用して階調表現を行う。発光している合計期間が長ければ輝度が高く、短ければ
輝度が低く認識される。図９(Ｂ)においては４ビット階調の例を示しており、１フレーム
期間は４つのサブフレーム期間に分割され、サステイン(発光)期間の組み合わせによって
２4＝１６階調を表現出来る。なお、フレーム期間の分割数についてはこの限りではなく
、さらに多くのサブフレーム期間に分割されていても良い。
【０１０４】
また、階調表現に際しては、サステイン（発光）期間の長さの比が必ずしも２(n-1)：
２(n-2)：・・・：２：１となっていなくても良い。
【０１０５】
この方法により多階調化を図る場合、下位ビットのサステイン(発光)期間の長さがより
短くなるため、サステイン(発光)期間の終了後、直ちに次のアドレス期間を開始しようと
すると、異なるサブフレーム期間のアドレス(書き込み)期間が重複する期間が生ずる。そ
の場合、ある画素に入力される映像信号が、同時に異なる画素にも入力されてしまうこと
になるため、正常な表示が出来なくなる。消去期間は、このような問題を解決する期間と
して、図９(Ｂ)において、Ｔｓ３の後、およびＴｓ４の後で、隣接するサブフレーム期間
に属するアドレス(書き込み)期間が重複しないように設けられる。よって、サステイン(
発光)期間が長く、隣接するサブフレーム期間に属するアドレス(書き込み)期間の重複が
生ずる心配の無いＳＦ１、ＳＦ２においては、消去期間は設けられていない。
【０１０６】
図４(Ａ)は、実施形態１にて示した構成の画素に、第３のゲート信号線４１４、消去用
ＴＦＴ４１５を追加し、デジタル階調方式と時間階調方式とを組み合わせた方法を用いる
ものである。消去用ＴＦＴ４１５のゲート電極は、第３のゲート信号線４１４に接続され
、消去用ＴＦＴ４１５の第１の電極は、ＴＦＴ４０６のゲート信号線に接続され、消去用
ＴＦＴ４１５の第２の電極は、電流供給線４１１に接続されている。また、映像信号を保
持するために、保持容量手段４１３を設ける場合には、ＴＦＴ４０６のゲート電極と、あ
る定電位を得られる部位との間に設ければ良い。図４の場合、電流供給線４１１との間に
設けているが、例えば前段のゲート信号線等でも良い。また、ＴＦＴ４０４の第２の電極
と、電流供給線４１１等の定電位との間に設けても良いし、保持容量の値を大きくしたい
場合には、両方に設けても良い。
【０１０７】
初期化から映像信号の入力、発光までは、実施形態１にて説明したものと同様である。
なお、初期化、映像信号の入力、およびサステイン(発光)期間においては、消去用ＴＦＴ
４１５はＯＦＦしている。
【０１０８】
ここで、サステイン(発光)期間から消去期間における動作について、図４および図１２
を用いて説明する。図１２(Ａ)は、図９(Ｂ)に示したものと同様であり、１フレーム期間
は４つのサブフレーム期間を有する。図１２(Ｂ)に示すとおり、サステイン(発光)期間が
短いサブフレーム期間ＳＦ３、ＳＦ４においては、それぞれ消去期間Ｔｅ３、Ｔｅ４を有
している。ここでは、ＳＦ３での動作を例として説明する。
【０１０９】
映像信号の入力が完了した後、図４(Ｂ)に示すように、ＴＦＴ４０６のゲート・ソース
間に電圧に応じた電流がＥＬ素子４０９に流れて発光する。その後、当該サステイン(発
光)期間の終了するタイミングに達すると、第３のゲート信号線４１４にパルスが入力さ
れてＨレベルとなり、ＴＦＴ４１５がＯＮし、図４(Ｃ)に示すように、ＴＦＴ４０６のゲ
ート・ソース間電圧を０とする。この動作によってＴＦＴ４０６がＯＦＦしてＥＬ素子４
０９への電流が遮断され、強制的にＥＬ素子４０９が非発光となる。
【０１１０】
これらの動作に関するタイミングチャートを図１２(Ｃ)に示した。初期化、しきい値保
存、映像信号書き込みを行う期間がアドレス(書き込み)期間に含まれる。サステイン(発
光)期間の後、第３のゲート信号線４１４にパルスが入力されてＥＬ素子４０９が非発光
となってから、次に第２のゲート信号線４０３にパルスが入力されて初期化が始まるまで
の期間が消去期間となる。
【０１１１】
（実施の形態５）本実施形態においては、実施形態４とは異なる構成によって消去動作を
行う例について、図５を用いて説明する。
【０１１２】
図５(Ａ)は、実施形態４と同様、消去用ＴＦＴ４１５を有する構成であるが、実施形態
４において、ＴＦＴ４１５の第１の電極は、ＴＦＴ４０６のゲート電極、つまり容量手段
４０８の第２の電極に接続されていたのに対し、図５(Ａ)においては、容量手段４０８の
第１の電極に接続されている。
【０１１３】
映像信号の入力が完了した後、図５(Ｂ)に示すように、ＴＦＴ４０６のゲート・ソース
間に電圧に応じた電流がＥＬ素子４０９に流れて発光する。その後、当該サステイン(発
光)期間の終了するタイミングに達すると、第３のゲート信号線４１４にパルスが入力さ
れてＨレベルとなり、ＴＦＴ４１５がＯＮし、図５(Ｃ)に示すように、容量手段４０８の
第１の電極における電位がＶDDとなる。よって、ＴＦＴ４０６のゲート電極の電位はＶDD
よりもさらに高くなるため、ゲート・ソース間電圧が正の値となる。この動作によってＴ
ＦＴ４０６がＯＦＦしてＥＬ素子４０９への電流が遮断され、強制的にＥＬ素子４０９が
非発光となる。
【０１１４】
つまり、消去期間の動作は、ＥＬ素子４０９に電流を供給するための駆動用ＴＦＴとし
て機能しているＴＦＴ４０６のゲート・ソース間電圧を、ＴＦＴ４０６がＯＦＦするよう
な電圧とすることにより、ＥＬ素子４０９への電流を遮断する。このような原理に基づく
限りは、消去用ＴＦＴ４１５の位置は、限定しない。
【０１１５】
（実施の形態６）実施の形態４、５において、消去期間の動作は、ＥＬ素子４０９に電流
を供給するための駆動用ＴＦＴとして機能しているＴＦＴ４０６のゲート・ソース間電圧
を、ＴＦＴ４０６がＯＦＦするような電圧とすることにより、ＥＬ素子４０９への電流を
遮断していた。この他の方法を用いた例を図６(Ａ)に示す。実施の形態４、５においては
、消去用ＴＦＴ４１５は、電流供給線４１１と、ＴＦＴ４０６のゲート電極、もしくは電
流供給線４１１と、容量手段４０８の第１の電極との間に設けられていたが、本実施形態
においては、消去用ＴＦＴ４１５は、ＴＦＴ４０６とＥＬ素子４０９との間に設けられて
いる。つまり、本実施形態の手法では、電流供給線〜ＴＦＴ４０６〜ＥＬ素子４０９とい
う経路のいずれかの場所にＴＦＴを追加し、そのＴＦＴをＯＦＦすることによって、ＥＬ
素子４０９への電流供給を遮断する。
【０１１６】
初期化、映像信号の入力、および発光については、実施の形態４，５と同様である。た
だし、消去用ＴＦＴ４１５は、サステイン(発光)期間にのみＯＮし、図６(Ｂ)に示すよう
に電流が流れる。初期化、映像信号の入力、および消去期間においては、ＴＦＴ４１５は
ＯＦＦし、ＥＬ素子４０９への電流を遮断する。
【０１１７】
実施の形態４、５と動作面で異なる点としては、実施の形態４，５においては、一度消
去用ＴＦＴ４１５をＯＮすることによって、ＴＦＴ４０６のゲート・ソース間電圧を制御
するので、一度この動作を行った後は、ＥＬ素子４０９は次の映像信号が書き込まれるま
で発光しない。よって第３のゲート信号線４１４に入力されるパルスは、図１２(Ｃ)に示
したように、消去期間を開始するタイミングで短いパルスを入力するだけで良いが、本実
施形態においては、消去用ＴＦＴ４１５は、サステイン(発光)期間を通じてＯＮしている
必要があるため、第３のゲート信号線４１５には、サブフレーム期間ごとに、サステイン
(発光)期間に等しい長さでパルスを入力する必要がある。
【０１１８】
また、実施の形態４，５および本実施形態において、消去用ＴＦＴはＮチャネル型ＴＦ
Ｔを用いているが、消去用ＴＦＴは単なるスイッチング素子として用いているので、特に
その極性は限定しない。
【０１１９】
（実施の形態７）実施の形態１〜６においては、映像信号が入力される前の初期化動作に
は、あるＴＦＴを用いて行っている。具体的には、ゲート電極とドレイン領域とが接続さ
れたＴＦＴのソース・ドレイン間に現れるしきい値を取得している。これに対し、図７(
Ａ)では、ＴＦＴの代わりにダイオード７１３を用いる。ダイオード７１３の第１の電極
は、ＴＦＴ７０６のゲート電極に接続され、第２の電極は、第２のゲート信号線７０３に
接続されている。また、映像信号を保持するために、容量手段７１２を設ける場合には、
ＴＦＴ７０６のゲート電極と、電流供給線７１０等の定電位を得られる部位との間に設け
れば良い。また、ＴＦＴ７０４の第２の電極と、電流供給線７１０等の定電位を得られる
部位との間に設けても良いし、保持容量の値を大きくしたい場合には、両方に設けても良
い。
【０１２０】
実施の形態１と異なる点は、初期化の際の動作のみである。ここでは、映像信号の入力
および発光動作についての説明は省略し、図７(Ｂ)を用いて初期化の際の動作について説
明する。
【０１２１】
まず、第２のゲート信号線７０３の電位は、Ｈレベル(例えばＶDD)としておく。続いて
、初期化のタイミングで、第２のゲート信号線７０３の電位をＬレベル(例えばＶSS)とす
ると、ダイオード７１３には順バイアスがかかり、電位の高いノードから低いノードへ、
つまり図７(Ｂ)に示すように電流が生じ、ＴＦＴ７０５、７０６のゲート電極の電位が降
下する。やがて、ＴＦＴ７０５において、ゲート・ソース間電圧がしきい値電圧よりも低
くなってＯＮし、その後さらに、ＴＦＴ７０６において、ゲート・ソース間電圧がしきい
値電圧よりも低くなってＯＮする。ここで初期化は完了し、第２のゲート信号線７０３の
電位は再びＨレベルとなる。このとき、ダイオード７１３には逆バイアスがかかり、映像
信号の入力、発光動作を行っている期間においては、電流が流れない。
【０１２２】
以後、実施の形態１と同様にして、入力された映像信号に応じた電流がＥＬ素子７０８
に流れて発光する。
【０１２３】
図７(Ｃ)は、ダイオード７１３に代わって、容量手段７１４を設けた例を示している。
容量手段７１４の第１の電極は、ＴＦＴ７０６のゲート電極に接続され、第２の電極は、
第２のゲート信号線７０３に接続されている。この場合も、動作は図７(Ｂ)に示したもの
と同様であり、まず、第２のゲート信号線７０３をＨレベルとしておき、初期化のタイミ
ングで、第２のゲート信号線７０３の電位をＬレベルとする。このとき、ＴＦＴ７０５が
ＯＦＦしているので、容量手段７１４による容量結合により、ＴＦＴ７０５、７０６のゲ
ート電極の電位が降下する。やがて、ＴＦＴ７０５において、ゲート・ソース間電圧がし
きい値電圧よりも低くなってＯＮし、その後さらに、ＴＦＴ７０６において、ゲート・ソ
ース間電圧がしきい値電圧よりも低くなってＯＮする。
【０１２４】
続いて、ＴＦＴ７０４がＯＮして、映像信号の入力が行われる。第２のゲート信号線７
０３は、このときＬレベルとなっているが、映像信号が入力されている間にＨレベルとし
ておけば良い。
【０１２５】
以後、実施の形態１と同様にして、入力された映像信号に応じた電流がＥＬ素子７０８
に流れて発光する。
【０１２６】
（実施の形態８）ＴＦＴ等を基板上に作り込み、画素部と周辺回路とを一体形成した表示
装置は、小型、軽量という利点に対し、成膜、エッチングの繰り返しによる素子形成と、
半導体層に導電性を与えるための不純物元素の添加等、作製工程の複雑さがある。特に、
不純物元素の添加は、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとでは別の工程となるた
め、さらに工程の増加を招いている。
【０１２７】
そこで、画素部および周辺回路を、単一極性のＴＦＴによって構成することにより、不
純物元素の添加工程を一部省略することが出来る。これにより、工程短縮が可能となるの
みならず、フォトマスクの枚数も減らすことが出来る。
【０１２８】
単一極性のＴＦＴを用いて構成した例としては、同発明者によって特願２００１−３４
８０３２号に記載の構成がある。これは、電界効果移動度の高いＮチャネル型ＴＦＴのみ
を用いて構成されており、さらにＥＬ素子の劣化が生じても、輝度低下を起こしにくい構
成となっている。
【０１２９】
本実施形態においては、この技術を本発明と組み合わせた構成により、双方の利点を兼
ね備える構成、つまりＥＬ素子の劣化に伴う輝度低下を抑制し、かつＴＦＴのしきい値ば
らつきの補正が可能な構成について説明する。
【０１３０】
図１６(Ａ)に構成例を示す。ソース信号線１６０１、第１〜第３のゲート信号線１６０
２〜１６０４、ＴＦＴ１６０５〜１６０９、容量手段１６１０、１６１１、ＥＬ素子１６
１２、リセット用電源線１６１３、電流供給線１６１４、電源線１６１５、１６１６を有
する。保持容量手段１６１７を設ける場合には、ＴＦＴ１６０７のゲート電極と、電流供
給線１６１４等の定電位を得られる部位との間に設ければ良い。
【０１３１】
ＴＦＴ１６０５のゲート電極は、第１のゲート信号線１６０２に接続され、第１の電極
は、ソース信号線１６０１に接続され、第２の電極は、容量手段１６１０の第１の電極に
接続されている。ＴＦＴ１６０６のゲート電極および第１の電極は互いに接続され、容量
手段１６１０の第２の電極に接続されている。ＴＦＴ１６０６の第２の電極は、リセット
用電源線１６１３に接続されている。ＴＦＴ１６０７のゲート電極は、ＴＦＴ１６０６の
ゲート電極および第１の電極に接続され、第１の電極は、電流供給線１６１４に接続され
、第２の電極は、ＥＬ素子１６１２の第１の電極(陽極)に接続されている。ＴＦＴ１６０
８のゲート電極は、第２のゲート信号線１６０３に接続され、第１の電極は、ソース信号
線１６０１に接続され、第２の電極は、ＴＦＴ１６０６、１６０７のゲート電極に接続さ
れている。ＴＦＴ１６０９のゲート電極は、第３のゲート信号線１６０４に接続され、第
１の電極は、電源線１６１６に接続され、第２の電極は、ＥＬ素子１６１２の第１の電極
(陽極)に接続されている。ＥＬ素子１６１２の第２の電極(陰極)は、電源線１６１５に接
続されている。容量手段１６１１の第１の電極は、ＴＦＴ１６０５の第２の電極に接続さ
れ、容量手段１６１１の第２の電極は、ＥＬ素子１６１２の第１の電極(陽極)に接続され
ている。
【０１３２】
図１６(Ｂ)、図１７(Ａ)〜(Ｅ)に沿って、動作について説明する。第１〜第３のゲート
信号線１６０２〜１６０４に入力されるパルスおよび、ソース信号線１６０１に入力され
る映像信号のタイミングチャートを図１６(Ｂ)に示す。映像信号は、"Ｖ"で示されるタイ
ミングで入力され、所定の電位をとる。
【０１３３】
今、リセット用電源線１６１３の電位はＶReset、電流供給線１６１４の電位はＶDD、
電源線１６１５の電位はＶC、電源線１６１６の電位はＶSSであり、ＶSS＜ＶC＜ＶDD＜Ｖ
Resetである。まず、ソース信号線１６０１の電位をＶX(＞ＶReset)とする。そして、第
２、第３のゲート信号線１６０３、１６０４がＨレベルとなってＴＦＴ１６０８、１６０
９がともにＯＮすると、図１７(Ａ)に示すように電流が生じ、ＴＦＴ１６０６、１６０７
のゲート電極の電位が上昇する。やがて、ＴＦＴ１６０６のゲート・ソース間電圧がしき
い値を上回ってＴＦＴ１６０６がＯＮし、さらに、ＴＦＴ１６０７のゲート・ソース間電
圧がしきい値を上回ってＴＦＴ１６０７がＯＮする。以上の動作で初期化が完了する。
【０１３４】
初期化の完了後、直ちに第２のゲート信号線がＬレベルとなってＴＦＴ１６０８がＯＦ
Ｆする。すると、ＴＦＴ１６０６、１６０７のゲート電極の電位が降下を始める。そして
、その電位が(ＶReset＋Ｖth)、すなわちＴＦＴ１６０６のゲート・ソース間電圧がしき
い値に等しくなったところでＴＦＴ１６０６がＯＦＦする。これにより、容量手段１６１
０の両電極間には電位差が生じてこれが保持される。
【０１３５】
一方、この時点ではＴＦＴ１６０７のゲート・ソース間電圧はしきい値を上回っている
ためＯＮしており、ＴＦＴ１６０９もまたＯＮしているため、電流供給線１６１４〜ＴＦ
Ｔ１６０７〜ＴＦＴ１６０９〜電源線１６１６という経路に、図１７(Ｂ)に示すように電
流が流れるが、このときＥＬ素子１６１２においては、ＶSS＜ＶCであるため電流が流れ
ない。よってここではＥＬ素子１６１２は発光しない。
【０１３６】
続いて、映像信号の入力を開始する。電位ＶXに固定されていたソース信号線１６０１
に、所定の電位を持った映像信号が入力され、ソース信号線１６０１の電位は(ＶX−ＶDa
ta)となる。ＴＦＴ１６０６は、そのゲート・ソース間電圧がしきい値よりも小さくなっ
ており、ＯＦＦしたままである。一方、ＴＦＴ１６０７のゲート・ソース間電圧は、(ＶR
eset＋Ｖth−ＶData−ＶDD)となり、この電圧に応じたドレイン電流が流れる(図１７(Ｃ)
)。
【０１３７】
映像信号の入力が終了すると、第１のゲート信号線１６０２がＬレベルとなってＴＦＴ
１６０５がＯＦＦし、その後、第３のゲート信号線１６０４がＬレベルとなってＴＦＴ１
６０９がＯＦＦする。これにより、ＴＦＴ１６０７を流れる電流は、ＥＬ素子１６１２に
流れ、発光する(図１７(Ｄ))。
【０１３８】
ここで、リセット用電源線１６１３の電位ＶReset、電流供給線１６１４の電位ＶDD、
ソース信号線１６０１の電位、および映像信号ＶDataの大小関係について、図１７(Ｅ)を
用いて説明する。
【０１３９】
ＴＦＴ１６０６、１６０７のゲート電極の電位について考える。図１７(Ａ)の初期化に
よって、ＴＦＴ１６０６、１６０７のゲート電極の電位は図１７(Ｅ)に(１)で示した電位
、すなわちＶXとなる。続いて、しきい値の保存を行っている期間には、ＴＦＴ１６０６
、１６０７のゲート電極の電位は下降し、最終的に図１７(Ｅ)に(２)で示した電位、すな
わち(ＶReset＋|Ｖth|)となる。続いて、映像信号が入力されると、(２)の電位からさら
にＶDataだけ変化する。ここで、この変化が正である場合、ＴＦＴ１６０６、１６０７の
ゲート電極の電位は、(２)の電位よりも高くなる。すなわち、ＴＦＴ１６０６のゲート・
ソース間電圧はしきい値よりも高くなってＯＮしてしまうため、前述の条件に反する。よ
って、映像信号の変化は負である必要がある。よって、映像信号の入力によって、ＴＦＴ
１６０６、１６０７の電位は、図１７(Ｅ)に(３)で示した電位、すなわち(ＶReset＋|Ｖt
h|−ＶData)となる。また、ＴＦＴ１６０７においては、そのゲート電極の電位がＶDD＋|
Ｖth|よりも低くなるとＯＦＦするので、映像信号ＶDataのとり得る電位の範囲は、図１
７(Ｅ)に１７００で示した範囲、すなわち０≦ＶData≦ＶReset−ＶDD(好ましくは、ＴＦ
Ｔ１６０６が確実にＯＦＦするよう、０＜ＶData≦ＶReset−ＶDD)である必要がある。た
だし、階調０、すなわちＥＬ素子１６１２が全く発光しない状態のときは、ＴＦＴ１６０
７が確実にＯＦＦするように、(ＶReset−ＶDD)よりもわずかに大きい電位をＶDataとし
て与えるようにしても良い。
【０１４０】
このとき、ＶDataが０に近いほど、ＴＦＴ１６０７のゲート・ソース間電圧の絶対値は
大きくなるので、ＥＬ素子１６１２の輝度は高い。ＶDataが大きい値であるほど、ＴＦＴ
１６０７のゲート・ソース間電圧の絶対値は小さくなるので、ＥＬ素子１６１２の輝度は
低い。
【０１４１】
以上の説明は、アナログ階調方式による表示の場合を例にとって行ってきたが、実施の
形態２に示すようなデジタル階調による表示も、同様に行うことが出来る。また、時間階
調方式を用いる場合に、消去用ＴＦＴを設けた構成と本実施形態とを組み合わせることも
容易である。
【実施例１】
【０１４２】
以下に、本発明の実施例について記載する。本実施例においては、映像信号にアナログ
映像信号を用いて表示を行う発光装置の構成について説明する。図１８(Ａ)に、発光装置
の構成例を示す。基板１８０１上に、複数の画素がマトリクス状に配置された画素部１８
０２を有し、画素部周辺には、ソース信号線駆動回路１８０３および、第１、第２のゲー
ト信号線駆動回路１８０４、１８０５を有している。図１８(Ａ)においては、２組のゲー
ト信号線駆動回路を用い、第１、第２のゲート信号線をそれぞれ制御する。
【０１４３】
ソース信号線駆動回路１８０３、第１、第２のゲート信号線駆動回路１８０４、１８０
５に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)１
８０６を介して外部より供給される。
【０１４４】
図１８(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映
像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ１８１１
、バッファ１８１２、サンプリング回路１８１３を有している。特に図示していないが、
必要に応じてレベルシフタ等を追加しても良い。
【０１４５】
ソース信号線駆動回路の動作について説明する。図１９(Ａ)に、より詳細な構成を示し
たので、そちらを参照する。
【０１４６】
シフトレジスタ１９０１は、フリップフロップ回路(ＦＦ)１９０２等を複数段用いてな
り、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ
−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが
出力される。
【０１４７】
シフトレジスタ１９０１より出力されたサンプリングパルスは、バッファ１９０３等を
通って増幅された後、サンプリング回路へと入力される。サンプリング回路１９０４は、
サンプリングスイッチ(ＳＷ)１９０５を複数段用いてなり、サンプリングパルスが入力さ
れるタイミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプ
リングスイッチにサンプリングパルスが入力されると、サンプリングスイッチ１９０５が
ＯＮし、そのときに映像信号が有する電位が、サンプリングスイッチを介して各々のソー
ス信号線へと出力される。
【０１４８】
続いて、ゲート信号線駆動回路の動作について説明する。図１８(Ｃ)に示した、第１、
第２のゲート信号線駆動回路１８０４、１８０５についての詳細な構成の一例を図１９(
Ｂ)に示した。第１のゲート信号線駆動回路は、シフトレジスタ回路１９１１、バッファ
１９１２を有し、クロック信号(Ｇ−ＣＬＫ１)、クロック反転信号(Ｇ−ＣＬＫｂ１)、ス
タートパルス(Ｇ−ＳＰ１)に従って駆動される。第２のゲート信号線駆動回路２４０５も
構成は同様で良い。
【０１４９】
シフトレジスタ〜バッファの動作については、ソース信号線駆動回路の場合と同様であ
る。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第
１のゲート信号線駆動回路によって、第１のゲート信号線Ｇ11、Ｇ21、・・・、Ｇm1が順
次選択され、第２のゲート信号線駆動回路によって、第２のゲート信号線Ｇ12、Ｇ22、・
・・、Ｇm2が順次選択される。図示していないが、第３のゲート信号線駆動回路について
も第１、第２のゲート信号線駆動回路と同様であり、第３のゲート信号線Ｇ13、Ｇ23、・
・・、Ｇm3が順次選択される。選択された行において、実施形態にて説明した手順により
、画素に映像信号が書き込まれて発光する。
【０１５０】
なお、ここではシフトレジスタの一例として、Ｄ−フリップフロップを複数段用いてな
るものを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても
良い。
【実施例２】
【０１５１】
本実施例においては、映像信号にデジタル映像信号を用いて表示を行う発光装置の構成
について説明する。図２０(Ａ)に、発光装置の構成例を示す。基板２００１上に、複数の
画素がマトリクス状に配置された画素部２００２を有し、画素部周辺には、ソース信号線
駆動回路２００３および、第１、第２のゲート信号線駆動回路２００４、２００５を有し
ている。図２０(Ａ)においては、２組のゲート信号線駆動回路を用い、第１、第２のゲー
ト信号線をそれぞれ制御する。
【０１５２】
ソース信号線駆動回路２００３、第１、第４のゲート信号線駆動回路２００４、２００
５に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)２
００６を介して外部より供給される。
【０１５３】
図２０(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映
像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ２０１１
、第１のラッチ回路２０１２、第２のラッチ回路２０１３、Ｄ／Ａ変換回路２０１４を有
している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
【０１５４】
第１、第２のゲート信号線駆動回路２００４、２００５については、実施例１にて示し
たものと同様で良いので、ここでは図示および説明を省略する。
【０１５５】
ソース信号線駆動回路の動作について説明する。図２１(Ａ)に、より詳細な構成を示し
たので、そちらを参照する。
【０１５６】
シフトレジスタ２１０１は、フリップフロップ回路(ＦＦ)２１１０等を複数段用いてな
り、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ
−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが
出力される。
【０１５７】
シフトレジスタ２１０１より出力されたサンプリングパルスは、第１のラッチ回路２１
０２に入力される。第１のラッチ回路２１０２には、デジタル映像信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持
していく。ここでは、デジタル映像信号は３ビット入力されており、各ビットの映像信号
を、それぞれの第１のラッチ回路において保持する。１つのサンプリングパルスによって
、ここでは３つの第１のラッチ回路が並行して動作する。
【０１５８】
第１のラッチ回路２１０２において、最終段までデジタル映像信号の保持が完了すると
、水平帰線期間中に、第２のラッチ回路２１０３にラッチパルス(Ｌａｔｃｈ Ｐｕｌｓ
ｅ)が入力され、第１のラッチ回路２１０２に保持されていたデジタル映像信号は、一斉
に第２のラッチ回路２１０３に転送される。その後、第２のラッチ回路２１０３に保持さ
れたデジタル映像信号は、１行分が同時に、Ｄ／Ａ変換回路２１０４へと入力される。
【０１５９】
第２のラッチ回路２１０３に保持されたデジタル映像信号がＤ／Ａ変換回路２１０４に
入力されている間、シフトレジスタ２１０１においては再びサンプリングパルスが出力さ
れる。以後、この動作を繰り返し、１フレーム分の映像信号の処理を行う。
【０１６０】
Ｄ／Ａ変換回路２１０４においては、入力されるデジタル映像信号をデジタル−アナロ
グ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。
【０１６１】
前記の動作が、１水平期間内に、全段にわたって同時に行われる。よって、全てのソー
ス信号線に映像信号が出力される。
【０１６２】
なお、実施例１においても述べたとおり、シフトレジスタの代わりにデコーダ等を用い
て、信号線を選択出来るような構成としていても良い。
【実施例３】
【０１６３】
実施例２においては、デジタル映像信号はＤ／Ａ変換回路によってデジタル−アナログ
変換を受け、画素に書き込まれるが、本発明の半導体装置は、時間階調方式によって階調
表現を行うことも出来る。この場合には、図２１(Ｂ)に示すように、Ｄ／Ａ変換回路を必
要とせず、階調表現は、ＥＬ素子の発光時間の長短によって制御されるので、各ビットの
映像信号を並列処理する必要がないため、第１および第２のラッチ回路も１ビット分で良
い。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持
され、画素に書き込まれる。勿論、必要ビット数分だけのラッチ回路を並列配置していて
も構わない。
【実施例４】
【０１６４】
本実施例では、本発明を用いて発光装置を作製した例について、図１５を用いて説明す
る。
【０１６５】
図１５は、ＴＦＴが形成された素子基板をシーリング材によって封止することによって
形成された発光装置の上面図であり、図１５(Ｂ)は、図１５(Ａ)のＡ−Ａ'における断面
図、図１５(Ｃ)は図１５(Ａ)のＢ−Ｂ'における断面図である。
【０１６６】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第
１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとを囲むようにして、シール
材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と
、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとの上にシーリング材４
００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、
第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、基板４００１とシー
ル材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０１６７】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と
、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、複数のＴＦＴを有
している。図１５(Ｂ)では代表的に、下地膜４０１０上に形成された、ソース信号線駆動
回路４００３に含まれるＴＦＴ(但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦ
Ｔを図示する)４２０１及び画素部４００２に含まれるＴＦＴ４２０２を図示した。
【０１６８】
ＴＦＴ４２０１及び４２０２上には層間絶縁膜(平坦化膜)４３０１が形成され、その上
にＴＦＴ４２０２のドレインと電気的に接続する画素電極(陽極)４２０３が形成される。
画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜として
は、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化
亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガ
リウムを添加したものを用いても良い。
【０１６９】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素
電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の
上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料また
は無機発光材料を用いることができる。また、有機発光材料には低分子系(モノマー系)材
料と高分子系(ポリマー系)材料があるがどちらを用いても良い。
【０１７０】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。
また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入
層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１７１】
有機発光層４２０４の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もし
くは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極４２０
５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素
は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰
囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必
要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用い
ることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられて
いる。
【０１７２】
以上のようにして、画素電極(陽極)４２０３、有機発光層４２０４及び陰極４２０５か
らなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４
３０２上に保護膜４３０３が形成されている。保護膜４３０３は、発光素子４３０３に酸
素や水分等が入り込むのを防ぐのに効果的である。
【０１７３】
４００５ａは電源線に接続された引き回し配線であり、ＴＦＴ４２０２の第１の電極に
接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通
り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１
に電気的に接続される。
【０１７４】
シーリング材４００８としては、ガラス材、金属材(代表的にはステンレス材)、セラミ
ックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラス
チック材としては、ＦＲＰ(Fiberglass‐Reinforced‐Plastics)板、ＰＶＦ(ポリビニル
フルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂
フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラー
フィルムで挟んだ構造のシートを用いることもできる。
【０１７５】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透明物質を用いる。
【０１７６】
また、充填材４１０３としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ(ポリビニルクロライド)、アクリル、
ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ(ポリビニルブチラル)またはＥＶＡ(
エチレンビニルアセテート)を用いることができる。本実施例では充填材として窒素を用
いた。
【０１７７】
また充填材４１０３を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる
物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７
を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物
質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８に
よって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている
。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、
吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物
質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制
できる。
【０１７８】
図１５(Ｃ)に示すように、画素電極４２０３が形成されると同時に、引き回し配線４０
０５ａ上に接するように導電性膜４２０３ａが形成される。
【０１７９】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４
００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａと
ＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。
【実施例５】
【０１８０】
図２２に、図１(Ａ)にて示した構成で、画素を実際に作製した例を示す。点線枠２２０
０で囲まれた部分が１画素であり、他の図番は、図１(Ａ)に付したものと同様である。
【０１８１】
ここでは、ゲート電極を形成する材料と同層の材料を用いて、ソース信号線１０１、リ
セット用電源線１１０、電流供給線１１１を形成し、配線材料を用いて、第１および第２
のゲート信号線１０２、１０３を形成している。
【０１８２】
画素電極１２０は、ここでは透明電極としており、ＴＦＴ１０６のドレイン電極と接続
される。画素電極１２０とＴＦＴ１０６のドレイン電極とは、コンタクトホール等を介す
ることなく、画素電極１２０を形成する透明導電膜と、配線材料とが直接重なり合うこと
によって接点がとられている。勿論、これ以外の方法で接点をとっても良い。
【０１８３】
なお、容量手段１０８および保持容量手段１１３は、ゲート材料および配線材料の間で
形成しているが、特にこの型には限定しない。また、ＴＦＴ１０４〜１０７は、簡単のた
め実際とは必ずしもチャネル長Ｌおよびチャネル幅Ｗが一致するようには示していないが
、設計の段階で、所望のＬ、Ｗの値を決定し、各ＴＦＴのサイズが異なっていても良い。
【実施例６】
【０１８４】
発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場
所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることがで
きる。
【０１８５】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置
(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器
、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、
記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(ＤＶＤ)等の記録媒
体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に
、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため
、発光装置を用いることが望ましい。それら電子機器の具体例を図１３に示す。
【０１８６】
図１３(Ａ)は発光素子表示装置であり、筐体３００１、支持台３００２、表示部３００
３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の発光装置は表示
部３００３に用いることができる。発光装置は自発光型であるためバックライトが必要な
く、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は
、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる
。
【０１８７】
図１３(Ｂ)はデジタルスチルカメラであり、本体３１０１、表示部３１０２、受像部３
１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本
発明の発光装置は表示部３１０２に用いることができる。
【０１８８】
図１３(Ｃ)はノート型パーソナルコンピュータであり、本体３２０１、筐体３２０２、
表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス
３２０６等を含む。本発明の発光装置は表示部３２０３に用いることができる。
【０１８９】
図１３(Ｄ)はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ
３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の発光装置は表示
部３３０２に用いることができる。
【０１９０】
図１３(Ｅ)は記録媒体を備えた携帯型の画像再生装置(具体的にはＤＶＤ再生装置)であ
り、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記録媒体(Ｄ
ＶＤ等)読込部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。表示部Ａ
３４０３は主として画像情報を表示し、表示部Ｂ３４０４は主として文字情報を表示する
が、本発明の発光装置はこれら表示部Ａ、Ｂ３４０３、３４０４に用いることができる。
なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１９１】
図１３(Ｆ)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体３５
０１、表示部３５０２、アーム部３５０３を含む。本発明の発光装置は表示部３５０２に
用いることができる。
【０１９２】
図１３(Ｇ)はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外
部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７
、音声入力部３６０８、操作キー３６０９、接眼部３６１０等を含む。本発明の発光装置
は表示部３６０２に用いることができる。
【０１９３】
図１３(Ｈ)は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入
力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アン
テナ３７０８等を含む。本発明の発光装置は表示部３７０３に用いることができる。なお
、表示部３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑え
ることができる。
【０１９４】
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレ
ンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能と
なる。
【０１９５】
また、上記電子機器はインターネットやＣＡＴＶ(ケーブルテレビ)などの電子通信回線
を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増し
てきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい
。
【０１９６】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなる
ように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動することが望ましい。
【０１９７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は実施例１〜７に示したいずれの構成の発光装置
を用いても良い。
【実施例７】
【０１９８】
本発明におけるトランジスタのしきい値補正の方法として、補正に用いるトランジスタ
のゲート・ドレイン間を短絡してダイオード化した状態でソース・ドレイン間に電流を流
し、ソース・ドレイン間の電圧がトランジスタのしきい値に等しくなる現象を利用してい
るが、これは本発明で紹介したような画素部への適用のみならず、駆動回路への応用も可
能である。
【０１９９】
例として、電流を画素などへ出力する駆動回路における、電流源回路を挙げる。電流源
回路は、入力された電圧信号から、所望の電流を出力する回路である。電流源回路内の電
流源トランジスタのゲート電極に電圧信号が入力され、そのゲート・ソース間電圧に応じ
た電流が、電流源トランジスタを介して出力される。つまり、電流源トランジスタのしき
い値補正に、本発明のしきい値補正方法を用いる。
【０２００】
図２３（Ａ）に、電流源回路の利用例を示す。シフトレジスタより順次サンプリングパ
ルスが出力され、該サンプリングパルスはそれぞれの電流源回路９００１へと入力され、
該サンプリングパルスが電流源回路９００１に入力されたタイミングに従って、映像信号
のサンプリングを行う。この場合、サンプリング動作は点順次で行われる。
【０２０１】
簡単な動作タイミングを図２３（Ｂ）に示す。ｉ行目のゲート信号線が選択されている
期間は、シフトレジスタからサンプリングパルスが出力され、映像信号のサンプリングを
行う期間と、帰線期間とに分けられる。この帰線期間において、本発明のしきい値補正動
作、つまり、各部の電位を初期化したり、トランジスタのしきい値電圧を取得したりする
一連の動作を行う。つまり、しきい値取得動作は１水平期間ごとに行うことが出来る。
【０２０２】
図２４（Ａ）に、図２３とは異なる構成の電流を画素などへ出力する駆動回路の構成を
示す。図２３の場合と異なる点としては、１段のサンプリングパルスによって制御される
電流源回路９００１は、９００１Ａ、９００１Ｂの２つとなっており、電流源制御信号に
よって、双方の動作が選択される。
【０２０３】
図２４（Ｂ）に示すように、電流源制御信号は、例えば１水平期間ごとに切り替わるよ
うにする。すると電流源回路９００１Ａ、９００１Ｂの動作は、一方が画素などへの電流
出力を行い、他方が映像信号の入力などを行う。これが行ごとに入れ替わり行われる。こ
の場合、サンプリング動作は線順次で行われる。
【０２０４】
図２５（Ａ）に、さらに異なる構成の駆動回路の構成を示す。図２３、図２４において
は、映像信号の形式はデジタル・アナログを問わないが、図２５（Ａ）の構成では、デジ
タル映像信号を入力する。入力されたデジタル映像信号は、サンプリングパルスの出力に
従って第１のラッチ回路に取りこまれ、一行分の映像信号の取り込みが終了した後、第２
のラッチ回路に転送され、その後、各電流源回路９００１Ａ〜９００１Ｃへと入力される
。ここで、電流源回路９００１Ａ〜９００１Ｃは、それぞれから出力される電流値が異な
っている。例えば、電流値の比が１：２：４となっている。つまり、並列にｎ個の電流源
回路を配置し、その電流値の比を１：２：４：・・・２(n-1)とし、各電流源回路から出
力される電流を足し合わせることにより、出力される電流値を線形的に変化させることが
出来る。
【０２０５】
動作タイミングは、図２３に示したものとほぼ同様であり、サンプリング動作を行わな
い帰線期間内に、電流源回路９００１において、しきい値補正動作が行われ、続いてラッ
チ回路に保持されているデータが転送され、電流源回路９００１においてＶ−Ｉ変換を行
い、画素へ電流を出力する。サンプリング動作は、図２４に示した構成と同様、線順次で
行われる。
【０２０６】
図２６（Ａ）に、さらに異なる構成の電流を画素などへ出力する駆動回路の構成を示す
。この構成では、ラッチ回路に取り込まれたデジタル映像信号は、ラッチ信号の入力によ
ってＤ／Ａ変換回路へと転送され、アナログ映像信号へと変換され、該アナログ映像信号
が各電流源回路９００１へと入力されて、電流が出力される。
【０２０７】
また、このようなＤ／Ａ変換回路に、例えばガンマ補正用の機能を持たせても良い。
【０２０８】
図２６（Ｂ）に示すように、帰線期間内にしきい値補正、ラッチデータ転送が行われ、
ある行のサンプリング動作が行われている期間に、前行の映像信号のＶ−Ｉ変換、画素な
どへの電流の出力が行われる。サンプリング動作は、図２４に示した構成と同様、線順次
で行われる。
【０２０９】
以上に示した構成に限らず、電流源回路によってＶ−Ｉ変換を行うような場合には、本
発明のしきい値補正手段の適用が可能である。また、図２４に示したような、複数の電流
源回路を並列に配置し、切り替えて使用するといった構成を、図２５、図２６等の構成と
組み合わせて使用しても良い。
【符号の説明】
【０２１０】
１０１・・・ソース信号線
１０２・・・第１のゲート信号線
１０３・・・第２のゲート信号線
１０４〜１０７・・・ＴＦＴ
１０８・・・容量手段
１０９・・・ＥＬ素子
１１０・・・リセット用電源線
１１１・・・電流供給線
１１２・・・電源線
１１３・・・保持容量手段
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体装置およびその駆動方法に関する。本発明はま
た、ガラス、プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、ＴＦＴと
表記する)を有する半導体装置を含むアクティブマトリクス型発光装置およびその駆動方
法に関する。また、このような発光装置を用いた電子機器に関する。
【背景技術】
【０００２】
近年、エレクトロルミネッセンス(Electro Luminescence：ＥＬ)素子等を始めとした
発光素子を用いた表示装置の開発が活発化している。発光素子は、自らが発光するために
視認性が高く、液晶表示装置(ＬＣＤ)等において必要なバックライトを必要としないため
に薄型化に適しているとともに、視野角にほとんど制限が無い。
【０００３】
ここで、ＥＬ素子とは、電場を加えることで発生するルミネッセンスが得られる発光層
を有する素子を指す。この発光層においては、一重項励起状態から基底状態に戻る際の発
光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(燐光)とがあるが、本発明にお
いて、発光装置とは、上述したいずれの発光形態であっても良い。
【０００４】
ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層
構造をとっている。代表的には、「陽極／正孔輸送層／発光層／電子輸送層／陰極」とい
う積層構造が挙げられる。また、これ以外にも、陽極と陰極との間に、「正孔注入層／正
孔輸送層／発光層／電子輸送層」または「正孔注入層／正孔輸送層／発光層／電子輸送層
／電子注入層」の順に積層する構造がある。本発明の発光装置に用いるＥＬ素子の構造と
しては、上述の構造のいずれを採用していても良い。また、発光層に対して蛍光性色素等
をドーピングしても良い。
【０００５】
ここでは、ＥＬ素子において、陽極と陰極との間に設けられる全ての層を総称してＥＬ
層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は
、全てＥＬ素子に含まれ、陽極、ＥＬ層、および陰極で構成される発光素子をＥＬ素子と
呼ぶ。
【０００６】
図８に、一般的な発光装置における画素の構成を示す。なお、代表的な発光装置として
、ＥＬ表示装置を例とする。図８に示した画素は、ソース信号線８０１、ゲート信号線８
０２、スイッチング用ＴＦＴ８０３、駆動用ＴＦＴ８０４、容量手段８０５、ＥＬ素子８
０６、電流供給線８０７、電源線８０８を有している。
【０００７】
各部の接続関係について説明する。ここで、ＴＦＴはゲート、ソース、ドレインを有す
る３端子素子であるが、ソース、ドレインについてはＴＦＴの構造上、明確な区別が困難
である。よって、素子間の接続について説明する際は、ソース、ドレインのうち一方を第
１の電極、他方を第２の電極と表記する。ＴＦＴのＯＮ、ＯＦＦについて、各端子の電位
(例えばＴＦＴのゲート・ソース間電圧を説明する場合等)について定義が必要な場合には
、ソース、ドレインと表記する。
【０００８】
また、ＴＦＴがＯＮしているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値を超
え、ソース・ドレイン間に電流が流れる状態をいい、ＴＦＴがＯＦＦしているとは、ＴＦ
Ｔのゲート・ソース間電圧がそのしきい値を下回り、ソース・ドレイン間に電流が流れて
いない状態をいう。ただし、ＴＦＴのゲート・ソース間電圧がしきい値を下回っている場
合にも、ソース・ドレイン間にはわずかにリーク電流が流れるが、ＴＦＴの状態としては
同様にＯＦＦしているものとして扱う。
【０００９】
スイッチング用ＴＦＴ８０３のゲート電極は、ゲート信号線８０２に接続され、第１の
電極は、ソース信号線８０１に接続され、第２の電極は、駆動用ＴＦＴ８０４のゲート電
極に接続されている。駆動用ＴＦＴ８０４の第１の電極は、電流供給線８０７に接続され
、第２の電極は、ＥＬ素子８０６の第１の電極に接続されている。ＥＬ素子８０６の第２
の電極は、電源線８０８に接続されている。電流供給線８０７と電源線８０８とは互いに
電位差を有している。また、発光中に駆動用ＴＦＴ８０４のゲート・ソース間電圧を保持
するために、駆動用ＴＦＴ８０４のゲート電極と、電流供給線８０７等の一定電位との間
に容量手段８０５を設けても良い。
【００１０】
ゲート信号線８０２にパルスが入力されてスイッチング用ＴＦＴ８０３がＯＮすると、
ソース信号線８０１に入力されてきている映像信号は、駆動用ＴＦＴ８０４のゲート電極
へと入力される。入力された映像信号の電位に従って、駆動用ＴＦＴ８０４のゲート・ソ
ース間電圧が決定し、駆動用ＴＦＴ８０４のソース・ドレイン間を流れる電流(以下、ド
レイン電流と表記)の値が決定する。この電流はＥＬ素子８０６に供給され、ＥＬ素子８
０６が発光する。
【００１１】
ところで、多結晶シリコン(ポリシリコン 以下Ｐ−Ｓｉ)で形成されたＴＦＴは、非晶
質シリコン(アモルファスシリコン 以下Ａ−Ｓｉ)で形成されたＴＦＴよりも電界効果移
動度が高く、ＯＮ電流が大きいため、発光装置に用いるトランジスタとしてより適してい
る。
【００１２】
反面、Ｐ−Ｓｉで形成されたＴＦＴは、結晶粒界における欠陥に起因して、その電気的
特性にばらつきが生じやすいといった問題点を有している。
【００１３】
図８に示した画素において、ＴＦＴのしきい値、例えば駆動用ＴＦＴ８０４のしきい値
が画素ごとにばらつくと、異なる画素に同じ映像信号を入力した場合にも、しきい値ばら
つきに応じてＴＦＴのドレイン電流値がばらつくため、ＥＬ素子８０６の輝度に差が生ず
る。アナログ階調方式を採用している表示装置の場合、これが特に問題となっていた。
【００１４】
最近、このようなＴＦＴのしきい値ばらつきを補正することの出来るものが提案されて
いる。その内の一例としては、図１０に示すような構成が挙げられる（特許文献１参照）
。
【００１５】
図１０に示した画素は、ソース信号線１００１、第１〜第３のゲート信号線１００２〜
１００４、ＴＦＴ１００５〜１００８、容量手段１００９(Ｃ2)、１０１０(Ｃ1)、ＥＬ素
子１０１１、電流供給線１０１２、電源線１０１３を有する。
【００１６】
ＴＦＴ１００５のゲート電極は、第１のゲート信号線１００２に接続され、第１の電極
は、ソース信号線１００１に接続され、第２の電極は、容量手段１００９の第１の電極に
接続されている。容量手段１００９の第２の電極は、容量手段１０１０の第１の電極に接
続され、容量手段１０１０の第２の電極は、電流供給線１０１２に接続されている。ＴＦ
Ｔ１００６のゲート電極は、容量手段１００９の第２の電極および容量手段１０１０の第
１の電極に接続され、第１の電極は、電流供給線１０１２に接続され、第２の電極は、Ｔ
ＦＴ１００７の第１の電極およびＴＦＴ１００８の第１の電極に接続されている。ＴＦＴ
１００７のゲート電極は、第２のゲート信号線１００３に接続され、第２の電極は、容量
手段１００９の第２の電極に接続されている。ＴＦＴ１００８のゲート電極は、第３のゲ
ート信号線１００４に接続され、第２の電極は、ＥＬ素子１０１１の第１の電極に接続さ
れている。ＥＬ素子１０１１の第２の電極は、電源線１０１３に接続され、電流供給線１
０１２とは互いに電位差を有する。
【００１７】
図１０(Ａ)(Ｂ)および図１１(Ａ)〜(Ｆ)を用いて、動作について説明する。図１０(Ｂ)
は、ソース信号線１００１、第１〜第３のゲート信号線１００２〜１００４に入力される
映像信号およびパルスのタイミングを示しており、図１１に示す各動作に合わせて、I〜V
IIIの区間に分割している。また、図１０に示した画素の一例では、４つのＴＦＴを用い
て構成され、その極性はいずれもＰチャネル型である。よって、ゲート電極にＬレベルが
入力されてＯＮし、Ｈレベルが入力されてＯＦＦするものとする。また、ソース信号線１
００１に入力される映像信号は、ここでは入力される期間のみを示すためパルス状に示さ
れているが、アナログ階調方式の場合、所定のアナログ量の電位をとる。
【００１８】
まず、第１および第３のゲート信号線１００２、１００４がＬレベルとなり、ＴＦＴ１
００５、１００８がＯＮする(区間I)。続いて第２のゲート信号線１００３がＬレベルと
なり、ＴＦＴ１００７がＯＮする。ここで、図１１(Ａ)に示すように、容量手段１００９
、１０１０に電荷が貯まり、容量手段１０１０の両電極間の電位差、つまり容量手段１０
１０に保持されている電圧が、ＴＦＴ１００６のしきい値|Ｖth|を上回ったところで、Ｔ
ＦＴ１００６がＯＮする(区間II)。
【００１９】
続いて、第３のゲート信号線１００４がＨレベルとなって、ＴＦＴ１００８がＯＦＦす
る。すると、容量手段１００９、１０１０に貯まっていた電荷が再び移動し、容量手段１
０１０に保持されている電圧は、やがて|Ｖth|に等しくなる。このとき、図１１(Ｂ)にも
示すように、電流供給線１０１２、ソース信号線１００１の電位はいずれもＶDDであるの
で、容量手段１００９においても、保持されている電圧は|Ｖth|に等しくなる。よって、
やがてＴＦＴ１００６がＯＦＦする。
【００２０】
前述のように、容量手段１００９、１０１０に保持されている電圧が|Ｖth|に等しくな
った後、第２のゲート信号線１００３がＨレベルとなり、ＴＦＴ１００７がＯＦＦする(
区間IV)。この動作により、図１１(Ｃ)に示すように、容量手段１００９において|Ｖth|
が保持される。
【００２１】
このとき、容量手段１０１０(Ｃ1)に保持されている電荷Ｑ1について、式(１)のような
関係が成立する。同時に、容量手段１００９(Ｃ2)に保持されている電荷Ｑ2について、式
(２)のような関係が成立する。
【００２２】
【数１】
【００２３】
【数２】
【００２４】
続いて、図１１(Ｄ)に示すように、映像信号の入力が行われる(区間V)。ソース信号線
１００１に映像信号が出力されてきて、その電位がＶDDから映像信号の電位ＶData(ここ
では、ＴＦＴ１００６がＰチャネル型であるので、ＶDD＞ＶDataとする)となる。このと
きの、ＴＦＴ１００６のゲート電極の電位をＶPとし、このノードにおける電荷をＱとす
ると、容量手段１００９、１０１０とを含めた電荷保存則により、式(３)(４)のような関
係が成立する。
【００２５】
【数３】
【００２６】
【数４】
【００２７】
式(１)〜(４)より、ＴＦＴ１００６のゲート電極の電位ＶPは、式(５)で表される。
【００２８】
【数５】
【００２９】
よって、ＴＦＴ１００６のゲート・ソース間電圧ＶGSは、式(６)で表される。
【００３０】
【数６】
【００３１】
式(６)右辺には、Ｖthの項が含まれる。すなわち、ソース信号線１００１より入力され
る映像信号には、その画素におけるＴＦＴ１００６のしきい値電圧が上乗せされて容量手
段１００９、１０１０によって保持される。
【００３２】
映像信号の入力が完了すると、第１のゲート信号線１００２がＨレベルとなってＴＦＴ
１００５がＯＦＦする(区間VI)。その後、ソース信号線１００１は所定の電位に戻る(区
間VII)。以上の動作によって、映像信号の画素への書き込み動作が完了する(図１１(Ｅ))
。
【００３３】
続いて、第３のゲート信号線１００４がＬレベルとなり、ＴＦＴ１００８がＯＮし、Ｅ
Ｌ素子１０１１に図１１(Ｆ)に示すように電流が流れることによってＥＬ素子１０１１が
発光する。このときＥＬ素子１０１１に流れる電流値は、ＴＦＴ１００６のゲート・ソー
ス間電圧に従ったものであり、ＴＦＴ１００６を流れるドレイン電流ＩDSは、式(７)で表
される。
【００３４】
【数７】
【００３５】
式(７)より、ＴＦＴ１００６のドレイン電流ＩDSは、しきい値Ｖthの値に依存しないこ
とがわかる。よって、画素ごとにＴＦＴ１００６のしきい値がばらついたとしても、それ
ぞれの画素のＥＬ素子１０１１に流れる電流値は変わらない。よって、映像信号ＶDataに
従った電流が正しくＥＬ素子１０１１を流れる。
【先行技術文献】
【特許文献】
【００３６】
【特許文献１】国際公開第９８／４８４０３号パンフレット（Ｐ２５、Ｆｉｇ３、Ｆｉｇ４）
【発明の概要】
【発明が解決しようとする課題】
【００３７】
しかし、前述の構成の場合、式(７)において、ドレイン電流ＩDSは、容量Ｃ1、Ｃ2の値
に依存する。すなわち、容量手段１００９、１０１０の容量値がばらついた場合、ドレイ
ン電流ＩDSがばらついてしまうことになる。
【００３８】
そこで本発明では、入力された信号に、ＴＦＴのしきい値電圧に対応した電圧を加えた
（または減じた）信号を出力することができる半導体装置を提供することを目的とする。
更に、当該信号をＴＦＴのゲートに入力することによって、ＴＦＴのしきい値電圧のばら
つきによる当該ＴＦＴのドレイン電流のばらつきを補正することの可能な半導体装置を提
供することを目的とする。
【課題を解決するための手段】
【００３９】
本発明の動作原理を、図１４を用いて説明する。図１４(Ａ)(Ｂ)のような回路を考える
。スイッチング素子１４０３、１４１３は、それぞれ信号の入力(Signal)によって制御さ
れる素子であり、導通、非導通の状態をとれるものであれば良い。例えば、ＴＦＴのよう
に、入力信号によってＯＮ、ＯＦＦの選択が出来るものであれば良い。
【００４０】
また、素子の両端の電極に電位差を与えたとき、単一方向にのみ電流を生ずる素子を、
整流性素子と定義する。整流性素子としては、ダイオードや、ゲート・ドレイン間を短絡
(このような状態をダイオード接続と表記する)したＴＦＴが挙げられる。
【００４１】
図１４(Ａ)(Ｂ)に示すように、スイッチング素子１４０３、１４１３、容量手段１４０
２、１４１２、整流性素子１４０１、１４１１をそれぞれ接続した回路を考える。整流性
素子１４０１はＰチャネル型ＴＦＴを用いたものであり、整流性素子１４１１はＮチャネ
ル型ＴＦＴを用いたものである。
【００４２】
ここで、回路のそれぞれの端子を、α、β、γ、δとする。端子α〜γには、それぞれ
ある一定電位が与えられているとする。図１４(Ａ)の場合、端子α、βに与えられている
電位はＶSS、端子γに与えられている電位はＶReset(≧ＶSS＋|ＶthＰ|：ＶthＰは１４０
１のしきい値)とし、図１４(Ｂ)の場合、端子α、βに与えられている電位はＶX、端子γ
に与えられている電位はＶReset(≦ＶX−|ＶthＮ|：ＶthＮは１４１１のしきい値)とする
。
【００４３】
今、図１４(Ｃ)においてｉで示される期間で、スイッチング素子１４０３、１４１３が
導通する。すると、図１４(Ａ)において、整流性素子であるＴＦＴ１４０１のゲート電極
およびドレイン電極の電位が低下し、ＶSSとなる。一方、図１４(Ｂ)においては、整流性
素子であるＴＦＴ１４１１のゲート電極およびドレイン電極の電位が上昇し、ＶXとなる
。ＴＦＴ１４０１、１４１１のいずれにおいても、ソース・ドレイン間電圧がそのしきい
値電圧の絶対値を上回るため、ＯＮする。
【００４４】
続いて、図１４(Ｃ)においてiiで示される期間で、スイッチング素子１４０３、１４１
３が非導通となる。このとき、ＴＦＴ１４０１、１４１１はともにＯＮしているのでそれ
ぞれのソース・ドレイン間に電流が生じ、図１４(Ａ)におけるＴＦＴ１４０１のゲート電
極およびドレイン電極の電位は上昇し、図１４(Ｂ)におけるＴＦＴ１４１１のゲート電極
およびドレイン電極の電位は下降する。したがって、ＴＦＴ１４０１、１４１１のソース
・ドレイン間電圧、つまりＴＦＴ１４０１、１４１１のゲート・ソース間電圧が小さくな
っていく。
【００４５】
やがて、ＴＦＴ１４０１、１４１１のゲート・ソース間電圧は、それぞれのＴＦＴのし
きい値電圧の絶対値に等しくなる。これにより、ＴＦＴ１４０１、１４１１はＯＦＦする
。このときの、ＴＦＴ１４０１、１４１１のドレイン電極の電位と、端子αとの電位差は
、容量手段１４０２、１４１２によってそれぞれ保持される。
【００４６】
よって、図１４(Ｃ)においてiiiで示される期間で、図１４(Ａ)においては、端子δよ
り、ＶReset−|ＶthＰ|が出力され、図１４(Ｂ)においては、端子δより、ＶReset＋|Ｖt
hＮ|が出力される。
【００４７】
図１４(Ａ)(Ｂ)いずれの場合も、ＴＦＴ１４０１、１４１１のしきい値電圧を取り出す
ことが出来ているのがわかる。例えば、この状態で端子αに信号の入力があると、容量手
段１４０２、１４１２による容量結合により、端子δは入力された信号の電圧分だけ、電
位が変化する。端子δには、あらかじめＴＦＴのしきい値電圧が現れていることから、信
号の入力に対し、ＴＦＴのしきい値電圧分の補正がかかったことになる。
【００４８】
動作原理を同じくした他の構成として、図１４(Ｄ)(Ｅ)に示すように、スイッチング素
子１４０３に代えて、ダイオード１４１０、もしくは容量手段１４２０を設け、端子βの
電位を低く(ここではＶSS)することにより、ＴＦＴ１４０１のゲート電極およびドレイン
電極の電位を下げるようにしても良い。このとき、端子δの電位は、（ＶSS＋|ＶthＤ|：
ＶthＤはダイオード１４１０のしきい値）まで降下しうる。図１４(Ｄ)の場合、一度ＴＦ
Ｔ１４０１のゲート電極およびドレイン電極の電位が下がった後は、端子βの電位を上げ
れば(ここではＶDD)、逆方向の電流は流れないので、スイッチング素子を非導通としたの
と同様となる。
【００４９】
なお、ＴＦＴ１４０１はＰチャネル型ＴＦＴを用いているが、Ｎチャネル型ＴＦＴでも
良い。この場合、端子γ側にＴＦＴ１４０１のドレイン電極およびゲート電極が接続され
る。同様に、ＴＦＴ１４１１はＮチャネル型ＴＦＴを用いているが、Ｐチャネル型ＴＦＴ
でも良い。この場合、端子γ側にＴＦＴ１４１１のドレイン電極およびゲート電極が接続
される。
【００５０】
また、ＴＦＴ１４０１、１４１１は、それぞれダイオードを用いても良い。ここで用い
るダイオードには、通常のＰＮ接合を有するダイオードの他、前述のダイオード接続ＴＦ
Ｔを用いても良い。
【００５１】
ここでは、発光装置におけるＴＦＴのしきい値ばらつきを補正し、ＥＬ素子の輝度ばら
つきを低減することを課題とし、それに対する解決方法として述べているが、本発明の動
作原理は、発光装置におけるＴＦＴのしきい値ばらつきを補正するためだけにとどまらず
、他の電子回路にももちろん応用が可能である。
【００５２】
本発明の構成を以下に記す。
【００５３】
本発明の半導体装置は、 整流性素子と、容量手段と、スイッチング素子とを有し、前
記整流性素子の第１の電極は、前記容量手段の第１の電極および、前記スイッチング素子
の第１の電極と電気的に接続されていることを特徴としている。
【００５４】
本発明の半導体装置は、 第１の整流性素子と、第２の整流性素子と、容量手段とを有
し、 前記第１の整流性素子の第１の電極は、前記容量手段の第１の電極および、前記第
２の整流性素子の第１の電極と電気的に接続されていることを特徴としている。
【００５５】
本発明の半導体装置は、 整流性素子と、容量手段と、スイッチング素子とを有し、
前記整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記整流性素子の第
２の電極は、前記容量手段の第１の電極および、前記スイッチング素子の第１の電極と電
気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電位Ｖ2が与え
られ、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−ＶDa
ta)以上Ｖ3以下の電位を有する信号が入力される半導体装置であって、 前記整流性素子
のしきい値電圧がＶthであるとき、 前記整流性素子の第２の電極より、(Ｖ1＋|Ｖth|)
、Ｖ2、(Ｖ1＋|Ｖth|±ＶData)のいずれかの電位を有する信号を得ることを特徴としてい
る。
【００５６】
本発明の半導体装置は、 整流性素子と、容量手段と、スイッチング素子とを有し、
前記整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記整流性素子の第
２の電極は、前記容量手段の第１の電極および、前記スイッチング素子の第１の電極と電
気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電位Ｖ2が与え
られ、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−ＶDa
ta)以上Ｖ3以下の電位を有する信号が入力される半導体装置であって、 前記整流性素子
のしきい値電圧がＶthであるとき、 前記整流性素子の第２の電極より、(Ｖ1−|Ｖth|)
、Ｖ2、(Ｖ1−|Ｖth|±ＶData)のいずれかの電位を有する信号を得ることを特徴としてい
る。
【００５７】
本発明の半導体装置は、 第１の整流性素子と、第２の整流性素子と、容量手段とを有
し、 前記第１の整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記第
１の整流性素子の第２の電極は、前記容量手段の第１の電極および、前記第２の整流性素
子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極には、Ｖ2以
上Ｖ2'以下の電位を有する第１の信号が入力され、 前記容量手段の第２の電極には、Ｖ
3以上(Ｖ3＋ＶData)以下、または(Ｖ3−ＶData)以上Ｖ3以下の電位を有する第２の信号が
入力される半導体装置であって、 前記第１の整流性素子のしきい値電圧がＶth１、前記
第２の整流性素子のしきい値電圧がＶth２であるとき、 前記第１の整流性素子の第２の
電極より、(Ｖ1−|Ｖth１|)、（Ｖ2＋Ｖth２）、（Ｖ1−|Ｖth１|±ＶData）のいずれか
の電位を有する信号を得ることを特徴としている。
【００５８】
本発明の半導体装置は、 第１の整流性素子と、第２の整流性素子と、容量手段とを有
し、 前記第１の整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記第
１の整流性素子の第２の電極は、前記容量手段の第１の電極および、前記第２の整流性素
子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極には、Ｖ2以
上Ｖ2'以下の電位の電圧振幅を有する第１の信号が入力され、 前記容量手段の第２の電
極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−ＶData)以上Ｖ3以下の電位を有する第
２の信号が入力される半導体装置であって、 前記第１の整流性素子のしきい値電圧がＶ
th１、前記第２の整流性素子のしきい値電圧がＶth２であるとき、 前記第１の整流性素
子の第２の電極より、(Ｖ1＋Ｖth１)、（Ｖ2'−Ｖth２）、（Ｖ1＋Ｖth１±ＶData）のい
ずれかの電位を有する信号を得ることを特徴としている。
【００５９】
本発明の半導体装置は、 前記整流性素子は、ゲート・ドレイン間を接続したトランジ
スタを用いてなり、 前記ゲート・ドレイン間を接続したトランジスタがＮチャネル型で
あるとき、Ｖ1＜Ｖ2であり、 前記ゲート・ドレイン間を接続したトランジスタがＰチャ
ネル型であるとき、Ｖ1＞Ｖ2であることを特徴としている。
【００６０】
本発明の半導体装置は、 前記第１の整流性素子は、ゲート・ドレイン間を接続したト
ランジスタを用いてなり、 前記ゲート・ドレイン間を接続したトランジスタがＮチャネ
ル型であるとき、Ｖ1＜Ｖ2であり、 前記ゲート・ドレイン間を接続したトランジスタが
Ｐチャネル型であるとき、Ｖ1＞Ｖ2であることを特徴としている。
【００６１】
本発明の半導体装置は、 前記半導体装置は、さらにトランジスタを有し、 前記トラ
ンジスタのゲート電極は、前記容量手段の第１の電極と電気的に接続されていることを特
徴としている。
【００６２】
本発明の半導体装置は、 複数の画素を有する半導体装置であって、 前記複数の画素
はそれぞれ、 ソース信号線と、第１および第２のゲート信号線と、リセット用電源線と
、電流供給線と、第１乃至第４のトランジスタと、容量手段と、発光素子とを有し、 前
記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第
１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１
の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタの
ゲート電極および第１の電極と、前記第３のトランジスタのゲート電極と電気的に接続さ
れ、 前記第２のトランジスタの第２の電極は、前記リセット用電源線と電気的に接続さ
れ、 前記第３のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第
２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記第４のトランジスタ
のゲート電極は、前記第２のゲート信号線と電気的に接続され、第１の電極は、前記ソー
ス信号線もしくは、前記第１のトランジスタの第２の電極と電気的に接続され、第２の電
極は、前記第２のトランジスタのゲート電極および第１の電極と、前記第３のトランジス
タのゲート電極と電気的に接続されていることを特徴としている。
【００６３】
本発明の半導体装置は、 複数の画素を有する半導体装置であって、 前記複数の画素
はそれぞれ、 ソース信号線と、第１および第２のゲート信号線と、リセット用電源線と
、電流供給線と、第１乃至第３のトランジスタと、容量手段と、ダイオードと、発光素子
とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的
に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記
容量手段の第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２の
トランジスタのゲート電極および第１の電極と、前記第３のトランジスタのゲート電極と
電気的に接続され、 前記第２のトランジスタの第２の電極は、前記リセット用電源線と
電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電流供給線と電気的
に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記ダイ
オードの第１の電極は、前記第２のトランジスタのゲート電極および第１の電極と、前記
第３のトランジスタのゲート電極と電気的に接続され、第２の電極は、前記第２のゲート
信号線と電気的に接続されていることを特徴としている。
【００６４】
本発明の半導体装置は、 複数の画素を有する半導体装置であって、 前記複数の画素
はそれぞれ、 ソース信号線と、第１および第２のゲート信号線と、リセット用電源線と
、電流供給線と、第１乃至第３のトランジスタと、第１および第２の容量手段と、発光素
子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気
的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前
記第１の容量手段の第１の電極と電気的に接続され、 前記第１の容量手段の第２の電極
は、前記第２のトランジスタのゲート電極および第１の電極と、前記第３のトランジスタ
のゲート電極と電気的に接続され、 前記第２のトランジスタの第２の電極は、前記リセ
ット用電源線と電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電流
供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続さ
れ、 前記第２の容量手段の第１の電極は、前記第２のトランジスタのゲート電極および
第１の電極と、前記第３のトランジスタのゲート電極と電気的に接続され、第２の電極は
、前記第２のゲート信号線と電気的に接続されていることを特徴としている。
【００６５】
本発明の半導体装置は、 複数の画素を有する半導体装置であって、 前記複数の画素
はそれぞれ、 ソース信号線と、第１乃至第３のゲート信号線と、リセット用電源線と、
電流供給線と、第１乃至第５のトランジスタと、第１および第２の容量手段と、発光素子
とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的
に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記
第１の容量手段の第１の電極と電気的に接続され、 前記第１の容量手段の第２の電極は
、前記第２のトランジスタのゲート電極および第１の電極と、前記第３のトランジスタの
ゲート電極と電気的に接続され、 前記第２のトランジスタの第２の電極は、前記リセッ
ト用電源線と電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電流供
給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され
、 前記第４のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続さ
れ、第１の電極は、前記ソース信号線もしくは、前記第１のトランジスタの第２の電極と
電気的に接続され、第２の電極は、前記第２のトランジスタのゲート電極および第１の電
極と、前記第３のトランジスタのゲート電極と電気的に接続され、 前記第２の容量手段
の第１の電極は、前記第１のトランジスタの第２の電極と電気的に接続され、第２の電極
は、前記第３のトランジスタの第２の電極と電気的に接続され、 前記第５のトランジス
タのゲート電極は、前記第３のゲート信号線と電気的に接続され、第１の電極は、前記第
３のトランジスタの第２の電極と電気的に接続され、第２の電極は、前記発光素子の第２
の電極の電位に等しいか、それより低い電源電位に接続されていることを特徴としている
。
【００６６】
本発明の半導体装置は、 前記半導体装置は、さらに消去用ゲート信号線と、消去用ト
ランジスタとを有し、 前記消去用トランジスタのゲート電極は、前記消去用ゲート信号
線と電気的に接続され、第１の電極は、前記電流供給線と電気的に接続され、第２の電極
は、前記第３のトランジスタのゲート電極と電気的に接続されていることを特徴としてい
る。
【００６７】
本発明の半導体装置は、 前記半導体装置は、さらに消去用ゲート信号線と、消去用ト
ランジスタとを有し、 前記消去用トランジスタのゲート電極は、前記消去用ゲート信号
線と電気的に接続され、第１の電極は、前記電流供給線と電気的に接続され、第２の電極
は、前記第１のトランジスタの第２の電極と電気的に接続されていることを特徴としてい
る。
【００６８】
本発明の半導体装置は、 前記半導体装置は、さらに消去用ゲート信号線と、消去用ト
ランジスタとを有し、 前記消去用トランジスタは、前記電流供給線と前記第３のトラン
ジスタの第１の電極との間、もしくは、前記第３のトランジスタの第２の電極と、前記発
光素子の第１の電極との間に設けられ、前記消去用トランジスタのゲート電極は、前記消
去用ゲート信号線と電気的に接続されていることを特徴としている。
【００６９】
本発明の半導体装置は、 前記第２のトランジスタと、前記第３のトランジスタとは、
同一極性であることを特徴としている。
【００７０】
本発明の半導体装置の駆動方法は、 整流性素子と、容量手段と、スイッチング素子と
を有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記整流
性素子の第２の電極は、前記容量手段の第１の電極および、前記スイッチング素子の第１
の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電位
Ｖ2が与えられ、 前記整流性素子のしきい値電圧がＶthであるとき、 前記スイッチン
グ素子を導通して、前記整流性素子の第２の電極の電位をＶ2とする第１のステップと、
前記第１のステップから、前記スイッチング素子を非導通とし、前記整流性素子の両電
極間の電圧を、しきい値Ｖthに収束させ、前記整流性素子の第２の電極の電位を（Ｖ1＋
Ｖth）とする第２のステップとを有することを特徴としている。
【００７１】
本発明の半導体装置の駆動方法は、 整流性素子と、容量手段と、スイッチング素子と
を有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記整流
性素子の第２の電極は、前記容量手段の第１の電極および、前記スイッチング素子の第１
の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電位
Ｖ2が与えられ、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(
Ｖ3−ＶData)以上Ｖ3以下の電位を有する信号が入力され、 前記整流性素子のしきい値
電圧がＶthであるとき、 前記スイッチング素子を導通して、前記整流性素子の第２の電
極の電位をＶ2とする第１のステップと、 前記第１のステップから、前記スイッチング
素子を非導通とし、前記整流性素子の両電極間の電圧を、しきい値Ｖthに収束させ、前記
整流性素子の第２の電極の電位を（Ｖ1＋Ｖth）とする第２のステップと、 前記容量手
段の第２の電極の電位をＶDataだけ変化させ、前記整流性素子の第２の電極の電位を(Ｖ1
＋Ｖth±ＶData)とする第３のステップとを有することを特徴としている。
【００７２】
本発明の半導体装置の駆動方法は、 整流性素子と、容量手段と、スイッチング素子と
を有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記整流
性素子の第２の電極は、前記容量手段の第１の電極および、前記スイッチング素子の第１
の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電位
Ｖ2が与えられ、 前記整流性素子のしきい値電圧がＶthであるとき、 前記スイッチン
グ素子を導通して、前記整流性素子の第２の電極の電位をＶ2とする第１のステップと、
前記第１のステップから、前記スイッチング素子を非導通とし、前記整流性素子の両電
極間の電圧を、しきい値Ｖthに収束させ、前記整流性素子の第２の電極の電位を（Ｖ1−|
Ｖth|）とする第２のステップとを有することを特徴としている。
【００７３】
本発明の半導体装置の駆動方法は、 整流性素子と、容量手段と、スイッチング素子と
を有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1が与えられ、前記整流
性素子の第２の電極は、前記容量手段の第１の電極および、前記スイッチング素子の第１
の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電位
Ｖ2が与えられ、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(
Ｖ3−ＶData)以上Ｖ3以下の電位を有する信号が入力され、 前記整流性素子のしきい値
電圧がＶthであるとき、 前記スイッチング素子を導通して、前記整流性素子の第２の電
極の電位をＶ2とする第１のステップと、 前記第１のステップから、前記スイッチング
素子を非導通とし、前記整流性素子の両電極間の電圧を、しきい値Ｖthに収束させ、前記
整流性素子の第２の電極の電位を（Ｖ1−|Ｖth|）とする第２のステップと、 前記容量
手段の第２の電極の電位をＶDataだけ変化させ、前記整流性素子の第２の電極の電位を(
Ｖ1−|Ｖth|±ＶData)とする第３のステップとを有することを特徴としている。
【００７４】
本発明の半導体装置の駆動方法は、 前記半導体装置は、さらにトランジスタを有し、
前記トランジスタのゲート電極は、前記整流性素子の第２の電極と電気的に接続されて
いることを特徴としている。
【００７５】
本発明の半導体装置の駆動方法は、 第１の整流性素子と、第２の整流性素子と、容量
手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電位Ｖ1が与えら
れ、前記第１の整流性素子の第２の電極は、前記容量手段の第１の電極および、前記第２
の整流性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極に
は、Ｖ2以上Ｖ2'以下の電位を有する第１の信号が入力され、 前記第１の整流性素子の
しきい値電圧がＶth１、前記第２の整流性素子のしきい値電圧がＶth２であるとき、 前
記第２の容量手段の第２の電極の電位をＶ2とし、前記第１の整流性素子の第２の電極の
電位を（Ｖ2＋Ｖth２）とする第１のステップと、 前記第１のステップから、前記第２
の容量手段の第２の電極の電位をＶ2'とし、前記第１の整流性素子の両電極間の電圧を、
しきい値Ｖth１に収束させ、前記整流性素子の第２の電極の電位を（Ｖ1−|Ｖth１|）と
する第２のステップとを有することを特徴としている。
【００７６】
本発明の半導体装置の駆動方法は、 第１の整流性素子と、第２の整流性素子と、容量
手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電位Ｖ1が与えら
れ、前記第１の整流性素子の第２の電極は、前記容量手段の第１の電極および、前記第２
の整流性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極に
は、Ｖ2以上Ｖ2'以下の電位を有する第１の信号が入力され、 前記容量手段の第２の電
極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−ＶData)以上Ｖ3以下の電位を有する第
２の信号が入力され、 前記第１の整流性素子のしきい値電圧がＶth１、前記第２の整流
性素子のしきい値電圧がＶth２であるとき、 前記第２の容量手段の第２の電極の電位を
Ｖ2とし、前記第１の整流性素子の第２の電極の電位を（Ｖ2＋Ｖth２）とする第１のステ
ップと、 前記第１のステップから、前記第２の容量手段の第２の電極の電位をＶ2'とし
、前記第１の整流性素子の両電極間の電圧を、しきい値Ｖth１に収束させ、前記整流性素
子の第２の電極の電位を（Ｖ1−|Ｖth１|）とする第２のステップと、 前記容量手段の
第２の電極の電位をＶDataだけ変化させ、前記第１の整流性素子の第２の電極の電位を(
Ｖ1−|Ｖth１|±ＶData)とする第３のステップとを有することを特徴としている。
【００７７】
本発明の半導体装置の駆動方法は、 第１の整流性素子と、第２の整流性素子と、容量
手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電位Ｖ1が与えら
れ、前記第１の整流性素子の第２の電極は、前記容量手段の第１の電極および、前記第２
の整流性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極に
は、Ｖ2以上Ｖ2'以下の電位を有する第１の信号が入力され、 前記第１の整流性素子の
しきい値電圧がＶth１、前記第２の整流性素子のしきい値電圧がＶth２であるとき、 前
記第２の容量手段の第２の電極の電位をＶ2'とし、前記第１の整流性素子の第２の電極の
電位を（Ｖ2'−|Ｖth２|）とする第１のステップと、 前記第１のステップから、前記第
２の容量手段の第２の電極の電位をＶ2とし、前記第１の整流性素子の両電極間の電圧を
、しきい値Ｖth１に収束させ、前記整流性素子の第２の電極の電位を（Ｖ1＋Ｖth１）と
する第２のステップとを有することを特徴としている。
【００７８】
本発明の半導体装置の駆動方法は、 第１の整流性素子と、第２の整流性素子と、容量
手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電位Ｖ1が与えら
れ、前記第１の整流性素子の第２の電極は、前記容量手段の第１の電極および、前記第２
の整流性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極に
は、Ｖ2以上Ｖ2'以下の電位を有する第１の信号が入力され、 前記容量手段の第２の電
極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−ＶData)以上Ｖ3以下の電位を有する第
２の信号が入力され、 前記第１の整流性素子のしきい値電圧がＶth１、前記第２の整流
性素子のしきい値電圧がＶth２であるとき、 前記第２の容量手段の第２の電極の電位を
Ｖ2'とし、前記第１の整流性素子の第２の電極の電位を（Ｖ2'−|Ｖth２|）とする第１の
ステップと、 前記第１のステップから、前記第２の容量手段の第２の電極の電位をＶ2
とし、前記第１の整流性素子の両電極間の電圧を、しきい値Ｖth１に収束させ、前記整流
性素子の第２の電極の電位を（Ｖ1＋Ｖth１）とする第２のステップと、 前記容量手段
の第２の電極の電位をＶDataだけ変化させ、前記第１の整流性素子の第２の電極の電位を
(Ｖ1＋Ｖth１±ＶData)とする第３のステップとを有することを特徴としている。
【００７９】
本発明の半導体装置の駆動方法は、 前記半導体装置は、さらにトランジスタを有し、
前記トランジスタのゲート電極は、前記第１の整流性素子の第２の電極と電気的に接続
されていることを特徴としている。
【００８０】
本発明の半導体装置の駆動方法は、 前記整流性素子は、ゲート・ドレイン間を接続し
たトランジスタを用いてなり、 前記トランジスタがＮチャネル型であるとき、Ｖ1＜Ｖ2
であり、 前記トランジスタがＰチャネル型であるとき、Ｖ1＞Ｖ2であることを特徴とし
ている。
【００８１】
本発明の半導体装置の駆動方法は、 前記第１の整流性素子は、ゲート・ドレイン間を
接続したトランジスタを用いてなり、 前記トランジスタがＮチャネル型であるとき、Ｖ
1＜Ｖ2であり、 前記トランジスタがＰチャネル型であるとき、Ｖ1＞Ｖ2であることを特
徴としている。
【発明の効果】
【００８２】
本発明によると、容量手段の容量値等のばらつきの影響等を受けることなく、正常にＴ
ＦＴのしきい値ばらつきを補正することが出来る。さらに、図１０、１１に示したような
構成によってしきい値補正を行う場合、１水平期間内に行う動作が多かったのに対して、
本発明はより簡単な動作原理に基づいており、動作タイミングも簡単なため、回路の高速
動作が可能となり、特にデジタル階調方式と時間階調方式とを組み合わせた方法によって
表示を行う際に、よりビット数の高い映像信号を用いて高品質な映像の表示が可能となる
。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施形態と、その動作を説明する図。
【図２】本発明の一実施形態と、その動作を説明する図。
【図３】本発明の一実施形態と、その動作を説明する図。
【図４】本発明の一実施形態と、その動作を説明する図。
【図５】本発明の一実施形態と、その動作を説明する図。
【図６】本発明の一実施形態と、その動作を説明する図。
【図７】本発明の一実施形態と、その動作を説明する図。
【図８】一般的な発光装置における画素の構成を示す図。
【図９】デジタル階調方式と時間階調方式とを組み合わせた方法を説明する図。
【図１０】ＴＦＴのしきい値ばらつき補正が可能な発光装置の画素の一例と、その動作を説明する図。
【図１１】ＴＦＴのしきい値ばらつき補正が可能な発光装置の画素の一例と、その動作を説明する図。
【図１２】本発明において、デジタル階調方式と時間階調方式とを組み合わせた方法を用いる場合の動作を説明する図。
【図１３】本発明が適用可能な電子機器の例を示す図。
【図１４】本発明の動作原理を説明する図。
【図１５】発光装置の上面図および断面図。
【図１６】本発明の一実施形態と、その動作を説明する図。
【図１７】本発明の一実施形態と、その動作を説明する図。
【図１８】アナログ信号方式による発光装置の概要を説明する図。
【図１９】図１８にて用いるソース信号線駆動回路およびゲート信号線駆動回路の構成例を示す図。
【図２０】デジタル信号方式による発光装置の概要を説明する図。
【図２１】図２０にて用いるソース信号線駆動回路およびゲート信号線駆動回路の構成例を示す図。
【図２２】図１に示した構成の画素のレイアウト例を示す図。
【図２３】本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図２４】本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図２５】本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図２６】本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【発明を実施するための形態】
【００８４】
（実施の形態１）図１(Ａ)に、本発明の第１の実施形態を示す。本実施形態は、ソース信
号線１０１、第１、第２のゲート信号線１０２、１０３、ＴＦＴ１０４〜１０７、容量手
段１０８、ＥＬ素子１０９、リセット用電源線１１０、電流供給線１１１、電源線１１２
を有する。さらに、映像信号を保持するための保持容量手段１１３を設けても良い。
【００８５】
ＴＦＴ１０４のゲート電極は、第１のゲート信号線１０２に接続され、第１の電極は、
ソース信号線１０１に接続され、第２の電極は、容量手段１０８の第１の電極に接続され
ている。ＴＦＴ１０５のゲート電極と第１の電極とは互いに接続されて容量手段１０８の
第２の電極に接続され、ＴＦＴ１０５の第２の電極は、リセット用電源線１１０に接続さ
れている。ＴＦＴ１０６のゲート電極は、容量手段１０８の第２の電極、ＴＦＴ１０５の
ゲート電極、および第１の電極に接続され、ＴＦＴ１０６の第１の電極は、電流供給線１
１１に接続され、第２の電極は、ＥＬ素子１０９の第１の電極に接続されている。ＥＬ素
子１０９の第２の電極は、電源線１１２に接続され、電流供給線１１１とは互いに電位差
を有している。ＴＦＴ１０７のゲート電極は、第２のゲート信号線１０３に接続され、第
１の電極はソース信号線１０１に接続され、第２の電極は、ＴＦＴ１０６のゲート電極に
接続されている。保持容量手段１１３を設ける場合には、ＴＦＴ１０６のゲート電極と、
電流供給線１１１等の定電位を得られる部位との間に設ければ良い。
【００８６】
図１(Ｂ)は、第１、第２のゲート信号線に入力されるパルスのタイミングを示している
。図１および図２(Ａ)〜(Ｄ)を用いて、動作について説明する。なお、ここではＴＦＴ１
０４、１０７はＮチャネル型ＴＦＴ、ＴＦＴ１０５、１０６はＰチャネル型ＴＦＴを用い
て構成しているが、ＴＦＴ１０４、１０７に関しては単にスイッチング素子として機能す
れば良く、その極性は問わない。
【００８７】
リセット用電源線１１０の電位がＶReset、電流供給線１１１の電位がＶDDであり、ＶR
eset＜ＶDDとする。まず、ソース信号線１０１の電位がＶSS(＜ＶReset)となり、さらに
第２のゲート信号線１０３がＨレベルとなってＴＦＴ１０７がＯＮする。すると、ＴＦＴ
１０５、１０６のゲート電極の電位が降下していく。やがて、ＴＦＴ１０６のゲート・ソ
ース間電圧がしきい値よりも低くなってＯＮし、続いてＴＦＴ１０５のゲート・ソース間
電圧がしきい値よりも低くなってＯＮする(図２(Ａ))。このとき、図２（Ａ）においては
、ＴＦＴ１０４はＯＦＦしているが、この期間でＯＮしていても構わない。
【００８８】
ＴＦＴ１０５がＯＮすると、リセット用電源線１１０〜ＴＦＴ１０５〜ＴＦＴ１０７〜
ソース信号線１０１に電流パスが生ずる。よって、ＴＦＴ１０５がＯＮした後、すぐに第
２のゲート信号線１０３をＬレベルとして、ＴＦＴ１０７をＯＦＦする。同時に、第１の
ゲート信号線１０２をＨレベルとし、ＴＦＴ１０４をＯＮする。すると、図２(Ｂ)に示す
ような電荷の移動が生ずる。ＴＦＴ１０５がＯＮしているので、ＴＦＴ１０５、１０６の
ゲート電極の電位が上昇していく。ここで、ＴＦＴ１０５のゲート・ドレイン間は接続さ
れているため、ＴＦＴ１０５のゲート・ソース間電圧、すなわちＴＦＴ１０５のソース・
ドレイン間電圧がしきい値に等しくなったところで、ＴＦＴ１０５がＯＦＦする。このと
き、ＴＦＴ１０５、１０６のゲート電極の電位は、(ＶReset−|Ｖth|)である。一方、容
量手段１０８に注目すると、両端の電圧が(ＶReset−|Ｖth|−ＶSS)となるだけの電荷が
貯まっている。
【００８９】
続いて、ソース信号線１０１より、映像信号が入力される(図２(Ｃ))。ソース信号線１
０１の電位が、ＶSSからＶDataだけ変化する。ここで、容量手段１０８による容量結合に
より、ＴＦＴ１０５、１０６のゲート電極の電位もＶDataだけ変化する。このとき、ＴＦ
Ｔ１０５がＯＮしてはならない。このときのＶDataの値の条件に関しては後述する。一方
、ＴＦＴ１０６のソース電位はＶDD(＞ＶReset)であり、ゲート・ソース間電圧は、(ＶRe
set−|Ｖth|＋ＶData−ＶDD)となり、このゲート・ソース間電圧に応じたドレイン電流が
、ＥＬ素子１０９に供給され、発光する(図２(Ｄ))。
【００９０】
ここで、リセット用電源線１１０の電位ＶReset、電流供給線１１１の電位ＶDD、ソー
ス信号線１０１の電位、および映像信号ＶDataの大小関係について、図２(Ｅ)を用いて説
明する。
【００９１】
まず、固定電位の大小関係としては、ＶSS＜ＶReset＜ＶDDである。
【００９２】
次に、ＴＦＴ１０５、１０６のゲート電極の電位について考える。図２(Ａ)の初期化に
よって、ＴＦＴ１０５、１０６のゲート電極の電位は図２(Ｅ)に(１)で示した電位、すな
わちＶSSとなる。続いて、しきい値の保存を行っている期間には、ＴＦＴ１０５、１０６
のゲート電極の電位は上昇し、最終的に図２(Ｅ)に(２)で示した電位、すなわち(ＶReset
−|Ｖth|)となる。続いて、映像信号が入力されると、(２)の電位からさらにＶDataだけ
変化する。ここで、ＶDataが負の値である場合、ＴＦＴ１０５、１０６のゲート電極の電
位は、(２)の電位よりも低くなる。すなわち、ＴＦＴ１０５のゲート・ソース間電圧はし
きい値よりも低くなってＯＮしてしまうため、前述の条件に反する。よってＶDataは正の
値である必要がある。よって、映像信号の入力によって、ＴＦＴ１０５、１０６の電位は
、図２(Ｅ)に(３)で示した電位、すなわち(ＶReset−|Ｖth|＋ＶData)となる。また、Ｔ
ＦＴ１０６においては、そのゲート電極の電位がＶDD−|Ｖth|よりも高くなるとＯＦＦす
るので、映像信号ＶDataのとり得る電位の範囲は、図２(Ｅ)に２００で示した範囲、すな
わち０≦ＶData≦ＶDD−ＶReset(好ましくは、ＴＦＴ１０５が確実にＯＦＦするよう、０
＜ＶData≦ＶDD−ＶReset)である必要がある。ただし、階調０、すなわちＥＬ素子１０９
が全く発光しない状態のときは、ＴＦＴ１０６がＯＦＦする電位、すなわち(ＶDD−ＶRes
et)よりもわずかに高い電位を与えるようにしても良い。
【００９３】
このとき、ＶDataが０に近いほど、ＴＦＴ１０６のゲート・ソース間電圧の絶対値は大
きくなるので、ＥＬ素子１０９の輝度は高い。ＶDataが大きい値であるほど、ＴＦＴ１０
６のゲート・ソース間電圧の絶対値は小さくなるので、ＥＬ素子１０９の輝度は低い。
【００９４】
以上の動作を１画面にわたって行うことにより、映像の表示を行う。本発明の場合、し
きい値の保存は容量手段１０８のみによってなされるので、前述のような容量値のばらつ
きがＥＬ素子１０９に流れる電流値に影響することがなく、確実なしきい値補正を行うこ
とが出来る。
【００９５】
（実施の形態２）前述のアナログ階調方式とは異なる方式として、ＴＦＴのしきい値等が
ＯＮ電流に影響しにくい領域を用いて、ＥＬ素子１０９を輝度１００％、０％の２つの状
態のみで制御するデジタル階調方式が提案されている。この方式では、白、黒の２階調し
か表現出来ないため、時間階調方式や、面積階調方式等と組み合わせて多階調化を実現し
ている。
【００９６】
時間階調方式とは、ＥＬ素子１０９が発光している時間の差を利用して、視覚的に輝度
差を表現する方法である。詳細な動作については他の項で述べるが、このような駆動方法
の場合、ＥＬ素子１０９は発光、非発光の２つの状態のみをとれば良い。よって映像信号
ＶDataもＨレベル、Ｌレベルの２電位のみが与えられれば良い。
【００９７】
今、ＴＦＴ１０６はＰチャネル型であるので、ＶDataがＬレベルのとき、ＥＬ素子１０
９が発光し、ＶDataがＨレベルのとき、ＥＬ素子１０９が非発光となる。このとき、実施
形態１にて示したＶDataの条件より、ＶDataがＬレベルのとき、その電位は図２(Ｅ)にて
２００で示される範囲のうち、出来るだけＥＬ素子１０９に多くの電流を供給出来て、か
つＴＦＴ１０５がＯＮしない電位とすれば良い。すなわち(ＶReset−|Ｖth|)に等しいか
、やや高い電位とすれば良い。一方、ＶＤａｔａがＨレベルのときは、ＴＦＴ１０６が確
実にＯＦＦする電位とすれば良い。この場合、特にその電位は２００で示された範囲であ
る必要はなく、むしろそれより高い電位、(例えばＶDD等)を入力するのが望ましい。
【００９８】
（実施の形態３）図３(Ａ)に、第３の実施形態として、ＴＦＴの接続を一部異なるものと
した例を示す。概ね図１(Ａ)に示した構成と同様であるが、ＴＦＴ３０７の第１の電極が
、ソース信号線ではなく、ＴＦＴ３０４の第２の電極に接続されている点が異なる。
【００９９】
図３(Ｂ)〜(Ｅ)に沿って、動作について説明する。リセット用電源線３１０の電位がＶ
Reset、電流供給線３１１の電位がＶDDであり、ＶReset＜ＶDDとする。まず、ソース信号
線３０１の電位がＶSS(＜ＶReset)となり、さらに第１、第２のゲート信号線３０２、３
０３がＨレベルとなってＴＦＴ３０４、３０７がＯＮする。すると、ＴＦＴ３０５、３０
６のゲート電極の電位が降下していく。やがて、ＴＦＴ３０５のゲート・ソース間電圧が
しきい値よりも低くなってＯＮし、続いてＴＦＴ３０６のゲート・ソース間電圧がしきい
値よりも低くなってＯＮする(図３(Ｂ))。
【０１００】
ＴＦＴ３０５がＯＮしたことによって、リセット用電源線３１０〜ＴＦＴ３０５〜ＴＦ
Ｔ３０７〜ＴＦＴ３０４〜ソース信号線３０１に電流パスが生ずる。よってＴＦＴ３０５
、３０６がいずれもＯＮした後、すぐに第２のゲート信号線３０３をＬレベルとして、Ｔ
ＦＴ３０７をＯＦＦする。すると、図３(Ｃ)に示すような電荷の移動が生ずる。ＴＦＴ３
０５がＯＮしているので、ＴＦＴ３０５、３０６のゲート電極の電位が上昇していく。こ
こで、ＴＦＴ３０５のゲート・ドレイン間は接続されているため、ＴＦＴ３０５のゲート
・ソース間電圧、すなわちＴＦＴ３０５のソース・ドレイン間電圧がしきい値Ｖthに等し
くなったところで、ＴＦＴ３０５がＯＦＦする。このとき、ＴＦＴ３０５、３０６のゲー
ト電極の電位は、(ＶReset−|Ｖth|)である。一方、容量手段３０８に注目すると、第２
の電極の電位が変化した分により、電荷が貯まっている。
【０１０１】
続いて、ソース信号線３０１より、映像信号が入力される(図３(Ｄ))。ソース信号線３
０１の電位が、ＶSSからＶDataだけ変化する。ここで、容量手段３０８による容量結合に
より、ＴＦＴ３０５、３０６のゲート電極の電位もＶDataだけ変化する。このとき、ＴＦ
Ｔ３０５がＯＮしてはならない。一方、ＴＦＴ３０６のソース電位はＶDD(＞ＶReset)で
あり、ゲート・ソース間電圧は、(ＶReset−|Ｖth|＋ＶData−ＶDD)となり、このゲート
・ソース間電圧に応じたドレイン電流が、ＥＬ素子３０９に供給され、発光する(図３(Ｅ
))。
【０１０２】
（実施の形態４）ここで、デジタル階調方式と時間階調方式とを組み合わせた方法につい
て説明する。このような方法を用いて駆動する場合、画素の構成は図９(Ａ)に示すような
ものが一例とされる。スイッチング用ＴＦＴ９０４、駆動用ＴＦＴ９０５に加え、消去用
ＴＦＴ９０６を用いることによって、発光時間の長さを細かく制御することが可能となっ
ている。
【０１０３】
デジタル階調方式と時間階調方式とを組み合わせた場合、図９(Ｂ)に示すように、１フ
レーム期間を複数のサブフレーム期間に分割する。各サブフレーム期間は、図９(Ｃ)に示
すように、アドレス(書き込み)期間と、サステイン(発光)期間とを有し、さらに、必要な
場合には消去期間を有する。階調表現の方法としては、例えば、表示ビット数に応じた数
のサブフレーム期間を設け、各サブフレーム期間におけるサステイン(発光)期間の長さを
、２(n-1)：２(n-2)：・・・：２：１とし、各サステイン(発光)期間でＥＬ素子の発光、
もしくは非発光の選択をし、１フレーム期間内にＥＬ素子が発光している合計時間の長さ
の差を利用して階調表現を行う。発光している合計期間が長ければ輝度が高く、短ければ
輝度が低く認識される。図９(Ｂ)においては４ビット階調の例を示しており、１フレーム
期間は４つのサブフレーム期間に分割され、サステイン(発光)期間の組み合わせによって
２4＝１６階調を表現出来る。なお、フレーム期間の分割数についてはこの限りではなく
、さらに多くのサブフレーム期間に分割されていても良い。
【０１０４】
また、階調表現に際しては、サステイン（発光）期間の長さの比が必ずしも２(n-1)：
２(n-2)：・・・：２：１となっていなくても良い。
【０１０５】
この方法により多階調化を図る場合、下位ビットのサステイン(発光)期間の長さがより
短くなるため、サステイン(発光)期間の終了後、直ちに次のアドレス期間を開始しようと
すると、異なるサブフレーム期間のアドレス(書き込み)期間が重複する期間が生ずる。そ
の場合、ある画素に入力される映像信号が、同時に異なる画素にも入力されてしまうこと
になるため、正常な表示が出来なくなる。消去期間は、このような問題を解決する期間と
して、図９(Ｂ)において、Ｔｓ３の後、およびＴｓ４の後で、隣接するサブフレーム期間
に属するアドレス(書き込み)期間が重複しないように設けられる。よって、サステイン(
発光)期間が長く、隣接するサブフレーム期間に属するアドレス(書き込み)期間の重複が
生ずる心配の無いＳＦ１、ＳＦ２においては、消去期間は設けられていない。
【０１０６】
図４(Ａ)は、実施形態１にて示した構成の画素に、第３のゲート信号線４１４、消去用
ＴＦＴ４１５を追加し、デジタル階調方式と時間階調方式とを組み合わせた方法を用いる
ものである。消去用ＴＦＴ４１５のゲート電極は、第３のゲート信号線４１４に接続され
、消去用ＴＦＴ４１５の第１の電極は、ＴＦＴ４０６のゲート信号線に接続され、消去用
ＴＦＴ４１５の第２の電極は、電流供給線４１１に接続されている。また、映像信号を保
持するために、保持容量手段４１３を設ける場合には、ＴＦＴ４０６のゲート電極と、あ
る定電位を得られる部位との間に設ければ良い。図４の場合、電流供給線４１１との間に
設けているが、例えば前段のゲート信号線等でも良い。また、ＴＦＴ４０４の第２の電極
と、電流供給線４１１等の定電位との間に設けても良いし、保持容量の値を大きくしたい
場合には、両方に設けても良い。
【０１０７】
初期化から映像信号の入力、発光までは、実施形態１にて説明したものと同様である。
なお、初期化、映像信号の入力、およびサステイン(発光)期間においては、消去用ＴＦＴ
４１５はＯＦＦしている。
【０１０８】
ここで、サステイン(発光)期間から消去期間における動作について、図４および図１２
を用いて説明する。図１２(Ａ)は、図９(Ｂ)に示したものと同様であり、１フレーム期間
は４つのサブフレーム期間を有する。図１２(Ｂ)に示すとおり、サステイン(発光)期間が
短いサブフレーム期間ＳＦ３、ＳＦ４においては、それぞれ消去期間Ｔｅ３、Ｔｅ４を有
している。ここでは、ＳＦ３での動作を例として説明する。
【０１０９】
映像信号の入力が完了した後、図４(Ｂ)に示すように、ＴＦＴ４０６のゲート・ソース
間に電圧に応じた電流がＥＬ素子４０９に流れて発光する。その後、当該サステイン(発
光)期間の終了するタイミングに達すると、第３のゲート信号線４１４にパルスが入力さ
れてＨレベルとなり、ＴＦＴ４１５がＯＮし、図４(Ｃ)に示すように、ＴＦＴ４０６のゲ
ート・ソース間電圧を０とする。この動作によってＴＦＴ４０６がＯＦＦしてＥＬ素子４
０９への電流が遮断され、強制的にＥＬ素子４０９が非発光となる。
【０１１０】
これらの動作に関するタイミングチャートを図１２(Ｃ)に示した。初期化、しきい値保
存、映像信号書き込みを行う期間がアドレス(書き込み)期間に含まれる。サステイン(発
光)期間の後、第３のゲート信号線４１４にパルスが入力されてＥＬ素子４０９が非発光
となってから、次に第２のゲート信号線４０３にパルスが入力されて初期化が始まるまで
の期間が消去期間となる。
【０１１１】
（実施の形態５）本実施形態においては、実施形態４とは異なる構成によって消去動作を
行う例について、図５を用いて説明する。
【０１１２】
図５(Ａ)は、実施形態４と同様、消去用ＴＦＴ４１５を有する構成であるが、実施形態
４において、ＴＦＴ４１５の第１の電極は、ＴＦＴ４０６のゲート電極、つまり容量手段
４０８の第２の電極に接続されていたのに対し、図５(Ａ)においては、容量手段４０８の
第１の電極に接続されている。
【０１１３】
映像信号の入力が完了した後、図５(Ｂ)に示すように、ＴＦＴ４０６のゲート・ソース
間に電圧に応じた電流がＥＬ素子４０９に流れて発光する。その後、当該サステイン(発
光)期間の終了するタイミングに達すると、第３のゲート信号線４１４にパルスが入力さ
れてＨレベルとなり、ＴＦＴ４１５がＯＮし、図５(Ｃ)に示すように、容量手段４０８の
第１の電極における電位がＶDDとなる。よって、ＴＦＴ４０６のゲート電極の電位はＶDD
よりもさらに高くなるため、ゲート・ソース間電圧が正の値となる。この動作によってＴ
ＦＴ４０６がＯＦＦしてＥＬ素子４０９への電流が遮断され、強制的にＥＬ素子４０９が
非発光となる。
【０１１４】
つまり、消去期間の動作は、ＥＬ素子４０９に電流を供給するための駆動用ＴＦＴとし
て機能しているＴＦＴ４０６のゲート・ソース間電圧を、ＴＦＴ４０６がＯＦＦするよう
な電圧とすることにより、ＥＬ素子４０９への電流を遮断する。このような原理に基づく
限りは、消去用ＴＦＴ４１５の位置は、限定しない。
【０１１５】
（実施の形態６）実施の形態４、５において、消去期間の動作は、ＥＬ素子４０９に電流
を供給するための駆動用ＴＦＴとして機能しているＴＦＴ４０６のゲート・ソース間電圧
を、ＴＦＴ４０６がＯＦＦするような電圧とすることにより、ＥＬ素子４０９への電流を
遮断していた。この他の方法を用いた例を図６(Ａ)に示す。実施の形態４、５においては
、消去用ＴＦＴ４１５は、電流供給線４１１と、ＴＦＴ４０６のゲート電極、もしくは電
流供給線４１１と、容量手段４０８の第１の電極との間に設けられていたが、本実施形態
においては、消去用ＴＦＴ４１５は、ＴＦＴ４０６とＥＬ素子４０９との間に設けられて
いる。つまり、本実施形態の手法では、電流供給線〜ＴＦＴ４０６〜ＥＬ素子４０９とい
う経路のいずれかの場所にＴＦＴを追加し、そのＴＦＴをＯＦＦすることによって、ＥＬ
素子４０９への電流供給を遮断する。
【０１１６】
初期化、映像信号の入力、および発光については、実施の形態４，５と同様である。た
だし、消去用ＴＦＴ４１５は、サステイン(発光)期間にのみＯＮし、図６(Ｂ)に示すよう
に電流が流れる。初期化、映像信号の入力、および消去期間においては、ＴＦＴ４１５は
ＯＦＦし、ＥＬ素子４０９への電流を遮断する。
【０１１７】
実施の形態４、５と動作面で異なる点としては、実施の形態４，５においては、一度消
去用ＴＦＴ４１５をＯＮすることによって、ＴＦＴ４０６のゲート・ソース間電圧を制御
するので、一度この動作を行った後は、ＥＬ素子４０９は次の映像信号が書き込まれるま
で発光しない。よって第３のゲート信号線４１４に入力されるパルスは、図１２(Ｃ)に示
したように、消去期間を開始するタイミングで短いパルスを入力するだけで良いが、本実
施形態においては、消去用ＴＦＴ４１５は、サステイン(発光)期間を通じてＯＮしている
必要があるため、第３のゲート信号線４１５には、サブフレーム期間ごとに、サステイン
(発光)期間に等しい長さでパルスを入力する必要がある。
【０１１８】
また、実施の形態４，５および本実施形態において、消去用ＴＦＴはＮチャネル型ＴＦ
Ｔを用いているが、消去用ＴＦＴは単なるスイッチング素子として用いているので、特に
その極性は限定しない。
【０１１９】
（実施の形態７）実施の形態１〜６においては、映像信号が入力される前の初期化動作に
は、あるＴＦＴを用いて行っている。具体的には、ゲート電極とドレイン領域とが接続さ
れたＴＦＴのソース・ドレイン間に現れるしきい値を取得している。これに対し、図７(
Ａ)では、ＴＦＴの代わりにダイオード７１３を用いる。ダイオード７１３の第１の電極
は、ＴＦＴ７０６のゲート電極に接続され、第２の電極は、第２のゲート信号線７０３に
接続されている。また、映像信号を保持するために、容量手段７１２を設ける場合には、
ＴＦＴ７０６のゲート電極と、電流供給線７１０等の定電位を得られる部位との間に設け
れば良い。また、ＴＦＴ７０４の第２の電極と、電流供給線７１０等の定電位を得られる
部位との間に設けても良いし、保持容量の値を大きくしたい場合には、両方に設けても良
い。
【０１２０】
実施の形態１と異なる点は、初期化の際の動作のみである。ここでは、映像信号の入力
および発光動作についての説明は省略し、図７(Ｂ)を用いて初期化の際の動作について説
明する。
【０１２１】
まず、第２のゲート信号線７０３の電位は、Ｈレベル(例えばＶDD)としておく。続いて
、初期化のタイミングで、第２のゲート信号線７０３の電位をＬレベル(例えばＶSS)とす
ると、ダイオード７１３には順バイアスがかかり、電位の高いノードから低いノードへ、
つまり図７(Ｂ)に示すように電流が生じ、ＴＦＴ７０５、７０６のゲート電極の電位が降
下する。やがて、ＴＦＴ７０５において、ゲート・ソース間電圧がしきい値電圧よりも低
くなってＯＮし、その後さらに、ＴＦＴ７０６において、ゲート・ソース間電圧がしきい
値電圧よりも低くなってＯＮする。ここで初期化は完了し、第２のゲート信号線７０３の
電位は再びＨレベルとなる。このとき、ダイオード７１３には逆バイアスがかかり、映像
信号の入力、発光動作を行っている期間においては、電流が流れない。
【０１２２】
以後、実施の形態１と同様にして、入力された映像信号に応じた電流がＥＬ素子７０８
に流れて発光する。
【０１２３】
図７(Ｃ)は、ダイオード７１３に代わって、容量手段７１４を設けた例を示している。
容量手段７１４の第１の電極は、ＴＦＴ７０６のゲート電極に接続され、第２の電極は、
第２のゲート信号線７０３に接続されている。この場合も、動作は図７(Ｂ)に示したもの
と同様であり、まず、第２のゲート信号線７０３をＨレベルとしておき、初期化のタイミ
ングで、第２のゲート信号線７０３の電位をＬレベルとする。このとき、ＴＦＴ７０５が
ＯＦＦしているので、容量手段７１４による容量結合により、ＴＦＴ７０５、７０６のゲ
ート電極の電位が降下する。やがて、ＴＦＴ７０５において、ゲート・ソース間電圧がし
きい値電圧よりも低くなってＯＮし、その後さらに、ＴＦＴ７０６において、ゲート・ソ
ース間電圧がしきい値電圧よりも低くなってＯＮする。
【０１２４】
続いて、ＴＦＴ７０４がＯＮして、映像信号の入力が行われる。第２のゲート信号線７
０３は、このときＬレベルとなっているが、映像信号が入力されている間にＨレベルとし
ておけば良い。
【０１２５】
以後、実施の形態１と同様にして、入力された映像信号に応じた電流がＥＬ素子７０８
に流れて発光する。
【０１２６】
（実施の形態８）ＴＦＴ等を基板上に作り込み、画素部と周辺回路とを一体形成した表示
装置は、小型、軽量という利点に対し、成膜、エッチングの繰り返しによる素子形成と、
半導体層に導電性を与えるための不純物元素の添加等、作製工程の複雑さがある。特に、
不純物元素の添加は、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとでは別の工程となるた
め、さらに工程の増加を招いている。
【０１２７】
そこで、画素部および周辺回路を、単一極性のＴＦＴによって構成することにより、不
純物元素の添加工程を一部省略することが出来る。これにより、工程短縮が可能となるの
みならず、フォトマスクの枚数も減らすことが出来る。
【０１２８】
単一極性のＴＦＴを用いて構成した例としては、同発明者によって特願２００１−３４
８０３２号に記載の構成がある。これは、電界効果移動度の高いＮチャネル型ＴＦＴのみ
を用いて構成されており、さらにＥＬ素子の劣化が生じても、輝度低下を起こしにくい構
成となっている。
【０１２９】
本実施形態においては、この技術を本発明と組み合わせた構成により、双方の利点を兼
ね備える構成、つまりＥＬ素子の劣化に伴う輝度低下を抑制し、かつＴＦＴのしきい値ば
らつきの補正が可能な構成について説明する。
【０１３０】
図１６(Ａ)に構成例を示す。ソース信号線１６０１、第１〜第３のゲート信号線１６０
２〜１６０４、ＴＦＴ１６０５〜１６０９、容量手段１６１０、１６１１、ＥＬ素子１６
１２、リセット用電源線１６１３、電流供給線１６１４、電源線１６１５、１６１６を有
する。保持容量手段１６１７を設ける場合には、ＴＦＴ１６０７のゲート電極と、電流供
給線１６１４等の定電位を得られる部位との間に設ければ良い。
【０１３１】
ＴＦＴ１６０５のゲート電極は、第１のゲート信号線１６０２に接続され、第１の電極
は、ソース信号線１６０１に接続され、第２の電極は、容量手段１６１０の第１の電極に
接続されている。ＴＦＴ１６０６のゲート電極および第１の電極は互いに接続され、容量
手段１６１０の第２の電極に接続されている。ＴＦＴ１６０６の第２の電極は、リセット
用電源線１６１３に接続されている。ＴＦＴ１６０７のゲート電極は、ＴＦＴ１６０６の
ゲート電極および第１の電極に接続され、第１の電極は、電流供給線１６１４に接続され
、第２の電極は、ＥＬ素子１６１２の第１の電極(陽極)に接続されている。ＴＦＴ１６０
８のゲート電極は、第２のゲート信号線１６０３に接続され、第１の電極は、ソース信号
線１６０１に接続され、第２の電極は、ＴＦＴ１６０６、１６０７のゲート電極に接続さ
れている。ＴＦＴ１６０９のゲート電極は、第３のゲート信号線１６０４に接続され、第
１の電極は、電源線１６１６に接続され、第２の電極は、ＥＬ素子１６１２の第１の電極
(陽極)に接続されている。ＥＬ素子１６１２の第２の電極(陰極)は、電源線１６１５に接
続されている。容量手段１６１１の第１の電極は、ＴＦＴ１６０５の第２の電極に接続さ
れ、容量手段１６１１の第２の電極は、ＥＬ素子１６１２の第１の電極(陽極)に接続され
ている。
【０１３２】
図１６(Ｂ)、図１７(Ａ)〜(Ｅ)に沿って、動作について説明する。第１〜第３のゲート
信号線１６０２〜１６０４に入力されるパルスおよび、ソース信号線１６０１に入力され
る映像信号のタイミングチャートを図１６(Ｂ)に示す。映像信号は、"Ｖ"で示されるタイ
ミングで入力され、所定の電位をとる。
【０１３３】
今、リセット用電源線１６１３の電位はＶReset、電流供給線１６１４の電位はＶDD、
電源線１６１５の電位はＶC、電源線１６１６の電位はＶSSであり、ＶSS＜ＶC＜ＶDD＜Ｖ
Resetである。まず、ソース信号線１６０１の電位をＶX(＞ＶReset)とする。そして、第
２、第３のゲート信号線１６０３、１６０４がＨレベルとなってＴＦＴ１６０８、１６０
９がともにＯＮすると、図１７(Ａ)に示すように電流が生じ、ＴＦＴ１６０６、１６０７
のゲート電極の電位が上昇する。やがて、ＴＦＴ１６０６のゲート・ソース間電圧がしき
い値を上回ってＴＦＴ１６０６がＯＮし、さらに、ＴＦＴ１６０７のゲート・ソース間電
圧がしきい値を上回ってＴＦＴ１６０７がＯＮする。以上の動作で初期化が完了する。
【０１３４】
初期化の完了後、直ちに第２のゲート信号線がＬレベルとなってＴＦＴ１６０８がＯＦ
Ｆする。すると、ＴＦＴ１６０６、１６０７のゲート電極の電位が降下を始める。そして
、その電位が(ＶReset＋Ｖth)、すなわちＴＦＴ１６０６のゲート・ソース間電圧がしき
い値に等しくなったところでＴＦＴ１６０６がＯＦＦする。これにより、容量手段１６１
０の両電極間には電位差が生じてこれが保持される。
【０１３５】
一方、この時点ではＴＦＴ１６０７のゲート・ソース間電圧はしきい値を上回っている
ためＯＮしており、ＴＦＴ１６０９もまたＯＮしているため、電流供給線１６１４〜ＴＦ
Ｔ１６０７〜ＴＦＴ１６０９〜電源線１６１６という経路に、図１７(Ｂ)に示すように電
流が流れるが、このときＥＬ素子１６１２においては、ＶSS＜ＶCであるため電流が流れ
ない。よってここではＥＬ素子１６１２は発光しない。
【０１３６】
続いて、映像信号の入力を開始する。電位ＶXに固定されていたソース信号線１６０１
に、所定の電位を持った映像信号が入力され、ソース信号線１６０１の電位は(ＶX−ＶDa
ta)となる。ＴＦＴ１６０６は、そのゲート・ソース間電圧がしきい値よりも小さくなっ
ており、ＯＦＦしたままである。一方、ＴＦＴ１６０７のゲート・ソース間電圧は、(ＶR
eset＋Ｖth−ＶData−ＶDD)となり、この電圧に応じたドレイン電流が流れる(図１７(Ｃ)
)。
【０１３７】
映像信号の入力が終了すると、第１のゲート信号線１６０２がＬレベルとなってＴＦＴ
１６０５がＯＦＦし、その後、第３のゲート信号線１６０４がＬレベルとなってＴＦＴ１
６０９がＯＦＦする。これにより、ＴＦＴ１６０７を流れる電流は、ＥＬ素子１６１２に
流れ、発光する(図１７(Ｄ))。
【０１３８】
ここで、リセット用電源線１６１３の電位ＶReset、電流供給線１６１４の電位ＶDD、
ソース信号線１６０１の電位、および映像信号ＶDataの大小関係について、図１７(Ｅ)を
用いて説明する。
【０１３９】
ＴＦＴ１６０６、１６０７のゲート電極の電位について考える。図１７(Ａ)の初期化に
よって、ＴＦＴ１６０６、１６０７のゲート電極の電位は図１７(Ｅ)に(１)で示した電位
、すなわちＶXとなる。続いて、しきい値の保存を行っている期間には、ＴＦＴ１６０６
、１６０７のゲート電極の電位は下降し、最終的に図１７(Ｅ)に(２)で示した電位、すな
わち(ＶReset＋|Ｖth|)となる。続いて、映像信号が入力されると、(２)の電位からさら
にＶDataだけ変化する。ここで、この変化が正である場合、ＴＦＴ１６０６、１６０７の
ゲート電極の電位は、(２)の電位よりも高くなる。すなわち、ＴＦＴ１６０６のゲート・
ソース間電圧はしきい値よりも高くなってＯＮしてしまうため、前述の条件に反する。よ
って、映像信号の変化は負である必要がある。よって、映像信号の入力によって、ＴＦＴ
１６０６、１６０７の電位は、図１７(Ｅ)に(３)で示した電位、すなわち(ＶReset＋|Ｖt
h|−ＶData)となる。また、ＴＦＴ１６０７においては、そのゲート電極の電位がＶDD＋|
Ｖth|よりも低くなるとＯＦＦするので、映像信号ＶDataのとり得る電位の範囲は、図１
７(Ｅ)に１７００で示した範囲、すなわち０≦ＶData≦ＶReset−ＶDD(好ましくは、ＴＦ
Ｔ１６０６が確実にＯＦＦするよう、０＜ＶData≦ＶReset−ＶDD)である必要がある。た
だし、階調０、すなわちＥＬ素子１６１２が全く発光しない状態のときは、ＴＦＴ１６０
７が確実にＯＦＦするように、(ＶReset−ＶDD)よりもわずかに大きい電位をＶDataとし
て与えるようにしても良い。
【０１４０】
このとき、ＶDataが０に近いほど、ＴＦＴ１６０７のゲート・ソース間電圧の絶対値は
大きくなるので、ＥＬ素子１６１２の輝度は高い。ＶDataが大きい値であるほど、ＴＦＴ
１６０７のゲート・ソース間電圧の絶対値は小さくなるので、ＥＬ素子１６１２の輝度は
低い。
【０１４１】
以上の説明は、アナログ階調方式による表示の場合を例にとって行ってきたが、実施の
形態２に示すようなデジタル階調による表示も、同様に行うことが出来る。また、時間階
調方式を用いる場合に、消去用ＴＦＴを設けた構成と本実施形態とを組み合わせることも
容易である。
【実施例１】
【０１４２】
以下に、本発明の実施例について記載する。本実施例においては、映像信号にアナログ
映像信号を用いて表示を行う発光装置の構成について説明する。図１８(Ａ)に、発光装置
の構成例を示す。基板１８０１上に、複数の画素がマトリクス状に配置された画素部１８
０２を有し、画素部周辺には、ソース信号線駆動回路１８０３および、第１、第２のゲー
ト信号線駆動回路１８０４、１８０５を有している。図１８(Ａ)においては、２組のゲー
ト信号線駆動回路を用い、第１、第２のゲート信号線をそれぞれ制御する。
【０１４３】
ソース信号線駆動回路１８０３、第１、第２のゲート信号線駆動回路１８０４、１８０
５に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)１
８０６を介して外部より供給される。
【０１４４】
図１８(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映
像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ１８１１
、バッファ１８１２、サンプリング回路１８１３を有している。特に図示していないが、
必要に応じてレベルシフタ等を追加しても良い。
【０１４５】
ソース信号線駆動回路の動作について説明する。図１９(Ａ)に、より詳細な構成を示し
たので、そちらを参照する。
【０１４６】
シフトレジスタ１９０１は、フリップフロップ回路(ＦＦ)１９０２等を複数段用いてな
り、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ
−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが
出力される。
【０１４７】
シフトレジスタ１９０１より出力されたサンプリングパルスは、バッファ１９０３等を
通って増幅された後、サンプリング回路へと入力される。サンプリング回路１９０４は、
サンプリングスイッチ(ＳＷ)１９０５を複数段用いてなり、サンプリングパルスが入力さ
れるタイミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプ
リングスイッチにサンプリングパルスが入力されると、サンプリングスイッチ１９０５が
ＯＮし、そのときに映像信号が有する電位が、サンプリングスイッチを介して各々のソー
ス信号線へと出力される。
【０１４８】
続いて、ゲート信号線駆動回路の動作について説明する。図１８(Ｃ)に示した、第１、
第２のゲート信号線駆動回路１８０４、１８０５についての詳細な構成の一例を図１９(
Ｂ)に示した。第１のゲート信号線駆動回路は、シフトレジスタ回路１９１１、バッファ
１９１２を有し、クロック信号(Ｇ−ＣＬＫ１)、クロック反転信号(Ｇ−ＣＬＫｂ１)、ス
タートパルス(Ｇ−ＳＰ１)に従って駆動される。第２のゲート信号線駆動回路２４０５も
構成は同様で良い。
【０１４９】
シフトレジスタ〜バッファの動作については、ソース信号線駆動回路の場合と同様であ
る。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第
１のゲート信号線駆動回路によって、第１のゲート信号線Ｇ11、Ｇ21、・・・、Ｇm1が順
次選択され、第２のゲート信号線駆動回路によって、第２のゲート信号線Ｇ12、Ｇ22、・
・・、Ｇm2が順次選択される。図示していないが、第３のゲート信号線駆動回路について
も第１、第２のゲート信号線駆動回路と同様であり、第３のゲート信号線Ｇ13、Ｇ23、・
・・、Ｇm3が順次選択される。選択された行において、実施形態にて説明した手順により
、画素に映像信号が書き込まれて発光する。
【０１５０】
なお、ここではシフトレジスタの一例として、Ｄ−フリップフロップを複数段用いてな
るものを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても
良い。
【実施例２】
【０１５１】
本実施例においては、映像信号にデジタル映像信号を用いて表示を行う発光装置の構成
について説明する。図２０(Ａ)に、発光装置の構成例を示す。基板２００１上に、複数の
画素がマトリクス状に配置された画素部２００２を有し、画素部周辺には、ソース信号線
駆動回路２００３および、第１、第２のゲート信号線駆動回路２００４、２００５を有し
ている。図２０(Ａ)においては、２組のゲート信号線駆動回路を用い、第１、第２のゲー
ト信号線をそれぞれ制御する。
【０１５２】
ソース信号線駆動回路２００３、第１、第４のゲート信号線駆動回路２００４、２００
５に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)２
００６を介して外部より供給される。
【０１５３】
図２０(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映
像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ２０１１
、第１のラッチ回路２０１２、第２のラッチ回路２０１３、Ｄ／Ａ変換回路２０１４を有
している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
【０１５４】
第１、第２のゲート信号線駆動回路２００４、２００５については、実施例１にて示し
たものと同様で良いので、ここでは図示および説明を省略する。
【０１５５】
ソース信号線駆動回路の動作について説明する。図２１(Ａ)に、より詳細な構成を示し
たので、そちらを参照する。
【０１５６】
シフトレジスタ２１０１は、フリップフロップ回路(ＦＦ)２１１０等を複数段用いてな
り、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ
−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが
出力される。
【０１５７】
シフトレジスタ２１０１より出力されたサンプリングパルスは、第１のラッチ回路２１
０２に入力される。第１のラッチ回路２１０２には、デジタル映像信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持
していく。ここでは、デジタル映像信号は３ビット入力されており、各ビットの映像信号
を、それぞれの第１のラッチ回路において保持する。１つのサンプリングパルスによって
、ここでは３つの第１のラッチ回路が並行して動作する。
【０１５８】
第１のラッチ回路２１０２において、最終段までデジタル映像信号の保持が完了すると
、水平帰線期間中に、第２のラッチ回路２１０３にラッチパルス(Ｌａｔｃｈ Ｐｕｌｓ
ｅ)が入力され、第１のラッチ回路２１０２に保持されていたデジタル映像信号は、一斉
に第２のラッチ回路２１０３に転送される。その後、第２のラッチ回路２１０３に保持さ
れたデジタル映像信号は、１行分が同時に、Ｄ／Ａ変換回路２１０４へと入力される。
【０１５９】
第２のラッチ回路２１０３に保持されたデジタル映像信号がＤ／Ａ変換回路２１０４に
入力されている間、シフトレジスタ２１０１においては再びサンプリングパルスが出力さ
れる。以後、この動作を繰り返し、１フレーム分の映像信号の処理を行う。
【０１６０】
Ｄ／Ａ変換回路２１０４においては、入力されるデジタル映像信号をデジタル−アナロ
グ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。
【０１６１】
前記の動作が、１水平期間内に、全段にわたって同時に行われる。よって、全てのソー
ス信号線に映像信号が出力される。
【０１６２】
なお、実施例１においても述べたとおり、シフトレジスタの代わりにデコーダ等を用い
て、信号線を選択出来るような構成としていても良い。
【実施例３】
【０１６３】
実施例２においては、デジタル映像信号はＤ／Ａ変換回路によってデジタル−アナログ
変換を受け、画素に書き込まれるが、本発明の半導体装置は、時間階調方式によって階調
表現を行うことも出来る。この場合には、図２１(Ｂ)に示すように、Ｄ／Ａ変換回路を必
要とせず、階調表現は、ＥＬ素子の発光時間の長短によって制御されるので、各ビットの
映像信号を並列処理する必要がないため、第１および第２のラッチ回路も１ビット分で良
い。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持
され、画素に書き込まれる。勿論、必要ビット数分だけのラッチ回路を並列配置していて
も構わない。
【実施例４】
【０１６４】
本実施例では、本発明を用いて発光装置を作製した例について、図１５を用いて説明す
る。
【０１６５】
図１５は、ＴＦＴが形成された素子基板をシーリング材によって封止することによって
形成された発光装置の上面図であり、図１５(Ｂ)は、図１５(Ａ)のＡ−Ａ'における断面
図、図１５(Ｃ)は図１５(Ａ)のＢ−Ｂ'における断面図である。
【０１６６】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第
１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとを囲むようにして、シール
材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と
、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとの上にシーリング材４
００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、
第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、基板４００１とシー
ル材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０１６７】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と
、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、複数のＴＦＴを有
している。図１５(Ｂ)では代表的に、下地膜４０１０上に形成された、ソース信号線駆動
回路４００３に含まれるＴＦＴ(但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦ
Ｔを図示する)４２０１及び画素部４００２に含まれるＴＦＴ４２０２を図示した。
【０１６８】
ＴＦＴ４２０１及び４２０２上には層間絶縁膜(平坦化膜)４３０１が形成され、その上
にＴＦＴ４２０２のドレインと電気的に接続する画素電極(陽極)４２０３が形成される。
画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜として
は、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化
亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガ
リウムを添加したものを用いても良い。
【０１６９】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素
電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の
上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料また
は無機発光材料を用いることができる。また、有機発光材料には低分子系(モノマー系)材
料と高分子系(ポリマー系)材料があるがどちらを用いても良い。
【０１７０】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。
また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入
層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１７１】
有機発光層４２０４の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もし
くは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極４２０
５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素
は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰
囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必
要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用い
ることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられて
いる。
【０１７２】
以上のようにして、画素電極(陽極)４２０３、有機発光層４２０４及び陰極４２０５か
らなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４
３０２上に保護膜４３０３が形成されている。保護膜４３０３は、発光素子４３０３に酸
素や水分等が入り込むのを防ぐのに効果的である。
【０１７３】
４００５ａは電源線に接続された引き回し配線であり、ＴＦＴ４２０２の第１の電極に
接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通
り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１
に電気的に接続される。
【０１７４】
シーリング材４００８としては、ガラス材、金属材(代表的にはステンレス材)、セラミ
ックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラス
チック材としては、ＦＲＰ(Fiberglass‐Reinforced‐Plastics)板、ＰＶＦ(ポリビニル
フルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂
フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラー
フィルムで挟んだ構造のシートを用いることもできる。
【０１７５】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透明物質を用いる。
【０１７６】
また、充填材４１０３としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ(ポリビニルクロライド)、アクリル、
ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ(ポリビニルブチラル)またはＥＶＡ(
エチレンビニルアセテート)を用いることができる。本実施例では充填材として窒素を用
いた。
【０１７７】
また充填材４１０３を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる
物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７
を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物
質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８に
よって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている
。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、
吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物
質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制
できる。
【０１７８】
図１５(Ｃ)に示すように、画素電極４２０３が形成されると同時に、引き回し配線４０
０５ａ上に接するように導電性膜４２０３ａが形成される。
【０１７９】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４
００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａと
ＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。
【実施例５】
【０１８０】
図２２に、図１(Ａ)にて示した構成で、画素を実際に作製した例を示す。点線枠２２０
０で囲まれた部分が１画素であり、他の図番は、図１(Ａ)に付したものと同様である。
【０１８１】
ここでは、ゲート電極を形成する材料と同層の材料を用いて、ソース信号線１０１、リ
セット用電源線１１０、電流供給線１１１を形成し、配線材料を用いて、第１および第２
のゲート信号線１０２、１０３を形成している。
【０１８２】
画素電極１２０は、ここでは透明電極としており、ＴＦＴ１０６のドレイン電極と接続
される。画素電極１２０とＴＦＴ１０６のドレイン電極とは、コンタクトホール等を介す
ることなく、画素電極１２０を形成する透明導電膜と、配線材料とが直接重なり合うこと
によって接点がとられている。勿論、これ以外の方法で接点をとっても良い。
【０１８３】
なお、容量手段１０８および保持容量手段１１３は、ゲート材料および配線材料の間で
形成しているが、特にこの型には限定しない。また、ＴＦＴ１０４〜１０７は、簡単のた
め実際とは必ずしもチャネル長Ｌおよびチャネル幅Ｗが一致するようには示していないが
、設計の段階で、所望のＬ、Ｗの値を決定し、各ＴＦＴのサイズが異なっていても良い。
【実施例６】
【０１８４】
発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場
所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることがで
きる。
【０１８５】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置
(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器
、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、
記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(ＤＶＤ)等の記録媒
体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に
、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため
、発光装置を用いることが望ましい。それら電子機器の具体例を図１３に示す。
【０１８６】
図１３(Ａ)は発光素子表示装置であり、筐体３００１、支持台３００２、表示部３００
３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の発光装置は表示
部３００３に用いることができる。発光装置は自発光型であるためバックライトが必要な
く、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は
、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる
。
【０１８７】
図１３(Ｂ)はデジタルスチルカメラであり、本体３１０１、表示部３１０２、受像部３
１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本
発明の発光装置は表示部３１０２に用いることができる。
【０１８８】
図１３(Ｃ)はノート型パーソナルコンピュータであり、本体３２０１、筐体３２０２、
表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス
３２０６等を含む。本発明の発光装置は表示部３２０３に用いることができる。
【０１８９】
図１３(Ｄ)はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ
３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の発光装置は表示
部３３０２に用いることができる。
【０１９０】
図１３(Ｅ)は記録媒体を備えた携帯型の画像再生装置(具体的にはＤＶＤ再生装置)であ
り、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記録媒体(Ｄ
ＶＤ等)読込部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。表示部Ａ
３４０３は主として画像情報を表示し、表示部Ｂ３４０４は主として文字情報を表示する
が、本発明の発光装置はこれら表示部Ａ、Ｂ３４０３、３４０４に用いることができる。
なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１９１】
図１３(Ｆ)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体３５
０１、表示部３５０２、アーム部３５０３を含む。本発明の発光装置は表示部３５０２に
用いることができる。
【０１９２】
図１３(Ｇ)はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外
部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７
、音声入力部３６０８、操作キー３６０９、接眼部３６１０等を含む。本発明の発光装置
は表示部３６０２に用いることができる。
【０１９３】
図１３(Ｈ)は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入
力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アン
テナ３７０８等を含む。本発明の発光装置は表示部３７０３に用いることができる。なお
、表示部３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑え
ることができる。
【０１９４】
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレ
ンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能と
なる。
【０１９５】
また、上記電子機器はインターネットやＣＡＴＶ(ケーブルテレビ)などの電子通信回線
を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増し
てきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい
。
【０１９６】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなる
ように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動することが望ましい。
【０１９７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は実施例１〜７に示したいずれの構成の発光装置
を用いても良い。
【実施例７】
【０１９８】
本発明におけるトランジスタのしきい値補正の方法として、補正に用いるトランジスタ
のゲート・ドレイン間を短絡してダイオード化した状態でソース・ドレイン間に電流を流
し、ソース・ドレイン間の電圧がトランジスタのしきい値に等しくなる現象を利用してい
るが、これは本発明で紹介したような画素部への適用のみならず、駆動回路への応用も可
能である。
【０１９９】
例として、電流を画素などへ出力する駆動回路における、電流源回路を挙げる。電流源
回路は、入力された電圧信号から、所望の電流を出力する回路である。電流源回路内の電
流源トランジスタのゲート電極に電圧信号が入力され、そのゲート・ソース間電圧に応じ
た電流が、電流源トランジスタを介して出力される。つまり、電流源トランジスタのしき
い値補正に、本発明のしきい値補正方法を用いる。
【０２００】
図２３（Ａ）に、電流源回路の利用例を示す。シフトレジスタより順次サンプリングパ
ルスが出力され、該サンプリングパルスはそれぞれの電流源回路９００１へと入力され、
該サンプリングパルスが電流源回路９００１に入力されたタイミングに従って、映像信号
のサンプリングを行う。この場合、サンプリング動作は点順次で行われる。
【０２０１】
簡単な動作タイミングを図２３（Ｂ）に示す。ｉ行目のゲート信号線が選択されている
期間は、シフトレジスタからサンプリングパルスが出力され、映像信号のサンプリングを
行う期間と、帰線期間とに分けられる。この帰線期間において、本発明のしきい値補正動
作、つまり、各部の電位を初期化したり、トランジスタのしきい値電圧を取得したりする
一連の動作を行う。つまり、しきい値取得動作は１水平期間ごとに行うことが出来る。
【０２０２】
図２４（Ａ）に、図２３とは異なる構成の電流を画素などへ出力する駆動回路の構成を
示す。図２３の場合と異なる点としては、１段のサンプリングパルスによって制御される
電流源回路９００１は、９００１Ａ、９００１Ｂの２つとなっており、電流源制御信号に
よって、双方の動作が選択される。
【０２０３】
図２４（Ｂ）に示すように、電流源制御信号は、例えば１水平期間ごとに切り替わるよ
うにする。すると電流源回路９００１Ａ、９００１Ｂの動作は、一方が画素などへの電流
出力を行い、他方が映像信号の入力などを行う。これが行ごとに入れ替わり行われる。こ
の場合、サンプリング動作は線順次で行われる。
【０２０４】
図２５（Ａ）に、さらに異なる構成の駆動回路の構成を示す。図２３、図２４において
は、映像信号の形式はデジタル・アナログを問わないが、図２５（Ａ）の構成では、デジ
タル映像信号を入力する。入力されたデジタル映像信号は、サンプリングパルスの出力に
従って第１のラッチ回路に取りこまれ、一行分の映像信号の取り込みが終了した後、第２
のラッチ回路に転送され、その後、各電流源回路９００１Ａ〜９００１Ｃへと入力される
。ここで、電流源回路９００１Ａ〜９００１Ｃは、それぞれから出力される電流値が異な
っている。例えば、電流値の比が１：２：４となっている。つまり、並列にｎ個の電流源
回路を配置し、その電流値の比を１：２：４：・・・２(n-1)とし、各電流源回路から出
力される電流を足し合わせることにより、出力される電流値を線形的に変化させることが
出来る。
【０２０５】
動作タイミングは、図２３に示したものとほぼ同様であり、サンプリング動作を行わな
い帰線期間内に、電流源回路９００１において、しきい値補正動作が行われ、続いてラッ
チ回路に保持されているデータが転送され、電流源回路９００１においてＶ−Ｉ変換を行
い、画素へ電流を出力する。サンプリング動作は、図２４に示した構成と同様、線順次で
行われる。
【０２０６】
図２６（Ａ）に、さらに異なる構成の電流を画素などへ出力する駆動回路の構成を示す
。この構成では、ラッチ回路に取り込まれたデジタル映像信号は、ラッチ信号の入力によ
ってＤ／Ａ変換回路へと転送され、アナログ映像信号へと変換され、該アナログ映像信号
が各電流源回路９００１へと入力されて、電流が出力される。
【０２０７】
また、このようなＤ／Ａ変換回路に、例えばガンマ補正用の機能を持たせても良い。
【０２０８】
図２６（Ｂ）に示すように、帰線期間内にしきい値補正、ラッチデータ転送が行われ、
ある行のサンプリング動作が行われている期間に、前行の映像信号のＶ−Ｉ変換、画素な
どへの電流の出力が行われる。サンプリング動作は、図２４に示した構成と同様、線順次
で行われる。
【０２０９】
以上に示した構成に限らず、電流源回路によってＶ−Ｉ変換を行うような場合には、本
発明のしきい値補正手段の適用が可能である。また、図２４に示したような、複数の電流
源回路を並列に配置し、切り替えて使用するといった構成を、図２５、図２６等の構成と
組み合わせて使用しても良い。
【符号の説明】
【０２１０】
１０１・・・ソース信号線
１０２・・・第１のゲート信号線
１０３・・・第２のゲート信号線
１０４〜１０７・・・ＴＦＴ
１０８・・・容量手段
１０９・・・ＥＬ素子
１１０・・・リセット用電源線
１１１・・・電流供給線
１１２・・・電源線
１１３・・・保持容量手段
【特許請求の範囲】
【請求項１】
トランジスタと、スイッチと、容量素子と、を有し、
前記トランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記トランジスタのソース又はドレインの他方は、前記容量素子の第１の電極と電気的に接続され、
前記トランジスタのゲートは、前記トランジスタのソース又はドレインの他方と電気的に接続され、
前記スイッチの第１の端子は、前記トランジスタのソース又はドレインの他方と電気的に接続され、
前記スイッチの第２の端子は、前記容量素子の第２の電極と電気的に接続されることを特徴とする半導体装置。
【請求項２】
第１及び第２のトランジスタと、スイッチと、容量素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の第１の電極と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、発光素子と電気的に接続され、
前記スイッチの第１の端子は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記スイッチの第２の端子は、前記容量素子の第２の電極と電気的に接続され、
前記第１のトランジスタは、前記第２のトランジスタと同じ極性であることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の表示装置と、
操作キー又はバッテリと、を有することを特徴とする電子機器。
【請求項１】
トランジスタと、スイッチと、容量素子と、を有し、
前記トランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記トランジスタのソース又はドレインの他方は、前記容量素子の第１の電極と電気的に接続され、
前記トランジスタのゲートは、前記トランジスタのソース又はドレインの他方と電気的に接続され、
前記スイッチの第１の端子は、前記トランジスタのソース又はドレインの他方と電気的に接続され、
前記スイッチの第２の端子は、前記容量素子の第２の電極と電気的に接続されることを特徴とする半導体装置。
【請求項２】
第１及び第２のトランジスタと、スイッチと、容量素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の第１の電極と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、発光素子と電気的に接続され、
前記スイッチの第１の端子は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記スイッチの第２の端子は、前記容量素子の第２の電極と電気的に接続され、
前記第１のトランジスタは、前記第２のトランジスタと同じ極性であることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の表示装置と、
操作キー又はバッテリと、を有することを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１２−２３０４１６（Ｐ２０１２−２３０４１６Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１２−１６３２８０（Ｐ２０１２−１６３２８０）
【出願日】平成２４年７月２４日（２０１２．７．２４）
【分割の表示】特願２０１０−２８０３０５（Ｐ２０１０−２８０３０５）の分割
【原出願日】平成１５年１月２２日（２００３．１．２２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２４年７月２４日（２０１２．７．２４）
【分割の表示】特願２０１０−２８０３０５（Ｐ２０１０−２８０３０５）の分割
【原出願日】平成１５年１月２２日（２００３．１．２２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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