半導体装置
【課題】 デバイスピンから取り込んだチップセレクト信号によって内部回路が非アクティブ状態に固定された場合でも、メモリテストを円滑に行うことができる半導体装置を提供する。
【解決手段】 半導体装置は、入力信号に応答し、内部回路をアクティブにする選択信号を出力するチップセレクト回路１０と、テスト入力信号に応答し、選択信号によるアクティブ／非アクティブの如何に拘わらず内部回路を強制的にアクティブに切り替えるテストアクティブ信号を出力するテスト回路２６とを備えている。
【解決手段】 半導体装置は、入力信号に応答し、内部回路をアクティブにする選択信号を出力するチップセレクト回路１０と、テスト入力信号に応答し、選択信号によるアクティブ／非アクティブの如何に拘わらず内部回路を強制的にアクティブに切り替えるテストアクティブ信号を出力するテスト回路２６とを備えている。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関し、特に、出荷前の製品に対する円滑なメモリテストを可能とする半導体装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ(Dynamic RAM)を搭載した半導体装置では、ＲＡＳ(Row Address Strobe)及びＣＡＳ(Column Address Strobe)の一対の信号が用いられる。これらの信号を用いることにより、行（ロウ）アドレス及び列（カラム）アドレスの双方に同じアドレス線が兼用でき、デバイスのピン数を削減してパッケージのコストダウンを図ることができる。
【０００３】図３は、ＤＲＡＭを搭載した半導体装置におけるアドレスの取込みタイミングを示すタイムチャートである。この半導体装置では、入力されたＲＡＳによってチップセレクト信号及びロウアドレス信号が取り込まれ、入力されたＣＡＳによってカラムアドレス信号が取り込まれる。
【０００４】出荷に先立って、上記ＤＲＡＭのメモリテストを行う場合には、試験装置からＲＡＳ、ＣＡＳの各信号を１つのデバイスピンから送り込む。これにより、第１段階で、デバイスピンからチップセレクト信号及びロウアドレス信号がＲＡＳによって取り込まれ、第２段階で、同じデバイスピンからカラムアドレス信号がＣＡＳによって取り込まれる。
【０００５】
【発明が解決しようとする課題】しかし、上記半導体装置では、第１段階でデバイスピンから取り込んだチップセレクト信号が内部回路を非アクティブ（非活性）状態に切り替えると、チップセレクト信号を切り替えてアクティブ（活性）状態に戻すまでは、同じデバイスピンからカラムアドレス信号を入力してもこれを取り込むことができず、メモリテストを円滑に行うことができない場合があった。
【０００６】本発明は、上記に鑑み、デバイスピンから取り込んだチップセレクト信号によって内部回路が非アクティブ状態に固定された場合でも、メモリテストを円滑に行うことができる半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するために、本発明の半導体装置は、内部回路を有する半導体装置において、入力信号に応答し、前記内部回路をアクティブにする選択信号を出力するチップセレクト回路と、テスト入力信号に応答し、前記選択信号によるアクティブ／非アクティブの如何に拘わらず前記内部回路を強制的にアクティブに切り替えるテストアクティブ信号を出力するテスト回路とを備えることを特徴とする。
【０００８】本発明の半導体装置では、テスト回路の動作によって内部回路を強制的にアクティブ状態に切り替えることができるので、デバイスピンから取り込んだチップセレクト信号によって内部回路が非アクティブ状態に固定された場合でも、メモリテストを円滑に行うことができる。
【０００９】ここで、本発明の好ましい半導体装置では、前記テスト回路が所定電位以上の電位のテスト入力信号に応答することが好ましい。この場合、テスト入力信号に応答してテストアクティブ信号を出力することができる。
【００１０】また、前記チップセレクト回路が、入力信号を受けるインバータと、入力端子と出力端子との間に直列接続された第１及び第２のPchMOSトランジスタと、前記インバータの出力と前記出力端子との間に直列接続された第３及び第４のPchMOSトランジスタと、前記出力端子と低電位電源との間に接続された第５のPchMOSトランジスタとを有することも本発明の好ましい態様である。この場合、デプレッション型にするPchMOSトランジスタを適宜選定することによって、チップセレクト回路の動作形態を変更することができる。
【００１１】例えば、前記第３〜第５のPchMOSトランジスタをエンハンスメント型、前記第１及び第２のPchMOSトランジスタをデプレッション型とすることができる。この場合、入力信号がロウレベルのときに内部回路をアクティブにできる。
【００１２】或いは、上記に代えて、前記第１、第２及び第５のPchMOSトランジスタをエンハンスメント型、前記第３及び第４のPchMOSトランジスタをデプレッション型とすることも好ましい態様である。この場合、入力信号がハイレベルのときに内部回路をアクティブにできる。
【００１３】或いは、上記に代えて、前記第１〜第４のPchMOSトランジスタをエンハンスメント型、前記第５のPchMOSトランジスタをデプレッション型とすることも好ましい態様である。この場合、入力信号のレベルの如何に拘わらず内部回路をアクティブにすることができる。
【００１４】更に、前記テスト回路は、テスト入力端子と低電位電源との間に直列接続され且つ各ゲートが高電位電源に接続されたテスト用PchMOSトランジスタ及びNchMOSトランジスタと、入力が前記テスト用PchMOSトランジスタ及びNchMOSトランジスタのドレインに接続されたテスト用インバータとから構成されることが好ましい。この場合、メモリテスト時には、テスト入力端子に、電源電圧とテスト用PchMOSトランジスタのしきい値とを加算した電位以上の電位を印加することによりテストアクティブ信号が出力できる。
【００１５】
【発明の実施の形態】以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１は、本発明の一実施形態例の半導体装置の要部構成を示すブロック図である。半導体装置は、内部回路（図示せず）、入力保護回路２４、アドレスバッファ２５、チップセレクト回路１０、及びテスト回路２６を有する。
【００１６】入力保護回路２４は、アドレス信号及びチップセレクト入力信号を夫々、アドレスバッファ２５及びチップセレクト回路１０に受け渡す。アドレスバッファ２５は、受け取ったアドレス信号を内部回路に送る。
【００１７】チップセレクト回路１０は、チップセレクト入力信号に応答して、内部回路のアクティブ／非アクティブ状態を切り替える選択信号を出力する。テスト回路２６は、必要時に、選択信号によるアクティブ／非アクティブ状態に拘わらず内部回路を強制的にアクティブ状態に切り替えるテストアクティブ信号を出力する。
【００１８】図２は、チップセレクト回路１０、テスト回路２６、及びその周辺回路を示す回路図である。チップセレクト回路１０は、入力が入力端子２８に接続されたインバータ１２と、入力端子２８と出力ノード（出力端子）２９との間に直列に接続されたPchMOSトランジスタ１６、１７と、インバータ１２の出力と出力ノード２９との間に直列に接続されたPchMOSトランジスタ１８、１９と、出力ノード２９とＶｓｓとの間に接続されたPchMOSトランジスタ２０とを有する。PchMOSトランジスタ１６、１７のゲートが双方のドレイン及びソースに共通接続され、PchMOSトランジスタ１８、１９のゲートが双方のドレイン及びソースに共通接続され、PchMOSトランジスタ２０のゲートがドレイン（Ｖｓｓ）に接続される。
【００１９】PchMOSトランジスタ１６〜２０のいずれかは、製造工程で、ボロン等のイオンが注入されることによって、エンハンスメント型からデプレッション型に選択的に変更される。このような構成のチップセレクト回路１０は、入力保護回路２４を介して入力されるチップセレクト入力信号の有効／無効を選定する。
【００２０】例えば、PchMOSトランジスタ１６、１７のみをデプレッション型とした場合には、チップセレクト入力信号がロウレベル（Ｌ）であると、PchMOSトランジスタ１６、１７の双方がオン、PchMOSトランジスタ１８、１９の双方がオフ、PchMOSトランジスタ２０がオフとなっているので、出力ノード２９における電位が“Ｌ”になる。これにより、ＮＡＮＤゲート１１の一方の入力が“Ｌ”に固定されるので、他方の入力のレベルに拘わらずＮＡＮＤゲート１１はハイレベル（Ｈ）を出力する。更に、この出力がインバータ１５で反転され、“Ｌ”のチップセレクト信号として送られ、内部回路がアクティブ状態になる。
【００２１】PchMOSトランジスタ１８、１９のみをデプレッション型とした場合には、チップセレクト入力信号が“Ｈ”であると、PchMOSトランジスタ１８、１９の双方がオン、PchMOSトランジスタ１６、１７の双方がオフ、PchMOSトランジスタ２０がオフとなっているので、出力ノード２９における電位が“Ｌ”になる。このため、上記と同様に、他方の入力が“Ｌ”、“Ｈ”の何れであってもＮＡＮＤゲート１１は“Ｈ”を出力し、内部回路がアクティブ状態になる。
【００２２】一方、PchMOSトランジスタ２０のみをデプレッション型とした場合には、PchMOSトランジスタ１６〜１９は全て、チップセレクト入力信号の“Ｌ”又は“Ｈ”の如何に拘わらずオフとなり、PchMOSトランジスタ２０のみがオンとなる。このため、出力ノード２９における電位が“Ｌ”になるので、上記と同様に、内部回路がアクティブ状態になる。
【００２３】以上のように、製造工程で、目的に合わせてPchMOSトランジスタのチャンネル領域に選択的にイオンを注入することにより、チップセレクト入力信号が“Ｈ”のとき、“Ｌ”のとき、或いは、“Ｈ”又は“Ｌ”の如何に拘わらず、内部回路をアクティブ状態にするチップセレクト回路１０が得られる。これらを表１にまとめた。同表における１６〜２０はPchMOSトランジスタの符号に対応する。＊は、イオン注入によってデプレッション型に構成された旨を示す。
【００２４】
【表１】
【００２５】テスト回路２６は、ゲートがＶｄｄに接続され、ソースがテスト入力端子２７に接続されたPchMOSトランジスタ２１と、ゲートがＶｄｄに接続され、ドレインがPchMOSトランジスタ２１のドレインに接続されたNchMOSトランジスタ２２と、ゲートがＶｄｄに接続され、ドレインがNchMOSトランジスタ２２のドレインに接続され、ソースがＶｓｓに接続されたNchMOSトランジスタ２３と、入力がPchMOSトランジスタ２１及びNchMOSトランジスタ２２の各ドレインに共通接続されたインバータ１３とを有する。
【００２６】ＮＡＮＤゲート１１は、チップセレクト回路１０及びテスト回路２６の双方の出力の論理積の反転値を出力し、インバータ１５は、ＮＡＮＤゲート１１の出力を反転させてチップセレクト出力信号として内部回路に送る。
【００２７】上記構成の半導体装置は、メモリテスト時には、テスト入力端子２７に、電源電圧(Vdd)とPchMOSトランジスタ２１のしきい値とを加算した電位以上の電位を印加する。これにより、PchMOSトランジスタ２１がオンとなり、PchMOSトランジスタ２１及びNchMOSトランジスタ２２、２３から成るテスト回路２６が“Ｈ”を出力する。このため、上記電位がテスト入力端子２７に印加されている間、テスト回路２６からはインバータ１３を介して“Ｌ”がテスト信号として出力される。従って、ＮＡＮＤゲート１１の他方の入力が“Ｌ”に固定されるので、チップセレクト回路１０の出力信号のレベルに拘わらず内部回路はアクティブ状態になる。
【００２８】本実施形態例では、デバイスピンから取り込んだチップセレクト信号によって内部回路が非アクティブ状態に固定された場合でも、テスト回路２６からのテスト信号によって内部回路を強制的にアクティブ状態に切り替えるので、メモリテストを円滑に行うことができる。
【００２９】なお、チップセレクト回路１０におけるPchMOSトランジスタ１６〜２０を夫々NchMOSトランジスタから構成し、上記実施形態例と同様の効果が得られるように構成することも可能である。
【００３０】以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置も、本発明の範囲に含まれる。
【００３１】
【発明の効果】以上説明したように、本発明の半導体装置によると、デバイスピンから取り込んだチップセレクト信号によって内部回路が非アクティブ状態に固定された場合でも、内部回路を強制的にアクティブ状態に切り替えてメモリテストを円滑に行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態例の半導体装置の要部構成を示すブロック図。
【図２】チップセレクト回路、テスト回路、及びその周辺回路を示す回路図。
【図３】半導体装置におけるアドレスの取込みタイミングを示すタイムチャート。
【符号の説明】
１０：チップセレクト回路
１１：ＮＡＮＤゲート
１２、１５：インバータ
１６〜２１：PchMOSトランジスタ
２２、２３：NchMOSトランジスタ
２４：入力保護回路
２５：アドレスバッファ
２６：テスト回路
２７：テスト入力端子
２８：入力端子
２９：出力ノード
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関し、特に、出荷前の製品に対する円滑なメモリテストを可能とする半導体装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ(Dynamic RAM)を搭載した半導体装置では、ＲＡＳ(Row Address Strobe)及びＣＡＳ(Column Address Strobe)の一対の信号が用いられる。これらの信号を用いることにより、行（ロウ）アドレス及び列（カラム）アドレスの双方に同じアドレス線が兼用でき、デバイスのピン数を削減してパッケージのコストダウンを図ることができる。
【０００３】図３は、ＤＲＡＭを搭載した半導体装置におけるアドレスの取込みタイミングを示すタイムチャートである。この半導体装置では、入力されたＲＡＳによってチップセレクト信号及びロウアドレス信号が取り込まれ、入力されたＣＡＳによってカラムアドレス信号が取り込まれる。
【０００４】出荷に先立って、上記ＤＲＡＭのメモリテストを行う場合には、試験装置からＲＡＳ、ＣＡＳの各信号を１つのデバイスピンから送り込む。これにより、第１段階で、デバイスピンからチップセレクト信号及びロウアドレス信号がＲＡＳによって取り込まれ、第２段階で、同じデバイスピンからカラムアドレス信号がＣＡＳによって取り込まれる。
【０００５】
【発明が解決しようとする課題】しかし、上記半導体装置では、第１段階でデバイスピンから取り込んだチップセレクト信号が内部回路を非アクティブ（非活性）状態に切り替えると、チップセレクト信号を切り替えてアクティブ（活性）状態に戻すまでは、同じデバイスピンからカラムアドレス信号を入力してもこれを取り込むことができず、メモリテストを円滑に行うことができない場合があった。
【０００６】本発明は、上記に鑑み、デバイスピンから取り込んだチップセレクト信号によって内部回路が非アクティブ状態に固定された場合でも、メモリテストを円滑に行うことができる半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するために、本発明の半導体装置は、内部回路を有する半導体装置において、入力信号に応答し、前記内部回路をアクティブにする選択信号を出力するチップセレクト回路と、テスト入力信号に応答し、前記選択信号によるアクティブ／非アクティブの如何に拘わらず前記内部回路を強制的にアクティブに切り替えるテストアクティブ信号を出力するテスト回路とを備えることを特徴とする。
【０００８】本発明の半導体装置では、テスト回路の動作によって内部回路を強制的にアクティブ状態に切り替えることができるので、デバイスピンから取り込んだチップセレクト信号によって内部回路が非アクティブ状態に固定された場合でも、メモリテストを円滑に行うことができる。
【０００９】ここで、本発明の好ましい半導体装置では、前記テスト回路が所定電位以上の電位のテスト入力信号に応答することが好ましい。この場合、テスト入力信号に応答してテストアクティブ信号を出力することができる。
【００１０】また、前記チップセレクト回路が、入力信号を受けるインバータと、入力端子と出力端子との間に直列接続された第１及び第２のPchMOSトランジスタと、前記インバータの出力と前記出力端子との間に直列接続された第３及び第４のPchMOSトランジスタと、前記出力端子と低電位電源との間に接続された第５のPchMOSトランジスタとを有することも本発明の好ましい態様である。この場合、デプレッション型にするPchMOSトランジスタを適宜選定することによって、チップセレクト回路の動作形態を変更することができる。
【００１１】例えば、前記第３〜第５のPchMOSトランジスタをエンハンスメント型、前記第１及び第２のPchMOSトランジスタをデプレッション型とすることができる。この場合、入力信号がロウレベルのときに内部回路をアクティブにできる。
【００１２】或いは、上記に代えて、前記第１、第２及び第５のPchMOSトランジスタをエンハンスメント型、前記第３及び第４のPchMOSトランジスタをデプレッション型とすることも好ましい態様である。この場合、入力信号がハイレベルのときに内部回路をアクティブにできる。
【００１３】或いは、上記に代えて、前記第１〜第４のPchMOSトランジスタをエンハンスメント型、前記第５のPchMOSトランジスタをデプレッション型とすることも好ましい態様である。この場合、入力信号のレベルの如何に拘わらず内部回路をアクティブにすることができる。
【００１４】更に、前記テスト回路は、テスト入力端子と低電位電源との間に直列接続され且つ各ゲートが高電位電源に接続されたテスト用PchMOSトランジスタ及びNchMOSトランジスタと、入力が前記テスト用PchMOSトランジスタ及びNchMOSトランジスタのドレインに接続されたテスト用インバータとから構成されることが好ましい。この場合、メモリテスト時には、テスト入力端子に、電源電圧とテスト用PchMOSトランジスタのしきい値とを加算した電位以上の電位を印加することによりテストアクティブ信号が出力できる。
【００１５】
【発明の実施の形態】以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１は、本発明の一実施形態例の半導体装置の要部構成を示すブロック図である。半導体装置は、内部回路（図示せず）、入力保護回路２４、アドレスバッファ２５、チップセレクト回路１０、及びテスト回路２６を有する。
【００１６】入力保護回路２４は、アドレス信号及びチップセレクト入力信号を夫々、アドレスバッファ２５及びチップセレクト回路１０に受け渡す。アドレスバッファ２５は、受け取ったアドレス信号を内部回路に送る。
【００１７】チップセレクト回路１０は、チップセレクト入力信号に応答して、内部回路のアクティブ／非アクティブ状態を切り替える選択信号を出力する。テスト回路２６は、必要時に、選択信号によるアクティブ／非アクティブ状態に拘わらず内部回路を強制的にアクティブ状態に切り替えるテストアクティブ信号を出力する。
【００１８】図２は、チップセレクト回路１０、テスト回路２６、及びその周辺回路を示す回路図である。チップセレクト回路１０は、入力が入力端子２８に接続されたインバータ１２と、入力端子２８と出力ノード（出力端子）２９との間に直列に接続されたPchMOSトランジスタ１６、１７と、インバータ１２の出力と出力ノード２９との間に直列に接続されたPchMOSトランジスタ１８、１９と、出力ノード２９とＶｓｓとの間に接続されたPchMOSトランジスタ２０とを有する。PchMOSトランジスタ１６、１７のゲートが双方のドレイン及びソースに共通接続され、PchMOSトランジスタ１８、１９のゲートが双方のドレイン及びソースに共通接続され、PchMOSトランジスタ２０のゲートがドレイン（Ｖｓｓ）に接続される。
【００１９】PchMOSトランジスタ１６〜２０のいずれかは、製造工程で、ボロン等のイオンが注入されることによって、エンハンスメント型からデプレッション型に選択的に変更される。このような構成のチップセレクト回路１０は、入力保護回路２４を介して入力されるチップセレクト入力信号の有効／無効を選定する。
【００２０】例えば、PchMOSトランジスタ１６、１７のみをデプレッション型とした場合には、チップセレクト入力信号がロウレベル（Ｌ）であると、PchMOSトランジスタ１６、１７の双方がオン、PchMOSトランジスタ１８、１９の双方がオフ、PchMOSトランジスタ２０がオフとなっているので、出力ノード２９における電位が“Ｌ”になる。これにより、ＮＡＮＤゲート１１の一方の入力が“Ｌ”に固定されるので、他方の入力のレベルに拘わらずＮＡＮＤゲート１１はハイレベル（Ｈ）を出力する。更に、この出力がインバータ１５で反転され、“Ｌ”のチップセレクト信号として送られ、内部回路がアクティブ状態になる。
【００２１】PchMOSトランジスタ１８、１９のみをデプレッション型とした場合には、チップセレクト入力信号が“Ｈ”であると、PchMOSトランジスタ１８、１９の双方がオン、PchMOSトランジスタ１６、１７の双方がオフ、PchMOSトランジスタ２０がオフとなっているので、出力ノード２９における電位が“Ｌ”になる。このため、上記と同様に、他方の入力が“Ｌ”、“Ｈ”の何れであってもＮＡＮＤゲート１１は“Ｈ”を出力し、内部回路がアクティブ状態になる。
【００２２】一方、PchMOSトランジスタ２０のみをデプレッション型とした場合には、PchMOSトランジスタ１６〜１９は全て、チップセレクト入力信号の“Ｌ”又は“Ｈ”の如何に拘わらずオフとなり、PchMOSトランジスタ２０のみがオンとなる。このため、出力ノード２９における電位が“Ｌ”になるので、上記と同様に、内部回路がアクティブ状態になる。
【００２３】以上のように、製造工程で、目的に合わせてPchMOSトランジスタのチャンネル領域に選択的にイオンを注入することにより、チップセレクト入力信号が“Ｈ”のとき、“Ｌ”のとき、或いは、“Ｈ”又は“Ｌ”の如何に拘わらず、内部回路をアクティブ状態にするチップセレクト回路１０が得られる。これらを表１にまとめた。同表における１６〜２０はPchMOSトランジスタの符号に対応する。＊は、イオン注入によってデプレッション型に構成された旨を示す。
【００２４】
【表１】
【００２５】テスト回路２６は、ゲートがＶｄｄに接続され、ソースがテスト入力端子２７に接続されたPchMOSトランジスタ２１と、ゲートがＶｄｄに接続され、ドレインがPchMOSトランジスタ２１のドレインに接続されたNchMOSトランジスタ２２と、ゲートがＶｄｄに接続され、ドレインがNchMOSトランジスタ２２のドレインに接続され、ソースがＶｓｓに接続されたNchMOSトランジスタ２３と、入力がPchMOSトランジスタ２１及びNchMOSトランジスタ２２の各ドレインに共通接続されたインバータ１３とを有する。
【００２６】ＮＡＮＤゲート１１は、チップセレクト回路１０及びテスト回路２６の双方の出力の論理積の反転値を出力し、インバータ１５は、ＮＡＮＤゲート１１の出力を反転させてチップセレクト出力信号として内部回路に送る。
【００２７】上記構成の半導体装置は、メモリテスト時には、テスト入力端子２７に、電源電圧(Vdd)とPchMOSトランジスタ２１のしきい値とを加算した電位以上の電位を印加する。これにより、PchMOSトランジスタ２１がオンとなり、PchMOSトランジスタ２１及びNchMOSトランジスタ２２、２３から成るテスト回路２６が“Ｈ”を出力する。このため、上記電位がテスト入力端子２７に印加されている間、テスト回路２６からはインバータ１３を介して“Ｌ”がテスト信号として出力される。従って、ＮＡＮＤゲート１１の他方の入力が“Ｌ”に固定されるので、チップセレクト回路１０の出力信号のレベルに拘わらず内部回路はアクティブ状態になる。
【００２８】本実施形態例では、デバイスピンから取り込んだチップセレクト信号によって内部回路が非アクティブ状態に固定された場合でも、テスト回路２６からのテスト信号によって内部回路を強制的にアクティブ状態に切り替えるので、メモリテストを円滑に行うことができる。
【００２９】なお、チップセレクト回路１０におけるPchMOSトランジスタ１６〜２０を夫々NchMOSトランジスタから構成し、上記実施形態例と同様の効果が得られるように構成することも可能である。
【００３０】以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置も、本発明の範囲に含まれる。
【００３１】
【発明の効果】以上説明したように、本発明の半導体装置によると、デバイスピンから取り込んだチップセレクト信号によって内部回路が非アクティブ状態に固定された場合でも、内部回路を強制的にアクティブ状態に切り替えてメモリテストを円滑に行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態例の半導体装置の要部構成を示すブロック図。
【図２】チップセレクト回路、テスト回路、及びその周辺回路を示す回路図。
【図３】半導体装置におけるアドレスの取込みタイミングを示すタイムチャート。
【符号の説明】
１０：チップセレクト回路
１１：ＮＡＮＤゲート
１２、１５：インバータ
１６〜２１：PchMOSトランジスタ
２２、２３：NchMOSトランジスタ
２４：入力保護回路
２５：アドレスバッファ
２６：テスト回路
２７：テスト入力端子
２８：入力端子
２９：出力ノード
【特許請求の範囲】
【請求項１】 内部回路を有する半導体装置において、入力信号に応答し、前記内部回路をアクティブにする選択信号を出力するチップセレクト回路と、テスト入力信号に応答し、前記選択信号によるアクティブ／非アクティブの如何に拘わらず前記内部回路を強制的にアクティブに切り替えるテストアクティブ信号を出力するテスト回路とを備えることを特徴とする半導体装置。
【請求項２】 前記テスト回路が所定電位以上の電位のテスト入力信号に応答する、請求項１に記載の半導体装置。
【請求項３】 前記チップセレクト回路が、入力信号を受けるインバータと、入力端子と出力端子との間に直列接続された第１及び第２のPchMOSトランジスタと、前記インバータの出力と前記出力端子との間に直列接続された第３及び第４のPchMOSトランジスタと、前記出力端子と低電位電源との間に接続された第５のPchMOSトランジスタとを有する、請求項１又は２に記載の半導体装置。
【請求項４】 前記第３〜第５のPchMOSトランジスタがエンハンスメント型であり、前記第１及び第２のPchMOSトランジスタがデプレッション型である、請求項３に記載の半導体装置。
【請求項５】 前記第１、第２及び第５のPchMOSトランジスタがエンハンスメント型であり、前記第３及び第４のPchMOSトランジスタがデプレッション型である、請求項３に記載の半導体装置。
【請求項６】 前記第１〜第４のPchMOSトランジスタがエンハンスメント型であり、前記第５のPchMOSトランジスタがデプレッション型である、請求項３に記載の半導体装置。
【請求項７】 前記テスト回路は、テスト入力端子と低電位電源との間に直列接続され且つ各ゲートが高電位電源に接続されたテスト用PchMOSトランジスタ及びNchMOSトランジスタと、入力が前記テスト用PchMOSトランジスタ及びNchMOSトランジスタのドレインに接続されたテスト用インバータとから構成される、請求項１〜６の何れかに記載の半導体装置。
【請求項１】 内部回路を有する半導体装置において、入力信号に応答し、前記内部回路をアクティブにする選択信号を出力するチップセレクト回路と、テスト入力信号に応答し、前記選択信号によるアクティブ／非アクティブの如何に拘わらず前記内部回路を強制的にアクティブに切り替えるテストアクティブ信号を出力するテスト回路とを備えることを特徴とする半導体装置。
【請求項２】 前記テスト回路が所定電位以上の電位のテスト入力信号に応答する、請求項１に記載の半導体装置。
【請求項３】 前記チップセレクト回路が、入力信号を受けるインバータと、入力端子と出力端子との間に直列接続された第１及び第２のPchMOSトランジスタと、前記インバータの出力と前記出力端子との間に直列接続された第３及び第４のPchMOSトランジスタと、前記出力端子と低電位電源との間に接続された第５のPchMOSトランジスタとを有する、請求項１又は２に記載の半導体装置。
【請求項４】 前記第３〜第５のPchMOSトランジスタがエンハンスメント型であり、前記第１及び第２のPchMOSトランジスタがデプレッション型である、請求項３に記載の半導体装置。
【請求項５】 前記第１、第２及び第５のPchMOSトランジスタがエンハンスメント型であり、前記第３及び第４のPchMOSトランジスタがデプレッション型である、請求項３に記載の半導体装置。
【請求項６】 前記第１〜第４のPchMOSトランジスタがエンハンスメント型であり、前記第５のPchMOSトランジスタがデプレッション型である、請求項３に記載の半導体装置。
【請求項７】 前記テスト回路は、テスト入力端子と低電位電源との間に直列接続され且つ各ゲートが高電位電源に接続されたテスト用PchMOSトランジスタ及びNchMOSトランジスタと、入力が前記テスト用PchMOSトランジスタ及びNchMOSトランジスタのドレインに接続されたテスト用インバータとから構成される、請求項１〜６の何れかに記載の半導体装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０００−２９３９９９（Ｐ２０００−２９３９９９Ａ）
【公開日】平成１２年１０月２０日（２０００．１０．２０）
【国際特許分類】
【出願番号】特願平１１−１０２２１７
【出願日】平成１１年４月９日（１９９９．４．９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成１２年１０月２０日（２０００．１０．２０）
【国際特許分類】
【出願日】平成１１年４月９日（１９９９．４．９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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