半導体装置
【課題】高耐圧、高温動作が可能なデバイスの特性を十分生かした化合物半導体チップを有する半導体装置を提供する。
【解決手段】外部に電気的に接続される接続領域２４，２５，２７と、この接続領域２４，２５，２７に電気的に繋がる電極５，６，７を一面に有する半導体素子２０と、その一面の全体に形成され且つ接続領域２４，２５，２７を露出させる開口部２４ａ，２５ａ，２７ａを有する誘電体膜３０と、半導体素子２０の他面を底部に接続するとともに半導体素子２０及び誘電体膜３０と内面との間に空間が形成される素子収容スペース３２を有するセラミック製のパッケージ３１と、パッケージ３１の内部に設けられた電極３４〜３６と、素子収容スペース３２内で電極３４〜３６と半導体素子２０の接続領域２４，２５，２７とを誘電体膜３０の開口部２４ａ，２５ａ，２７ａを通して接続する接続導体とを有する。
【解決手段】外部に電気的に接続される接続領域２４，２５，２７と、この接続領域２４，２５，２７に電気的に繋がる電極５，６，７を一面に有する半導体素子２０と、その一面の全体に形成され且つ接続領域２４，２５，２７を露出させる開口部２４ａ，２５ａ，２７ａを有する誘電体膜３０と、半導体素子２０の他面を底部に接続するとともに半導体素子２０及び誘電体膜３０と内面との間に空間が形成される素子収容スペース３２を有するセラミック製のパッケージ３１と、パッケージ３１の内部に設けられた電極３４〜３６と、素子収容スペース３２内で電極３４〜３６と半導体素子２０の接続領域２４，２５，２７とを誘電体膜３０の開口部２４ａ，２５ａ，２７ａを通して接続する接続導体とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より詳しくは、パッケージに収容された化合物半導体チップを有する半導体装置に関する。
【背景技術】
【０００２】
半導体素子を収容する実装用のパッケージとしては、下記の特許文献１、２に記載されているように、樹脂モールドパッケージやセラミックパッケージ等が広く使用されている。
【０００３】
樹脂モールドパッケージは、半導体素子とこれに接続するリード端子の一端部を樹脂でモールドする一方、リード端子の他端を電気的接続のために樹脂モールドの外部に露出した構造を有するものである。
【０００４】
また、セラミックパッケージは、内側と外側との導通を取るリード端子を有するセラミック製の筐体内に半導体素子を固定し、半導体素子から筐体内側のリード端子にワイヤボンディング等の手段によって電気的接続を担うワイヤを接続した構造を有している。
【０００５】
樹脂モールドパッケージは、半導体素子上の複数の電極や配線間に樹脂が充填されて絶縁されるため、適切な樹脂でモールドすることにより、半導体素子に高電圧が印可された場合にも、電極や配線間の放電を抑制することができる。一方、セラミックパッケージは、高温の環境下に置いても変形せず、耐熱性に優れている。
【０００６】
また、パッケージの放熱効果を高める半導体装置としては、特許文献３に記載されているように、セラミックパッケージ内にフェースダウンで取り付けたフリップチップ素子の上側に半田を介して放熱用蓋を熱的に接続し、さらに、フリップチップ素子の下側にバンプを包囲するシリコーン樹脂等の流動性を有するバッファ用樹脂を介在させるとともに、フリップチップ素子の外周側面からセラミックパッケージ内壁に至る領域に耐熱性樹脂を形成して半田とバッファ用樹脂を分離させるといった構造もある。
【０００７】
高耐圧が必要とされる半導体素子については、特許文献４に記載されているように、電極間の電気的リークを抑制するためにフィールドプレート電極と言われる構造を設けて、半導体チップ表面に配置されるゲート電極を覆う絶縁膜上にソース電極が張り出すようにした構造もある。
【特許文献１】特開２００４−１６５２８１号公報
【特許文献２】特開２０００−３３２１５８号公報
【特許文献３】特開平６−６１３８３号公報
【特許文献４】特開２００５−０９３８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
シリコン系の半導体素子等では、半導体素子自体に要求される動作環境温度が１２０℃程度までであったため、樹脂モールドパッケージの耐熱性が問題とされることは少なかった。また、従来のシリコン系の半導体素子等では、素子自体の耐圧の特性が高くないため、電極や配線間の放電が問題となる場合は少なかった。
【０００９】
これに対し、近年開発が進められているIII−Ｖ族窒化物系化合物半導体は、その材料が本質的に持つ特性から、高温、高耐圧で動作するデバイスとして使用することが期待されており、２００℃の環境においても動作し、３００Ｖ以上の高耐圧特性を有するデバイスが開発されている。
【００１０】
このような高温の動作環境において、III−Ｖ族窒化物系化合物半導体素子用のパッケージとして、樹脂モールドパッケージを使用すれば電極や配線間の放電を抑制することができる一方、耐熱性が劣って変形し易い。また、セラミックパッケージは、耐熱性に優れているが、高耐圧が要求される半導体素子の表面で放電し易い。
【００１１】
また、樹脂モールドを使用した場合、パッケージ自体が変形しやすいという問題のみらならず、樹脂の熱膨張や変形によってデバイスに応力がかかって性能が劣化したり、或いは、デバイスの配線に応力がかかって変形したり、断線したりするといった問題が生じ易くなる。
【００１２】
セラミックパッケージ等を使用した場合には、半導体素子に対して３００Ｖ〜４００Ｖ程度の電圧が印可される状態で、空中で放電する沿面放電という現象が発生し易いといった問題もある。
【００１３】
一方、特許文献３に記載されているように、セラミックパッケージにフリップチップ素子をフェースダウンで搭載し、その下面に流動性を有するバッファ用樹脂を塗布し、さらに側面とセラミックパッケージの間に耐熱性樹脂を埋める構造では、温度上昇時に耐熱性樹脂が膨張して半導体素子に応力が加わり、性能劣化の原因になる。また、耐熱性樹脂とセラミックパッケージの熱膨張係数の違いとセラミックパッケージの脆さによってセラミックパッケージにひびが入りやすくなる。さらに、そのフリップチップの下側のバッファ用樹脂は熱伝導性が低く、フリップチップ素子の替わりにIII−Ｖ族窒化物系化合物半導体素子を取り付けた場合には冷却効率が悪くなる。
【００１４】
本発明の目的は、半導体素子の高耐圧、高温動作が可能なデバイスの特性を十分生かすためのパッケージを備えた半導体装置を提供する。
【課題を解決するための手段】
【００１５】
上記の課題を解決するための本発明の第１の態様は、外部に電気的に接続される接続領域と該接続領域に電気的に繋がる電極を一面に有する半導体素子と、前記一面の全体に形成され且つ前記接続領域を露出させる開口部を有する誘電体膜と、前記半導体素子の他面を底部に接続するとともに前記半導体素子及び誘電体膜と内面との間に空間が形成される素子収容スペースを有するセラミック製のパッケージと、前記パッケージの内部に設けられた電極と、前記素子収容スペース内で前記電極と前記半導体素子の前記接続領域とを前記誘電体膜の開口部を通して接続する接続導体とを有することを特徴とする半導体装置である。
【００１６】
本発明の第２の態様は、前記第１の態様に係る半導体装置において、前記半導体素子は、III−Ｖ族窒化物系化合物半導体素子であることを特徴とする。
【００１７】
本発明の第３の態様は、前記第１又は第２の態様に係る半導体装置において、前記接続導体は前記接続領域と前記パッケージの内部に設けられた前記電極と前記空間にのみ接触していることを特徴とする。
【００１８】
本発明の第４の態様は、前記第１乃至第３の態様のいずれかに係る半導体装置において、前記誘電膜はポリイミド化合物を主成分とする樹脂であることを特徴とする。
【００１９】
本発明の第５の態様は、前記第１乃至第４の態様のいずれかに係る半導体装置において、前記接続導体はワイヤであり、前記接続領域は電極パッドであることを特徴とする。
【００２０】
本発明の第６の態様は、前記第１乃至第５の態様のいずれかに係る半導体装置において、前記素子収容スペース内の前記電極は、前記パッケージの内部から外部に引き出されるリード端子であることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、半導体素子のうち電極、パッド等が形成された一面においてワイヤ等の接続導体により電気的に接続される領域を除いて全面を誘電体膜によって被覆するとともに、半導体素子の周囲に空間を形成するセラミック製のパッケージを採用している。
【００２２】
これにより、半導体素子の一面側では沿面放電が抑制される。また、接続導体には応力がかからないし、半導体素子とパッケージの間に応力が発生せず半導体素子の性能劣化が防止され、しかも、内部からのパッケージの損傷の発生も防止できる。
【発明を実施するための最良の形態】
【００２３】
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
図１は、本発明の実施形態に係る半導体装置を構成する半導体電子デバイスの１つのユニットを示す断面図、図２は、半導体電子デバイスのユニットを集積して構成される大素子電界効果トランジスタの平面図、図３は、図２の部分拡大平面図である。
【００２５】
図１に示す電界効果トランジスタ（ＦＥＴ）ユニット１０は高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）であり、基板１上に成長されたＧａＮ又はＡｌＮよりなるバッファ層２と、バッファ層２上に成長されたアンドープＧａＮよりなる電子走行層３と、電子走行層３上に成長されたｎ型のＡｌＧａＮよりなる電子供給層４と、電子供給層４にショットキー接触するゲート電極５と、ゲート電極５の一側方に間隔をおいて形成されて電子供給層４にオーミック接触するソース電極６と、ゲート電極５の他側方に間隔をおいて形成されて電子供給層４にオーミック接触するドレイン電極７とから構成されている。
【００２６】
バッファ層２から電子供給層４まではＭＯＣＶＤ法などにより成長される。また、基板１としては、例えば、アルミナ基板、ＳｉＣ基板、Ｓｉ基板等が使用される。ゲート電極５としては例えばＡｌ／Ａｕが使用され、ソース電極６、ドレイン電極７としては例えばＴｉ／Ａｌが使用される。さらに、ゲート電極５、ソース電極６、ドレイン電極７，電子供給層４は窒化シリコンよりなるパッシベーション膜８により覆われている。
【００２７】
ＦＥＴユニット１０は、同一の基板１に集積化されて図２に示すような大素子ＦＥＴ２０を構成する。
【００２８】
大素子ＦＥＴ２０を構成する電子供給層４上では、一方向に延びるストライプ状のゲート引き出し配線２１と、ゲート引き出し配線２１に直交する方向に延び且つ互いに間隔をおいて配置される複数のストライプ状のソースバスライン２２と、ソースバスライン２２の両側に間隔をおいて配置される複数のストライプ状のドレインバスライン２３と、絶縁層（不図示）を介してゲート引き出し配線２１の上をアーチ状に跨ぐソースバスライン２２の一端部に電子供給層層４上で接続されるソース接続パッド２４と、ドレインバスライン２３の他端に接続されるドレイン接続パッド２５とが形成されている。
【００２９】
また、電子供給層４上では、ソースバスライン２２とドレインバスライン２３の間であって、ソースバスライン２１寄りに間隔をおいてゲートバスライン２６が形成され、ゲートバスライン２６の一端にはゲート引き出し電極２１が接続されている。
【００３０】
ドレインバスライン２３の両側部には、図３に示すように、これに直交する方向で上記の複数のドレイン電極７が櫛歯状に接続され、さらに、ソースバスライン２２の側部には、ドレイン電極７と間隔をおいて平行に配置されるソース電極６が櫛歯状に接続されている。なお、ソース電極６とゲートバスライン２６が交差する部分では、ソース電極６がゲートバスライン２６上を絶縁層（不図示）を介してアーチ状に跨いでソースバスライン２２に接続されている。
【００３１】
そのようなソース電極６とドレイン電極７の間の領域には、ソースバスライン２２、ドレインバスライン２３の長手方向に沿ってＳ字状に蛇行するチャネル領域があり、そのチャネル領域にはゲート電極５がＳ字状に蛇行する形状で配置されてゲートバスライン２６の側部に接続される。
【００３２】
ゲート引き出し配線２１は、図２に示すように、ソース接続パッド２４に形成された凹状領域の内側に間隔をおいて配置されるゲート接続パッド２７に接続されている。ゲート系パターン、即ちゲート引き出し配線２１，ゲート電極７、ゲートバスライン２６、ゲート接続パッド２７は同一金属から形成され、ドレイン系パターン、ソース系パターンもそれぞれ同一金属から形成されている。
【００３３】
なお、ソースバスライン２２、ドレインバスライン２３の間には、それらのライン２２，２３に沿って、ゲート電極５、ソース電極６及びドレイン電極７からなるＦＥＴユニット１０が例えば１００組形成されている。
【００３４】
以上のような構成を有する大素子ＦＥＴ２０の上面は、図４に示すように、ゲート接続パッド２７、ドレイン接続パッド２５及びソース接続パッド２４の領域に開口部２７ａ，２５ａ，２４ａを有するポリイミド等の高耐圧の誘電体膜３０によって覆われている。これにより、ソース電極６、ソースバスライン２２、ドレイン電極７、ドレインバスライン２３、ゲート電極５、ゲートバスライン２６及びそれらに挟まれる領域は全て誘電体膜３０に覆われることになる。
【００３５】
また、ポリイミド等の誘電体膜３０は、ＡｌＧａＮ電子供給層４上のゲート接続パッド２７、ドレイン接続パッド２５及びソース接続パッド２４、及び全てのＦＥＴユニット１０の上に塗布され、これを乾燥した後に、レジスト、ドライエッチングを用いるフォトリソグラフィ法によりパターニングして開口部２４ａ，２５ａ，２７ａが形成される。誘電体膜３０の厚さは１．０〜１．５μｍ程度である。
【００３６】
なお、感光性のポリイミドその他の樹脂材から誘電体膜３０を形成しても良く、この場合には、開口部２４ａ，２５ａ，２７ａの形成のためにレジストを用いる必要はなくなる。また、誘電体膜３０をパターニングする際に、パッシベーション膜８も同時にパターニングしてゲート接続パッド２７、ドレイン接続パッド２５及びソース接続パッド２４を露出する開口２４ａ，２５ａ，２７ａを形成する。
【００３７】
その誘電体膜３０は、基板１の側面及び底面を覆わないように塗布されることが好ましいが、塗布装置の構造の関係から、基板１の側面、底面まで塗布される場合には、開口部２４ａ，２５ａ，２７ａを形成する際に基板１の側面及び底面から除去されることになる。
【００３８】
以上のようにＦＥＴユニット１０、ソースバスライン２２、ドレインバスライン２３及びゲートバスライン２６が誘電体膜３０により覆われた状態の基板１は、図５に示すようにセラミックパッケージ３１に収容される。
【００３９】
セラミックパッケージ３１は、内部に大素子ＦＥＴ２０を収容する凹状の素子収容スペース３２を持つ上面開放のセラミック枠体３３を有している。セラミック枠体３３は、アルミナの骨材とガラス材料の混合物からなるグリーンシートを多層に重ねた後に焼成されたもので、その側面にはグリーンシートに挟まれて取り付けられた第１、第２、第３のリード３４，３５，３６が素子収容スペース内から外方に突出して取り付けられている。素子収容スペース３２はその内部に大素子ＦＥＴ２０を取り付けた状態で大素子ＦＥＴ２０の上面及び側面とセラミック枠体３３の内壁との間に空間が形成される大きさ及び形状となっている。セラミック枠体３３の下面にはコバールからなる放熱板３７がロウ材により接着されている。
【００４０】
そのようなセラミックパッケージ３１内では、放熱板３７の上に大素子ＦＥＴ２０の下面がロウ材によって接着される。放熱板３７上に固定された大素子ＦＥＴ２０のソース接続パッド２４は放熱板３７に第１の導電性ワイヤ４１を介して接続され、ドレイン接続パッド２５は第１のリード３４に第２の導電性ワイヤ４２を介して接続され、ゲート接続パッド２７は第２のリード３５に第３の導電性ワイヤ４３を介して接続されている。また、放熱板３７は第３のリード３６に第４の導電性ワイヤ４４を介して接続されている。第１〜第４の導電性ワイヤ４１〜４４は、金、アルミニウム等の金属から構成される。なお、第１〜第４の導電性ワイヤ４１〜４４の替わりに他の接続導電を使用してもよい。
【００４１】
そのように第１〜第３のリード３４〜３６が大素子ＦＥＴ２０に導電性ワイヤ４１〜４４により接続された状態で、セラミックパッケージ３１上には、セラミック製の蓋３８がロウ材により接着されている。
【００４２】
以上のような構成を有する半導体装置によれば、セラミックパッケージ３１内に大素子ＦＥＴ２０を配置し、しかも大素子ＦＥＴ２０とリード３３４〜３６を接続するワイヤ４１〜４４に接触しないように大容量ＦＥＴ２０の上面を誘電体膜３０で被覆するようにしたので、ゲート電極５とドレイン電極７の間、ドレイン電極７とソース電極６の間に大きな電位差が生じても誘電体膜３０によって沿面放電の発生が抑制される。しかも、大素子ＦＥＴ２０は下面を除いてセラミックパッケージ３１との間に空間が形成されるので、高温環境下でもワイヤ４１〜４４には応力がかからず、高温環境下でワイヤ４１〜４４に断線が生じたり、熱膨張率差による圧力がセラミックパッケージ３１及び大素子ＦＥＴ２０に加わることがない。
【００４３】
なお、上記の実施形態では、半導体素子としてＨＥＭＴを例に挙げたが、その他のIII−Ｖ族窒化物系化合物半導体素子を採用してもよい。
【図面の簡単な説明】
【００４４】
【図１】図１は、本発明の実施形態に係る半導体装置を構成する１つのＦＥＴユニットを示す側面図である。
【図２】図２は、本発明の実施形態に係る半導体装置を構成する大素子ＦＥＴを示す平面図である。
【図３】図３は、図２に示す大素子ＦＥＴの破線で囲まれた領域を示す平面図である。
【図４】図４は、本発明の実施形態に係る半導体装置を構成する大素子ＦＥＴを誘電体膜で覆った状態を示す平面図である。
【図５】図５は、本発明の実施形態に係る半導体装置を示す側部断面図及び上部断面図である。
【符号の説明】
【００４５】
１：基板
３：電子走行層
４：電子供給層
５：ゲート電極
６：ソース電極
７：ドレイン電極
８：パッシベーション膜
１０：ＦＥＴユニット
２０：大素子ＦＥＴ
２４：ソース電極パッド
２５：ドレイン電極パッド
２７：ゲート電極パッド
２４ａ，２５ａ，２７ａ：開口部
３０：誘電体膜
３１：セラミックパッケージ
３２：素子収容スペース
３３：セラミック枠体
３４，３５，３６：リード
３７：放熱板
３８：蓋体
４１〜４４：ワイヤ
【技術分野】
【０００１】
本発明は半導体装置に関し、より詳しくは、パッケージに収容された化合物半導体チップを有する半導体装置に関する。
【背景技術】
【０００２】
半導体素子を収容する実装用のパッケージとしては、下記の特許文献１、２に記載されているように、樹脂モールドパッケージやセラミックパッケージ等が広く使用されている。
【０００３】
樹脂モールドパッケージは、半導体素子とこれに接続するリード端子の一端部を樹脂でモールドする一方、リード端子の他端を電気的接続のために樹脂モールドの外部に露出した構造を有するものである。
【０００４】
また、セラミックパッケージは、内側と外側との導通を取るリード端子を有するセラミック製の筐体内に半導体素子を固定し、半導体素子から筐体内側のリード端子にワイヤボンディング等の手段によって電気的接続を担うワイヤを接続した構造を有している。
【０００５】
樹脂モールドパッケージは、半導体素子上の複数の電極や配線間に樹脂が充填されて絶縁されるため、適切な樹脂でモールドすることにより、半導体素子に高電圧が印可された場合にも、電極や配線間の放電を抑制することができる。一方、セラミックパッケージは、高温の環境下に置いても変形せず、耐熱性に優れている。
【０００６】
また、パッケージの放熱効果を高める半導体装置としては、特許文献３に記載されているように、セラミックパッケージ内にフェースダウンで取り付けたフリップチップ素子の上側に半田を介して放熱用蓋を熱的に接続し、さらに、フリップチップ素子の下側にバンプを包囲するシリコーン樹脂等の流動性を有するバッファ用樹脂を介在させるとともに、フリップチップ素子の外周側面からセラミックパッケージ内壁に至る領域に耐熱性樹脂を形成して半田とバッファ用樹脂を分離させるといった構造もある。
【０００７】
高耐圧が必要とされる半導体素子については、特許文献４に記載されているように、電極間の電気的リークを抑制するためにフィールドプレート電極と言われる構造を設けて、半導体チップ表面に配置されるゲート電極を覆う絶縁膜上にソース電極が張り出すようにした構造もある。
【特許文献１】特開２００４−１６５２８１号公報
【特許文献２】特開２０００−３３２１５８号公報
【特許文献３】特開平６−６１３８３号公報
【特許文献４】特開２００５−０９３８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
シリコン系の半導体素子等では、半導体素子自体に要求される動作環境温度が１２０℃程度までであったため、樹脂モールドパッケージの耐熱性が問題とされることは少なかった。また、従来のシリコン系の半導体素子等では、素子自体の耐圧の特性が高くないため、電極や配線間の放電が問題となる場合は少なかった。
【０００９】
これに対し、近年開発が進められているIII−Ｖ族窒化物系化合物半導体は、その材料が本質的に持つ特性から、高温、高耐圧で動作するデバイスとして使用することが期待されており、２００℃の環境においても動作し、３００Ｖ以上の高耐圧特性を有するデバイスが開発されている。
【００１０】
このような高温の動作環境において、III−Ｖ族窒化物系化合物半導体素子用のパッケージとして、樹脂モールドパッケージを使用すれば電極や配線間の放電を抑制することができる一方、耐熱性が劣って変形し易い。また、セラミックパッケージは、耐熱性に優れているが、高耐圧が要求される半導体素子の表面で放電し易い。
【００１１】
また、樹脂モールドを使用した場合、パッケージ自体が変形しやすいという問題のみらならず、樹脂の熱膨張や変形によってデバイスに応力がかかって性能が劣化したり、或いは、デバイスの配線に応力がかかって変形したり、断線したりするといった問題が生じ易くなる。
【００１２】
セラミックパッケージ等を使用した場合には、半導体素子に対して３００Ｖ〜４００Ｖ程度の電圧が印可される状態で、空中で放電する沿面放電という現象が発生し易いといった問題もある。
【００１３】
一方、特許文献３に記載されているように、セラミックパッケージにフリップチップ素子をフェースダウンで搭載し、その下面に流動性を有するバッファ用樹脂を塗布し、さらに側面とセラミックパッケージの間に耐熱性樹脂を埋める構造では、温度上昇時に耐熱性樹脂が膨張して半導体素子に応力が加わり、性能劣化の原因になる。また、耐熱性樹脂とセラミックパッケージの熱膨張係数の違いとセラミックパッケージの脆さによってセラミックパッケージにひびが入りやすくなる。さらに、そのフリップチップの下側のバッファ用樹脂は熱伝導性が低く、フリップチップ素子の替わりにIII−Ｖ族窒化物系化合物半導体素子を取り付けた場合には冷却効率が悪くなる。
【００１４】
本発明の目的は、半導体素子の高耐圧、高温動作が可能なデバイスの特性を十分生かすためのパッケージを備えた半導体装置を提供する。
【課題を解決するための手段】
【００１５】
上記の課題を解決するための本発明の第１の態様は、外部に電気的に接続される接続領域と該接続領域に電気的に繋がる電極を一面に有する半導体素子と、前記一面の全体に形成され且つ前記接続領域を露出させる開口部を有する誘電体膜と、前記半導体素子の他面を底部に接続するとともに前記半導体素子及び誘電体膜と内面との間に空間が形成される素子収容スペースを有するセラミック製のパッケージと、前記パッケージの内部に設けられた電極と、前記素子収容スペース内で前記電極と前記半導体素子の前記接続領域とを前記誘電体膜の開口部を通して接続する接続導体とを有することを特徴とする半導体装置である。
【００１６】
本発明の第２の態様は、前記第１の態様に係る半導体装置において、前記半導体素子は、III−Ｖ族窒化物系化合物半導体素子であることを特徴とする。
【００１７】
本発明の第３の態様は、前記第１又は第２の態様に係る半導体装置において、前記接続導体は前記接続領域と前記パッケージの内部に設けられた前記電極と前記空間にのみ接触していることを特徴とする。
【００１８】
本発明の第４の態様は、前記第１乃至第３の態様のいずれかに係る半導体装置において、前記誘電膜はポリイミド化合物を主成分とする樹脂であることを特徴とする。
【００１９】
本発明の第５の態様は、前記第１乃至第４の態様のいずれかに係る半導体装置において、前記接続導体はワイヤであり、前記接続領域は電極パッドであることを特徴とする。
【００２０】
本発明の第６の態様は、前記第１乃至第５の態様のいずれかに係る半導体装置において、前記素子収容スペース内の前記電極は、前記パッケージの内部から外部に引き出されるリード端子であることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、半導体素子のうち電極、パッド等が形成された一面においてワイヤ等の接続導体により電気的に接続される領域を除いて全面を誘電体膜によって被覆するとともに、半導体素子の周囲に空間を形成するセラミック製のパッケージを採用している。
【００２２】
これにより、半導体素子の一面側では沿面放電が抑制される。また、接続導体には応力がかからないし、半導体素子とパッケージの間に応力が発生せず半導体素子の性能劣化が防止され、しかも、内部からのパッケージの損傷の発生も防止できる。
【発明を実施するための最良の形態】
【００２３】
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
図１は、本発明の実施形態に係る半導体装置を構成する半導体電子デバイスの１つのユニットを示す断面図、図２は、半導体電子デバイスのユニットを集積して構成される大素子電界効果トランジスタの平面図、図３は、図２の部分拡大平面図である。
【００２５】
図１に示す電界効果トランジスタ（ＦＥＴ）ユニット１０は高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）であり、基板１上に成長されたＧａＮ又はＡｌＮよりなるバッファ層２と、バッファ層２上に成長されたアンドープＧａＮよりなる電子走行層３と、電子走行層３上に成長されたｎ型のＡｌＧａＮよりなる電子供給層４と、電子供給層４にショットキー接触するゲート電極５と、ゲート電極５の一側方に間隔をおいて形成されて電子供給層４にオーミック接触するソース電極６と、ゲート電極５の他側方に間隔をおいて形成されて電子供給層４にオーミック接触するドレイン電極７とから構成されている。
【００２６】
バッファ層２から電子供給層４まではＭＯＣＶＤ法などにより成長される。また、基板１としては、例えば、アルミナ基板、ＳｉＣ基板、Ｓｉ基板等が使用される。ゲート電極５としては例えばＡｌ／Ａｕが使用され、ソース電極６、ドレイン電極７としては例えばＴｉ／Ａｌが使用される。さらに、ゲート電極５、ソース電極６、ドレイン電極７，電子供給層４は窒化シリコンよりなるパッシベーション膜８により覆われている。
【００２７】
ＦＥＴユニット１０は、同一の基板１に集積化されて図２に示すような大素子ＦＥＴ２０を構成する。
【００２８】
大素子ＦＥＴ２０を構成する電子供給層４上では、一方向に延びるストライプ状のゲート引き出し配線２１と、ゲート引き出し配線２１に直交する方向に延び且つ互いに間隔をおいて配置される複数のストライプ状のソースバスライン２２と、ソースバスライン２２の両側に間隔をおいて配置される複数のストライプ状のドレインバスライン２３と、絶縁層（不図示）を介してゲート引き出し配線２１の上をアーチ状に跨ぐソースバスライン２２の一端部に電子供給層層４上で接続されるソース接続パッド２４と、ドレインバスライン２３の他端に接続されるドレイン接続パッド２５とが形成されている。
【００２９】
また、電子供給層４上では、ソースバスライン２２とドレインバスライン２３の間であって、ソースバスライン２１寄りに間隔をおいてゲートバスライン２６が形成され、ゲートバスライン２６の一端にはゲート引き出し電極２１が接続されている。
【００３０】
ドレインバスライン２３の両側部には、図３に示すように、これに直交する方向で上記の複数のドレイン電極７が櫛歯状に接続され、さらに、ソースバスライン２２の側部には、ドレイン電極７と間隔をおいて平行に配置されるソース電極６が櫛歯状に接続されている。なお、ソース電極６とゲートバスライン２６が交差する部分では、ソース電極６がゲートバスライン２６上を絶縁層（不図示）を介してアーチ状に跨いでソースバスライン２２に接続されている。
【００３１】
そのようなソース電極６とドレイン電極７の間の領域には、ソースバスライン２２、ドレインバスライン２３の長手方向に沿ってＳ字状に蛇行するチャネル領域があり、そのチャネル領域にはゲート電極５がＳ字状に蛇行する形状で配置されてゲートバスライン２６の側部に接続される。
【００３２】
ゲート引き出し配線２１は、図２に示すように、ソース接続パッド２４に形成された凹状領域の内側に間隔をおいて配置されるゲート接続パッド２７に接続されている。ゲート系パターン、即ちゲート引き出し配線２１，ゲート電極７、ゲートバスライン２６、ゲート接続パッド２７は同一金属から形成され、ドレイン系パターン、ソース系パターンもそれぞれ同一金属から形成されている。
【００３３】
なお、ソースバスライン２２、ドレインバスライン２３の間には、それらのライン２２，２３に沿って、ゲート電極５、ソース電極６及びドレイン電極７からなるＦＥＴユニット１０が例えば１００組形成されている。
【００３４】
以上のような構成を有する大素子ＦＥＴ２０の上面は、図４に示すように、ゲート接続パッド２７、ドレイン接続パッド２５及びソース接続パッド２４の領域に開口部２７ａ，２５ａ，２４ａを有するポリイミド等の高耐圧の誘電体膜３０によって覆われている。これにより、ソース電極６、ソースバスライン２２、ドレイン電極７、ドレインバスライン２３、ゲート電極５、ゲートバスライン２６及びそれらに挟まれる領域は全て誘電体膜３０に覆われることになる。
【００３５】
また、ポリイミド等の誘電体膜３０は、ＡｌＧａＮ電子供給層４上のゲート接続パッド２７、ドレイン接続パッド２５及びソース接続パッド２４、及び全てのＦＥＴユニット１０の上に塗布され、これを乾燥した後に、レジスト、ドライエッチングを用いるフォトリソグラフィ法によりパターニングして開口部２４ａ，２５ａ，２７ａが形成される。誘電体膜３０の厚さは１．０〜１．５μｍ程度である。
【００３６】
なお、感光性のポリイミドその他の樹脂材から誘電体膜３０を形成しても良く、この場合には、開口部２４ａ，２５ａ，２７ａの形成のためにレジストを用いる必要はなくなる。また、誘電体膜３０をパターニングする際に、パッシベーション膜８も同時にパターニングしてゲート接続パッド２７、ドレイン接続パッド２５及びソース接続パッド２４を露出する開口２４ａ，２５ａ，２７ａを形成する。
【００３７】
その誘電体膜３０は、基板１の側面及び底面を覆わないように塗布されることが好ましいが、塗布装置の構造の関係から、基板１の側面、底面まで塗布される場合には、開口部２４ａ，２５ａ，２７ａを形成する際に基板１の側面及び底面から除去されることになる。
【００３８】
以上のようにＦＥＴユニット１０、ソースバスライン２２、ドレインバスライン２３及びゲートバスライン２６が誘電体膜３０により覆われた状態の基板１は、図５に示すようにセラミックパッケージ３１に収容される。
【００３９】
セラミックパッケージ３１は、内部に大素子ＦＥＴ２０を収容する凹状の素子収容スペース３２を持つ上面開放のセラミック枠体３３を有している。セラミック枠体３３は、アルミナの骨材とガラス材料の混合物からなるグリーンシートを多層に重ねた後に焼成されたもので、その側面にはグリーンシートに挟まれて取り付けられた第１、第２、第３のリード３４，３５，３６が素子収容スペース内から外方に突出して取り付けられている。素子収容スペース３２はその内部に大素子ＦＥＴ２０を取り付けた状態で大素子ＦＥＴ２０の上面及び側面とセラミック枠体３３の内壁との間に空間が形成される大きさ及び形状となっている。セラミック枠体３３の下面にはコバールからなる放熱板３７がロウ材により接着されている。
【００４０】
そのようなセラミックパッケージ３１内では、放熱板３７の上に大素子ＦＥＴ２０の下面がロウ材によって接着される。放熱板３７上に固定された大素子ＦＥＴ２０のソース接続パッド２４は放熱板３７に第１の導電性ワイヤ４１を介して接続され、ドレイン接続パッド２５は第１のリード３４に第２の導電性ワイヤ４２を介して接続され、ゲート接続パッド２７は第２のリード３５に第３の導電性ワイヤ４３を介して接続されている。また、放熱板３７は第３のリード３６に第４の導電性ワイヤ４４を介して接続されている。第１〜第４の導電性ワイヤ４１〜４４は、金、アルミニウム等の金属から構成される。なお、第１〜第４の導電性ワイヤ４１〜４４の替わりに他の接続導電を使用してもよい。
【００４１】
そのように第１〜第３のリード３４〜３６が大素子ＦＥＴ２０に導電性ワイヤ４１〜４４により接続された状態で、セラミックパッケージ３１上には、セラミック製の蓋３８がロウ材により接着されている。
【００４２】
以上のような構成を有する半導体装置によれば、セラミックパッケージ３１内に大素子ＦＥＴ２０を配置し、しかも大素子ＦＥＴ２０とリード３３４〜３６を接続するワイヤ４１〜４４に接触しないように大容量ＦＥＴ２０の上面を誘電体膜３０で被覆するようにしたので、ゲート電極５とドレイン電極７の間、ドレイン電極７とソース電極６の間に大きな電位差が生じても誘電体膜３０によって沿面放電の発生が抑制される。しかも、大素子ＦＥＴ２０は下面を除いてセラミックパッケージ３１との間に空間が形成されるので、高温環境下でもワイヤ４１〜４４には応力がかからず、高温環境下でワイヤ４１〜４４に断線が生じたり、熱膨張率差による圧力がセラミックパッケージ３１及び大素子ＦＥＴ２０に加わることがない。
【００４３】
なお、上記の実施形態では、半導体素子としてＨＥＭＴを例に挙げたが、その他のIII−Ｖ族窒化物系化合物半導体素子を採用してもよい。
【図面の簡単な説明】
【００４４】
【図１】図１は、本発明の実施形態に係る半導体装置を構成する１つのＦＥＴユニットを示す側面図である。
【図２】図２は、本発明の実施形態に係る半導体装置を構成する大素子ＦＥＴを示す平面図である。
【図３】図３は、図２に示す大素子ＦＥＴの破線で囲まれた領域を示す平面図である。
【図４】図４は、本発明の実施形態に係る半導体装置を構成する大素子ＦＥＴを誘電体膜で覆った状態を示す平面図である。
【図５】図５は、本発明の実施形態に係る半導体装置を示す側部断面図及び上部断面図である。
【符号の説明】
【００４５】
１：基板
３：電子走行層
４：電子供給層
５：ゲート電極
６：ソース電極
７：ドレイン電極
８：パッシベーション膜
１０：ＦＥＴユニット
２０：大素子ＦＥＴ
２４：ソース電極パッド
２５：ドレイン電極パッド
２７：ゲート電極パッド
２４ａ，２５ａ，２７ａ：開口部
３０：誘電体膜
３１：セラミックパッケージ
３２：素子収容スペース
３３：セラミック枠体
３４，３５，３６：リード
３７：放熱板
３８：蓋体
４１〜４４：ワイヤ
【特許請求の範囲】
【請求項１】
外部に電気的に接続される接続領域と該接続領域に電気的に繋がる電極を一面に有する半導体素子と、
前記一面の全体に形成され且つ前記接続領域を露出させる開口部を有する誘電体膜と、
前記半導体素子の他面を底部に接続するとともに前記半導体素子及び誘電体膜と内面との間に空間が形成される素子収容スペースを有するセラミック製のパッケージと、
前記パッケージの内部に設けられた電極と、
前記素子収容スペース内で前記電極と前記半導体素子の前記接続領域とを前記誘電体膜の開口部を通して接続する接続導体と
を有することを特徴とする半導体装置。
【請求項２】
前記半導体素子は、III−Ｖ族窒化物系化合物半導体素子であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記接続導体は前記接続領域と前記パッケージの内部に設けられた前記電極と前記空間にのみ接触していることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記誘電膜はポリイミド化合物を主成分とする樹脂であることを特徴とする請求項１乃至請求項３のいずれか１つに記載の半導体装置。
【請求項５】
前記接続導体はワイヤであり、前記接続領域は電極パッドであることを特徴とする請求項１乃至請求項４のいずれか１つに記載の半導体装置。
【請求項６】
前記素子収容スペース内の前記電極は、前記パッケージの内部から外部に引き出されるリード端子であることを特徴とする請求項１乃至請求項５のいずれか１つに記載の半導体装置。
【請求項１】
外部に電気的に接続される接続領域と該接続領域に電気的に繋がる電極を一面に有する半導体素子と、
前記一面の全体に形成され且つ前記接続領域を露出させる開口部を有する誘電体膜と、
前記半導体素子の他面を底部に接続するとともに前記半導体素子及び誘電体膜と内面との間に空間が形成される素子収容スペースを有するセラミック製のパッケージと、
前記パッケージの内部に設けられた電極と、
前記素子収容スペース内で前記電極と前記半導体素子の前記接続領域とを前記誘電体膜の開口部を通して接続する接続導体と
を有することを特徴とする半導体装置。
【請求項２】
前記半導体素子は、III−Ｖ族窒化物系化合物半導体素子であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記接続導体は前記接続領域と前記パッケージの内部に設けられた前記電極と前記空間にのみ接触していることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記誘電膜はポリイミド化合物を主成分とする樹脂であることを特徴とする請求項１乃至請求項３のいずれか１つに記載の半導体装置。
【請求項５】
前記接続導体はワイヤであり、前記接続領域は電極パッドであることを特徴とする請求項１乃至請求項４のいずれか１つに記載の半導体装置。
【請求項６】
前記素子収容スペース内の前記電極は、前記パッケージの内部から外部に引き出されるリード端子であることを特徴とする請求項１乃至請求項５のいずれか１つに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−２７３５６９（Ｐ２００７−２７３５６９Ａ）
【公開日】平成１９年１０月１８日（２００７．１０．１８）
【国際特許分類】
【出願番号】特願２００６−９４９７５（Ｐ２００６−９４９７５）
【出願日】平成１８年３月３０日（２００６．３．３０）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成１９年１０月１８日（２００７．１０．１８）
【国際特許分類】
【出願日】平成１８年３月３０日（２００６．３．３０）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
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