半導体装置
【課題】保護回路内蔵絶縁ゲート型半導体装置の保護機能が働く条件の拡大と加熱遮断の向上と誤動作防止と使い勝手の向上を図る。
【解決手段】本発明の絶縁ゲート型半導体装置は、電力用絶縁ゲート型半導体素子（Ｍ９）と、該電力用絶縁ゲート型半導体素子を制御する保護回路用ＭＯＳＦＥＴ（Ｍ１〜Ｍ７）と、定電圧回路用ダイオード（Ｄ２ａ〜Ｄ２ｆ）の順方向電圧を利用した定電圧回路と、該定電圧回路の電源電圧の上限を制御する電圧制限用のダイオード（Ｄ１とＤ０ａ〜Ｄ０ｄ）とを具備し、該電圧制限用のダイオードの電力が前記電力用絶縁ゲート型半導体素子の外部ゲート端子から供給されることを特徴とするものである。本発明によれば、保護回路内蔵絶縁ゲート型半導体装置の信頼度を向上と使い勝手の向上を図れるという効果がある。
【解決手段】本発明の絶縁ゲート型半導体装置は、電力用絶縁ゲート型半導体素子（Ｍ９）と、該電力用絶縁ゲート型半導体素子を制御する保護回路用ＭＯＳＦＥＴ（Ｍ１〜Ｍ７）と、定電圧回路用ダイオード（Ｄ２ａ〜Ｄ２ｆ）の順方向電圧を利用した定電圧回路と、該定電圧回路の電源電圧の上限を制御する電圧制限用のダイオード（Ｄ１とＤ０ａ〜Ｄ０ｄ）とを具備し、該電圧制限用のダイオードの電力が前記電力用絶縁ゲート型半導体素子の外部ゲート端子から供給されることを特徴とするものである。本発明によれば、保護回路内蔵絶縁ゲート型半導体装置の信頼度を向上と使い勝手の向上を図れるという効果がある。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴやＩＧＢＴ(Insulated gate bipolar transistor)等の絶縁ゲート型半導体装置に係り、特に、保護機能をチップ上に具備する絶縁ゲート型半導体装置の信頼性向上を図った電力用絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴと称されている大電力を扱う絶縁ゲート型電界効果トランジスタにおいて、その信頼性向上のために同一チップ上に過熱遮断回路を内蔵した例が、特開昭６３−２２９７５８号公報に開示されている。この従来例では外部ゲート端子と外部ソース端子との間に抵抗とツェナーダイオードを直列接続し、前記ツェナーダイオードの両端に定電圧を発生させ、この両端の外部ソース端子側に抵抗を接続し、外部ゲート端子側にダイオードを接続し、前記抵抗とダイオードの分圧変動で温度検出を行っている。素子過熱時には前記抵抗の両端にゲートとソースを接続した保護回路用ＭＯＳＦＥＴがオンし、本体のパワーＭＯＳＦＥＴを遮断させる。この従来の過熱遮断回路では、外部ゲート電圧変動に対する前記保護回路用ｎチャネルＭＯＳＦＥＴのゲート・ソース間電圧変動が大きいため、ゲート電圧の変動が過熱遮断温度の変動に結び付きやすい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−２２９７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記従来技術においては、ゲート電圧の変動に対する遮断温度の変動を低減するため定電圧回路には前記ツェナーダイオードだけを用いていた。しかし、本発明者等の検討により、以下のことが明らかとなった。
【０００５】
（課題１）ツェナーダイオードの場合、耐圧が７Ｖ程度以下になるとソフトブレークダウンする。このため、外部ゲート電圧が５Ｖ前後で使用する場合には遮断温度が外部ゲート電圧の変動を受けやすくなる。したがって、素子のばらつきも考慮すると外部ゲート端子に許容される電圧範囲は４Ｖから７Ｖ程度以下と狭くなる。
【０００６】
（課題２）ゲート電圧が負になったときには外部ドレイン端子から外部ゲート端子へ寄生バイポーラトランジスタの動作によるリーク電流が流れるため、ソースフォロア回路には使用できない。
【０００７】
（課題３）ドレイン電圧が負になると寄生バイポーラトランジスタの動作により保護回路用のＭＯＳＦＥＴのドレインから外部ソース端子に電流が流れる。
【０００８】
（課題４）負荷短絡事故のときのように急激にドレイン電流が流れる場合には、ソースパッド部が最も温度が高くなるため温度検出素子の位置はソースパッドとの位置関係で決定する必要がある。
【０００９】
本発明は上記の如き検討結果を基になされたものであり、その目的とするところは信頼性が高く使い勝手が良い保護回路機能を備えた絶縁ゲート型半導体装置を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一実施形態による絶縁ゲート型半導体装置は、
（手段１） 電力用絶縁ゲート型半導体素子（Ｍ９）と、
該電力用絶縁ゲート型半導体素子のゲート電流を制御する保護回路用ＭＯＳＦＥＴ（Ｍ１〜Ｍ７）と、
第１のダイオード（Ｄ２ａ〜Ｄ２ｆ）の順方向電圧を利用した定電圧回路と、
該定電圧回路の電源電圧の上限を制限する電圧制限手段（Ｄ１とＤ０ａ〜Ｄ０ｄ）とを具備し、
該定電圧制限手段の電力が前記電力用絶縁ゲート型半導体素子の外部ゲート端子から供給されることを特徴とするものである（図１）。
【００１２】
（手段２） 電力用絶縁ゲート型半導体素子（Ｍ９）と、
該電力用絶縁ゲート型半導体素子を制御する保護回路用ＭＯＳＦＥＴ（Ｍ１〜Ｍ７）と、
上記保護回路用ＭＯＳＦＥＴのドレイン・ボディ間ダイオードと逆方向に接続された第３のダイオード（Ｄ５〜Ｄ７）と、
前記電力用半導体素子の外部ゲート端子と外部ソース端子（外部エミッタ端子）の間に接続された第４のダイオード（Ｄ０ａ〜Ｄ０ｄ）を具備し、
外部ゲート端子電圧が変化しても上記第３のダイオードが降伏しないように上記第４のダイオードに電流が流れ外部ゲート端子と外部ソース端子の電圧をクランプすることを特徴とするものである（図１）。
【００１３】
（手段３） 外部ドレイン電圧が負になったときに前記第１の保護回路用ＭＯＳＦＥＴ（Ｍ１）のゲート・ソース間電圧を低減する手段を設けたことを特徴とするものである（図１）。
【００１４】
（手段４） 電力用絶縁ゲート型半導体素子と、
温度検出回路と、
規定温度以上に達したときに上記電力用絶縁ゲート型半導体素子の電流を制限するゲート遮断回路とを具備する絶縁ゲート型半導体装置において、
前記温度検出回路に用いる温度検出用素子を前記温度検出素子以外の保護回路領域と前記電力用絶縁ゲート型半導体素子の外部ソース端子用パッドの間の領域（Ｐ１〜Ｐ７で包含する領域）に形成したことを特徴とするものである（図２）。さらに限定するならば、上記温度検出用素子を上記電力用絶縁ゲート型半導体素子の外部ソース端子用パッドから３００μｍ以内のところに配置したことを特徴とするものである（図２）。
【００１５】
本発明の代表的な実施形態では、
（作用１） 第１のダイオード（Ｄ２ａ〜Ｄ２ｆ）の順方向電圧により３Ｖ程度の定電圧を発生し、外部ゲート電圧が１０Ｖ程度以上になった場合には逆方向接続ダイオード等（Ｄ１とＤ０ａ〜Ｄ０ｄ）により上記定電圧回路のゲート電圧依存性を抑制できる（図１）。
【００１６】
（作用２） Ｄ５〜Ｄ７、Ｄ０ａ〜Ｄ０の耐圧と順方向電圧降下が次式を満足する場合、保護回路用ＭＯＳＦＥＴ（Ｍ１からＭ７）のドレイン・ボディ間ダイオードが順バイアスされることが防止でき、パワーＭＯＳＦＥＴのドレインからゲートへ寄生バイポーラトランジスタの動作により電流が流れることを防止できる。
ＢＶ（Ｄ５）、ＢＶ（Ｄ６）、ＢＶ（Ｄ７）
＞Ｖｆ（Ｄ０ａ）＋ＢＶ（Ｄ０ｂ）＋Ｖｆ（Ｄ０ｃ）＋Ｖｆ（Ｄ０ｄ）（図１）
（作用３） 遮断回路が働いた状態でパワーＭＯＳＦＥＴのドレイン電圧が負になると寄生バイポーラトランジスタが動作し、最悪の場合ラッチ情報が消失する。その後、パワーＭＯＳＦＥＴのドレイン電圧が正になっても、チップが冷却してない場合には遮断回路を動作させなければならないがＭ５の追加によりパワーＭＯＳＦＥＴのドレイン電圧が負になった場合にＭ５のドレイン電圧はゼロボルトに向かうため、Ｍ１はオフしやすくする。このため、遮断回路が働きやすくなる（図１）。
【００１７】
（作用４） 通常のパワーＭＯＳＦＥＴの場合、半導体表面には金属電極層が１層だけである。この１層の金属電極層でパワーＭＯＳＦＥＴのソース電極層と温度検出用素子等の回路配線を形成する必要がある。温度検出用素子を前記温度検出素子以外の保護回路領域と前記電力用絶縁ゲート型半導体素子の外部ソース端子用パッドの間の領域に形成することにより、負荷短絡事故の場合に半導体チップ内で最も温度が上昇しやすいソースパッド近傍に温度検出用素子を近づけられると同時に、パワーＭＯＳＦＥＴのソース電極層が寸断されにくくなるためソース電極層の抵抗増加を防止できる。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
高信頼で使い勝手の良い保護回路内蔵パワーＭＯＳＦＥＴやＩＧＢＴのを提供できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施の形態の半導体装置の回路図である。
【図２】本発明の第１の実施の形態の半導体装置の平面構造図である。
【図３】本発明の第１の実施の形態の半導体装置の温度検出素子部の平面構造図である。
【図４】図３のｃ−ｃ’部の断面構造図である。
【図５】図２のａ−ａ’部の断面構造図である。
【図６】図２のｂ−ｂ’部の断面構造図である。
【図７】本発明の第１の実施形態の半導体装置の製造工程図である。
【図８】本発明の第１の実施形態の半導体装置の不純物プロファイルである。
【図９】本発明の第２の実施形態の半導体装置の不純物プロファイルである。
【図１０】本発明の第３の実施形態の半導体装置の断面構造図である。
【図１１】本発明の半導体装置の遮断温度特性図である。
【図１２】本発明の第４の実施形態の半導体装置の平面構造図である。
【図１３】本発明の第５の実施形態の半導体装置の平面構造図である。
【図１４】本発明の第６の実施形態の半導体装置の回路図である。
【図１５】本発明の第７の実施形態の半導体装置の平面構造図である。
【図１６】図１５のｄ−ｄ’部の断面構造図である。
【図１７】本発明の第８の実施形態の半導体装置の回路図である。
【図１８】本発明の第９の実施形態の半導体装置の回路図である。
【図１９】本発明の第１０の実施形態の半導体装置の回路図である。
【図２０】本発明の第１１の実施形態の半導体装置の回路図である。
【図２１】本発明の第１２の実施形態の半導体装置の回路図である。
【図２２】本発明の第１３の実施形態の半導体装置の回路図である。
【図２３】本発明の第１４の実施形態の半導体装置の回路図である。
【図２４】本発明の第１５の実施形態の半導体装置の回路図である。
【図２５】本発明の第１６の実施形態の半導体装置の断面構造図である。
【図２６】図２４の本発明の半導体装置を用いた３相インバータ回路図である。
【図２７】本発明の半導体装置をコントローラにより駆動する回路図である。
【図２８】図２２の回路の動作特性図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
以下、本発明の実施の形態を図面を参照して、より詳細に説明する。
【００２３】
図１は本発明の第１の実施の形態の半導体装置の回路図である。本発明の半導体装置はパワーＭＯＳＦＥＴ部（Ｍ９）の過熱または過電流による素子破壊を防止するために、Ｍ９と同一チップ上に過熱保護ならびに過電流保護回路を内蔵している。
【００２４】
本実施の形態の半導体装置は、ゲート保護回路、定電圧回路、温度検出回路、ラッチ回路、ゲート遮断回路、過電流保護回路そしてパワーＭＯＳＦＥＴから構成される。
【００２５】
温度検出回路は温度検出用素子として多結晶シリコンダイオードＤ３ａ〜Ｄ３ｇを用いている。本実施の形態の多結晶シリコンダイオードの順方向電圧Ｖｆは一個当り約−1.５ｍＶ／℃の温度特性を有する。このため、チップ温度が上昇すると多結晶シリコン抵抗Ｒ１と多結晶シリコンダイオードＤ３ａ〜Ｄ３ｇの接続点の電圧が低下し、この電圧がＭ１のしきい電圧以下に下がるとＭ１がオフし、遮断回路が動作する。
【００２６】
ラッチ回路の抵抗Ｒ４は抵抗Ｒ３より約１桁程度高く設定する。このため、半導体チップが高温になっていない場合にはゲート端子に正の電圧が印加されると、ラッチ回路の出力は低電位になりゲート遮断回路は働かない。
【００２７】
ゲート遮断回路では、温度検出回路により温度上昇が検出され、ラッチ回路の出力が低電位から高電位になった時、Ｍ６がオンし、パワーＭＯＳＦＥＴＭ９をオフする。一旦過熱遮断回路が動作するとラッチ回路の出力が高電位になり遮断状態が保持されるため、チップ温度が低下してもＭ９のゲート電圧は低電位に保持する。パワーＭＯＳＦＥＴＭ９を再びオンさせるためには一旦外部ゲート端子の電圧をゼロボルト付近まで低下し、ラッチ回路をリセットする必要がある。
【００２８】
過電流保護回路はメイン用ＭＯＳＦＥＴＭ９の約１０００分の１程度以下のゲート幅（例えば９００μｍ）を有するセンス用ＭＯＳＦＥＴＭ８のドレイン電流でＭ９のドレイン電流をモニタし、Ｍ９に過電流が流れた場合にはＭ７がオンし、Ｍ９のゲート電圧を下げてＭ９のドレイン電流を制限する。
【００２９】
本実施の形態の第１の特徴は、ゲート端子の正電圧を２０Ｖ以下に制限するゲート保護用多結晶シリコンダイオードＤ０ａ、Ｄ０ｃ、Ｄ０ｄの他に多結晶シリコンダイオードＤ２ａ〜Ｄ２ｆの順方向電圧を利用した定電圧回路を設け、この電圧Ｖｚ１を用いて温度検出回路を動作している点にある。また、本実施の形態では温度検出回路のゲート電圧依存性をさらに低減するために、多結晶シリコンダイオードＤ１によりＶｚ２を約８Ｖ以下に制限している点にある。なお、本実施の形態では定電圧回路用のダイオードＤ２ａ〜Ｄ２ｆと温度検出用のダイオードＤ３ａ〜Ｄ３ｇが同一方向に配列されているためダイオードの素子ばらつきを相殺するように働くという効果がある。
【００３０】
ダイオードの降伏特性は耐圧が６Ｖ程度以下ではソフトブレークダウンとなり良好な定電圧回路が得られない。本実施の形態では多結晶シリコンの順方向電圧を利用することによりゲート端子電圧の変化に対するＶｚ１の変化を抑制し、３Ｖ程度以下に定電圧化できた。このため、過熱遮断回路が正常動作するゲート端子電圧の下限値を従来の４Ｖ程度から３Ｖ程度に拡大できるという効果がある。さらに、多結晶シリコンダイオードＤ１の降伏電圧を利用した定電圧化手段は、Ｖｚ１のゲート端子依存性を低減するのみでなく、温度検出回路の出力電源電圧Ｖｚ２のゲート端子電圧依存性を抑えることができた。このため、過熱遮断回路が正常動作するゲート端子電圧の上限値は従来の７Ｖ程度から１８Ｖ以上に拡大できるという効果がある。
【００３１】
図１１に本発明の定電圧回路がある場合と定電圧回路がない従来回路の場合に関して遮断温度のゲート端子電圧依存性を示す。本発明の定電圧回路の内蔵化により外部ゲート端子電圧が変化したときの遮断温度の変動が抑えられるため信頼性向上が図れ、使用可能なゲート電圧範囲が拡大することにより使い勝手が向上するという効果がある。具体的には、従来はゲート電圧を３Ｖ変化させただけ遮断温度は２０℃程度変化していたが、本発明によればゲート電圧を１０Ｖ以上変化させるまで同レベルの遮断温度変化はない。すなわち、本発明によれば、製造マージンを考慮したときゲート電圧を１０Ｖ変化させたときの遮断温度の変化を３０℃以下に抑えられる。よって、５Ｖ電源用にも１２Ｖ電源用にも同一素子で使用できるため使い勝手が向上し、信頼性も向上するという効果がある。
【００３２】
本実施の形態の第２の特徴は、温度検出回路の入力電源電圧Ｖｚ１より温度検出回路の出力電源電圧Ｖｚ２を高くするため抵抗Ｒ０ｃを設けている点である。Ｖｚ１は外部ゲート端子電圧が３Ｖ程度に下がった場合でも過熱遮断回路が正常動作できるように低い値で定電圧化する必要がある。これに対し、Ｖｚ２はラッチ回路を高速動作するためにＭ２のゲートにはＶｚ１より高い電圧を印加しなければならない。
【００３３】
本実施の形態の第３の特徴は、温度検出用のＭＯＳＦＥＴＭ１のチャネル長をゲート遮断回路用ＭＯＳＦＥＴＭ６のチャネル長より長くしている点である。すなわち、Ｍ１のチャネル長はしきい電圧のばらつきが充分小さくなるように長く取り、温度検出精度を向上するのに対し、しきい電圧のばらつきが遮断温度の変動に影響が小さいＭ６のチャネル長は短くして電流駆動能力を増加する。これにより、遮断温度精度の劣化を防止したまま保護回路部の面積低減が図れるという効果がある。なお、Ｍ６のしきい電圧をＭ１のしきい電圧より低くした場合にも同様の効果が図れる。
【００３４】
本実施の形態の第４の特徴は、温度検出用ダイオードＤ３ａ〜Ｄ３ｇを温度検出回路ＭＯＳＦＥＴＭ１のゲート・ドレイン側でなくゲート・ソース間に配置してある点である。ゲート端子電圧の変動によりＶｚ１が変動した場合、その変動はダイオードＤ３ａ〜Ｄ３ｇの両端の電圧変化でなく抵抗Ｒ１の両端の電圧変化となる。このため、本実施の形態の場合には従来回路（特開昭６３−２２９７５８号公報記載）に比べ遮断温度のゲート電圧依存性を低減できる。
【００３５】
本実施の形態の第５の特徴は、Ｍ９の遮断に使用するゲート遮断回路用ＭＯＳＦＥＴＭ６のゲート電圧用電源Ｖｚ３を温度検出回路の出力電源電圧Ｖｚ２より高くするため抵抗Ｒ０ｂを設けている点である（Ｒ０ａ＝０でも良い）。これにより、遮断回路の応答速度を高速化できるという効果がある。
【００３６】
本実施の形態の第６の特徴は、ゲート端子電圧が負になっても、保護回路用ＭＯＳＦＥＴＭ１〜Ｍ７のドレイン・ボディ間にある寄生ダイオードが順バイアスされることを防止するため、多結晶シリコンダイオードＤ５、Ｄ６、Ｄ７を設け、さらにこのＤ５〜Ｄ６が降伏することを防止するために、電流経路Ｄ０ａ〜Ｄ０ｄを設けている点である。
【００３７】
保護回路用ＭＯＳＦＥＴのドレイン・ボディ間ダイオード（図５のｎ型領域１３ａとｐ型領域４で構成されるｐｎ接合ダイオード）が順バイアスされると、パワーＭＯＳＦＥＴのドレイン（図５のｎ型領域２）をコレクタとする寄生ｎｐｎトランジスタが動作し、ドレイン端子からゲート端子に電流が流れるという問題が生じる。ゲート・ソース間に電流が流れることを防止するため多結晶シリコンダイオードＤ５〜Ｄ７を追加しただけではこれらのダイオードの耐圧以上に外部ゲート端子に負の電圧が印加された場合（たとえばＶｇｓ＝−１０Ｖ程度以下）には結局上述の寄生ｎｐｎトランジスタが動作してしまうという問題がある。本実施の形態のポイントは、外部ソース端子から外部ゲート端子に電流が流れるのを防止するのではなく、保護回路用ＭＯＳＦＥＴの寄生ダイオードが順バイアスされるのを防止するためにこれとは別の電流経路を外部ソース端子と外部ゲート端子の間に設けたことにある（本実施の形態ではゲート保護回路を上記電流経路とした）。これを実現するために、Ｄ５〜Ｄ７、Ｄ０ａ〜Ｄ０ｄのダイオードの耐圧と順方向電圧は以下の条件を満足するように設定される。
ＢＶ（Ｄ５），ＢＶ（Ｄ６），ＢＶ（Ｄ７）
＞Ｖｆ（Ｄ０ａ）＋ＢＶ（Ｄ０ｂ）＋Ｖｆ（Ｄ０ｃ）＋Ｖｆ（Ｄ０ｄ）
ここで、
ＢＶ（Ｄ０ｂ）＝４Ｖ、
ＢＶ（Ｄ５）＝ＢＶ（Ｄ６）＝ＢＶ（Ｄ７）＝７Ｖ、
Ｖｆ（Ｄ０ａ）＝Ｖｆ（Ｄ０ｃ）＝Ｖｆ（Ｄ０ｄ）＝0.３Ｖである。
【００３８】
なお、Ｄ０ｂの降伏電圧をＤ５、Ｄ６、Ｄ７より低くするためには図６の低濃度のｐ型多結晶シリコン層７ｂの長さを短くすることにより実現できる。
【００３９】
本実施の形態の第７の特徴はラッチ回路の安定化を図るため保護回路用ＭＯＳＦＥＴＭ５を設けている点にある。本来Ｍ５はなくても本回路は動作するがラッチ回路の負荷が抵抗であるためラッチ状態が不安定化になり易いという問題がある。本実施の形態ではＭ５を追加することにより、遮断回路が動作しラッチ回路の出力電圧が高電位になりはじめるとＭ５がオンし遮断動作に正帰還がかかる。すなわち、温度検出回路用ＭＯＳＦＥＴＭ１のゲート電圧をさらに下げ、これによりラッチ回路の入力電圧がさらに増加し、ラッチ回路状態が安定しやすくなるという効果がある。また、Ｍ５を追加すると次のような効果もある。インダクタンス成分を有する負荷の場合、過熱遮断回路が動作した後に外部ドレイン電圧が外部ソース電圧より一瞬低くなることがある。この時、保護回路用ＭＯＳＦＥＴＭ１〜Ｍ７のドレイン（図５のｎ型領域１３ａ）をコレクタ、ボディ（図５のｐ型領域４）をベース、パワーＭＯＳＦＥＴのドレイン（図５のｎ型領域２）をエミッタとする寄生ｎｐｎトランジスタが動作し、Ｍ１とＭ４のドレイン電圧の電圧が下がり、最悪の場合ラッチ回路の情報が消失する。その後、外部ドレイン電圧が高くなったとき、チップ温度が遮断温度以上の場合には再び遮断回路が動作しなければならない。本回路ではＭ５の追加によりパワーＭＯＳＦＥＴの外部ドレイン端子が負になったときＭ５のドレイン電圧も上記寄生ｎｐｎトランジスタの影響により低下させるためＭ１を充分深くオフできる。よって、遮断回路が高速に働きやすくなる。なお、本実施の形態ではＭ５のドレインをＤ３ｅとＤ３ｆの間に接続した場合を示したが、遮断回路が動作しはじめたときに正帰還が働くならば他の場所に接続しても良い。例えば、Ｍ１のゲートや定電圧回路の多結晶シリコンダイオードＤ２ａからＤ２ｆの接続点などがある。
【００４０】
本発明の第８の特徴は、誤動作防止用のキャパシタＣを内蔵させている点である。これにより、ゲート電圧が急速に立ち上がった場合にＭ２がオンし遮断回路が誤って働くことを防止している。このキャパシタＣはＭ１のドレインに直接接続した方がゲートからの雑音防止には効果が高いがチップが高温になったときの遮断回路の応答速度が低下するという問題があるため、Ｒ２ａとＲ２ｂの中間点に接続し最適化を図っている。
【００４１】
図２は本発明の第１の実施の形態の半導体装置の平面構造図である。
【００４２】
本実施の形態の第９の特徴は、温度検出用素子がソースパッドの近傍（３００μｍ以内）のところに配置してある点にある。ここで、温度検出用素子とは温度上昇により電圧変動または抵抗値変動または電流変動が顕著であるため温度検出に用いる素子のことである。本実施の形態では多結晶シリコンダイオードＤ３ａ〜Ｄ３ｇを使用している。従来、パワーＭＯＳＦＥＴの最大温度を示すのはアクティブ領域の中心と考えられていた。しかし、これはチップの温度上昇速度をチップ内の温度伝達速度より充分ゆっくりとさせた場合である。負荷短絡事故等のようにドレイン電流が急増することによる発熱の場合には、ソースパッド近傍で最も温度が上昇することが判明した。このため、温度検出用ダイオードは、Ｍ１等（図１参照）の温度検出回路部よりもソースパッド側に近接して配置されている。
【００４３】
本実施の形態の第１０の特徴は、ソースパッドはチップ周辺から３００μｍ以上離れたところに配置してある点にある。これは、ソース電極に流れる電流密度を低減し局部的な温度上昇を回避するためとソース電極のオン抵抗増加を防止するためである。
【００４４】
本実施の形態の第１１の特徴は、温度検出用ダイオードを温度検出用ダイオード以外の保護回路部とソースパッドとの間（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７で囲まれる領域内）に配置している点にある。通常のパワーＭＯＳＦＥＴプロセスはチップ表面の電極は１層だけであるため、この１層の金属電極層でパワーＭＯＳＦＥＴのソース電極と温度検出用ダイオード等の配線を形成する必要がある。温度検出用ダイオードを温度検出用ダイオード以外の保護回路領域と外部ソース端子用パッドの間の領域に形成することにより、負荷短絡事故の場合に半導体チップ内で最も温度上昇しやすいソースパッド近傍に温度検出用ダイオードを近付けられると同時に、パワーＭＯＳＦＥＴのソース電極が寸断されにくくなるためソース抵抗の増加を防止できる。また、ソース電極の増加防止のためゲートフィンガ（ゲート抵抗低減のための金属電極層）はパワーＭＯＳＦＥＴのアクティブ領域をおおうように配線しさらにソースパッドに向かって配置する。
【００４５】
本実施の形態の第１２の特徴は、ゲートパッドの周辺にゲート保護用ダイオードをゲートパッドを囲むように形成し、保護回路部の角に配置してある点にある。これにより、温度検出用ダイオードとゲート保護回路と以外の保護回路の配線がゲートパッドにより阻害されることを防止できるためチップ面積の増加を抑えることが可能となる。
【００４６】
図３は本発明の第１の実施の形態の半導体装置の温度検出素子部の平面構造図、図４は図３のｃ−ｃ’部の断面構造図である。１は高濃度ｎ型半導体基板、２はｎ型エピタキシャル層でこれらはパワーＭＯＳＦＥＴのドレインである。７ａはパワーＭＯＳＦＥＴのゲート、１２は高濃度ｎ型領域でパワーＭＯＳＦＥＴのソース、１０はｐ型領域でパワーＭＯＳＦＥＴのチャネルが形成されるボディー、５は高濃度ｐ型領域でパワーＭＯＳＦＥＴのソース・ボディ・ドレイン間に存在する寄生ｎｐｎトランジスタを低減するために形成してある。また、この高濃度ｐ型領域５は温度検出用ダイオード直下にも形成し温度検出用ダイオード直下のｐ型領域５がｎ反転し、寄生素子が働くことを防止している。１３は高濃度ｐ領域でパワーＭＯＳＦＥＴのボディ１０を低抵抗でソースと接続するため形成している。
【００４７】
本実施の形態の第１３の特徴は、温度検出用ダイオードのアノード（ｐ型多結晶シリコン層７ｄ）とカソード（ｎ型多結晶シリコン層７ｃ）がリング状形成している点にある。このため、ｐｎ接合の端におけるリーク電流の増加や温度特性のバラツキ増加要因をなくせるという効果がある。なお、図３では接合が四角形の場合を示したが、この４角を円弧または鈍角にすることにより、角における接合電流の増加をさらに低減できるという効果がある。
【００４８】
本実施の形態の第１４の特徴は、温度検出用ダイオード直下の絶縁層６がパワーＭＯＳＦＥＴのゲート酸化膜と同レベルの１００ｎｍ程度以下の薄い酸化膜上に形成し、さらにｐ領域多結晶シリコンダイオード７ｄとｎ型多結晶シリコンダイオード７ｃのパターンを多結晶シリコン層７両側部から離れた内側部分のみに形成している点にある。本実施の形態では、ｐ領域多結晶シリコンダイオード７ｄを形成するためのボロンイオン打ち込み工程を１３のボロンイオン打ち込み工程と同時に行い、ｎ型多結晶シリコンダイオード７ｃを形成する工程を１２のヒ素（またはリン）イオン打ち込みと同時に行っている。このため、もしもｎ型多結晶シリコンダイオード７ｃのパターンを多結晶シリコン層７の外側までの延ばした場合には上記ヒ素（またはリン）イオン打ち込み工程によって多結晶シリコンダイオードの周辺のｐ型領域５にフローティングのｎ型領域が形成されため好ましくない。なお、温度検出用ダイオード直下に薄い絶縁層を用いる理由はパワーＭＯＳＦＥＴのドレイン領域２からの熱伝達速度を速くするためである。
【００４９】
図５は図２のａ−ａ’部の断面構造図、図６は図２のｂ−ｂ’部の断面構造図である。図５に示した多結晶シリコンダイオードは図１のＤ２ａ〜Ｄ２ｆのように定電圧回路に用いる素子の構造である。
【００５０】
本実施の形態の第１５の特徴は、順方向電圧降下を用いた定電圧回路用多結晶シリコンダイオードは図３に示した温度検出用多結晶シリコンダイオードと同様に高濃度ｎ型多結晶シリコン層７ｃと高濃度ｐ型多結晶シリコン層７ｃを直接接続し、さらにリング状に形成したことである。高濃度領域を直接接続することにより寄生抵抗成分の低下を図り、リング状に形成することによりｐｎ接合の端におけるリーク電流の増加や温度特性のバラツキ増加要因をなくせるという効果がある。なお、接合の形は温度検出用ダイオードの説明でも述べたように４角を円弧または鈍角にした場合には、角における接合電流の増加をさらに低減できるという効果がある。
【００５１】
本実施の形態の第１６の特徴は、図１のキャパシタは図１０に示すようにＭＯＳキャパシタを用いゲート酸化膜直下は保護回路用ＭＯＳＦＥＴのｐ型領域４より表面濃度が高いｐ型領域５を用いている点にある。これにより、ＭＯＳキャパシタの多結晶シリコン層７ａの電圧が高くなってもｐ型領域５の表面がｎ型反転したり、抵抗が高くなることを防止している（図８参照）。さらに、ｐ型領域１３をキャパシタ用多結晶シリコン層７ａで囲んで形成することにより、ｐ型領域５における寄生抵抗を低減している。
【００５２】
図７（ａ）から図７（ｂ）は本発明の第１の実施の形態の半導体装置の製造工程図で、図５の構造が得られるまでの主要過程の断面構造図である。また、図８は保護回路用ＭＯＳＦＥＴのｐ型ウェル４の不純物プロファイルとパワーＭＯＳＦＥＴのｐ型ウェル領域とキャパシタ直下に用いるｐ型領域５の不純物プロファイルを示す。ｐ型領域５はｐ型領域４に比べボロンのイオン打ち込み量を約１桁高くすることにより高濃度化している。
【００５３】
以下に半導体装置の製造方法の概略を述べる。
【００５４】
（１）高濃度ｎ型基板１上にｎ型エピタキシャル層２を形成した後、絶縁層３を形成し、これをマスクにしてｐ型領域４と５を形成するためのボロンイオン打ち込みと拡散を行う｛図７（ａ）｝。
【００５５】
（２）絶縁層３を除去した後、窒化膜を利用した選択酸化とゲート酸化工程により絶縁層６を形成し、次に、多結晶シリコン層７を形成する。その後、多結晶シリコンダイオードと高抵抗の多結晶シリコン抵抗を形成する領域に絶縁層８を形成する｛図７（ｂ）｝。
【００５６】
（３）リン等のｎ型不純物を多結晶シリコン層７の絶縁層８で保護されない領域にドープし７ａ領域を形成する。次に、絶縁層８を除去しボロン打ち込みによりｐ型多結晶シリコン層７ｂを形成する。次に、多結晶シリコン層７ａと７ｂのパターンニングを行いパワーＭＯＳＦＥＴのチャネル領域形成を主目的としたｐ型領域１０形成のため多結晶シリコン層７ａと自己整合的に形成して拡散する。そして、保護回路用ＭＯＳＦＥＴの高耐圧化のため低濃度ｎ型領域１１をリン（またはヒ素）のイオン打ち込み工程により形成した後、絶縁層９を形成する。
【００５７】
（４）その後は、ｎ型多結晶シリコンダイオード７ｃを形成する工程をｎ型領域１２のヒ素（またはリン）イオン打ち込みと同時に行い、ｐ領域多結晶シリコンダイオード７ｄを形成するためのボロンイオン打ち込みはｐ領域領域１３のボロンイオン打ち込み工程と同時に行う。その後、絶縁層１４（絶縁層９を含む、他の図においても同様）を形成し、コンタクト形成、金属電極層１５の形成、絶縁層１６の形成、裏面エッチング、裏面電極１７の形成を行い、図５に至る。
【００５８】
図９は本発明の第２の実施の形態の半導体装置の不純物プロファイルである。本実施の形態の特徴は、保護回路用ＭＯＳＦＥＴのボディ領域であるｐ型領域４を表面濃度に比べシリコン内部の方が不純物濃度が約１桁高くなるレトログレード型プロファイルした点である。ここで、４ａはｐ型拡散層のプロファイル〔５〕の４ａの表面濃度を低減するためのｎ型拡散層のプロファイルである。これにより、保護回路用ＭＯＳＦＥＴのしきい電圧は第１の実施の形態と同様に1.５Ｖ程度以下に抑えられ、外部ゲート電圧が３Ｖ程度まで下がっても遮断回路が働く。また、保護回路用ＭＯＳＦＥＴのドレインとボディとパワーＭＯＳＦＥＴのドレインにより構成される寄生ｎｐｎトランジスタの効果を抑えられるという効果がある。
【００５９】
図１０は本発明の第３の実施の形態の半導体装置の断面構造図である。本実施の形態の特徴はｐ型領域４をｐ型領域５より深く形成した点にある。これにより、保護回路用ＭＯＳＦＥＴのしきい電圧は第１の実施の形態と同様に１．５Ｖ程度以下に抑えたまま、保護回路用ＭＯＳＦＥＴのドレインとボディとパワーＭＯＳＦＥＴのドレインにより構成される寄生ｎｐｎトランジスタの効果を抑えることができる。
【００６０】
図１２は本発明の第４の実施の形態の半導体装置の平面図である。本実施の形態でも第１の実施の形態の場合と同様に温度検出用素子を温度検出用素子以外の保護回路領域とソースパッドの間（Ｐ７、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ１６で囲まれる領域内）に配置している。また、本実施の形態ではソース電極抵抗を抑えたまま温度検出用素子をチップ温度が最高になる領域に近づけるため、温度検出用素子以外の保護回路領域の角が４つ以上の多角形にしている。
【００６１】
図１３は本発明の第５の実施の形態の半導体装置の平面図である。本実施の形態ではソースパッドが複数個ある場合の温度検出用素子の配置例を示す。本実施の形態でも第１の実施の形態の場合と同様に温度検出用素子を温度検出用素子以外の保護回路領域とソースパッドの間（Ｐ１７、Ｐ１８、Ｐ１９、Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４で囲まれる領域内）に配置している。また、温度検出用素子は１個所に置いてもよいが温度検出精度を増加するために本実施の形態では温度検出用素子は２個所に設けた。例えば、図１の回路の場合にはＤ３ａ、Ｄ３ｂ、Ｄ３ｃ、Ｄ３ｇとＤ３ｄ、Ｄ３ｅ、Ｄ３ｆに分割し２個所に配置すればよい。
【００６２】
図１４は本発明の第６の実施の形態の半導体装置の回路図である。本実施の形態では図１３のように温度検出素子を２個所以上離れた場所に配置する場合の回路を示す。もちろん、本実施の形態では温度検出用ダイオードを並列に配列することにより温度検出精度を向上した場合の実施の形態である。
【００６３】
図１５は本発明の第７の実施の形態の半導体装置の平面図である。本実施の形態の特徴は負荷短絡事故においてチップ温度が最も高くなるソースパッド直下に温度検出用ダイオードを配置させた点にある。
【００６４】
図１６は図１５のｄ−ｄ’部の断面構造を示す。本実施の形態では保護回路の上に絶縁層１６を介して第２の金属電極層１８を設けていることが特徴である。このため、図１５のようにソースパッドの直下に温度検出回路を配置可能となる。また、本実施の形態のように第２の金属電極層１８を温度検出素子上に、すなわち温度検出用ダイオード部を覆うように形成した場合には第２の金属電極層１８で発生した熱も絶縁層１６を伝わって来るため温度検出の応答速度が速くなるという効果がある。このため、温度検出用素子はソースパッド直下に配置しない場合にも、第２の金属電極層１８を追加することにより熱応答速度が良くなる。
【００６５】
図１７は本発明の第８の実施の形態の半導体装置の回路図である。本実施の形態と図１との相違はＭ５のゲート端子の接続点が異なっているだけである。本実施の形態の場合には図１のようにラッチ回路に正帰還はかからないが、前述のようにＭ５を追加することによる第２の効果、すなわち、本回路ではＭ５の追加によりパワーＭＯＳＦＥＴのドレイン端子が負になったときＭ５のドレイン電圧も上記寄生ｎｐｎトランジスタの影響により低下するためＭ１を充分深くオフできる。このため、遮断回路が高速に働きやすくなる。
【００６６】
図１８は本発明の第９の実施の形態の半導体装置の回路図である。本実施の形態では図１７のＭ５の働きをＭ１０で実現していることが特徴である。また、Ｍ１０は定電圧回路の多結晶シリコンダイオードＤ１の働きも同時に果たしている。
【００６７】
図１９は本発明の第１０の実施の形態の半導体装置の回路図である。本実施の形態ではパワーＭＯＳＦＥＴのドレイン端子が負になり、ラッチ回路の情報が消失しても多結晶シリコンダイオードＤ８により、Ｍ６のゲート電圧が保持されやすくした場合の実施の形態である。本実施の形態では遮断回路のリセットが完全に終了するのはダイオードＤ８のリーク電流によりＶｘの電圧が下がる必要がある。
【００６８】
図２０は本発明の第１１の実施の形態の半導体装置の回路図である。本実施の形態ではラッチ回路の電流が抵抗Ｒ０ａを流れないようにした場合の実施の形態である。これにより遮断回路が働き始めた時、Ｒ０ａの電流が増加することによりＶｚ２やＶｚ１の電圧が変動し遮断条件が不安定となることを防止できるという効果がある。図２１は本発明の第１２の実施の形態の半導体装置の回路図である。これまでの実施の形態の回路図はラッチ型の過熱保護回路内蔵パワーＭＯＳＦＥＴに関するものであった。これに対し、本実施の形態ではチップが高温になって遮断回路が動作してもチップ温度がたとえば１００℃程度低下すると自動的に遮断状態が解除されるヒステリシス型の過熱保護内蔵パワーＭＯＳＦＥＴの場合の回路図である。本実施の形態の特徴は図１とＭ３の結線が異なることとＭ５がいらないことである（Ｍ３がＭ５と同じ働きをするようになる）。本実施の形態は遮断回路が動作した後のふるまいがラッチ型回路と異なるだけであり、本回路の特徴は第１の実施の形態で記述したことと同様の効果がある。
【００６９】
図２２は本発明の第１３の実施の形態の半導体装置の回路図である。本実施の形態ではヒステリシス回路とラッチ回路を内蔵させ、さらにヒステリシス回路の方がラッチ回路より低い温度で動作するようにしてある。これにより、緩慢な温度上昇に対してはヒステリシス回路が働きチップ冷却後には自動的に遮断回路が解除されるが、急激なチップ温度の増加にたいしてはヒステリシス回路が動作して温度検出回路に帰還がかかる前にラッチ回路も動作するためチップが冷却した後にも遮断状態が保持される。すなわち、負荷短絡のように負荷の異常時にはラッチ回路が働き、周囲温度の緩慢な上昇によりチップ温度が上昇するような場合にはヒステリシス回路が働くというように状況により異なった動作をさせることが可能である。
【００７０】
図２３は本発明の第１４の実施の形態の半導体装置の回路図である。本実施の形態では過電流保護回路にＭ１１を追加しヒステリシス回路に接続してあることが特徴である。比較的レベルの低い過電流が流れる場合にはこれまでの実施の形態のようにＭ７によりパワーＭＯＳＦＥＴのゲート電圧を下げて過電流を制限するが、負荷短絡時のように比較的レベルの高い過電流が流れた場合にはＭ１１によりヒステリシス回路を動作させてチップ温度が低下するまで完全に遮断するようにした。これにより、温度検出回路の応答が間にあわないような急激なチップ温度上昇に対しても保護することが可能となる。なお、本実施の形態のＭ１１を図２２の回路に追加し、Ｍ１１のドレインをＭ４’のゲートに接続するとラッチ型の過熱遮断特性とヒステリシス型の過電流遮断回路を内蔵化することも可能である。
【００７１】
図２４は本発明の第１５の実施の形態の半導体装置の回路図で、図２５はその断構造図である。高濃度のＰ型半導体基板１９はコレクタ、高濃度ｎ型領域２０はコレクタからの少数キャリヤ注入防止のためのｎ型バッファ層、ｎ型エピタキシャル層２はｎベース、ｐ領域１０はｐ型ベース、高濃度ｎ型領域１２はエミッタである。本実施の形態ではパワーＭＯＳＦＥＴの代わりにＩＧＢＴ(Insulated Gate Bipolar Transistor) を用い、過電流保護回路を内蔵させた場合の回路図である。Ｍ９がメイン用のＩＧＢＴ、Ｍ８がセンス用のＩＧＢＴである。本実施の形態の特徴は、ゲートが負になった場合にコレクタからゲートへの寄生電流を防止するために、図１の説明で述べたと同様、多結晶シリコンダイオードＤ７ａ〜Ｄ７ｃ，Ｄ０ｅ〜Ｄ０ｈを設けてある点である。ＩＧＢＴの場合にはゲート電圧が負になり保護回路用ＭＯＳＦＥＴＭ７のドレイン・ボディ間ダイオードが順バイアスされると、ｎ領域１３ａ、ｐ領域４、ｎ型領域２と２０、ｐ領域１９で構成される寄生サイリスタが動作するためパワーＭＯＳＦＥＴの場合に比べ状況がさらに深刻である。この寄生サイリスタの動作防止のためには、図１の場合と同様の考え方により、次の関係となるように多結晶シリコンダイオードの耐圧と順方向電圧を設定すれば良い。
【００７２】
ＢＶ（Ｄ７ａ）＋ＢＶ８（Ｄ７ｂ）＋ＢＶ（Ｄ７ｃ）〉
Ｖｆ（Ｄ０ｅ）＋ＢＶ（Ｄ０ｆ）＋Ｖｆ（Ｄ０ｇ）＋ＢＶ（Ｄ０ｈ）
ここで、ＢＶ（Ｄ７ａ）＝ＢＶ８（Ｄ７ｂ）＝ＢＶ（Ｄ７ｃ）＝ＢＶ（Ｄ０ｆ）＝ＢＶ（Ｄ０ｈ）＝７Ｖ、Ｖｆ（Ｄ０ｅ）＝ＢＶ（Ｄ０ｆ）＝Ｖｆ（Ｄ０ｇ）＝0.４Ｖ
なお、ゲートが負になった場合の耐圧が必要ない場合には多結晶シリコンダイオードはＤ７ａとＤ０ｅだけでも構わない。この場合には、
ＢＶ（Ｄ７ａ）〉Ｖｆ（Ｄ０ｅ）
の関係式が成立すれば上記寄生サイリスタ動作を防止できる。なお、本素子をエミッタフォロア回路（コレクタを電源に接続し、エミッタを負荷に接続する回路）で高速に遮断動作させる場合にはエミッタ端子からゲート端子に電流が流れるが、この電流が大きくなると上記不等式の右辺が大きくなる。このため、エミッタ端子からゲート端子への許容電流を高くする必要がある場合にはＤ０ｅ、Ｄ０ｆ、Ｄ０ｇ、Ｄ０ｈで構成されるゲート保護回路は外づけダイオードにして上述の不等式を満足させてＤ７ａ、Ｄ７ｂ、Ｄ７ｃの降伏を防止する必要がある。
【００７３】
図２６は図２４の過電流保護回路内蔵ＩＧＢＴを用いた３層インバータ回路である。図２４の回路の場合、上述のようにゲートに負電圧が印加されてもＩＧＢＴのコレクタからゲートにリーク電流が生じないため、本実施の形態のように過電流保護回路内蔵ＩＧＢＴをエミッタフォロアで使用することが可能である。
【００７４】
図２７は本発明で述べた保護回路内蔵パワーＭＯＳＦＥＴ遮断回路が働くとゲート電流が急増する。このため、ゲート電流検出回路を用いてこのゲート電流をモニタし、過熱保護回路内蔵パワーＭＯＳＦＥＴで遮断動作が働いた場合はコントローラであるマイコンの出力Ｖｏｕｔを低電位にし、異常の有無を検査した後に再びＶｏｕｔを高電位にするという高信頼システムを構築することが可能である。
【００７５】
図２８は図２２の動作の補足説明図である。Ｔ１はヒステリシス型の過熱遮断回路が動作し始めるチップ温度、Ｔ２は上記ヒステリシス型の遮断動作が解除される温度、Ｔ３はラッチ型の過熱遮断回路が動作するチップ温度である。チップ温度がＴ１以下の場合にはドレイン電流Ｉｄが流れる。もしもチップ温度の上昇が緩慢だとチップ温度がＴ１に達すると遮断回路が働きチップ温度が下がり、Ｔ２になると自動的に電流が流れるようになる。ところが、チップ温度の上昇速度が急激な場合にはシステリシス回路が働き始めた後もチップ温度が増加し、ラッチ回路の動作温度Ｔ３に達する。この場合にはパワーＭＯＳＦＥＴが遮断しチップ温度が下がった後にもドレイン電流の自動復帰は行なわれず、外部ゲート端子を一旦ゼロボルトまで下げてリセットする必要がある。
【００７６】
上記した本発明の種々の実施の形態（半導体装置の平面構造：チップレイアウト）において、定電圧回路用ダイオードＤ２ａ〜Ｄ２ｆ（図１参照）は、温度検出用ダイオードＤ３ａ〜Ｄ３ｇと同様に温度特性を有したものであるため、抵抗Ｒ１も含めてＤ３ａ〜Ｄ３ｇと同一場所（図２参照）に配列できる。
【産業上の利用可能性】
【００７７】
本発明は、電力用絶縁ゲート型半導体装置に利用することができる。
【符号の説明】
【００７８】
Ｍ１〜Ｍ７、Ｍ１０、Ｍ１１、Ｍ２’〜Ｍ６’ 保護回路用ＭＯＳＦＥＴ
Ｍ８ パワーＭＯＳＦＥＴ（ＩＧＢＴ）のセンス素子部
Ｍ９ パワーＭＯＳＦＥＴ（ＩＧＢＴ）のメイン素子部
Ｄ1 〜Ｄ9 ダイオード
Ｄ０ａ〜Ｄ０ｈ ゲート保護回路用ダイオード
Ｄ１、Ｄ２ａ〜Ｄ２ｆ 定電圧回路用ダイオード
Ｄ３ａ〜Ｄ３ｆ 温度検出用ダイオード
Ｄ４ａＤ４ｂ、Ｄ４ｃ 過電流保護回路用ダイオード
Ｄ５、Ｄ６、Ｄ６’、Ｄ７ 負電圧保護用ダイオード
Ｃ キャパシタ
Ｒ０ａ〜Ｒ０ｃ、Ｒ１、Ｒ２、Ｒ２ａ、Ｒ２ｂ、Ｒ３、Ｒ３’、Ｒ４、Ｒ４’、Ｒｇ、Ｒg1、Ｒg2、Ｒs 抵抗
１、２、１１、１２、２０ ｎ型領域
３、６、８、９、１４、１６ 絶縁層
４、５、１０、１３、１９ ｐ型領域
７ 多結晶シリコン層
７ａ、７ｃ、７ｃ ｎ型多結晶シリコン層
７ｂ、７ｄ ｐ型多結晶シリコン層
１５、１７、１８ 金属電極層
Ｍ１〜Ｍ９ 保護回路用ＭＯＳＦＥＴ
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴやＩＧＢＴ(Insulated gate bipolar transistor)等の絶縁ゲート型半導体装置に係り、特に、保護機能をチップ上に具備する絶縁ゲート型半導体装置の信頼性向上を図った電力用絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴと称されている大電力を扱う絶縁ゲート型電界効果トランジスタにおいて、その信頼性向上のために同一チップ上に過熱遮断回路を内蔵した例が、特開昭６３−２２９７５８号公報に開示されている。この従来例では外部ゲート端子と外部ソース端子との間に抵抗とツェナーダイオードを直列接続し、前記ツェナーダイオードの両端に定電圧を発生させ、この両端の外部ソース端子側に抵抗を接続し、外部ゲート端子側にダイオードを接続し、前記抵抗とダイオードの分圧変動で温度検出を行っている。素子過熱時には前記抵抗の両端にゲートとソースを接続した保護回路用ＭＯＳＦＥＴがオンし、本体のパワーＭＯＳＦＥＴを遮断させる。この従来の過熱遮断回路では、外部ゲート電圧変動に対する前記保護回路用ｎチャネルＭＯＳＦＥＴのゲート・ソース間電圧変動が大きいため、ゲート電圧の変動が過熱遮断温度の変動に結び付きやすい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−２２９７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記従来技術においては、ゲート電圧の変動に対する遮断温度の変動を低減するため定電圧回路には前記ツェナーダイオードだけを用いていた。しかし、本発明者等の検討により、以下のことが明らかとなった。
【０００５】
（課題１）ツェナーダイオードの場合、耐圧が７Ｖ程度以下になるとソフトブレークダウンする。このため、外部ゲート電圧が５Ｖ前後で使用する場合には遮断温度が外部ゲート電圧の変動を受けやすくなる。したがって、素子のばらつきも考慮すると外部ゲート端子に許容される電圧範囲は４Ｖから７Ｖ程度以下と狭くなる。
【０００６】
（課題２）ゲート電圧が負になったときには外部ドレイン端子から外部ゲート端子へ寄生バイポーラトランジスタの動作によるリーク電流が流れるため、ソースフォロア回路には使用できない。
【０００７】
（課題３）ドレイン電圧が負になると寄生バイポーラトランジスタの動作により保護回路用のＭＯＳＦＥＴのドレインから外部ソース端子に電流が流れる。
【０００８】
（課題４）負荷短絡事故のときのように急激にドレイン電流が流れる場合には、ソースパッド部が最も温度が高くなるため温度検出素子の位置はソースパッドとの位置関係で決定する必要がある。
【０００９】
本発明は上記の如き検討結果を基になされたものであり、その目的とするところは信頼性が高く使い勝手が良い保護回路機能を備えた絶縁ゲート型半導体装置を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一実施形態による絶縁ゲート型半導体装置は、
（手段１） 電力用絶縁ゲート型半導体素子（Ｍ９）と、
該電力用絶縁ゲート型半導体素子のゲート電流を制御する保護回路用ＭＯＳＦＥＴ（Ｍ１〜Ｍ７）と、
第１のダイオード（Ｄ２ａ〜Ｄ２ｆ）の順方向電圧を利用した定電圧回路と、
該定電圧回路の電源電圧の上限を制限する電圧制限手段（Ｄ１とＤ０ａ〜Ｄ０ｄ）とを具備し、
該定電圧制限手段の電力が前記電力用絶縁ゲート型半導体素子の外部ゲート端子から供給されることを特徴とするものである（図１）。
【００１２】
（手段２） 電力用絶縁ゲート型半導体素子（Ｍ９）と、
該電力用絶縁ゲート型半導体素子を制御する保護回路用ＭＯＳＦＥＴ（Ｍ１〜Ｍ７）と、
上記保護回路用ＭＯＳＦＥＴのドレイン・ボディ間ダイオードと逆方向に接続された第３のダイオード（Ｄ５〜Ｄ７）と、
前記電力用半導体素子の外部ゲート端子と外部ソース端子（外部エミッタ端子）の間に接続された第４のダイオード（Ｄ０ａ〜Ｄ０ｄ）を具備し、
外部ゲート端子電圧が変化しても上記第３のダイオードが降伏しないように上記第４のダイオードに電流が流れ外部ゲート端子と外部ソース端子の電圧をクランプすることを特徴とするものである（図１）。
【００１３】
（手段３） 外部ドレイン電圧が負になったときに前記第１の保護回路用ＭＯＳＦＥＴ（Ｍ１）のゲート・ソース間電圧を低減する手段を設けたことを特徴とするものである（図１）。
【００１４】
（手段４） 電力用絶縁ゲート型半導体素子と、
温度検出回路と、
規定温度以上に達したときに上記電力用絶縁ゲート型半導体素子の電流を制限するゲート遮断回路とを具備する絶縁ゲート型半導体装置において、
前記温度検出回路に用いる温度検出用素子を前記温度検出素子以外の保護回路領域と前記電力用絶縁ゲート型半導体素子の外部ソース端子用パッドの間の領域（Ｐ１〜Ｐ７で包含する領域）に形成したことを特徴とするものである（図２）。さらに限定するならば、上記温度検出用素子を上記電力用絶縁ゲート型半導体素子の外部ソース端子用パッドから３００μｍ以内のところに配置したことを特徴とするものである（図２）。
【００１５】
本発明の代表的な実施形態では、
（作用１） 第１のダイオード（Ｄ２ａ〜Ｄ２ｆ）の順方向電圧により３Ｖ程度の定電圧を発生し、外部ゲート電圧が１０Ｖ程度以上になった場合には逆方向接続ダイオード等（Ｄ１とＤ０ａ〜Ｄ０ｄ）により上記定電圧回路のゲート電圧依存性を抑制できる（図１）。
【００１６】
（作用２） Ｄ５〜Ｄ７、Ｄ０ａ〜Ｄ０の耐圧と順方向電圧降下が次式を満足する場合、保護回路用ＭＯＳＦＥＴ（Ｍ１からＭ７）のドレイン・ボディ間ダイオードが順バイアスされることが防止でき、パワーＭＯＳＦＥＴのドレインからゲートへ寄生バイポーラトランジスタの動作により電流が流れることを防止できる。
ＢＶ（Ｄ５）、ＢＶ（Ｄ６）、ＢＶ（Ｄ７）
＞Ｖｆ（Ｄ０ａ）＋ＢＶ（Ｄ０ｂ）＋Ｖｆ（Ｄ０ｃ）＋Ｖｆ（Ｄ０ｄ）（図１）
（作用３） 遮断回路が働いた状態でパワーＭＯＳＦＥＴのドレイン電圧が負になると寄生バイポーラトランジスタが動作し、最悪の場合ラッチ情報が消失する。その後、パワーＭＯＳＦＥＴのドレイン電圧が正になっても、チップが冷却してない場合には遮断回路を動作させなければならないがＭ５の追加によりパワーＭＯＳＦＥＴのドレイン電圧が負になった場合にＭ５のドレイン電圧はゼロボルトに向かうため、Ｍ１はオフしやすくする。このため、遮断回路が働きやすくなる（図１）。
【００１７】
（作用４） 通常のパワーＭＯＳＦＥＴの場合、半導体表面には金属電極層が１層だけである。この１層の金属電極層でパワーＭＯＳＦＥＴのソース電極層と温度検出用素子等の回路配線を形成する必要がある。温度検出用素子を前記温度検出素子以外の保護回路領域と前記電力用絶縁ゲート型半導体素子の外部ソース端子用パッドの間の領域に形成することにより、負荷短絡事故の場合に半導体チップ内で最も温度が上昇しやすいソースパッド近傍に温度検出用素子を近づけられると同時に、パワーＭＯＳＦＥＴのソース電極層が寸断されにくくなるためソース電極層の抵抗増加を防止できる。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
高信頼で使い勝手の良い保護回路内蔵パワーＭＯＳＦＥＴやＩＧＢＴのを提供できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施の形態の半導体装置の回路図である。
【図２】本発明の第１の実施の形態の半導体装置の平面構造図である。
【図３】本発明の第１の実施の形態の半導体装置の温度検出素子部の平面構造図である。
【図４】図３のｃ−ｃ’部の断面構造図である。
【図５】図２のａ−ａ’部の断面構造図である。
【図６】図２のｂ−ｂ’部の断面構造図である。
【図７】本発明の第１の実施形態の半導体装置の製造工程図である。
【図８】本発明の第１の実施形態の半導体装置の不純物プロファイルである。
【図９】本発明の第２の実施形態の半導体装置の不純物プロファイルである。
【図１０】本発明の第３の実施形態の半導体装置の断面構造図である。
【図１１】本発明の半導体装置の遮断温度特性図である。
【図１２】本発明の第４の実施形態の半導体装置の平面構造図である。
【図１３】本発明の第５の実施形態の半導体装置の平面構造図である。
【図１４】本発明の第６の実施形態の半導体装置の回路図である。
【図１５】本発明の第７の実施形態の半導体装置の平面構造図である。
【図１６】図１５のｄ−ｄ’部の断面構造図である。
【図１７】本発明の第８の実施形態の半導体装置の回路図である。
【図１８】本発明の第９の実施形態の半導体装置の回路図である。
【図１９】本発明の第１０の実施形態の半導体装置の回路図である。
【図２０】本発明の第１１の実施形態の半導体装置の回路図である。
【図２１】本発明の第１２の実施形態の半導体装置の回路図である。
【図２２】本発明の第１３の実施形態の半導体装置の回路図である。
【図２３】本発明の第１４の実施形態の半導体装置の回路図である。
【図２４】本発明の第１５の実施形態の半導体装置の回路図である。
【図２５】本発明の第１６の実施形態の半導体装置の断面構造図である。
【図２６】図２４の本発明の半導体装置を用いた３相インバータ回路図である。
【図２７】本発明の半導体装置をコントローラにより駆動する回路図である。
【図２８】図２２の回路の動作特性図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
以下、本発明の実施の形態を図面を参照して、より詳細に説明する。
【００２３】
図１は本発明の第１の実施の形態の半導体装置の回路図である。本発明の半導体装置はパワーＭＯＳＦＥＴ部（Ｍ９）の過熱または過電流による素子破壊を防止するために、Ｍ９と同一チップ上に過熱保護ならびに過電流保護回路を内蔵している。
【００２４】
本実施の形態の半導体装置は、ゲート保護回路、定電圧回路、温度検出回路、ラッチ回路、ゲート遮断回路、過電流保護回路そしてパワーＭＯＳＦＥＴから構成される。
【００２５】
温度検出回路は温度検出用素子として多結晶シリコンダイオードＤ３ａ〜Ｄ３ｇを用いている。本実施の形態の多結晶シリコンダイオードの順方向電圧Ｖｆは一個当り約−1.５ｍＶ／℃の温度特性を有する。このため、チップ温度が上昇すると多結晶シリコン抵抗Ｒ１と多結晶シリコンダイオードＤ３ａ〜Ｄ３ｇの接続点の電圧が低下し、この電圧がＭ１のしきい電圧以下に下がるとＭ１がオフし、遮断回路が動作する。
【００２６】
ラッチ回路の抵抗Ｒ４は抵抗Ｒ３より約１桁程度高く設定する。このため、半導体チップが高温になっていない場合にはゲート端子に正の電圧が印加されると、ラッチ回路の出力は低電位になりゲート遮断回路は働かない。
【００２７】
ゲート遮断回路では、温度検出回路により温度上昇が検出され、ラッチ回路の出力が低電位から高電位になった時、Ｍ６がオンし、パワーＭＯＳＦＥＴＭ９をオフする。一旦過熱遮断回路が動作するとラッチ回路の出力が高電位になり遮断状態が保持されるため、チップ温度が低下してもＭ９のゲート電圧は低電位に保持する。パワーＭＯＳＦＥＴＭ９を再びオンさせるためには一旦外部ゲート端子の電圧をゼロボルト付近まで低下し、ラッチ回路をリセットする必要がある。
【００２８】
過電流保護回路はメイン用ＭＯＳＦＥＴＭ９の約１０００分の１程度以下のゲート幅（例えば９００μｍ）を有するセンス用ＭＯＳＦＥＴＭ８のドレイン電流でＭ９のドレイン電流をモニタし、Ｍ９に過電流が流れた場合にはＭ７がオンし、Ｍ９のゲート電圧を下げてＭ９のドレイン電流を制限する。
【００２９】
本実施の形態の第１の特徴は、ゲート端子の正電圧を２０Ｖ以下に制限するゲート保護用多結晶シリコンダイオードＤ０ａ、Ｄ０ｃ、Ｄ０ｄの他に多結晶シリコンダイオードＤ２ａ〜Ｄ２ｆの順方向電圧を利用した定電圧回路を設け、この電圧Ｖｚ１を用いて温度検出回路を動作している点にある。また、本実施の形態では温度検出回路のゲート電圧依存性をさらに低減するために、多結晶シリコンダイオードＤ１によりＶｚ２を約８Ｖ以下に制限している点にある。なお、本実施の形態では定電圧回路用のダイオードＤ２ａ〜Ｄ２ｆと温度検出用のダイオードＤ３ａ〜Ｄ３ｇが同一方向に配列されているためダイオードの素子ばらつきを相殺するように働くという効果がある。
【００３０】
ダイオードの降伏特性は耐圧が６Ｖ程度以下ではソフトブレークダウンとなり良好な定電圧回路が得られない。本実施の形態では多結晶シリコンの順方向電圧を利用することによりゲート端子電圧の変化に対するＶｚ１の変化を抑制し、３Ｖ程度以下に定電圧化できた。このため、過熱遮断回路が正常動作するゲート端子電圧の下限値を従来の４Ｖ程度から３Ｖ程度に拡大できるという効果がある。さらに、多結晶シリコンダイオードＤ１の降伏電圧を利用した定電圧化手段は、Ｖｚ１のゲート端子依存性を低減するのみでなく、温度検出回路の出力電源電圧Ｖｚ２のゲート端子電圧依存性を抑えることができた。このため、過熱遮断回路が正常動作するゲート端子電圧の上限値は従来の７Ｖ程度から１８Ｖ以上に拡大できるという効果がある。
【００３１】
図１１に本発明の定電圧回路がある場合と定電圧回路がない従来回路の場合に関して遮断温度のゲート端子電圧依存性を示す。本発明の定電圧回路の内蔵化により外部ゲート端子電圧が変化したときの遮断温度の変動が抑えられるため信頼性向上が図れ、使用可能なゲート電圧範囲が拡大することにより使い勝手が向上するという効果がある。具体的には、従来はゲート電圧を３Ｖ変化させただけ遮断温度は２０℃程度変化していたが、本発明によればゲート電圧を１０Ｖ以上変化させるまで同レベルの遮断温度変化はない。すなわち、本発明によれば、製造マージンを考慮したときゲート電圧を１０Ｖ変化させたときの遮断温度の変化を３０℃以下に抑えられる。よって、５Ｖ電源用にも１２Ｖ電源用にも同一素子で使用できるため使い勝手が向上し、信頼性も向上するという効果がある。
【００３２】
本実施の形態の第２の特徴は、温度検出回路の入力電源電圧Ｖｚ１より温度検出回路の出力電源電圧Ｖｚ２を高くするため抵抗Ｒ０ｃを設けている点である。Ｖｚ１は外部ゲート端子電圧が３Ｖ程度に下がった場合でも過熱遮断回路が正常動作できるように低い値で定電圧化する必要がある。これに対し、Ｖｚ２はラッチ回路を高速動作するためにＭ２のゲートにはＶｚ１より高い電圧を印加しなければならない。
【００３３】
本実施の形態の第３の特徴は、温度検出用のＭＯＳＦＥＴＭ１のチャネル長をゲート遮断回路用ＭＯＳＦＥＴＭ６のチャネル長より長くしている点である。すなわち、Ｍ１のチャネル長はしきい電圧のばらつきが充分小さくなるように長く取り、温度検出精度を向上するのに対し、しきい電圧のばらつきが遮断温度の変動に影響が小さいＭ６のチャネル長は短くして電流駆動能力を増加する。これにより、遮断温度精度の劣化を防止したまま保護回路部の面積低減が図れるという効果がある。なお、Ｍ６のしきい電圧をＭ１のしきい電圧より低くした場合にも同様の効果が図れる。
【００３４】
本実施の形態の第４の特徴は、温度検出用ダイオードＤ３ａ〜Ｄ３ｇを温度検出回路ＭＯＳＦＥＴＭ１のゲート・ドレイン側でなくゲート・ソース間に配置してある点である。ゲート端子電圧の変動によりＶｚ１が変動した場合、その変動はダイオードＤ３ａ〜Ｄ３ｇの両端の電圧変化でなく抵抗Ｒ１の両端の電圧変化となる。このため、本実施の形態の場合には従来回路（特開昭６３−２２９７５８号公報記載）に比べ遮断温度のゲート電圧依存性を低減できる。
【００３５】
本実施の形態の第５の特徴は、Ｍ９の遮断に使用するゲート遮断回路用ＭＯＳＦＥＴＭ６のゲート電圧用電源Ｖｚ３を温度検出回路の出力電源電圧Ｖｚ２より高くするため抵抗Ｒ０ｂを設けている点である（Ｒ０ａ＝０でも良い）。これにより、遮断回路の応答速度を高速化できるという効果がある。
【００３６】
本実施の形態の第６の特徴は、ゲート端子電圧が負になっても、保護回路用ＭＯＳＦＥＴＭ１〜Ｍ７のドレイン・ボディ間にある寄生ダイオードが順バイアスされることを防止するため、多結晶シリコンダイオードＤ５、Ｄ６、Ｄ７を設け、さらにこのＤ５〜Ｄ６が降伏することを防止するために、電流経路Ｄ０ａ〜Ｄ０ｄを設けている点である。
【００３７】
保護回路用ＭＯＳＦＥＴのドレイン・ボディ間ダイオード（図５のｎ型領域１３ａとｐ型領域４で構成されるｐｎ接合ダイオード）が順バイアスされると、パワーＭＯＳＦＥＴのドレイン（図５のｎ型領域２）をコレクタとする寄生ｎｐｎトランジスタが動作し、ドレイン端子からゲート端子に電流が流れるという問題が生じる。ゲート・ソース間に電流が流れることを防止するため多結晶シリコンダイオードＤ５〜Ｄ７を追加しただけではこれらのダイオードの耐圧以上に外部ゲート端子に負の電圧が印加された場合（たとえばＶｇｓ＝−１０Ｖ程度以下）には結局上述の寄生ｎｐｎトランジスタが動作してしまうという問題がある。本実施の形態のポイントは、外部ソース端子から外部ゲート端子に電流が流れるのを防止するのではなく、保護回路用ＭＯＳＦＥＴの寄生ダイオードが順バイアスされるのを防止するためにこれとは別の電流経路を外部ソース端子と外部ゲート端子の間に設けたことにある（本実施の形態ではゲート保護回路を上記電流経路とした）。これを実現するために、Ｄ５〜Ｄ７、Ｄ０ａ〜Ｄ０ｄのダイオードの耐圧と順方向電圧は以下の条件を満足するように設定される。
ＢＶ（Ｄ５），ＢＶ（Ｄ６），ＢＶ（Ｄ７）
＞Ｖｆ（Ｄ０ａ）＋ＢＶ（Ｄ０ｂ）＋Ｖｆ（Ｄ０ｃ）＋Ｖｆ（Ｄ０ｄ）
ここで、
ＢＶ（Ｄ０ｂ）＝４Ｖ、
ＢＶ（Ｄ５）＝ＢＶ（Ｄ６）＝ＢＶ（Ｄ７）＝７Ｖ、
Ｖｆ（Ｄ０ａ）＝Ｖｆ（Ｄ０ｃ）＝Ｖｆ（Ｄ０ｄ）＝0.３Ｖである。
【００３８】
なお、Ｄ０ｂの降伏電圧をＤ５、Ｄ６、Ｄ７より低くするためには図６の低濃度のｐ型多結晶シリコン層７ｂの長さを短くすることにより実現できる。
【００３９】
本実施の形態の第７の特徴はラッチ回路の安定化を図るため保護回路用ＭＯＳＦＥＴＭ５を設けている点にある。本来Ｍ５はなくても本回路は動作するがラッチ回路の負荷が抵抗であるためラッチ状態が不安定化になり易いという問題がある。本実施の形態ではＭ５を追加することにより、遮断回路が動作しラッチ回路の出力電圧が高電位になりはじめるとＭ５がオンし遮断動作に正帰還がかかる。すなわち、温度検出回路用ＭＯＳＦＥＴＭ１のゲート電圧をさらに下げ、これによりラッチ回路の入力電圧がさらに増加し、ラッチ回路状態が安定しやすくなるという効果がある。また、Ｍ５を追加すると次のような効果もある。インダクタンス成分を有する負荷の場合、過熱遮断回路が動作した後に外部ドレイン電圧が外部ソース電圧より一瞬低くなることがある。この時、保護回路用ＭＯＳＦＥＴＭ１〜Ｍ７のドレイン（図５のｎ型領域１３ａ）をコレクタ、ボディ（図５のｐ型領域４）をベース、パワーＭＯＳＦＥＴのドレイン（図５のｎ型領域２）をエミッタとする寄生ｎｐｎトランジスタが動作し、Ｍ１とＭ４のドレイン電圧の電圧が下がり、最悪の場合ラッチ回路の情報が消失する。その後、外部ドレイン電圧が高くなったとき、チップ温度が遮断温度以上の場合には再び遮断回路が動作しなければならない。本回路ではＭ５の追加によりパワーＭＯＳＦＥＴの外部ドレイン端子が負になったときＭ５のドレイン電圧も上記寄生ｎｐｎトランジスタの影響により低下させるためＭ１を充分深くオフできる。よって、遮断回路が高速に働きやすくなる。なお、本実施の形態ではＭ５のドレインをＤ３ｅとＤ３ｆの間に接続した場合を示したが、遮断回路が動作しはじめたときに正帰還が働くならば他の場所に接続しても良い。例えば、Ｍ１のゲートや定電圧回路の多結晶シリコンダイオードＤ２ａからＤ２ｆの接続点などがある。
【００４０】
本発明の第８の特徴は、誤動作防止用のキャパシタＣを内蔵させている点である。これにより、ゲート電圧が急速に立ち上がった場合にＭ２がオンし遮断回路が誤って働くことを防止している。このキャパシタＣはＭ１のドレインに直接接続した方がゲートからの雑音防止には効果が高いがチップが高温になったときの遮断回路の応答速度が低下するという問題があるため、Ｒ２ａとＲ２ｂの中間点に接続し最適化を図っている。
【００４１】
図２は本発明の第１の実施の形態の半導体装置の平面構造図である。
【００４２】
本実施の形態の第９の特徴は、温度検出用素子がソースパッドの近傍（３００μｍ以内）のところに配置してある点にある。ここで、温度検出用素子とは温度上昇により電圧変動または抵抗値変動または電流変動が顕著であるため温度検出に用いる素子のことである。本実施の形態では多結晶シリコンダイオードＤ３ａ〜Ｄ３ｇを使用している。従来、パワーＭＯＳＦＥＴの最大温度を示すのはアクティブ領域の中心と考えられていた。しかし、これはチップの温度上昇速度をチップ内の温度伝達速度より充分ゆっくりとさせた場合である。負荷短絡事故等のようにドレイン電流が急増することによる発熱の場合には、ソースパッド近傍で最も温度が上昇することが判明した。このため、温度検出用ダイオードは、Ｍ１等（図１参照）の温度検出回路部よりもソースパッド側に近接して配置されている。
【００４３】
本実施の形態の第１０の特徴は、ソースパッドはチップ周辺から３００μｍ以上離れたところに配置してある点にある。これは、ソース電極に流れる電流密度を低減し局部的な温度上昇を回避するためとソース電極のオン抵抗増加を防止するためである。
【００４４】
本実施の形態の第１１の特徴は、温度検出用ダイオードを温度検出用ダイオード以外の保護回路部とソースパッドとの間（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７で囲まれる領域内）に配置している点にある。通常のパワーＭＯＳＦＥＴプロセスはチップ表面の電極は１層だけであるため、この１層の金属電極層でパワーＭＯＳＦＥＴのソース電極と温度検出用ダイオード等の配線を形成する必要がある。温度検出用ダイオードを温度検出用ダイオード以外の保護回路領域と外部ソース端子用パッドの間の領域に形成することにより、負荷短絡事故の場合に半導体チップ内で最も温度上昇しやすいソースパッド近傍に温度検出用ダイオードを近付けられると同時に、パワーＭＯＳＦＥＴのソース電極が寸断されにくくなるためソース抵抗の増加を防止できる。また、ソース電極の増加防止のためゲートフィンガ（ゲート抵抗低減のための金属電極層）はパワーＭＯＳＦＥＴのアクティブ領域をおおうように配線しさらにソースパッドに向かって配置する。
【００４５】
本実施の形態の第１２の特徴は、ゲートパッドの周辺にゲート保護用ダイオードをゲートパッドを囲むように形成し、保護回路部の角に配置してある点にある。これにより、温度検出用ダイオードとゲート保護回路と以外の保護回路の配線がゲートパッドにより阻害されることを防止できるためチップ面積の増加を抑えることが可能となる。
【００４６】
図３は本発明の第１の実施の形態の半導体装置の温度検出素子部の平面構造図、図４は図３のｃ−ｃ’部の断面構造図である。１は高濃度ｎ型半導体基板、２はｎ型エピタキシャル層でこれらはパワーＭＯＳＦＥＴのドレインである。７ａはパワーＭＯＳＦＥＴのゲート、１２は高濃度ｎ型領域でパワーＭＯＳＦＥＴのソース、１０はｐ型領域でパワーＭＯＳＦＥＴのチャネルが形成されるボディー、５は高濃度ｐ型領域でパワーＭＯＳＦＥＴのソース・ボディ・ドレイン間に存在する寄生ｎｐｎトランジスタを低減するために形成してある。また、この高濃度ｐ型領域５は温度検出用ダイオード直下にも形成し温度検出用ダイオード直下のｐ型領域５がｎ反転し、寄生素子が働くことを防止している。１３は高濃度ｐ領域でパワーＭＯＳＦＥＴのボディ１０を低抵抗でソースと接続するため形成している。
【００４７】
本実施の形態の第１３の特徴は、温度検出用ダイオードのアノード（ｐ型多結晶シリコン層７ｄ）とカソード（ｎ型多結晶シリコン層７ｃ）がリング状形成している点にある。このため、ｐｎ接合の端におけるリーク電流の増加や温度特性のバラツキ増加要因をなくせるという効果がある。なお、図３では接合が四角形の場合を示したが、この４角を円弧または鈍角にすることにより、角における接合電流の増加をさらに低減できるという効果がある。
【００４８】
本実施の形態の第１４の特徴は、温度検出用ダイオード直下の絶縁層６がパワーＭＯＳＦＥＴのゲート酸化膜と同レベルの１００ｎｍ程度以下の薄い酸化膜上に形成し、さらにｐ領域多結晶シリコンダイオード７ｄとｎ型多結晶シリコンダイオード７ｃのパターンを多結晶シリコン層７両側部から離れた内側部分のみに形成している点にある。本実施の形態では、ｐ領域多結晶シリコンダイオード７ｄを形成するためのボロンイオン打ち込み工程を１３のボロンイオン打ち込み工程と同時に行い、ｎ型多結晶シリコンダイオード７ｃを形成する工程を１２のヒ素（またはリン）イオン打ち込みと同時に行っている。このため、もしもｎ型多結晶シリコンダイオード７ｃのパターンを多結晶シリコン層７の外側までの延ばした場合には上記ヒ素（またはリン）イオン打ち込み工程によって多結晶シリコンダイオードの周辺のｐ型領域５にフローティングのｎ型領域が形成されため好ましくない。なお、温度検出用ダイオード直下に薄い絶縁層を用いる理由はパワーＭＯＳＦＥＴのドレイン領域２からの熱伝達速度を速くするためである。
【００４９】
図５は図２のａ−ａ’部の断面構造図、図６は図２のｂ−ｂ’部の断面構造図である。図５に示した多結晶シリコンダイオードは図１のＤ２ａ〜Ｄ２ｆのように定電圧回路に用いる素子の構造である。
【００５０】
本実施の形態の第１５の特徴は、順方向電圧降下を用いた定電圧回路用多結晶シリコンダイオードは図３に示した温度検出用多結晶シリコンダイオードと同様に高濃度ｎ型多結晶シリコン層７ｃと高濃度ｐ型多結晶シリコン層７ｃを直接接続し、さらにリング状に形成したことである。高濃度領域を直接接続することにより寄生抵抗成分の低下を図り、リング状に形成することによりｐｎ接合の端におけるリーク電流の増加や温度特性のバラツキ増加要因をなくせるという効果がある。なお、接合の形は温度検出用ダイオードの説明でも述べたように４角を円弧または鈍角にした場合には、角における接合電流の増加をさらに低減できるという効果がある。
【００５１】
本実施の形態の第１６の特徴は、図１のキャパシタは図１０に示すようにＭＯＳキャパシタを用いゲート酸化膜直下は保護回路用ＭＯＳＦＥＴのｐ型領域４より表面濃度が高いｐ型領域５を用いている点にある。これにより、ＭＯＳキャパシタの多結晶シリコン層７ａの電圧が高くなってもｐ型領域５の表面がｎ型反転したり、抵抗が高くなることを防止している（図８参照）。さらに、ｐ型領域１３をキャパシタ用多結晶シリコン層７ａで囲んで形成することにより、ｐ型領域５における寄生抵抗を低減している。
【００５２】
図７（ａ）から図７（ｂ）は本発明の第１の実施の形態の半導体装置の製造工程図で、図５の構造が得られるまでの主要過程の断面構造図である。また、図８は保護回路用ＭＯＳＦＥＴのｐ型ウェル４の不純物プロファイルとパワーＭＯＳＦＥＴのｐ型ウェル領域とキャパシタ直下に用いるｐ型領域５の不純物プロファイルを示す。ｐ型領域５はｐ型領域４に比べボロンのイオン打ち込み量を約１桁高くすることにより高濃度化している。
【００５３】
以下に半導体装置の製造方法の概略を述べる。
【００５４】
（１）高濃度ｎ型基板１上にｎ型エピタキシャル層２を形成した後、絶縁層３を形成し、これをマスクにしてｐ型領域４と５を形成するためのボロンイオン打ち込みと拡散を行う｛図７（ａ）｝。
【００５５】
（２）絶縁層３を除去した後、窒化膜を利用した選択酸化とゲート酸化工程により絶縁層６を形成し、次に、多結晶シリコン層７を形成する。その後、多結晶シリコンダイオードと高抵抗の多結晶シリコン抵抗を形成する領域に絶縁層８を形成する｛図７（ｂ）｝。
【００５６】
（３）リン等のｎ型不純物を多結晶シリコン層７の絶縁層８で保護されない領域にドープし７ａ領域を形成する。次に、絶縁層８を除去しボロン打ち込みによりｐ型多結晶シリコン層７ｂを形成する。次に、多結晶シリコン層７ａと７ｂのパターンニングを行いパワーＭＯＳＦＥＴのチャネル領域形成を主目的としたｐ型領域１０形成のため多結晶シリコン層７ａと自己整合的に形成して拡散する。そして、保護回路用ＭＯＳＦＥＴの高耐圧化のため低濃度ｎ型領域１１をリン（またはヒ素）のイオン打ち込み工程により形成した後、絶縁層９を形成する。
【００５７】
（４）その後は、ｎ型多結晶シリコンダイオード７ｃを形成する工程をｎ型領域１２のヒ素（またはリン）イオン打ち込みと同時に行い、ｐ領域多結晶シリコンダイオード７ｄを形成するためのボロンイオン打ち込みはｐ領域領域１３のボロンイオン打ち込み工程と同時に行う。その後、絶縁層１４（絶縁層９を含む、他の図においても同様）を形成し、コンタクト形成、金属電極層１５の形成、絶縁層１６の形成、裏面エッチング、裏面電極１７の形成を行い、図５に至る。
【００５８】
図９は本発明の第２の実施の形態の半導体装置の不純物プロファイルである。本実施の形態の特徴は、保護回路用ＭＯＳＦＥＴのボディ領域であるｐ型領域４を表面濃度に比べシリコン内部の方が不純物濃度が約１桁高くなるレトログレード型プロファイルした点である。ここで、４ａはｐ型拡散層のプロファイル〔５〕の４ａの表面濃度を低減するためのｎ型拡散層のプロファイルである。これにより、保護回路用ＭＯＳＦＥＴのしきい電圧は第１の実施の形態と同様に1.５Ｖ程度以下に抑えられ、外部ゲート電圧が３Ｖ程度まで下がっても遮断回路が働く。また、保護回路用ＭＯＳＦＥＴのドレインとボディとパワーＭＯＳＦＥＴのドレインにより構成される寄生ｎｐｎトランジスタの効果を抑えられるという効果がある。
【００５９】
図１０は本発明の第３の実施の形態の半導体装置の断面構造図である。本実施の形態の特徴はｐ型領域４をｐ型領域５より深く形成した点にある。これにより、保護回路用ＭＯＳＦＥＴのしきい電圧は第１の実施の形態と同様に１．５Ｖ程度以下に抑えたまま、保護回路用ＭＯＳＦＥＴのドレインとボディとパワーＭＯＳＦＥＴのドレインにより構成される寄生ｎｐｎトランジスタの効果を抑えることができる。
【００６０】
図１２は本発明の第４の実施の形態の半導体装置の平面図である。本実施の形態でも第１の実施の形態の場合と同様に温度検出用素子を温度検出用素子以外の保護回路領域とソースパッドの間（Ｐ７、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ１６で囲まれる領域内）に配置している。また、本実施の形態ではソース電極抵抗を抑えたまま温度検出用素子をチップ温度が最高になる領域に近づけるため、温度検出用素子以外の保護回路領域の角が４つ以上の多角形にしている。
【００６１】
図１３は本発明の第５の実施の形態の半導体装置の平面図である。本実施の形態ではソースパッドが複数個ある場合の温度検出用素子の配置例を示す。本実施の形態でも第１の実施の形態の場合と同様に温度検出用素子を温度検出用素子以外の保護回路領域とソースパッドの間（Ｐ１７、Ｐ１８、Ｐ１９、Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４で囲まれる領域内）に配置している。また、温度検出用素子は１個所に置いてもよいが温度検出精度を増加するために本実施の形態では温度検出用素子は２個所に設けた。例えば、図１の回路の場合にはＤ３ａ、Ｄ３ｂ、Ｄ３ｃ、Ｄ３ｇとＤ３ｄ、Ｄ３ｅ、Ｄ３ｆに分割し２個所に配置すればよい。
【００６２】
図１４は本発明の第６の実施の形態の半導体装置の回路図である。本実施の形態では図１３のように温度検出素子を２個所以上離れた場所に配置する場合の回路を示す。もちろん、本実施の形態では温度検出用ダイオードを並列に配列することにより温度検出精度を向上した場合の実施の形態である。
【００６３】
図１５は本発明の第７の実施の形態の半導体装置の平面図である。本実施の形態の特徴は負荷短絡事故においてチップ温度が最も高くなるソースパッド直下に温度検出用ダイオードを配置させた点にある。
【００６４】
図１６は図１５のｄ−ｄ’部の断面構造を示す。本実施の形態では保護回路の上に絶縁層１６を介して第２の金属電極層１８を設けていることが特徴である。このため、図１５のようにソースパッドの直下に温度検出回路を配置可能となる。また、本実施の形態のように第２の金属電極層１８を温度検出素子上に、すなわち温度検出用ダイオード部を覆うように形成した場合には第２の金属電極層１８で発生した熱も絶縁層１６を伝わって来るため温度検出の応答速度が速くなるという効果がある。このため、温度検出用素子はソースパッド直下に配置しない場合にも、第２の金属電極層１８を追加することにより熱応答速度が良くなる。
【００６５】
図１７は本発明の第８の実施の形態の半導体装置の回路図である。本実施の形態と図１との相違はＭ５のゲート端子の接続点が異なっているだけである。本実施の形態の場合には図１のようにラッチ回路に正帰還はかからないが、前述のようにＭ５を追加することによる第２の効果、すなわち、本回路ではＭ５の追加によりパワーＭＯＳＦＥＴのドレイン端子が負になったときＭ５のドレイン電圧も上記寄生ｎｐｎトランジスタの影響により低下するためＭ１を充分深くオフできる。このため、遮断回路が高速に働きやすくなる。
【００６６】
図１８は本発明の第９の実施の形態の半導体装置の回路図である。本実施の形態では図１７のＭ５の働きをＭ１０で実現していることが特徴である。また、Ｍ１０は定電圧回路の多結晶シリコンダイオードＤ１の働きも同時に果たしている。
【００６７】
図１９は本発明の第１０の実施の形態の半導体装置の回路図である。本実施の形態ではパワーＭＯＳＦＥＴのドレイン端子が負になり、ラッチ回路の情報が消失しても多結晶シリコンダイオードＤ８により、Ｍ６のゲート電圧が保持されやすくした場合の実施の形態である。本実施の形態では遮断回路のリセットが完全に終了するのはダイオードＤ８のリーク電流によりＶｘの電圧が下がる必要がある。
【００６８】
図２０は本発明の第１１の実施の形態の半導体装置の回路図である。本実施の形態ではラッチ回路の電流が抵抗Ｒ０ａを流れないようにした場合の実施の形態である。これにより遮断回路が働き始めた時、Ｒ０ａの電流が増加することによりＶｚ２やＶｚ１の電圧が変動し遮断条件が不安定となることを防止できるという効果がある。図２１は本発明の第１２の実施の形態の半導体装置の回路図である。これまでの実施の形態の回路図はラッチ型の過熱保護回路内蔵パワーＭＯＳＦＥＴに関するものであった。これに対し、本実施の形態ではチップが高温になって遮断回路が動作してもチップ温度がたとえば１００℃程度低下すると自動的に遮断状態が解除されるヒステリシス型の過熱保護内蔵パワーＭＯＳＦＥＴの場合の回路図である。本実施の形態の特徴は図１とＭ３の結線が異なることとＭ５がいらないことである（Ｍ３がＭ５と同じ働きをするようになる）。本実施の形態は遮断回路が動作した後のふるまいがラッチ型回路と異なるだけであり、本回路の特徴は第１の実施の形態で記述したことと同様の効果がある。
【００６９】
図２２は本発明の第１３の実施の形態の半導体装置の回路図である。本実施の形態ではヒステリシス回路とラッチ回路を内蔵させ、さらにヒステリシス回路の方がラッチ回路より低い温度で動作するようにしてある。これにより、緩慢な温度上昇に対してはヒステリシス回路が働きチップ冷却後には自動的に遮断回路が解除されるが、急激なチップ温度の増加にたいしてはヒステリシス回路が動作して温度検出回路に帰還がかかる前にラッチ回路も動作するためチップが冷却した後にも遮断状態が保持される。すなわち、負荷短絡のように負荷の異常時にはラッチ回路が働き、周囲温度の緩慢な上昇によりチップ温度が上昇するような場合にはヒステリシス回路が働くというように状況により異なった動作をさせることが可能である。
【００７０】
図２３は本発明の第１４の実施の形態の半導体装置の回路図である。本実施の形態では過電流保護回路にＭ１１を追加しヒステリシス回路に接続してあることが特徴である。比較的レベルの低い過電流が流れる場合にはこれまでの実施の形態のようにＭ７によりパワーＭＯＳＦＥＴのゲート電圧を下げて過電流を制限するが、負荷短絡時のように比較的レベルの高い過電流が流れた場合にはＭ１１によりヒステリシス回路を動作させてチップ温度が低下するまで完全に遮断するようにした。これにより、温度検出回路の応答が間にあわないような急激なチップ温度上昇に対しても保護することが可能となる。なお、本実施の形態のＭ１１を図２２の回路に追加し、Ｍ１１のドレインをＭ４’のゲートに接続するとラッチ型の過熱遮断特性とヒステリシス型の過電流遮断回路を内蔵化することも可能である。
【００７１】
図２４は本発明の第１５の実施の形態の半導体装置の回路図で、図２５はその断構造図である。高濃度のＰ型半導体基板１９はコレクタ、高濃度ｎ型領域２０はコレクタからの少数キャリヤ注入防止のためのｎ型バッファ層、ｎ型エピタキシャル層２はｎベース、ｐ領域１０はｐ型ベース、高濃度ｎ型領域１２はエミッタである。本実施の形態ではパワーＭＯＳＦＥＴの代わりにＩＧＢＴ(Insulated Gate Bipolar Transistor) を用い、過電流保護回路を内蔵させた場合の回路図である。Ｍ９がメイン用のＩＧＢＴ、Ｍ８がセンス用のＩＧＢＴである。本実施の形態の特徴は、ゲートが負になった場合にコレクタからゲートへの寄生電流を防止するために、図１の説明で述べたと同様、多結晶シリコンダイオードＤ７ａ〜Ｄ７ｃ，Ｄ０ｅ〜Ｄ０ｈを設けてある点である。ＩＧＢＴの場合にはゲート電圧が負になり保護回路用ＭＯＳＦＥＴＭ７のドレイン・ボディ間ダイオードが順バイアスされると、ｎ領域１３ａ、ｐ領域４、ｎ型領域２と２０、ｐ領域１９で構成される寄生サイリスタが動作するためパワーＭＯＳＦＥＴの場合に比べ状況がさらに深刻である。この寄生サイリスタの動作防止のためには、図１の場合と同様の考え方により、次の関係となるように多結晶シリコンダイオードの耐圧と順方向電圧を設定すれば良い。
【００７２】
ＢＶ（Ｄ７ａ）＋ＢＶ８（Ｄ７ｂ）＋ＢＶ（Ｄ７ｃ）〉
Ｖｆ（Ｄ０ｅ）＋ＢＶ（Ｄ０ｆ）＋Ｖｆ（Ｄ０ｇ）＋ＢＶ（Ｄ０ｈ）
ここで、ＢＶ（Ｄ７ａ）＝ＢＶ８（Ｄ７ｂ）＝ＢＶ（Ｄ７ｃ）＝ＢＶ（Ｄ０ｆ）＝ＢＶ（Ｄ０ｈ）＝７Ｖ、Ｖｆ（Ｄ０ｅ）＝ＢＶ（Ｄ０ｆ）＝Ｖｆ（Ｄ０ｇ）＝0.４Ｖ
なお、ゲートが負になった場合の耐圧が必要ない場合には多結晶シリコンダイオードはＤ７ａとＤ０ｅだけでも構わない。この場合には、
ＢＶ（Ｄ７ａ）〉Ｖｆ（Ｄ０ｅ）
の関係式が成立すれば上記寄生サイリスタ動作を防止できる。なお、本素子をエミッタフォロア回路（コレクタを電源に接続し、エミッタを負荷に接続する回路）で高速に遮断動作させる場合にはエミッタ端子からゲート端子に電流が流れるが、この電流が大きくなると上記不等式の右辺が大きくなる。このため、エミッタ端子からゲート端子への許容電流を高くする必要がある場合にはＤ０ｅ、Ｄ０ｆ、Ｄ０ｇ、Ｄ０ｈで構成されるゲート保護回路は外づけダイオードにして上述の不等式を満足させてＤ７ａ、Ｄ７ｂ、Ｄ７ｃの降伏を防止する必要がある。
【００７３】
図２６は図２４の過電流保護回路内蔵ＩＧＢＴを用いた３層インバータ回路である。図２４の回路の場合、上述のようにゲートに負電圧が印加されてもＩＧＢＴのコレクタからゲートにリーク電流が生じないため、本実施の形態のように過電流保護回路内蔵ＩＧＢＴをエミッタフォロアで使用することが可能である。
【００７４】
図２７は本発明で述べた保護回路内蔵パワーＭＯＳＦＥＴ遮断回路が働くとゲート電流が急増する。このため、ゲート電流検出回路を用いてこのゲート電流をモニタし、過熱保護回路内蔵パワーＭＯＳＦＥＴで遮断動作が働いた場合はコントローラであるマイコンの出力Ｖｏｕｔを低電位にし、異常の有無を検査した後に再びＶｏｕｔを高電位にするという高信頼システムを構築することが可能である。
【００７５】
図２８は図２２の動作の補足説明図である。Ｔ１はヒステリシス型の過熱遮断回路が動作し始めるチップ温度、Ｔ２は上記ヒステリシス型の遮断動作が解除される温度、Ｔ３はラッチ型の過熱遮断回路が動作するチップ温度である。チップ温度がＴ１以下の場合にはドレイン電流Ｉｄが流れる。もしもチップ温度の上昇が緩慢だとチップ温度がＴ１に達すると遮断回路が働きチップ温度が下がり、Ｔ２になると自動的に電流が流れるようになる。ところが、チップ温度の上昇速度が急激な場合にはシステリシス回路が働き始めた後もチップ温度が増加し、ラッチ回路の動作温度Ｔ３に達する。この場合にはパワーＭＯＳＦＥＴが遮断しチップ温度が下がった後にもドレイン電流の自動復帰は行なわれず、外部ゲート端子を一旦ゼロボルトまで下げてリセットする必要がある。
【００７６】
上記した本発明の種々の実施の形態（半導体装置の平面構造：チップレイアウト）において、定電圧回路用ダイオードＤ２ａ〜Ｄ２ｆ（図１参照）は、温度検出用ダイオードＤ３ａ〜Ｄ３ｇと同様に温度特性を有したものであるため、抵抗Ｒ１も含めてＤ３ａ〜Ｄ３ｇと同一場所（図２参照）に配列できる。
【産業上の利用可能性】
【００７７】
本発明は、電力用絶縁ゲート型半導体装置に利用することができる。
【符号の説明】
【００７８】
Ｍ１〜Ｍ７、Ｍ１０、Ｍ１１、Ｍ２’〜Ｍ６’ 保護回路用ＭＯＳＦＥＴ
Ｍ８ パワーＭＯＳＦＥＴ（ＩＧＢＴ）のセンス素子部
Ｍ９ パワーＭＯＳＦＥＴ（ＩＧＢＴ）のメイン素子部
Ｄ1 〜Ｄ9 ダイオード
Ｄ０ａ〜Ｄ０ｈ ゲート保護回路用ダイオード
Ｄ１、Ｄ２ａ〜Ｄ２ｆ 定電圧回路用ダイオード
Ｄ３ａ〜Ｄ３ｆ 温度検出用ダイオード
Ｄ４ａＤ４ｂ、Ｄ４ｃ 過電流保護回路用ダイオード
Ｄ５、Ｄ６、Ｄ６’、Ｄ７ 負電圧保護用ダイオード
Ｃ キャパシタ
Ｒ０ａ〜Ｒ０ｃ、Ｒ１、Ｒ２、Ｒ２ａ、Ｒ２ｂ、Ｒ３、Ｒ３’、Ｒ４、Ｒ４’、Ｒｇ、Ｒg1、Ｒg2、Ｒs 抵抗
１、２、１１、１２、２０ ｎ型領域
３、６、８、９、１４、１６ 絶縁層
４、５、１０、１３、１９ ｐ型領域
７ 多結晶シリコン層
７ａ、７ｃ、７ｃ ｎ型多結晶シリコン層
７ｂ、７ｄ ｐ型多結晶シリコン層
１５、１７、１８ 金属電極層
Ｍ１〜Ｍ９ 保護回路用ＭＯＳＦＥＴ
【特許請求の範囲】
【請求項１】
第１絶縁ゲート型バイポーラトランジスタと第２絶縁ゲート型バイポーラトランジスタとを含み第１外部端子、第２外部端子および第３外部端子を備える半導体装置であって、
前記第１絶縁ゲート型バイポーラトランジスタと前記第２絶縁ゲート型バイポーラトランジスタのそれぞれのコレクタ同士は接続され、
前記第１絶縁ゲート型バイポーラトランジスタと前記第２絶縁ゲート型バイポーラトランジスタのそれぞれのゲート同士は接続され、
前記各コレクタは前記第１外部端子へ接続され、
前記第１絶縁ゲート型バイポーラトランジスタのエミッタは前記第２外部端子へ接続され、
前記各ゲートは前記第３外部端子へ接続されることを特徴とする半導体装置。
【請求項２】
第１ＭＯＳＦＥＴを備え、
前記第１ＭＯＳＦＥＴのドレインは前記第２絶縁ゲート型バイポーラトランジスタのゲートに接続され、
前記第２絶縁ゲート型バイポーラトランジスタのエミッタは前記第１ＭＯＳＦＥＴのゲートに接続され、
前記第２絶縁ゲート型バイポーラトランジスタのエミッタと前記第２外部端子との間には電流電圧変換手段が接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電流電圧変換手段はアノードを前記第２絶縁ゲート型バイポーラトランジスタのエミッタに接続し、カソードを前記第２外部端子に接続した第１ダイオードであることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第２絶縁ゲート型バイポーラトランジスタのゲートにアノードを接続し、前記第１ＭＯＳＦＥＴのドレインにカソードを接続した第２ダイオードを備えることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１外部端子と前記第２絶縁ゲート型バイポーラトランジスタのベースとの間に抵抗素子を備えることを特徴とする請求項１記載の半導体装置。
【請求項６】
第３ダイオードと第４ダイオードを備え、
前記第３ダイオードのカソードは前記第２絶縁ゲート型バイポーラトランジスタのゲートに接続され、
前記第３ダイオードのアノードは前記第２外部端子に接続されることを特徴とする請求項１記載の半導体装置。
【請求項７】
第３ダイオードと第４ダイオードを備え、
前記第３ダイオードのカソードは前記第２絶縁ゲート型バイポーラトランジスタのゲートに接続され、
前記第４ダイオードのアノードは前記第２絶縁ゲート型バイポーラトランジスタのゲートと接続され、
前記第４ダイオードのカソードは前記第２外部端子に接続されることを特徴とする請求項５記載の半導体装置。
【請求項１】
第１絶縁ゲート型バイポーラトランジスタと第２絶縁ゲート型バイポーラトランジスタとを含み第１外部端子、第２外部端子および第３外部端子を備える半導体装置であって、
前記第１絶縁ゲート型バイポーラトランジスタと前記第２絶縁ゲート型バイポーラトランジスタのそれぞれのコレクタ同士は接続され、
前記第１絶縁ゲート型バイポーラトランジスタと前記第２絶縁ゲート型バイポーラトランジスタのそれぞれのゲート同士は接続され、
前記各コレクタは前記第１外部端子へ接続され、
前記第１絶縁ゲート型バイポーラトランジスタのエミッタは前記第２外部端子へ接続され、
前記各ゲートは前記第３外部端子へ接続されることを特徴とする半導体装置。
【請求項２】
第１ＭＯＳＦＥＴを備え、
前記第１ＭＯＳＦＥＴのドレインは前記第２絶縁ゲート型バイポーラトランジスタのゲートに接続され、
前記第２絶縁ゲート型バイポーラトランジスタのエミッタは前記第１ＭＯＳＦＥＴのゲートに接続され、
前記第２絶縁ゲート型バイポーラトランジスタのエミッタと前記第２外部端子との間には電流電圧変換手段が接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電流電圧変換手段はアノードを前記第２絶縁ゲート型バイポーラトランジスタのエミッタに接続し、カソードを前記第２外部端子に接続した第１ダイオードであることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第２絶縁ゲート型バイポーラトランジスタのゲートにアノードを接続し、前記第１ＭＯＳＦＥＴのドレインにカソードを接続した第２ダイオードを備えることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１外部端子と前記第２絶縁ゲート型バイポーラトランジスタのベースとの間に抵抗素子を備えることを特徴とする請求項１記載の半導体装置。
【請求項６】
第３ダイオードと第４ダイオードを備え、
前記第３ダイオードのカソードは前記第２絶縁ゲート型バイポーラトランジスタのゲートに接続され、
前記第３ダイオードのアノードは前記第２外部端子に接続されることを特徴とする請求項１記載の半導体装置。
【請求項７】
第３ダイオードと第４ダイオードを備え、
前記第３ダイオードのカソードは前記第２絶縁ゲート型バイポーラトランジスタのゲートに接続され、
前記第４ダイオードのアノードは前記第２絶縁ゲート型バイポーラトランジスタのゲートと接続され、
前記第４ダイオードのカソードは前記第２外部端子に接続されることを特徴とする請求項５記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１０−１０３５７１（Ｐ２０１０−１０３５７１Ａ）
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願番号】特願２０１０−２５００１（Ｐ２０１０−２５００１）
【出願日】平成２２年２月８日（２０１０．２．８）
【分割の表示】特願２００４−３６７３９７（Ｐ２００４−３６７３９７）の分割
【原出願日】平成５年８月１８日（１９９３．８．１８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願日】平成２２年２月８日（２０１０．２．８）
【分割の表示】特願２００４−３６７３９７（Ｐ２００４−３６７３９７）の分割
【原出願日】平成５年８月１８日（１９９３．８．１８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
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