半導体装置
【課題】高電位側スイッチ素子の十分な駆動電圧を実現した半導体装置を提供する。
【解決手段】スイッチＰＭＯＳは、低電位側の出力ＭＯＳがオンのときにオンとなり、ブートストラップ容量（以下、容量という）を電源電圧に充電し、この出力ＭＯＳがオフのときにオフとなり、オンとなる高電圧側出力ＭＯＳを通した入力電圧と容量に蓄積された電圧が加算されて昇圧電圧が形成される。スイッチＰＭＯＳのソース領域およびドレイン領域は、逆の導電型を有するウェル領域内に形成される。容量で形成された昇圧電圧が電源電圧より高くなった時に、一方のソース領域またはドレイン領域とウェル領域によって形成される寄生ダイオードに対し逆方向電圧が印加されるように、スイッチＰＭＯＳの一方のソース領域またはドレイン領域およびウェル領域が容量の昇圧電圧側に接続されている。
【解決手段】スイッチＰＭＯＳは、低電位側の出力ＭＯＳがオンのときにオンとなり、ブートストラップ容量（以下、容量という）を電源電圧に充電し、この出力ＭＯＳがオフのときにオフとなり、オンとなる高電圧側出力ＭＯＳを通した入力電圧と容量に蓄積された電圧が加算されて昇圧電圧が形成される。スイッチＰＭＯＳのソース領域およびドレイン領域は、逆の導電型を有するウェル領域内に形成される。容量で形成された昇圧電圧が電源電圧より高くなった時に、一方のソース領域またはドレイン領域とウェル領域によって形成される寄生ダイオードに対し逆方向電圧が印加されるように、スイッチＰＭＯＳの一方のソース領域またはドレイン領域およびウェル領域が容量の昇圧電圧側に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば、高電圧を低電圧に変換するスイッチング電源用の半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
スイッチング電源では，低価格・小型・高効率・低電圧・大電流が求められる。そのため，スイッチ素子には安価で低オン抵抗（低Ｒｏｎ）・低Ｑgd（低ゲートチャージ電荷量）のＮチャネル型のパワーＭＯＳＦＥＴ（以下、ＮＭＯＳと略す）が使用される場合が多い。図１２に、本願発明に先立って検討された降圧型スイッチング電源の構成図を示す。高電位側スイッチ素子Ｍ１にＮＭＯＳを用いるには、図中の「ブートストラップ」と呼ばれる昇圧回路と、レベルシフト回路が必要である。図１３の昇圧回路では、電源電圧ＶＤＤよりダイオードＤ４の順方向電圧Ｖf 分低い電圧（ＶＤＤ−Ｖf)が、高電位側スイッチ素子Ｍ１の駆動用に供給される。つまり、スイッチ素子Ｍ１のソース（中点ＬＸ）に対して、ブートストラップ容量ＣＢに蓄えられた電圧（ＶＤＤ−Ｖf)だけ高い電圧がスイッチ素子Ｍ１のゲートに供給される。上記電圧（ＶＤＤ−Ｖf)を大きくするために上記ダイオードＤ４として順方向電圧Ｖf の低いショットキーバリア・ダイオードを使う。
【０００３】
図１４に、図１３に示した降圧型スイッチング電源の各部動作波形図を示す。降圧型スイッチング電源では、高電位側スイッチ素子Ｍ１と低電位側スイッチ素子Ｍ２の中点ＬＸは、スイッチング毎に入力電圧Ｖinと接地電位ＶＳＳに変化する。昇圧回路は、中点ＬＸの電位が接地電位ＶＳＳの期間にブートストラップ容量ＣＢを電源電圧ＶＤＤからダイオードＤ４を介して充電する。したがって、ブートストラップ容量ＣＢの両端電圧は、電源電圧ＶＤＤからダイオードＤ４の順方向電圧Ｖf 分下がった電圧（ＶＤＤ−Ｖf)となる。中点ＬＸの電位が入力電圧Ｖinの時は、ダイオードＤ４が電源電圧ＶＤＤへの逆流を防止し、ブートストラップ容量ＣＢから高電位側スイッチ素子Ｍ１の駆動回路に給電する。高電位側スイッチ素子Ｍ１の駆動電圧Ｖｇｓは（ＶＤＤ−Ｖf)となる。
【０００４】
一方、制御回路を含む周辺回路の電源電圧ＶＤＤは低電圧化の傾向にある。そのため、ダイオードＤ４の順方向電圧Ｖf の低下分が無視できなくなり、高電位側スイッチ素子Ｍ１の十分な駆動電圧を得られない可能性がでてきた。駆動電圧が不足すると、スイッチ素子本来の性能を引き出せず損失の増加等を招くことになる。そこで、ブートストラップ回路をジャンクション型ＦＥＴ（以下、ＪＦＥＴと略す。）を用いて構成しＩＣに内蔵するスイッチング電源の例として、特表平１１−５０１５００号がある。このスイッチング電源では、ブートストラップ用コンデンサにはＪＦＥＴを介して充電する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表平１１−５０１５００号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＪＦＥＴにおいてはオフ状態でのリーク電流が無視できなく、十分な昇圧電圧を確保するために逆流防止用のダイオードを直列接続して用いている。つまり、実用的な回路を構成するために、上記特許文献１のスイッチング電源においては、逆流防止ダイオードの接続が必要であると考えられ、結果として前記図１３の回路と同じような問題を有するものとなる。
【０００７】
本発明の目的は、電源電圧ＶＤＤが低い場合においても、高電位側スイッチ素子Ｍ１の十分な駆動電圧を得ることを実現したスイッチング電源用の半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的な１つの概要を簡単に説明すれば、下記の通りである。すなわち、スイッチング電源用の半導体装置は、入力電圧用端子、出力用端子、接地電位用端子および電源電圧用端子を有し、第１の半導体チップ、第２の半導体チップおよび第３の半導体チップが一つのパッケージ内に封止され。前記第１の半導体チップは、前記入力電圧用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記出力用端子に他方のソース領域またはドレイン領域が電気的に接続された第１のＭＯＳＦＥＴを含む。前記第２半導体チップは、前記第１のＭＯＳＦＥＴの前記他方のソース領域またはドレイン領域および前記出力用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記接地電位用端子に他方のソース領域またはドレイン領域が電気的に接続された第２のＭＯＳＦＥＴを含む。前記第３半導体チップは、前記電源電圧用端子に電気的に接続され、前記第１のＭＯＳＦＥＴのゲートを制御するための制御信号を生成する第１の制御回路と、前記電源電圧用端子に電気的に接続され、前記第２のＭＯＳＦＥＴのゲートを制御するための制御信号を生成する第２の制御回路と、前記電源電圧用端子、前記第１および第２の制御回路と一方のソース領域またはドレイン領域が電気的に接続されたＰチャネル型のブートストラップ用スイッチＭＯＳＦＥＴを含む。前記出力用端子は、前記スイッチング電源においてブートストラップ容量の一端と電気的に接続可能となっている。前記ブートストラップ用スイッチＭＯＳＦＥＴの他方のソース領域またはドレイン領域は、前記スイッチング電源において前記ブートストラップ容量の他の一端と電気的に接続可能となっている。前記ブートストラップ用スイッチＭＯＳＦＥＴは、前記第２のＭＯＳＦＥＴが導通状態のときに導通状態となり、前記第２のＭＯＳＦＥＴが非導通状態のときに非導通状態となる。前記ブートストラップ用スイッチＭＯＳＦＥＴの前記ソース領域およびドレイン領域はＰ型の導電型を有し、Ｎ型の導電型を有するェル領域内に形成される。前記ブートストラップ用スイッチＭＯＳＦＥＴは、前記ソース領域またはドレイン領域と前記ウェル領域によって形成される寄生ダイオードを有する。前記ブートストラップ容量の前記他の一端の電位が前記電源電圧用端子の電位より高くなった時に、前記寄生ダイオードに対し逆方向電圧が印加されるように、前記ブートストラップ用スイッチＭＯＳＦＥＴの前記ソース領域またはドレイン領域および前記ウェル領域が前記ブートストラップ容量の前記他の一端と電気的に接続されている。
【発明の効果】
【０００９】
電源電圧ＶＤＤが低い場合においても、高電位側スイッチ素子の十分な駆動電圧を得ることができる。
【図面の簡単な説明】
【００１０】
【図１】この発明に係るスイッチング電源の一実施例を示す概略回路図である。
【図２】図１のスイッチング電源における駆動回路の動作を説明する波形図である。
【図３】図１のＰチャネルＭＯＳＦＥＴＭ３の一実施例を示す概略素子断面図である。
【図４】この発明に係るスイッチング電源の一実施例を示す構成図である。
【図５】この発明に係るスイッチング電源の他の一実施例を示す構成図である。
【図６】この発明に係るスイッチング電源の更に他の一実施例を示す構成図である。
【図７】この発明に係るスイッチング電源の他の一実施例を示す概略回路図である。
【図８】この発明に係るスイッチング電源の更に他の一実施例を示す構成図である。
【図９】図８の電圧クランプ回路ＶＣＬの一実施例を示す回路図である。
【図１０】この発明に係るスイッチング電源に用いられるレベルシフト回路ＬＳ２の一実施例を示す回路図である。
【図１１】この発明に係るスイッチング電源の更に他の一実施例を示す概略回路図である。
【図１２】この発明に係るスイッチング電源の更に他の一実施例を示す構成図である。
【図１３】本願発明に先立って検討された降圧型スイッチング電源の構成図である。
【図１４】図１３に示した降圧型スイッチング電源の各部動作波形図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。
【実施例】
【００１２】
図１には、この発明に係るスイッチング電源の一実施例の概略回路図が示されている。この実施例は、入力電圧Ｖinを降圧した出力電圧Ｖout を形成する、いわゆる降圧型スイッチング電源に向けられている。特に制限されないが、入力電圧Ｖinは、約１２Ｖのような比較的高い電圧とされ、出力電圧Ｖout は約３Ｖ程度の低い電圧とされる。
【００１３】
上記入力電圧Ｖinは、高電位側スイッチ素子Ｍ１を介してインダクタＬＯの一端から電流の供給を行う。インダクタＬＯの他端と回路の接地電位ＶＳＳとの間にはキャパシタＣＯが設けられ、かかるキャパシタＣＯにより平滑された出力電圧Ｖout が形成される。上記インダクタＬＯの一端と回路の接地電位ＶＳＳとの間には、上記スイッチ素子Ｍ１がオフ状態のときに中点LXを回路の接地電位にすることにより上記インダクタＬＯに発生する逆起電圧をクランプするスイッチ素子Ｍ２が設けられる。上記スイッチ素子Ｍ１とＭ２は、Ｎチャネル型のパワーＭＯＳＦＥＴにより構成される。上記スイッチ素子Ｍ１とＭ２の接続点は、いわゆるインバーティッドプッシュプル出力回路の中点ＬＸとされ、上記インダクタＬＯと一端に接続される。
【００１４】
上記出力電圧Ｖout が約３Ｖのような設定された電位に制御するために、次のＰＷＭ制御回路が設けられる。一例として上記出力電圧Ｖout は、抵抗Ｒ１とＲ２からなる分圧回路により分圧されて、エラーエンプＥＡの一方の入力（−）に供給される。このエラーアンプＥＡの他方の入力（＋）には、基準電圧Ｖｒが供給される。上記分圧電圧と上記基準電圧Ｖｒとの差電圧が電圧比較回路ＣＭＰの一方の入力（−）に供給される。上記電圧比較回路ＣＭＰの他方の入力（＋）には、三角波発生回路ＴＷＧで形成された三角波が供給される。電圧比較回路ＣＭＰの出力信号は、制御回路ＣＯＮＴに供給されて、上記分圧電圧と上記基準電圧Ｖｒとが一致させるようなＰＷＭ信号を形成する。尚ＰＷＭ信号でなくても、ＰＦＭ（パルス振幅変調）信号、ＰＤＭ（パルス密度変調）信号等パワーＭＯＳＦＥＴのスイッチングを制御して出力電圧Ｖout を制御するものであれば特に制限されない。
【００１５】
制御回路ＣＯＮＴは、上記ＰＷＭ信号に対応した高電圧側制御信号ｈｇと、低電位側制御信号ｌｇを形成する。この実施例では、低オン抵抗・低ＱgdのＮチャネル型のパワーＭＯＳＦＥＴを上記スイッチ素子Ｍ１として用ており、ソースフォロワ出力回路として動作させる。そのため、上記中点ＬＸの電位を上記入力電圧Ｖinに対応した高電圧まで得るようにするために、言い換えるならば、ＭＯＳＦＥＴＭ１のしきい値電圧分だけ中点ＬＸの電位が低下して損失が生じてしまうのを防ぐために、昇圧回路が設けられる。つまり、昇圧回路は、上記ＭＯＳＦＥＴＭ１がオン状態のときのゲート電圧を上記入力電圧Ｖinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。
【００１６】
上記中点ＬＸは、ブートストラップ容量ＣＢの一端に接続される。このブートストラップ容量ＣＢの他端は、Ｐチャネル型のスイッチＭＯＳＦＥＴＭ３のソース，ドレイン経路を介して電源電圧ＶＤＤに接続される。上記電源電圧ＶＤＤは、約５Ｖのような低い電圧であり、上記制御回路ＣＯＮＴを含みＰＷＭ制御回路を構成するエラーアンプＥＡ、電圧比較回路ＣＭＰ及び三角波発生回路ＴＷＧの動作電圧であり、後述するレベルシフト回路ＬＳ１，ＬＳ２の低電圧側回路の動作電圧としても用いられる。
【００１７】
上記ＰＷＭ信号に対応した高電圧側制御信号ｈｇは、レベルシフト回路ＬＳ２を介してレベルシフトされて上記高電圧側のスイッチ素子Ｍ１の駆動信号ＨＧとされる。レベルシフト回路ＬＳ２は、上記電源電圧ＶＤＤと上記ブートストラップ容量ＣＢで形成された昇圧電圧Ｖbtを動作電圧としており、上記電源電圧ＶＤＤと接地電位（本例は約５Ｖ）振幅の高電圧側制御信号ｈｇを、昇圧電圧Ｖbtと上記中点ＬＸ振幅の信号にレベルシフトしてスイッチ素子Ｍ１をオン状態にさせる時のゲート電圧を昇圧電圧Ｖbtのように高くする。
【００１８】
上記ＰＷＭ信号に対応した低電圧側制御信号ｌｇは、バッファ等をして、基本的にそのまま低電位側のスイッチ素子Ｍ２のゲートに供給される。レベルシフト回路ＬＳ１は、かかる低電圧側制御信号ｌｇをレベルシフトして、上記Ｐチャネル型ＭＯＳＦＥＴＭ３のゲートに供給される制御信号ＬＧを形成する。つまり、スイッチ素子Ｍ２の低電圧側制御信号ｌｇをレベルシフト回路により反転させ、スイッチＭ２をオフ状態にさせるときに、昇圧電圧Ｖbtに対応した制御信号ＬＧを形成してＰチャネル型のＭＯＳＦＥＴＭ３のゲートに伝えて、かかるＭＯＳＦＥＴＭ３をオフ状態にする。
【００１９】
本発明の昇圧回路は、前記図１２のダイオードＤ４に替えて、スイッチ素子であるＰチャネル型パワースＭＯＳＦＥＴ（以下、ＰＭＯＳと略す）Ｍ３を使用することに特徴がある。この時、ＰＭＯＳＭ３はドレイン端子Ｄを電源ＶＤＤに、ソース端子Ｓをブートストラップ容量ＣＢ側に接続する。ＭＯＳＦＥＴのソースとドレインは、電圧の印加の方向によって逆転するものであるので、同図に示した上記ドレイン端子Ｄ及びソース端子Ｓは便宜的なものであり、ブートストラップ容量ＣＢにより電源電圧ＶＤＤよりも高い昇圧電圧Ｖbtが形成されている状態でのドレイン及びソースを意味している。ＰＭＯＳＭ３の基板ゲート（バックゲート、チャネル領域るいはＮ型ウェル領域）は、上記ソース端子Ｓ側、言い換えるならば、ブートストラップ容量ＣＢ側に接続されている。
【００２０】
図２は、図１のスイッチング電源における駆動回路の動作を説明する波形図が示されている。基本的には、ＰＷＭ信号に対応した制御信号ｈｇとｌｇによりスイッチ素子Ｍ２がオンしている間（すなわち、スイッチ素子Ｍ１がオフしている間）、スイッチ素子Ｍ３をオンにしてブートストラップ容量ＣＢを電源電圧ＶＤＤに充電する。同図では、この充電電圧をＶＤＤ−Ｖ３（ｏｎ）のように表している。Ｖ３（ｏｎ）は、ＭＯＳＦＥＴＭ３のソース−ドレイン経路での充電動作時の電圧損失であり、実質的にはゼロとみなすことができる。
【００２１】
この時のＰＭＯＳＭ３の動作は、一般に逆方向特性と呼ばれるものである。つまり、ＰＭＯＳＭ３のゲートには、レベルシフト回路ＬＳ１から接地電位のようなロウレベルの制御信号ＬＧが供給されており、電源電圧ＶＤＤ側（ドレイン端子Ｄ）がソース領域として動作してオン状態となり、ブートストラップ容量ＣＢへの充電を開始する。もっとも、基板ゲートと上記ソースとして動作するドレイン端子ＤとのＰＮ接合によって構成される寄生ダイオードによっても充電経路が形成されているので、このときにドレイン領域として動作するソース端子Ｓ側の電位ＶbtがＶＤＤ−Ｖf （Ｖｆは寄生ダイオードの順方向電圧）よりも低いときには、かかる寄生ダイオードを通しても充電電流が流れる。
【００２２】
ＰＷＭ信号に対応した制御信号ｈｇとｌｇによりスイッチ素子Ｍ１がオンしている間（すなわち、スイッチ素子Ｍ２がオフしている間）、スイッチ素子Ｍ１のオンにより中点ＬＸの電位が上記ロウレベルから上昇する。これに対応してブートストラップ容量ＣＢの昇圧電圧Ｖbtは、上記充電電圧ＶＤＤ分だけ高い電圧として上昇する。つまり、スイッチ素子Ｍ１のゲートとソース間（ＨＧ−ＬＸ）には、上記レベルシフト回路ＬＳ２を介して上記ブートストラップ容量ＣＢの保持電圧ＶＤＤ（ＶＤＤ−Ｖ３（ｏｎ））が印加されており、ソース側から得られる中点ＬＸの電位は、入力電圧Ｖinに対応した高電圧まで上昇するものとなる。ここで、ＶＤＤは約５Ｖであり、スイッチ素子Ｍ１のしきい値電圧は約１Ｖ程度であり、ＶＤＤ＞Ｖthの関係にある。
【００２３】
上記昇圧電圧Ｖbtの上昇により、ＭＯＳＦＥＴＭ３の一対のソース，ドレインには、前記充電動作のときとは一対のソース，ドレイン領域に対して逆向に電圧が印加されて、図１に示したように昇圧電圧Ｖbt側がソース端子Ｓとして動作し、電源電圧ＶＤＤ側がドレイン端子Ｄとして動作する。したがって、ゲートＧに供給される制御信号ＬＧが電源電圧ＶＤＤのようなハイレベルであると、そのしきい値電圧Ｖth以上にソース端子Ｓの電位が上昇すると、再度オン状態となって昇圧電圧Ｖbtを形成しているブートストラップ容量ＣＢの電荷を電源電圧ＶＤＤ側に抜いてしまう。レベルシフト回路ＬＳ１は、上記制御信号ＬＧのハイレベルを上記昇圧電圧Ｖbtに対応した高電圧にし、ゲートＧとソース端子Ｓを同電位（Ｖth以下）としてオフ状態を維持させる。そして、前記寄生ダイオードには、逆方向に電圧が印加されて上記ブートストラップ容量ＣＢの電荷を放電させるような電流を流さない。
【００２４】
上記スイッチ素子Ｍ１をオン状態にさせる１回の充電動作で消費するブートストラップ容量ＣＢの電荷は、Ｃg ×Ｖgsで概算できる。ここで、Ｃg はスイッチ素子Ｍ１のゲート入力容量であり、Ｖgsはゲート，ソース間の駆動電圧である。上記電荷にスイッチング周波数を掛けることで、平均充電電流が求められる。一例として、Ｃg ＝３０００ｐＦ、Ｖgs＝５Ｖ、スイッチング周波数１ＭＨｚで計算すると、充電電流は１５ｍＡとなる。また、一般にＭＯＳＦＥＴＭ３のオン抵抗は数十ｍΩであり、充電時の電圧降下Ｖ３（ｏｎ）は小さくゼロと見做してよい。したがって、従来のダイオードＤ４の順方向電圧Ｖf による電圧降下に比べ非常に小さく抑えられるものである。
【００２５】
前記のようにスイッチ素子Ｍ２がオフしている間（スイッチ素子Ｍ１がオン）は、ＰチャネルＭＯＳＦＥＴＭ３をオフにする必要がある。このＰチャネルＭＯＳＦＥＴＭ３をオフにするため、レベルシフト回路ＬＳ１は、上記昇圧電圧Ｖbtを動作電圧とすることでＰチャネルＭＯＳＦＥＴＭ３のゲート端子Ｇに与えられる制御信号ＬＧのレベルをソース端子Ｓの昇圧電圧Ｖbtと同じ電圧にレベルシフトする。そして、ＭＯＳＦＥＴＭ３のドレイン端子Ｄと基板ゲート間の寄生のダイオード（ボディダイオードと呼ばれる）が存在する。この寄生のダイオードによって、上記ＭＯＳＦＥＴＭ３が上記オフ状態にされるとともに、昇圧電位Ｖbtからの電源電圧ＶＤＤに向けての逆流が防止される。したがって、前記特許文献１において、ＪＦＥＴを用いたように逆流防止用のダイオードを新たに設ける必要がない。
【００２６】
スイッチ素子Ｍ１、Ｍ２、Ｍ３のオン、オフ状態への移行時間には素子バラツキ等があるため、貫通電流防止のためにスイッチ素子Ｍ１とＭ２の切り替えにはデッドタイムが設けられる。同様に、スイッチ素子Ｍ１が完全にオフする前にスイッチ素子Ｍ３がオンすると、昇圧電位側から電源ＶＤＤに逆流が起きるので同様のデットタイムが設けられる。このデットタイムは、特に制限されないが、上記ＰＷＭ信号に対応した信号ｌｇ及びｈｇを形成する制御回路ＣＯＮＴにより設定される。以上により、本発明は電源電圧ＶＤＤの低電圧化に際しても、十分なスイッチ素子Ｍ１の駆動電圧を得ることができる昇圧回路を提供できる。
【００２７】
図３には、図１のＰチャネルＭＯＳＦＥＴＭ３の一実施例の概略素子断面図が示されている。図３（Ａ）には、一般的なＰチャネルＭＯＳＦＥＴの例が示され、図３（Ｂ）には高耐圧ＭＯＳＦＥＴの例が示されている。前記図２の各部信号波形より、昇圧電圧Ｖbtは電源電圧ＶＤＤ＋入力電圧Ｖinに達することがわかる。そのためＰチャネルＭＯＳＦＥＴＭ３として、図３（Ｂ）に示したような高耐圧のＬＤＭＯＳ（Laterally Diffused MOS) を用いることが安全である。
【００２８】
図３（Ａ）の一般的なＰチャネル型ＭＯＳＦＥＴにおいては、Ｐ型基板ＰＳＵＢ上にＮ型ウェル領域ＮＷＥＬを形成し、そこにＰ＋型の一対のソース，ドレイン領域が形成される。かかる一対のソース，ドレイン領域間のウェル領域（チャネル又は基板ゲート）上には、薄い膜厚からなるゲート絶縁膜が形成される。上記ゲート絶縁膜上には、上記一対のソース，ドレイン領域を跨ぐようにゲート電極が形成される。そして、上記昇圧回路を構成するスイッチ素子Ｍ３として用いるときには、上記ウェル領域ＮＷＥＬと前記図１のソース端子Ｓ側とされるＰ＋領域が接続される。前記図１のドレイン端子ＤとされるＰ＋領域と基板ゲート（ＮＷＥＬ）との間には図示のような寄生ダイオードが存在する。
【００２９】
図３（Ｂ）の高耐圧ＭＯＳＦＥＴにおいては、Ｐ型基板ＰＳＵＢ（Ｐ−）上に前記ドレイン端子ＤとさるＰ＋領域が形成される。前記ソース端子Ｓに対応した半導体領域は、Ｎ型ウェル領域ＮＷＥＬに上記ドレイン端子ＤとされるＰ＋領域に対向してＰ＋領域が形成され、かかるＮ型ウェル領域ＮＷＥＬにへのオーミックコンタクトを得るためのＮ＋領域が形成される。そして、上記Ｐ＋領域及びＮ＋領域に電極が設けられることによって、Ｎ型ウェル領域ＮＷＥＬとの接続が行われる。この高耐圧ＭＯＳＦＥＴは、ドレイン領域は、上記Ｐ＋領域及びＰ−の基板が実効的なドレイン領域として動作し、Ｎ型ウェル領域ＮＷＥＬに形成されたＰ＋領域間のウェル領域（チャネル又は基板ゲート）が実効的な基板ゲート（チャネル領域）とされる。
【００３０】
上記一対のＰ＋領域間のＮウェル領域ＮＷＥＬ及び基板ＰＳＵＢ上には、薄い膜厚からなるゲート絶縁膜が形成される。上記ゲート絶縁膜上には、上記一対のＰ＋領域を跨ぐようにゲート電極が形成される。そして、上記昇圧回路を構成するスイッチ素子Ｍ３として用いるときには、上記ウェル領域ＮＷＥＬと前記図１のソース端子Ｓ側とされるＰ＋領域が接続される。前記図１のドレイン領域の一部とされる基板ＰＳＵＢと基板ゲート（ＮＷＥＬ）との間には図示のような寄生ダイオードが存在する。このようなＬＤＭＯＳにおいては、ソース領域とドレイン領域の構造が非対称であり、そのことを表すために図示のようにソース、ドレインのように表している。
【００３１】
図３（Ａ）、（Ｂ）の概略素子断面構造図に示すようにソースと基板ゲート（ウェル領域）を接続して用いるため、図３（Ａ）の一般的なＰチャネルＭＯＳＦＥＴ、図３（Ｂ）のＬＤＭＯＳ共に、ドレイン、ソース間には寄生のダイオードが存在する。したがって、本発明におけるスイッチ素子Ｍ３にＰチャネルＭＯＳＦＥＴ及びＬＤＭＯＳを用いても何ら問題ない。又、図３（Ｂ）のようなＬＤＭＯＳをブーストラップ容量ＣＢに電荷を充電するときに図３（Ｂ）におけるドレインからソースに電流を流す事になるが、この動作はリニア領域（低電流）での動作となり、スイッチ素子Ｍ３の性能が大幅に低下するようなことはない。
【００３２】
この実施例のスイッチング電源においては、電源電圧ＶＤＤの低電圧化に際しても、高電位側スイッチ素子の十分な駆動電圧を得られる。高電位側のスイッチ素子にＮチャネルパワーＭＯＳＦＥＴが使用可能となり、低価格、小型のスイッチング電源を構成できる。また、後述するようにＩＣに内蔵しやすいという利点がある。内蔵することにより、外付け部品点数を低減でき、電源の小型化、低コスト化に寄与できる。
【００３３】
本発明の昇圧回路は、ＰチャネルＭＯＳＦＥＴＭ３をオンさせてブートストラップ容量ＣＢに充電し、昇圧電位側からの逆流防止は、ＭＯＳＦＥＴのゲート電圧を昇圧電圧に対応してレベルシトフすることによりオフ状態にし、かつ、ボディダイオードを活用する。したがって、前記特許文献１のスイッチング電源のように逆流防止用のダイオードを省くことができる。また、一般にＭＯＳのオン抵抗は数十ｍΩと小さいため、ダイオードの順方向電圧Ｖf に比べ、充電時の電圧低下を抑えることができる。十分な充電時間が設定できるなら、ブートストラップ容量ＣＢをＶＤＤまで高くすることができる。
【００３４】
以上により、電源電圧ＶＤＤが低い場合も、高電位側スイッチ素子Ｍ１の十分な駆動電圧を得られる。これにより、高電位側スイッチ素子に低価格、小型、低Ｒon、低ＱgdのＮチャネルパワーＭＯＳＦＥＴを採用できるため、低価格、小型のスイッチング電源を構成できる。また、ショットキーバリア・ダイオードに比べＭＯＳＦＥＴの方がチップ面積が小さいため、ＩＣに内蔵しやすい。これにより、外付けのダイオードを省くことができ、電源の小型化、コスト低減に適する。
【００３５】
図４には、この発明に係るスイッチング電源の一実施例の構成図が示されている。この実施例のスイッチング電源は、太線枠で囲まれた部分が半導体集積回路（ＩＣ）で構成される。つまり、高電位側スイッチ素子Ｍ１と、低電位側スイッチ素子Ｍ２は外付けの単体素子で構成される。また、インダクタＬＯ、ブートストラップ容量ＣＢ及びキャパシタＣＯと、前記分圧回路を構成する抵抗Ｒ１とＲ２も単体素子で構成される。この実施例では、昇圧回路を構成するスイッチ素子Ｍ３は半導体集積回路に内蔵して形成される。つまり、半導体集積回路には、上記ＭＯＳＦＥＴＭ３の他に、エラーアンプＥＡ、電圧比較回路ＣＭＰ、三角波発生回路ＴＷＧと制御回路ＣＯＮＴ、レベルシフト回路ＬＳ１，ＬＳ２等が形成される。図示しないが、ＭＯＳＦＥＴＭ１，Ｍ２を駆動する駆動回路も含まれる。この実施例では、制御部分を半導体集積回路化し、ブートストラップ用スイッチ素子Ｍ３を内蔵することで、電源の部品数低減、小型化を実現できる。
【００３６】
図５には、この発明に係るスイッチング電源の他の一実施例の構成図が示されている。同図においても、前記同様に太線枠で囲まれた部分が半導体集積回路（ＩＣ）で構成される。この実施例では、スイッチ素子Ｍ１、Ｍ２も半導体集積回路に内蔵することで、外付け部品点数をさらに削減でき、電源の小型化、低コスト化に適する。
【００３７】
図６には、この発明に係るスイッチング電源の更に他の一実施例の構成図が示されている。同図においても、前記同様に太線枠で囲まれた部分が半導体集積回路（ＩＣ）で構成される。この実施例では、制御用ＩＣとドライバ用ＩＣの２つの半導体集積回路が用いられる。制御ＩＣには、ＰＷＭ制御部であるエラーアンプＥＡ、電圧比較回路ＣＭＰ、三角波発生回路ＴＷＧと制御回路ＣＯＮＴが搭載されてＰＷＭ信号を出力する。ドライバＩＣには、スイッチ素子Ｍ１、Ｍ２と、レベルシフト回路ＬＳ１、ＬＳ２及び昇圧回路を構成するＭＯＳＦＥＴＭ３と、ＰＷＭ信号を受けて低電位側の制御信号ＬＧ’を形成するインバータ回路ＩＮＶ１が設けられる。この実施例では、レベルシフト回路ＬＳ１は、上記ＰＷＭ信号を受けて、上記スイッチＭＯＳＦＥＴＭ３の制御信号ＬＧを形成する。
【００３８】
図７には、この発明に係るスイッチング電源の他の一実施例の概略回路図が示されている。この実施例は、前記図１の実施例の変形例であり、低電圧側のスイッチＭＯＳＦＥＴＭ２に代えて、ダイオードＤ１が用いられる。このようにダイオードＤ１を用いた場合には、オン状態での順方向電圧Ｖｆだけ電圧損失が発生する反面、そのアノードとカソードの電位関係でオン／オフが自動的に行われるために、前記のような制御信号ｌｇが不要となる。いわゆる降圧型スイッチング電源では、上記制御信号ｌｇ、ｈｇは図２に示すように相補的な関係にある。この実施例における昇圧回路のＭＯＳＦＥＴＭ３の制御信号ＬＧは、ＭＯＳＦＥＴＭ１の制御信号ｈｇを元に生成すれば良い。この実施例においても、前記図４、図５及び図６のような構成とすることができる。
【００３９】
図８には、この発明に係るスイッチング電源の更に他の一実施例の構成図が示されている。同図においても、前記図６の実施例と制御用ＩＣとドライバ用ＩＣの２つの半導体集積回路が用いられる。制御ＩＣとドライバＩＣには、例えば共通の動作電圧ＶＣＣが与えられる。この電圧ＶＣＣは、前記ＶＤＤのような低電圧であってもよいし、入力電圧Ｖinに対応した高電圧であってもよい。このため、ドライバＩＣには、降圧電源回路Ｒｅｇが設けられて、前記ＶＤＤに対応した内部電圧が形成される。これに対して、制御ＩＣは、上記電源電圧ＶＣＣに対応したＰＷＭ信号を形成する。このため、上記ドライバＩＣには、上記ＰＷＭ信号を受ける電圧クランプ回路ＶＣＬが設けられる。他の構成は、前記図６の実施例と同様であるので、その説明を省略する。
【００４０】
この実施例では、ドライバＩＣは特別な電源ＶＤＤが不要となり、入力電圧Ｖinを電源電圧ＶＣＣとして用いることができる。かかる高電圧を内部で降圧して低電圧として用いているので、内部ドライバ回路での消費電力を小さくすることができる。この場合には、ＰＷＭ制御ＩＣとドライバＩＣとで動作電圧が異なるものとなる。つまり、制御ＩＣは１２Ｖ、ドライバＩＣは内部５Ｖで動作するために、ＰＷＭ信号の入力回路（ＶＣＬ）で何らかの電圧クランプ手段が設けられるものである。
【００４１】
図９には、前記図８の電圧クランプ回路ＶＣＬの一実施例の回路図が示されている。同図の電圧クンプ回路ＶＣＬは、ドライバＩＣの外部端子から供給される高い信号振幅ＶＣＣの入力信号（ＰＷＭ）のレベルを、ドライバＩＣのインバータ回路ＩＮＶ１やレベルシフト回路ＬＳ１，ＬＳ２の低電圧側の動作電圧ＶＤＤレベルに対応したレベルにクランプする。
【００４２】
入力端子ＰＷＭは、静電破壊防止回路としてのダイオードＤ２とＤ３が設けられる。特に制限されないが、この実施例のドライバＩＣは、高い電圧ＶＣＣと、電源回路Ｒｅｇで形成された低い内部電圧ＶＤＤの２つの動作電圧を有する。上記ダイオードＤ２は、上記入力端子ＰＷＭと電源端子ＶＣＣとの間に設けられ、上記ダイオードＤ３は、上記入力端子ＰＷＭと回路の接地電位ＶＳＳとの間に設けられる。特に制限されないが、上記電源電圧ＶＣＣは、約１２Ｖのような高い電圧であり、上記内部電圧ＶＤＤは約５Ｖのような低い電圧である。
【００４３】
上記入力端子ＰＷＭは、電圧クランプ回路を構成するＮチャネルＭＯＳＦＥＴＭ４の一方のソース，ドレイン経路に接続される。このＭＯＳＦＥＴＭ４のゲートには、制限すべき電圧として内部電圧ＶＤＤが供給される。上記ＭＯＳＦＥＴＭ４のソース，ドレイン経路の他方から上記内部電圧ＶＤＤによりクランプされた出力電圧が得られ、入力回路ＩＢの入力端子に伝えられる。この実施例では、上記ＭＯＳＦＥＴＭ４による電圧クランプ動作を安定的に行うようにするために、上記ソース，ドレイン経路の他方と回路の接地電位との間に電流源Ｉｏが設けられる。また、上記電流源Ｉｏに対して並列形態にキャパシタＣｉが設けられる。
【００４４】
この実施例では、入力端子ＰＷＭに、同図に波形として示されているようにＶＣＣ−０Ｖ（１２Ｖ−０Ｖ）のような大きな信号振幅の入力信号が供給され、上記ＭＯＳＦＥＴＭ４のソース，ドレイン経路の他方からは、（ＶＤＤ−Ｖth）−０Ｖのように電源ＶＤＤにより制限された小さな信号振幅に変換される。そして、入力回路ＩＢを通した出力信号Ｖｏは、同図に波形として示されているようにＶＤＤ−０Ｖ（５Ｖ−０Ｖ）のようなＣＭＯＳ振幅とされる。ここで、ＶthはＭＯＳＦＥＴＭ４のしきい値電圧である。特に制限されないが、ＭＯＳＦＥＴＭ４は、電気的に基板から分離されたＰ型ウェル領域に形成され、かかるＰ型ウェル（チャネル領域）は、上記ＭＯＳＦＥＴＭ４の出力側であるソース，ドレイン経路の他方に接続されている。
【００４５】
上記電圧クランプ回路において、ＭＯＳＦＥＴＭ４の出力側のノードＶに、回路の絶縁不良等による高抵抗によるリーク電流経路が形成された場合、その電位が上昇してＭＯＳＦＥＴＭ４がオフ状態のままとなって前記の電流源Ｉｏが存在しないと電圧クランプ動作が不能に陥ってしまう。上記電流源Ｉｏを設けることより上記出力ノード側の電位上昇が抑えられて安定的な電圧クランプ動作が行われる。このため、電流源Ｉｏは、不良と見做されないリーク電流よりも大きな微小電流に設定すればよく、低消費電力化を図ることができる。
【００４６】
また、ＭＯＳＦＥＴＭ４のソース，ドレイン間には、寄生容量Ｃdsが存在する。この寄生容量Ｃdsによって、入力信号ＰＷＭがＶＣＣのような高電圧に変化したときに、カップリングによって出力側を電源電圧ＶＤＤ以上に変化させてしまうという問題が生じる。これを回避するために、電流源Ｉｏに並列形態にキャパシタＣｉが設けられる。これによって、寄生容量ＣdsとキャパシタＣｉが直列形態に接続されて、その容量比の逆比に対応して入力電圧ＰＷＭを分圧して上記出力側ノードが電源電圧ＶＤＤ以上にならないようにすることができる。
【００４７】
なお、入力回路ＩＢには、入力回路を構成するＭＯＳＦＥＴのゲート容量が存在するが、かかるゲート容量のみでは上記のようにカップリングによって出力側ノードが電源電圧ＶＤＤ以上に変化してしまう。そのために、上記キャパシタＣｉは、入力回路ＩＢの入力容量と比べても十分に大きなものとされる。本実施例では，上記入力信号ＰＷＭに対して上記電圧クランプ回路を適用したが，内部動作電圧より高い電圧レベルの入力信号に対して本回路は適用可能である。例としては，ドライバＩＣの動作オン／オフ制御信号等があげられる。図８の入力信号ＰＷＭが入力される端子に図９のようなクランプ回路を適用することにより、ＰＷＭ信号の高速な変化にも応答可能となり、ドライバＩＣを正確に制御が可能となる。
【００４８】
図１０には、この発明に係るスイッチング電源に用いられるレベルシフト回路ＬＳ２の一実施例の回路図が示されている。この実施例のレベルシフト回路は、電源電圧ＶＤＤで動作するＣＭＯＳインバータ回路ＩＮＶ２が入力回路として設けられる。このインバータ回路ＩＮＶ２の入力には、前記制御信号ｈｇが供給される。このインバータ回路ＩＮＶ２の出力信号は、ＮチャネルＭＯＳＦＥＴＭ５のゲートに供給される。このＭＯＳＦＥＴＭ５のドレインと、昇圧電圧Ｖbtとの間には負荷抵抗Ｒ３が設けられる。特に制限されないが、ＭＯＳＦＥＴＭ５のソースと回路の接地電位との間には、抵抗Ｒ４が設けられる。上記ＭＯＳＦＥＴＭ５のドレイン出力は、昇圧電圧Ｖbtと中点ＬＸの電位とで動作するＣＭＯＳインバータ回路ＩＮＶ３とＩＮＶ４を通してレベル変換された駆動信号ＨＧとして出力される。
【００４９】
制御信号ｈｇがロウレベル（ＶＳＳ）のときには、インバータ回路ＩＮＶ２の出力信号がハイレベルとなり、ＭＯＳＦＥＴＭ５をオン状態にする。この時の回路の動作点は，以下のように求めることができる。図１０において，ＭＯＳＦＥＴＭ５のゲート電圧Ｖｉ，ソース電圧Ｖｓ，ドレイン電圧Ｖｏ，ゲート−ソース電圧Ｖｇｓとし，抵抗Ｒ４を流れる電流をＩｓ，抵抗Ｒ３を流れる電流をＩｄとすると，以下のような関係が成り立つ。
Ｖｓ＝Ｖｉ−Ｖｇｓ＝Ｉｓ×Ｒ４ ・・・・（１）式
Ｉｓ≒Ｉｄ ・・・・（２）式
Ｖｏ＝Ｖｂｔ−Ｉｄ×Ｒ３≒Ｖｂｔ−Ｉｓ×Ｒ３ ・・・・（３）式
【００５０】
（１）式で，Ｖｇｓは上記ＭＯＳＦＥＴＭ５の特性で決まる値である。
上記式から、
Ｖｏ＝Ｖｂｔ−（Ｖｉ−Ｖｇｓ）×（Ｒ３／Ｒ４） ・・・・（４）
が導出できる。ここで、インバータ回路ＩＮＶ３の入力電圧，すなわち上記ドレイン電圧Ｖｏがその論理しきい値よりも低い電位となるように上記抵抗Ｒ３，Ｒ４の値を設定する。これにより、インバータ回路ＩＮＶ３は昇圧電圧Ｖbtに対応したハイレベルを出力し、インバータ回路ＩＮＶ４からは中点ＬＸの電位に対応したロウレベルの駆動信号ＨＧが形成される。
【００５１】
制御信号ｈｇがハイレベル（ＶＤＤ）のときには、インバータ回路ＩＮＶ２の出力信号がロウレベルとなり、ＭＯＳＦＥＴＭ５をオフ状態にする。これにより、ＭＯＳＦＥＴＭ５のドレイン出力は、抵抗Ｒ３により昇圧電圧Ｖbtのようなハイレベルが出力される。これにより、インバータ回路ＩＮＶ３の入力電圧は、その論理しきい値よりも高い電位となり、中点ＬＸの電位に対応したロウレベルを出力し、インバータ回路ＩＮＶ４からは昇圧電圧Ｖbtに対応したハイレベルの駆動信号ＨＧが形成される。上記レベルシフト回路は，電源投入時等においても出力が確定し，従来方式のラッチタイプのレベルシフト回路のように不定状態にならないという特長を有する。
【００５２】
スイッチＭＯＳＦＥＴＭ３のゲートに供給される制御信号ＬＧを形成するレベルシフト回路ＬＳ１も、前記図１０に括弧で示すように同様な回路により構成される。ただし、インバータ回路ＩＮＶ３、ＩＮＶ４の低電位側は回路の接地電位（ＶＳＳ）とされる。制御信号（ｌｇ）の反転信号を制御信号（ＬＧ）として出力するときには、上記インバータ回路ＩＮＶ４が省略される。
【００５３】
図１１には、この発明に係るスイッチング電源の更に他の一実施例の概略回路図が示されている。この実施例は、前記図１の実施例の変形例であり、昇圧回路のスイッチ素子としてＮチャネルＭＯＳＦＥＴＭ３’が用いられる。このようにＮチャネルＭＯＳＦＥＴＭ３’を用いた場合には、ブートストラップ容量ＣＢに電源電圧ＶＤＤまで充電するためにオン状態にするときにゲート電圧を電源電圧ＶＤＤ以上にする必要がある。このために、レベルシフト回路ＬＳ１は、昇圧電圧ＶＣＣにより動作させられる。このＶＣＣは外部から供給されてもよいし、同様な昇圧回路で形成してもよい。このようにＮチャネルＭＯＳＦＥＴを用いた場合には、電源電圧ＶＤＤ側のソース，ドレイン領域と基板ゲートとが接続されて、昇圧電圧側のソース，ドレイン領域と基板ゲートとの間の寄生ダイオードが逆流防止用として利用される。この昇圧電圧ＶＣＣを生成するための回路が必要となる為に、昇圧回路のスイッチ素子としてはＰチャネルＭＯＳＦＥＴの方が優れている。
【００５４】
図１２には、この発明に係るスイッチング電源の他の一実施例の構成図が示されている。この実施例は、前記図６の実施例の変形例であり、上記ドライバＩＣは、前記図６に示すように１つの半導体基板上に形成された半導体集積回路で構成してもよいが、この実施例では前記ＭＯＳＦＥＴＭ１、Ｍ２、その他の回路それぞれに適したプロセスで，同図に一点鎖線で示した半導体チップ（半導体基板）Ｃｈｉｐ１，Ｃｈｉｐ２，Ｃｈｉｐ３上にそれぞれを作成し、それらをマルチチップモジュール構成で１つのパッケージに封止されてなる半導体集積回路装置とするものであってもよい。また、それぞれの半導体チップＣｈｉｐ１，Ｃｈｉｐ２，Ｃｈｉｐ３を別個のパッケージに封止した３つの半導体集積回路装置で構成して実装基板上で相互に接続して回路を構成するものとしてもよい。
【００５５】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、低電位側のスイッチ素子Ｍ２を高電圧で駆動する駆動回路を設けるものであってもよい。このときには、スイッチ素子Ｍ２の小さなオン抵抗値によってインダクタで発生する中点ＬＸを接地電位にクランプすることができるので、スイッチ素子の小型化又はいっそうの効率化を図ることができる。レベルシフト回路ＬＳ１、ＬＳ２の具体的回路は種々の実施形態を採ることができる。
【産業上の利用可能性】
【００５６】
この発明は、スイッチング電源装置に広く利用できる。
【符号の説明】
【００５７】
Ｄ１〜Ｄ４…ダイオード、Ｍ１〜Ｍ３，Ｍ３’…ＭＯＳＦＥＴ、Ｉｏ…電流源、Ｃｉ…キャパシタ、ＣＯＮＴ…制御回路、ＥＡ…エラーアンプ、ＣＭＰ…電圧比較回路、ＴＷＧ…三角波発生回路、ＩＢ…入力回路、ＣＢ…ブートストラップ容量、ＬＯ…インダクタ、ＣＯ…キャパシタ、Ｒ１〜Ｒ４…抵抗、ＩＮＶ１〜ＩＮＶ４…ＣＭＯＳインバータ回路、Ｒｅｇ…電源回路、ＬＳ１，２…レベルシフト回路。
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば、高電圧を低電圧に変換するスイッチング電源用の半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
スイッチング電源では，低価格・小型・高効率・低電圧・大電流が求められる。そのため，スイッチ素子には安価で低オン抵抗（低Ｒｏｎ）・低Ｑgd（低ゲートチャージ電荷量）のＮチャネル型のパワーＭＯＳＦＥＴ（以下、ＮＭＯＳと略す）が使用される場合が多い。図１２に、本願発明に先立って検討された降圧型スイッチング電源の構成図を示す。高電位側スイッチ素子Ｍ１にＮＭＯＳを用いるには、図中の「ブートストラップ」と呼ばれる昇圧回路と、レベルシフト回路が必要である。図１３の昇圧回路では、電源電圧ＶＤＤよりダイオードＤ４の順方向電圧Ｖf 分低い電圧（ＶＤＤ−Ｖf)が、高電位側スイッチ素子Ｍ１の駆動用に供給される。つまり、スイッチ素子Ｍ１のソース（中点ＬＸ）に対して、ブートストラップ容量ＣＢに蓄えられた電圧（ＶＤＤ−Ｖf)だけ高い電圧がスイッチ素子Ｍ１のゲートに供給される。上記電圧（ＶＤＤ−Ｖf)を大きくするために上記ダイオードＤ４として順方向電圧Ｖf の低いショットキーバリア・ダイオードを使う。
【０００３】
図１４に、図１３に示した降圧型スイッチング電源の各部動作波形図を示す。降圧型スイッチング電源では、高電位側スイッチ素子Ｍ１と低電位側スイッチ素子Ｍ２の中点ＬＸは、スイッチング毎に入力電圧Ｖinと接地電位ＶＳＳに変化する。昇圧回路は、中点ＬＸの電位が接地電位ＶＳＳの期間にブートストラップ容量ＣＢを電源電圧ＶＤＤからダイオードＤ４を介して充電する。したがって、ブートストラップ容量ＣＢの両端電圧は、電源電圧ＶＤＤからダイオードＤ４の順方向電圧Ｖf 分下がった電圧（ＶＤＤ−Ｖf)となる。中点ＬＸの電位が入力電圧Ｖinの時は、ダイオードＤ４が電源電圧ＶＤＤへの逆流を防止し、ブートストラップ容量ＣＢから高電位側スイッチ素子Ｍ１の駆動回路に給電する。高電位側スイッチ素子Ｍ１の駆動電圧Ｖｇｓは（ＶＤＤ−Ｖf)となる。
【０００４】
一方、制御回路を含む周辺回路の電源電圧ＶＤＤは低電圧化の傾向にある。そのため、ダイオードＤ４の順方向電圧Ｖf の低下分が無視できなくなり、高電位側スイッチ素子Ｍ１の十分な駆動電圧を得られない可能性がでてきた。駆動電圧が不足すると、スイッチ素子本来の性能を引き出せず損失の増加等を招くことになる。そこで、ブートストラップ回路をジャンクション型ＦＥＴ（以下、ＪＦＥＴと略す。）を用いて構成しＩＣに内蔵するスイッチング電源の例として、特表平１１−５０１５００号がある。このスイッチング電源では、ブートストラップ用コンデンサにはＪＦＥＴを介して充電する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表平１１−５０１５００号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＪＦＥＴにおいてはオフ状態でのリーク電流が無視できなく、十分な昇圧電圧を確保するために逆流防止用のダイオードを直列接続して用いている。つまり、実用的な回路を構成するために、上記特許文献１のスイッチング電源においては、逆流防止ダイオードの接続が必要であると考えられ、結果として前記図１３の回路と同じような問題を有するものとなる。
【０００７】
本発明の目的は、電源電圧ＶＤＤが低い場合においても、高電位側スイッチ素子Ｍ１の十分な駆動電圧を得ることを実現したスイッチング電源用の半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的な１つの概要を簡単に説明すれば、下記の通りである。すなわち、スイッチング電源用の半導体装置は、入力電圧用端子、出力用端子、接地電位用端子および電源電圧用端子を有し、第１の半導体チップ、第２の半導体チップおよび第３の半導体チップが一つのパッケージ内に封止され。前記第１の半導体チップは、前記入力電圧用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記出力用端子に他方のソース領域またはドレイン領域が電気的に接続された第１のＭＯＳＦＥＴを含む。前記第２半導体チップは、前記第１のＭＯＳＦＥＴの前記他方のソース領域またはドレイン領域および前記出力用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記接地電位用端子に他方のソース領域またはドレイン領域が電気的に接続された第２のＭＯＳＦＥＴを含む。前記第３半導体チップは、前記電源電圧用端子に電気的に接続され、前記第１のＭＯＳＦＥＴのゲートを制御するための制御信号を生成する第１の制御回路と、前記電源電圧用端子に電気的に接続され、前記第２のＭＯＳＦＥＴのゲートを制御するための制御信号を生成する第２の制御回路と、前記電源電圧用端子、前記第１および第２の制御回路と一方のソース領域またはドレイン領域が電気的に接続されたＰチャネル型のブートストラップ用スイッチＭＯＳＦＥＴを含む。前記出力用端子は、前記スイッチング電源においてブートストラップ容量の一端と電気的に接続可能となっている。前記ブートストラップ用スイッチＭＯＳＦＥＴの他方のソース領域またはドレイン領域は、前記スイッチング電源において前記ブートストラップ容量の他の一端と電気的に接続可能となっている。前記ブートストラップ用スイッチＭＯＳＦＥＴは、前記第２のＭＯＳＦＥＴが導通状態のときに導通状態となり、前記第２のＭＯＳＦＥＴが非導通状態のときに非導通状態となる。前記ブートストラップ用スイッチＭＯＳＦＥＴの前記ソース領域およびドレイン領域はＰ型の導電型を有し、Ｎ型の導電型を有するェル領域内に形成される。前記ブートストラップ用スイッチＭＯＳＦＥＴは、前記ソース領域またはドレイン領域と前記ウェル領域によって形成される寄生ダイオードを有する。前記ブートストラップ容量の前記他の一端の電位が前記電源電圧用端子の電位より高くなった時に、前記寄生ダイオードに対し逆方向電圧が印加されるように、前記ブートストラップ用スイッチＭＯＳＦＥＴの前記ソース領域またはドレイン領域および前記ウェル領域が前記ブートストラップ容量の前記他の一端と電気的に接続されている。
【発明の効果】
【０００９】
電源電圧ＶＤＤが低い場合においても、高電位側スイッチ素子の十分な駆動電圧を得ることができる。
【図面の簡単な説明】
【００１０】
【図１】この発明に係るスイッチング電源の一実施例を示す概略回路図である。
【図２】図１のスイッチング電源における駆動回路の動作を説明する波形図である。
【図３】図１のＰチャネルＭＯＳＦＥＴＭ３の一実施例を示す概略素子断面図である。
【図４】この発明に係るスイッチング電源の一実施例を示す構成図である。
【図５】この発明に係るスイッチング電源の他の一実施例を示す構成図である。
【図６】この発明に係るスイッチング電源の更に他の一実施例を示す構成図である。
【図７】この発明に係るスイッチング電源の他の一実施例を示す概略回路図である。
【図８】この発明に係るスイッチング電源の更に他の一実施例を示す構成図である。
【図９】図８の電圧クランプ回路ＶＣＬの一実施例を示す回路図である。
【図１０】この発明に係るスイッチング電源に用いられるレベルシフト回路ＬＳ２の一実施例を示す回路図である。
【図１１】この発明に係るスイッチング電源の更に他の一実施例を示す概略回路図である。
【図１２】この発明に係るスイッチング電源の更に他の一実施例を示す構成図である。
【図１３】本願発明に先立って検討された降圧型スイッチング電源の構成図である。
【図１４】図１３に示した降圧型スイッチング電源の各部動作波形図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。
【実施例】
【００１２】
図１には、この発明に係るスイッチング電源の一実施例の概略回路図が示されている。この実施例は、入力電圧Ｖinを降圧した出力電圧Ｖout を形成する、いわゆる降圧型スイッチング電源に向けられている。特に制限されないが、入力電圧Ｖinは、約１２Ｖのような比較的高い電圧とされ、出力電圧Ｖout は約３Ｖ程度の低い電圧とされる。
【００１３】
上記入力電圧Ｖinは、高電位側スイッチ素子Ｍ１を介してインダクタＬＯの一端から電流の供給を行う。インダクタＬＯの他端と回路の接地電位ＶＳＳとの間にはキャパシタＣＯが設けられ、かかるキャパシタＣＯにより平滑された出力電圧Ｖout が形成される。上記インダクタＬＯの一端と回路の接地電位ＶＳＳとの間には、上記スイッチ素子Ｍ１がオフ状態のときに中点LXを回路の接地電位にすることにより上記インダクタＬＯに発生する逆起電圧をクランプするスイッチ素子Ｍ２が設けられる。上記スイッチ素子Ｍ１とＭ２は、Ｎチャネル型のパワーＭＯＳＦＥＴにより構成される。上記スイッチ素子Ｍ１とＭ２の接続点は、いわゆるインバーティッドプッシュプル出力回路の中点ＬＸとされ、上記インダクタＬＯと一端に接続される。
【００１４】
上記出力電圧Ｖout が約３Ｖのような設定された電位に制御するために、次のＰＷＭ制御回路が設けられる。一例として上記出力電圧Ｖout は、抵抗Ｒ１とＲ２からなる分圧回路により分圧されて、エラーエンプＥＡの一方の入力（−）に供給される。このエラーアンプＥＡの他方の入力（＋）には、基準電圧Ｖｒが供給される。上記分圧電圧と上記基準電圧Ｖｒとの差電圧が電圧比較回路ＣＭＰの一方の入力（−）に供給される。上記電圧比較回路ＣＭＰの他方の入力（＋）には、三角波発生回路ＴＷＧで形成された三角波が供給される。電圧比較回路ＣＭＰの出力信号は、制御回路ＣＯＮＴに供給されて、上記分圧電圧と上記基準電圧Ｖｒとが一致させるようなＰＷＭ信号を形成する。尚ＰＷＭ信号でなくても、ＰＦＭ（パルス振幅変調）信号、ＰＤＭ（パルス密度変調）信号等パワーＭＯＳＦＥＴのスイッチングを制御して出力電圧Ｖout を制御するものであれば特に制限されない。
【００１５】
制御回路ＣＯＮＴは、上記ＰＷＭ信号に対応した高電圧側制御信号ｈｇと、低電位側制御信号ｌｇを形成する。この実施例では、低オン抵抗・低ＱgdのＮチャネル型のパワーＭＯＳＦＥＴを上記スイッチ素子Ｍ１として用ており、ソースフォロワ出力回路として動作させる。そのため、上記中点ＬＸの電位を上記入力電圧Ｖinに対応した高電圧まで得るようにするために、言い換えるならば、ＭＯＳＦＥＴＭ１のしきい値電圧分だけ中点ＬＸの電位が低下して損失が生じてしまうのを防ぐために、昇圧回路が設けられる。つまり、昇圧回路は、上記ＭＯＳＦＥＴＭ１がオン状態のときのゲート電圧を上記入力電圧Ｖinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。
【００１６】
上記中点ＬＸは、ブートストラップ容量ＣＢの一端に接続される。このブートストラップ容量ＣＢの他端は、Ｐチャネル型のスイッチＭＯＳＦＥＴＭ３のソース，ドレイン経路を介して電源電圧ＶＤＤに接続される。上記電源電圧ＶＤＤは、約５Ｖのような低い電圧であり、上記制御回路ＣＯＮＴを含みＰＷＭ制御回路を構成するエラーアンプＥＡ、電圧比較回路ＣＭＰ及び三角波発生回路ＴＷＧの動作電圧であり、後述するレベルシフト回路ＬＳ１，ＬＳ２の低電圧側回路の動作電圧としても用いられる。
【００１７】
上記ＰＷＭ信号に対応した高電圧側制御信号ｈｇは、レベルシフト回路ＬＳ２を介してレベルシフトされて上記高電圧側のスイッチ素子Ｍ１の駆動信号ＨＧとされる。レベルシフト回路ＬＳ２は、上記電源電圧ＶＤＤと上記ブートストラップ容量ＣＢで形成された昇圧電圧Ｖbtを動作電圧としており、上記電源電圧ＶＤＤと接地電位（本例は約５Ｖ）振幅の高電圧側制御信号ｈｇを、昇圧電圧Ｖbtと上記中点ＬＸ振幅の信号にレベルシフトしてスイッチ素子Ｍ１をオン状態にさせる時のゲート電圧を昇圧電圧Ｖbtのように高くする。
【００１８】
上記ＰＷＭ信号に対応した低電圧側制御信号ｌｇは、バッファ等をして、基本的にそのまま低電位側のスイッチ素子Ｍ２のゲートに供給される。レベルシフト回路ＬＳ１は、かかる低電圧側制御信号ｌｇをレベルシフトして、上記Ｐチャネル型ＭＯＳＦＥＴＭ３のゲートに供給される制御信号ＬＧを形成する。つまり、スイッチ素子Ｍ２の低電圧側制御信号ｌｇをレベルシフト回路により反転させ、スイッチＭ２をオフ状態にさせるときに、昇圧電圧Ｖbtに対応した制御信号ＬＧを形成してＰチャネル型のＭＯＳＦＥＴＭ３のゲートに伝えて、かかるＭＯＳＦＥＴＭ３をオフ状態にする。
【００１９】
本発明の昇圧回路は、前記図１２のダイオードＤ４に替えて、スイッチ素子であるＰチャネル型パワースＭＯＳＦＥＴ（以下、ＰＭＯＳと略す）Ｍ３を使用することに特徴がある。この時、ＰＭＯＳＭ３はドレイン端子Ｄを電源ＶＤＤに、ソース端子Ｓをブートストラップ容量ＣＢ側に接続する。ＭＯＳＦＥＴのソースとドレインは、電圧の印加の方向によって逆転するものであるので、同図に示した上記ドレイン端子Ｄ及びソース端子Ｓは便宜的なものであり、ブートストラップ容量ＣＢにより電源電圧ＶＤＤよりも高い昇圧電圧Ｖbtが形成されている状態でのドレイン及びソースを意味している。ＰＭＯＳＭ３の基板ゲート（バックゲート、チャネル領域るいはＮ型ウェル領域）は、上記ソース端子Ｓ側、言い換えるならば、ブートストラップ容量ＣＢ側に接続されている。
【００２０】
図２は、図１のスイッチング電源における駆動回路の動作を説明する波形図が示されている。基本的には、ＰＷＭ信号に対応した制御信号ｈｇとｌｇによりスイッチ素子Ｍ２がオンしている間（すなわち、スイッチ素子Ｍ１がオフしている間）、スイッチ素子Ｍ３をオンにしてブートストラップ容量ＣＢを電源電圧ＶＤＤに充電する。同図では、この充電電圧をＶＤＤ−Ｖ３（ｏｎ）のように表している。Ｖ３（ｏｎ）は、ＭＯＳＦＥＴＭ３のソース−ドレイン経路での充電動作時の電圧損失であり、実質的にはゼロとみなすことができる。
【００２１】
この時のＰＭＯＳＭ３の動作は、一般に逆方向特性と呼ばれるものである。つまり、ＰＭＯＳＭ３のゲートには、レベルシフト回路ＬＳ１から接地電位のようなロウレベルの制御信号ＬＧが供給されており、電源電圧ＶＤＤ側（ドレイン端子Ｄ）がソース領域として動作してオン状態となり、ブートストラップ容量ＣＢへの充電を開始する。もっとも、基板ゲートと上記ソースとして動作するドレイン端子ＤとのＰＮ接合によって構成される寄生ダイオードによっても充電経路が形成されているので、このときにドレイン領域として動作するソース端子Ｓ側の電位ＶbtがＶＤＤ−Ｖf （Ｖｆは寄生ダイオードの順方向電圧）よりも低いときには、かかる寄生ダイオードを通しても充電電流が流れる。
【００２２】
ＰＷＭ信号に対応した制御信号ｈｇとｌｇによりスイッチ素子Ｍ１がオンしている間（すなわち、スイッチ素子Ｍ２がオフしている間）、スイッチ素子Ｍ１のオンにより中点ＬＸの電位が上記ロウレベルから上昇する。これに対応してブートストラップ容量ＣＢの昇圧電圧Ｖbtは、上記充電電圧ＶＤＤ分だけ高い電圧として上昇する。つまり、スイッチ素子Ｍ１のゲートとソース間（ＨＧ−ＬＸ）には、上記レベルシフト回路ＬＳ２を介して上記ブートストラップ容量ＣＢの保持電圧ＶＤＤ（ＶＤＤ−Ｖ３（ｏｎ））が印加されており、ソース側から得られる中点ＬＸの電位は、入力電圧Ｖinに対応した高電圧まで上昇するものとなる。ここで、ＶＤＤは約５Ｖであり、スイッチ素子Ｍ１のしきい値電圧は約１Ｖ程度であり、ＶＤＤ＞Ｖthの関係にある。
【００２３】
上記昇圧電圧Ｖbtの上昇により、ＭＯＳＦＥＴＭ３の一対のソース，ドレインには、前記充電動作のときとは一対のソース，ドレイン領域に対して逆向に電圧が印加されて、図１に示したように昇圧電圧Ｖbt側がソース端子Ｓとして動作し、電源電圧ＶＤＤ側がドレイン端子Ｄとして動作する。したがって、ゲートＧに供給される制御信号ＬＧが電源電圧ＶＤＤのようなハイレベルであると、そのしきい値電圧Ｖth以上にソース端子Ｓの電位が上昇すると、再度オン状態となって昇圧電圧Ｖbtを形成しているブートストラップ容量ＣＢの電荷を電源電圧ＶＤＤ側に抜いてしまう。レベルシフト回路ＬＳ１は、上記制御信号ＬＧのハイレベルを上記昇圧電圧Ｖbtに対応した高電圧にし、ゲートＧとソース端子Ｓを同電位（Ｖth以下）としてオフ状態を維持させる。そして、前記寄生ダイオードには、逆方向に電圧が印加されて上記ブートストラップ容量ＣＢの電荷を放電させるような電流を流さない。
【００２４】
上記スイッチ素子Ｍ１をオン状態にさせる１回の充電動作で消費するブートストラップ容量ＣＢの電荷は、Ｃg ×Ｖgsで概算できる。ここで、Ｃg はスイッチ素子Ｍ１のゲート入力容量であり、Ｖgsはゲート，ソース間の駆動電圧である。上記電荷にスイッチング周波数を掛けることで、平均充電電流が求められる。一例として、Ｃg ＝３０００ｐＦ、Ｖgs＝５Ｖ、スイッチング周波数１ＭＨｚで計算すると、充電電流は１５ｍＡとなる。また、一般にＭＯＳＦＥＴＭ３のオン抵抗は数十ｍΩであり、充電時の電圧降下Ｖ３（ｏｎ）は小さくゼロと見做してよい。したがって、従来のダイオードＤ４の順方向電圧Ｖf による電圧降下に比べ非常に小さく抑えられるものである。
【００２５】
前記のようにスイッチ素子Ｍ２がオフしている間（スイッチ素子Ｍ１がオン）は、ＰチャネルＭＯＳＦＥＴＭ３をオフにする必要がある。このＰチャネルＭＯＳＦＥＴＭ３をオフにするため、レベルシフト回路ＬＳ１は、上記昇圧電圧Ｖbtを動作電圧とすることでＰチャネルＭＯＳＦＥＴＭ３のゲート端子Ｇに与えられる制御信号ＬＧのレベルをソース端子Ｓの昇圧電圧Ｖbtと同じ電圧にレベルシフトする。そして、ＭＯＳＦＥＴＭ３のドレイン端子Ｄと基板ゲート間の寄生のダイオード（ボディダイオードと呼ばれる）が存在する。この寄生のダイオードによって、上記ＭＯＳＦＥＴＭ３が上記オフ状態にされるとともに、昇圧電位Ｖbtからの電源電圧ＶＤＤに向けての逆流が防止される。したがって、前記特許文献１において、ＪＦＥＴを用いたように逆流防止用のダイオードを新たに設ける必要がない。
【００２６】
スイッチ素子Ｍ１、Ｍ２、Ｍ３のオン、オフ状態への移行時間には素子バラツキ等があるため、貫通電流防止のためにスイッチ素子Ｍ１とＭ２の切り替えにはデッドタイムが設けられる。同様に、スイッチ素子Ｍ１が完全にオフする前にスイッチ素子Ｍ３がオンすると、昇圧電位側から電源ＶＤＤに逆流が起きるので同様のデットタイムが設けられる。このデットタイムは、特に制限されないが、上記ＰＷＭ信号に対応した信号ｌｇ及びｈｇを形成する制御回路ＣＯＮＴにより設定される。以上により、本発明は電源電圧ＶＤＤの低電圧化に際しても、十分なスイッチ素子Ｍ１の駆動電圧を得ることができる昇圧回路を提供できる。
【００２７】
図３には、図１のＰチャネルＭＯＳＦＥＴＭ３の一実施例の概略素子断面図が示されている。図３（Ａ）には、一般的なＰチャネルＭＯＳＦＥＴの例が示され、図３（Ｂ）には高耐圧ＭＯＳＦＥＴの例が示されている。前記図２の各部信号波形より、昇圧電圧Ｖbtは電源電圧ＶＤＤ＋入力電圧Ｖinに達することがわかる。そのためＰチャネルＭＯＳＦＥＴＭ３として、図３（Ｂ）に示したような高耐圧のＬＤＭＯＳ（Laterally Diffused MOS) を用いることが安全である。
【００２８】
図３（Ａ）の一般的なＰチャネル型ＭＯＳＦＥＴにおいては、Ｐ型基板ＰＳＵＢ上にＮ型ウェル領域ＮＷＥＬを形成し、そこにＰ＋型の一対のソース，ドレイン領域が形成される。かかる一対のソース，ドレイン領域間のウェル領域（チャネル又は基板ゲート）上には、薄い膜厚からなるゲート絶縁膜が形成される。上記ゲート絶縁膜上には、上記一対のソース，ドレイン領域を跨ぐようにゲート電極が形成される。そして、上記昇圧回路を構成するスイッチ素子Ｍ３として用いるときには、上記ウェル領域ＮＷＥＬと前記図１のソース端子Ｓ側とされるＰ＋領域が接続される。前記図１のドレイン端子ＤとされるＰ＋領域と基板ゲート（ＮＷＥＬ）との間には図示のような寄生ダイオードが存在する。
【００２９】
図３（Ｂ）の高耐圧ＭＯＳＦＥＴにおいては、Ｐ型基板ＰＳＵＢ（Ｐ−）上に前記ドレイン端子ＤとさるＰ＋領域が形成される。前記ソース端子Ｓに対応した半導体領域は、Ｎ型ウェル領域ＮＷＥＬに上記ドレイン端子ＤとされるＰ＋領域に対向してＰ＋領域が形成され、かかるＮ型ウェル領域ＮＷＥＬにへのオーミックコンタクトを得るためのＮ＋領域が形成される。そして、上記Ｐ＋領域及びＮ＋領域に電極が設けられることによって、Ｎ型ウェル領域ＮＷＥＬとの接続が行われる。この高耐圧ＭＯＳＦＥＴは、ドレイン領域は、上記Ｐ＋領域及びＰ−の基板が実効的なドレイン領域として動作し、Ｎ型ウェル領域ＮＷＥＬに形成されたＰ＋領域間のウェル領域（チャネル又は基板ゲート）が実効的な基板ゲート（チャネル領域）とされる。
【００３０】
上記一対のＰ＋領域間のＮウェル領域ＮＷＥＬ及び基板ＰＳＵＢ上には、薄い膜厚からなるゲート絶縁膜が形成される。上記ゲート絶縁膜上には、上記一対のＰ＋領域を跨ぐようにゲート電極が形成される。そして、上記昇圧回路を構成するスイッチ素子Ｍ３として用いるときには、上記ウェル領域ＮＷＥＬと前記図１のソース端子Ｓ側とされるＰ＋領域が接続される。前記図１のドレイン領域の一部とされる基板ＰＳＵＢと基板ゲート（ＮＷＥＬ）との間には図示のような寄生ダイオードが存在する。このようなＬＤＭＯＳにおいては、ソース領域とドレイン領域の構造が非対称であり、そのことを表すために図示のようにソース、ドレインのように表している。
【００３１】
図３（Ａ）、（Ｂ）の概略素子断面構造図に示すようにソースと基板ゲート（ウェル領域）を接続して用いるため、図３（Ａ）の一般的なＰチャネルＭＯＳＦＥＴ、図３（Ｂ）のＬＤＭＯＳ共に、ドレイン、ソース間には寄生のダイオードが存在する。したがって、本発明におけるスイッチ素子Ｍ３にＰチャネルＭＯＳＦＥＴ及びＬＤＭＯＳを用いても何ら問題ない。又、図３（Ｂ）のようなＬＤＭＯＳをブーストラップ容量ＣＢに電荷を充電するときに図３（Ｂ）におけるドレインからソースに電流を流す事になるが、この動作はリニア領域（低電流）での動作となり、スイッチ素子Ｍ３の性能が大幅に低下するようなことはない。
【００３２】
この実施例のスイッチング電源においては、電源電圧ＶＤＤの低電圧化に際しても、高電位側スイッチ素子の十分な駆動電圧を得られる。高電位側のスイッチ素子にＮチャネルパワーＭＯＳＦＥＴが使用可能となり、低価格、小型のスイッチング電源を構成できる。また、後述するようにＩＣに内蔵しやすいという利点がある。内蔵することにより、外付け部品点数を低減でき、電源の小型化、低コスト化に寄与できる。
【００３３】
本発明の昇圧回路は、ＰチャネルＭＯＳＦＥＴＭ３をオンさせてブートストラップ容量ＣＢに充電し、昇圧電位側からの逆流防止は、ＭＯＳＦＥＴのゲート電圧を昇圧電圧に対応してレベルシトフすることによりオフ状態にし、かつ、ボディダイオードを活用する。したがって、前記特許文献１のスイッチング電源のように逆流防止用のダイオードを省くことができる。また、一般にＭＯＳのオン抵抗は数十ｍΩと小さいため、ダイオードの順方向電圧Ｖf に比べ、充電時の電圧低下を抑えることができる。十分な充電時間が設定できるなら、ブートストラップ容量ＣＢをＶＤＤまで高くすることができる。
【００３４】
以上により、電源電圧ＶＤＤが低い場合も、高電位側スイッチ素子Ｍ１の十分な駆動電圧を得られる。これにより、高電位側スイッチ素子に低価格、小型、低Ｒon、低ＱgdのＮチャネルパワーＭＯＳＦＥＴを採用できるため、低価格、小型のスイッチング電源を構成できる。また、ショットキーバリア・ダイオードに比べＭＯＳＦＥＴの方がチップ面積が小さいため、ＩＣに内蔵しやすい。これにより、外付けのダイオードを省くことができ、電源の小型化、コスト低減に適する。
【００３５】
図４には、この発明に係るスイッチング電源の一実施例の構成図が示されている。この実施例のスイッチング電源は、太線枠で囲まれた部分が半導体集積回路（ＩＣ）で構成される。つまり、高電位側スイッチ素子Ｍ１と、低電位側スイッチ素子Ｍ２は外付けの単体素子で構成される。また、インダクタＬＯ、ブートストラップ容量ＣＢ及びキャパシタＣＯと、前記分圧回路を構成する抵抗Ｒ１とＲ２も単体素子で構成される。この実施例では、昇圧回路を構成するスイッチ素子Ｍ３は半導体集積回路に内蔵して形成される。つまり、半導体集積回路には、上記ＭＯＳＦＥＴＭ３の他に、エラーアンプＥＡ、電圧比較回路ＣＭＰ、三角波発生回路ＴＷＧと制御回路ＣＯＮＴ、レベルシフト回路ＬＳ１，ＬＳ２等が形成される。図示しないが、ＭＯＳＦＥＴＭ１，Ｍ２を駆動する駆動回路も含まれる。この実施例では、制御部分を半導体集積回路化し、ブートストラップ用スイッチ素子Ｍ３を内蔵することで、電源の部品数低減、小型化を実現できる。
【００３６】
図５には、この発明に係るスイッチング電源の他の一実施例の構成図が示されている。同図においても、前記同様に太線枠で囲まれた部分が半導体集積回路（ＩＣ）で構成される。この実施例では、スイッチ素子Ｍ１、Ｍ２も半導体集積回路に内蔵することで、外付け部品点数をさらに削減でき、電源の小型化、低コスト化に適する。
【００３７】
図６には、この発明に係るスイッチング電源の更に他の一実施例の構成図が示されている。同図においても、前記同様に太線枠で囲まれた部分が半導体集積回路（ＩＣ）で構成される。この実施例では、制御用ＩＣとドライバ用ＩＣの２つの半導体集積回路が用いられる。制御ＩＣには、ＰＷＭ制御部であるエラーアンプＥＡ、電圧比較回路ＣＭＰ、三角波発生回路ＴＷＧと制御回路ＣＯＮＴが搭載されてＰＷＭ信号を出力する。ドライバＩＣには、スイッチ素子Ｍ１、Ｍ２と、レベルシフト回路ＬＳ１、ＬＳ２及び昇圧回路を構成するＭＯＳＦＥＴＭ３と、ＰＷＭ信号を受けて低電位側の制御信号ＬＧ’を形成するインバータ回路ＩＮＶ１が設けられる。この実施例では、レベルシフト回路ＬＳ１は、上記ＰＷＭ信号を受けて、上記スイッチＭＯＳＦＥＴＭ３の制御信号ＬＧを形成する。
【００３８】
図７には、この発明に係るスイッチング電源の他の一実施例の概略回路図が示されている。この実施例は、前記図１の実施例の変形例であり、低電圧側のスイッチＭＯＳＦＥＴＭ２に代えて、ダイオードＤ１が用いられる。このようにダイオードＤ１を用いた場合には、オン状態での順方向電圧Ｖｆだけ電圧損失が発生する反面、そのアノードとカソードの電位関係でオン／オフが自動的に行われるために、前記のような制御信号ｌｇが不要となる。いわゆる降圧型スイッチング電源では、上記制御信号ｌｇ、ｈｇは図２に示すように相補的な関係にある。この実施例における昇圧回路のＭＯＳＦＥＴＭ３の制御信号ＬＧは、ＭＯＳＦＥＴＭ１の制御信号ｈｇを元に生成すれば良い。この実施例においても、前記図４、図５及び図６のような構成とすることができる。
【００３９】
図８には、この発明に係るスイッチング電源の更に他の一実施例の構成図が示されている。同図においても、前記図６の実施例と制御用ＩＣとドライバ用ＩＣの２つの半導体集積回路が用いられる。制御ＩＣとドライバＩＣには、例えば共通の動作電圧ＶＣＣが与えられる。この電圧ＶＣＣは、前記ＶＤＤのような低電圧であってもよいし、入力電圧Ｖinに対応した高電圧であってもよい。このため、ドライバＩＣには、降圧電源回路Ｒｅｇが設けられて、前記ＶＤＤに対応した内部電圧が形成される。これに対して、制御ＩＣは、上記電源電圧ＶＣＣに対応したＰＷＭ信号を形成する。このため、上記ドライバＩＣには、上記ＰＷＭ信号を受ける電圧クランプ回路ＶＣＬが設けられる。他の構成は、前記図６の実施例と同様であるので、その説明を省略する。
【００４０】
この実施例では、ドライバＩＣは特別な電源ＶＤＤが不要となり、入力電圧Ｖinを電源電圧ＶＣＣとして用いることができる。かかる高電圧を内部で降圧して低電圧として用いているので、内部ドライバ回路での消費電力を小さくすることができる。この場合には、ＰＷＭ制御ＩＣとドライバＩＣとで動作電圧が異なるものとなる。つまり、制御ＩＣは１２Ｖ、ドライバＩＣは内部５Ｖで動作するために、ＰＷＭ信号の入力回路（ＶＣＬ）で何らかの電圧クランプ手段が設けられるものである。
【００４１】
図９には、前記図８の電圧クランプ回路ＶＣＬの一実施例の回路図が示されている。同図の電圧クンプ回路ＶＣＬは、ドライバＩＣの外部端子から供給される高い信号振幅ＶＣＣの入力信号（ＰＷＭ）のレベルを、ドライバＩＣのインバータ回路ＩＮＶ１やレベルシフト回路ＬＳ１，ＬＳ２の低電圧側の動作電圧ＶＤＤレベルに対応したレベルにクランプする。
【００４２】
入力端子ＰＷＭは、静電破壊防止回路としてのダイオードＤ２とＤ３が設けられる。特に制限されないが、この実施例のドライバＩＣは、高い電圧ＶＣＣと、電源回路Ｒｅｇで形成された低い内部電圧ＶＤＤの２つの動作電圧を有する。上記ダイオードＤ２は、上記入力端子ＰＷＭと電源端子ＶＣＣとの間に設けられ、上記ダイオードＤ３は、上記入力端子ＰＷＭと回路の接地電位ＶＳＳとの間に設けられる。特に制限されないが、上記電源電圧ＶＣＣは、約１２Ｖのような高い電圧であり、上記内部電圧ＶＤＤは約５Ｖのような低い電圧である。
【００４３】
上記入力端子ＰＷＭは、電圧クランプ回路を構成するＮチャネルＭＯＳＦＥＴＭ４の一方のソース，ドレイン経路に接続される。このＭＯＳＦＥＴＭ４のゲートには、制限すべき電圧として内部電圧ＶＤＤが供給される。上記ＭＯＳＦＥＴＭ４のソース，ドレイン経路の他方から上記内部電圧ＶＤＤによりクランプされた出力電圧が得られ、入力回路ＩＢの入力端子に伝えられる。この実施例では、上記ＭＯＳＦＥＴＭ４による電圧クランプ動作を安定的に行うようにするために、上記ソース，ドレイン経路の他方と回路の接地電位との間に電流源Ｉｏが設けられる。また、上記電流源Ｉｏに対して並列形態にキャパシタＣｉが設けられる。
【００４４】
この実施例では、入力端子ＰＷＭに、同図に波形として示されているようにＶＣＣ−０Ｖ（１２Ｖ−０Ｖ）のような大きな信号振幅の入力信号が供給され、上記ＭＯＳＦＥＴＭ４のソース，ドレイン経路の他方からは、（ＶＤＤ−Ｖth）−０Ｖのように電源ＶＤＤにより制限された小さな信号振幅に変換される。そして、入力回路ＩＢを通した出力信号Ｖｏは、同図に波形として示されているようにＶＤＤ−０Ｖ（５Ｖ−０Ｖ）のようなＣＭＯＳ振幅とされる。ここで、ＶthはＭＯＳＦＥＴＭ４のしきい値電圧である。特に制限されないが、ＭＯＳＦＥＴＭ４は、電気的に基板から分離されたＰ型ウェル領域に形成され、かかるＰ型ウェル（チャネル領域）は、上記ＭＯＳＦＥＴＭ４の出力側であるソース，ドレイン経路の他方に接続されている。
【００４５】
上記電圧クランプ回路において、ＭＯＳＦＥＴＭ４の出力側のノードＶに、回路の絶縁不良等による高抵抗によるリーク電流経路が形成された場合、その電位が上昇してＭＯＳＦＥＴＭ４がオフ状態のままとなって前記の電流源Ｉｏが存在しないと電圧クランプ動作が不能に陥ってしまう。上記電流源Ｉｏを設けることより上記出力ノード側の電位上昇が抑えられて安定的な電圧クランプ動作が行われる。このため、電流源Ｉｏは、不良と見做されないリーク電流よりも大きな微小電流に設定すればよく、低消費電力化を図ることができる。
【００４６】
また、ＭＯＳＦＥＴＭ４のソース，ドレイン間には、寄生容量Ｃdsが存在する。この寄生容量Ｃdsによって、入力信号ＰＷＭがＶＣＣのような高電圧に変化したときに、カップリングによって出力側を電源電圧ＶＤＤ以上に変化させてしまうという問題が生じる。これを回避するために、電流源Ｉｏに並列形態にキャパシタＣｉが設けられる。これによって、寄生容量ＣdsとキャパシタＣｉが直列形態に接続されて、その容量比の逆比に対応して入力電圧ＰＷＭを分圧して上記出力側ノードが電源電圧ＶＤＤ以上にならないようにすることができる。
【００４７】
なお、入力回路ＩＢには、入力回路を構成するＭＯＳＦＥＴのゲート容量が存在するが、かかるゲート容量のみでは上記のようにカップリングによって出力側ノードが電源電圧ＶＤＤ以上に変化してしまう。そのために、上記キャパシタＣｉは、入力回路ＩＢの入力容量と比べても十分に大きなものとされる。本実施例では，上記入力信号ＰＷＭに対して上記電圧クランプ回路を適用したが，内部動作電圧より高い電圧レベルの入力信号に対して本回路は適用可能である。例としては，ドライバＩＣの動作オン／オフ制御信号等があげられる。図８の入力信号ＰＷＭが入力される端子に図９のようなクランプ回路を適用することにより、ＰＷＭ信号の高速な変化にも応答可能となり、ドライバＩＣを正確に制御が可能となる。
【００４８】
図１０には、この発明に係るスイッチング電源に用いられるレベルシフト回路ＬＳ２の一実施例の回路図が示されている。この実施例のレベルシフト回路は、電源電圧ＶＤＤで動作するＣＭＯＳインバータ回路ＩＮＶ２が入力回路として設けられる。このインバータ回路ＩＮＶ２の入力には、前記制御信号ｈｇが供給される。このインバータ回路ＩＮＶ２の出力信号は、ＮチャネルＭＯＳＦＥＴＭ５のゲートに供給される。このＭＯＳＦＥＴＭ５のドレインと、昇圧電圧Ｖbtとの間には負荷抵抗Ｒ３が設けられる。特に制限されないが、ＭＯＳＦＥＴＭ５のソースと回路の接地電位との間には、抵抗Ｒ４が設けられる。上記ＭＯＳＦＥＴＭ５のドレイン出力は、昇圧電圧Ｖbtと中点ＬＸの電位とで動作するＣＭＯＳインバータ回路ＩＮＶ３とＩＮＶ４を通してレベル変換された駆動信号ＨＧとして出力される。
【００４９】
制御信号ｈｇがロウレベル（ＶＳＳ）のときには、インバータ回路ＩＮＶ２の出力信号がハイレベルとなり、ＭＯＳＦＥＴＭ５をオン状態にする。この時の回路の動作点は，以下のように求めることができる。図１０において，ＭＯＳＦＥＴＭ５のゲート電圧Ｖｉ，ソース電圧Ｖｓ，ドレイン電圧Ｖｏ，ゲート−ソース電圧Ｖｇｓとし，抵抗Ｒ４を流れる電流をＩｓ，抵抗Ｒ３を流れる電流をＩｄとすると，以下のような関係が成り立つ。
Ｖｓ＝Ｖｉ−Ｖｇｓ＝Ｉｓ×Ｒ４ ・・・・（１）式
Ｉｓ≒Ｉｄ ・・・・（２）式
Ｖｏ＝Ｖｂｔ−Ｉｄ×Ｒ３≒Ｖｂｔ−Ｉｓ×Ｒ３ ・・・・（３）式
【００５０】
（１）式で，Ｖｇｓは上記ＭＯＳＦＥＴＭ５の特性で決まる値である。
上記式から、
Ｖｏ＝Ｖｂｔ−（Ｖｉ−Ｖｇｓ）×（Ｒ３／Ｒ４） ・・・・（４）
が導出できる。ここで、インバータ回路ＩＮＶ３の入力電圧，すなわち上記ドレイン電圧Ｖｏがその論理しきい値よりも低い電位となるように上記抵抗Ｒ３，Ｒ４の値を設定する。これにより、インバータ回路ＩＮＶ３は昇圧電圧Ｖbtに対応したハイレベルを出力し、インバータ回路ＩＮＶ４からは中点ＬＸの電位に対応したロウレベルの駆動信号ＨＧが形成される。
【００５１】
制御信号ｈｇがハイレベル（ＶＤＤ）のときには、インバータ回路ＩＮＶ２の出力信号がロウレベルとなり、ＭＯＳＦＥＴＭ５をオフ状態にする。これにより、ＭＯＳＦＥＴＭ５のドレイン出力は、抵抗Ｒ３により昇圧電圧Ｖbtのようなハイレベルが出力される。これにより、インバータ回路ＩＮＶ３の入力電圧は、その論理しきい値よりも高い電位となり、中点ＬＸの電位に対応したロウレベルを出力し、インバータ回路ＩＮＶ４からは昇圧電圧Ｖbtに対応したハイレベルの駆動信号ＨＧが形成される。上記レベルシフト回路は，電源投入時等においても出力が確定し，従来方式のラッチタイプのレベルシフト回路のように不定状態にならないという特長を有する。
【００５２】
スイッチＭＯＳＦＥＴＭ３のゲートに供給される制御信号ＬＧを形成するレベルシフト回路ＬＳ１も、前記図１０に括弧で示すように同様な回路により構成される。ただし、インバータ回路ＩＮＶ３、ＩＮＶ４の低電位側は回路の接地電位（ＶＳＳ）とされる。制御信号（ｌｇ）の反転信号を制御信号（ＬＧ）として出力するときには、上記インバータ回路ＩＮＶ４が省略される。
【００５３】
図１１には、この発明に係るスイッチング電源の更に他の一実施例の概略回路図が示されている。この実施例は、前記図１の実施例の変形例であり、昇圧回路のスイッチ素子としてＮチャネルＭＯＳＦＥＴＭ３’が用いられる。このようにＮチャネルＭＯＳＦＥＴＭ３’を用いた場合には、ブートストラップ容量ＣＢに電源電圧ＶＤＤまで充電するためにオン状態にするときにゲート電圧を電源電圧ＶＤＤ以上にする必要がある。このために、レベルシフト回路ＬＳ１は、昇圧電圧ＶＣＣにより動作させられる。このＶＣＣは外部から供給されてもよいし、同様な昇圧回路で形成してもよい。このようにＮチャネルＭＯＳＦＥＴを用いた場合には、電源電圧ＶＤＤ側のソース，ドレイン領域と基板ゲートとが接続されて、昇圧電圧側のソース，ドレイン領域と基板ゲートとの間の寄生ダイオードが逆流防止用として利用される。この昇圧電圧ＶＣＣを生成するための回路が必要となる為に、昇圧回路のスイッチ素子としてはＰチャネルＭＯＳＦＥＴの方が優れている。
【００５４】
図１２には、この発明に係るスイッチング電源の他の一実施例の構成図が示されている。この実施例は、前記図６の実施例の変形例であり、上記ドライバＩＣは、前記図６に示すように１つの半導体基板上に形成された半導体集積回路で構成してもよいが、この実施例では前記ＭＯＳＦＥＴＭ１、Ｍ２、その他の回路それぞれに適したプロセスで，同図に一点鎖線で示した半導体チップ（半導体基板）Ｃｈｉｐ１，Ｃｈｉｐ２，Ｃｈｉｐ３上にそれぞれを作成し、それらをマルチチップモジュール構成で１つのパッケージに封止されてなる半導体集積回路装置とするものであってもよい。また、それぞれの半導体チップＣｈｉｐ１，Ｃｈｉｐ２，Ｃｈｉｐ３を別個のパッケージに封止した３つの半導体集積回路装置で構成して実装基板上で相互に接続して回路を構成するものとしてもよい。
【００５５】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、低電位側のスイッチ素子Ｍ２を高電圧で駆動する駆動回路を設けるものであってもよい。このときには、スイッチ素子Ｍ２の小さなオン抵抗値によってインダクタで発生する中点ＬＸを接地電位にクランプすることができるので、スイッチ素子の小型化又はいっそうの効率化を図ることができる。レベルシフト回路ＬＳ１、ＬＳ２の具体的回路は種々の実施形態を採ることができる。
【産業上の利用可能性】
【００５６】
この発明は、スイッチング電源装置に広く利用できる。
【符号の説明】
【００５７】
Ｄ１〜Ｄ４…ダイオード、Ｍ１〜Ｍ３，Ｍ３’…ＭＯＳＦＥＴ、Ｉｏ…電流源、Ｃｉ…キャパシタ、ＣＯＮＴ…制御回路、ＥＡ…エラーアンプ、ＣＭＰ…電圧比較回路、ＴＷＧ…三角波発生回路、ＩＢ…入力回路、ＣＢ…ブートストラップ容量、ＬＯ…インダクタ、ＣＯ…キャパシタ、Ｒ１〜Ｒ４…抵抗、ＩＮＶ１〜ＩＮＶ４…ＣＭＯＳインバータ回路、Ｒｅｇ…電源回路、ＬＳ１，２…レベルシフト回路。
【特許請求の範囲】
【請求項１】
入力電圧用端子、出力用端子、接地電位用端子および電源電圧用端子を有し、第１の半導体チップ、第２の半導体チップおよび第３の半導体チップが一つのパッケージ内に封止された、スイッチング電源用の半導体装置であって、
前記第１の半導体チップは、前記入力電圧用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記出力用端子に他方のソース領域またはドレイン領域が電気的に接続された第１のＭＯＳＦＥＴを含み、
前記第２半導体チップは、前記第１のＭＯＳＦＥＴの前記他方のソース領域またはドレイン領域および前記出力用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記接地電位用端子に他方のソース領域またはドレイン領域が電気的に接続された第２のＭＯＳＦＥＴを含み、
前記第３半導体チップは、
前記電源電圧用端子に電気的に接続され、前記第１のＭＯＳＦＥＴのゲートを制御するための制御信号を生成する第１の制御回路と、
前記電源電圧用端子に電気的に接続され、前記第２のＭＯＳＦＥＴのゲートを制御するための制御信号を生成する第２の制御回路と、
前記電源電圧用端子、前記第１および第２の制御回路と一方のソース領域またはドレイン領域が電気的に接続されたＰチャネル型のブートストラップ用スイッチＭＯＳＦＥＴを含み、
前記出力用端子は、前記スイッチング電源においてブートストラップ容量の一端と電気的に接続可能となっており、
前記ブートストラップ用スイッチＭＯＳＦＥＴの他方のソース領域またはドレイン領域は、前記スイッチング電源において前記ブートストラップ容量の他の一端と電気的に接続可能となっており、
前記ブートストラップ用スイッチＭＯＳＦＥＴは、前記第２のＭＯＳＦＥＴが導通状態のときに導通状態となり、前記第２のＭＯＳＦＥＴが非導通状態のときに非導通状態となり、
前記ブートストラップ用スイッチＭＯＳＦＥＴの前記ソース領域およびドレイン領域はＰ型の導電型を有し、Ｎ型の導電型を有するウェル領域内に形成され、
前記ブートストラップ用スイッチＭＯＳＦＥＴは、前記ソース領域またはドレイン領域と前記ウェル領域によって形成される寄生ダイオードを有し、
前記ブートストラップ容量の前記他の一端の電位が前記電源電圧用端子の電位より高くなった時に、前記寄生ダイオードに対し逆方向電圧が印加されるように、前記ブートストラップ用スイッチＭＯＳＦＥＴの前記ソース領域またはドレイン領域および前記ウェル領域が前記ブートストラップ容量の前記他の一端と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１および第２のＭＯＳＦＥＴはＮチャネル型のＭＯＳＦＥＴであり、
前記第１のＭＯＳＦＥＴの前記ソース領域と前記第２のＭＯＳＦＥＴの前記ドレイン領域が電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記第３の半導体チップは、前記第１および第２のＭＯＳＦＥＴの動作を制御するパルス幅変調信号を生成するパルス幅変調制御回路を含むことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記出力端子には、前記スイッチング電源において、インダクタと前記インダクタに直列に接続された容量が接続可能であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記第１のＭＯＳＦＥＴのゲートを制御するための制御信号の振幅は、前記電源電圧用端子に印加される電圧よりも大きいことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
出力用端子から出力される電圧は、前記入力電圧用端子に与えられる電圧よりも低いことを特徴とする半導体装置。
【請求項７】
入力電圧用端子、出力用端子、接地電位用端子および電源電圧用端子を有し、第１の半導体チップ、第２の半導体チップおよび第３の半導体チップが一つのパッケージ内に封止された、スイッチング電源用の半導体装置であって、
前記第１の半導体チップは、前記入力電圧用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記出力用端子に他方のソース領域またはドレイン領域が電気的に接続された第１のＭＯＳＦＥＴを含み、
前記第２半導体チップは、前記第１のＭＯＳＦＥＴの前記他方のソース領域またはドレイン領域および前記出力用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記接地電位用端子に他方のソース領域またはドレイン領域が電気的に接続された第２のＭＯＳＦＥＴを含み、
前記第３半導体チップは、
前記電源電圧用端子に電気的に接続され、前記第１のＭＯＳＦＥＴのゲートを制御するための制御信号を生成する第１の制御回路と、
前記電源電圧用端子に電気的に接続され、前記第２のＭＯＳＦＥＴのゲートを制御するための制御信号を生成する第２の制御回路と、
前記電源電圧用端子、前記第１および第２の制御回路と一方のソース領域またはドレイン領域が電気的に接続されたＮチャネル型のブートストラップ用スイッチＭＯＳＦＥＴを含み、
前記出力用端子は、前記スイッチング電源においてブートストラップ容量の一端と電気的に接続可能となっており、
前記ブートストラップ用スイッチＭＯＳＦＥＴの他方のソース領域またはドレイン領域は、前記スイッチング電源において前記ブートストラップ容量の他の一端と電気的に接続可能となっており、
前記ブートストラップ用スイッチＭＯＳＦＥＴは、前記第２のＭＯＳＦＥＴが導通状態のときに導通状態となり、前記第２のＭＯＳＦＥＴが非導通状態のときに非導通状態となり、
前記ブートストラップ用スイッチＭＯＳＦＥＴの前記ソース領域およびドレイン領域はＮ型の導電型を有し、Ｐ型の導電型を有するウェル領域内に形成され、
前記ブートストラップ用スイッチＭＯＳＦＥＴは、前記ソース領域またはドレイン領域と前記ウェル領域によって形成される寄生ダイオードを有し、
前記ブートストラップ容量の前記他の一端の電位が前記電源電圧用端子の電位より高くなった時に、前記寄生ダイオードに対し逆方向電圧が印加されるように、前記ブートストラップ用スイッチＭＯＳＦＥＴの前記ソース領域またはドレイン領域および前記ウェル領域が前記電源電圧用端子と電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記第１および第２のＭＯＳＦＥＴはＮチャネル型のＭＯＳＦＥＴであり、
前記第１のＭＯＳＦＥＴの前記ソース領域と前記第２のＭＯＳＦＥＴの前記ドレイン領域が電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記第３の半導体チップは、前記第１および第２のＭＯＳＦＥＴの動作を制御するパルス幅変調信号を生成するパルス幅変調制御回路を含むことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置であって、
前記出力端子には、前記スイッチング電源において、インダクタと前記インダクタに直列に接続された容量が接続可能であることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置であって、
前記第１のＭＯＳＦＥＴのゲートを制御するための制御信号の振幅は、前記電源電圧用端子に印加される電圧よりも大きいことを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置であって、
出力用端子から出力される電圧は、前記入力電圧用端子に与えられる電圧よりも低いことを特徴とする半導体装置。
【請求項１】
入力電圧用端子、出力用端子、接地電位用端子および電源電圧用端子を有し、第１の半導体チップ、第２の半導体チップおよび第３の半導体チップが一つのパッケージ内に封止された、スイッチング電源用の半導体装置であって、
前記第１の半導体チップは、前記入力電圧用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記出力用端子に他方のソース領域またはドレイン領域が電気的に接続された第１のＭＯＳＦＥＴを含み、
前記第２半導体チップは、前記第１のＭＯＳＦＥＴの前記他方のソース領域またはドレイン領域および前記出力用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記接地電位用端子に他方のソース領域またはドレイン領域が電気的に接続された第２のＭＯＳＦＥＴを含み、
前記第３半導体チップは、
前記電源電圧用端子に電気的に接続され、前記第１のＭＯＳＦＥＴのゲートを制御するための制御信号を生成する第１の制御回路と、
前記電源電圧用端子に電気的に接続され、前記第２のＭＯＳＦＥＴのゲートを制御するための制御信号を生成する第２の制御回路と、
前記電源電圧用端子、前記第１および第２の制御回路と一方のソース領域またはドレイン領域が電気的に接続されたＰチャネル型のブートストラップ用スイッチＭＯＳＦＥＴを含み、
前記出力用端子は、前記スイッチング電源においてブートストラップ容量の一端と電気的に接続可能となっており、
前記ブートストラップ用スイッチＭＯＳＦＥＴの他方のソース領域またはドレイン領域は、前記スイッチング電源において前記ブートストラップ容量の他の一端と電気的に接続可能となっており、
前記ブートストラップ用スイッチＭＯＳＦＥＴは、前記第２のＭＯＳＦＥＴが導通状態のときに導通状態となり、前記第２のＭＯＳＦＥＴが非導通状態のときに非導通状態となり、
前記ブートストラップ用スイッチＭＯＳＦＥＴの前記ソース領域およびドレイン領域はＰ型の導電型を有し、Ｎ型の導電型を有するウェル領域内に形成され、
前記ブートストラップ用スイッチＭＯＳＦＥＴは、前記ソース領域またはドレイン領域と前記ウェル領域によって形成される寄生ダイオードを有し、
前記ブートストラップ容量の前記他の一端の電位が前記電源電圧用端子の電位より高くなった時に、前記寄生ダイオードに対し逆方向電圧が印加されるように、前記ブートストラップ用スイッチＭＯＳＦＥＴの前記ソース領域またはドレイン領域および前記ウェル領域が前記ブートストラップ容量の前記他の一端と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１および第２のＭＯＳＦＥＴはＮチャネル型のＭＯＳＦＥＴであり、
前記第１のＭＯＳＦＥＴの前記ソース領域と前記第２のＭＯＳＦＥＴの前記ドレイン領域が電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記第３の半導体チップは、前記第１および第２のＭＯＳＦＥＴの動作を制御するパルス幅変調信号を生成するパルス幅変調制御回路を含むことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記出力端子には、前記スイッチング電源において、インダクタと前記インダクタに直列に接続された容量が接続可能であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記第１のＭＯＳＦＥＴのゲートを制御するための制御信号の振幅は、前記電源電圧用端子に印加される電圧よりも大きいことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
出力用端子から出力される電圧は、前記入力電圧用端子に与えられる電圧よりも低いことを特徴とする半導体装置。
【請求項７】
入力電圧用端子、出力用端子、接地電位用端子および電源電圧用端子を有し、第１の半導体チップ、第２の半導体チップおよび第３の半導体チップが一つのパッケージ内に封止された、スイッチング電源用の半導体装置であって、
前記第１の半導体チップは、前記入力電圧用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記出力用端子に他方のソース領域またはドレイン領域が電気的に接続された第１のＭＯＳＦＥＴを含み、
前記第２半導体チップは、前記第１のＭＯＳＦＥＴの前記他方のソース領域またはドレイン領域および前記出力用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記接地電位用端子に他方のソース領域またはドレイン領域が電気的に接続された第２のＭＯＳＦＥＴを含み、
前記第３半導体チップは、
前記電源電圧用端子に電気的に接続され、前記第１のＭＯＳＦＥＴのゲートを制御するための制御信号を生成する第１の制御回路と、
前記電源電圧用端子に電気的に接続され、前記第２のＭＯＳＦＥＴのゲートを制御するための制御信号を生成する第２の制御回路と、
前記電源電圧用端子、前記第１および第２の制御回路と一方のソース領域またはドレイン領域が電気的に接続されたＮチャネル型のブートストラップ用スイッチＭＯＳＦＥＴを含み、
前記出力用端子は、前記スイッチング電源においてブートストラップ容量の一端と電気的に接続可能となっており、
前記ブートストラップ用スイッチＭＯＳＦＥＴの他方のソース領域またはドレイン領域は、前記スイッチング電源において前記ブートストラップ容量の他の一端と電気的に接続可能となっており、
前記ブートストラップ用スイッチＭＯＳＦＥＴは、前記第２のＭＯＳＦＥＴが導通状態のときに導通状態となり、前記第２のＭＯＳＦＥＴが非導通状態のときに非導通状態となり、
前記ブートストラップ用スイッチＭＯＳＦＥＴの前記ソース領域およびドレイン領域はＮ型の導電型を有し、Ｐ型の導電型を有するウェル領域内に形成され、
前記ブートストラップ用スイッチＭＯＳＦＥＴは、前記ソース領域またはドレイン領域と前記ウェル領域によって形成される寄生ダイオードを有し、
前記ブートストラップ容量の前記他の一端の電位が前記電源電圧用端子の電位より高くなった時に、前記寄生ダイオードに対し逆方向電圧が印加されるように、前記ブートストラップ用スイッチＭＯＳＦＥＴの前記ソース領域またはドレイン領域および前記ウェル領域が前記電源電圧用端子と電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記第１および第２のＭＯＳＦＥＴはＮチャネル型のＭＯＳＦＥＴであり、
前記第１のＭＯＳＦＥＴの前記ソース領域と前記第２のＭＯＳＦＥＴの前記ドレイン領域が電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記第３の半導体チップは、前記第１および第２のＭＯＳＦＥＴの動作を制御するパルス幅変調信号を生成するパルス幅変調制御回路を含むことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置であって、
前記出力端子には、前記スイッチング電源において、インダクタと前記インダクタに直列に接続された容量が接続可能であることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置であって、
前記第１のＭＯＳＦＥＴのゲートを制御するための制御信号の振幅は、前記電源電圧用端子に印加される電圧よりも大きいことを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置であって、
出力用端子から出力される電圧は、前記入力電圧用端子に与えられる電圧よりも低いことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１０−１３６６２０（Ｐ２０１０−１３６６２０Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２０１０−４７９５４（Ｐ２０１０−４７９５４）
【出願日】平成２２年３月４日（２０１０．３．４）
【分割の表示】特願２００５−５１７４０４（Ｐ２００５−５１７４０４）の分割
【原出願日】平成１７年１月１４日（２００５．１．１４）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２２年３月４日（２０１０．３．４）
【分割の表示】特願２００５−５１７４０４（Ｐ２００５−５１７４０４）の分割
【原出願日】平成１７年１月１４日（２００５．１．１４）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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