半導体装置
【課題】半導体装置の回路面積の増大を抑制し、かつクロックジッタを低減できるようにする。
【解決手段】基準クロック信号を動作クロックとして動作する回路ブロックと、基準クロック信号をｎ分周したクロック信号を動作クロックとして動作する回路ブロックとを有する半導体装置にて、遅延回路により基準クロック信号に所定の遅延を与えて、セレクタが制御信号に応じて基準クロック信号及び遅延が与えられたクロック信号の内から１つのクロック信号を選択して基準クロック信号を動作クロックとして動作する回路ブロックに出力するようにして、電源ノイズにより生じる位相変化を合わせた基準クロック信号の位相変化量を各周期で等しくしてクロックジッタを低減できるようにする。
【解決手段】基準クロック信号を動作クロックとして動作する回路ブロックと、基準クロック信号をｎ分周したクロック信号を動作クロックとして動作する回路ブロックとを有する半導体装置にて、遅延回路により基準クロック信号に所定の遅延を与えて、セレクタが制御信号に応じて基準クロック信号及び遅延が与えられたクロック信号の内から１つのクロック信号を選択して基準クロック信号を動作クロックとして動作する回路ブロックに出力するようにして、電源ノイズにより生じる位相変化を合わせた基準クロック信号の位相変化量を各周期で等しくしてクロックジッタを低減できるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくはクロックジッタの低減技術に関する。
【背景技術】
【０００２】
動作周波数（動作クロックとするクロック信号の周波数）が異なった複数の回路部を有する半導体装置がある。例えば、基準とするクロック信号を動作クロックとして動作するディジタル回路と、そのクロック信号をｎ分周（２分周や４分周など）したクロック信号を動作クロックとして動作するディジタル回路とを有する半導体装置がある。このような半導体装置では、ｎ分周したクロック信号を動作クロックとするディジタル回路などで発生した電源ノイズが、同じ電源線を共有している他のクロック信号に係る回路に伝搬して影響を与え、クロック信号にジッタがのることがある。
【０００３】
図１６（Ａ）に、動作周波数が異なる複数の回路ブロックＣＢ５１、ＣＢ５２を有する半導体装置の一例を示す。回路ブロックＣＢ５１は、ノードＮＤ５１より入力される基準となるクロック信号（基準クロック信号）ＣＬＫ０を動作クロックとして動作する。また、回路ブロックＣＢ５２は、例えばディジタル回路であり、ノードＮＤ５１より入力される基準クロック信号ＣＬＫ０を分周回路ＤＩＶ５１によって２分周したクロック信号ＣＬＫ１を動作クロックとして動作する。
【０００４】
回路ブロックＣＢ５２では、クロック信号ＣＬＫ１が供給されて動作することによって電源ノイズが発生する。電源ノイズは、同じ電源線を共有する基準クロック信号ＣＬＫ０に係る回路に伝搬し影響を与える。一般に、ある回路ブロックにおいて、供給されるクロック信号の立ち上がりを基準にして動作する回路規模と、クロック信号の立ち下がりを基準にして動作する回路規模とは異なる。つまり、回路ブロックの動作に伴って、クロック信号の立ち上がりにおいて発生する電源ノイズの大きさと、クロック信号の立ち下がりにおいて発生する電源ノイズの大きさとは異なる。
【０００５】
例えば、回路ブロックＣＢ５２においてクロック信号ＣＬＫ１の立ち上がりで動作する回路規模がクロック信号ＣＬＫ１の立ち下がりで動作する回路規模より大きいと、回路ブロックＣＢ５２が動作することで発生する電源ノイズは図１６（Ｂ）に示すようになる。そのため、伝搬過程でクロック信号ＣＬＫ１の立ち上がり時の電源ノイズの影響を主に受けることで生じるクロックＣＬＫ０の大きな位相変化量Δｔｒと、クロック信号ＣＬＫ１の立ち下がり時の電源ノイズの影響を主に受けることで生じるクロック信号ＣＬＫ０の小さな位相変化量Δｔｆとが異なる。その結果、クロック信号ＣＬＫ０にはジッタがのり、回路ブロックＣＢ５１のクロック入力ノードＮＡ５１におけるクロック信号の波形は、図１６（Ｂ）に示すＣＬＫ０Ａのようになる。
【０００６】
従来においては、前述のようなクロックジッタを低減する手法として、例えば図１６（Ａ）に示したように電源ノイズの発生源となる回路ブロックＣＢ５２の電源間にバイパスコンデンサＣを挿入している。これにより、回路ブロックＣＢ５２で発生する電源ノイズ自体を抑制して、クロック信号ＣＬＫ０にのるジッタの低減を図っている。
【０００７】
また、電圧変化やクロック周波数の変化に追従しデューティ比が良好な２逓倍クロック信号を生成する回路が提案されている（例えば、特許文献１参照。）。特許文献１には、クロック信号と、クロック信号を段階的に遅延させる回路により遅延された複数の遅延クロック信号の内から選択した１つの遅延クロック信号とに基づき、クロック信号の２倍の周波数を有する２逓倍クロック信号を生成することが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３５０２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述した従来のクロックジッタの低減手法では、電源ノイズの発生源となる回路ブロックの電源間にバイパスコンデンサを挿入することにより、回路面積が増大するという問題がある。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、第１のクロック信号で動作する第１の回路部と、第１のクロック信号をｎ分周した第２のクロック信号で動作する第２の回路部と、１つ又は複数の遅延回路と、セレクタとを備える半導体装置が提供される。遅延回路は、第１のクロック信号に所定の遅延を与え、セレクタは、第１のクロック信号及び遅延が与えられた第１のクロック信号の内から制御信号に応じて１つのクロック信号を選択して第１の回路部に出力する。
【発明の効果】
【００１１】
開示の半導体装置は、遅延回路により第１のクロック信号に所定の遅延を与え、制御信号に応じて第１のクロック信号及び遅延された第１のクロック信号の内から１つのクロック信号を選択して第１の回路部に出力することで、電源ノイズにより生じる位相変化を合わせた第１のクロック信号の位相変化量を各周期で等しくしクロックジッタを低減する効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態における半導体装置の構成例を示す図である。
【図２】第１の実施形態における半導体装置の構成例（２分周クロックの例）を示す図である。
【図３】図２に示す半導体装置の動作例を示すタイミングチャートである。
【図４】第１の実施形態における半導体装置の構成例（４分周クロックの例）を示す図である。
【図５】図４に示す半導体装置の動作例を示すタイミングチャートである。
【図６】図４に示す半導体装置の動作例を示すタイミングチャートである。
【図７】第１の実施形態における半導体装置の構成例（８分周クロックの例）を示す図である。
【図８】図７に示す半導体装置の動作例を示すタイミングチャートである。
【図９】第２の実施形態における半導体装置の構成例を示す図である。
【図１０】第２の実施形態における半導体装置の構成例（２分周クロックの例）を示す図である。
【図１１】図１０に示す半導体装置の動作例を示すタイミングチャートである。
【図１２】第２の実施形態における半導体装置の構成例（４分周クロックの例）を示す図である。
【図１３】図１２に示す半導体装置の動作例を示すタイミングチャートである。
【図１４】第２の実施形態における半導体装置の構成例（８分周クロックの例）を示す図である。
【図１５】図１４に示す半導体装置の動作例を示すタイミングチャートである。
【図１６】クロックジッタを説明するための図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に基づいて説明する。
【００１４】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態における半導体装置の構成例を示すブロック図である。図１において、ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）は遅延回路であり、ＳＥＬ１はセレクタである。また、ＤＩＶ１は分周回路であり、ＣＢ１、ＣＢ２は回路ブロックである。
【００１５】
回路ブロックＣＢ１、ＣＢ２は、例えばディジタル回路である。回路ブロックＣＢ１は、基準となるクロック信号（基準クロック信号）を動作クロックとして動作する。また、回路ブロックＣＢ２は、基準クロック信号をｎ分周（ｎは２以上の整数）したクロック信号を動作クロックとして動作する。
【００１６】
遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の各々は、ノードＮＤ１より入力される基準クロック信号が入力され、基準クロック信号に所定の遅延を与えて遅延クロック信号として出力する。遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）としては、遅延量を設定可能な任意の遅延回路を適用できる。例えば、遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の各々は、設定する遅延量に応じた１つ又は縦続接続された複数のクロックバッファである。
【００１７】
セレクタＳＥＬ１は、ノードＮＤ１より入力される基準クロック信号が入力されるとともに、遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）により所定の遅延が与えられた遅延クロック信号が入力される。また、セレクタＳＥＬ１は、制御信号ＣＴＬ１が入力される。セレクタＳＥＬ１は、制御信号ＣＴＬ１に応じて、入力される基準クロック信号及び遅延クロック信号の内から１つのクロック信号を選択して出力する。セレクタＳＥＬ１の出力（セレクタＳＥＬ１より選択出力されたクロック信号）は、回路ブロックＣＢ１のクロック入力ノードＮＡ１を介して回路ブロックＣＢ１に入力される。
【００１８】
分周回路ＤＩＶ１は、ノードＮＤ１より入力される基準クロック信号が入力され、基準クロック信号をｎ分周して出力する。分周回路ＤＩＶ１の出力（基準クロック信号をｎ分周したクロック信号）は、回路ブロックＣＢ２のクロック入力ノードＮＢ１を介して回路ブロックＣＢ２に入力される。
【００１９】
図１に示すように、電源ノイズの発生源となる回路ブロックＣＢ２が基準クロック信号をｎ分周したクロック信号を動作クロックとして動作する場合には、基準クロック信号に所定の遅延を与える遅延回路を（ｎ−１）個設ける。これは、回路ブロックＣＢ２に供給されるクロック信号の１周期に対応する基準クロック信号の連続したｎ周期において、出力先まで（本例では、回路ブロックＣＢ１のクロック入力端）に生じる基準クロック信号の立ち上がりにおける位相変化量（遅延）を等しくするためである。
【００２０】
各遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の遅延量は、出力先までに生じる基準クロック信号の立ち上がりにおける位相変化量を等しくする遅延量である。すなわち、回路ブロックＣＢ２の動作により発生した電源ノイズの影響を受けることで生じる遅延と遅延回路で与える遅延との和が、一定（略一定）となるように各遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の遅延量が設定される。この遅延量は、発生した電源ノイズの影響を受けることにより位相が変化した基準クロック信号を出力先にそのまま供給した場合に、位相変化量を基準クロック信号の立ち上がりで見たとき一番大きな位相変化量に対する差分に相当する。各遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の遅延量は、例えば電源ノイズの発生源となる回路ブロックＣＢ２における電源ノイズを基準クロック信号に係る回路に与えた際に基準クロック信号にのるジッタをシミュレーション等により求めて決定する。なお、（ｎ−１）個の遅延回路を設けた場合、制御信号ＣＮＴは少なくとも（ｌｏｇ2ｎ）ビットの信号である。
【００２１】
本実施形態によれば、基準クロック信号の連続したｎ周期のうち、発生した電源ノイズの影響を受けることにより出力先までに生じる位相変化量が最も大きいものを除く（ｎ−１）の各周期における位相変化量を最も大きいものに合わせるように遅延させる。これにより、基準クロック信号の出力先での位相変化量を等しくし、出力先での基準クロック信号の立ち上がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００２２】
以下、第１の実施形態における半導体装置の具体例について説明する。なお、以下に説明する例では、基準となるクロック信号（基準クロック信号）をｎ分周したクロック信号を動作クロックとして動作する回路ブロックでは、クロック信号の立ち上がりで動作する回路の規模が立ち下がりで動作する回路の規模より大きいものとする。すなわち、ｎ分周したクロック信号の立ち上がりにおいて発生する電源ノイズが、ｎ分周したクロック信号の立ち下がりにおいて発生する電源ノイズよりも大きいものとして説明する。
【００２３】
図２は、第１の実施形態における半導体装置の具体的な構成例を示す図である。図２に例示する半導体装置は、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１を動作クロックとして動作する回路ブロックを有する半導体装置である。
【００２４】
図２において、ＤＬ１１は遅延回路であり、ＳＥＬ１１はセレクタである。また、ＤＩＶ１１は分周回路であり、ＣＢ１１、ＣＢ１２は回路ブロックである。回路ブロックＣＢ１１、ＣＢ１２は、例えばディジタル回路である。回路ブロックＣＢ１１は、基準クロック信号を動作クロックとして動作し、回路ブロックＣＢ１２は、基準クロック信号を２分周したクロック信号を動作クロックとして動作する。
【００２５】
遅延回路ＤＬ１１は、ノードＮＤ１１より入力される基準クロック信号ＣＬＫ０が入力され、基準クロック信号に所定の遅延ｔｄを与えて遅延クロック信号ＣＬＫ０ｄとして出力する。遅延回路ＤＬ１１は、入力信号に対して遅延ｔｄを与えるようにされた、１つ又は縦続接続された複数のクロックバッファである。
【００２６】
遅延ｔｄは、発生した電源ノイズの影響を受けることにより位相が変化した基準クロック信号を出力先にそのまま供給した場合に、位相変化量を基準クロック信号の立ち上がりで見たとき一番位相変化量が大きな箇所に対しての差分である。遅延ｔｄは、例えば回路ブロックＣＢ１２における電源ノイズを基準クロック信号に係る回路に与えた際に基準クロック信号にのるジッタをシミュレーション等により求めて決定される。
【００２７】
セレクタＳＥＬ１１は、ノードＮＤ１１より入力される基準クロック信号ＣＬＫ０が入力されるとともに、遅延回路ＤＬ１１から出力される遅延クロック信号ＣＬＫ０ｄが入力される。セレクタＳＥＬ１１は、入力される制御信号ＣＴＬ１１に応じて、基準クロック信号ＣＬＫ０又は遅延クロック信号ＣＬＫ０ｄを選択して出力する。セレクタＳＥＬ１１の出力（セレクタＳＥＬ１１より選択出力されたクロック信号）は、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１を介して回路ブロックＣＢ１１に入力される。
【００２８】
分周回路ＤＩＶ１１は、基準クロック信号ＣＬＫ０が入力され、基準クロック信号ＣＬＫ０を２分周して出力する。分周回路ＤＩＶ１１の出力は、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１として回路ブロックＣＢ１２のクロック入力ノードＮＢ１１を介して回路ブロックＣＢ１２に入力される。また、分周回路ＤＩＶ１１の出力は、制御信号ＣＴＬとしてセレクタＳＥＬ１１に入力される。このように分周回路ＤＩＶ１１の出力をセレクタＳＥＬ１１の制御信号ＣＴＬとして用いることで、制御信号ＣＴＬを生成するための回路を別に設ける必要がなく、回路規模の増大を抑制し簡易な回路構成で制御信号ＣＴＬを供給することができる。
【００２９】
図３は、図２に示した半導体装置の動作例を示すタイミングチャートである。図３において、ＣＬＫ０はノードＮＤ１１より入力される基準クロック信号（周期Ｔ）であり、ＣＬＫ１は基準クロック信号ＣＬＫ０を２分周したクロック信号（周期２Ｔ）である。
【００３０】
ＣＬＫ０ｄは、遅延回路ＤＬ１１から出力される遅延クロック信号である。遅延クロック信号ＣＬＫ０ｄは、遅延回路ＤＬ１１により遅延ｔｄ（＝Δｔｒ−Δｔｆ）が与えられる。ここで、Δｔｒは、クロック信号ＣＬＫ１の立ち上がり時の電源ノイズの影響を受けることにより生じる基準クロック信号ＣＬＫ０での位相変化量である。また、Δｔｆは、クロック信号ＣＬＫ１の立ち下がり時の電源ノイズの影響を受けることにより生じる基準クロック信号ＣＬＫ０での位相変化量である。
【００３１】
ＣＴＬはセレクタＳＥＬ１１に入力される制御信号であり、制御信号ＣＴＬが“１”のときセレクタＳＥＬ１１が基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“０”のときセレクタＳＥＬ１１が遅延クロック信号ＣＬＫ０ｄを出力する。
【００３２】
ＣＬＫ０ｊは、制御信号ＣＴＬが常に“１”である（セレクタＳＥＬ１１から基準クロック信号ＣＬＫ０が常に出力される）と仮定した場合に、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１に出力されるクロック信号である。すなわち、クロック信号ＣＬＫ０ｊは、クロック入力ノードＮＡ１１に出力されたと仮定した場合の電源ノイズの影響を受けた基準クロック信号ＣＬＫ０に相当する。図示したように、クロック信号ＣＬＫ１の立ち上がり時において、クロック信号ＣＬＫ０ｊの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｒ分遅れる。また、クロック信号ＣＬＫ１の立ち下がり時において、クロック信号ＣＬＫ０ｊの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｆ分遅れる。
【００３３】
ＣＬＫ０ｄｊは、制御信号ＣＴＬが常に“０”である（セレクタＳＥＬ１１から遅延クロック信号ＣＬＫ０ｄが常に出力される）と仮定した場合に、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１に出力されるクロック信号である。すなわち、クロック信号ＣＬＫ０ｄｊは、クロック入力ノードＮＡ１１に出力されたと仮定した場合の電源ノイズの影響を受けた遅延クロック信号ＣＬＫ０ｄに相当する。図示したように、クロック信号ＣＬＫ１の立ち上がり時において、クロック信号ＣＬＫ０ｄｊの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｒと遅延ｔｄとの総和分遅れる。また、クロック信号ＣＬＫ１の立ち下がり時において、クロック信号ＣＬＫ０ｄｊの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｆと遅延ｔｄとの総和分遅れる。
【００３４】
ＣＬＫ０Ａは、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１に出力されるクロック信号である。ここで、前述したようにセレクタＳＥＬ１１は、制御信号ＣＴＬが“１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“０”のとき遅延クロック信号ＣＬＫ０ｄを出力する。したがって、クロック入力ノードＮＡ１１に対して、制御信号ＣＴＬが“１”のときにはクロック信号ＣＬＫ０ｊがクロック信号ＣＬＫ０Ａとして出力され、制御信号ＣＴＬが“０”のときにはクロック信号ＣＬＫ０ｄｊがクロック信号ＣＬＫ０Ａとして出力される。
【００３５】
これにより、クロック信号ＣＬＫ１の立ち上がり時においては、クロック信号ＣＬＫ０ｊがクロック信号ＣＬＫ０Ａとして出力され、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｒ分遅れてクロック信号が立ち上がる。また、クロック信号ＣＬＫ１の立ち下がり時においては、クロック信号ＣＬＫ０ｄｊがクロック信号ＣＬＫ０Ａとして出力され、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｆ分と遅延ｔｄとの総和分遅れてクロック信号が立ち上がる。ここで、遅延ｔｄは（Δｔｒ−Δｔｆ）であるので、クロック信号ＣＬＫ１の立ち下がり時におけるクロック信号ＣＬＫ０Ａの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｒ（＝Δｔｆ＋（Δｔｒ−Δｔｆ））分遅れることとなる。したがって、クロック信号ＣＬＫ０Ａの位相変化量を等しくして出力先での立ち上がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００３６】
図４は、第１の実施形態における半導体装置の他の具体的な構成例を示す図である。図４に例示する半導体装置は、基準クロック信号ＣＬＫ０を４分周したクロック信号ＣＬＫ２を動作クロックとして動作する回路ブロックを有する半導体装置である。
【００３７】
図４において、ＤＬ２１、ＤＬ２２、ＤＬ２３は遅延回路であり、ＳＥＬ２１はセレクタである。また、ＤＩＶ２１は分周回路であり、ＣＢ２１、ＣＢ２２は回路ブロックである。回路ブロックＣＢ２１、ＣＢ２２は、例えばディジタル回路である。回路ブロックＣＢ２１は、基準クロック信号を動作クロックとして動作し、回路ブロックＣＢ２２は、基準クロック信号を４分周したクロック信号を動作クロックとして動作する。
【００３８】
遅延回路ＤＬ２１は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０が入力され、基準クロック信号に所定の遅延ｔｄ（１０）を与えて遅延クロック信号ＣＬＫ０ｄ（１０）として出力する。また、遅延回路ＤＬ２２、ＤＬ２３の各々は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０が入力され、基準クロック信号に所定の遅延ｔｄ（０１）、ｔｄ（００）を与えて遅延クロック信号ＣＬＫ０ｄ（０１）、ＣＬＫ０ｄ（００）として出力する。
【００３９】
遅延ｔｄ（１０）、ｔｄ（０１）、ｔｄ（００）は、電源ノイズの影響を受けることで位相変化した基準クロック信号を出力先にそのまま供給した場合に、位相変化量を基準クロック信号の立ち上がりで見たとき一番大きな位相変化量に対する差分である。例えば、図５、図６に示した例において、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１の立ち上がり時、かつ４分周したクロック信号ＣＬＫ２の立ち上がり時における基準クロック信号の立ち上がりの位相変化量が最も大きく、Δｔｄａとする。また、クロック信号ＣＬＫ１の立ち下がり時かつクロック信号ＣＬＫ２が“１”である時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｂとする。また、クロック信号ＣＬＫ１の立ち上がり時かつクロック信号ＣＬＫ２の立ち下がり時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｃとし、クロック信号ＣＬＫ１の立ち下がり時かつクロック信号ＣＬＫ２が“０”である時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｄとする。このとき、遅延ｔｄ（１０）は（Δｔｄａ−Δｔｄｂ）であり、遅延ｔｄ（０１）は（Δｔｄａ−Δｔｄｃ）であり、遅延ｔｄ（００）は（Δｔｄａ−Δｔｄｄ）である。遅延ｔｄ（１０）、ｔｄ（０１）、ｔｄ（００）は、例えば発生する電源ノイズを基準クロック信号に係る回路に与えた際に基準クロック信号にのるジッタをシミュレーション等により求めて決定される。
【００４０】
セレクタＳＥＬ２１は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０が入力されるとともに、遅延回路ＤＬ２１、ＤＬ２２、ＤＬ２３から出力される遅延クロック信号ＣＬＫ０ｄ（１０）、ＣＬＫ０ｄ（０１）、ＣＬＫ０ｄ（００）が入力される。セレクタＳＥＬ２１は、入力される制御信号ＣＴＬ２１に応じて、基準クロック信号ＣＬＫ０、及び遅延クロック信号ＣＬＫ０ｄ（１０）、ＣＬＫ０ｄ（０１）、ＣＬＫ０ｄ（００）の内から１つのクロック信号を選択して出力する。セレクタＳＥＬ２１の出力（セレクタＳＥＬ２１より選択出力されたクロック信号）は、回路ブロックＣＢ２１のクロック入力ノードＮＡ２１を介して回路ブロックＣＢ２１に入力される。
【００４１】
分周回路ＤＩＶ２１は、基準クロック信号ＣＬＫ０が入力され、基準クロック信号ＣＬＫ０を４分周して出力する。分周回路ＤＩＶ２１の出力は、基準クロック信号ＣＬＫ０を４分周したクロック信号ＣＬＫ２として回路ブロックＣＢ２２のクロック入力ノードＮＢ２１を介して回路ブロックＣＢ２２に入力される。なお、図２に示した例と同様にして、分周回路ＤＩＶ２１によって４分周されたクロック信号ＣＬＫ２、及びその過程で得られる２分周されたクロック信号ＣＬＫ１を制御信号ＣＴＬとして利用するようにしても良い。この場合には、例えばクロック信号ＣＬＫ２を上位ビット、クロック信号ＣＬＫ１を下位ビットとする２ビットの制御信号ＣＴＬとして供給すれば良い。
【００４２】
図５及び図６は、図４に示した半導体装置の動作例を示すタイミングチャートである。図５には伝搬遅延が０〜Ｔ（Ｔは基準クロック信号ＣＬＫ０の周期）である場合の例を示しており、図６には伝搬遅延がＴ〜２Ｔである場合の例を示している。図５及び図６において、ＣＬＫ０はノードＮＤ２１より入力される基準クロック信号（周期Ｔ）であり、ＣＬＫ１は基準クロック信号ＣＬＫ０を２分周したクロック信号（周期２Ｔ）であり、ＣＬＫ２は基準クロック信号ＣＬＫ０を４分周したクロック信号（周期４Ｔ）である。
【００４３】
ＣＬＫ０ｄ（１０）、ＣＬＫ０ｄ（０１）、ＣＬＫ０ｄ（００）は、遅延回路ＤＬ２１、ＤＬ２２、ＤＬ２３から出力される遅延クロック信号である。ＣＴＬはセレクタＳＥＬ２１に入力される制御信号である。セレクタＳＥＬ２１は、制御信号ＣＴＬが“１１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“１０”のとき遅延クロック信号ＣＬＫ０ｄ（１０）を出力する。また、セレクタＳＥＬ２１は、制御信号ＣＴＬが“０１”のとき遅延クロック信号ＣＬＫ０ｄ（０１）を出力し、制御信号ＣＴＬが“００”のとき遅延クロック信号ＣＬＫ０ｄ（００）を出力する。
【００４４】
ＣＬＫ０ｊは、制御信号ＣＴＬが常に“１１”であると仮定した場合に回路ブロックＣＢ２１のクロック入力ノードＮＡ２１に出力されるクロック信号である。ＣＬＫ０ｄ（１０）ｊは、制御信号ＣＴＬが常に“１０”であると仮定した場合にクロック入力ノードＮＡ２１に出力されるクロック信号である。ＣＬＫ０ｄ（０１）ｊは、制御信号ＣＴＬが常に“０１”であると仮定した場合にノードＮＡ２１に出力されるクロック信号であり、ＣＬＫ０ｄ（００）ｊは、制御信号ＣＴＬが常に“００”であると仮定した場合にノードＮＡ２１に出力されるクロック信号である。
【００４５】
ＣＬＫ０Ａは、回路ブロックＣＢ２１のクロック入力ノードＮＡ２１に出力されるクロック信号である。前述したセレクタＳＥＬ２１の選択出力によりクロック入力ノードＮＡ２１には、制御信号ＣＴＬが“１１”のときクロック信号ＣＬＫ０ｊが出力され、制御信号ＣＴＬが“１０”のときクロック信号ＣＬＫ０ｄ（１０）ｊが出力される。また、クロック入力ノードＮＡ１１には、制御信号ＣＴＬが“０１”のときクロック信号ＣＬＫ０ｄ（０１）ｊが出力され、制御信号ＣＴＬが“００”のときクロック信号ＣＬＫ０ｄ（００）ｊが出力される。
【００４６】
このように制御信号ＣＴＬが“１１”、“１０”、“０１”、“００”、“１１”、・・・と変化することで、クロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（１０）ｊ、ＣＬＫ０ｄ（０１）ｊ、ＣＬＫ０ｄ（００）ｊが順にクロック信号ＣＬＫ０Ａとして選択出力される。クロック信号ＣＬＫ０Ａとして選択出力されるときのクロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（１０）ｊ、ＣＬＫ０ｄ（０１）ｊ、ＣＬＫ０ｄ（００）ｊの基準クロック信号ＣＬＫ０の立ち上がりに対する位相変化量はすべてΔｔｄａとなる。したがって、クロック信号ＣＬＫ０Ａの位相変化量を等しくして出力先での立ち上がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００４７】
図７は、第１の実施形態における半導体装置の他の具体的な構成例を示す図である。図７に例示する半導体装置は、基準クロック信号ＣＬＫ０を８分周したクロック信号ＣＬＫ３を動作クロックとして動作する回路ブロックを有する半導体装置である。
【００４８】
図７において、ＤＬ３１〜ＤＬ３７は遅延回路であり、ＳＥＬ３１はセレクタである。また、ＤＩＶ３１は分周回路であり、ＣＢ３１、ＣＢ３２は回路ブロックである。回路ブロックＣＢ３１、ＣＢ３２は、例えばディジタル回路である。回路ブロックＣＢ３１は、基準クロック信号を動作クロックとして動作し、回路ブロックＣＢ３２は、基準クロック信号を８分周したクロック信号を動作クロックとして動作する。
【００４９】
遅延回路ＤＬ３１〜ＤＬ３７の各々は、ノードＮＤ３１より入力される基準クロック信号ＣＬＫ０が入力される。遅延回路ＤＬ３１は、基準クロック信号ＣＬＫ０に所定の遅延ｔｄ（１１０）を与えて遅延クロック信号ＣＬＫ０ｄ（１１０）として出力する。また、遅延回路ＤＬ３２、ＤＬ３３、ＤＬ３４は、それぞれ基準クロック信号ＣＬＫ０に所定の遅延ｔｄ（１０１）、ｔｄ（１００）、ｔｄ（０１１）を与え遅延クロック信号ＣＬＫ０ｄ（１０１）、ＣＬＫ０ｄ（１００）、ＣＬＫ０ｄ（０１１）として出力する。同様に、遅延回路ＤＬ３５、ＤＬ３６、ＤＬ３７は、それぞれ基準クロック信号ＣＬＫ０に所定の遅延ｔｄ（０１０）、ｔｄ（００１）、ｔｄ（０００）を与え遅延クロック信号ＣＬＫ０ｄ（０１０）、ＣＬＫ０ｄ（００１）、ＣＬＫ０ｄ（０００）として出力する。
【００５０】
各遅延回路ＤＬ３１〜ＤＬ３７で与えられる遅延ｔｄは、電源ノイズの影響を受けることで位相変化した基準クロック信号を出力先にそのまま供給した場合に、位相変化量を基準クロック信号の立ち上がりで見たとき一番大きな位相変化量に対する差分である。以下において、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１が状態Ａ、４分周したクロック信号ＣＬＫ２が状態Ｂ、及び８分周したクロック信号ＣＬＫ３が状態Ｃであることを｛Ａ，Ｂ，Ｃ｝で示す。また、クロック信号の状態について、“↑”は立ち上がり時を示し、“↓”は立ち下がりを示し、“１”は信号値が１であることを示し、“０”は信号値が０であることを示す。例えば図８の例において、｛↑，↑，↑｝である時における基準クロック信号の立ち上がりの位相変化量が最も大きく、Δｔｄａとする。また、｛↓，１，１｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｂとする。また、｛↑，↓，１｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｃ、｛↓，０，１｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｄ、｛↑，↑，↓｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｅとする。同様に、｛↓，１，０｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｆ、｛↑，↓，０｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｇ、｛↓，０，０｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｈとする。このとき、遅延ｔｄ（１１０）は（Δｔｄａ−Δｔｄｂ）である。また、遅延ｔｄ（１０１）は（Δｔｄａ−Δｔｄｃ）、遅延ｔｄ（１００）は（Δｔｄａ−Δｔｄｄ）、遅延ｔｄ（０１１）は（Δｔｄａ−Δｔｄｅ）である。同様に、遅延ｔｄ（０１０）は（Δｔｄａ−Δｔｄｆ）、遅延ｔｄ（００１）は（Δｔｄａ−Δｔｄｇ）、遅延ｔｄ（０００）は（Δｔｄａ−Δｔｄｈ）である。各遅延回路ＤＬ３１〜ＤＬ３７で与えられる遅延ｔｄは、例えば発生する電源ノイズを基準クロック信号に係る回路に与えた際に基準クロック信号にのるジッタをシミュレーション等により求めて決定される。
【００５１】
セレクタＳＥＬ３１は、ノードＮＤ３１より入力される基準クロック信号ＣＬＫ０が入力されるとともに、遅延回路ＤＬ３１〜ＤＬ３７から出力される遅延クロック信号ＣＬＫ０ｄ（ｘ）（ｘは“０００”〜“１１０”）が入力される。セレクタＳＥＬ３１は、入力される制御信号ＣＴＬ３１に応じて、基準クロック信号ＣＬＫ０及び遅延クロック信号ＣＬＫ０ｄ（ｘ）の内から１つのクロック信号を選択して出力する。セレクタＳＥＬ３１の出力（セレクタＳＥＬ３１より選択出力されたクロック信号）は、回路ブロックＣＢ３１のクロック入力ノードＮＡ３１を介して回路ブロックＣＢ３１に入力される。
【００５２】
分周回路ＤＩＶ３１は、基準クロック信号ＣＬＫ０が入力され、基準クロック信号ＣＬＫ０を８分周して出力する。分周回路ＤＩＶ３１の出力は、基準クロック信号ＣＬＫ０を８分周したクロック信号ＣＬＫ３として回路ブロックＣＢ３２のクロック入力ノードＮＢ３１を介して回路ブロックＣＢ３２に入力される。なお、図２に示した例と同様にして、分周回路ＤＩＶ３１によって８分周されたクロック信号ＣＬＫ３と、その過程で得られる４分周されたクロック信号ＣＬＫ２及び２分周されたクロック信号ＣＬＫ１とを制御信号ＣＴＬとして利用するようにしても良い。この場合には、例えば上位ビット側からクロック信号ＣＬＫ３、ＣＬＫ２、ＣＬＫ１とする３ビットの制御信号ＣＴＬとして供給すれば良い。
【００５３】
図８は、図７に示した半導体装置の動作例を示すタイミングチャートである。図８には伝搬遅延が０〜Ｔ（Ｔは基準クロック信号ＣＬＫ０の周期）である場合の例を示している。図８において、ＣＬＫ０はノードＮＤ３１より入力される基準クロック信号（周期Ｔ）であり、ＣＬＫ１は基準クロック信号ＣＬＫ０を２分周したクロック信号（周期２Ｔ）である。また、ＣＬＫ２は基準クロック信号ＣＬＫ０を４分周したクロック信号（周期４Ｔ）であり、ＣＬＫ３は基準クロック信号ＣＬＫ０を８分周したクロック信号（周期８Ｔ）である。
【００５４】
ＣＬＫ０ｄ（ｘ）（ｘはバイナリ表記で“０００”〜“１１０”）は、遅延回路ＤＬ３１〜ＤＬ３７から出力される遅延クロック信号である。ＣＴＬはセレクタＳＥＬ３１に入力される制御信号である。セレクタＳＥＬ３１は、制御信号ＣＴＬが“１１１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“ｘ”のとき遅延クロック信号ＣＬＫ０ｄ（ｘ）を出力する。
【００５５】
また、ＣＬＫ０ｊは、制御信号ＣＴＬが常に“１１１”であると仮定した場合に回路ブロックＣＢ３１のクロック入力ノードＮＡ３１に出力されるクロック信号である。ＣＬＫ０ｄ（ｘ）ｊは、制御信号ＣＴＬが常に“ｘ”であると仮定した場合に回路ブロックＣＢ３１のクロック入力ノードＮＡ３１に出力されるクロック信号である。
【００５６】
ＣＬＫ０Ａは、回路ブロックＣＢ３１のクロック入力ノードＮＡ３１に出力されるクロック信号である。セレクタＳＥＬ３１によりクロック入力ノードＮＡ３１には、制御信号ＣＴＬが“１１１”のときクロック信号ＣＬＫ０ｊが出力され、制御信号ＣＴＬが“ｘ”のときクロック信号ＣＬＫ０ｄ（ｘ）ｊが出力される。図８に示すように制御信号ＣＴＬが順に変化することで、クロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（１１０）ｊ、ＣＬＫ０ｄ（１０１）ｊ、ＣＬＫ０ｄ（１００）ｊ、ＣＬＫ０ｄ（０１１）ｊ、ＣＬＫ０ｄ（０１０）ｊ、ＣＬＫ０ｄ（００１）ｊ、ＣＬＫ０ｄ（０００）ｊが順にクロック信号ＣＬＫ０Ａとして選択出力される。
【００５７】
クロック信号ＣＬＫ０Ａとして選択出力されるとき、出力されるクロック信号の基準クロック信号ＣＬＫ０の立ち上がりに対する位相変化量はすべてΔｔｄａである。したがって、クロック信号ＣＬＫ０Ａの位相変化量を等しくして出力先での立ち上がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００５８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
前述した第１の実施形態では立ち上がりで見た基準クロック信号の周期を等しくしているが、以下に説明する第２の実施形態は立ち上がりで見た基準クロック信号の周期を等しくするとともに立ち下がりで見た基準クロック信号の周期を等しくするものである。
【００５９】
図９は、第２の実施形態における半導体装置の構成例を示すブロック図である。なお、第２の実施形態における半導体装置は、基準クロック信号の立ち下がりが電源ノイズの影響を受けることのない伝搬遅延が０〜Ｔ／２（Ｔは基準クロック信号の周期）の条件で適用可能である。図９において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００６０】
図９において、ＡＮＤ１、ＡＮＤ２、・・・、ＡＮＤ（ｎ−１）はＡＮＤ回路（論理積演算回路）である。ｉを１〜（ｎ−１）の整数値をとる添え字として、ＡＮＤ回路ＡＮＤｉは、遅延回路ＤＬｉに対応して設けられる。ＡＮＤ回路ＡＮＤｉは、ノードＮＤ１より入力される基準クロック信号及び遅延回路ＤＬｉの出力が入力され、その演算結果を遅延クロック信号としてセレクタＳＥＬ１に出力する。つまり、ＡＮＤ回路ＡＮＤｉは、基準クロック信号が“１”である期間において遅延回路ＤＬｉにより所定の遅延を与えた基準クロック信号を遅延クロック信号として出力し、基準クロック信号が“０”である期間において“０”を遅延クロック信号として出力する。
【００６１】
したがって、セレクタＳＥＬ１に供給される遅延クロック信号は、基準クロック信号に対して、立ち上がりにおいて所定の遅延が与えられ、かつ立ち下がりにおいて遅延のない信号となる。これにより、基準クロック信号の出力先での位相変化量を等しくし、出力先での基準クロック信号の立ち上がり及び立ち下がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００６２】
以下、第２の実施形態における半導体装置の具体例について説明する。なお、以下に説明する例においても、基準クロック信号をｎ分周したクロック信号を動作クロックとして動作する回路ブロックでは、クロック信号の立ち上がりで動作する回路の規模が立ち下がりで動作する回路の規模より大きいものとする。
【００６３】
図１０は、第２の実施形態における半導体装置の具体的な構成例を示す図である。図１０に例示する半導体装置は、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１を動作クロックとして動作する回路ブロックを有する半導体装置である。図１０において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００６４】
図１０において、ＡＮＤ１１はＡＮＤ回路である。ＡＮＤ回路ＡＮＤ１１は、ノードＮＤ１１より入力される基準クロック信号ＣＬＫ０、及び遅延回路ＤＬ１１から出力される遅延クロック信号ＣＬＫ０ｄが入力され、その論理積演算結果を遅延クロック信号ＣＬＫ０ｄｍとしてセレクタＳＥＬ１１に出力する。セレクタＳＥＬ１１は、入力される制御信号ＣＴＬ１１に応じて、基準クロック信号ＣＬＫ０又は遅延クロック信号ＣＬＫ０ｄｍを選択して出力する。
【００６５】
図１１は、図１０に示した半導体装置の動作例を示すタイミングチャートである。図１１において、図３に示した信号に対応する信号には同一の符号を付し、重複する説明は省略する。また、基準クロック信号の立ち上がりに関しては、第１の実施形態と同様であるので説明は省略する。
【００６６】
図１１において、ＣＬＫ０ｄｍは、ＡＮＤ回路ＡＮＤ１１から出力される遅延クロック信号である。図１０に示した半導体装置において、セレクタＳＥＬ１１は、制御信号ＣＴＬが“１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“０”のとき遅延クロック信号ＣＬＫ０ｄｍを出力する。ＣＬＫ０ｄｊｍは、制御信号ＣＴＬが常に“０”である（セレクタＳＥＬ１１から遅延クロック信号ＣＬＫ０ｄｍが常に出力される）と仮定した場合に、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１に出力されるクロック信号である。
【００６７】
図１１に示すように、遅延クロック信号ＣＬＫ０ｄｍは、立ち上がりについて遅延ｔｄが与えられるが、立ち下がりについては遅延がなく基準クロック信号ＣＬＫ０に同期している。また、クロック信号ＣＬＫ０ｄｊｍは、クロック入力ノードＮＡ１１に出力されたと仮定した場合の電源ノイズの影響を受けた遅延クロック信号ＣＬＫ０ｄｍに相当するが、立ち下がりについては電源ノイズの影響を受けず位相の変化を生じない。なお、クロック信号ＣＬＫ０ｊも、立ち下がりについては電源ノイズの影響を受けず位相の変化を生じない。したがって、クロック信号ＣＬＫ０Ａとして選択出力されるクロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄｊｍの立ち下がりは、基準クロック信号ＣＬＫ０に同期したものとなる。
【００６８】
これにより、クロック信号ＣＬＫ０Ａの立ち上がり及び立ち下がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００６９】
図１２は、第２の実施形態における半導体装置の他の具体的な構成例を示す図である。図１２に例示する半導体装置は、基準クロック信号ＣＬＫ０を４分周したクロック信号ＣＬＫ２を動作クロックとして動作する回路ブロックを有する半導体装置である。図１２において、図４に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００７０】
図１２において、ＡＮＤ２１、ＡＮＤ２２、ＡＮＤ２３はＡＮＤ回路である。ＡＮＤ回路ＡＮＤ２１は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０及び遅延回路ＤＬ２１から出力される遅延クロック信号ＣＬＫ０ｄ（１０）が入力され、その演算結果を遅延クロック信号ＣＬＫ０ｄ（１０）ｍとしてセレクタＳＥＬ２１に出力する。ＡＮＤ回路ＡＮＤ２２は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０及び遅延回路ＤＬ２２から出力される遅延クロック信号ＣＬＫ０ｄ（０１）が入力され、その演算結果を遅延クロック信号ＣＬＫ０ｄ（０１）ｍとしてセレクタＳＥＬ２１に出力する。ＡＮＤ回路ＡＮＤ２３は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０及び遅延回路ＤＬ２３から出力される遅延クロック信号ＣＬＫ０ｄ（００）が入力され、その演算結果を遅延クロック信号ＣＬＫ０ｄ（００）ｍとしてセレクタＳＥＬ２１に出力する。セレクタＳＥＬ２１は、入力される制御信号ＣＴＬ２１に応じて、基準クロック信号ＣＬＫ０、及び遅延クロック信号ＣＬＫ０ｄ（１０）ｍ、ＣＬＫ０ｄ（０１）ｍ、ＣＬＫ０ｄ（００）ｍの内から１つのクロック信号を選択して出力する。
【００７１】
図１３は、図１２に示した半導体装置の動作例を示すタイミングチャートである。図１２において、図５等に示した信号に対応する信号には同一の符号を付し、重複する説明は省略する。また、基準クロック信号の立ち上がりに関しては、第１の実施形態と同様であるので説明は省略する。
【００７２】
図１３において、ＣＬＫ０ｄ（１０）ｍ、ＣＬＫ０ｄ（０１）ｍ、ＣＬＫ０ｄ（００）ｍは、ＡＮＤ回路ＡＮＤ２１、ＡＮＤ２２、ＡＮＤ２３から出力される遅延クロック信号である。図１２に示した半導体装置において、セレクタＳＥＬ２１は、制御信号ＣＴＬが“１１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“１０”のとき遅延クロック信号ＣＬＫ０ｄ（１０）ｍを出力する。また、セレクタＳＥＬ２１は、制御信号ＣＴＬが“０１”のとき遅延クロック信号ＣＬＫ０ｄ（０１）ｍを出力し、制御信号ＣＴＬが“００”のとき遅延クロック信号ＣＬＫ０ｄ（００）ｍを出力する。
【００７３】
ＣＬＫ０ｄ（１０）ｊｍは、制御信号ＣＴＬが常に“１０”であると仮定した場合にクロック入力ノードＮＡ２１に出力されるクロック信号である。ＣＬＫ０ｄ（０１）ｊｍは、制御信号ＣＴＬが常に“０１”であると仮定した場合にノードＮＡ２１に出力されるクロック信号であり、ＣＬＫ０ｄ（００）ｊｍは、制御信号ＣＴＬが常に“００”であると仮定した場合にノードＮＡ２１に出力されるクロック信号である。
【００７４】
図１３に示すように、遅延クロック信号ＣＬＫ０ｄ（１０）ｍ、ＣＬＫ０ｄ（０１）ｍ、ＣＬＫ０ｄ（００）ｍは、立ち上がりについては所定の遅延が与えられるが、立ち下がりについては遅延がなく基準クロック信号ＣＬＫ０に同期している。また、立ち下がりについては電源ノイズの影響を受けないので、クロック信号ＣＬＫ０ｄ（１０）ｊｍ、ＣＬＫ０ｄ（０１）ｊｍ、ＣＬＫ０ｄ（００）ｊｍは位相の変化を生じない。なお、クロック信号ＣＬＫ０ｊも、立ち下がりについては電源ノイズの影響を受けず位相の変化を生じない。したがって、クロック信号ＣＬＫ０Ａとして選択出力されるクロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（１０）ｊｍ、ＣＬＫ０ｄ（０１）ｊｍ、ＣＬＫ０ｄ（００）ｊｍの立ち下がりは、基準クロック信号ＣＬＫ０に同期したものとなる。よって、クロック信号ＣＬＫ０Ａの立ち上がり及び立ち下がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００７５】
図１４は、第２の実施形態における半導体装置の他の具体的な構成例を示す図である。図１４に例示する半導体装置は、基準クロック信号ＣＬＫ０を８分周したクロック信号ＣＬＫ３を動作クロックとして動作する回路ブロックを有する半導体装置である。図１４において、図７に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図１４において、ＡＮＤ３１〜ＡＮＤ３７はＡＮＤ回路である。ＡＮＤ回路ＡＮＤ３１〜ＡＮＤ３７の各々は、ノードＮＤ３１より入力される基準クロック信号ＣＬＫ０が入力されるとともに、対応する遅延回路ＤＬ３１〜ＤＬ３７からの遅延クロック信号ＣＬＫ０ｄ（ｘ）（ｘは“０００”〜“１１０”）が入力される。ＡＮＤ回路ＡＮＤ３１〜ＡＮＤ３７は、基準クロック信号ＣＬＫ０と遅延クロック信号ＣＬＫ０ｄ（ｘ）との論理積演算結果を遅延クロック信号ＣＬＫ０ｄ（ｘ）ｍとしてセレクタＳＥＬ３１に出力する。セレクタＳＥＬ３１は、入力される制御信号ＣＴＬ３１に応じて、基準クロック信号ＣＬＫ０、及び遅延クロック信号ＣＬＫ０ｄ（ｘ）ｍの内から１つのクロック信号を選択して出力する。
【００７６】
図１５は、図１４に示した半導体装置の動作例を示すタイミングチャートである。図１５において、図８に示した信号に対応する信号には同一の符号を付し、重複する説明は省略する。また、基準クロック信号の立ち上がりに関しては、第１の実施形態と同様であるので説明は省略する。
【００７７】
図１５において、ＣＬＫ０ｄ（ｘ）ｍ（ｘは“０００”〜“１１０”）は、ＡＮＤ回路ＡＮＤ３１〜ＡＮＤ３７から出力される遅延クロック信号である。図１４に示した半導体装置において、セレクタＳＥＬ３１は、制御信号ＣＴＬが“１１１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“ｘ”のとき遅延クロック信号ＣＬＫ０ｄ（ｘ）ｍを出力する。ＣＬＫ０ｄ（ｘ）ｊｍは、制御信号ＣＴＬが常に“ｘ”であると仮定した場合にクロック入力ノードＮＡ３１に出力されるクロック信号である。
【００７８】
図１５に示すように、遅延クロック信号ＣＬＫ０ｄ（ｘ）ｍの各々は、立ち上がりについては所定の遅延が与えられるが、立ち下がりについては遅延がなく基準クロック信号ＣＬＫ０に同期している。また、立ち下がりについては電源ノイズの影響を受けないので、クロック信号ＣＬＫ０ｄ（ｘ）ｊｍの各々は位相の変化を生じない。なお、クロック信号ＣＬＫ０ｊも、立ち下がりについては電源ノイズの影響を受けず位相の変化を生じない。したがって、クロック信号ＣＬＫ０Ａとして選択出力されるクロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（ｘ）ｊｍの各々の立ち下がりは、基準クロック信号ＣＬＫ０に同期したものとなる。よって、クロック信号ＣＬＫ０Ａの立ち上がり及び立ち下がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００７９】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００８０】
（付記１）
第１のクロック信号で動作する第１の回路部と、
前記第１のクロック信号をｎ分周（ｎは２以上の整数）した第２のクロック信号で動作する第２の回路部と、
前記第１のクロック信号に所定の遅延を与える１つ又は複数の遅延回路と、
前記第１のクロック信号及び前記遅延回路により遅延が与えられた前記第１のクロック信号が入力され、入力される複数のクロック信号の内から制御信号に応じて１つのクロック信号を選択して前記第１の回路部に出力するセレクタとを備えることを特徴とする半導体装置。
（付記２）前記遅延回路は、（ｎ−１）個設けられ、
前記セレクタは、前記第１のクロック信号及び（ｎ−１）個の前記遅延回路により遅延が与えられた前記第１のクロック信号を、前記第１のクロック信号の周期毎に順次選択し出力することを特徴とする付記１記載の半導体装置。
（付記３）前記遅延回路の各々に対応して設けられ、前記第１のクロック信号及び対応する前記遅延回路により遅延が与えられた前記第１のクロック信号が入力されて論理積演算し、演算結果を前記セレクタに出力する論理積演算回路を備え、
前記セレクタは、前記第１のクロック信号及び前記論理積演算回路の出力が入力され、入力される前記第１のクロック信号及び前記論理積演算回路の出力の内からいずれか１つを選択して前記第１の回路部に出力することを特徴とする付記１又は２記載の半導体装置。
（付記４）前記第２のクロック信号は、前記第１のクロック信号を２m分周（ｍは１以上の整数）したクロック信号であることを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記５）前記遅延回路が与える遅延は、前記第２の回路部の動作に伴い発生したノイズによって位相変化した前記第１のクロック信号を前記第１の回路部に供給した場合に、前記第１のクロック信号の連続したｎ周期での前記第１のクロック信号の立ち上がりにおける位相変化量の最大の位相変化量に対する差分であることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記６）前記遅延回路は、前記第２のクロック信号の立ち上がり及び立ち下がりにおけるノイズによって生じる前記第１のクロック信号の位相変化の差を、前記第１の回路部で同じになるように前記第１のクロック信号に遅延を与えることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記７）前記制御信号は、前記第１のクロック信号を分周したクロック信号に基づいて生成されることを特徴とする付記１〜６の何れか１項に記載の半導体装置。
【符号の説明】
【００８１】
ＤＬｉ 遅延回路
ＳＥＬｉ セレクタ
ＤＩＶｉ 分周回路
ＣＢｉ 回路ブロック
ＣＴＬｉ 制御信号
ＡＮＤｉ 論理積演算回路（ＡＮＤ回路）
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくはクロックジッタの低減技術に関する。
【背景技術】
【０００２】
動作周波数（動作クロックとするクロック信号の周波数）が異なった複数の回路部を有する半導体装置がある。例えば、基準とするクロック信号を動作クロックとして動作するディジタル回路と、そのクロック信号をｎ分周（２分周や４分周など）したクロック信号を動作クロックとして動作するディジタル回路とを有する半導体装置がある。このような半導体装置では、ｎ分周したクロック信号を動作クロックとするディジタル回路などで発生した電源ノイズが、同じ電源線を共有している他のクロック信号に係る回路に伝搬して影響を与え、クロック信号にジッタがのることがある。
【０００３】
図１６（Ａ）に、動作周波数が異なる複数の回路ブロックＣＢ５１、ＣＢ５２を有する半導体装置の一例を示す。回路ブロックＣＢ５１は、ノードＮＤ５１より入力される基準となるクロック信号（基準クロック信号）ＣＬＫ０を動作クロックとして動作する。また、回路ブロックＣＢ５２は、例えばディジタル回路であり、ノードＮＤ５１より入力される基準クロック信号ＣＬＫ０を分周回路ＤＩＶ５１によって２分周したクロック信号ＣＬＫ１を動作クロックとして動作する。
【０００４】
回路ブロックＣＢ５２では、クロック信号ＣＬＫ１が供給されて動作することによって電源ノイズが発生する。電源ノイズは、同じ電源線を共有する基準クロック信号ＣＬＫ０に係る回路に伝搬し影響を与える。一般に、ある回路ブロックにおいて、供給されるクロック信号の立ち上がりを基準にして動作する回路規模と、クロック信号の立ち下がりを基準にして動作する回路規模とは異なる。つまり、回路ブロックの動作に伴って、クロック信号の立ち上がりにおいて発生する電源ノイズの大きさと、クロック信号の立ち下がりにおいて発生する電源ノイズの大きさとは異なる。
【０００５】
例えば、回路ブロックＣＢ５２においてクロック信号ＣＬＫ１の立ち上がりで動作する回路規模がクロック信号ＣＬＫ１の立ち下がりで動作する回路規模より大きいと、回路ブロックＣＢ５２が動作することで発生する電源ノイズは図１６（Ｂ）に示すようになる。そのため、伝搬過程でクロック信号ＣＬＫ１の立ち上がり時の電源ノイズの影響を主に受けることで生じるクロックＣＬＫ０の大きな位相変化量Δｔｒと、クロック信号ＣＬＫ１の立ち下がり時の電源ノイズの影響を主に受けることで生じるクロック信号ＣＬＫ０の小さな位相変化量Δｔｆとが異なる。その結果、クロック信号ＣＬＫ０にはジッタがのり、回路ブロックＣＢ５１のクロック入力ノードＮＡ５１におけるクロック信号の波形は、図１６（Ｂ）に示すＣＬＫ０Ａのようになる。
【０００６】
従来においては、前述のようなクロックジッタを低減する手法として、例えば図１６（Ａ）に示したように電源ノイズの発生源となる回路ブロックＣＢ５２の電源間にバイパスコンデンサＣを挿入している。これにより、回路ブロックＣＢ５２で発生する電源ノイズ自体を抑制して、クロック信号ＣＬＫ０にのるジッタの低減を図っている。
【０００７】
また、電圧変化やクロック周波数の変化に追従しデューティ比が良好な２逓倍クロック信号を生成する回路が提案されている（例えば、特許文献１参照。）。特許文献１には、クロック信号と、クロック信号を段階的に遅延させる回路により遅延された複数の遅延クロック信号の内から選択した１つの遅延クロック信号とに基づき、クロック信号の２倍の周波数を有する２逓倍クロック信号を生成することが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３５０２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述した従来のクロックジッタの低減手法では、電源ノイズの発生源となる回路ブロックの電源間にバイパスコンデンサを挿入することにより、回路面積が増大するという問題がある。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、第１のクロック信号で動作する第１の回路部と、第１のクロック信号をｎ分周した第２のクロック信号で動作する第２の回路部と、１つ又は複数の遅延回路と、セレクタとを備える半導体装置が提供される。遅延回路は、第１のクロック信号に所定の遅延を与え、セレクタは、第１のクロック信号及び遅延が与えられた第１のクロック信号の内から制御信号に応じて１つのクロック信号を選択して第１の回路部に出力する。
【発明の効果】
【００１１】
開示の半導体装置は、遅延回路により第１のクロック信号に所定の遅延を与え、制御信号に応じて第１のクロック信号及び遅延された第１のクロック信号の内から１つのクロック信号を選択して第１の回路部に出力することで、電源ノイズにより生じる位相変化を合わせた第１のクロック信号の位相変化量を各周期で等しくしクロックジッタを低減する効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態における半導体装置の構成例を示す図である。
【図２】第１の実施形態における半導体装置の構成例（２分周クロックの例）を示す図である。
【図３】図２に示す半導体装置の動作例を示すタイミングチャートである。
【図４】第１の実施形態における半導体装置の構成例（４分周クロックの例）を示す図である。
【図５】図４に示す半導体装置の動作例を示すタイミングチャートである。
【図６】図４に示す半導体装置の動作例を示すタイミングチャートである。
【図７】第１の実施形態における半導体装置の構成例（８分周クロックの例）を示す図である。
【図８】図７に示す半導体装置の動作例を示すタイミングチャートである。
【図９】第２の実施形態における半導体装置の構成例を示す図である。
【図１０】第２の実施形態における半導体装置の構成例（２分周クロックの例）を示す図である。
【図１１】図１０に示す半導体装置の動作例を示すタイミングチャートである。
【図１２】第２の実施形態における半導体装置の構成例（４分周クロックの例）を示す図である。
【図１３】図１２に示す半導体装置の動作例を示すタイミングチャートである。
【図１４】第２の実施形態における半導体装置の構成例（８分周クロックの例）を示す図である。
【図１５】図１４に示す半導体装置の動作例を示すタイミングチャートである。
【図１６】クロックジッタを説明するための図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に基づいて説明する。
【００１４】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態における半導体装置の構成例を示すブロック図である。図１において、ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）は遅延回路であり、ＳＥＬ１はセレクタである。また、ＤＩＶ１は分周回路であり、ＣＢ１、ＣＢ２は回路ブロックである。
【００１５】
回路ブロックＣＢ１、ＣＢ２は、例えばディジタル回路である。回路ブロックＣＢ１は、基準となるクロック信号（基準クロック信号）を動作クロックとして動作する。また、回路ブロックＣＢ２は、基準クロック信号をｎ分周（ｎは２以上の整数）したクロック信号を動作クロックとして動作する。
【００１６】
遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の各々は、ノードＮＤ１より入力される基準クロック信号が入力され、基準クロック信号に所定の遅延を与えて遅延クロック信号として出力する。遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）としては、遅延量を設定可能な任意の遅延回路を適用できる。例えば、遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の各々は、設定する遅延量に応じた１つ又は縦続接続された複数のクロックバッファである。
【００１７】
セレクタＳＥＬ１は、ノードＮＤ１より入力される基準クロック信号が入力されるとともに、遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）により所定の遅延が与えられた遅延クロック信号が入力される。また、セレクタＳＥＬ１は、制御信号ＣＴＬ１が入力される。セレクタＳＥＬ１は、制御信号ＣＴＬ１に応じて、入力される基準クロック信号及び遅延クロック信号の内から１つのクロック信号を選択して出力する。セレクタＳＥＬ１の出力（セレクタＳＥＬ１より選択出力されたクロック信号）は、回路ブロックＣＢ１のクロック入力ノードＮＡ１を介して回路ブロックＣＢ１に入力される。
【００１８】
分周回路ＤＩＶ１は、ノードＮＤ１より入力される基準クロック信号が入力され、基準クロック信号をｎ分周して出力する。分周回路ＤＩＶ１の出力（基準クロック信号をｎ分周したクロック信号）は、回路ブロックＣＢ２のクロック入力ノードＮＢ１を介して回路ブロックＣＢ２に入力される。
【００１９】
図１に示すように、電源ノイズの発生源となる回路ブロックＣＢ２が基準クロック信号をｎ分周したクロック信号を動作クロックとして動作する場合には、基準クロック信号に所定の遅延を与える遅延回路を（ｎ−１）個設ける。これは、回路ブロックＣＢ２に供給されるクロック信号の１周期に対応する基準クロック信号の連続したｎ周期において、出力先まで（本例では、回路ブロックＣＢ１のクロック入力端）に生じる基準クロック信号の立ち上がりにおける位相変化量（遅延）を等しくするためである。
【００２０】
各遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の遅延量は、出力先までに生じる基準クロック信号の立ち上がりにおける位相変化量を等しくする遅延量である。すなわち、回路ブロックＣＢ２の動作により発生した電源ノイズの影響を受けることで生じる遅延と遅延回路で与える遅延との和が、一定（略一定）となるように各遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の遅延量が設定される。この遅延量は、発生した電源ノイズの影響を受けることにより位相が変化した基準クロック信号を出力先にそのまま供給した場合に、位相変化量を基準クロック信号の立ち上がりで見たとき一番大きな位相変化量に対する差分に相当する。各遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の遅延量は、例えば電源ノイズの発生源となる回路ブロックＣＢ２における電源ノイズを基準クロック信号に係る回路に与えた際に基準クロック信号にのるジッタをシミュレーション等により求めて決定する。なお、（ｎ−１）個の遅延回路を設けた場合、制御信号ＣＮＴは少なくとも（ｌｏｇ2ｎ）ビットの信号である。
【００２１】
本実施形態によれば、基準クロック信号の連続したｎ周期のうち、発生した電源ノイズの影響を受けることにより出力先までに生じる位相変化量が最も大きいものを除く（ｎ−１）の各周期における位相変化量を最も大きいものに合わせるように遅延させる。これにより、基準クロック信号の出力先での位相変化量を等しくし、出力先での基準クロック信号の立ち上がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００２２】
以下、第１の実施形態における半導体装置の具体例について説明する。なお、以下に説明する例では、基準となるクロック信号（基準クロック信号）をｎ分周したクロック信号を動作クロックとして動作する回路ブロックでは、クロック信号の立ち上がりで動作する回路の規模が立ち下がりで動作する回路の規模より大きいものとする。すなわち、ｎ分周したクロック信号の立ち上がりにおいて発生する電源ノイズが、ｎ分周したクロック信号の立ち下がりにおいて発生する電源ノイズよりも大きいものとして説明する。
【００２３】
図２は、第１の実施形態における半導体装置の具体的な構成例を示す図である。図２に例示する半導体装置は、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１を動作クロックとして動作する回路ブロックを有する半導体装置である。
【００２４】
図２において、ＤＬ１１は遅延回路であり、ＳＥＬ１１はセレクタである。また、ＤＩＶ１１は分周回路であり、ＣＢ１１、ＣＢ１２は回路ブロックである。回路ブロックＣＢ１１、ＣＢ１２は、例えばディジタル回路である。回路ブロックＣＢ１１は、基準クロック信号を動作クロックとして動作し、回路ブロックＣＢ１２は、基準クロック信号を２分周したクロック信号を動作クロックとして動作する。
【００２５】
遅延回路ＤＬ１１は、ノードＮＤ１１より入力される基準クロック信号ＣＬＫ０が入力され、基準クロック信号に所定の遅延ｔｄを与えて遅延クロック信号ＣＬＫ０ｄとして出力する。遅延回路ＤＬ１１は、入力信号に対して遅延ｔｄを与えるようにされた、１つ又は縦続接続された複数のクロックバッファである。
【００２６】
遅延ｔｄは、発生した電源ノイズの影響を受けることにより位相が変化した基準クロック信号を出力先にそのまま供給した場合に、位相変化量を基準クロック信号の立ち上がりで見たとき一番位相変化量が大きな箇所に対しての差分である。遅延ｔｄは、例えば回路ブロックＣＢ１２における電源ノイズを基準クロック信号に係る回路に与えた際に基準クロック信号にのるジッタをシミュレーション等により求めて決定される。
【００２７】
セレクタＳＥＬ１１は、ノードＮＤ１１より入力される基準クロック信号ＣＬＫ０が入力されるとともに、遅延回路ＤＬ１１から出力される遅延クロック信号ＣＬＫ０ｄが入力される。セレクタＳＥＬ１１は、入力される制御信号ＣＴＬ１１に応じて、基準クロック信号ＣＬＫ０又は遅延クロック信号ＣＬＫ０ｄを選択して出力する。セレクタＳＥＬ１１の出力（セレクタＳＥＬ１１より選択出力されたクロック信号）は、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１を介して回路ブロックＣＢ１１に入力される。
【００２８】
分周回路ＤＩＶ１１は、基準クロック信号ＣＬＫ０が入力され、基準クロック信号ＣＬＫ０を２分周して出力する。分周回路ＤＩＶ１１の出力は、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１として回路ブロックＣＢ１２のクロック入力ノードＮＢ１１を介して回路ブロックＣＢ１２に入力される。また、分周回路ＤＩＶ１１の出力は、制御信号ＣＴＬとしてセレクタＳＥＬ１１に入力される。このように分周回路ＤＩＶ１１の出力をセレクタＳＥＬ１１の制御信号ＣＴＬとして用いることで、制御信号ＣＴＬを生成するための回路を別に設ける必要がなく、回路規模の増大を抑制し簡易な回路構成で制御信号ＣＴＬを供給することができる。
【００２９】
図３は、図２に示した半導体装置の動作例を示すタイミングチャートである。図３において、ＣＬＫ０はノードＮＤ１１より入力される基準クロック信号（周期Ｔ）であり、ＣＬＫ１は基準クロック信号ＣＬＫ０を２分周したクロック信号（周期２Ｔ）である。
【００３０】
ＣＬＫ０ｄは、遅延回路ＤＬ１１から出力される遅延クロック信号である。遅延クロック信号ＣＬＫ０ｄは、遅延回路ＤＬ１１により遅延ｔｄ（＝Δｔｒ−Δｔｆ）が与えられる。ここで、Δｔｒは、クロック信号ＣＬＫ１の立ち上がり時の電源ノイズの影響を受けることにより生じる基準クロック信号ＣＬＫ０での位相変化量である。また、Δｔｆは、クロック信号ＣＬＫ１の立ち下がり時の電源ノイズの影響を受けることにより生じる基準クロック信号ＣＬＫ０での位相変化量である。
【００３１】
ＣＴＬはセレクタＳＥＬ１１に入力される制御信号であり、制御信号ＣＴＬが“１”のときセレクタＳＥＬ１１が基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“０”のときセレクタＳＥＬ１１が遅延クロック信号ＣＬＫ０ｄを出力する。
【００３２】
ＣＬＫ０ｊは、制御信号ＣＴＬが常に“１”である（セレクタＳＥＬ１１から基準クロック信号ＣＬＫ０が常に出力される）と仮定した場合に、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１に出力されるクロック信号である。すなわち、クロック信号ＣＬＫ０ｊは、クロック入力ノードＮＡ１１に出力されたと仮定した場合の電源ノイズの影響を受けた基準クロック信号ＣＬＫ０に相当する。図示したように、クロック信号ＣＬＫ１の立ち上がり時において、クロック信号ＣＬＫ０ｊの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｒ分遅れる。また、クロック信号ＣＬＫ１の立ち下がり時において、クロック信号ＣＬＫ０ｊの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｆ分遅れる。
【００３３】
ＣＬＫ０ｄｊは、制御信号ＣＴＬが常に“０”である（セレクタＳＥＬ１１から遅延クロック信号ＣＬＫ０ｄが常に出力される）と仮定した場合に、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１に出力されるクロック信号である。すなわち、クロック信号ＣＬＫ０ｄｊは、クロック入力ノードＮＡ１１に出力されたと仮定した場合の電源ノイズの影響を受けた遅延クロック信号ＣＬＫ０ｄに相当する。図示したように、クロック信号ＣＬＫ１の立ち上がり時において、クロック信号ＣＬＫ０ｄｊの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｒと遅延ｔｄとの総和分遅れる。また、クロック信号ＣＬＫ１の立ち下がり時において、クロック信号ＣＬＫ０ｄｊの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｆと遅延ｔｄとの総和分遅れる。
【００３４】
ＣＬＫ０Ａは、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１に出力されるクロック信号である。ここで、前述したようにセレクタＳＥＬ１１は、制御信号ＣＴＬが“１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“０”のとき遅延クロック信号ＣＬＫ０ｄを出力する。したがって、クロック入力ノードＮＡ１１に対して、制御信号ＣＴＬが“１”のときにはクロック信号ＣＬＫ０ｊがクロック信号ＣＬＫ０Ａとして出力され、制御信号ＣＴＬが“０”のときにはクロック信号ＣＬＫ０ｄｊがクロック信号ＣＬＫ０Ａとして出力される。
【００３５】
これにより、クロック信号ＣＬＫ１の立ち上がり時においては、クロック信号ＣＬＫ０ｊがクロック信号ＣＬＫ０Ａとして出力され、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｒ分遅れてクロック信号が立ち上がる。また、クロック信号ＣＬＫ１の立ち下がり時においては、クロック信号ＣＬＫ０ｄｊがクロック信号ＣＬＫ０Ａとして出力され、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｆ分と遅延ｔｄとの総和分遅れてクロック信号が立ち上がる。ここで、遅延ｔｄは（Δｔｒ−Δｔｆ）であるので、クロック信号ＣＬＫ１の立ち下がり時におけるクロック信号ＣＬＫ０Ａの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｒ（＝Δｔｆ＋（Δｔｒ−Δｔｆ））分遅れることとなる。したがって、クロック信号ＣＬＫ０Ａの位相変化量を等しくして出力先での立ち上がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００３６】
図４は、第１の実施形態における半導体装置の他の具体的な構成例を示す図である。図４に例示する半導体装置は、基準クロック信号ＣＬＫ０を４分周したクロック信号ＣＬＫ２を動作クロックとして動作する回路ブロックを有する半導体装置である。
【００３７】
図４において、ＤＬ２１、ＤＬ２２、ＤＬ２３は遅延回路であり、ＳＥＬ２１はセレクタである。また、ＤＩＶ２１は分周回路であり、ＣＢ２１、ＣＢ２２は回路ブロックである。回路ブロックＣＢ２１、ＣＢ２２は、例えばディジタル回路である。回路ブロックＣＢ２１は、基準クロック信号を動作クロックとして動作し、回路ブロックＣＢ２２は、基準クロック信号を４分周したクロック信号を動作クロックとして動作する。
【００３８】
遅延回路ＤＬ２１は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０が入力され、基準クロック信号に所定の遅延ｔｄ（１０）を与えて遅延クロック信号ＣＬＫ０ｄ（１０）として出力する。また、遅延回路ＤＬ２２、ＤＬ２３の各々は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０が入力され、基準クロック信号に所定の遅延ｔｄ（０１）、ｔｄ（００）を与えて遅延クロック信号ＣＬＫ０ｄ（０１）、ＣＬＫ０ｄ（００）として出力する。
【００３９】
遅延ｔｄ（１０）、ｔｄ（０１）、ｔｄ（００）は、電源ノイズの影響を受けることで位相変化した基準クロック信号を出力先にそのまま供給した場合に、位相変化量を基準クロック信号の立ち上がりで見たとき一番大きな位相変化量に対する差分である。例えば、図５、図６に示した例において、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１の立ち上がり時、かつ４分周したクロック信号ＣＬＫ２の立ち上がり時における基準クロック信号の立ち上がりの位相変化量が最も大きく、Δｔｄａとする。また、クロック信号ＣＬＫ１の立ち下がり時かつクロック信号ＣＬＫ２が“１”である時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｂとする。また、クロック信号ＣＬＫ１の立ち上がり時かつクロック信号ＣＬＫ２の立ち下がり時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｃとし、クロック信号ＣＬＫ１の立ち下がり時かつクロック信号ＣＬＫ２が“０”である時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｄとする。このとき、遅延ｔｄ（１０）は（Δｔｄａ−Δｔｄｂ）であり、遅延ｔｄ（０１）は（Δｔｄａ−Δｔｄｃ）であり、遅延ｔｄ（００）は（Δｔｄａ−Δｔｄｄ）である。遅延ｔｄ（１０）、ｔｄ（０１）、ｔｄ（００）は、例えば発生する電源ノイズを基準クロック信号に係る回路に与えた際に基準クロック信号にのるジッタをシミュレーション等により求めて決定される。
【００４０】
セレクタＳＥＬ２１は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０が入力されるとともに、遅延回路ＤＬ２１、ＤＬ２２、ＤＬ２３から出力される遅延クロック信号ＣＬＫ０ｄ（１０）、ＣＬＫ０ｄ（０１）、ＣＬＫ０ｄ（００）が入力される。セレクタＳＥＬ２１は、入力される制御信号ＣＴＬ２１に応じて、基準クロック信号ＣＬＫ０、及び遅延クロック信号ＣＬＫ０ｄ（１０）、ＣＬＫ０ｄ（０１）、ＣＬＫ０ｄ（００）の内から１つのクロック信号を選択して出力する。セレクタＳＥＬ２１の出力（セレクタＳＥＬ２１より選択出力されたクロック信号）は、回路ブロックＣＢ２１のクロック入力ノードＮＡ２１を介して回路ブロックＣＢ２１に入力される。
【００４１】
分周回路ＤＩＶ２１は、基準クロック信号ＣＬＫ０が入力され、基準クロック信号ＣＬＫ０を４分周して出力する。分周回路ＤＩＶ２１の出力は、基準クロック信号ＣＬＫ０を４分周したクロック信号ＣＬＫ２として回路ブロックＣＢ２２のクロック入力ノードＮＢ２１を介して回路ブロックＣＢ２２に入力される。なお、図２に示した例と同様にして、分周回路ＤＩＶ２１によって４分周されたクロック信号ＣＬＫ２、及びその過程で得られる２分周されたクロック信号ＣＬＫ１を制御信号ＣＴＬとして利用するようにしても良い。この場合には、例えばクロック信号ＣＬＫ２を上位ビット、クロック信号ＣＬＫ１を下位ビットとする２ビットの制御信号ＣＴＬとして供給すれば良い。
【００４２】
図５及び図６は、図４に示した半導体装置の動作例を示すタイミングチャートである。図５には伝搬遅延が０〜Ｔ（Ｔは基準クロック信号ＣＬＫ０の周期）である場合の例を示しており、図６には伝搬遅延がＴ〜２Ｔである場合の例を示している。図５及び図６において、ＣＬＫ０はノードＮＤ２１より入力される基準クロック信号（周期Ｔ）であり、ＣＬＫ１は基準クロック信号ＣＬＫ０を２分周したクロック信号（周期２Ｔ）であり、ＣＬＫ２は基準クロック信号ＣＬＫ０を４分周したクロック信号（周期４Ｔ）である。
【００４３】
ＣＬＫ０ｄ（１０）、ＣＬＫ０ｄ（０１）、ＣＬＫ０ｄ（００）は、遅延回路ＤＬ２１、ＤＬ２２、ＤＬ２３から出力される遅延クロック信号である。ＣＴＬはセレクタＳＥＬ２１に入力される制御信号である。セレクタＳＥＬ２１は、制御信号ＣＴＬが“１１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“１０”のとき遅延クロック信号ＣＬＫ０ｄ（１０）を出力する。また、セレクタＳＥＬ２１は、制御信号ＣＴＬが“０１”のとき遅延クロック信号ＣＬＫ０ｄ（０１）を出力し、制御信号ＣＴＬが“００”のとき遅延クロック信号ＣＬＫ０ｄ（００）を出力する。
【００４４】
ＣＬＫ０ｊは、制御信号ＣＴＬが常に“１１”であると仮定した場合に回路ブロックＣＢ２１のクロック入力ノードＮＡ２１に出力されるクロック信号である。ＣＬＫ０ｄ（１０）ｊは、制御信号ＣＴＬが常に“１０”であると仮定した場合にクロック入力ノードＮＡ２１に出力されるクロック信号である。ＣＬＫ０ｄ（０１）ｊは、制御信号ＣＴＬが常に“０１”であると仮定した場合にノードＮＡ２１に出力されるクロック信号であり、ＣＬＫ０ｄ（００）ｊは、制御信号ＣＴＬが常に“００”であると仮定した場合にノードＮＡ２１に出力されるクロック信号である。
【００４５】
ＣＬＫ０Ａは、回路ブロックＣＢ２１のクロック入力ノードＮＡ２１に出力されるクロック信号である。前述したセレクタＳＥＬ２１の選択出力によりクロック入力ノードＮＡ２１には、制御信号ＣＴＬが“１１”のときクロック信号ＣＬＫ０ｊが出力され、制御信号ＣＴＬが“１０”のときクロック信号ＣＬＫ０ｄ（１０）ｊが出力される。また、クロック入力ノードＮＡ１１には、制御信号ＣＴＬが“０１”のときクロック信号ＣＬＫ０ｄ（０１）ｊが出力され、制御信号ＣＴＬが“００”のときクロック信号ＣＬＫ０ｄ（００）ｊが出力される。
【００４６】
このように制御信号ＣＴＬが“１１”、“１０”、“０１”、“００”、“１１”、・・・と変化することで、クロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（１０）ｊ、ＣＬＫ０ｄ（０１）ｊ、ＣＬＫ０ｄ（００）ｊが順にクロック信号ＣＬＫ０Ａとして選択出力される。クロック信号ＣＬＫ０Ａとして選択出力されるときのクロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（１０）ｊ、ＣＬＫ０ｄ（０１）ｊ、ＣＬＫ０ｄ（００）ｊの基準クロック信号ＣＬＫ０の立ち上がりに対する位相変化量はすべてΔｔｄａとなる。したがって、クロック信号ＣＬＫ０Ａの位相変化量を等しくして出力先での立ち上がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００４７】
図７は、第１の実施形態における半導体装置の他の具体的な構成例を示す図である。図７に例示する半導体装置は、基準クロック信号ＣＬＫ０を８分周したクロック信号ＣＬＫ３を動作クロックとして動作する回路ブロックを有する半導体装置である。
【００４８】
図７において、ＤＬ３１〜ＤＬ３７は遅延回路であり、ＳＥＬ３１はセレクタである。また、ＤＩＶ３１は分周回路であり、ＣＢ３１、ＣＢ３２は回路ブロックである。回路ブロックＣＢ３１、ＣＢ３２は、例えばディジタル回路である。回路ブロックＣＢ３１は、基準クロック信号を動作クロックとして動作し、回路ブロックＣＢ３２は、基準クロック信号を８分周したクロック信号を動作クロックとして動作する。
【００４９】
遅延回路ＤＬ３１〜ＤＬ３７の各々は、ノードＮＤ３１より入力される基準クロック信号ＣＬＫ０が入力される。遅延回路ＤＬ３１は、基準クロック信号ＣＬＫ０に所定の遅延ｔｄ（１１０）を与えて遅延クロック信号ＣＬＫ０ｄ（１１０）として出力する。また、遅延回路ＤＬ３２、ＤＬ３３、ＤＬ３４は、それぞれ基準クロック信号ＣＬＫ０に所定の遅延ｔｄ（１０１）、ｔｄ（１００）、ｔｄ（０１１）を与え遅延クロック信号ＣＬＫ０ｄ（１０１）、ＣＬＫ０ｄ（１００）、ＣＬＫ０ｄ（０１１）として出力する。同様に、遅延回路ＤＬ３５、ＤＬ３６、ＤＬ３７は、それぞれ基準クロック信号ＣＬＫ０に所定の遅延ｔｄ（０１０）、ｔｄ（００１）、ｔｄ（０００）を与え遅延クロック信号ＣＬＫ０ｄ（０１０）、ＣＬＫ０ｄ（００１）、ＣＬＫ０ｄ（０００）として出力する。
【００５０】
各遅延回路ＤＬ３１〜ＤＬ３７で与えられる遅延ｔｄは、電源ノイズの影響を受けることで位相変化した基準クロック信号を出力先にそのまま供給した場合に、位相変化量を基準クロック信号の立ち上がりで見たとき一番大きな位相変化量に対する差分である。以下において、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１が状態Ａ、４分周したクロック信号ＣＬＫ２が状態Ｂ、及び８分周したクロック信号ＣＬＫ３が状態Ｃであることを｛Ａ，Ｂ，Ｃ｝で示す。また、クロック信号の状態について、“↑”は立ち上がり時を示し、“↓”は立ち下がりを示し、“１”は信号値が１であることを示し、“０”は信号値が０であることを示す。例えば図８の例において、｛↑，↑，↑｝である時における基準クロック信号の立ち上がりの位相変化量が最も大きく、Δｔｄａとする。また、｛↓，１，１｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｂとする。また、｛↑，↓，１｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｃ、｛↓，０，１｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｄ、｛↑，↑，↓｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｅとする。同様に、｛↓，１，０｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｆ、｛↑，↓，０｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｇ、｛↓，０，０｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｈとする。このとき、遅延ｔｄ（１１０）は（Δｔｄａ−Δｔｄｂ）である。また、遅延ｔｄ（１０１）は（Δｔｄａ−Δｔｄｃ）、遅延ｔｄ（１００）は（Δｔｄａ−Δｔｄｄ）、遅延ｔｄ（０１１）は（Δｔｄａ−Δｔｄｅ）である。同様に、遅延ｔｄ（０１０）は（Δｔｄａ−Δｔｄｆ）、遅延ｔｄ（００１）は（Δｔｄａ−Δｔｄｇ）、遅延ｔｄ（０００）は（Δｔｄａ−Δｔｄｈ）である。各遅延回路ＤＬ３１〜ＤＬ３７で与えられる遅延ｔｄは、例えば発生する電源ノイズを基準クロック信号に係る回路に与えた際に基準クロック信号にのるジッタをシミュレーション等により求めて決定される。
【００５１】
セレクタＳＥＬ３１は、ノードＮＤ３１より入力される基準クロック信号ＣＬＫ０が入力されるとともに、遅延回路ＤＬ３１〜ＤＬ３７から出力される遅延クロック信号ＣＬＫ０ｄ（ｘ）（ｘは“０００”〜“１１０”）が入力される。セレクタＳＥＬ３１は、入力される制御信号ＣＴＬ３１に応じて、基準クロック信号ＣＬＫ０及び遅延クロック信号ＣＬＫ０ｄ（ｘ）の内から１つのクロック信号を選択して出力する。セレクタＳＥＬ３１の出力（セレクタＳＥＬ３１より選択出力されたクロック信号）は、回路ブロックＣＢ３１のクロック入力ノードＮＡ３１を介して回路ブロックＣＢ３１に入力される。
【００５２】
分周回路ＤＩＶ３１は、基準クロック信号ＣＬＫ０が入力され、基準クロック信号ＣＬＫ０を８分周して出力する。分周回路ＤＩＶ３１の出力は、基準クロック信号ＣＬＫ０を８分周したクロック信号ＣＬＫ３として回路ブロックＣＢ３２のクロック入力ノードＮＢ３１を介して回路ブロックＣＢ３２に入力される。なお、図２に示した例と同様にして、分周回路ＤＩＶ３１によって８分周されたクロック信号ＣＬＫ３と、その過程で得られる４分周されたクロック信号ＣＬＫ２及び２分周されたクロック信号ＣＬＫ１とを制御信号ＣＴＬとして利用するようにしても良い。この場合には、例えば上位ビット側からクロック信号ＣＬＫ３、ＣＬＫ２、ＣＬＫ１とする３ビットの制御信号ＣＴＬとして供給すれば良い。
【００５３】
図８は、図７に示した半導体装置の動作例を示すタイミングチャートである。図８には伝搬遅延が０〜Ｔ（Ｔは基準クロック信号ＣＬＫ０の周期）である場合の例を示している。図８において、ＣＬＫ０はノードＮＤ３１より入力される基準クロック信号（周期Ｔ）であり、ＣＬＫ１は基準クロック信号ＣＬＫ０を２分周したクロック信号（周期２Ｔ）である。また、ＣＬＫ２は基準クロック信号ＣＬＫ０を４分周したクロック信号（周期４Ｔ）であり、ＣＬＫ３は基準クロック信号ＣＬＫ０を８分周したクロック信号（周期８Ｔ）である。
【００５４】
ＣＬＫ０ｄ（ｘ）（ｘはバイナリ表記で“０００”〜“１１０”）は、遅延回路ＤＬ３１〜ＤＬ３７から出力される遅延クロック信号である。ＣＴＬはセレクタＳＥＬ３１に入力される制御信号である。セレクタＳＥＬ３１は、制御信号ＣＴＬが“１１１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“ｘ”のとき遅延クロック信号ＣＬＫ０ｄ（ｘ）を出力する。
【００５５】
また、ＣＬＫ０ｊは、制御信号ＣＴＬが常に“１１１”であると仮定した場合に回路ブロックＣＢ３１のクロック入力ノードＮＡ３１に出力されるクロック信号である。ＣＬＫ０ｄ（ｘ）ｊは、制御信号ＣＴＬが常に“ｘ”であると仮定した場合に回路ブロックＣＢ３１のクロック入力ノードＮＡ３１に出力されるクロック信号である。
【００５６】
ＣＬＫ０Ａは、回路ブロックＣＢ３１のクロック入力ノードＮＡ３１に出力されるクロック信号である。セレクタＳＥＬ３１によりクロック入力ノードＮＡ３１には、制御信号ＣＴＬが“１１１”のときクロック信号ＣＬＫ０ｊが出力され、制御信号ＣＴＬが“ｘ”のときクロック信号ＣＬＫ０ｄ（ｘ）ｊが出力される。図８に示すように制御信号ＣＴＬが順に変化することで、クロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（１１０）ｊ、ＣＬＫ０ｄ（１０１）ｊ、ＣＬＫ０ｄ（１００）ｊ、ＣＬＫ０ｄ（０１１）ｊ、ＣＬＫ０ｄ（０１０）ｊ、ＣＬＫ０ｄ（００１）ｊ、ＣＬＫ０ｄ（０００）ｊが順にクロック信号ＣＬＫ０Ａとして選択出力される。
【００５７】
クロック信号ＣＬＫ０Ａとして選択出力されるとき、出力されるクロック信号の基準クロック信号ＣＬＫ０の立ち上がりに対する位相変化量はすべてΔｔｄａである。したがって、クロック信号ＣＬＫ０Ａの位相変化量を等しくして出力先での立ち上がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００５８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
前述した第１の実施形態では立ち上がりで見た基準クロック信号の周期を等しくしているが、以下に説明する第２の実施形態は立ち上がりで見た基準クロック信号の周期を等しくするとともに立ち下がりで見た基準クロック信号の周期を等しくするものである。
【００５９】
図９は、第２の実施形態における半導体装置の構成例を示すブロック図である。なお、第２の実施形態における半導体装置は、基準クロック信号の立ち下がりが電源ノイズの影響を受けることのない伝搬遅延が０〜Ｔ／２（Ｔは基準クロック信号の周期）の条件で適用可能である。図９において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００６０】
図９において、ＡＮＤ１、ＡＮＤ２、・・・、ＡＮＤ（ｎ−１）はＡＮＤ回路（論理積演算回路）である。ｉを１〜（ｎ−１）の整数値をとる添え字として、ＡＮＤ回路ＡＮＤｉは、遅延回路ＤＬｉに対応して設けられる。ＡＮＤ回路ＡＮＤｉは、ノードＮＤ１より入力される基準クロック信号及び遅延回路ＤＬｉの出力が入力され、その演算結果を遅延クロック信号としてセレクタＳＥＬ１に出力する。つまり、ＡＮＤ回路ＡＮＤｉは、基準クロック信号が“１”である期間において遅延回路ＤＬｉにより所定の遅延を与えた基準クロック信号を遅延クロック信号として出力し、基準クロック信号が“０”である期間において“０”を遅延クロック信号として出力する。
【００６１】
したがって、セレクタＳＥＬ１に供給される遅延クロック信号は、基準クロック信号に対して、立ち上がりにおいて所定の遅延が与えられ、かつ立ち下がりにおいて遅延のない信号となる。これにより、基準クロック信号の出力先での位相変化量を等しくし、出力先での基準クロック信号の立ち上がり及び立ち下がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００６２】
以下、第２の実施形態における半導体装置の具体例について説明する。なお、以下に説明する例においても、基準クロック信号をｎ分周したクロック信号を動作クロックとして動作する回路ブロックでは、クロック信号の立ち上がりで動作する回路の規模が立ち下がりで動作する回路の規模より大きいものとする。
【００６３】
図１０は、第２の実施形態における半導体装置の具体的な構成例を示す図である。図１０に例示する半導体装置は、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１を動作クロックとして動作する回路ブロックを有する半導体装置である。図１０において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００６４】
図１０において、ＡＮＤ１１はＡＮＤ回路である。ＡＮＤ回路ＡＮＤ１１は、ノードＮＤ１１より入力される基準クロック信号ＣＬＫ０、及び遅延回路ＤＬ１１から出力される遅延クロック信号ＣＬＫ０ｄが入力され、その論理積演算結果を遅延クロック信号ＣＬＫ０ｄｍとしてセレクタＳＥＬ１１に出力する。セレクタＳＥＬ１１は、入力される制御信号ＣＴＬ１１に応じて、基準クロック信号ＣＬＫ０又は遅延クロック信号ＣＬＫ０ｄｍを選択して出力する。
【００６５】
図１１は、図１０に示した半導体装置の動作例を示すタイミングチャートである。図１１において、図３に示した信号に対応する信号には同一の符号を付し、重複する説明は省略する。また、基準クロック信号の立ち上がりに関しては、第１の実施形態と同様であるので説明は省略する。
【００６６】
図１１において、ＣＬＫ０ｄｍは、ＡＮＤ回路ＡＮＤ１１から出力される遅延クロック信号である。図１０に示した半導体装置において、セレクタＳＥＬ１１は、制御信号ＣＴＬが“１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“０”のとき遅延クロック信号ＣＬＫ０ｄｍを出力する。ＣＬＫ０ｄｊｍは、制御信号ＣＴＬが常に“０”である（セレクタＳＥＬ１１から遅延クロック信号ＣＬＫ０ｄｍが常に出力される）と仮定した場合に、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１に出力されるクロック信号である。
【００６７】
図１１に示すように、遅延クロック信号ＣＬＫ０ｄｍは、立ち上がりについて遅延ｔｄが与えられるが、立ち下がりについては遅延がなく基準クロック信号ＣＬＫ０に同期している。また、クロック信号ＣＬＫ０ｄｊｍは、クロック入力ノードＮＡ１１に出力されたと仮定した場合の電源ノイズの影響を受けた遅延クロック信号ＣＬＫ０ｄｍに相当するが、立ち下がりについては電源ノイズの影響を受けず位相の変化を生じない。なお、クロック信号ＣＬＫ０ｊも、立ち下がりについては電源ノイズの影響を受けず位相の変化を生じない。したがって、クロック信号ＣＬＫ０Ａとして選択出力されるクロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄｊｍの立ち下がりは、基準クロック信号ＣＬＫ０に同期したものとなる。
【００６８】
これにより、クロック信号ＣＬＫ０Ａの立ち上がり及び立ち下がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００６９】
図１２は、第２の実施形態における半導体装置の他の具体的な構成例を示す図である。図１２に例示する半導体装置は、基準クロック信号ＣＬＫ０を４分周したクロック信号ＣＬＫ２を動作クロックとして動作する回路ブロックを有する半導体装置である。図１２において、図４に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００７０】
図１２において、ＡＮＤ２１、ＡＮＤ２２、ＡＮＤ２３はＡＮＤ回路である。ＡＮＤ回路ＡＮＤ２１は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０及び遅延回路ＤＬ２１から出力される遅延クロック信号ＣＬＫ０ｄ（１０）が入力され、その演算結果を遅延クロック信号ＣＬＫ０ｄ（１０）ｍとしてセレクタＳＥＬ２１に出力する。ＡＮＤ回路ＡＮＤ２２は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０及び遅延回路ＤＬ２２から出力される遅延クロック信号ＣＬＫ０ｄ（０１）が入力され、その演算結果を遅延クロック信号ＣＬＫ０ｄ（０１）ｍとしてセレクタＳＥＬ２１に出力する。ＡＮＤ回路ＡＮＤ２３は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０及び遅延回路ＤＬ２３から出力される遅延クロック信号ＣＬＫ０ｄ（００）が入力され、その演算結果を遅延クロック信号ＣＬＫ０ｄ（００）ｍとしてセレクタＳＥＬ２１に出力する。セレクタＳＥＬ２１は、入力される制御信号ＣＴＬ２１に応じて、基準クロック信号ＣＬＫ０、及び遅延クロック信号ＣＬＫ０ｄ（１０）ｍ、ＣＬＫ０ｄ（０１）ｍ、ＣＬＫ０ｄ（００）ｍの内から１つのクロック信号を選択して出力する。
【００７１】
図１３は、図１２に示した半導体装置の動作例を示すタイミングチャートである。図１２において、図５等に示した信号に対応する信号には同一の符号を付し、重複する説明は省略する。また、基準クロック信号の立ち上がりに関しては、第１の実施形態と同様であるので説明は省略する。
【００７２】
図１３において、ＣＬＫ０ｄ（１０）ｍ、ＣＬＫ０ｄ（０１）ｍ、ＣＬＫ０ｄ（００）ｍは、ＡＮＤ回路ＡＮＤ２１、ＡＮＤ２２、ＡＮＤ２３から出力される遅延クロック信号である。図１２に示した半導体装置において、セレクタＳＥＬ２１は、制御信号ＣＴＬが“１１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“１０”のとき遅延クロック信号ＣＬＫ０ｄ（１０）ｍを出力する。また、セレクタＳＥＬ２１は、制御信号ＣＴＬが“０１”のとき遅延クロック信号ＣＬＫ０ｄ（０１）ｍを出力し、制御信号ＣＴＬが“００”のとき遅延クロック信号ＣＬＫ０ｄ（００）ｍを出力する。
【００７３】
ＣＬＫ０ｄ（１０）ｊｍは、制御信号ＣＴＬが常に“１０”であると仮定した場合にクロック入力ノードＮＡ２１に出力されるクロック信号である。ＣＬＫ０ｄ（０１）ｊｍは、制御信号ＣＴＬが常に“０１”であると仮定した場合にノードＮＡ２１に出力されるクロック信号であり、ＣＬＫ０ｄ（００）ｊｍは、制御信号ＣＴＬが常に“００”であると仮定した場合にノードＮＡ２１に出力されるクロック信号である。
【００７４】
図１３に示すように、遅延クロック信号ＣＬＫ０ｄ（１０）ｍ、ＣＬＫ０ｄ（０１）ｍ、ＣＬＫ０ｄ（００）ｍは、立ち上がりについては所定の遅延が与えられるが、立ち下がりについては遅延がなく基準クロック信号ＣＬＫ０に同期している。また、立ち下がりについては電源ノイズの影響を受けないので、クロック信号ＣＬＫ０ｄ（１０）ｊｍ、ＣＬＫ０ｄ（０１）ｊｍ、ＣＬＫ０ｄ（００）ｊｍは位相の変化を生じない。なお、クロック信号ＣＬＫ０ｊも、立ち下がりについては電源ノイズの影響を受けず位相の変化を生じない。したがって、クロック信号ＣＬＫ０Ａとして選択出力されるクロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（１０）ｊｍ、ＣＬＫ０ｄ（０１）ｊｍ、ＣＬＫ０ｄ（００）ｊｍの立ち下がりは、基準クロック信号ＣＬＫ０に同期したものとなる。よって、クロック信号ＣＬＫ０Ａの立ち上がり及び立ち下がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００７５】
図１４は、第２の実施形態における半導体装置の他の具体的な構成例を示す図である。図１４に例示する半導体装置は、基準クロック信号ＣＬＫ０を８分周したクロック信号ＣＬＫ３を動作クロックとして動作する回路ブロックを有する半導体装置である。図１４において、図７に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図１４において、ＡＮＤ３１〜ＡＮＤ３７はＡＮＤ回路である。ＡＮＤ回路ＡＮＤ３１〜ＡＮＤ３７の各々は、ノードＮＤ３１より入力される基準クロック信号ＣＬＫ０が入力されるとともに、対応する遅延回路ＤＬ３１〜ＤＬ３７からの遅延クロック信号ＣＬＫ０ｄ（ｘ）（ｘは“０００”〜“１１０”）が入力される。ＡＮＤ回路ＡＮＤ３１〜ＡＮＤ３７は、基準クロック信号ＣＬＫ０と遅延クロック信号ＣＬＫ０ｄ（ｘ）との論理積演算結果を遅延クロック信号ＣＬＫ０ｄ（ｘ）ｍとしてセレクタＳＥＬ３１に出力する。セレクタＳＥＬ３１は、入力される制御信号ＣＴＬ３１に応じて、基準クロック信号ＣＬＫ０、及び遅延クロック信号ＣＬＫ０ｄ（ｘ）ｍの内から１つのクロック信号を選択して出力する。
【００７６】
図１５は、図１４に示した半導体装置の動作例を示すタイミングチャートである。図１５において、図８に示した信号に対応する信号には同一の符号を付し、重複する説明は省略する。また、基準クロック信号の立ち上がりに関しては、第１の実施形態と同様であるので説明は省略する。
【００７７】
図１５において、ＣＬＫ０ｄ（ｘ）ｍ（ｘは“０００”〜“１１０”）は、ＡＮＤ回路ＡＮＤ３１〜ＡＮＤ３７から出力される遅延クロック信号である。図１４に示した半導体装置において、セレクタＳＥＬ３１は、制御信号ＣＴＬが“１１１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“ｘ”のとき遅延クロック信号ＣＬＫ０ｄ（ｘ）ｍを出力する。ＣＬＫ０ｄ（ｘ）ｊｍは、制御信号ＣＴＬが常に“ｘ”であると仮定した場合にクロック入力ノードＮＡ３１に出力されるクロック信号である。
【００７８】
図１５に示すように、遅延クロック信号ＣＬＫ０ｄ（ｘ）ｍの各々は、立ち上がりについては所定の遅延が与えられるが、立ち下がりについては遅延がなく基準クロック信号ＣＬＫ０に同期している。また、立ち下がりについては電源ノイズの影響を受けないので、クロック信号ＣＬＫ０ｄ（ｘ）ｊｍの各々は位相の変化を生じない。なお、クロック信号ＣＬＫ０ｊも、立ち下がりについては電源ノイズの影響を受けず位相の変化を生じない。したがって、クロック信号ＣＬＫ０Ａとして選択出力されるクロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（ｘ）ｊｍの各々の立ち下がりは、基準クロック信号ＣＬＫ０に同期したものとなる。よって、クロック信号ＣＬＫ０Ａの立ち上がり及び立ち下がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。
【００７９】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００８０】
（付記１）
第１のクロック信号で動作する第１の回路部と、
前記第１のクロック信号をｎ分周（ｎは２以上の整数）した第２のクロック信号で動作する第２の回路部と、
前記第１のクロック信号に所定の遅延を与える１つ又は複数の遅延回路と、
前記第１のクロック信号及び前記遅延回路により遅延が与えられた前記第１のクロック信号が入力され、入力される複数のクロック信号の内から制御信号に応じて１つのクロック信号を選択して前記第１の回路部に出力するセレクタとを備えることを特徴とする半導体装置。
（付記２）前記遅延回路は、（ｎ−１）個設けられ、
前記セレクタは、前記第１のクロック信号及び（ｎ−１）個の前記遅延回路により遅延が与えられた前記第１のクロック信号を、前記第１のクロック信号の周期毎に順次選択し出力することを特徴とする付記１記載の半導体装置。
（付記３）前記遅延回路の各々に対応して設けられ、前記第１のクロック信号及び対応する前記遅延回路により遅延が与えられた前記第１のクロック信号が入力されて論理積演算し、演算結果を前記セレクタに出力する論理積演算回路を備え、
前記セレクタは、前記第１のクロック信号及び前記論理積演算回路の出力が入力され、入力される前記第１のクロック信号及び前記論理積演算回路の出力の内からいずれか１つを選択して前記第１の回路部に出力することを特徴とする付記１又は２記載の半導体装置。
（付記４）前記第２のクロック信号は、前記第１のクロック信号を２m分周（ｍは１以上の整数）したクロック信号であることを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記５）前記遅延回路が与える遅延は、前記第２の回路部の動作に伴い発生したノイズによって位相変化した前記第１のクロック信号を前記第１の回路部に供給した場合に、前記第１のクロック信号の連続したｎ周期での前記第１のクロック信号の立ち上がりにおける位相変化量の最大の位相変化量に対する差分であることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記６）前記遅延回路は、前記第２のクロック信号の立ち上がり及び立ち下がりにおけるノイズによって生じる前記第１のクロック信号の位相変化の差を、前記第１の回路部で同じになるように前記第１のクロック信号に遅延を与えることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記７）前記制御信号は、前記第１のクロック信号を分周したクロック信号に基づいて生成されることを特徴とする付記１〜６の何れか１項に記載の半導体装置。
【符号の説明】
【００８１】
ＤＬｉ 遅延回路
ＳＥＬｉ セレクタ
ＤＩＶｉ 分周回路
ＣＢｉ 回路ブロック
ＣＴＬｉ 制御信号
ＡＮＤｉ 論理積演算回路（ＡＮＤ回路）
【特許請求の範囲】
【請求項１】
第１のクロック信号で動作する第１の回路部と、
前記第１のクロック信号をｎ分周（ｎは２以上の整数）した第２のクロック信号で動作する第２の回路部と、
前記第１のクロック信号に所定の遅延を与える１つ又は複数の遅延回路と、
前記第１のクロック信号及び前記遅延回路により遅延が与えられた前記第１のクロック信号が入力され、入力される複数のクロック信号の内から制御信号に応じて１つのクロック信号を選択して前記第１の回路部に出力するセレクタとを備えることを特徴とする半導体装置。
【請求項２】
前記遅延回路は、（ｎ−１）個設けられ、
前記セレクタは、前記第１のクロック信号及び（ｎ−１）個の前記遅延回路により遅延が与えられた前記第１のクロック信号を、前記第１のクロック信号の周期毎に順次選択し出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記遅延回路の各々に対応して設けられ、前記第１のクロック信号及び対応する前記遅延回路により遅延が与えられた前記第１のクロック信号が入力されて論理積演算し、演算結果を前記セレクタに出力する論理積演算回路を備え、
前記セレクタは、前記第１のクロック信号及び前記論理積演算回路の出力が入力され、入力される前記第１のクロック信号及び前記論理積演算回路の出力の内からいずれか１つを選択して前記第１の回路部に出力することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記遅延回路が与える遅延は、前記第２の回路部の動作に伴い発生したノイズによって位相変化した前記第１のクロック信号を前記第１の回路部に供給した場合に、前記第１のクロック信号の連続したｎ周期での前記第１のクロック信号の立ち上がりにおける位相変化量の最大の位相変化量に対する差分であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記制御信号は、前記第１のクロック信号を分周したクロック信号に基づいて生成されることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項１】
第１のクロック信号で動作する第１の回路部と、
前記第１のクロック信号をｎ分周（ｎは２以上の整数）した第２のクロック信号で動作する第２の回路部と、
前記第１のクロック信号に所定の遅延を与える１つ又は複数の遅延回路と、
前記第１のクロック信号及び前記遅延回路により遅延が与えられた前記第１のクロック信号が入力され、入力される複数のクロック信号の内から制御信号に応じて１つのクロック信号を選択して前記第１の回路部に出力するセレクタとを備えることを特徴とする半導体装置。
【請求項２】
前記遅延回路は、（ｎ−１）個設けられ、
前記セレクタは、前記第１のクロック信号及び（ｎ−１）個の前記遅延回路により遅延が与えられた前記第１のクロック信号を、前記第１のクロック信号の周期毎に順次選択し出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記遅延回路の各々に対応して設けられ、前記第１のクロック信号及び対応する前記遅延回路により遅延が与えられた前記第１のクロック信号が入力されて論理積演算し、演算結果を前記セレクタに出力する論理積演算回路を備え、
前記セレクタは、前記第１のクロック信号及び前記論理積演算回路の出力が入力され、入力される前記第１のクロック信号及び前記論理積演算回路の出力の内からいずれか１つを選択して前記第１の回路部に出力することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記遅延回路が与える遅延は、前記第２の回路部の動作に伴い発生したノイズによって位相変化した前記第１のクロック信号を前記第１の回路部に供給した場合に、前記第１のクロック信号の連続したｎ周期での前記第１のクロック信号の立ち上がりにおける位相変化量の最大の位相変化量に対する差分であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記制御信号は、前記第１のクロック信号を分周したクロック信号に基づいて生成されることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１６００９７（Ｐ２０１１−１６００９７Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−１８７８７（Ｐ２０１０−１８７８７）
【出願日】平成２２年１月２９日（２０１０．１．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２２年１月２９日（２０１０．１．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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