半導体記憶装置
【課題】１つの実施形態は、例えば、信号線の波形を観測するための検査用電極を容易に設けることができる半導体記憶装置を提供することを目的とする。
【解決手段】１つの実施形態によれば、メモリセルアレイと、複数の信号線と、複数の信号線引き出し部とを備えた半導体記憶装置が提供される。メモリセルアレイでは、複数のメモリセルが配列されている。複数の信号線は、複数のメモリセルに接続されている。複数の信号線引き出し部は、メモリセルアレイの周辺に配され、複数の信号線に接続されている。複数の信号線引き出し部のそれぞれは、プラグを電極として有する。プラグは、上面及び側面が保護膜で覆われている。
【解決手段】１つの実施形態によれば、メモリセルアレイと、複数の信号線と、複数の信号線引き出し部とを備えた半導体記憶装置が提供される。メモリセルアレイでは、複数のメモリセルが配列されている。複数の信号線は、複数のメモリセルに接続されている。複数の信号線引き出し部は、メモリセルアレイの周辺に配され、複数の信号線に接続されている。複数の信号線引き出し部のそれぞれは、プラグを電極として有する。プラグは、上面及び側面が保護膜で覆われている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、小型大容量の情報記録再生装置（記憶装置）の需要が急速に拡大してきている。その中でも、ＮＡＮＤ型フラッシュメモリ及び小型ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）は、急速な記録密度の進化を遂げ、大きな市場を形成するに至っている。このような状況の下、記録密度の限界を大幅に超えることを目指した新規メモリのアイデアが幾つか提案されている。その中で、低抵抗状態と高抵抗状態とを有する抵抗変化材料を用いた不揮発性半導体メモリが注目されている。
【０００３】
このような不揮発性半導体メモリでは、複数のビット線と複数のワード線との交差する位置に複数のメモリセルが配列されたメモリセルアレイにおいて、メモリセルの微細化によるメモリセルアレイの記録密度を高めることが期待されている。
【０００４】
一方、メモリセルのデバックをする際、チップのパッドからの出力だけでは回路上の不良箇所を特定できないことが多い。デバックを容易にするためには、ビット線やワード線などの信号線の波形について、可能な限り観測する必要がある。そのためには、各信号線に電気的に接続された金属片を最上配線層で形成しておき、不良が発生したら不良ビットの信号線に接続された金属片をＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）により選択に露出する穴を形成するとともに、その穴に導電物質を埋め込んでプローブ用の電極を形成し、プローブ用の電極にピコプローブの針を当てて、その信号線の波形を観測することが必要である。
【０００５】
しかし、メモリセルの微細化が進むと、ビット線やワード線のスペースが狭くなるので、ビット線やワード線などの信号線の波形を観測するための金属片を設けることが困難になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−７７３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
１つの実施形態は、例えば、信号線の波形を観測するための電極を容易に設けることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
１つの実施形態によれば、メモリセルアレイと、複数の信号線と、複数の信号線引き出し部とを備えた半導体記憶装置が提供される。メモリセルアレイでは、複数のメモリセルが配列されている。複数の信号線は、複数のメモリセルに接続されている。複数の信号線引き出し部は、メモリセルアレイの周辺に配され、複数の信号線に接続されている。複数の信号線引き出し部のそれぞれは、プラグを電極として有する。プラグは、上面及び側面が保護膜で覆われている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態にかかる半導体記憶装置の構成を示す図。
【図２】第１の実施形態におけるメモリセルアレイの構成を示す図。
【図３】第１の実施形態における信号線引き出し領域の断面構成を示す図。
【図４】第１の実施形態における信号線引き出し領域のレイアウト構成を示す図。
【図５】第１の実施形態における信号線引き出し領域のレイアウト構成を示す図。
【図６】第１の実施形態による効果を示す図。
【図７】第１の実施形態による効果を示す図。
【図８】第２の実施形態における信号線引き出し領域のレイアウト構成を示す図。
【図９】第２の実施形態における信号線引き出し領域のレイアウト構成を示す図。
【図１０】比較例における信号線引き出し領域の断面構成を示す図。
【図１１】比較例における信号線引き出し領域のレイアウト構成を示す図。
【図１２】比較例における信号線引き出し領域のレイアウト構成を示す図。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１１】
（第１の実施形態）
第１の実施形態にかかる半導体記憶装置１００について図１及び図２を用いて説明する。図１は、半導体記憶装置１００の構成を示す図である。図２は、メモリセルアレイ１の構成を示す図である。
【００１２】
半導体記憶装置１００は、メモリセルアレイ１、複数のワード線ＷＬ１〜ＷＬ３、ワード線ドライバ３、複数のビット線ＢＬ１、ＢＬ２、カラム制御回路４、ロウ制御回路２、を備える。
【００１３】
メモリセルアレイ１では、図２に示すように、複数のメモリセルＭＣが３次元的に配列されている。すなわち、複数のワード線ＷＬ１１〜ＷＬ１３と複数のビット線ＢＬ１１〜ＢＬ１３との交差する位置に複数のメモリセルＭＣが２次元的に配列されている。同様に、複数のビット線ＢＬ１１〜ＢＬ１３と複数のワード線ＷＬ２１〜ＷＬ２３との交差する位置に複数のメモリセルＭＣが２次元的に配列されている。このように２次元的な配列（メモリ層）が積層されることで３次元的な配列が実現されている。メモリセルＭＣは、例えば、抵抗変化層及びダイオード層が積層されたものであってもよい。すなわち、半導体記憶装置１００は、クロスポイント型のメモリセルアレイ１を有するＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であってもよい。
【００１４】
図２に示す複数のワード線ＷＬ１１〜ＷＬ３３は、複数のメモリセルＭＣの間を行（ロウ）に沿った方向へ延びている。
【００１５】
図１に示すロウ制御回路２及びワード線ドライバ３は、メモリセルアレイ１のワード線ＷＬの延在方向に隣接する位置に設けられている。ロウ制御回路２は、ワード線ドライバ３を介してワード線ＷＬを駆動する。例えば、ロウ制御回路２は、ワード線ドライバ３を介して、ワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、およびメモリセルからのデータ読み出しに必要な電圧を印加する。
【００１６】
なお、ワード線ドライバ３は、後述のようにワード線の信号を引き出すためのワード線引き出し領域を含む。
【００１７】
図２に示す複数のビット線ＢＬ１１〜ＢＬ２３は、複数のメモリセルＭＣの間を列（カラム）に沿った方向へ延びている。
【００１８】
図１に示すカラム制御回路４、ビット線ドライバ５、及びセンスアンプ６は、メモリセルアレイ１のビット線ＢＬの延在方向に隣接する位置に設けられている。カラム制御回路４は、ビット線ドライバ５を介してビット線ＢＬを駆動する。例えば、カラム制御回路４は、ビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、およびメモリセルからのデータ読み出しを行う。また、カラム制御回路４は、センスアンプ６を介して、読み出されたデータを増幅してデータ入出力バッファ７へ出力させる。
【００１９】
なお、ビット線ドライバ５は、後述のようにビット線の信号を引き出すためのビット線引き出し領域を含む。
【００２０】
データ入出力バッファ７は、外部のホスト（図示せず）に外部Ｉ／Ｏ線を介して接続され、書き込みデータ（データ信号）の受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ７は、受け取った書き込みデータ（データ信号）をカラム制御回路４に送り、カラム制御回路４から読み出したデータを受け取って外部に出力する。
【００２１】
アドレスバッファ１０は、外部から供給されたアドレス信号を、ステートマシン９からの指令に応じてカラム制御回路４およびロウ制御回路２に送る。
【００２２】
コマンドインターフェイス８は、ホストから供給されたコマンド信号を受け、データ入出力バッファ７に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン９に転送する。ステートマシン９は、この不揮発性記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理などを行う。また、外部のホストは、ステートマシン９が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００２３】
また、ステートマシン９によってパルス生成回路１１が制御される。この制御により、パルス生成回路１１は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路４およびロウ制御回路２で選択された任意の配線へ転送することが可能である。
【００２４】
次に、信号線引き出し領域の断面構成について図３を用いて説明する。信号線引き出し領域は、上記のように、ビット線ドライバ５内のビット線引き出し領域と、ワード線ドライバ３内のワード線引き出し領域とを含む。図３（ａ）は、図１のＹ−Ｙ’断面図であり、ビット線引き出し領域の断面構成を示す図である。図３（ｂ）は、図１のＸ−Ｘ’断面図であり、ワード線引き出し領域の断面構成を示す図である。
【００２５】
図３（ａ）に示すように、ビット線引き出し領域には、複数のフックアップ（複数のビット線引き出し部）ＦＡ１〜ＦＡ４が配されている。すなわち、複数のフックアップＦＡ１〜ＦＡ４は、メモリセルアレイ１のビット線ＢＬの延在方向（第１の側）に隣接するビット線ドライバ５内に設けられている（図１参照）。複数のフックアップＦＡ１〜ＦＡ４は、複数のビット線ＢＬ１〜ＢＬ４に接続されている。
【００２６】
フックアップＦＡ１では、配線層Ｍ０の導電パターンＭ０１、プラグ層Ｖ１のプラグＶ１１、配線層Ｍ１の導電パターンＭ１１、プラグ層Ｖ２のプラグＶ２１、プラグ層ＺＣのプラグＺＣ１、配線層ＷＬ３の導電パターン、プラグ層Ｖ３のプラグＶ３１が順に積層されている。各プラグ層は、例えば、タングステンを主成分とする金属で形成されている。各配線層は、例えば、アルミニウムを主成分とする金属で形成されている。
【００２７】
プラグＺＣ１は、上部と下部との間にビット線ＢＬ１が接続されている。これにより、フックアップＦＡ１は、ビット線ＢＬ１の信号を垂直方向に引き回してプラグＶ３１へ引き出すことができるようになっている。すなわち、プラグＶ３１は、上面及び側面が保護膜ＰＦで覆われた検査用電極として設けられており、ビット線ＢＬ１が不良ビットに接続されていることが分かった場合にＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）により選択的に露出され、その上にプローブ用の電極が形成される（図６、図７参照）。
【００２８】
同様に、他のフックアップＦＡ２〜ＦＡ４は、それぞれ、ビット線ＢＬ２〜ＢＬ４に接続され、ビット線ＢＬ２〜ＢＬ４の信号を引き回してプラグＶ３２〜Ｖ３４へ引き出すことができるようになっている。
【００２９】
図３（ｂ）に示すように、ワード線引き出し領域には、複数のフックアップ（複数のワード線引き出し部）ＦＡ５、ＦＡ６が配されている。すなわち、複数のフックアップＦＡ５、ＦＡ６は、メモリセルアレイ１のワード線ＷＬの延在方向（第２の側）に隣接するワード線ドライバ３内に設けられている（図１参照）。複数のフックアップＦＡ５、ＦＡ６は、複数のワード線ＷＬ１〜ＷＬ３に接続されている。
【００３０】
フックアップＦＡ５では、配線層Ｍ０の導電パターンＭ０５、プラグ層Ｖ１のプラグＶ１５、配線層Ｍ１の導電パターンＭ１５、プラグ層Ｖ２のプラグＶ２５、プラグ層ＺＣのプラグＺＣ５、配線層ＷＬ３の導電パターン、プラグ層Ｖ３のプラグＶ３５が順に積層されている。各プラグ層は、例えば、タングステンを主成分とする金属で形成されている。各配線層は、例えば、アルミニウムを主成分とする金属で形成されている。
【００３１】
プラグＺＣ５は、上部と下部との間にワード線ＷＬ３が接続され、下部とプラグＶ２５との間にワード線ＷＬ１が接続され、上部とプラグＶ３５との間にワード線ＷＬ３が接続されている。これにより、フックアップＦＡ５は、ワード線ＷＬ１又はＷＬ３の信号を垂直方向に引き回してプラグＶ３５へ引き出すことができるようになっている。すなわち、プラグＶ３５は、上面及び側面が保護膜ＰＦで覆われた検査用電極として設けられており、ワード線ＷＬ１又はＷＬ３が不良ビットに接続されていることが分かった場合にＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）により選択的に露出され、その上にプローブ用の電極が形成される（図６、図７参照）。
【００３２】
同様に、他のフックアップＦＡ６は、ワード線ＷＬ２に接続され、ワード線ＷＬ２の信号を引き回してプラグＶ３６へ引き出すことができるようになっている。
【００３３】
次に、信号線引き出し領域のレイアウト構成について図４及び図５を用いて説明する。信号線引き出し領域は、上記のように、ビット線ドライバ５内のビット線引き出し領域と、ワード線ドライバ３内のワード線引き出し領域とを含む。図４は、図１のＹ−Ｙ’に沿った部分の平面図であり、ビット線引き出し領域のレイアウト構成を示す図である。図５は、図１のＸ−Ｘ’に沿った部分の平面図であり、ワード線引き出し領域のレイアウト構成を示す図である。
【００３４】
図４に示すように、ビット線引き出し領域では、複数のフックアップＦＡ１〜ＦＡ４は、接続されるべきビット線ＢＬ１１、ＢＬ２１、ＢＬ３１、ＢＬ４１と、それに隣接するビット線ＢＬ１２、ＢＬ２２、ＢＬ３２、ＢＬ４２との間に配されている。複数のフックアップＦＡ１〜ＦＡ４は、接続されるべきビット線ＢＬ１１、ＢＬ２１、ＢＬ３１、ＢＬ４１に沿って配列されている。すなわち、ビット線ＢＬ１１、ＢＬ２１、ＢＬ３１、ＢＬ４１は、それぞれ、例えば逆Ｌ字型の接続用パターンＢＬ１１ａ、ＢＬ２１ａ、ＢＬ３１ａ、ＢＬ４１ａを介してプラグＺＣ１、ＺＣ２、ＺＣ３、ＺＣ４の上部と下部との間に接続されている。また、フックアップＦＡ１〜ＦＡ４では、プラグＺＣ１、ＺＣ２、ＺＣ３、ＺＣ４に重なる位置に、それぞれ、プラグＶ３１、Ｖ３２、Ｖ３３、Ｖ３４が配されている。このように、検査用電極としての各プラグＶ３１〜Ｖ３４は、平面視において、両側のビット線ＢＬ１１〜ＢＬ４１、ＢＬ１２〜ＢＬ４２と干渉しない位置に配されている。なお、ビット線ＢＬ１１〜ＢＬ４１は、平面視において互いに重なる位置を延びている。同様に、ビット線ＢＬ１２〜ＢＬ４２は、平面視において互いに重なる位置を延びている。
【００３５】
図５に示すように、ワード線引き出し領域では、複数のフックアップＦＡ５、ＦＡ６は、接続されるべきワード線ＷＬ１１、ＷＬ２１、ＷＬ３１と、それに隣接するワード線ＷＬ１２、ＷＬ２２、ＷＬ３２との間に配されている。複数のフックアップＦＡ５、ＦＡ６は、接続されるべきワード線ＷＬ１１、ＷＬ２１、ＷＬ３１に沿って配列されている。すなわち、ワード線ＷＬ１１、ＷＬ２１、ＷＬ３１は、それぞれ、例えば横Ｌ字型の接続用パターンＷＬ１１ａ、ＷＬ２１ａ、ＷＬ３１ａを介してプラグＺＣ５、ＺＣ６の上部と下部との間に接続されている。また、フックアップＦＡ５、ＦＡ６では、プラグＺＣ５、ＺＣ６に重なる位置に、それぞれ、プラグＶ３５、Ｖ３６が配されている。このように、検査用電極としての各プラグＶ３５、Ｖ３６は、平面視において、両側のワード線ＷＬ１１〜ＷＬ３１、ＷＬ１２〜ＷＬ３２と干渉しない位置に配されている。なお、ワード線ＷＬ１１〜ＷＬ３１は、平面視において互いに重なる位置を延びている。同様に、ワード線ＷＬ１２〜ＷＬ３２は、平面視において互いに重なる位置を延びている。
【００３６】
次に、第１の実施形態による効果を明確化するために、検査用電極としてのプラグＶ３１〜Ｖ３４、Ｖ３５、Ｖ３６を用いてビット線やワード線の波形を観測する際の手順について図６及び図７を用いて説明する。
【００３７】
半導体記憶装置１００のメモリセルアレイ１内に不良ビット（不良メモリセル）が発見されたら、その不良ビットに接続されたビット線及びワード線を特定する。例えば、図６に示すメモリセルＭＣ３４が不良ビットであることが分かった場合、不良ビットに接続されているのがビット線ＢＬ４及びワード線ＷＬ３であることを特定する。
【００３８】
半導体記憶装置１００をＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）装置のチャンバー内にセットする。
【００３９】
そして、図６に示すように、ビット線ＢＬ４に接続されたフックアップＦＡ４のプラグＶ３４に対応した加工箇所を見つけて、その加工箇所にＦＩＢを照射して、プラグＶ３４が見えるまで保護膜ＰＦをエッチングする。これにより、プラグＶ３４を選択的に露出する穴Ｈ１を形成する。次に、ワード線ＷＬ３に接続されたフックアップＦＡ５のプラグＶ３５に対応した加工箇所を見つけて、その加工箇所にＦＩＢを照射して、プラグＶ３５が見えるまで保護膜ＰＦをエッチングする。これにより、プラグＶ３５を選択的に露出する穴Ｈ２を形成する。
【００４０】
さらに、図７に示すように、ＦＩＢにより穴Ｈ１に導電物質を埋め込んでプラグＶ３４の上にプローブ用電極ＥＬ１を形成する。同様に、ＦＩＢにより穴Ｈ２に導電物質を埋め込んでプラグＶ３５の上にプローブ用電極ＥＬ２を形成する。これらの導電物質は、例えば、モリブデンを主成分とする金属を用いる。
【００４１】
そして、プローブ用電極ＥＬ１、ＥＬ２にピコプローブの針を当てて、ビット線ＢＬ４及びワード線ＷＬ３の波形を観測する。例えば、メモリセルＭＣ３４にフォーミングバイアスを印加し、その後、メモリセルＭＣ３４のセット状態やリセット状態にして電流を読み出して不良原因等について検査を行う。
【００４２】
なお、図６及び図７では、ビット線及びワード線の波形を観測する場合について例示的に示しているが、バイアスやテストパターン等をチップのパッドから与えてやり、そのときのビット線及びワード線の一方の波形を観測することで検査を行ってもよい。
【００４３】
ここで、仮に、図１０に示すように、各フックアップＦＡ９０１〜ＦＡ９０６が最上の配線層Ｍ２における導電パターンＭ９２１〜Ｍ９２６を検査用電極として有する場合について考える。この場合、メモリセルの微細化が進み、ビット線やワード線のスペースが狭くなってくると、ビット線引き出し領域では、図１１に示すように、検査用電極としての各導電パターンＭ９２１〜Ｍ９２４は、平面視において、両側のビット線ＢＬ１１〜ＢＬ４１、ＢＬ１２〜ＢＬ４２と干渉する位置に配されることになるので、デザインルールを満たすことができなくなる傾向にある。微細化に伴い導電パターンＭ９２１〜Ｍ９２４間の縦方向の配置も難しくなる。検査用電極としての各導電パターンＭ９２１〜Ｍ９２４をデザインルール違反の状態で無理やり配置するような加工を行うと、間違って両側のビット線ＢＬ１１〜ＢＬ４１、ＢＬ１２〜ＢＬ４２とショートするような加工ミスが発生する可能性がある。すなわち、メモリセルの微細化が進むと、両側のビット線ＢＬ１１〜ＢＬ４１、ＢＬ１２〜ＢＬ４２のスペースが狭くなるので、検査用電極としての各導電パターンＭ９２１〜Ｍ９２４を設けることが困難になる。
【００４４】
同様に、ワード線引き出し領域でも、図１２に示すように、検査用電極としての各導電パターンＭ９２５、Ｍ９２６は、平面視において、両側のワード線ＷＬ１１〜ＷＬ３１、ＷＬ１２〜ＷＬ３２と干渉する位置に配されることになるので、デザインルールを満たすことができなくなる傾向にある。微細化に伴い導電パターンＭ９２５、Ｍ９２６の横方向の配置も難しくなる。検査用電極としての各導電パターンＭ９２５、Ｍ９２６をデザインルール違反の状態で無理やり配置するような加工を行うと、間違って両側のワード線ＷＬ１１〜ＷＬ３１、ＷＬ１２〜ＷＬ３２とショートするような加工ミスが発生する可能性がある。すなわち、メモリセルの微細化が進むと、両側のワード線ＷＬ１１〜ＷＬ３１、ＷＬ１２〜ＷＬ３２のスペースが狭くなるので、検査用電極としての各導電パターンＭ９２５、Ｍ９２６を設けることが困難になる。
【００４５】
それに対して、第１の実施形態では、ビット線引き出し領域における各フックアップＦＡ１〜ＦＡ４が、上面及び側面が保護膜ＰＦで覆われたプラグＶ３１〜Ｖ３４を検査用電極として有する。これにより、図４に示すように、検査用電極としての各プラグＶ３１〜Ｖ３４は、平面視において、両側のビット線ＢＬ１１〜ＢＬ４１、ＢＬ１２〜ＢＬ４２と干渉しない位置に配されることになるので、デザインルールを容易に満たすことができる。また、ワード線引き出し領域における各フックアップＦＡ５、ＦＡ６は、上面及び側面が保護膜ＰＦで覆われたプラグＶ３５、Ｖ３６を検査用電極として有する。これにより、図５に示すように、検査用電極としての各プラグＶ３５、Ｖ３６は、平面視において、両側のワード線ＷＬ１１〜ＷＬ３１、ＷＬ１２〜ＷＬ３２と干渉しない位置に配されることになるので、デザインルールを容易に満たすことができる。このように、第１の実施形態によれば、ビット線やワード線などの信号線の波形を観測するための検査用電極を容易に設けることができる。
【００４６】
また、第１の実施形態では、図４に示すように、ビット線引き出し領域における検査用電極としての各プラグＶ３１〜Ｖ３４は、最上の配線層Ｍ２における導電パターンＭ９２１〜Ｍ９２４を検査用電極とする場合（図１１）に比べて、隣接する検査用電極との間隔が十分に確保できている。これにより、検査が行われる際に、１つのプラグの上にプローブ用電極が形成された際にそのプローブ用電極が隣接するプラグにまで接触しないようにすることが容易である。また、ワード線引き出し領域における検査用電極としての各プラグＶ３５、Ｖ３６は、最上の配線層Ｍ２における導電パターンＭ９２５、Ｍ９２６を検査用電極とする場合（図１２）に比べて、隣接する検査用電極との間隔が十分に確保できている。これにより、検査が行われる際に、１つのプラグの上にプローブ用電極が形成された際にそのプローブ用電極が隣接するプラグにまで接触しないようにすることが容易である。
【００４７】
なお、第１の実施形態では、半導体記憶装置１００がＲｅＲＡＭである場合について例示的に説明したが、半導体記憶装置１００は他のタイプの半導体記憶装置であってもよい。例えば、半導体記憶装置１００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＡＮＤ型フラッシュメモリ、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭなど（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含む。
【００４８】
（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置２００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【００４９】
半導体記憶装置２００では、各フックアップにおける検査用電極としての各プラグの平面形状は、そのフックアップに接続された信号線に沿った方向の幅が信号線に交差する方向の幅より広い。
【００５０】
具体的には、図８に示すように、ビット線引き出し領域では、フックアップＦＡ２０１〜ＦＡ２０４が、それぞれ、検査用電極としてのプラグＶ２３１〜Ｖ２３４を有する。各プラグＶ２３１〜Ｖ２３４は、平面視において、フックアップＦＡ２０１〜ＦＡ２０４に接続されたビット線ＢＬ１１〜ＢＬ４１に沿った方向の幅が、ビット線ＢＬ１１〜ＢＬ４１に交差する方向の幅より広い。
【００５１】
同様に、図９に示すように、ワード線引き出し領域では、フックアップＦＡ２０５、ＦＡ２０６が、それぞれ、検査用電極としてのプラグＶ２３５、Ｖ２３６を有する。各プラグＶ２３５、Ｖ２３６は、平面視において、フックアップＦＡ２０５、ＦＡ２０６に接続されたワード線ＷＬ１１〜ＷＬ３１に沿った方向の幅が、ワード線ＷＬ１１〜ＷＬ３１に交差する方向の幅より広い。
【００５２】
このように、第２の実施形態では、各フックアップにおける検査用電極としての各プラグの平面形状は、そのフックアップに接続された信号線に沿った方向の幅が信号線に交差する方向の幅より広い。これにより、検査用電極と両側のビット線又はワード線とのスペースを確保しながら、平面視における各プラグの面積を容易に増加できる。このため、検査が行われる際に、プラグとその上に形成されるプローブ用電極との接触面積を増加させることができるので、ビット線やワード線などの信号線の波形を観測する際の精度をさらに向上できる。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１ メモリセルアレイ、２ ロウ制御回路、３ ワード線ドライバ、４ カラム制御回路、５ ビット線ドライバ、６ センスアンプ、７ データ入出力バッファ、８ コマンドインターフェイス、９ ステートマシン、１０ アドレスバッファ、１１ パルス生成回路、１００、２００ 半導体記憶装置、Ｖ３１〜Ｖ３６、Ｖ２３１〜Ｖ２３６ プラグ、ＢＬ１〜ＢＬ４、ＢＬ１１〜ＢＬ４１、ＢＬ１２〜ＢＬ４２ ビット線、ＥＬ１、ＥＬ２ プローブ用電極、ＦＡ１〜ＦＡ６、ＦＡ２０１〜ＦＡ２０６ フックアップ、ＭＣ、ＭＣ３４ メモリセル、ＷＬ１〜ＷＬ３、ＷＬ１１〜ＷＬ３１、ＷＬ１２〜ＷＬ３２ ワード線。
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、小型大容量の情報記録再生装置（記憶装置）の需要が急速に拡大してきている。その中でも、ＮＡＮＤ型フラッシュメモリ及び小型ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）は、急速な記録密度の進化を遂げ、大きな市場を形成するに至っている。このような状況の下、記録密度の限界を大幅に超えることを目指した新規メモリのアイデアが幾つか提案されている。その中で、低抵抗状態と高抵抗状態とを有する抵抗変化材料を用いた不揮発性半導体メモリが注目されている。
【０００３】
このような不揮発性半導体メモリでは、複数のビット線と複数のワード線との交差する位置に複数のメモリセルが配列されたメモリセルアレイにおいて、メモリセルの微細化によるメモリセルアレイの記録密度を高めることが期待されている。
【０００４】
一方、メモリセルのデバックをする際、チップのパッドからの出力だけでは回路上の不良箇所を特定できないことが多い。デバックを容易にするためには、ビット線やワード線などの信号線の波形について、可能な限り観測する必要がある。そのためには、各信号線に電気的に接続された金属片を最上配線層で形成しておき、不良が発生したら不良ビットの信号線に接続された金属片をＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）により選択に露出する穴を形成するとともに、その穴に導電物質を埋め込んでプローブ用の電極を形成し、プローブ用の電極にピコプローブの針を当てて、その信号線の波形を観測することが必要である。
【０００５】
しかし、メモリセルの微細化が進むと、ビット線やワード線のスペースが狭くなるので、ビット線やワード線などの信号線の波形を観測するための金属片を設けることが困難になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−７７３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
１つの実施形態は、例えば、信号線の波形を観測するための電極を容易に設けることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
１つの実施形態によれば、メモリセルアレイと、複数の信号線と、複数の信号線引き出し部とを備えた半導体記憶装置が提供される。メモリセルアレイでは、複数のメモリセルが配列されている。複数の信号線は、複数のメモリセルに接続されている。複数の信号線引き出し部は、メモリセルアレイの周辺に配され、複数の信号線に接続されている。複数の信号線引き出し部のそれぞれは、プラグを電極として有する。プラグは、上面及び側面が保護膜で覆われている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態にかかる半導体記憶装置の構成を示す図。
【図２】第１の実施形態におけるメモリセルアレイの構成を示す図。
【図３】第１の実施形態における信号線引き出し領域の断面構成を示す図。
【図４】第１の実施形態における信号線引き出し領域のレイアウト構成を示す図。
【図５】第１の実施形態における信号線引き出し領域のレイアウト構成を示す図。
【図６】第１の実施形態による効果を示す図。
【図７】第１の実施形態による効果を示す図。
【図８】第２の実施形態における信号線引き出し領域のレイアウト構成を示す図。
【図９】第２の実施形態における信号線引き出し領域のレイアウト構成を示す図。
【図１０】比較例における信号線引き出し領域の断面構成を示す図。
【図１１】比較例における信号線引き出し領域のレイアウト構成を示す図。
【図１２】比較例における信号線引き出し領域のレイアウト構成を示す図。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１１】
（第１の実施形態）
第１の実施形態にかかる半導体記憶装置１００について図１及び図２を用いて説明する。図１は、半導体記憶装置１００の構成を示す図である。図２は、メモリセルアレイ１の構成を示す図である。
【００１２】
半導体記憶装置１００は、メモリセルアレイ１、複数のワード線ＷＬ１〜ＷＬ３、ワード線ドライバ３、複数のビット線ＢＬ１、ＢＬ２、カラム制御回路４、ロウ制御回路２、を備える。
【００１３】
メモリセルアレイ１では、図２に示すように、複数のメモリセルＭＣが３次元的に配列されている。すなわち、複数のワード線ＷＬ１１〜ＷＬ１３と複数のビット線ＢＬ１１〜ＢＬ１３との交差する位置に複数のメモリセルＭＣが２次元的に配列されている。同様に、複数のビット線ＢＬ１１〜ＢＬ１３と複数のワード線ＷＬ２１〜ＷＬ２３との交差する位置に複数のメモリセルＭＣが２次元的に配列されている。このように２次元的な配列（メモリ層）が積層されることで３次元的な配列が実現されている。メモリセルＭＣは、例えば、抵抗変化層及びダイオード層が積層されたものであってもよい。すなわち、半導体記憶装置１００は、クロスポイント型のメモリセルアレイ１を有するＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であってもよい。
【００１４】
図２に示す複数のワード線ＷＬ１１〜ＷＬ３３は、複数のメモリセルＭＣの間を行（ロウ）に沿った方向へ延びている。
【００１５】
図１に示すロウ制御回路２及びワード線ドライバ３は、メモリセルアレイ１のワード線ＷＬの延在方向に隣接する位置に設けられている。ロウ制御回路２は、ワード線ドライバ３を介してワード線ＷＬを駆動する。例えば、ロウ制御回路２は、ワード線ドライバ３を介して、ワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、およびメモリセルからのデータ読み出しに必要な電圧を印加する。
【００１６】
なお、ワード線ドライバ３は、後述のようにワード線の信号を引き出すためのワード線引き出し領域を含む。
【００１７】
図２に示す複数のビット線ＢＬ１１〜ＢＬ２３は、複数のメモリセルＭＣの間を列（カラム）に沿った方向へ延びている。
【００１８】
図１に示すカラム制御回路４、ビット線ドライバ５、及びセンスアンプ６は、メモリセルアレイ１のビット線ＢＬの延在方向に隣接する位置に設けられている。カラム制御回路４は、ビット線ドライバ５を介してビット線ＢＬを駆動する。例えば、カラム制御回路４は、ビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、およびメモリセルからのデータ読み出しを行う。また、カラム制御回路４は、センスアンプ６を介して、読み出されたデータを増幅してデータ入出力バッファ７へ出力させる。
【００１９】
なお、ビット線ドライバ５は、後述のようにビット線の信号を引き出すためのビット線引き出し領域を含む。
【００２０】
データ入出力バッファ７は、外部のホスト（図示せず）に外部Ｉ／Ｏ線を介して接続され、書き込みデータ（データ信号）の受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ７は、受け取った書き込みデータ（データ信号）をカラム制御回路４に送り、カラム制御回路４から読み出したデータを受け取って外部に出力する。
【００２１】
アドレスバッファ１０は、外部から供給されたアドレス信号を、ステートマシン９からの指令に応じてカラム制御回路４およびロウ制御回路２に送る。
【００２２】
コマンドインターフェイス８は、ホストから供給されたコマンド信号を受け、データ入出力バッファ７に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン９に転送する。ステートマシン９は、この不揮発性記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理などを行う。また、外部のホストは、ステートマシン９が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００２３】
また、ステートマシン９によってパルス生成回路１１が制御される。この制御により、パルス生成回路１１は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路４およびロウ制御回路２で選択された任意の配線へ転送することが可能である。
【００２４】
次に、信号線引き出し領域の断面構成について図３を用いて説明する。信号線引き出し領域は、上記のように、ビット線ドライバ５内のビット線引き出し領域と、ワード線ドライバ３内のワード線引き出し領域とを含む。図３（ａ）は、図１のＹ−Ｙ’断面図であり、ビット線引き出し領域の断面構成を示す図である。図３（ｂ）は、図１のＸ−Ｘ’断面図であり、ワード線引き出し領域の断面構成を示す図である。
【００２５】
図３（ａ）に示すように、ビット線引き出し領域には、複数のフックアップ（複数のビット線引き出し部）ＦＡ１〜ＦＡ４が配されている。すなわち、複数のフックアップＦＡ１〜ＦＡ４は、メモリセルアレイ１のビット線ＢＬの延在方向（第１の側）に隣接するビット線ドライバ５内に設けられている（図１参照）。複数のフックアップＦＡ１〜ＦＡ４は、複数のビット線ＢＬ１〜ＢＬ４に接続されている。
【００２６】
フックアップＦＡ１では、配線層Ｍ０の導電パターンＭ０１、プラグ層Ｖ１のプラグＶ１１、配線層Ｍ１の導電パターンＭ１１、プラグ層Ｖ２のプラグＶ２１、プラグ層ＺＣのプラグＺＣ１、配線層ＷＬ３の導電パターン、プラグ層Ｖ３のプラグＶ３１が順に積層されている。各プラグ層は、例えば、タングステンを主成分とする金属で形成されている。各配線層は、例えば、アルミニウムを主成分とする金属で形成されている。
【００２７】
プラグＺＣ１は、上部と下部との間にビット線ＢＬ１が接続されている。これにより、フックアップＦＡ１は、ビット線ＢＬ１の信号を垂直方向に引き回してプラグＶ３１へ引き出すことができるようになっている。すなわち、プラグＶ３１は、上面及び側面が保護膜ＰＦで覆われた検査用電極として設けられており、ビット線ＢＬ１が不良ビットに接続されていることが分かった場合にＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）により選択的に露出され、その上にプローブ用の電極が形成される（図６、図７参照）。
【００２８】
同様に、他のフックアップＦＡ２〜ＦＡ４は、それぞれ、ビット線ＢＬ２〜ＢＬ４に接続され、ビット線ＢＬ２〜ＢＬ４の信号を引き回してプラグＶ３２〜Ｖ３４へ引き出すことができるようになっている。
【００２９】
図３（ｂ）に示すように、ワード線引き出し領域には、複数のフックアップ（複数のワード線引き出し部）ＦＡ５、ＦＡ６が配されている。すなわち、複数のフックアップＦＡ５、ＦＡ６は、メモリセルアレイ１のワード線ＷＬの延在方向（第２の側）に隣接するワード線ドライバ３内に設けられている（図１参照）。複数のフックアップＦＡ５、ＦＡ６は、複数のワード線ＷＬ１〜ＷＬ３に接続されている。
【００３０】
フックアップＦＡ５では、配線層Ｍ０の導電パターンＭ０５、プラグ層Ｖ１のプラグＶ１５、配線層Ｍ１の導電パターンＭ１５、プラグ層Ｖ２のプラグＶ２５、プラグ層ＺＣのプラグＺＣ５、配線層ＷＬ３の導電パターン、プラグ層Ｖ３のプラグＶ３５が順に積層されている。各プラグ層は、例えば、タングステンを主成分とする金属で形成されている。各配線層は、例えば、アルミニウムを主成分とする金属で形成されている。
【００３１】
プラグＺＣ５は、上部と下部との間にワード線ＷＬ３が接続され、下部とプラグＶ２５との間にワード線ＷＬ１が接続され、上部とプラグＶ３５との間にワード線ＷＬ３が接続されている。これにより、フックアップＦＡ５は、ワード線ＷＬ１又はＷＬ３の信号を垂直方向に引き回してプラグＶ３５へ引き出すことができるようになっている。すなわち、プラグＶ３５は、上面及び側面が保護膜ＰＦで覆われた検査用電極として設けられており、ワード線ＷＬ１又はＷＬ３が不良ビットに接続されていることが分かった場合にＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）により選択的に露出され、その上にプローブ用の電極が形成される（図６、図７参照）。
【００３２】
同様に、他のフックアップＦＡ６は、ワード線ＷＬ２に接続され、ワード線ＷＬ２の信号を引き回してプラグＶ３６へ引き出すことができるようになっている。
【００３３】
次に、信号線引き出し領域のレイアウト構成について図４及び図５を用いて説明する。信号線引き出し領域は、上記のように、ビット線ドライバ５内のビット線引き出し領域と、ワード線ドライバ３内のワード線引き出し領域とを含む。図４は、図１のＹ−Ｙ’に沿った部分の平面図であり、ビット線引き出し領域のレイアウト構成を示す図である。図５は、図１のＸ−Ｘ’に沿った部分の平面図であり、ワード線引き出し領域のレイアウト構成を示す図である。
【００３４】
図４に示すように、ビット線引き出し領域では、複数のフックアップＦＡ１〜ＦＡ４は、接続されるべきビット線ＢＬ１１、ＢＬ２１、ＢＬ３１、ＢＬ４１と、それに隣接するビット線ＢＬ１２、ＢＬ２２、ＢＬ３２、ＢＬ４２との間に配されている。複数のフックアップＦＡ１〜ＦＡ４は、接続されるべきビット線ＢＬ１１、ＢＬ２１、ＢＬ３１、ＢＬ４１に沿って配列されている。すなわち、ビット線ＢＬ１１、ＢＬ２１、ＢＬ３１、ＢＬ４１は、それぞれ、例えば逆Ｌ字型の接続用パターンＢＬ１１ａ、ＢＬ２１ａ、ＢＬ３１ａ、ＢＬ４１ａを介してプラグＺＣ１、ＺＣ２、ＺＣ３、ＺＣ４の上部と下部との間に接続されている。また、フックアップＦＡ１〜ＦＡ４では、プラグＺＣ１、ＺＣ２、ＺＣ３、ＺＣ４に重なる位置に、それぞれ、プラグＶ３１、Ｖ３２、Ｖ３３、Ｖ３４が配されている。このように、検査用電極としての各プラグＶ３１〜Ｖ３４は、平面視において、両側のビット線ＢＬ１１〜ＢＬ４１、ＢＬ１２〜ＢＬ４２と干渉しない位置に配されている。なお、ビット線ＢＬ１１〜ＢＬ４１は、平面視において互いに重なる位置を延びている。同様に、ビット線ＢＬ１２〜ＢＬ４２は、平面視において互いに重なる位置を延びている。
【００３５】
図５に示すように、ワード線引き出し領域では、複数のフックアップＦＡ５、ＦＡ６は、接続されるべきワード線ＷＬ１１、ＷＬ２１、ＷＬ３１と、それに隣接するワード線ＷＬ１２、ＷＬ２２、ＷＬ３２との間に配されている。複数のフックアップＦＡ５、ＦＡ６は、接続されるべきワード線ＷＬ１１、ＷＬ２１、ＷＬ３１に沿って配列されている。すなわち、ワード線ＷＬ１１、ＷＬ２１、ＷＬ３１は、それぞれ、例えば横Ｌ字型の接続用パターンＷＬ１１ａ、ＷＬ２１ａ、ＷＬ３１ａを介してプラグＺＣ５、ＺＣ６の上部と下部との間に接続されている。また、フックアップＦＡ５、ＦＡ６では、プラグＺＣ５、ＺＣ６に重なる位置に、それぞれ、プラグＶ３５、Ｖ３６が配されている。このように、検査用電極としての各プラグＶ３５、Ｖ３６は、平面視において、両側のワード線ＷＬ１１〜ＷＬ３１、ＷＬ１２〜ＷＬ３２と干渉しない位置に配されている。なお、ワード線ＷＬ１１〜ＷＬ３１は、平面視において互いに重なる位置を延びている。同様に、ワード線ＷＬ１２〜ＷＬ３２は、平面視において互いに重なる位置を延びている。
【００３６】
次に、第１の実施形態による効果を明確化するために、検査用電極としてのプラグＶ３１〜Ｖ３４、Ｖ３５、Ｖ３６を用いてビット線やワード線の波形を観測する際の手順について図６及び図７を用いて説明する。
【００３７】
半導体記憶装置１００のメモリセルアレイ１内に不良ビット（不良メモリセル）が発見されたら、その不良ビットに接続されたビット線及びワード線を特定する。例えば、図６に示すメモリセルＭＣ３４が不良ビットであることが分かった場合、不良ビットに接続されているのがビット線ＢＬ４及びワード線ＷＬ３であることを特定する。
【００３８】
半導体記憶装置１００をＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）装置のチャンバー内にセットする。
【００３９】
そして、図６に示すように、ビット線ＢＬ４に接続されたフックアップＦＡ４のプラグＶ３４に対応した加工箇所を見つけて、その加工箇所にＦＩＢを照射して、プラグＶ３４が見えるまで保護膜ＰＦをエッチングする。これにより、プラグＶ３４を選択的に露出する穴Ｈ１を形成する。次に、ワード線ＷＬ３に接続されたフックアップＦＡ５のプラグＶ３５に対応した加工箇所を見つけて、その加工箇所にＦＩＢを照射して、プラグＶ３５が見えるまで保護膜ＰＦをエッチングする。これにより、プラグＶ３５を選択的に露出する穴Ｈ２を形成する。
【００４０】
さらに、図７に示すように、ＦＩＢにより穴Ｈ１に導電物質を埋め込んでプラグＶ３４の上にプローブ用電極ＥＬ１を形成する。同様に、ＦＩＢにより穴Ｈ２に導電物質を埋め込んでプラグＶ３５の上にプローブ用電極ＥＬ２を形成する。これらの導電物質は、例えば、モリブデンを主成分とする金属を用いる。
【００４１】
そして、プローブ用電極ＥＬ１、ＥＬ２にピコプローブの針を当てて、ビット線ＢＬ４及びワード線ＷＬ３の波形を観測する。例えば、メモリセルＭＣ３４にフォーミングバイアスを印加し、その後、メモリセルＭＣ３４のセット状態やリセット状態にして電流を読み出して不良原因等について検査を行う。
【００４２】
なお、図６及び図７では、ビット線及びワード線の波形を観測する場合について例示的に示しているが、バイアスやテストパターン等をチップのパッドから与えてやり、そのときのビット線及びワード線の一方の波形を観測することで検査を行ってもよい。
【００４３】
ここで、仮に、図１０に示すように、各フックアップＦＡ９０１〜ＦＡ９０６が最上の配線層Ｍ２における導電パターンＭ９２１〜Ｍ９２６を検査用電極として有する場合について考える。この場合、メモリセルの微細化が進み、ビット線やワード線のスペースが狭くなってくると、ビット線引き出し領域では、図１１に示すように、検査用電極としての各導電パターンＭ９２１〜Ｍ９２４は、平面視において、両側のビット線ＢＬ１１〜ＢＬ４１、ＢＬ１２〜ＢＬ４２と干渉する位置に配されることになるので、デザインルールを満たすことができなくなる傾向にある。微細化に伴い導電パターンＭ９２１〜Ｍ９２４間の縦方向の配置も難しくなる。検査用電極としての各導電パターンＭ９２１〜Ｍ９２４をデザインルール違反の状態で無理やり配置するような加工を行うと、間違って両側のビット線ＢＬ１１〜ＢＬ４１、ＢＬ１２〜ＢＬ４２とショートするような加工ミスが発生する可能性がある。すなわち、メモリセルの微細化が進むと、両側のビット線ＢＬ１１〜ＢＬ４１、ＢＬ１２〜ＢＬ４２のスペースが狭くなるので、検査用電極としての各導電パターンＭ９２１〜Ｍ９２４を設けることが困難になる。
【００４４】
同様に、ワード線引き出し領域でも、図１２に示すように、検査用電極としての各導電パターンＭ９２５、Ｍ９２６は、平面視において、両側のワード線ＷＬ１１〜ＷＬ３１、ＷＬ１２〜ＷＬ３２と干渉する位置に配されることになるので、デザインルールを満たすことができなくなる傾向にある。微細化に伴い導電パターンＭ９２５、Ｍ９２６の横方向の配置も難しくなる。検査用電極としての各導電パターンＭ９２５、Ｍ９２６をデザインルール違反の状態で無理やり配置するような加工を行うと、間違って両側のワード線ＷＬ１１〜ＷＬ３１、ＷＬ１２〜ＷＬ３２とショートするような加工ミスが発生する可能性がある。すなわち、メモリセルの微細化が進むと、両側のワード線ＷＬ１１〜ＷＬ３１、ＷＬ１２〜ＷＬ３２のスペースが狭くなるので、検査用電極としての各導電パターンＭ９２５、Ｍ９２６を設けることが困難になる。
【００４５】
それに対して、第１の実施形態では、ビット線引き出し領域における各フックアップＦＡ１〜ＦＡ４が、上面及び側面が保護膜ＰＦで覆われたプラグＶ３１〜Ｖ３４を検査用電極として有する。これにより、図４に示すように、検査用電極としての各プラグＶ３１〜Ｖ３４は、平面視において、両側のビット線ＢＬ１１〜ＢＬ４１、ＢＬ１２〜ＢＬ４２と干渉しない位置に配されることになるので、デザインルールを容易に満たすことができる。また、ワード線引き出し領域における各フックアップＦＡ５、ＦＡ６は、上面及び側面が保護膜ＰＦで覆われたプラグＶ３５、Ｖ３６を検査用電極として有する。これにより、図５に示すように、検査用電極としての各プラグＶ３５、Ｖ３６は、平面視において、両側のワード線ＷＬ１１〜ＷＬ３１、ＷＬ１２〜ＷＬ３２と干渉しない位置に配されることになるので、デザインルールを容易に満たすことができる。このように、第１の実施形態によれば、ビット線やワード線などの信号線の波形を観測するための検査用電極を容易に設けることができる。
【００４６】
また、第１の実施形態では、図４に示すように、ビット線引き出し領域における検査用電極としての各プラグＶ３１〜Ｖ３４は、最上の配線層Ｍ２における導電パターンＭ９２１〜Ｍ９２４を検査用電極とする場合（図１１）に比べて、隣接する検査用電極との間隔が十分に確保できている。これにより、検査が行われる際に、１つのプラグの上にプローブ用電極が形成された際にそのプローブ用電極が隣接するプラグにまで接触しないようにすることが容易である。また、ワード線引き出し領域における検査用電極としての各プラグＶ３５、Ｖ３６は、最上の配線層Ｍ２における導電パターンＭ９２５、Ｍ９２６を検査用電極とする場合（図１２）に比べて、隣接する検査用電極との間隔が十分に確保できている。これにより、検査が行われる際に、１つのプラグの上にプローブ用電極が形成された際にそのプローブ用電極が隣接するプラグにまで接触しないようにすることが容易である。
【００４７】
なお、第１の実施形態では、半導体記憶装置１００がＲｅＲＡＭである場合について例示的に説明したが、半導体記憶装置１００は他のタイプの半導体記憶装置であってもよい。例えば、半導体記憶装置１００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＡＮＤ型フラッシュメモリ、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭなど（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含む。
【００４８】
（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置２００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【００４９】
半導体記憶装置２００では、各フックアップにおける検査用電極としての各プラグの平面形状は、そのフックアップに接続された信号線に沿った方向の幅が信号線に交差する方向の幅より広い。
【００５０】
具体的には、図８に示すように、ビット線引き出し領域では、フックアップＦＡ２０１〜ＦＡ２０４が、それぞれ、検査用電極としてのプラグＶ２３１〜Ｖ２３４を有する。各プラグＶ２３１〜Ｖ２３４は、平面視において、フックアップＦＡ２０１〜ＦＡ２０４に接続されたビット線ＢＬ１１〜ＢＬ４１に沿った方向の幅が、ビット線ＢＬ１１〜ＢＬ４１に交差する方向の幅より広い。
【００５１】
同様に、図９に示すように、ワード線引き出し領域では、フックアップＦＡ２０５、ＦＡ２０６が、それぞれ、検査用電極としてのプラグＶ２３５、Ｖ２３６を有する。各プラグＶ２３５、Ｖ２３６は、平面視において、フックアップＦＡ２０５、ＦＡ２０６に接続されたワード線ＷＬ１１〜ＷＬ３１に沿った方向の幅が、ワード線ＷＬ１１〜ＷＬ３１に交差する方向の幅より広い。
【００５２】
このように、第２の実施形態では、各フックアップにおける検査用電極としての各プラグの平面形状は、そのフックアップに接続された信号線に沿った方向の幅が信号線に交差する方向の幅より広い。これにより、検査用電極と両側のビット線又はワード線とのスペースを確保しながら、平面視における各プラグの面積を容易に増加できる。このため、検査が行われる際に、プラグとその上に形成されるプローブ用電極との接触面積を増加させることができるので、ビット線やワード線などの信号線の波形を観測する際の精度をさらに向上できる。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１ メモリセルアレイ、２ ロウ制御回路、３ ワード線ドライバ、４ カラム制御回路、５ ビット線ドライバ、６ センスアンプ、７ データ入出力バッファ、８ コマンドインターフェイス、９ ステートマシン、１０ アドレスバッファ、１１ パルス生成回路、１００、２００ 半導体記憶装置、Ｖ３１〜Ｖ３６、Ｖ２３１〜Ｖ２３６ プラグ、ＢＬ１〜ＢＬ４、ＢＬ１１〜ＢＬ４１、ＢＬ１２〜ＢＬ４２ ビット線、ＥＬ１、ＥＬ２ プローブ用電極、ＦＡ１〜ＦＡ６、ＦＡ２０１〜ＦＡ２０６ フックアップ、ＭＣ、ＭＣ３４ メモリセル、ＷＬ１〜ＷＬ３、ＷＬ１１〜ＷＬ３１、ＷＬ１２〜ＷＬ３２ ワード線。
【特許請求の範囲】
【請求項１】
複数のメモリセルが配列されたメモリセルアレイと、
前記複数のメモリセルに接続された複数の信号線と、
前記メモリセルアレイの周辺に配され、前記複数の信号線に接続された複数の信号線引き出し部と、
を備え、
前記複数の信号線引き出し部のそれぞれは、上面及び側面が保護膜で覆われたプラグを電極として有する
ことを特徴とする半導体記憶装置。
【請求項２】
前記複数の信号線は、
複数のビット線と、
前記複数のビット線に交差する複数のワード線と、
を含み、
前記複数の信号線引き出し部は、
前記メモリセルアレイの第１の側に隣接して配され、前記複数のビット線に接続された複数のビット線引き出し部と、
前記メモリセルアレイの第２の側に隣接して配され、前記複数のワード線に接続された複数のワード線引き出し部と、
を含む
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記プラグは、前記信号線引き出し部に接続された信号線に沿った方向の幅が前記信号線に交差する方向の幅より広い
ことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記ビット線引き出し部における前記プラグは、前記ビット線引き出し部に接続されたビット線に沿った方向の幅が前記ビット線に交差する方向の幅より広く、
前記ワード線引き出し部における前記プラグは、前記ワード線引き出し部に接続されたワード線に沿った方向の幅が前記ワード線に交差する方向の幅より広い
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項１】
複数のメモリセルが配列されたメモリセルアレイと、
前記複数のメモリセルに接続された複数の信号線と、
前記メモリセルアレイの周辺に配され、前記複数の信号線に接続された複数の信号線引き出し部と、
を備え、
前記複数の信号線引き出し部のそれぞれは、上面及び側面が保護膜で覆われたプラグを電極として有する
ことを特徴とする半導体記憶装置。
【請求項２】
前記複数の信号線は、
複数のビット線と、
前記複数のビット線に交差する複数のワード線と、
を含み、
前記複数の信号線引き出し部は、
前記メモリセルアレイの第１の側に隣接して配され、前記複数のビット線に接続された複数のビット線引き出し部と、
前記メモリセルアレイの第２の側に隣接して配され、前記複数のワード線に接続された複数のワード線引き出し部と、
を含む
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記プラグは、前記信号線引き出し部に接続された信号線に沿った方向の幅が前記信号線に交差する方向の幅より広い
ことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記ビット線引き出し部における前記プラグは、前記ビット線引き出し部に接続されたビット線に沿った方向の幅が前記ビット線に交差する方向の幅より広く、
前記ワード線引き出し部における前記プラグは、前記ワード線引き出し部に接続されたワード線に沿った方向の幅が前記ワード線に交差する方向の幅より広い
ことを特徴とする請求項２に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１９５４７８（Ｐ２０１２−１９５４７８Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５８９６４（Ｐ２０１１−５８９６４）
【出願日】平成２３年３月１７日（２０１１．３．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１７日（２０１１．３．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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