半導体記憶装置
【発明の詳細な説明】
産業上の利用分野 本発明は半導体記憶装置に関し、特にダイナミックランダムアクセスメモリ（DRAM）の埋め込み型容量電極に関するものである。
従来の技術 第３図に従来のDRAMの構造を示す。第３図に基づき従来例について説明する。
半導体基板１上に形成された分離域11に囲まれた部分の溝部20の側面に、蓄積容量の一方の電極となる拡散層が形成され、この層12上に蓄積容量の誘電体層17さらにその上に蓄積容量の他方の固定電位に接続されたプレート電極14が形成されている。拡散層12に蓄えられた信号電荷は読み出しゲート13を有するＭ■Ｓトランジスタ部18を介して、コンタクト形成部16を通じて、ビット線10に読み出される。15はポリシリコンよりなるプレート電極14の表面に形成された高濃度不純物層であり、２は絶縁膜である。
この構造において、拡散層12とプレート電極14間の結合容量により、プレート電極14の電位も変動することになる。プレート電極14は隣接するメモリセルにも接続されており、このプレート電極14の電位が変動すれば、隣接するメモリセルの蓄積電荷量にも影響を与えるという、プレート電極を介したセル間干渉の問題が発生する。また、信号電荷の読み出しの際、プレート電極14の電位が一定値に落ちつくまでは、ビット線10の電位は確定せず、その結果DRAM全体のアクセス時間の低下を招くことになる。以上の欠点を除くために従来は、プレート電極14の上部に、イオン注入等により高濃度の不純物層15を形成したりプレート電極１全体を高濃度の不純物を含む層で形成することによりプレート電極14の抵抗を下げこれにより、電位変動を少くするということが行なわれている。
プレート電極14全体を高濃度の不純物を含む層で形成しようとする場合、誘電体層17への不純物の汚染が問題である。他方、プレート電極14の表面層にのみ不純物層を形成する場合、溝20の深さが深くなるにつれ、プレート電極14の低抵抗化の効果が薄れるという問題点がある。
発明が解決しようとする問題点 上に示したように、従来の方法では、容量部の溝深さが深くなった場合、誘電体層17を不純物に汚染されないようにして、プレート電極14の低抵抗化を計ることができないという問題点がある。
問題点を解決するための手段 本発明は、上記問題点を解決するために、蓄積容量の固定電極が少なくとも半導体層と、その上部に形成された低抵抗層とからなる２層構造を有し、前記半導体層が蓄積容量の誘電体層と接触され、前記固定電極が溝構造内部に形成されたことを特徴とするものである。
作用 本発明は、蓄積容量の固定電極を少なくとも２層構造とし、前記固定電極が溝構造内部に形成されたものであるため、電極の低抵抗化を実現し同時に、不純物汚染を起させないものである。
実 施 例 本発明の一実施例装置の断面図を第１図に示し、第３図R>図と同一のものには同一番号を付している。この場合の製造方法について説明する。シリコン基板１に掘られた溝部20の側面に、蓄積容量の一方の電極となる拡散層12を形成しさらにその上にSiO2等の誘電体層17を形成した上に、他方の電極となるポリシリコン層30を溝部20に埋めこみ完全に溝部が埋ってしまう前に、ポリシリコン層に高濃度のイオン注入を行い低抵抗層31を形成する。このようにして、埋め込みポリシリコン電極となる層30中に、深さ方向に沿って、低抵抗層31を形成したあと再びポリシリコン層32の埋め込み形式を行って蓄積容量の固定電極を形成する。次に読み出しＭ■Ｓトランジスタ部18及コンタクト部16,ビット線10を形成する。
本実施例は上記の方法により固定電極をポリシリコン層30,低抵抗層31,ポリシリコン層32の３層構造を実現したものである。第２図はこの途中の様子を示すもので、溝部20の誘電体層17上にポリシリコン層30を埋込み形成し、層30が溝部20を埋める前に層30の表面に低抵抗層31を形成する。したがって、層31は誘電体層17に達することなく容易に形成可能となり、かつ固定電極としては低抵抗化が可能となる。
発明の効果 以上のように、本発明によれば、蓄積容量の固定電極を少なくとも半導体層と、その上部に形成された低抵抗層とからなる２層構造とし、前記半導体層が蓄積容量の誘電体層と接触され、前記固定電極が溝構造内部に形成されたものであるため、容量電極全体としての低抵抗化を誘電体層への不純物汚染をおこさせることなく可能とすることができる。これによって、固定電極を介したセル間干渉の問題を防ぐことができる、という格別の効果を発揮する。
【図面の簡単な説明】
第１図は本発明の一実施例におけるDRAMの要部断面図、第２図は同DRAMの製造方法を説明する断面図、第３図は従来のDRAMの断面図である。
１……シリコン基板、11……分離部、12……拡散層、17……誘電体層、20……溝部、30,32……ポリシリコン層、31……低抵抗層。
産業上の利用分野 本発明は半導体記憶装置に関し、特にダイナミックランダムアクセスメモリ（DRAM）の埋め込み型容量電極に関するものである。
従来の技術 第３図に従来のDRAMの構造を示す。第３図に基づき従来例について説明する。
半導体基板１上に形成された分離域11に囲まれた部分の溝部20の側面に、蓄積容量の一方の電極となる拡散層が形成され、この層12上に蓄積容量の誘電体層17さらにその上に蓄積容量の他方の固定電位に接続されたプレート電極14が形成されている。拡散層12に蓄えられた信号電荷は読み出しゲート13を有するＭ
この構造において、拡散層12とプレート電極14間の結合容量により、プレート電極14の電位も変動することになる。プレート電極14は隣接するメモリセルにも接続されており、このプレート電極14の電位が変動すれば、隣接するメモリセルの蓄積電荷量にも影響を与えるという、プレート電極を介したセル間干渉の問題が発生する。また、信号電荷の読み出しの際、プレート電極14の電位が一定値に落ちつくまでは、ビット線10の電位は確定せず、その結果DRAM全体のアクセス時間の低下を招くことになる。以上の欠点を除くために従来は、プレート電極14の上部に、イオン注入等により高濃度の不純物層15を形成したりプレート電極１全体を高濃度の不純物を含む層で形成することによりプレート電極14の抵抗を下げこれにより、電位変動を少くするということが行なわれている。
プレート電極14全体を高濃度の不純物を含む層で形成しようとする場合、誘電体層17への不純物の汚染が問題である。他方、プレート電極14の表面層にのみ不純物層を形成する場合、溝20の深さが深くなるにつれ、プレート電極14の低抵抗化の効果が薄れるという問題点がある。
発明が解決しようとする問題点 上に示したように、従来の方法では、容量部の溝深さが深くなった場合、誘電体層17を不純物に汚染されないようにして、プレート電極14の低抵抗化を計ることができないという問題点がある。
問題点を解決するための手段 本発明は、上記問題点を解決するために、蓄積容量の固定電極が少なくとも半導体層と、その上部に形成された低抵抗層とからなる２層構造を有し、前記半導体層が蓄積容量の誘電体層と接触され、前記固定電極が溝構造内部に形成されたことを特徴とするものである。
作用 本発明は、蓄積容量の固定電極を少なくとも２層構造とし、前記固定電極が溝構造内部に形成されたものであるため、電極の低抵抗化を実現し同時に、不純物汚染を起させないものである。
実 施 例 本発明の一実施例装置の断面図を第１図に示し、第３図R>図と同一のものには同一番号を付している。この場合の製造方法について説明する。シリコン基板１に掘られた溝部20の側面に、蓄積容量の一方の電極となる拡散層12を形成しさらにその上にSiO2等の誘電体層17を形成した上に、他方の電極となるポリシリコン層30を溝部20に埋めこみ完全に溝部が埋ってしまう前に、ポリシリコン層に高濃度のイオン注入を行い低抵抗層31を形成する。このようにして、埋め込みポリシリコン電極となる層30中に、深さ方向に沿って、低抵抗層31を形成したあと再びポリシリコン層32の埋め込み形式を行って蓄積容量の固定電極を形成する。次に読み出しＭ
本実施例は上記の方法により固定電極をポリシリコン層30,低抵抗層31,ポリシリコン層32の３層構造を実現したものである。第２図はこの途中の様子を示すもので、溝部20の誘電体層17上にポリシリコン層30を埋込み形成し、層30が溝部20を埋める前に層30の表面に低抵抗層31を形成する。したがって、層31は誘電体層17に達することなく容易に形成可能となり、かつ固定電極としては低抵抗化が可能となる。
発明の効果 以上のように、本発明によれば、蓄積容量の固定電極を少なくとも半導体層と、その上部に形成された低抵抗層とからなる２層構造とし、前記半導体層が蓄積容量の誘電体層と接触され、前記固定電極が溝構造内部に形成されたものであるため、容量電極全体としての低抵抗化を誘電体層への不純物汚染をおこさせることなく可能とすることができる。これによって、固定電極を介したセル間干渉の問題を防ぐことができる、という格別の効果を発揮する。
【図面の簡単な説明】
第１図は本発明の一実施例におけるDRAMの要部断面図、第２図は同DRAMの製造方法を説明する断面図、第３図は従来のDRAMの断面図である。
１……シリコン基板、11……分離部、12……拡散層、17……誘電体層、20……溝部、30,32……ポリシリコン層、31……低抵抗層。
【特許請求の範囲】
１．蓄積容量の固定電極が少なくとも半導体層と、その上部に形成された低抵抗層とからなる２層構造を有し、前記半導体層が蓄積容量の誘電体層と接触され、前記固定電極が溝構造内部に形成されたことを特徴とする半導体記憶装置。
１．蓄積容量の固定電極が少なくとも半導体層と、その上部に形成された低抵抗層とからなる２層構造を有し、前記半導体層が蓄積容量の誘電体層と接触され、前記固定電極が溝構造内部に形成されたことを特徴とする半導体記憶装置。
【第２図】
【第１図】
【第３図】
【第１図】
【第３図】
【特許番号】第２７０２７０２号
【登録日】平成９年（１９９７）１０月３日
【発行日】平成１０年（１９９８）１月２６日
【国際特許分類】
【出願番号】特願昭６１−１３６５５８
【出願日】昭和６１年（１９８６）６月１２日
【公開番号】特開昭６２−２９３６６７
【公開日】昭和６２年（１９８７）１２月２１日
【審判番号】平７−１８５１５
【出願人】（９９９９９９９９９）松下電器産業株式会社
【合議体】
【参考文献】
【文献】特開 昭６２−２６６８６５（ＪＰ，Ａ）
【文献】特開 昭６１−２６３２６５（ＪＰ，Ａ）
【登録日】平成９年（１９９７）１０月３日
【発行日】平成１０年（１９９８）１月２６日
【国際特許分類】
【出願日】昭和６１年（１９８６）６月１２日
【公開番号】特開昭６２−２９３６６７
【公開日】昭和６２年（１９８７）１２月２１日
【審判番号】平７−１８５１５
【出願人】（９９９９９９９９９）松下電器産業株式会社
【合議体】
【参考文献】
【文献】特開 昭６２−２６６８６５（ＪＰ，Ａ）
【文献】特開 昭６１−２６３２６５（ＪＰ，Ａ）
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