半導体集積回路およびそれを搭載した光ディスク装置
【課題】半導体チップ占有面積を削減して高精度化して低消費電力とする。
【解決手段】光ディスク装置に搭載可能な半導体集積回路は光ピックアップの受光素子の第1〜第4受光出力信号A、B、C、Dを受信して、記録可能ディスクのウォブル検出用のウォブル信号生成回路33と記録不可ディスクのトラッキング用の差動位相検出信号(DPD)生成回路34と2個のA/D変換器42a、bと演算回路41を具備する。2個のA/D変換器に第1〜第4受光出力信号が選択的に供給され、第1動作モードの演算回路41は第1加算出力信号A+Cと第2加算出力信号B+Dを生成してDPD生成回路34はデジタル位相比較信号を生成して、第2動作モードの演算回路41は第3加算出力信号A+Dと第4加算出力信号B+Cを生成してウォブル信号生成回路33はデジタルウォブル信号を生成する。
【解決手段】光ディスク装置に搭載可能な半導体集積回路は光ピックアップの受光素子の第1〜第4受光出力信号A、B、C、Dを受信して、記録可能ディスクのウォブル検出用のウォブル信号生成回路33と記録不可ディスクのトラッキング用の差動位相検出信号(DPD)生成回路34と2個のA/D変換器42a、bと演算回路41を具備する。2個のA/D変換器に第1〜第4受光出力信号が選択的に供給され、第1動作モードの演算回路41は第1加算出力信号A+Cと第2加算出力信号B+Dを生成してDPD生成回路34はデジタル位相比較信号を生成して、第2動作モードの演算回路41は第3加算出力信号A+Dと第4加算出力信号B+Cを生成してウォブル信号生成回路33はデジタルウォブル信号を生成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路およびそれを搭載した光ディスク装置に関し、特に、半導体チップ占有面積を削減して高精度化して低消費電力とするのに有効な技術に関するものである。
【背景技術】
【0002】
光ディスクはCD(Compact Disk)、DVD(Digital Versatile Disk)、BD(Blu-Ray Disk)等と多様化され、光ディスクの記録・再生のための光ディスク装置のシステム構成は複雑となっている。また光ディスク装置に搭載される半導体集積回路は、コストダウンと低消費電力化とが要求される一方、多様化されたディスクの記録・再生が必要になっている。
【0003】
光ディスク装置に搭載される半導体集積回路は、光ディスクピックアップ受光素子から出力された電気信号からトラッキングサーボとフォーカスサーボのサーボエラー信号を生成するサーボエラー信号生成回路と上述の電気信号から光ディスク上の物理アドレス情報およびディスク回転制御、記録データのタイミングに使用するウォブル信号を生成するウォブル信号生成回路とを内蔵する。
【0004】
光ディスクの情報再生の場合には、半導体レーザ発光素子から出射された光ビームを光ディスクの所定のトラックに追従させるトラックサーボ(トラッキングサーボ)や、光ディスクの記録面に焦点を整合するフォーカスサーボや、光ディスクの回転速度を制御する速度サーボ等の制御が必要となる。
【0005】
トラッキングエラー信号には、2種類の方式が存在するものであり、第1番目はBD−ROM、DVD−ROMの規格で推奨された再生用の差動位相検出(DPD:Differential Phase Detection)方式であり、第2番目は光ディスク装置の記録およびCD−ROM等のディスクの再生で使用されている差動プッシュプル(DPP:Differential Push-Pull)方式である。特に差動位相検出(DPD)方式は、BD−ROM、DVD−ROMのように、既に再生データが書き込まれており、記録不可となっているディスクの規格で推奨された検出方式であり、この方式はディスク上の高周波再生データをベースに検出するので、半導体集積回路には高速信号処理が必要とされる。
【0006】
下記特許文献1には、光ディスクのトラック方向軸と直交軸方向とによって分割される受光素子の4つの領域A、B、C、Dの出力信号を使用するDPD信号生成装置が記載されている。第1位相比較器は領域Aの2値化信号と領域Bの2値化信号との位相差を検出して、第2位相比較器は領域Cの2値化信号と領域Dの2値化信号との位相差を検出する。第1位相比較器の検出結果と第2位相比較器の検出結果とは加算回路によって加算され、加算結果はローパスフィルタを介してサーボ制御部に供給される。
【0007】
下記特許文献2に、光ディスクの受光素子の4つの分割領域A、B、C、Dの出力信号を使用するDPD法によるトラッキングエラー検出回路が記載されている。領域Aの信号と領域Cの信号とは第1加算回路で加算され、領域Bの信号と領域Dの信号とは第2加算回路で加算される。第1加算回路の第1加算出力信号と第2加算回路の第2加算出力信号とは、第1イコライザ回路と第2イコライザ回路とを介して第1レベルコンパレータ回路と第2レベルコンパレータ回路とにそれぞれ供給される。第1レベルコンパレータ回路の第1の2値信号と第2レベルコンパレータ回路の第2の2値信号は位相比較回路に供給され、位相比較回路の第1比較出力信号と第2比較出力信号とは第1ローパスフィルタと第2ローパスフィルタとを介して減算回路に供給され、減算回路の出力からトラッキングエラー信号が生成される。
【0008】
一方、記録可能な光ディスクであるCD−R(Recordable)、CD−RW(Rewritable)、DVD−R、DVD−RW、DVD−RAM、BD−R1、BD−RE等では、各半径位置での線速度を正確に検出するために、トラックを蛇行(ウォブル)するフォーマットが採用されている。トラックのウォブル信号を検出することによって、光ディスクの物理アドレス情報の検出、光ディスクの回転制御、記録データタイミング制御等が可能となる。
【0009】
下記特許文献3には、受光素子の4つの領域A、B、C、Dの出力信号を使用するウォブル信号抽出回路が記載されている。第1可変利得増幅回路は領域Aの信号と領域Dとの信号を加算して第1演算結果A+Dを生成して、第2可変利得増幅回路は領域Bの信号と領域Cの信号とを加算して第2演算結果B+Cを生成する。第1演算結果A+Dと第2演算結果B+Cとは、第1自動利得制御回路と第2自動利得制御回路とを介して減算回路にそれぞれ供給される。減算回路は(A+D)−(B+C)の演算を実行することによって、ウォブル信号Wを生成する。
【0010】
下記特許文献4には、下記特許文献3に記載された(A+D)−(B+C)のアナログ演算をデジタル演算処理で実行するウォブル検出回路が記載されている。2つのアナログ加算信号は2つの2値化回路を介して2つの高速サンプリング回路に供給され、高速サンプリング回路のデジタル減算信号はデジタルフィルタに供給され、デジタルウォブル信号はデジタルウォブル検出器に供給される。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2007−018640号 公報
【特許文献2】特開2007−184049号 公報
【特許文献3】特開2006−059447号 公報
【特許文献4】特開2006−048841号 公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
本発明者等は本発明に先立って、光ディスク装置に搭載可能な半導体集積回路の研究・開発に従事した。
【0013】
図1は、本発明に先立って本発明者等によって検討された光ディスク装置に搭載可能な半導体集積回路の構成を示す図である。
【0014】
図1に示した半導体集積回路LSIは、光ディスク装置に搭載される光ピックアップPUと接続可能とされている。光ピックアップPUでは、光ディスクのトラック上の記録ピットからのデータリード受光素子のRF読み出し差動信号23a、23bが生成され、更にトラッキングサーボ、フォーカスサーボ、ウォブル検出のためにメイン受光素子の4つの領域A、B、C、Dの出力信号1a、1b、1c、1dが生成され、サブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hが生成される。
【0015】
光ピックアップPUで、メイン受光素子の領域A、Dと領域B、Cの間の境界線は光ディスクのトラック方向軸であり、メイン受光素子の領域A、Bと領域C、Dの間の境界線は直交軸方向である。また光ピックアップPUでは、サブ受光素子は2個の受光素子から構成されることも可能である。トラック方向でメイン受光素子の前方に前方のサブ受光素子が配置され、トラック方向でメイン受光素子の後方に後方のサブ受光素子が配置される。前方のサブ受光素子からの4つの出力信号と後方のサブ受光素子からの4つの出力信号との信号演算処理によって、サブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hが生成されることができる。
【0016】
更に、光ピックアップPUには、光ディスクの情報記録および情報再生のために半導体レーザ発光素子が含まれている。従って、光ピックアップPUには、光ディスクの情報記録時の記録パワーおよび光ディスクの情報再生時の再生パワーを制御するためのレーザ制御部22が含まれている。一方、半導体集積回路LSIには、光ピックアップPUのレーザ制御部22の記録パワーを制御するための記録パワー制御回路20と光ピックアップPUのレーザ制御部22の再生パワーを制御するための再生パワー制御回路21とが含まれている。
【0017】
また更に、半導体集積回路LSIは、振幅補正回路2、A/D変換器3、振幅検出回路4、ウォブル信号生成回路5、A/D変換器6、ウォブル信号処理部7、記録用信号処理回路8、回転制御回路9、DPD信号生成回路10、A/D変換器11、オフセットキャンセル増幅器12a〜12d、12e〜12h、A/D変換器13、トラッキングサーボ方式選択回路14、トラッキングサーボエラー生成回路15、フォーカスサーボエラー生成回路16、サーボ信号処理部17、D/A変換器18、19、RF生成回路24、A/D変換器25、再生用信号処理回路26、中央処理ユニット(CPU)27、メモリ28を含んでいる。
【0018】
メイン受光素子の4つの領域A、B、C、Dの出力信号1a、1b、1c、1dは振幅補正回路2とウォブル信号生成回路5とDPD信号生成回路10とオフセットキャンセル増幅器12a〜12dに供給され、サブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hはオフセットキャンセル増幅器12e〜12hに供給される。
【0019】
振幅補正回路2の出力信号はA/D変換器3の入力端子に供給され、A/D変換器3の出力信号は振幅検出回路4の入力端子に供給され、振幅検出回路4の出力信号はサーボ信号処理部17と再生用信号処理回路26とに供給される。ウォブル信号生成回路5の出力信号はA/D変換器6の入力端子に供給され、A/D変換器6の出力信号はウォブル信号処理部7の入力端子に供給され、ウォブル信号処理部7の出力信号は記録用信号処理回路8と回転制御回路9とに供給される。DPD信号生成回路10の出力信号はA/D変換器11の入力端子に供給され、A/D変換器11の出力信号はトラッキングサーボ方式選択回路14の一方の入力端子に供給される。
【0020】
オフセットキャンセル増幅器12a〜12d、12e〜12hの出力信号はA/D変換器13の入力端子に供給され、A/D変換器13の出力信号はトラッキングサーボ方式選択回路14の他方の入力端子とフォーカスサーボエラー生成回路16の入力端子に供給される。
【0021】
トラッキングサーボ方式選択回路14の出力信号はトラッキングサーボエラー生成回路15の入力端子に供給され、トラッキングサーボエラー生成回路15の出力信号はサーボ信号処理部17の一方の入力端子に供給されて、フォーカスサーボエラー生成回路16の出力信号はサーボ信号処理部17の他方の入力端子に供給される。サーボ信号処理部17から生成されるデジタルトラッキング信号はD/A変換器18によってアナログ信号に変換され、アナログトラッキング信号は光ピックアップPUを直交軸方向に移動するためのスレッドモータを駆動するスレッドモータ・駆動回路に供給される。サーボ信号処理部17から生成されるデジタルフォーカス信号はD/A変換器18によってアナログ信号に変換され、アナログフォーカス信号は光ディスクの記録面に焦点を整合するフォーカス制御駆動回路に供給される。また回転制御回路9から生成されるデジタル回転制御信号は他のD/A変換器19によってアナログ信号に変換され、アナログ回転制御信号は光ディスクを回転するスピンドルモータを駆動するスピンドモータ・駆動回路に供給される。また、回転制御回路9から生成されるデジタル回転制御信号は、そのままデジタル信号の形態で光ディスクを回転するスピンドルモータを駆動するスピンドモータ・駆動回路に供給される。
【0022】
RF生成回路24から生成されるアナログ再生読出信号はA/D変換器25によってデジタル信号に変換されて、デジタル再生読出信号は再生用信号処理回路26に供給される。再生用信号処理回路26は、デジタル信号処理によるクロックデータリカバリーを実行することによってデジタル再生読出信号から再生クロック信号と再生データとを抽出するPLLを含むものである。再生用信号処理回路26での波形等価処理やビタビ信号処理や復調処理やエラー訂正処理等によって生成されるデジタル再生信号は、例えばパーソナルコンピュータ等のホスト機器に供給される。メモリ28に格納された光ディスク装置制御プログラムを使用して中央処理ユニット(CPU)27は、半導体集積回路LSIの内部に含まれた要素回路の全体制御を実行するものである。
【0023】
振幅補正回路2はメイン受光素子の4つの領域A、B、C、Dの出力信号1a、1b、1c、1dの加算A+B+C+Dの演算と振幅補正とを実行して、A/D変換器3でのデジタル振幅の変換後、振幅検出回路4でデジタル振幅を検出する。例えば、光ディスクに傷があれば、振幅小の情報が振幅検出回路4から生成される。光ディスクに傷が存在すれば、傷が存在することを示す検出信号が振幅検出回路4から再生用信号処理回路26に供給される。
【0024】
フォーカスサーボエラー生成回路16はオフセットキャンセル増幅器12a〜12d、12e〜12hの出力信号が供給されるA/D変換器13の出力信号を利用して、(A+C)−(B+D)の演算または(A+C)−(B+D)+α{(E+G)−(F+H)}の演算のいずれかを実行する。いずれを実行するかは、光ピックアップPUの仕様によって決定される。尚、αは、光ピックアップPUの仕様によって決定される係数である。
【0025】
図3は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれるウォブル信号生成回路5の構成を示す図である。
【0026】
図3に示すように、ウォブル信号生成回路5は、第1増幅演算回路58a、第2増幅演算回路58b、第1AGC回路59a、第2AGC回路59b、減算回路60、第3AGC回路62、フィルタ回路63によって構成されている。
【0027】
メイン受光素子の2つの領域A、Dの出力信号1a、1dが第1増幅演算回路58aの2つの入力端子に供給されることによって第1増幅演算回路58aの出力端子から第1加算信号58c(A+D)が生成される一方、メイン受光素子の2つの領域B、Cの出力信号1b、1cが第2増幅演算回路58bの2つの入力端子に供給されることによって第2増幅演算回路58bの出力端子からは第2加算信号58d(B+C)が生成される。
【0028】
第1AGC回路59aは第1加算信号(A+D)の振幅制御を実行して、第2AGC回路59bは第2加算信号(B+C)の振幅制御を実行する。従って、第1振幅制御加算信号59c(A+D)と第2振幅制御加算信号59d(B+C)は減算回路60の2つの入力端子に供給されることによって、減算回路60の出力端子から差信号61(A+D)−(B+C)を有するウォブル信号成分が生成される。このウォブル信号成分は、第3AGC回路62、フィルタ回路63と図1に示したA/D変換器6とを介して図1に示したウォブル信号処理部7に供給される。
【0029】
図4は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれる差動位相検出(DPD)方式のDPD信号生成回路10の構成を示す図である。
【0030】
図4に示すようにDPD信号生成回路10は、第1増幅回路65a、第2増幅回路65b、第3増幅回路65c、第4増幅回路65d、第1の2値化回路66a、第2の2値化回路66b、第3の2値化回路66c、第4の2値化回路66、第1位相比較回路67a、第2位相比較回路67b、加算回路68、フィルタ回路70によって構成されている。
【0031】
メイン受光素子の4つの領域A、B、C、Dの各出力信号1a、1b、1c、1dは第1増幅回路65a、第2増幅回路65b、第3増幅回路65c、第4増幅回路65dによってそれぞれ増幅された後、第1の2値化回路66a、第2の2値化回路66b、第3の2値化回路66c、第4の2値化回路66dの各入力端子に供給される。第1の2値化回路66aの出力信号と第2の2値化回路66bの出力信号とが第1位相比較回路67aの2つの入力端子に供給されることによって第1位相比較回路67aの出力端子からは第1位相比較信号67c(A、B)が生成される一方、第3の2値化回路66cの出力信号と第4の2値化回路66の出力信号とが第2位相比較回路67bの2つの入力端子に供給されることによって第2位相比較回路67bの出力端子からは第2位相比較信号67d(C、D)が生成される。第1位相比較回路67aの第1位相比較信号67c(A、B)と第2位相比較回路67bの第2位相比較信号67d(C、D)とが加算回路68の2つの入力端子に供給されることによって、加算回路68の出力端子からは加算出力信号69(A、B)+(C、D)が生成される。この加算出力信号69は、フィルタ回路70と図1に示したA/D変換器11とを介して図1に示したトラッキングサーボ方式選択回路14に供給される。
【0032】
図5は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれる差動位相検出(DPD)方式の他のDPD信号生成回路10の構成を示す図である。
【0033】
図5に示すように他のDPD信号生成回路10は、第1加算回路72a、第2加算回路72b、第1増幅回路73a、第2増幅回路73b、第1の2値化回路74a、第2の2値化回路74b、位相比較回路75、フィルタ回路76によって構成されている。
【0034】
メイン受光素子の2つの領域A、Cの出力信号1a、1cが第1加算回路72aの2つの入力端子に供給されることによって第1加算回路72aの出力端子から第1加算信号72a(A+C)が生成される一方、メイン受光素子の2つの領域B、Dの出力信号1b、1dが第2加算回路72bの2つの入力端子に供給されることによって第2加算回路72bの出力端子からは第2加算信号72b(B+D)が生成される。第1加算信号72a(A+C)と第2加算信号72b(B+D)とは第1増幅回路73a、第2増幅回路73bとによってそれぞれ増幅された後に、第1の2値化回路74aの入力端子と第2の2値化回路74bの入力端子とにそれぞれ供給される。第1の2値化回路74aの出力信号と第2の2値化回路74bの出力信号とは位相比較回路75の2つの入力端子に供給されることによって、位相比較回路75の出力端子から位相比較信号(A+C)、(B+D)が生成される。この位相比較信号は、フィルタ回路76と図1に示したA/D変換器11とを介して図1に示したトラッキングサーボ方式選択回路14に供給される。
【0035】
しかし、本発明に先立った本発明者等による検討によって、図1に示した半導体集積回路LSIでは振幅検出回路4とウォブル信号生成回路5とDPD信号生成回路10とが半導体集積回路LSIの内部に形成されるアナログ回路によって構成されているので、このアナログ回路の半導体チップ占有面積が大きく、製造コストが高いと言う問題が明らかとされた。更に、このアナログ回路を高精度とすることが困難であるので、半導体集積回路LSIの製造歩留まりが低く、製造コストが高いと言う問題が明らかとされた。以上のような検討の結果をベースに、本発明に先立って本発明者等は、半導体チップ占有面積の削減と高精度化とを実現するために振幅検出回路とウォブル信号生成回路とDPD信号生成回路とをデジタル化することを検討した。
【0036】
図2も、本発明に先立って本発明者等によって検討された光ディスク装置に搭載可能な半導体集積回路の構成を示す図である。
【0037】
図2に示す半導体集積回路LSIが図1の半導体集積回路LSIと相違するのは、デジタル化された振幅補正回路32とウォブル信号生成回路33とDPD信号生成回路34とを含んでいることである。従って、このデジタル化に対応するために、図2に示す半導体集積回路LSIは、オフセットキャンセル増幅器12a〜12dと振幅補正回路32、ウォブル信号生成回路33、DPD信号生成回路34、インターフェース回路35との間に接続された4個のA/D変換器31a、31b、31c、31dを含んでいる。オフセットキャンセル増幅器12e〜12hに接続されたA/D変換器36は、フォーカスサーボエラー信号生成のためにサブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hのデジタル信号をインターフェース回路35経由でフォーカスサーボエラー生成回路16に供給する。その結果、フォーカスサーボエラー生成回路16による (A+C)−(B+D)+α{(E+G)−(F+H)}の演算実行が可能となる。オフセットキャンセル増幅器12e〜12hに接続されたA/D変換器36は、光ディスク装置の記録およびCD−ROM等のディスクの再生で使用されているトラッキングサーボエラー信号生成での差動プッシュプル(DPP)方式のためにサブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hのデジタル信号をインターフェース回路35経由でトラッキングサーボエラー生成回路15に供給する。その結果、トラッキングサーボエラー生成回路15による (A+D)−(B+C)−α{(E+H)−(F+G)の演算実行が可能となる。図2に示す半導体集積回路LSIのその他の構成は、図1に示した半導体集積回路LSIと同一であるので、重複する説明は省略する。
【0038】
図6は、図2に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれた4個のA/D変換器31a〜31dによるA/D変換並列処理の動作を説明する図である。
【0039】
図6に示すように4個のA/D変換器31a〜31dは、オフセットキャンセル増幅器12a〜12dを経由して供給されるメイン受光素子の4つの領域A、B、C、Dのアナログ出力信号を同一タイミング78a〜78hでデジタル信号に変換する。特に、ウォブル信号生成回路33は略100MHzの相当高い周波数を持った入力信号の信号処理が必要であるので、ウォブル信号生成回路33の入力端子に接続される4個のA/D変換器31a〜31dは高速A/D変換器によって構成する必要がある。従って、4個の高速A/D変換器31a〜31dは消費電力が大きいばかりか回路規模も大きくなると言う問題が明らかとされた。
【0040】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【0041】
従って、本発明の目的とするところは、光ディスク装置に搭載可能な半導体集積回路の半導体チップ占有面積を削減して高精度化して低消費電力とすることにある。
【0042】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0043】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【0044】
すなわち、本発明の代表的な実施の形態は、光ピックアップ(PU)を有する光ディスク装置に搭載可能な半導体集積回路(LSI)である。
【0045】
前記半導体集積回路(LSI)は、前記光ピックアップ(PU)の受光素子の4個の受光領域からの第1乃至第4受光出力信号(A、B、C、D)を受信する。
【0046】
前記半導体集積回路(LSI)は、記録可能なディスクのウォブルを検出可能なウォブル信号生成回路(33)と、記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路(34)と、2個のA/D変換器(42a、42b)と、演算回路(41、44)とを具備する。
【0047】
前記2個のA/D変換器(42a、42b)には、前記第1乃至第4受光出力信号(A、B、C、D)が選択的に供給される。
【0048】
前記演算回路(41、44)は、第1動作モードに設定され、前記第1受光出力信号(A)と前記第3受光出力信号(C)との第1加算出力信号(A+C)と、前記第2受光出力信号(B)と前記第4受光出力信号(D)との第2加算出力信号(B+D)を生成する。
【0049】
前記演算回路(41、44)は、第2動作モードに設定され、前記第1受光出力信号(A)と前記第4受光出力信号(D)との第3加算出力信号(A+D)と、前記第2受光出力信号(B)と前記第3受光出力信号(C)との第4加算出力信号(B+C)を生成する。
【0050】
前記ウォブル信号生成回路(33)は、前記第2動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを使用するデジタル減算演算(A+D)−(B+C)の実行によりデジタルウォブル信号を生成する。
【0051】
前記差動位相検出方式信号生成回路(34)は、前記第1動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを使用するデジタル位相比較信号((A+C)、(B+D))を生成する(図7、図12参照)。
【発明の効果】
【0052】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0053】
すなわち、本発明によれば、半導体チップ占有面積を削減して、高精度化して、低消費電力にすることができる。
【図面の簡単な説明】
【0054】
【図1】図1は、本発明に先立って本発明者等によって検討された光ディスク装置に搭載可能な半導体集積回路の構成を示す図である。
【図2】図2も、本発明に先立って本発明者等によって検討された光ディスク装置に搭載可能な半導体集積回路の構成を示す図である。
【図3】図3は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれるウォブル信号生成回路5の構成を示す図である。
【図4】図4は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれる差動位相検出(DPD)方式のDPD信号生成回路10の構成を示す図である。
【図5】図5は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれる差動位相検出(DPD)方式の他のDPD信号生成回路10の構成を示す図である。
【図6】図6は、図2に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれた4個のA/D変換器31a〜31dによるA/D変換並列処理の動作を説明する図である。
【図7】図7は、光ディスク装置に搭載可能な本発明の実施の形態1による半導体集積回路の構成を示す図である。
【図8】図8は、図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれる演算回路41の構成を示す図である。
【図9】図9は、図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれるウォブル信号生成回路33によるウォブル信号生成動作が実行される際の第1高速A/D変換器42aと第2高速A/D変換器42bとの動作を説明する図である。
【図10】図10は、図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれるDPD信号生成回路34によるDPD生成動作が実行される際の第1高速A/D変換器42aと第2高速A/D変換器42bとの動作を説明する図である。
【図11】図11は、図7に示した本発明の実施の形態1による半導体集積回路LSIにおいてDPD信号生成回路34によるDPD生成動作とウォブル信号生成回路33によるROMマーク検出動作とが交互にシリアルに切り換えて実行される際の第1高速A/D変換器42aと第2高速A/D変換器42bとの動作を説明する図である。
【図12】図12は、光ディスク装置に搭載可能な本発明の実施の形態2および本発明の実施の形態3の半導体集積回路の構成を示す図である。
【図13】図13は、図12に示した本発明の実施の形態2による半導体集積回路LSIに含まれる前処理回路43の構成を示す図である。
【図14】図14は、図13に示した前処理回路43の切り換えスイッチSWと4個のサンプルホールド回路118a、118b、118c、118dの動作を説明する図である。
【図15】図15は、図13に示した前処理回路43の2個のセレクタ119a、119bと2個の高速A/D変換器42a、42bと演算回路44の動作を説明する図である。
【図16】図16は、図12に示した本発明の実施の形態3による半導体集積回路LSIに含まれる前処理回路43の構成を示す図である。
【図17】図17は、図16に示した前処理回路43の4個のサンプルホールド回路118a、118b、118c、118dの動作を説明する図である。
【図18】図18は、図16に示した前処理回路43の2個のセレクタ119a、119bと2個の高速A/D変換器42a、42bと演算回路44の動作を説明する図である。
【発明を実施するための形態】
【0055】
1.実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【0056】
〔1〕本発明の代表的な実施の形態は、光ピックアップ(PU)を有する光ディスク装置に搭載可能な半導体集積回路(LSI)である。
【0057】
前記半導体集積回路(LSI)は、前記光ピックアップ(PU)の受光素子の4個の受光領域からの第1受光出力信号(A)と第2受光出力信号(B)と第3受光出力信号(C)と第4受光出力信号(D)とを受信可能とされる。
【0058】
前記半導体集積回路(LSI)は、前記光ディスク装置に装着される記録可能なディスクのウォブルを検出可能なウォブル信号生成回路(33)と、前記光ディスク装置に装着される記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路(34)とを具備する。
【0059】
前記半導体集積回路(LSI)は、2個のA/D変換器(42a、42b)と演算回路(41、44)との従属接続を更に具備する。
【0060】
前記2個のA/D変換器(42a、42b)には、前記受光素子からの出力される前記第1受光出力信号(A)と前記第2受光出力信号(B)と前記第3受光出力信号(C)と前記第4受光出力信号(D)が選択的に供給可能とされる。
【0061】
前記演算回路(41、44)は、第1動作モードに設定されることによって、前記第1受光出力信号(A)と前記第3受光出力信号(C)との第1加算出力信号(A+C)と、前記第2受光出力信号(B)と前記第4受光出力信号(D)との第2加算出力信号(B+D)を生成可能とされる。
【0062】
前記演算回路(41、44)は、第2動作モードに設定されることによって、前記第1受光出力信号(A)と前記第4受光出力信号(D)との第3加算出力信号(A+D)と、前記第2受光出力信号(B)と前記第3受光出力信号(C)との第4加算出力信号(B+C)を生成可能とされる。
【0063】
前記ウォブル信号生成回路(33)は、前記第2動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを使用するデジタル減算演算(A+D)−(B+C)の実行によりデジタルウォブル信号を生成するものである。
【0064】
前記差動位相検出方式信号生成回路(34)は、前記第1動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを使用するデジタル位相比較信号((A+C)、(B+D))を生成するものである(図7、図12参照)。
【0065】
前記実施の形態によれば、半導体チップ占有面積を削減して高精度化して低消費電力にすることができる。
【0066】
好適な実施の形態による半導体集積回路(LSI)は、前記第1動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを使用する第1デジタル加算演算(A+C)+(B+D)と前記第2動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを使用する第2デジタル加算演算(A+D)+(B+C)との両者を実行することで前記記録可能なディスクの傷および前記記録不可のディスクの傷の存在を示す検出信号を生成可能な振幅補正検出回路(32、4)を更に具備するものである(図7、図12参照)。
【0067】
他の好適な実施の形態によれば、再生専用のBD−ROMのディスクが前記光ディスク装置に装着された場合には、前記BD−ROMのディスクに記録されたROMマークを検出するために、前記BD−ROMのディスクのトラッキングエラー信号検出のために前記第1動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを使用する前記差動位相検出方式信号生成回路(34)による前記デジタル位相比較信号((A+C)、(B+D))の生成と、前記第2動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを使用する前記ウォブル信号生成回路(33)による前記デジタル減算演算(A+D)−(B+C)の実行による前記ROMマークの検出とが、交互に実行されるものである(図11参照)。
【0068】
より好適な実施の形態によれば、前記演算回路(41)は、前記第1動作モードに設定されることによって、前記第1受光出力信号(A)と前記第3受光出力信号(C)との第1アナログ加算による前記第1加算出力信号(A+C)と、前記第2受光出力信号(B)と前記第4受光出力信号(D)との第2アナログ加算による前記第2加算出力信号(B+D)を生成可能とされる。
【0069】
前記演算回路(41)は、前記第2動作モードに設定されることによって、前記第1受光出力信号(A)と前記第4受光出力信号(D)との第3アナログ加算による前記第3加算出力信号(A+D)と、前記第2受光出力信号(B)と前記第3受光出力信号(C)との第4アナログ加算による前記第4加算出力信号(B+C)を生成可能とされる。
【0070】
前記第1動作モードでは、前記演算回路(41)から生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とは前記2個のA/D変換器(42a、42b)のアナログ入力端子に供給され、前記2個のA/D変換器(42a、42b)のデジタル出力端子に生成される第1デジタル加算出力信号(A+C)と第2デジタル加算出力信号(B+D)とは前記ウォブル信号生成回路(33)と前記差動位相検出方式信号生成回路(34)と前記振幅補正検出回路(32、4)とのデジタル入力端子に供給される。
【0071】
前記第2動作モードでは、前記演算回路(41)から生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とは前記2個のA/D変換器(42a、42b)の前記アナログ入力端子に供給され、前記2個のA/D変換器(42a、42b)の前記デジタル端子出力に生成される第3デジタル加算出力信号(A+D)と第4デジタル加算出力信号(B+C)とは前記ウォブル信号生成回路(33)と前記差動位相検出方式信号生成回路(34)と前記振幅補正検出回路(32、4)との前記デジタル入力端子に供給されるものである(図7、図8参照)。
【0072】
具体的な好適な実施の形態によれば、前記第1動作モードに設定された前記演算回路(41)によって生成される前記第1加算出力信号(A+C)と前記第2動作モードに設定された前記演算回路(41)によって生成される前記第3加算出力信号(A+D)とがそれぞれ供給可能とされた第1セレクタ(41e)と、前記第1動作モードに設定された前記演算回路(41)によって生成される前記第2加算出力信号(B+D)と前記第2動作モードに設定された前記演算回路(41)によって生成される前記第4加算出力信号(B+C)とがそれぞれ供給可能とされた第2セレクタ(41f)とを前記演算回路(41)が含むものである。
【0073】
前記第1セレクタ(41e)と前記第2セレクタ(41f)との出力端子は、前記2個のA/D変換器(42a、42b)の前記アナログ入力端子に接続されたものである(図8参照)。
【0074】
より具体的な好適な実施の形態による半導体集積回路(LSI)は、前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニット(27)を更に具備する。
【0075】
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを前記差動位相検出方式信号生成回路(34)は使用して前記デジタル位相比較信号((A+C)、(B+D))を生成する。
【0076】
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを前記ウォブル信号生成回路(33)は使用して前記デジタル減算演算(A+D)−(B+C)の前記実行により前記デジタルウォブル信号を生成するものである。
【0077】
他のより好適な実施の形態によれば、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第1受光出力信号(A)と前記第3受光出力信号(C)または前記第4受光出力信号(D)とは交互に前記2個のA/D変換器の一方のA/D変換器(42a)の入力端子に供給され、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第2受光出力信号(B)と前記第4受光出力信号(D)または前記第3受光出力信号(C)とは交互に前記2個のA/D変換器の他方のA/D変換器(42b)の入力端子に供給される。
【0078】
前記演算回路(44)は、前記一方のA/D変換器(42a)の出力端子から交互に生成される第1受光デジタル信号(A)と第3受光デジタル信号(C)または第4受光デジタル信号(D)とをデジタル加算することによって第1デジタル加算出力信号(A+C)または第3デジタル加算出力信号(A+D)を出力して、前記他方のA/D変換器(42b)の出力端子から交互に生成される第2受光デジタル信号(B)と第4受光デジタル信号(D)または第3受光デジタル信号(C)とをデジタル加算することによって第2デジタル加算出力信号(B+D)または第4デジタル加算出力信号(B+C)を出力するものである(図15参照)。
【0079】
他の具体的な好適な実施の形態による前記半導体集積回路(LSI)は、前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに接続された前処理回路(43)を更に具備する。
【0080】
前記前処理回路(43)は、第1サンプルホールド回路(118a)と、第2サンプルホールド回路(118b)と、第3サンプルホールド回路(118c)と、第4サンプルホールド回路(118d)と、第1セレクタ(119a)と、第2セレクタ(119b)とを含む。
【0081】
前記第1サンプルホールド回路(118a)の出力端子と前記第3サンプルホールド回路(118c)の出力端子とは前記第1セレクタ(119a)の一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第2サンプルホールド回路(118b)の出力端子と前記第4サンプルホールド回路(118d)の出力端子とは前記第2セレクタ(119b)の一方の入力端子と他方の入力端子とにそれぞれ接続される。
【0082】
前記第1セレクタ(119a)の出力端子は前記一方のA/D変換器(42a)の前記入力端子に接続され、前記第2セレクタ(119b)の出力端子は前記他方のA/D変換器(42b)の前記入力端子に接続される。
【0083】
前記第1動作モードでは、前記第1受光出力信号(A)と前記第2受光出力信号(B)と前記第3受光出力信号(C)と前記第4受光出力信号(D)とは、前記第1サンプルホールド回路(118a)の入力端子と前記第2サンプルホールド回路(118b)の入力端子と前記第3サンプルホールド回路(118c)の入力端子と前記第4サンプルホールド回路(118d)の入力端子とにそれぞれ供給される。
【0084】
前記第1動作モードのサンプル期間で、前記第1サンプルホールド回路(118a)の前記出力端子の第1受光サンプル信号(A)と前記第2サンプルホールド回路(118b)の前記出力端子の第2受光サンプル信号(B)とはそれぞれ前記第1セレクタ(119a)の前記一方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給される。
【0085】
前記第1動作モードのホールド期間で、前記第3サンプルホールド回路(118c)の前記出力端子の第3受光ホールド信号(C)と前記第4サンプルホールド回路(118d)の前記出力端子の第4受光ホールド信号(D)とはそれぞれ前記第1セレクタ(119a)の前記他方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給される。
【0086】
前記第2動作モードでは、前記第1受光出力信号(A)と前記第2受光出力信号(B)と前記第3受光出力信号(C)と前記第4受光出力信号(D)とは、前記第1サンプルホールド回路(118a)の前記入力端子と前記第2サンプルホールド回路(118b)の前記入力端子と前記第4サンプルホールド回路(118d)の前記入力端子と前記第3サンプルホールド回路(118c)の前記入力端子とにそれぞれ供給される。
【0087】
前記第2動作モードのサンプル期間で、前記第1サンプルホールド回路(118a)の前記出力端子の前記第1受光サンプル信号(A)と前記第2サンプルホールド回路(118b)の前記出力端子の前記第2受光サンプル信号(B)とはそれぞれ前記第1セレクタ(119a)の前記一方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給される。
【0088】
前記第2動作モードのホールド期間で、前記第4サンプルホールド回路(118d)の前記出力端子の前記第4受光ホールド信号(D)と前記第3サンプルホールド回路(118c)の前記出力端子の前記第3受光ホールド信号(C)とはそれぞれ前記第1セレクタ(119a)の前記他方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給されるものである(図13参照)。
【0089】
他のより具体的な好適な実施の形態による半導体集積回路(LSI)は、前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニット(27)を更に具備する。
【0090】
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを前記差動位相検出方式信号生成回路(34)は使用して前記デジタル位相比較信号((A+C)、(B+D))を生成する。
【0091】
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを前記ウォブル信号生成回路(33)は使用して前記デジタル減算演算(A+D)−(B+C)の前記実行により前記デジタルウォブル信号を生成するものである。
【0092】
他のより好適な実施の形態によれば、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第1受光出力信号(A)と前記第3受光出力信号(C)は交互に前記2個のA/D変換器の一方のA/D変換器(42a)の入力端子に供給され、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第2受光出力信号(B)と前記第4受光出力信号(D)は交互に前記2個のA/D変換器の他方のA/D変換器(42b)の入力端子に供給される。
【0093】
前記演算回路(44)は、前記一方のA/D変換器(42a)の出力端子から生成される第1受光デジタル信号(A)と第3受光デジタル信号(C)または前記他方のA/D変換器(42b)の出力端子からを生成される第4受光デジタル信号(D)をデジタル加算することによって第1デジタル加算出力信号(A+C)または第3デジタル加算出力信号(A+D)を出力して、または、第1受光デジタル信号(A)と第3受光デジタル信号(C)または第4受光デジタル信号(D)をデジタル加算せずに、第1受光デジタル信号(A)と第3受光デジタル信号(C)または第4受光デジタル信号(D)を直接出力して、前記他方のA/D変換器(42b)の出力端子から生成される第2受光デジタル信号(B)と第4受光デジタル信号(D)または前記一方のA/D変換器(42a)の出力端子から生成される第3受光デジタル信号(C)をデジタル加算することによって第2デジタル加算出力信号(B+D)または第4デジタル加算出力信号(B+C)を出力して、または、第2受光デジタル信号(B)と第4受光デジタル信号(D)または第3受光デジタル信号(C)をデジタル加算せずに、第2受光デジタル信号(B)と第4受光デジタル信号(D)または第3受光デジタル信号(C)を直接出力するものである(図18参照)。
【0094】
他の具体的な好適な実施の形態による前記半導体集積回路(LSI)は、前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに接続された前処理回路(43)を更に具備する。
【0095】
前記前処理回路(43)は、第1サンプルホールド回路(118a)と、第2サンプルホールド回路(118b)と、第3サンプルホールド回路(118c)と、第4サンプルホールド回路(118d)と、第1セレクタ(119a)と、第2セレクタ(119b)とを含む。
【0096】
前記第1サンプルホールド回路(118a)の出力端子と前記第3サンプルホールド回路(118c)の出力端子とは前記第1セレクタ(119a)の一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第2サンプルホールド回路(118b)の出力端子と前記第4サンプルホールド回路(118d)の出力端子とは前記第2セレクタ(119b)の一方の入力端子と他方の入力端子とにそれぞれ接続される。
【0097】
前記第1セレクタ(119a)の出力端子は前記一方のA/D変換器(42a)の前記入力端子に接続され、前記第2セレクタ(119b)の出力端子は前記他方のA/D変換器(42b)の前記入力端子に接続される。
【0098】
前記第1動作モードでは、前記第1受光出力信号(A)と前記第2受光出力信号(B)と前記第3受光出力信号(C)と前記第4受光出力信号(D)とは、前記第1サンプルホールド回路(118a)の入力端子と前記第2サンプルホールド回路(118b)の入力端子と前記第3サンプルホールド回路(118c)の入力端子と前記第4サンプルホールド回路(118d)の入力端子とにそれぞれ供給される。
【0099】
前記第1動作モードのサンプル期間で、前記第1サンプルホールド回路(118a)の前記出力端子の第1受光サンプル信号(A)と前記第2サンプルホールド回路(118b)の前記出力端子の第2受光サンプル信号(B)とはそれぞれ前記第1セレクタ(119a)の前記一方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給される。
【0100】
前記第1動作モードのホールド期間で、前記第1サンプルホールド回路(118c)の前記出力端子の第3受光ホールド信号(C)と前記第2サンプルホールド回路(118d)の前記出力端子の第4受光ホールド信号(D)とはそれぞれ前記第1セレクタ(119a)の前記他方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給される。
【0101】
前記第2動作モードでは、前記第1受光出力信号(A)と前記第2受光出力信号(B)と前記第3受光出力信号(C)と前記第4受光出力信号(D)とは、前記第1サンプルホールド回路(118a)の前記入力端子と前記第2サンプルホールド回路(118b)の前記入力端子と前記第3サンプルホールド回路(118c)の前記入力端子と前記第4サンプルホールド回路(118d)の前記入力端子とにそれぞれ供給される。
【0102】
前記第2動作モードのサンプル期間で、前記第1サンプルホールド回路(118a)の前記出力端子の前記第1受光サンプル信号(A)と前記第2サンプルホールド回路(118b)の前記出力端子の前記第2受光サンプル信号(B)とはそれぞれ前記第1セレクタ(119a)の前記一方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給される。
【0103】
前記第2動作モードのホールド期間で、前記第1サンプルホールド回路(118c)の前記出力端子の第3受光ホールド信号(C)と前記第2サンプルホールド回路(118d)の前記出力端子の第4受光ホールド信号(D)とはそれぞれ前記第1セレクタ(119a)の前記他方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給されるものである(図18参照)。
【0104】
他のより具体的な好適な実施の形態による半導体集積回路(LSI)は、前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニット(27)を更に具備する。
【0105】
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを前記差動位相検出方式信号生成回路(34)は使用して前記デジタル位相比較信号((A+C)、(B+D))を生成して、または、前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて前記出力端子の第1受光ホールド信号(A)と前記出力端子の第2受光ホールド信号(B)と前記出力端子の第3受光ホールド信号(C)と前記出力端子の第4受光ホールド信号(D)をそれぞれ前記差動位相検出方式信号生成回路(34)に出力し、前記差動位相検出方式信号生成回路(34)を使用して、前記デジタル位相比較信号(A、B)+(C、D)を生成する。
【0106】
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを前記ウォブル信号生成回路(33)は使用して前記デジタル減算演算(A+D)−(B+C)の前記実行により前記デジタルウォブル信号を生成するものである。
【0107】
〔2〕本発明の別の観点の代表的な実施の形態は、光ピックアップ(PU)と半導体集積回路(LSI)とを搭載する光ディスク装置である。
【0108】
前記半導体集積回路(LSI)は、前記光ピックアップ(PU)の受光素子の4個の受光領域からの第1受光出力信号(A)と第2受光出力信号(B)と第3受光出力信号(C)と第4受光出力信号(D)とを受信可能とされる。
【0109】
前記半導体集積回路(LSI)は、前記光ディスク装置に装着される記録可能なディスクのウォブルを検出可能なウォブル信号生成回路(33)と、前記光ディスク装置に装着される記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路(34)とを具備する。
【0110】
前記半導体集積回路(LSI)は、2個のA/D変換器(42a、42b)と演算回路(41、44)との従属接続を更に具備する。
【0111】
前記2個のA/D変換器(42a、42b)には、前記受光素子からの出力される前記第1受光出力信号(A)と前記第2受光出力信号(B)と前記第3受光出力信号(C)と前記第4受光出力信号(D)が選択的に供給可能とされる。
【0112】
前記演算回路(41、44)は、第1動作モードに設定されることによって、前記第1受光出力信号(A)と前記第3受光出力信号(C)との第1加算出力信号(A+C)と、前記第2受光出力信号(B)と前記第4受光出力信号(D)との第2加算出力信号(B+D)を生成可能とされる。
【0113】
前記演算回路(41、44)は、第2動作モードに設定されることによって、前記第1受光出力信号(A)と前記第4受光出力信号(D)との第3加算出力信号(A+D)と、前記第2受光出力信号(B)と前記第3受光出力信号(C)との第4加算出力信号(B+C)を生成可能とされる。
【0114】
前記ウォブル信号生成回路(33)は、前記第2動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを使用するデジタル減算演算(A+D)−(B+C)の実行によりデジタルウォブル信号を生成するものである。
【0115】
前記差動位相検出方式信号生成回路(34)は、前記第1動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを使用するデジタル位相比較信号((A+C)、(B+D))を生成するものである(図7、図12参照)。
【0116】
前記実施の形態によれば、半導体チップ占有面積を削減して高精度化して低消費電力にすることができる。
2.実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【0117】
[実施の形態1]
《実施の形態1による半導体集積回路の構成》
図7は、光ディスク装置に搭載可能な本発明の実施の形態1による半導体集積回路の構成を示す図である。
【0118】
図7に示す本発明の実施の形態1による半導体集積回路LSIが図2に示した半導体集積回路LSIと相違するのは、図2に示した4個の高速A/D変換器31a〜31dの代わりにオフセットキャンセル増幅器12a〜12dと振幅補正回路32、ウォブル信号生成回路33、DPD信号生成回路34、インターフェース回路35との間に接続された演算回路41と2個の高速A/D変換器42a、42bとを含んでいる。
【0119】
すなわち、図7に示した半導体集積回路LSIでは、演算回路41の4個の入力端子はオフセットキャンセル増幅器12a、12b、12c、12dの出力端子に接続され、演算回路41の2個の出力端子は2個の高速A/D変換器42a、42bの入力端子に接続され、2個の高速A/D変換器42a、42bの出力端子は振幅補正回路32とウォブル信号生成回路33とDPD信号生成回路34とインターフェース回路35の入力端子に接続されている。図7に示す半導体集積回路LSIのその他の構成は、図2に示した半導体集積回路LSIと同一であるので、重複する説明は省略する。
【0120】
《演算回路の構成および動作》
図8は、図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれる演算回路41の構成を示す図である。
【0121】
図8に示す演算回路41は、4個のアナログ加算器41a、41b、41c、41dと2個のセレクタ41e、41fとを含んでいる。第1アナログ加算器41aはオフセットキャンセル増幅器12a、12cの出力信号A、Cの加算演算の実行により第1アナログ加算出力信号(A+C)を生成して、第2アナログ加算器41bはオフセットキャンセル増幅器12b、12dの出力信号B、Dの加算演算の実行により第2アナログ加算出力信号(B+D)を生成して、第3アナログ加算器41cはオフセットキャンセル増幅器12a、12dの出力信号A、Dの加算演算の実行により第3アナログ加算出力信号(A+D)を生成して、第4アナログ加算器41dはオフセットキャンセル増幅器12b、12cの出力信号B、Cの加算演算の実行により第4アナログ加算出力信号(B+C)を生成する。
【0122】
第1アナログ加算器41aの第1アナログ加算出力信号(A+C)と第3アナログ加算器41cの第3アナログ加算出力信号(A+D)は第1セレクタ41eの一方の入力端子と他方の入力端子とにそれぞれ供給され、第2アナログ加算器41bの第2アナログ加算出力信号(B+D)と第4アナログ加算器41dの第4アナログ加算出力信号(B+C)は第2セレクタ41fの一方の入力端子と他方の入力端子とにそれぞれ供給される。
【0123】
第1セレクタ41eの第1選択出力信号と第2セレクタ41fの第2選択出力信号とは、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子にそれぞれ供給される。
【0124】
図8に示す演算回路41の第1セレクタ41eと第2セレクタ41fとは、図7に示した半導体集積回路LSIの中央処理ユニット(CPU)27のモード制御によって第1動作モードと第2動作モードとのいずれにも任意に設定可能である。第1動作モードでは、第1セレクタ41eの一方の入力端子に供給される第1アナログ加算器41aの第1アナログ加算出力信号(A+C)と第2セレクタ41fの一方の入力端子に供給される第2アナログ加算器41bの第2アナログ加算出力信号(B+D)とが第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子にそれぞれ供給される。第2動作モードでは、第1セレクタ41eの他方の入力端子に供給される第3アナログ加算器41cの第3アナログ加算出力信号(A+D)と第2セレクタ41fの他方の入力端子に供給される第4アナログ加算器41dの第4アナログ加算出力信号(B+C)が第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子にそれぞれ供給される。
【0125】
《振幅補正動作》
図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれる振幅補正回路32による振幅補正動作が実行される際には、図8に示す演算回路41の第1セレクタ41eと第2セレクタ41fとは、図7に示した半導体集積回路LSIの中央処理ユニット(CPU)27のモード制御によって第1動作モードに設定される。
【0126】
従って、第1セレクタ41eの一方の入力端子に供給される第1アナログ加算器41aの第1アナログ加算出力信号(A+C)と第2セレクタ41fの一方の入力端子に供給される第2アナログ加算器41bの第2アナログ加算出力信号(B+D)とが第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子とにそれぞれ供給される。その結果、第1高速A/D変換器42aの出力端子の第1デジタル加算出力信号(A+C)と第2高速A/D変換器42bの出力端子の第2デジタル加算出力信号(B+D)が振幅補正回路32の2個の入力端子に供給されるので、振幅補正回路32は(A+C)+(B+D)の加算演算を実行する。
【0127】
他の実施形態では、図8に示す演算回路41の第1セレクタ41eと第2セレクタ41fは、図7に示す半導体集積回路LSIの中央処理ユニット(CPU)27のモード制御によって第2動作モードに設定される。従って、第1セレクタ41eの他方の入力端子に供給される第3アナログ加算器41cの第3アナログ加算出力信号(A+D)と第2セレクタ41fの他方の入力端子に供給される第4アナログ加算器41dの第4アナログ加算出力信号(B+C)とが第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子とにそれぞれ供給される。その結果、第1高速A/D変換器42aの出力端子の第3デジタル加算出力信号(A+D)と第2高速A/D変換器42bの出力端子の第4デジタル加算出力信号(B+C)とが振幅補正回路32の2個の入力端子に供給されるので、振幅補正回路32は(A+D)+(B+C)の加算演算を実行する。
【0128】
《ウォブル信号生成動作》
記録可能な光ディスクであるCD−R、CD−RW、DVD−R、DVD−RW、DVD−RAM、BD−R1、BD−RE等のいずれかのタイプの光ディスクが、図7に示した本発明の実施の形態1による半導体集積回路を搭載した光ディスク装置にロードされた場合には、光ディスクの各半径位置での線速度を正確に検出するために、ウォブル信号生成が必要となる。
【0129】
このように図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれるウォブル信号生成回路33によるウォブル信号生成動作が実行される際には、図8に示す演算回路41の第1セレクタ41eと第2セレクタ41fとは、図7に示した半導体集積回路LSIの中央処理ユニット(CPU)27のモード制御によって第2動作モードに設定される。これは、記録可能な光ディスクのタイプの中央処理ユニット(CPU)27による判別によって可能である。
【0130】
従って、第1セレクタ41eの他方の入力端子に供給される第3アナログ加算器41cの第3アナログ加算出力信号(A+D)と第2セレクタ41fの他方の入力端子に供給される第4アナログ加算器41dの第4アナログ加算出力信号(B+C)とが第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子とにそれぞれ供給される。その結果、第1高速A/D変換器42aの出力端子の第3デジタル加算出力信号(A+D)と第2高速A/D変換器42bの出力端子の第4デジタル加算出力信号(B+C)とがウォブル信号生成回路33の2個の入力端子に供給されるので、ウォブル信号生成回路33はデジタル演算(A+D)−(B+C)を実行する。
【0131】
図9は、図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれるウォブル信号生成回路33によるウォブル信号生成動作が実行される際の第1高速A/D変換器42aと第2高速A/D変換器42bとの動作を説明する図である。
【0132】
図9に示すように時系列の各動作タイミング112a〜112hで、第1高速A/D変換器42aは第3デジタル加算出力信号(A+D)を出力するのと同時に第2高速A/D変換器42bは第4デジタル加算出力信号(B+C)を出力するものである。
【0133】
《DPD生成動作》
BD−ROM、DVD−ROMのように既に再生データが書き込まれ、記録不可となっているタイプの光ディスクが、図7に示した本発明の実施の形態1による半導体集積回路を搭載した光ディスク装置にロードされた場合には、DPD生成が必要とされる。
【0134】
このように図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれるDPD信号生成回路34によるDPD生成動作が実行される際には、図8に示す演算回路41の第1セレクタ41eと第2セレクタ41fとは、図7に示した半導体集積回路LSIの中央処理ユニット(CPU)27のモード制御によって第1動作モードに設定される。これは、記録可能な光ディスクのタイプの中央処理ユニット(CPU)27による判別によって可能である。
【0135】
従って、第1セレクタ41eの一方の入力端子に供給される第1アナログ加算器41aの第1アナログ加算出力信号(A+C)と第2セレクタ41fの一方の入力端子に供給される第2アナログ加算器41bの第2アナログ加算出力信号(B+D)とが第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子とにそれぞれ供給される。その結果、第1高速A/D変換器42aの出力端子の第1デジタル加算出力信号(A+C)と第2高速A/D変換器42bの出力端子の第2デジタル加算出力信号(B+D)とがDPD信号生成回路34のデジタル位相比較回路の2個の入力端子に供給されるので、DPD信号生成回路34のデジタル位相比較回路はデジタル位相比較を実行する。従って、DPD信号生成回路34の出力端子から、デジタル位相比較信号(A+C)、(B+D)が生成される。
【0136】
図10は、図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれるDPD信号生成回路34によるDPD生成動作が実行される際の第1高速A/D変換器42aと第2高速A/D変換器42bとの動作を説明する図である。
【0137】
図10に示すように時系列の各動作タイミング114a〜114hで、第1高速A/D変換器42aは第1デジタル加算出力信号(A+C)を出力するのと同時に第2高速A/D変換器42bは第2デジタル加算出力信号(B+D)を出力するものである。
【0138】
《ROMマーク検出》
上述したようにウォブルはデータ記録可能な光ディスクに採用されているが、例外的に再生専用のBD−ROMでもウォブルが採用されている。更にBD(Blu-Ray Disk)固有技術として大量不正コピーを防止するために、ROMマーク(ROM Mark)と呼ばれるフォーマットがディスク製造時にBD−ROMに記録されている。
【0139】
BD−ROMに記録されたROMマークが図7に示す本発明の実施の形態1による半導体集積回路を搭載した光ディスク装置によって正しく検出されると、BD−ROMの再生が可能となる。しかし、光ディスク装置によってROMマークが正しく検出されても、不正コピーは不可能である。一方、ROMマークが検出できない場合には、BD−ROMの再生も不正コピーも不可能である。
【0140】
一方、光ディスク装置がBD−ROMに記録されたROMマークを検出している際には、再生速度(光ディスク回転速度)が遅いことを利用して、BD−ROMのトラッキングエラー信号の検出のための差動位相検出(DPD)信号取得とBD−ROM検出のためのウォブル信号取得とをシリアルに切り換えて実行することが可能である。
【0141】
図11は、図7に示した本発明の実施の形態1による半導体集積回路LSIにおいてDPD信号生成回路34によるDPD生成動作とウォブル信号生成回路33によるROMマーク検出動作とが交互にシリアルに切り換えて実行される際の第1高速A/D変換器42aと第2高速A/D変換器42bとの動作を説明する図である。
【0142】
図11に示すように、時系列の奇数番目の動作タイミング116a、116c、116e、116gで、図8の演算回路41の第1セレクタ41eと第2セレクタ41fとは図7の中央処理ユニット(CPU)27のモード制御によって第1動作モードに設定されるので、第1高速A/D変換器42aは第1デジタル加算出力信号(A+C)を出力して第2高速A/D変換器42bは第2デジタル加算出力信号(B+D)を出力する。第1高速A/D変換器42aからの第1デジタル加算出力信号(A+C)と第2高速A/D変換器42bからの第2デジタル加算出力信号(B+D)とはDPD信号生成回路34の2つの入力端子に供給されて、DPD信号生成回路34はデジタル位相比較の実行によってDPD生成動作を実行する。尚、この際の低再生速度のDPD生成動作でDPD信号生成回路34の2つの入力端子に供給されるデータは間引かれ、中低速のデータ・レートとされることが可能である。
【0143】
更に図11に示すように、時系列の偶数番目の動作タイミング116b、116d、116f、116hで、図8の演算回路41の第1セレクタ41eと第2セレクタ41fとは図7の中央処理ユニット(CPU)27のモード制御によって第2動作モードに設定されるので、第1高速A/D変換器42aは第3デジタル加算出力信号(A+D)を出力して第2高速A/D変換器42bは第4デジタル加算出力信号(B+C)を出力する。第1高速A/D変換器42aからの第3デジタル加算出力信号(A+D)と第2高速A/D変換器42bからの第4デジタル加算出力信号(B+C)とはウォブル信号生成回路33の2個の入力端子に供給されるので、ウォブル信号生成回路33はデジタル演算(A+D)−(B+C)の実行によってROMマーク検出動作を実行する。尚、この際の低再生速度のROMマーク検出動作ではウォブル信号生成回路33の2つの入力端子に供給されるデータは間引かれて、中低速のデータ・レートとされることが可能である。
【0144】
従って、図11の時系列の偶数番目の動作タイミング116b、116d、116f、116hでのウォブル信号生成回路33によるROMマーク検出動作によってROMマークが正しく検出されると、図7に示した本発明の実施の形態1による半導体集積回路LSIを搭載した光ディスク装置は通常の再生速度(通常の光ディスク回転速度)となる。すると、図11の時系列の奇数番目の動作タイミング116a、116c、116e、116gと偶数番目の動作タイミング116b、116d、116f、116hとで、常時、図8の演算回路41の第1セレクタ41eと第2セレクタ41fは図7の中央処理ユニット(CPU)27のモード制御によって第1動作モードに設定されるので、第1高速A/D変換器42aは第1デジタル加算出力信号(A+C)を出力して第2高速A/D変換器42bは第2デジタル加算出力信号(B+D)を出力する。従って、第1高速A/D変換器42aからの第1デジタル加算出力信号(A+C)と第2高速A/D変換器42bからの第2デジタル加算出力信号(B+D)とはDPD信号生成回路34の2つの入力端子に常時供給されて、DPD信号生成回路34はデジタル位相比較の実行によりBD−ROMのトラッキングエラー信号検出のためのDPD生成動作を常時実行する。尚、この際の常時再生速度のDPD生成動作でDPD信号生成回路34の2つの入力端子に供給されるデータは間引かれるとなく、高速データ・レートとされるものである。
【0145】
《DPP方式の動作》
上述したように光ディスク装置の記録およびCD−ROM等のディスクの再生で使用されている差動プッシュプル(DPP)方式では、上述のウォブル信号生成動作と図7に示すようにオフセットキャンセル増幅器12e〜12hに接続されたA/D変換器36で、サブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hのデジタル信号をインターフェース回路35経由でトラッキングサーボエラー生成回路15に供給して、演算(A+D)−(B+C) −α{(E+H)−(F+G)}の実行が必要とされる。
【0146】
従って、DPP方式の動作に際しては、図8に示す演算回路41の第1セレクタ41eと第2セレクタ41fとは、図7に示した半導体集積回路LSIの中央処理ユニット(CPU)27のモード制御によって第2動作モードに設定される。これは、中央処理ユニット(CPU)27による光ディスク装置の記録およびCD−ROM等のディスクの再生の判別によって可能である。
【0147】
従って、第1セレクタ41eの他方の入力端子に供給される第3アナログ加算器41cの第3アナログ加算出力信号(A+D)と第2セレクタ41fの他方の入力端子に供給される第4アナログ加算器41dの第4アナログ加算出力信号(B+C)とが第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子とにそれぞれ供給される。その結果、第1高速A/D変換器42aの出力端子の第3デジタル加算出力信号(A+D)と第2高速A/D変換器42bの出力端子の第4デジタル加算出力信号(B+C)とが、インターフェース回路35を介して、トラッキングサーボ方式選択回路14の他方の入力端子に供給される。するとトラッキングサーボ方式選択回路14はトラッキングサーボエラー生成回路15の入力端子に第3デジタル加算出力信号(A+D)と第4デジタル加算出力信号(B+C)を順次に出力する一方、サブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hのデジタル信号がインターフェース回路35経由でトラッキングサーボエラー生成回路15に供給されるので、トラッキングサーボエラー生成回路15はデジタル演算(A+D)−(B+C) −α{(E+H)−(F+G)}の実行によってDPP方式のトラッキング動作のためのトラッキングエラー信号を生成することが可能となる。
【0148】
尚、その際、第1高速A/D変換器42aの第3デジタル加算出力信号(A+D)と第2高速A/D変換器42bの第4デジタル加算出力信号(B+C)が振幅補正回路32の2個の入力端子に供給されるので、振幅補正回路32は(A+D)+(B+C)の加算演算を実行する。その結果、CD−ROM等のディスクの再生で、CD−ROMに傷が存在すれば傷検出信号が振幅検出回路4から再生用信号処理回路26に供給されることが可能となる。
【0149】
[実施の形態2]
《実施の形態2による半導体集積回路の構成》
図12は、光ディスク装置に搭載可能な本発明の実施の形態2の半導体集積回路の構成を示す図である。
【0150】
図12に示す本発明の実施の形態2による半導体集積回路LSIが図7に示した本発明の実施の形態1による半導体集積回路LSIと相違するのは、図7に示した演算回路41と2個の高速A/D変換器42a、42bの代わりにオフセットキャンセル増幅器12a〜12dと振幅補正回路32、ウォブル信号生成回路33、DPD信号生成回路34、インターフェース回路35の間に接続された前処理回路43と2個の高速A/D変換器42a、42bと演算回路44とを含んでいる。
【0151】
すなわち、図12に示した本発明の実施の形態2による半導体集積回路LSIでは、前処理回路43の4個の入力端子は4個のオフセットキャンセル増幅器12a、12b、12c、12dの出力端子に接続され、前処理回路43の2個の出力端子は2個の高速A/D変換器42a、42bの入力端子に接続され、2個の高速A/D変換器42a、42bの出力端子は演算回路44の2個の入力端子に接続され、演算回路44の2個の出力端子は振幅補正回路32とウォブル信号生成回路33とDPD信号生成回路34とインターフェース回路35の入力端子に接続されている。
【0152】
特に、前処理回路43は、4個の入力端子A、B、C、Dの入力選択動作機能と、4個の選択入力信号のサンプルホールド動作機能と、サンプルホールド出力信号の出力選択機能とを有するものである。更に2個の高速A/D変換器42a、42bは、前処理回路43のサンプル期間に出力される2個のアナログ信号を2個のデジタル信号に変換して演算回路44の2個の入力端子に供給して、また更に、前処理回路43のホールド期間に出力される他の2個のアナログ信号を他の2個のデジタル信号に変換して演算回路44の2個の入力端子に供給するものである。また更に演算回路44は2個の高速A/D変換器42a、42bからサンプル期間に出力される2個のデジタル信号と2個の高速A/D変換器42a、42bからホールド期間に出力される他の2個のデジタル信号のデジタル加算演算を実行することで、2個のデジタル演算出力信号を生成して振幅補正回路32とウォブル信号生成回路33とDPD信号生成回路34とインターフェース回路35の入力端子に供給するものである。また図12に示す半導体集積回路LSIのその他の構成は、図7に示した半導体集積回路LSIと同一であるので、重複する説明は省略する。
【0153】
《前処理回路の構成および動作》
図13は、図12に示した本発明の実施の形態2による半導体集積回路LSIに含まれる前処理回路43の構成を示す図である。
【0154】
図13に示すように、前処理回路43は切り換えスイッチSWと4個のサンプルホールド回路118a、118b、118c、118dと2個のセレクタ119a、119bを含んでいる。オフセットキャンセル増幅器12aの出力信号Aはサンプルホールド回路118aの入力端子117aに供給され、オフセットキャンセル増幅器12bの出力信号Bはサンプルホールド回路118bの入力端子117bに供給され、オフセットキャンセル増幅器12cの出力信号Cは切り換えスイッチSWの一方の入力端子117cに供給され、オフセットキャンセル増幅器12dの出力信号Dは切り換えスイッチSWの他方の入力端子117dに供給される。
【0155】
図12に示した本発明の実施の形態2による半導体集積回路LSIに含まれた中央処理ユニット(CPU)27のモード制御による第1動作モードでは、切り換えスイッチSWは、図13の太い実線に示すように、一方の入力端子117cと他方の入力端子117dをサンプルホールド回路118cの入力端子とサンプルホールド回路118dの入力端子とにそれぞれ接続する。またモード制御による第2動作モードでは、切り換えスイッチSWは、図13の破線に示すように、一方の入力端子117cと他方の入力端子117dとをサンプルホールド回路118dの入力端子とサンプルホールド回路118cの入力端子にそれぞれ接続するものである。
【0156】
図14は、図13に示した前処理回路43の4個のサンプルホールド回路118a、118b、118c、118dの動作を説明する図である。
【0157】
図14に示すように、時系列の奇数の動作タイミング122a、122c、122e、122gでは4個のサンプルホールド回路118a、118c、118d、118bはサンプル動作を実行するものであり、時系列の偶数の動作タイミング122b、122d、122f、122hでは4個のサンプルホールド回路118a、118c、118d、118bはホールド動作を実行する。更に図14に示すように第1の動作タイミング112aから第4の動作タイミング112dまでは、切り換えスイッチSWは第1動作モードに設定され、切り換えスイッチSWの一方の入力端子117cと他方の入力端子117dはサンプルホールド回路118cの入力端子とサンプルホールド回路118dの入力端子とにそれぞれ接続されている。また第5の動作タイミング112eから第8の動作タイミング112hまでは、切り換えスイッチSWは第2動作モードに設定され、切り換えスイッチSWの一方の入力端子117cと他方の入力端子117dはサンプルホールド回路118dの入力端子とサンプルホールド回路118cの入力端子にそれぞれ接続されている。
【0158】
その結果、図14に示すように、前半の2つのサンプル動作タイミング112a、112cでは、4個のサンプルホールド回路118a、118c、118d、118bはサンプル期間の入力信号A、C、D、Bを出力して、後半の2つのサンプル動作タイミング112e、112gでは、4個のサンプルホールド回路118a、118c、118d、118bはサンプル期間の入力信号A、D、C、Bを出力する。また更に、前半の2つのホールド動作タイミング112b、112dでは、4個のサンプルホールド回路118a、118c、118d、118bはホールド期間中のホールド信号A、C、D、Bを出力して、後半の2つのホールド動作タイミング112f、112hでは、4個のサンプルホールド回路118a、118c、118d、118bはホールド期間中のホールド信号A、D、C、Bを出力する。
【0159】
図15は、図13に示した前処理回路43の2個のセレクタ119a、119bと2個の高速A/D変換器42a、42bと演算回路44の動作を説明する図である。
【0160】
図15に示すように、時系列の奇数の動作タイミング122a、122c、122e、122gでは、2個のセレクタ119a、119bは上下2個のサンプルホールド回路118a、118bからそれぞれ出力されるサンプル期間の入力信号A、Bが2個の高速A/D変換器42a、42bによってサンプルデジタル信号に変換され、2個のサンプルデジタル信号は演算回路44の2個の入力端子に供給される。
【0161】
また図15に示すように、時系列の偶数の動作タイミング122b、122d、122f、122hでは、2個のセレクタ119a、119bは中央の2個のサンプルホールド回路118c、118dからそれぞれ出力されるホールド期間のホールド信号C、Dまたホールド信号D、Cが2個の高速A/D変換器42a、42bによってホールドデジタル信号に変換されて、2個のホールドデジタル信号は演算回路44の2個の入力端子に供給される。
【0162】
その結果、図15に示すように時系列の奇数の動作タイミング122a、122c、122e、122gのサンプル期間に供給される2個のサンプルデジタル信号A、Bと時系列の偶数の動作タイミング122b、122d、122f、122hのホールド期間に供給されるホールド信号C、Dまたホールド信号D、Cが、演算回路44によってデジタル加算演算される。
【0163】
その結果、図15に示すように、前半の4つの動作タイミング122a〜122dでは、演算回路44の2個の出力端子から第1デジタル加算出力信号(A+C)と第2デジタル加算出力信号(B+D)とがそれぞれ出力され、後半の4つの動作タイミング122e〜122hでは、演算回路44の2個の出力端子から第3デジタル加算出力信号(A+D)と第4デジタル加算出力信号(B+C)とがそれぞれ出力されることが可能となる。
【0164】
従って、図12の本発明の実施の形態2による半導体集積回路LSIに含まれた前処理回路43と2個の高速A/D変換器42a、42bと演算回路44により出力される第1デジタル加算出力信号(A+C)と第2デジタル加算出力信号(B+D)と第3デジタル加算出力信号(A+D)と第4デジタル加算出力信号(B+C)とは、図7の本発明の実施の形態1による半導体集積回路LSIと同様に、振幅補正回路32での(A+C)+(B+D)のデジタル加算演算または(A+D)+(B+C)のデジタル加算演算に利用され、ウォブル信号生成回路33でのデジタル演算(A+D)−(B+C)に利用され、DPD信号生成回路34でのデジタル位相比較信号(A+C)、(B+D)の生成に利用され、また更にウォブル信号生成回路33でのデジタル演算(A+D)−(B+C)の実行によるROMマーク検出に利用されることが可能となる。
【0165】
[実施の形態3]
《実施の形態3による半導体集積回路の構成》
図12は、光ディスク装置に搭載可能な本発明の実施の形態3の半導体集積回路の構成を示す図である。
【0166】
図12に示す本発明の実施の形態3による半導体集積回路LSIが図7に示した本発明の実施の形態1による半導体集積回路LSIと相違するのは、図7に示した演算回路41と2個の高速A/D変換器42a、42bの代わりにオフセットキャンセル増幅器12a〜12dと振幅補正回路32、ウォブル信号生成回路33、DPD信号生成回路34、インターフェース回路35の間に接続された前処理回路43と2個の高速A/D変換器42a、42bと演算回路44とを含んでいる。
【0167】
すなわち、図12に示した本発明の実施の形態3による半導体集積回路LSIでは、前処理回路43の4個の入力端子は4個のオフセットキャンセル増幅器12a、12b、12c、12dの出力端子に接続され、前処理回路43の2個の出力端子は2個の高速A/D変換器42a、42bの入力端子に接続され、2個の高速A/D変換器42a、42bの出力端子は演算回路44の2個の入力端子に接続され、演算回路44の2個の出力端子は振幅補正回路32とウォブル信号生成回路33とDPD信号生成回路34とインターフェース回路35の入力端子に接続されている。
【0168】
特に、前処理回路43は、4個の入力端子A、B、C、Dの入力選択動作機能と、4個の選択入力信号のサンプルホールド動作機能と、サンプルホールド出力信号の出力選択機能とを有するものである。更に2個の高速A/D変換器42a、42bは、前処理回路43のサンプル期間に出力される2個のアナログ信号を2個のデジタル信号に変換して演算回路44の2個の入力端子に供給して、また更に、前処理回路43のホールド期間に出力される他の2個のアナログ信号を他の2個のデジタル信号に変換して演算回路44の2個の入力端子に供給するものである。また更に演算回路44は2個の高速A/D変換器42a、42bからサンプル期間に出力される2個のデジタル信号と2個の高速A/D変換器42a、42bからホールド期間に出力される他の2個のデジタル信号のデジタル加算演算を実行することで、2個のデジタル演算出力信号を生成して振幅補正回路32とウォブル信号生成回路33とDPD信号生成回路34とインターフェース回路35の入力端子に供給するものである。また更に演算回路44は2個の高速A/D変換器42a、42bからサンプル期間に出力される2個のデジタル信号と2個の高速A/D変換器42a、42bからホールド期間に出力される他の2個のデジタル信号を、デジタル加算演算せずにDPD信号生成回路34の入力端子に供給するものである。また図12に示す半導体集積回路LSIのその他の構成は、図7に示した半導体集積回路LSIと同一であるので、重複する説明は省略する。
【0169】
《前処理回路の構成および動作》
図16は、図12に示した本発明の実施の形態3による半導体集積回路LSIに含まれる前処理回路43の構成を示す図である。
【0170】
図16に示すように、前処理回路43は4個のサンプルホールド回路118a、118b、118c、118dと2個のセレクタ119a、119bを含んでいる。オフセットキャンセル増幅器12aの出力信号Aはサンプルホールド回路118aの入力端子117aに供給され、オフセットキャンセル増幅器12bの出力信号Bはサンプルホールド回路118bの入力端子117bに供給され、オフセットキャンセル増幅器12cの出力信号Cはサンプルホールド回路118cの入力端子117cに供給され、オフセットキャンセル増幅器12dの出力信号Dはサンプルホールド回路118dの入力端子117dに供給される。
【0171】
図17は、図16に示した前処理回路43の4個のサンプルホールド回路118a、118b、118c、118dの動作を説明する図である。
【0172】
図17に示すように、時系列の奇数の動作タイミング124a、124c、124e、124gでは4個のサンプルホールド回路118a、118c、118d、118bはサンプル動作を実行するものであり、時系列の偶数の動作タイミング124b、124d、124f、124hでは4個のサンプルホールド回路118a、118c、118d、118bはホールド動作を実行する。
【0173】
その結果、図17に示すように、時系列の奇数の動作タイミング124a、124c、124e、124gでは2個のサンプルホールド回路118a、118bのサンプル期間の入力信号A、Bを出力する。また更に時系列の偶数の動作タイミング124b、124d、124f、124hでは、2個のサンプルホールド回路118c、118dの時系列の奇数の動作タイミング124a、124c、124e、124gでサンプルしたホールド信号C、Dを出力する。
【0174】
図18は、図16に示した前処理回路43の2個のセレクタ119a、119bと2個の高速A/D変換器42a、42bと演算回路44の動作を説明する図である。
【0175】
図18に示すように、時系列の奇数の動作タイミング124a、124c、124e、124gでは、2個のセレクタ119a、119bは上下2個のサンプルホールド回路118a、118bからそれぞれ出力されるサンプル期間の入力信号A、Bが2個の高速A/D変換器42a、42bによってサンプルデジタル信号に変換され、2個のサンプルデジタル信号は演算回路44の2個の入力端子に供給される。
【0176】
また図18に示すように、時系列の偶数の動作タイミング124b、124d、124f、124hでは、2個のセレクタ119a、119bは中央の2個のサンプルホールド回路118c、118dからそれぞれ出力されるホールド期間のホールド信号C、Dが2個の高速A/D変換器42a、42bによってホールドデジタル信号に変換されて、2個のホールドデジタル信号は演算回路44の2個の入力端子に供給される。
【0177】
その結果、図18に示すように時系列の奇数の動作タイミング124a、124c、124e、124gのサンプル期間に供給される2個のサンプルデジタル信号A、Bと時系列の偶数の動作タイミング124b、124d、124f、124hのホールド期間に供給されるホールド信号C、Dが、演算回路44によってデジタル加算演算される。
【0178】
その結果、図18に示すように、前半の4つの動作タイミング124a〜124dでは、演算回路44の2個の出力端子から第1デジタル加算出力信号(A+C)と第2デジタル加算出力信号(B+D)とがそれぞれ出力され、後半の4つの動作タイミング124e〜124hでは、演算回路44の2個の出力端子から第3デジタル加算出力信号(A+D)と第4デジタル加算出力信号(B+C)とがそれぞれ出力されることが可能となる。
【0179】
更に、他の実施の形態によれば、動作タイミング124a〜124hでは、演算回路44の2個の出力端子から演算出力信号を出力せずに、入力信号A、B、C、Dを図12のDPD信号生成回路34に直接出力すれば、図12のDPD信号生成回路34を図4と同様の処理を実行させることで、(A、B)+(C、D)で示されるDPD信号を生成することも可能である。
【0180】
従って、図12の本発明の実施の形態3による半導体集積回路LSIに含まれた前処理回路43と2個の高速A/D変換器42a、42bと演算回路44により出力される第1デジタル加算出力信号(A+C)と第2デジタル加算出力信号(B+D)と第3デジタル加算出力信号(A+D)と第4デジタル加算出力信号(B+C)とは、図7の本発明の実施の形態1による半導体集積回路LSIと同様に、振幅補正回路32での(A+C)+(B+D)のデジタル加算演算または(A+D)+(B+C)のデジタル加算演算に利用され、ウォブル信号生成回路33でのデジタル演算(A+D)−(B+C)に利用され、DPD信号生成回路34でのデジタル位相比較信号(A+C)、(B+D)の生成に利用され、また更にウォブル信号生成回路33でのデジタル演算(A+D)−(B+C)の実行によるROMマーク検出に利用されることが可能となる。
【0181】
更に他の実施の形態によれば、図12の本発明の実施の形態3による半導体集積回路LSIの演算回路44から出力される第1デジタル加算出力信号(A+C)と第2デジタル加算出力信号(B+D)と第3デジタル加算出力信号(A+D)と演算回路44で演算せずに直接出力される入力信号A、B、C、Dとを、振幅補正回路32の(A+C)+(B+D)のデジタル加算演算と、ウォブル信号生成回路33のデジタル演算(A+D)−(B+C)と、DPD信号生成回路34のデジタル位相比較信号(A、B)+(C、D)の演算にそれぞれ利用されることが可能であり、また更にウォブル信号生成回路33のデジタル演算(A+D)−(B+C)の実行によるROMマーク検出に利用されることも可能である。
【0182】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0183】
例えば、本発明による半導体集積回路は本発明の実施の形態1と本発明の実施の形態2による半導体集積回路LSIのようなモノリシック半導体集積回路のみに限定されるものでなく、この半導体集積回路LSIとスレッドモータ・駆動回路の半導体チップやフォーカス制御駆動回路の半導体チップやスピンドモータ・駆動回路の半導体チップとが1個のプラスティック封止樹脂に封止されるシステムインパッケージ(SiP)のようなハイブリッド型半導体集積回路に適用できることは言うまでもない。
【符号の説明】
【0184】
PU…光ピックアップ
LSI…半導体集積回路
A、B、C、D…メイン受光素子の4つの領域
E、F、G、H…サブ受光素子の4つの領域
12a〜12d、12e〜12h…オフセットキャンセル増幅器
4…振幅検出回路
7…ウォブル信号処理回路
9…回転制御回路
14…トラッキングサーボ方式選択回路
15…トラッキングサーボエラー生成回路
16…フォーカスサーボエラー生成回路
17…サーボ信号処理部
18、19…D/A変換器
20…記録パワー制御回路
21…再生パワー制御回路
22…レーザ制御部
23a、23b…データリード受光素子のRF読み出し差動信号
24…RF生成回路
25…A/D変換器
26…再生用信号処理回路
27…中央処理ユニット(CPU)
28…メモリ
32…振幅補正回路
33…ウォブル信号生成回路
34…DPD信号生成回路
35…インターフェース回路
36…A/D変換器
41…演算回路
41a、41b、41c、41d…アナログ加算器
41e、41f…セレクタ
42a、42b…高速A/D変換器
43…前処理回路
44…演算回路
118a、b、c、d…サンプルホールド回路
119a、119b…セレクタ
【技術分野】
【0001】
本発明は、半導体集積回路およびそれを搭載した光ディスク装置に関し、特に、半導体チップ占有面積を削減して高精度化して低消費電力とするのに有効な技術に関するものである。
【背景技術】
【0002】
光ディスクはCD(Compact Disk)、DVD(Digital Versatile Disk)、BD(Blu-Ray Disk)等と多様化され、光ディスクの記録・再生のための光ディスク装置のシステム構成は複雑となっている。また光ディスク装置に搭載される半導体集積回路は、コストダウンと低消費電力化とが要求される一方、多様化されたディスクの記録・再生が必要になっている。
【0003】
光ディスク装置に搭載される半導体集積回路は、光ディスクピックアップ受光素子から出力された電気信号からトラッキングサーボとフォーカスサーボのサーボエラー信号を生成するサーボエラー信号生成回路と上述の電気信号から光ディスク上の物理アドレス情報およびディスク回転制御、記録データのタイミングに使用するウォブル信号を生成するウォブル信号生成回路とを内蔵する。
【0004】
光ディスクの情報再生の場合には、半導体レーザ発光素子から出射された光ビームを光ディスクの所定のトラックに追従させるトラックサーボ(トラッキングサーボ)や、光ディスクの記録面に焦点を整合するフォーカスサーボや、光ディスクの回転速度を制御する速度サーボ等の制御が必要となる。
【0005】
トラッキングエラー信号には、2種類の方式が存在するものであり、第1番目はBD−ROM、DVD−ROMの規格で推奨された再生用の差動位相検出(DPD:Differential Phase Detection)方式であり、第2番目は光ディスク装置の記録およびCD−ROM等のディスクの再生で使用されている差動プッシュプル(DPP:Differential Push-Pull)方式である。特に差動位相検出(DPD)方式は、BD−ROM、DVD−ROMのように、既に再生データが書き込まれており、記録不可となっているディスクの規格で推奨された検出方式であり、この方式はディスク上の高周波再生データをベースに検出するので、半導体集積回路には高速信号処理が必要とされる。
【0006】
下記特許文献1には、光ディスクのトラック方向軸と直交軸方向とによって分割される受光素子の4つの領域A、B、C、Dの出力信号を使用するDPD信号生成装置が記載されている。第1位相比較器は領域Aの2値化信号と領域Bの2値化信号との位相差を検出して、第2位相比較器は領域Cの2値化信号と領域Dの2値化信号との位相差を検出する。第1位相比較器の検出結果と第2位相比較器の検出結果とは加算回路によって加算され、加算結果はローパスフィルタを介してサーボ制御部に供給される。
【0007】
下記特許文献2に、光ディスクの受光素子の4つの分割領域A、B、C、Dの出力信号を使用するDPD法によるトラッキングエラー検出回路が記載されている。領域Aの信号と領域Cの信号とは第1加算回路で加算され、領域Bの信号と領域Dの信号とは第2加算回路で加算される。第1加算回路の第1加算出力信号と第2加算回路の第2加算出力信号とは、第1イコライザ回路と第2イコライザ回路とを介して第1レベルコンパレータ回路と第2レベルコンパレータ回路とにそれぞれ供給される。第1レベルコンパレータ回路の第1の2値信号と第2レベルコンパレータ回路の第2の2値信号は位相比較回路に供給され、位相比較回路の第1比較出力信号と第2比較出力信号とは第1ローパスフィルタと第2ローパスフィルタとを介して減算回路に供給され、減算回路の出力からトラッキングエラー信号が生成される。
【0008】
一方、記録可能な光ディスクであるCD−R(Recordable)、CD−RW(Rewritable)、DVD−R、DVD−RW、DVD−RAM、BD−R1、BD−RE等では、各半径位置での線速度を正確に検出するために、トラックを蛇行(ウォブル)するフォーマットが採用されている。トラックのウォブル信号を検出することによって、光ディスクの物理アドレス情報の検出、光ディスクの回転制御、記録データタイミング制御等が可能となる。
【0009】
下記特許文献3には、受光素子の4つの領域A、B、C、Dの出力信号を使用するウォブル信号抽出回路が記載されている。第1可変利得増幅回路は領域Aの信号と領域Dとの信号を加算して第1演算結果A+Dを生成して、第2可変利得増幅回路は領域Bの信号と領域Cの信号とを加算して第2演算結果B+Cを生成する。第1演算結果A+Dと第2演算結果B+Cとは、第1自動利得制御回路と第2自動利得制御回路とを介して減算回路にそれぞれ供給される。減算回路は(A+D)−(B+C)の演算を実行することによって、ウォブル信号Wを生成する。
【0010】
下記特許文献4には、下記特許文献3に記載された(A+D)−(B+C)のアナログ演算をデジタル演算処理で実行するウォブル検出回路が記載されている。2つのアナログ加算信号は2つの2値化回路を介して2つの高速サンプリング回路に供給され、高速サンプリング回路のデジタル減算信号はデジタルフィルタに供給され、デジタルウォブル信号はデジタルウォブル検出器に供給される。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2007−018640号 公報
【特許文献2】特開2007−184049号 公報
【特許文献3】特開2006−059447号 公報
【特許文献4】特開2006−048841号 公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
本発明者等は本発明に先立って、光ディスク装置に搭載可能な半導体集積回路の研究・開発に従事した。
【0013】
図1は、本発明に先立って本発明者等によって検討された光ディスク装置に搭載可能な半導体集積回路の構成を示す図である。
【0014】
図1に示した半導体集積回路LSIは、光ディスク装置に搭載される光ピックアップPUと接続可能とされている。光ピックアップPUでは、光ディスクのトラック上の記録ピットからのデータリード受光素子のRF読み出し差動信号23a、23bが生成され、更にトラッキングサーボ、フォーカスサーボ、ウォブル検出のためにメイン受光素子の4つの領域A、B、C、Dの出力信号1a、1b、1c、1dが生成され、サブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hが生成される。
【0015】
光ピックアップPUで、メイン受光素子の領域A、Dと領域B、Cの間の境界線は光ディスクのトラック方向軸であり、メイン受光素子の領域A、Bと領域C、Dの間の境界線は直交軸方向である。また光ピックアップPUでは、サブ受光素子は2個の受光素子から構成されることも可能である。トラック方向でメイン受光素子の前方に前方のサブ受光素子が配置され、トラック方向でメイン受光素子の後方に後方のサブ受光素子が配置される。前方のサブ受光素子からの4つの出力信号と後方のサブ受光素子からの4つの出力信号との信号演算処理によって、サブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hが生成されることができる。
【0016】
更に、光ピックアップPUには、光ディスクの情報記録および情報再生のために半導体レーザ発光素子が含まれている。従って、光ピックアップPUには、光ディスクの情報記録時の記録パワーおよび光ディスクの情報再生時の再生パワーを制御するためのレーザ制御部22が含まれている。一方、半導体集積回路LSIには、光ピックアップPUのレーザ制御部22の記録パワーを制御するための記録パワー制御回路20と光ピックアップPUのレーザ制御部22の再生パワーを制御するための再生パワー制御回路21とが含まれている。
【0017】
また更に、半導体集積回路LSIは、振幅補正回路2、A/D変換器3、振幅検出回路4、ウォブル信号生成回路5、A/D変換器6、ウォブル信号処理部7、記録用信号処理回路8、回転制御回路9、DPD信号生成回路10、A/D変換器11、オフセットキャンセル増幅器12a〜12d、12e〜12h、A/D変換器13、トラッキングサーボ方式選択回路14、トラッキングサーボエラー生成回路15、フォーカスサーボエラー生成回路16、サーボ信号処理部17、D/A変換器18、19、RF生成回路24、A/D変換器25、再生用信号処理回路26、中央処理ユニット(CPU)27、メモリ28を含んでいる。
【0018】
メイン受光素子の4つの領域A、B、C、Dの出力信号1a、1b、1c、1dは振幅補正回路2とウォブル信号生成回路5とDPD信号生成回路10とオフセットキャンセル増幅器12a〜12dに供給され、サブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hはオフセットキャンセル増幅器12e〜12hに供給される。
【0019】
振幅補正回路2の出力信号はA/D変換器3の入力端子に供給され、A/D変換器3の出力信号は振幅検出回路4の入力端子に供給され、振幅検出回路4の出力信号はサーボ信号処理部17と再生用信号処理回路26とに供給される。ウォブル信号生成回路5の出力信号はA/D変換器6の入力端子に供給され、A/D変換器6の出力信号はウォブル信号処理部7の入力端子に供給され、ウォブル信号処理部7の出力信号は記録用信号処理回路8と回転制御回路9とに供給される。DPD信号生成回路10の出力信号はA/D変換器11の入力端子に供給され、A/D変換器11の出力信号はトラッキングサーボ方式選択回路14の一方の入力端子に供給される。
【0020】
オフセットキャンセル増幅器12a〜12d、12e〜12hの出力信号はA/D変換器13の入力端子に供給され、A/D変換器13の出力信号はトラッキングサーボ方式選択回路14の他方の入力端子とフォーカスサーボエラー生成回路16の入力端子に供給される。
【0021】
トラッキングサーボ方式選択回路14の出力信号はトラッキングサーボエラー生成回路15の入力端子に供給され、トラッキングサーボエラー生成回路15の出力信号はサーボ信号処理部17の一方の入力端子に供給されて、フォーカスサーボエラー生成回路16の出力信号はサーボ信号処理部17の他方の入力端子に供給される。サーボ信号処理部17から生成されるデジタルトラッキング信号はD/A変換器18によってアナログ信号に変換され、アナログトラッキング信号は光ピックアップPUを直交軸方向に移動するためのスレッドモータを駆動するスレッドモータ・駆動回路に供給される。サーボ信号処理部17から生成されるデジタルフォーカス信号はD/A変換器18によってアナログ信号に変換され、アナログフォーカス信号は光ディスクの記録面に焦点を整合するフォーカス制御駆動回路に供給される。また回転制御回路9から生成されるデジタル回転制御信号は他のD/A変換器19によってアナログ信号に変換され、アナログ回転制御信号は光ディスクを回転するスピンドルモータを駆動するスピンドモータ・駆動回路に供給される。また、回転制御回路9から生成されるデジタル回転制御信号は、そのままデジタル信号の形態で光ディスクを回転するスピンドルモータを駆動するスピンドモータ・駆動回路に供給される。
【0022】
RF生成回路24から生成されるアナログ再生読出信号はA/D変換器25によってデジタル信号に変換されて、デジタル再生読出信号は再生用信号処理回路26に供給される。再生用信号処理回路26は、デジタル信号処理によるクロックデータリカバリーを実行することによってデジタル再生読出信号から再生クロック信号と再生データとを抽出するPLLを含むものである。再生用信号処理回路26での波形等価処理やビタビ信号処理や復調処理やエラー訂正処理等によって生成されるデジタル再生信号は、例えばパーソナルコンピュータ等のホスト機器に供給される。メモリ28に格納された光ディスク装置制御プログラムを使用して中央処理ユニット(CPU)27は、半導体集積回路LSIの内部に含まれた要素回路の全体制御を実行するものである。
【0023】
振幅補正回路2はメイン受光素子の4つの領域A、B、C、Dの出力信号1a、1b、1c、1dの加算A+B+C+Dの演算と振幅補正とを実行して、A/D変換器3でのデジタル振幅の変換後、振幅検出回路4でデジタル振幅を検出する。例えば、光ディスクに傷があれば、振幅小の情報が振幅検出回路4から生成される。光ディスクに傷が存在すれば、傷が存在することを示す検出信号が振幅検出回路4から再生用信号処理回路26に供給される。
【0024】
フォーカスサーボエラー生成回路16はオフセットキャンセル増幅器12a〜12d、12e〜12hの出力信号が供給されるA/D変換器13の出力信号を利用して、(A+C)−(B+D)の演算または(A+C)−(B+D)+α{(E+G)−(F+H)}の演算のいずれかを実行する。いずれを実行するかは、光ピックアップPUの仕様によって決定される。尚、αは、光ピックアップPUの仕様によって決定される係数である。
【0025】
図3は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれるウォブル信号生成回路5の構成を示す図である。
【0026】
図3に示すように、ウォブル信号生成回路5は、第1増幅演算回路58a、第2増幅演算回路58b、第1AGC回路59a、第2AGC回路59b、減算回路60、第3AGC回路62、フィルタ回路63によって構成されている。
【0027】
メイン受光素子の2つの領域A、Dの出力信号1a、1dが第1増幅演算回路58aの2つの入力端子に供給されることによって第1増幅演算回路58aの出力端子から第1加算信号58c(A+D)が生成される一方、メイン受光素子の2つの領域B、Cの出力信号1b、1cが第2増幅演算回路58bの2つの入力端子に供給されることによって第2増幅演算回路58bの出力端子からは第2加算信号58d(B+C)が生成される。
【0028】
第1AGC回路59aは第1加算信号(A+D)の振幅制御を実行して、第2AGC回路59bは第2加算信号(B+C)の振幅制御を実行する。従って、第1振幅制御加算信号59c(A+D)と第2振幅制御加算信号59d(B+C)は減算回路60の2つの入力端子に供給されることによって、減算回路60の出力端子から差信号61(A+D)−(B+C)を有するウォブル信号成分が生成される。このウォブル信号成分は、第3AGC回路62、フィルタ回路63と図1に示したA/D変換器6とを介して図1に示したウォブル信号処理部7に供給される。
【0029】
図4は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれる差動位相検出(DPD)方式のDPD信号生成回路10の構成を示す図である。
【0030】
図4に示すようにDPD信号生成回路10は、第1増幅回路65a、第2増幅回路65b、第3増幅回路65c、第4増幅回路65d、第1の2値化回路66a、第2の2値化回路66b、第3の2値化回路66c、第4の2値化回路66、第1位相比較回路67a、第2位相比較回路67b、加算回路68、フィルタ回路70によって構成されている。
【0031】
メイン受光素子の4つの領域A、B、C、Dの各出力信号1a、1b、1c、1dは第1増幅回路65a、第2増幅回路65b、第3増幅回路65c、第4増幅回路65dによってそれぞれ増幅された後、第1の2値化回路66a、第2の2値化回路66b、第3の2値化回路66c、第4の2値化回路66dの各入力端子に供給される。第1の2値化回路66aの出力信号と第2の2値化回路66bの出力信号とが第1位相比較回路67aの2つの入力端子に供給されることによって第1位相比較回路67aの出力端子からは第1位相比較信号67c(A、B)が生成される一方、第3の2値化回路66cの出力信号と第4の2値化回路66の出力信号とが第2位相比較回路67bの2つの入力端子に供給されることによって第2位相比較回路67bの出力端子からは第2位相比較信号67d(C、D)が生成される。第1位相比較回路67aの第1位相比較信号67c(A、B)と第2位相比較回路67bの第2位相比較信号67d(C、D)とが加算回路68の2つの入力端子に供給されることによって、加算回路68の出力端子からは加算出力信号69(A、B)+(C、D)が生成される。この加算出力信号69は、フィルタ回路70と図1に示したA/D変換器11とを介して図1に示したトラッキングサーボ方式選択回路14に供給される。
【0032】
図5は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれる差動位相検出(DPD)方式の他のDPD信号生成回路10の構成を示す図である。
【0033】
図5に示すように他のDPD信号生成回路10は、第1加算回路72a、第2加算回路72b、第1増幅回路73a、第2増幅回路73b、第1の2値化回路74a、第2の2値化回路74b、位相比較回路75、フィルタ回路76によって構成されている。
【0034】
メイン受光素子の2つの領域A、Cの出力信号1a、1cが第1加算回路72aの2つの入力端子に供給されることによって第1加算回路72aの出力端子から第1加算信号72a(A+C)が生成される一方、メイン受光素子の2つの領域B、Dの出力信号1b、1dが第2加算回路72bの2つの入力端子に供給されることによって第2加算回路72bの出力端子からは第2加算信号72b(B+D)が生成される。第1加算信号72a(A+C)と第2加算信号72b(B+D)とは第1増幅回路73a、第2増幅回路73bとによってそれぞれ増幅された後に、第1の2値化回路74aの入力端子と第2の2値化回路74bの入力端子とにそれぞれ供給される。第1の2値化回路74aの出力信号と第2の2値化回路74bの出力信号とは位相比較回路75の2つの入力端子に供給されることによって、位相比較回路75の出力端子から位相比較信号(A+C)、(B+D)が生成される。この位相比較信号は、フィルタ回路76と図1に示したA/D変換器11とを介して図1に示したトラッキングサーボ方式選択回路14に供給される。
【0035】
しかし、本発明に先立った本発明者等による検討によって、図1に示した半導体集積回路LSIでは振幅検出回路4とウォブル信号生成回路5とDPD信号生成回路10とが半導体集積回路LSIの内部に形成されるアナログ回路によって構成されているので、このアナログ回路の半導体チップ占有面積が大きく、製造コストが高いと言う問題が明らかとされた。更に、このアナログ回路を高精度とすることが困難であるので、半導体集積回路LSIの製造歩留まりが低く、製造コストが高いと言う問題が明らかとされた。以上のような検討の結果をベースに、本発明に先立って本発明者等は、半導体チップ占有面積の削減と高精度化とを実現するために振幅検出回路とウォブル信号生成回路とDPD信号生成回路とをデジタル化することを検討した。
【0036】
図2も、本発明に先立って本発明者等によって検討された光ディスク装置に搭載可能な半導体集積回路の構成を示す図である。
【0037】
図2に示す半導体集積回路LSIが図1の半導体集積回路LSIと相違するのは、デジタル化された振幅補正回路32とウォブル信号生成回路33とDPD信号生成回路34とを含んでいることである。従って、このデジタル化に対応するために、図2に示す半導体集積回路LSIは、オフセットキャンセル増幅器12a〜12dと振幅補正回路32、ウォブル信号生成回路33、DPD信号生成回路34、インターフェース回路35との間に接続された4個のA/D変換器31a、31b、31c、31dを含んでいる。オフセットキャンセル増幅器12e〜12hに接続されたA/D変換器36は、フォーカスサーボエラー信号生成のためにサブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hのデジタル信号をインターフェース回路35経由でフォーカスサーボエラー生成回路16に供給する。その結果、フォーカスサーボエラー生成回路16による (A+C)−(B+D)+α{(E+G)−(F+H)}の演算実行が可能となる。オフセットキャンセル増幅器12e〜12hに接続されたA/D変換器36は、光ディスク装置の記録およびCD−ROM等のディスクの再生で使用されているトラッキングサーボエラー信号生成での差動プッシュプル(DPP)方式のためにサブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hのデジタル信号をインターフェース回路35経由でトラッキングサーボエラー生成回路15に供給する。その結果、トラッキングサーボエラー生成回路15による (A+D)−(B+C)−α{(E+H)−(F+G)の演算実行が可能となる。図2に示す半導体集積回路LSIのその他の構成は、図1に示した半導体集積回路LSIと同一であるので、重複する説明は省略する。
【0038】
図6は、図2に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれた4個のA/D変換器31a〜31dによるA/D変換並列処理の動作を説明する図である。
【0039】
図6に示すように4個のA/D変換器31a〜31dは、オフセットキャンセル増幅器12a〜12dを経由して供給されるメイン受光素子の4つの領域A、B、C、Dのアナログ出力信号を同一タイミング78a〜78hでデジタル信号に変換する。特に、ウォブル信号生成回路33は略100MHzの相当高い周波数を持った入力信号の信号処理が必要であるので、ウォブル信号生成回路33の入力端子に接続される4個のA/D変換器31a〜31dは高速A/D変換器によって構成する必要がある。従って、4個の高速A/D変換器31a〜31dは消費電力が大きいばかりか回路規模も大きくなると言う問題が明らかとされた。
【0040】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【0041】
従って、本発明の目的とするところは、光ディスク装置に搭載可能な半導体集積回路の半導体チップ占有面積を削減して高精度化して低消費電力とすることにある。
【0042】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0043】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【0044】
すなわち、本発明の代表的な実施の形態は、光ピックアップ(PU)を有する光ディスク装置に搭載可能な半導体集積回路(LSI)である。
【0045】
前記半導体集積回路(LSI)は、前記光ピックアップ(PU)の受光素子の4個の受光領域からの第1乃至第4受光出力信号(A、B、C、D)を受信する。
【0046】
前記半導体集積回路(LSI)は、記録可能なディスクのウォブルを検出可能なウォブル信号生成回路(33)と、記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路(34)と、2個のA/D変換器(42a、42b)と、演算回路(41、44)とを具備する。
【0047】
前記2個のA/D変換器(42a、42b)には、前記第1乃至第4受光出力信号(A、B、C、D)が選択的に供給される。
【0048】
前記演算回路(41、44)は、第1動作モードに設定され、前記第1受光出力信号(A)と前記第3受光出力信号(C)との第1加算出力信号(A+C)と、前記第2受光出力信号(B)と前記第4受光出力信号(D)との第2加算出力信号(B+D)を生成する。
【0049】
前記演算回路(41、44)は、第2動作モードに設定され、前記第1受光出力信号(A)と前記第4受光出力信号(D)との第3加算出力信号(A+D)と、前記第2受光出力信号(B)と前記第3受光出力信号(C)との第4加算出力信号(B+C)を生成する。
【0050】
前記ウォブル信号生成回路(33)は、前記第2動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを使用するデジタル減算演算(A+D)−(B+C)の実行によりデジタルウォブル信号を生成する。
【0051】
前記差動位相検出方式信号生成回路(34)は、前記第1動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを使用するデジタル位相比較信号((A+C)、(B+D))を生成する(図7、図12参照)。
【発明の効果】
【0052】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0053】
すなわち、本発明によれば、半導体チップ占有面積を削減して、高精度化して、低消費電力にすることができる。
【図面の簡単な説明】
【0054】
【図1】図1は、本発明に先立って本発明者等によって検討された光ディスク装置に搭載可能な半導体集積回路の構成を示す図である。
【図2】図2も、本発明に先立って本発明者等によって検討された光ディスク装置に搭載可能な半導体集積回路の構成を示す図である。
【図3】図3は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれるウォブル信号生成回路5の構成を示す図である。
【図4】図4は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれる差動位相検出(DPD)方式のDPD信号生成回路10の構成を示す図である。
【図5】図5は、図1に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれる差動位相検出(DPD)方式の他のDPD信号生成回路10の構成を示す図である。
【図6】図6は、図2に示した本発明に先立って本発明者等によって検討された半導体集積回路LSIに含まれた4個のA/D変換器31a〜31dによるA/D変換並列処理の動作を説明する図である。
【図7】図7は、光ディスク装置に搭載可能な本発明の実施の形態1による半導体集積回路の構成を示す図である。
【図8】図8は、図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれる演算回路41の構成を示す図である。
【図9】図9は、図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれるウォブル信号生成回路33によるウォブル信号生成動作が実行される際の第1高速A/D変換器42aと第2高速A/D変換器42bとの動作を説明する図である。
【図10】図10は、図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれるDPD信号生成回路34によるDPD生成動作が実行される際の第1高速A/D変換器42aと第2高速A/D変換器42bとの動作を説明する図である。
【図11】図11は、図7に示した本発明の実施の形態1による半導体集積回路LSIにおいてDPD信号生成回路34によるDPD生成動作とウォブル信号生成回路33によるROMマーク検出動作とが交互にシリアルに切り換えて実行される際の第1高速A/D変換器42aと第2高速A/D変換器42bとの動作を説明する図である。
【図12】図12は、光ディスク装置に搭載可能な本発明の実施の形態2および本発明の実施の形態3の半導体集積回路の構成を示す図である。
【図13】図13は、図12に示した本発明の実施の形態2による半導体集積回路LSIに含まれる前処理回路43の構成を示す図である。
【図14】図14は、図13に示した前処理回路43の切り換えスイッチSWと4個のサンプルホールド回路118a、118b、118c、118dの動作を説明する図である。
【図15】図15は、図13に示した前処理回路43の2個のセレクタ119a、119bと2個の高速A/D変換器42a、42bと演算回路44の動作を説明する図である。
【図16】図16は、図12に示した本発明の実施の形態3による半導体集積回路LSIに含まれる前処理回路43の構成を示す図である。
【図17】図17は、図16に示した前処理回路43の4個のサンプルホールド回路118a、118b、118c、118dの動作を説明する図である。
【図18】図18は、図16に示した前処理回路43の2個のセレクタ119a、119bと2個の高速A/D変換器42a、42bと演算回路44の動作を説明する図である。
【発明を実施するための形態】
【0055】
1.実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【0056】
〔1〕本発明の代表的な実施の形態は、光ピックアップ(PU)を有する光ディスク装置に搭載可能な半導体集積回路(LSI)である。
【0057】
前記半導体集積回路(LSI)は、前記光ピックアップ(PU)の受光素子の4個の受光領域からの第1受光出力信号(A)と第2受光出力信号(B)と第3受光出力信号(C)と第4受光出力信号(D)とを受信可能とされる。
【0058】
前記半導体集積回路(LSI)は、前記光ディスク装置に装着される記録可能なディスクのウォブルを検出可能なウォブル信号生成回路(33)と、前記光ディスク装置に装着される記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路(34)とを具備する。
【0059】
前記半導体集積回路(LSI)は、2個のA/D変換器(42a、42b)と演算回路(41、44)との従属接続を更に具備する。
【0060】
前記2個のA/D変換器(42a、42b)には、前記受光素子からの出力される前記第1受光出力信号(A)と前記第2受光出力信号(B)と前記第3受光出力信号(C)と前記第4受光出力信号(D)が選択的に供給可能とされる。
【0061】
前記演算回路(41、44)は、第1動作モードに設定されることによって、前記第1受光出力信号(A)と前記第3受光出力信号(C)との第1加算出力信号(A+C)と、前記第2受光出力信号(B)と前記第4受光出力信号(D)との第2加算出力信号(B+D)を生成可能とされる。
【0062】
前記演算回路(41、44)は、第2動作モードに設定されることによって、前記第1受光出力信号(A)と前記第4受光出力信号(D)との第3加算出力信号(A+D)と、前記第2受光出力信号(B)と前記第3受光出力信号(C)との第4加算出力信号(B+C)を生成可能とされる。
【0063】
前記ウォブル信号生成回路(33)は、前記第2動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを使用するデジタル減算演算(A+D)−(B+C)の実行によりデジタルウォブル信号を生成するものである。
【0064】
前記差動位相検出方式信号生成回路(34)は、前記第1動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを使用するデジタル位相比較信号((A+C)、(B+D))を生成するものである(図7、図12参照)。
【0065】
前記実施の形態によれば、半導体チップ占有面積を削減して高精度化して低消費電力にすることができる。
【0066】
好適な実施の形態による半導体集積回路(LSI)は、前記第1動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを使用する第1デジタル加算演算(A+C)+(B+D)と前記第2動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを使用する第2デジタル加算演算(A+D)+(B+C)との両者を実行することで前記記録可能なディスクの傷および前記記録不可のディスクの傷の存在を示す検出信号を生成可能な振幅補正検出回路(32、4)を更に具備するものである(図7、図12参照)。
【0067】
他の好適な実施の形態によれば、再生専用のBD−ROMのディスクが前記光ディスク装置に装着された場合には、前記BD−ROMのディスクに記録されたROMマークを検出するために、前記BD−ROMのディスクのトラッキングエラー信号検出のために前記第1動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを使用する前記差動位相検出方式信号生成回路(34)による前記デジタル位相比較信号((A+C)、(B+D))の生成と、前記第2動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを使用する前記ウォブル信号生成回路(33)による前記デジタル減算演算(A+D)−(B+C)の実行による前記ROMマークの検出とが、交互に実行されるものである(図11参照)。
【0068】
より好適な実施の形態によれば、前記演算回路(41)は、前記第1動作モードに設定されることによって、前記第1受光出力信号(A)と前記第3受光出力信号(C)との第1アナログ加算による前記第1加算出力信号(A+C)と、前記第2受光出力信号(B)と前記第4受光出力信号(D)との第2アナログ加算による前記第2加算出力信号(B+D)を生成可能とされる。
【0069】
前記演算回路(41)は、前記第2動作モードに設定されることによって、前記第1受光出力信号(A)と前記第4受光出力信号(D)との第3アナログ加算による前記第3加算出力信号(A+D)と、前記第2受光出力信号(B)と前記第3受光出力信号(C)との第4アナログ加算による前記第4加算出力信号(B+C)を生成可能とされる。
【0070】
前記第1動作モードでは、前記演算回路(41)から生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とは前記2個のA/D変換器(42a、42b)のアナログ入力端子に供給され、前記2個のA/D変換器(42a、42b)のデジタル出力端子に生成される第1デジタル加算出力信号(A+C)と第2デジタル加算出力信号(B+D)とは前記ウォブル信号生成回路(33)と前記差動位相検出方式信号生成回路(34)と前記振幅補正検出回路(32、4)とのデジタル入力端子に供給される。
【0071】
前記第2動作モードでは、前記演算回路(41)から生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とは前記2個のA/D変換器(42a、42b)の前記アナログ入力端子に供給され、前記2個のA/D変換器(42a、42b)の前記デジタル端子出力に生成される第3デジタル加算出力信号(A+D)と第4デジタル加算出力信号(B+C)とは前記ウォブル信号生成回路(33)と前記差動位相検出方式信号生成回路(34)と前記振幅補正検出回路(32、4)との前記デジタル入力端子に供給されるものである(図7、図8参照)。
【0072】
具体的な好適な実施の形態によれば、前記第1動作モードに設定された前記演算回路(41)によって生成される前記第1加算出力信号(A+C)と前記第2動作モードに設定された前記演算回路(41)によって生成される前記第3加算出力信号(A+D)とがそれぞれ供給可能とされた第1セレクタ(41e)と、前記第1動作モードに設定された前記演算回路(41)によって生成される前記第2加算出力信号(B+D)と前記第2動作モードに設定された前記演算回路(41)によって生成される前記第4加算出力信号(B+C)とがそれぞれ供給可能とされた第2セレクタ(41f)とを前記演算回路(41)が含むものである。
【0073】
前記第1セレクタ(41e)と前記第2セレクタ(41f)との出力端子は、前記2個のA/D変換器(42a、42b)の前記アナログ入力端子に接続されたものである(図8参照)。
【0074】
より具体的な好適な実施の形態による半導体集積回路(LSI)は、前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニット(27)を更に具備する。
【0075】
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを前記差動位相検出方式信号生成回路(34)は使用して前記デジタル位相比較信号((A+C)、(B+D))を生成する。
【0076】
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを前記ウォブル信号生成回路(33)は使用して前記デジタル減算演算(A+D)−(B+C)の前記実行により前記デジタルウォブル信号を生成するものである。
【0077】
他のより好適な実施の形態によれば、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第1受光出力信号(A)と前記第3受光出力信号(C)または前記第4受光出力信号(D)とは交互に前記2個のA/D変換器の一方のA/D変換器(42a)の入力端子に供給され、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第2受光出力信号(B)と前記第4受光出力信号(D)または前記第3受光出力信号(C)とは交互に前記2個のA/D変換器の他方のA/D変換器(42b)の入力端子に供給される。
【0078】
前記演算回路(44)は、前記一方のA/D変換器(42a)の出力端子から交互に生成される第1受光デジタル信号(A)と第3受光デジタル信号(C)または第4受光デジタル信号(D)とをデジタル加算することによって第1デジタル加算出力信号(A+C)または第3デジタル加算出力信号(A+D)を出力して、前記他方のA/D変換器(42b)の出力端子から交互に生成される第2受光デジタル信号(B)と第4受光デジタル信号(D)または第3受光デジタル信号(C)とをデジタル加算することによって第2デジタル加算出力信号(B+D)または第4デジタル加算出力信号(B+C)を出力するものである(図15参照)。
【0079】
他の具体的な好適な実施の形態による前記半導体集積回路(LSI)は、前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに接続された前処理回路(43)を更に具備する。
【0080】
前記前処理回路(43)は、第1サンプルホールド回路(118a)と、第2サンプルホールド回路(118b)と、第3サンプルホールド回路(118c)と、第4サンプルホールド回路(118d)と、第1セレクタ(119a)と、第2セレクタ(119b)とを含む。
【0081】
前記第1サンプルホールド回路(118a)の出力端子と前記第3サンプルホールド回路(118c)の出力端子とは前記第1セレクタ(119a)の一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第2サンプルホールド回路(118b)の出力端子と前記第4サンプルホールド回路(118d)の出力端子とは前記第2セレクタ(119b)の一方の入力端子と他方の入力端子とにそれぞれ接続される。
【0082】
前記第1セレクタ(119a)の出力端子は前記一方のA/D変換器(42a)の前記入力端子に接続され、前記第2セレクタ(119b)の出力端子は前記他方のA/D変換器(42b)の前記入力端子に接続される。
【0083】
前記第1動作モードでは、前記第1受光出力信号(A)と前記第2受光出力信号(B)と前記第3受光出力信号(C)と前記第4受光出力信号(D)とは、前記第1サンプルホールド回路(118a)の入力端子と前記第2サンプルホールド回路(118b)の入力端子と前記第3サンプルホールド回路(118c)の入力端子と前記第4サンプルホールド回路(118d)の入力端子とにそれぞれ供給される。
【0084】
前記第1動作モードのサンプル期間で、前記第1サンプルホールド回路(118a)の前記出力端子の第1受光サンプル信号(A)と前記第2サンプルホールド回路(118b)の前記出力端子の第2受光サンプル信号(B)とはそれぞれ前記第1セレクタ(119a)の前記一方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給される。
【0085】
前記第1動作モードのホールド期間で、前記第3サンプルホールド回路(118c)の前記出力端子の第3受光ホールド信号(C)と前記第4サンプルホールド回路(118d)の前記出力端子の第4受光ホールド信号(D)とはそれぞれ前記第1セレクタ(119a)の前記他方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給される。
【0086】
前記第2動作モードでは、前記第1受光出力信号(A)と前記第2受光出力信号(B)と前記第3受光出力信号(C)と前記第4受光出力信号(D)とは、前記第1サンプルホールド回路(118a)の前記入力端子と前記第2サンプルホールド回路(118b)の前記入力端子と前記第4サンプルホールド回路(118d)の前記入力端子と前記第3サンプルホールド回路(118c)の前記入力端子とにそれぞれ供給される。
【0087】
前記第2動作モードのサンプル期間で、前記第1サンプルホールド回路(118a)の前記出力端子の前記第1受光サンプル信号(A)と前記第2サンプルホールド回路(118b)の前記出力端子の前記第2受光サンプル信号(B)とはそれぞれ前記第1セレクタ(119a)の前記一方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給される。
【0088】
前記第2動作モードのホールド期間で、前記第4サンプルホールド回路(118d)の前記出力端子の前記第4受光ホールド信号(D)と前記第3サンプルホールド回路(118c)の前記出力端子の前記第3受光ホールド信号(C)とはそれぞれ前記第1セレクタ(119a)の前記他方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給されるものである(図13参照)。
【0089】
他のより具体的な好適な実施の形態による半導体集積回路(LSI)は、前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニット(27)を更に具備する。
【0090】
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを前記差動位相検出方式信号生成回路(34)は使用して前記デジタル位相比較信号((A+C)、(B+D))を生成する。
【0091】
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを前記ウォブル信号生成回路(33)は使用して前記デジタル減算演算(A+D)−(B+C)の前記実行により前記デジタルウォブル信号を生成するものである。
【0092】
他のより好適な実施の形態によれば、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第1受光出力信号(A)と前記第3受光出力信号(C)は交互に前記2個のA/D変換器の一方のA/D変換器(42a)の入力端子に供給され、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第2受光出力信号(B)と前記第4受光出力信号(D)は交互に前記2個のA/D変換器の他方のA/D変換器(42b)の入力端子に供給される。
【0093】
前記演算回路(44)は、前記一方のA/D変換器(42a)の出力端子から生成される第1受光デジタル信号(A)と第3受光デジタル信号(C)または前記他方のA/D変換器(42b)の出力端子からを生成される第4受光デジタル信号(D)をデジタル加算することによって第1デジタル加算出力信号(A+C)または第3デジタル加算出力信号(A+D)を出力して、または、第1受光デジタル信号(A)と第3受光デジタル信号(C)または第4受光デジタル信号(D)をデジタル加算せずに、第1受光デジタル信号(A)と第3受光デジタル信号(C)または第4受光デジタル信号(D)を直接出力して、前記他方のA/D変換器(42b)の出力端子から生成される第2受光デジタル信号(B)と第4受光デジタル信号(D)または前記一方のA/D変換器(42a)の出力端子から生成される第3受光デジタル信号(C)をデジタル加算することによって第2デジタル加算出力信号(B+D)または第4デジタル加算出力信号(B+C)を出力して、または、第2受光デジタル信号(B)と第4受光デジタル信号(D)または第3受光デジタル信号(C)をデジタル加算せずに、第2受光デジタル信号(B)と第4受光デジタル信号(D)または第3受光デジタル信号(C)を直接出力するものである(図18参照)。
【0094】
他の具体的な好適な実施の形態による前記半導体集積回路(LSI)は、前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに接続された前処理回路(43)を更に具備する。
【0095】
前記前処理回路(43)は、第1サンプルホールド回路(118a)と、第2サンプルホールド回路(118b)と、第3サンプルホールド回路(118c)と、第4サンプルホールド回路(118d)と、第1セレクタ(119a)と、第2セレクタ(119b)とを含む。
【0096】
前記第1サンプルホールド回路(118a)の出力端子と前記第3サンプルホールド回路(118c)の出力端子とは前記第1セレクタ(119a)の一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第2サンプルホールド回路(118b)の出力端子と前記第4サンプルホールド回路(118d)の出力端子とは前記第2セレクタ(119b)の一方の入力端子と他方の入力端子とにそれぞれ接続される。
【0097】
前記第1セレクタ(119a)の出力端子は前記一方のA/D変換器(42a)の前記入力端子に接続され、前記第2セレクタ(119b)の出力端子は前記他方のA/D変換器(42b)の前記入力端子に接続される。
【0098】
前記第1動作モードでは、前記第1受光出力信号(A)と前記第2受光出力信号(B)と前記第3受光出力信号(C)と前記第4受光出力信号(D)とは、前記第1サンプルホールド回路(118a)の入力端子と前記第2サンプルホールド回路(118b)の入力端子と前記第3サンプルホールド回路(118c)の入力端子と前記第4サンプルホールド回路(118d)の入力端子とにそれぞれ供給される。
【0099】
前記第1動作モードのサンプル期間で、前記第1サンプルホールド回路(118a)の前記出力端子の第1受光サンプル信号(A)と前記第2サンプルホールド回路(118b)の前記出力端子の第2受光サンプル信号(B)とはそれぞれ前記第1セレクタ(119a)の前記一方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給される。
【0100】
前記第1動作モードのホールド期間で、前記第1サンプルホールド回路(118c)の前記出力端子の第3受光ホールド信号(C)と前記第2サンプルホールド回路(118d)の前記出力端子の第4受光ホールド信号(D)とはそれぞれ前記第1セレクタ(119a)の前記他方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給される。
【0101】
前記第2動作モードでは、前記第1受光出力信号(A)と前記第2受光出力信号(B)と前記第3受光出力信号(C)と前記第4受光出力信号(D)とは、前記第1サンプルホールド回路(118a)の前記入力端子と前記第2サンプルホールド回路(118b)の前記入力端子と前記第3サンプルホールド回路(118c)の前記入力端子と前記第4サンプルホールド回路(118d)の前記入力端子とにそれぞれ供給される。
【0102】
前記第2動作モードのサンプル期間で、前記第1サンプルホールド回路(118a)の前記出力端子の前記第1受光サンプル信号(A)と前記第2サンプルホールド回路(118b)の前記出力端子の前記第2受光サンプル信号(B)とはそれぞれ前記第1セレクタ(119a)の前記一方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給される。
【0103】
前記第2動作モードのホールド期間で、前記第1サンプルホールド回路(118c)の前記出力端子の第3受光ホールド信号(C)と前記第2サンプルホールド回路(118d)の前記出力端子の第4受光ホールド信号(D)とはそれぞれ前記第1セレクタ(119a)の前記他方の入力端子および前記出力端子と前記第2セレクタ(119b)の前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器(42a)の前記入力端子と前記他方のA/D変換器(42b)の前記入力端子とに供給されるものである(図18参照)。
【0104】
他のより具体的な好適な実施の形態による半導体集積回路(LSI)は、前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニット(27)を更に具備する。
【0105】
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを前記差動位相検出方式信号生成回路(34)は使用して前記デジタル位相比較信号((A+C)、(B+D))を生成して、または、前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路(41、44)の前記演算動作に基づいて前記出力端子の第1受光ホールド信号(A)と前記出力端子の第2受光ホールド信号(B)と前記出力端子の第3受光ホールド信号(C)と前記出力端子の第4受光ホールド信号(D)をそれぞれ前記差動位相検出方式信号生成回路(34)に出力し、前記差動位相検出方式信号生成回路(34)を使用して、前記デジタル位相比較信号(A、B)+(C、D)を生成する。
【0106】
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニット(27)が判別した場合には、前記中央処理ユニット(27)は前記演算回路(41、44)を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを前記ウォブル信号生成回路(33)は使用して前記デジタル減算演算(A+D)−(B+C)の前記実行により前記デジタルウォブル信号を生成するものである。
【0107】
〔2〕本発明の別の観点の代表的な実施の形態は、光ピックアップ(PU)と半導体集積回路(LSI)とを搭載する光ディスク装置である。
【0108】
前記半導体集積回路(LSI)は、前記光ピックアップ(PU)の受光素子の4個の受光領域からの第1受光出力信号(A)と第2受光出力信号(B)と第3受光出力信号(C)と第4受光出力信号(D)とを受信可能とされる。
【0109】
前記半導体集積回路(LSI)は、前記光ディスク装置に装着される記録可能なディスクのウォブルを検出可能なウォブル信号生成回路(33)と、前記光ディスク装置に装着される記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路(34)とを具備する。
【0110】
前記半導体集積回路(LSI)は、2個のA/D変換器(42a、42b)と演算回路(41、44)との従属接続を更に具備する。
【0111】
前記2個のA/D変換器(42a、42b)には、前記受光素子からの出力される前記第1受光出力信号(A)と前記第2受光出力信号(B)と前記第3受光出力信号(C)と前記第4受光出力信号(D)が選択的に供給可能とされる。
【0112】
前記演算回路(41、44)は、第1動作モードに設定されることによって、前記第1受光出力信号(A)と前記第3受光出力信号(C)との第1加算出力信号(A+C)と、前記第2受光出力信号(B)と前記第4受光出力信号(D)との第2加算出力信号(B+D)を生成可能とされる。
【0113】
前記演算回路(41、44)は、第2動作モードに設定されることによって、前記第1受光出力信号(A)と前記第4受光出力信号(D)との第3加算出力信号(A+D)と、前記第2受光出力信号(B)と前記第3受光出力信号(C)との第4加算出力信号(B+C)を生成可能とされる。
【0114】
前記ウォブル信号生成回路(33)は、前記第2動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第3加算出力信号(A+D)と前記第4加算出力信号(B+C)とを使用するデジタル減算演算(A+D)−(B+C)の実行によりデジタルウォブル信号を生成するものである。
【0115】
前記差動位相検出方式信号生成回路(34)は、前記第1動作モードに設定された前記演算回路(41、44)の演算動作に基づいて生成される前記第1加算出力信号(A+C)と前記第2加算出力信号(B+D)とを使用するデジタル位相比較信号((A+C)、(B+D))を生成するものである(図7、図12参照)。
【0116】
前記実施の形態によれば、半導体チップ占有面積を削減して高精度化して低消費電力にすることができる。
2.実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【0117】
[実施の形態1]
《実施の形態1による半導体集積回路の構成》
図7は、光ディスク装置に搭載可能な本発明の実施の形態1による半導体集積回路の構成を示す図である。
【0118】
図7に示す本発明の実施の形態1による半導体集積回路LSIが図2に示した半導体集積回路LSIと相違するのは、図2に示した4個の高速A/D変換器31a〜31dの代わりにオフセットキャンセル増幅器12a〜12dと振幅補正回路32、ウォブル信号生成回路33、DPD信号生成回路34、インターフェース回路35との間に接続された演算回路41と2個の高速A/D変換器42a、42bとを含んでいる。
【0119】
すなわち、図7に示した半導体集積回路LSIでは、演算回路41の4個の入力端子はオフセットキャンセル増幅器12a、12b、12c、12dの出力端子に接続され、演算回路41の2個の出力端子は2個の高速A/D変換器42a、42bの入力端子に接続され、2個の高速A/D変換器42a、42bの出力端子は振幅補正回路32とウォブル信号生成回路33とDPD信号生成回路34とインターフェース回路35の入力端子に接続されている。図7に示す半導体集積回路LSIのその他の構成は、図2に示した半導体集積回路LSIと同一であるので、重複する説明は省略する。
【0120】
《演算回路の構成および動作》
図8は、図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれる演算回路41の構成を示す図である。
【0121】
図8に示す演算回路41は、4個のアナログ加算器41a、41b、41c、41dと2個のセレクタ41e、41fとを含んでいる。第1アナログ加算器41aはオフセットキャンセル増幅器12a、12cの出力信号A、Cの加算演算の実行により第1アナログ加算出力信号(A+C)を生成して、第2アナログ加算器41bはオフセットキャンセル増幅器12b、12dの出力信号B、Dの加算演算の実行により第2アナログ加算出力信号(B+D)を生成して、第3アナログ加算器41cはオフセットキャンセル増幅器12a、12dの出力信号A、Dの加算演算の実行により第3アナログ加算出力信号(A+D)を生成して、第4アナログ加算器41dはオフセットキャンセル増幅器12b、12cの出力信号B、Cの加算演算の実行により第4アナログ加算出力信号(B+C)を生成する。
【0122】
第1アナログ加算器41aの第1アナログ加算出力信号(A+C)と第3アナログ加算器41cの第3アナログ加算出力信号(A+D)は第1セレクタ41eの一方の入力端子と他方の入力端子とにそれぞれ供給され、第2アナログ加算器41bの第2アナログ加算出力信号(B+D)と第4アナログ加算器41dの第4アナログ加算出力信号(B+C)は第2セレクタ41fの一方の入力端子と他方の入力端子とにそれぞれ供給される。
【0123】
第1セレクタ41eの第1選択出力信号と第2セレクタ41fの第2選択出力信号とは、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子にそれぞれ供給される。
【0124】
図8に示す演算回路41の第1セレクタ41eと第2セレクタ41fとは、図7に示した半導体集積回路LSIの中央処理ユニット(CPU)27のモード制御によって第1動作モードと第2動作モードとのいずれにも任意に設定可能である。第1動作モードでは、第1セレクタ41eの一方の入力端子に供給される第1アナログ加算器41aの第1アナログ加算出力信号(A+C)と第2セレクタ41fの一方の入力端子に供給される第2アナログ加算器41bの第2アナログ加算出力信号(B+D)とが第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子にそれぞれ供給される。第2動作モードでは、第1セレクタ41eの他方の入力端子に供給される第3アナログ加算器41cの第3アナログ加算出力信号(A+D)と第2セレクタ41fの他方の入力端子に供給される第4アナログ加算器41dの第4アナログ加算出力信号(B+C)が第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子にそれぞれ供給される。
【0125】
《振幅補正動作》
図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれる振幅補正回路32による振幅補正動作が実行される際には、図8に示す演算回路41の第1セレクタ41eと第2セレクタ41fとは、図7に示した半導体集積回路LSIの中央処理ユニット(CPU)27のモード制御によって第1動作モードに設定される。
【0126】
従って、第1セレクタ41eの一方の入力端子に供給される第1アナログ加算器41aの第1アナログ加算出力信号(A+C)と第2セレクタ41fの一方の入力端子に供給される第2アナログ加算器41bの第2アナログ加算出力信号(B+D)とが第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子とにそれぞれ供給される。その結果、第1高速A/D変換器42aの出力端子の第1デジタル加算出力信号(A+C)と第2高速A/D変換器42bの出力端子の第2デジタル加算出力信号(B+D)が振幅補正回路32の2個の入力端子に供給されるので、振幅補正回路32は(A+C)+(B+D)の加算演算を実行する。
【0127】
他の実施形態では、図8に示す演算回路41の第1セレクタ41eと第2セレクタ41fは、図7に示す半導体集積回路LSIの中央処理ユニット(CPU)27のモード制御によって第2動作モードに設定される。従って、第1セレクタ41eの他方の入力端子に供給される第3アナログ加算器41cの第3アナログ加算出力信号(A+D)と第2セレクタ41fの他方の入力端子に供給される第4アナログ加算器41dの第4アナログ加算出力信号(B+C)とが第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子とにそれぞれ供給される。その結果、第1高速A/D変換器42aの出力端子の第3デジタル加算出力信号(A+D)と第2高速A/D変換器42bの出力端子の第4デジタル加算出力信号(B+C)とが振幅補正回路32の2個の入力端子に供給されるので、振幅補正回路32は(A+D)+(B+C)の加算演算を実行する。
【0128】
《ウォブル信号生成動作》
記録可能な光ディスクであるCD−R、CD−RW、DVD−R、DVD−RW、DVD−RAM、BD−R1、BD−RE等のいずれかのタイプの光ディスクが、図7に示した本発明の実施の形態1による半導体集積回路を搭載した光ディスク装置にロードされた場合には、光ディスクの各半径位置での線速度を正確に検出するために、ウォブル信号生成が必要となる。
【0129】
このように図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれるウォブル信号生成回路33によるウォブル信号生成動作が実行される際には、図8に示す演算回路41の第1セレクタ41eと第2セレクタ41fとは、図7に示した半導体集積回路LSIの中央処理ユニット(CPU)27のモード制御によって第2動作モードに設定される。これは、記録可能な光ディスクのタイプの中央処理ユニット(CPU)27による判別によって可能である。
【0130】
従って、第1セレクタ41eの他方の入力端子に供給される第3アナログ加算器41cの第3アナログ加算出力信号(A+D)と第2セレクタ41fの他方の入力端子に供給される第4アナログ加算器41dの第4アナログ加算出力信号(B+C)とが第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子とにそれぞれ供給される。その結果、第1高速A/D変換器42aの出力端子の第3デジタル加算出力信号(A+D)と第2高速A/D変換器42bの出力端子の第4デジタル加算出力信号(B+C)とがウォブル信号生成回路33の2個の入力端子に供給されるので、ウォブル信号生成回路33はデジタル演算(A+D)−(B+C)を実行する。
【0131】
図9は、図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれるウォブル信号生成回路33によるウォブル信号生成動作が実行される際の第1高速A/D変換器42aと第2高速A/D変換器42bとの動作を説明する図である。
【0132】
図9に示すように時系列の各動作タイミング112a〜112hで、第1高速A/D変換器42aは第3デジタル加算出力信号(A+D)を出力するのと同時に第2高速A/D変換器42bは第4デジタル加算出力信号(B+C)を出力するものである。
【0133】
《DPD生成動作》
BD−ROM、DVD−ROMのように既に再生データが書き込まれ、記録不可となっているタイプの光ディスクが、図7に示した本発明の実施の形態1による半導体集積回路を搭載した光ディスク装置にロードされた場合には、DPD生成が必要とされる。
【0134】
このように図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれるDPD信号生成回路34によるDPD生成動作が実行される際には、図8に示す演算回路41の第1セレクタ41eと第2セレクタ41fとは、図7に示した半導体集積回路LSIの中央処理ユニット(CPU)27のモード制御によって第1動作モードに設定される。これは、記録可能な光ディスクのタイプの中央処理ユニット(CPU)27による判別によって可能である。
【0135】
従って、第1セレクタ41eの一方の入力端子に供給される第1アナログ加算器41aの第1アナログ加算出力信号(A+C)と第2セレクタ41fの一方の入力端子に供給される第2アナログ加算器41bの第2アナログ加算出力信号(B+D)とが第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子とにそれぞれ供給される。その結果、第1高速A/D変換器42aの出力端子の第1デジタル加算出力信号(A+C)と第2高速A/D変換器42bの出力端子の第2デジタル加算出力信号(B+D)とがDPD信号生成回路34のデジタル位相比較回路の2個の入力端子に供給されるので、DPD信号生成回路34のデジタル位相比較回路はデジタル位相比較を実行する。従って、DPD信号生成回路34の出力端子から、デジタル位相比較信号(A+C)、(B+D)が生成される。
【0136】
図10は、図7に示した本発明の実施の形態1による半導体集積回路LSIに含まれるDPD信号生成回路34によるDPD生成動作が実行される際の第1高速A/D変換器42aと第2高速A/D変換器42bとの動作を説明する図である。
【0137】
図10に示すように時系列の各動作タイミング114a〜114hで、第1高速A/D変換器42aは第1デジタル加算出力信号(A+C)を出力するのと同時に第2高速A/D変換器42bは第2デジタル加算出力信号(B+D)を出力するものである。
【0138】
《ROMマーク検出》
上述したようにウォブルはデータ記録可能な光ディスクに採用されているが、例外的に再生専用のBD−ROMでもウォブルが採用されている。更にBD(Blu-Ray Disk)固有技術として大量不正コピーを防止するために、ROMマーク(ROM Mark)と呼ばれるフォーマットがディスク製造時にBD−ROMに記録されている。
【0139】
BD−ROMに記録されたROMマークが図7に示す本発明の実施の形態1による半導体集積回路を搭載した光ディスク装置によって正しく検出されると、BD−ROMの再生が可能となる。しかし、光ディスク装置によってROMマークが正しく検出されても、不正コピーは不可能である。一方、ROMマークが検出できない場合には、BD−ROMの再生も不正コピーも不可能である。
【0140】
一方、光ディスク装置がBD−ROMに記録されたROMマークを検出している際には、再生速度(光ディスク回転速度)が遅いことを利用して、BD−ROMのトラッキングエラー信号の検出のための差動位相検出(DPD)信号取得とBD−ROM検出のためのウォブル信号取得とをシリアルに切り換えて実行することが可能である。
【0141】
図11は、図7に示した本発明の実施の形態1による半導体集積回路LSIにおいてDPD信号生成回路34によるDPD生成動作とウォブル信号生成回路33によるROMマーク検出動作とが交互にシリアルに切り換えて実行される際の第1高速A/D変換器42aと第2高速A/D変換器42bとの動作を説明する図である。
【0142】
図11に示すように、時系列の奇数番目の動作タイミング116a、116c、116e、116gで、図8の演算回路41の第1セレクタ41eと第2セレクタ41fとは図7の中央処理ユニット(CPU)27のモード制御によって第1動作モードに設定されるので、第1高速A/D変換器42aは第1デジタル加算出力信号(A+C)を出力して第2高速A/D変換器42bは第2デジタル加算出力信号(B+D)を出力する。第1高速A/D変換器42aからの第1デジタル加算出力信号(A+C)と第2高速A/D変換器42bからの第2デジタル加算出力信号(B+D)とはDPD信号生成回路34の2つの入力端子に供給されて、DPD信号生成回路34はデジタル位相比較の実行によってDPD生成動作を実行する。尚、この際の低再生速度のDPD生成動作でDPD信号生成回路34の2つの入力端子に供給されるデータは間引かれ、中低速のデータ・レートとされることが可能である。
【0143】
更に図11に示すように、時系列の偶数番目の動作タイミング116b、116d、116f、116hで、図8の演算回路41の第1セレクタ41eと第2セレクタ41fとは図7の中央処理ユニット(CPU)27のモード制御によって第2動作モードに設定されるので、第1高速A/D変換器42aは第3デジタル加算出力信号(A+D)を出力して第2高速A/D変換器42bは第4デジタル加算出力信号(B+C)を出力する。第1高速A/D変換器42aからの第3デジタル加算出力信号(A+D)と第2高速A/D変換器42bからの第4デジタル加算出力信号(B+C)とはウォブル信号生成回路33の2個の入力端子に供給されるので、ウォブル信号生成回路33はデジタル演算(A+D)−(B+C)の実行によってROMマーク検出動作を実行する。尚、この際の低再生速度のROMマーク検出動作ではウォブル信号生成回路33の2つの入力端子に供給されるデータは間引かれて、中低速のデータ・レートとされることが可能である。
【0144】
従って、図11の時系列の偶数番目の動作タイミング116b、116d、116f、116hでのウォブル信号生成回路33によるROMマーク検出動作によってROMマークが正しく検出されると、図7に示した本発明の実施の形態1による半導体集積回路LSIを搭載した光ディスク装置は通常の再生速度(通常の光ディスク回転速度)となる。すると、図11の時系列の奇数番目の動作タイミング116a、116c、116e、116gと偶数番目の動作タイミング116b、116d、116f、116hとで、常時、図8の演算回路41の第1セレクタ41eと第2セレクタ41fは図7の中央処理ユニット(CPU)27のモード制御によって第1動作モードに設定されるので、第1高速A/D変換器42aは第1デジタル加算出力信号(A+C)を出力して第2高速A/D変換器42bは第2デジタル加算出力信号(B+D)を出力する。従って、第1高速A/D変換器42aからの第1デジタル加算出力信号(A+C)と第2高速A/D変換器42bからの第2デジタル加算出力信号(B+D)とはDPD信号生成回路34の2つの入力端子に常時供給されて、DPD信号生成回路34はデジタル位相比較の実行によりBD−ROMのトラッキングエラー信号検出のためのDPD生成動作を常時実行する。尚、この際の常時再生速度のDPD生成動作でDPD信号生成回路34の2つの入力端子に供給されるデータは間引かれるとなく、高速データ・レートとされるものである。
【0145】
《DPP方式の動作》
上述したように光ディスク装置の記録およびCD−ROM等のディスクの再生で使用されている差動プッシュプル(DPP)方式では、上述のウォブル信号生成動作と図7に示すようにオフセットキャンセル増幅器12e〜12hに接続されたA/D変換器36で、サブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hのデジタル信号をインターフェース回路35経由でトラッキングサーボエラー生成回路15に供給して、演算(A+D)−(B+C) −α{(E+H)−(F+G)}の実行が必要とされる。
【0146】
従って、DPP方式の動作に際しては、図8に示す演算回路41の第1セレクタ41eと第2セレクタ41fとは、図7に示した半導体集積回路LSIの中央処理ユニット(CPU)27のモード制御によって第2動作モードに設定される。これは、中央処理ユニット(CPU)27による光ディスク装置の記録およびCD−ROM等のディスクの再生の判別によって可能である。
【0147】
従って、第1セレクタ41eの他方の入力端子に供給される第3アナログ加算器41cの第3アナログ加算出力信号(A+D)と第2セレクタ41fの他方の入力端子に供給される第4アナログ加算器41dの第4アナログ加算出力信号(B+C)とが第1セレクタ41eと第2セレクタ41fとによってそれぞれ選択され、第1高速A/D変換器42aの入力端子と第2高速A/D変換器42bの入力端子とにそれぞれ供給される。その結果、第1高速A/D変換器42aの出力端子の第3デジタル加算出力信号(A+D)と第2高速A/D変換器42bの出力端子の第4デジタル加算出力信号(B+C)とが、インターフェース回路35を介して、トラッキングサーボ方式選択回路14の他方の入力端子に供給される。するとトラッキングサーボ方式選択回路14はトラッキングサーボエラー生成回路15の入力端子に第3デジタル加算出力信号(A+D)と第4デジタル加算出力信号(B+C)を順次に出力する一方、サブ受光素子の4つの領域E、F、G、Hの出力信号1e、1f、1g、1hのデジタル信号がインターフェース回路35経由でトラッキングサーボエラー生成回路15に供給されるので、トラッキングサーボエラー生成回路15はデジタル演算(A+D)−(B+C) −α{(E+H)−(F+G)}の実行によってDPP方式のトラッキング動作のためのトラッキングエラー信号を生成することが可能となる。
【0148】
尚、その際、第1高速A/D変換器42aの第3デジタル加算出力信号(A+D)と第2高速A/D変換器42bの第4デジタル加算出力信号(B+C)が振幅補正回路32の2個の入力端子に供給されるので、振幅補正回路32は(A+D)+(B+C)の加算演算を実行する。その結果、CD−ROM等のディスクの再生で、CD−ROMに傷が存在すれば傷検出信号が振幅検出回路4から再生用信号処理回路26に供給されることが可能となる。
【0149】
[実施の形態2]
《実施の形態2による半導体集積回路の構成》
図12は、光ディスク装置に搭載可能な本発明の実施の形態2の半導体集積回路の構成を示す図である。
【0150】
図12に示す本発明の実施の形態2による半導体集積回路LSIが図7に示した本発明の実施の形態1による半導体集積回路LSIと相違するのは、図7に示した演算回路41と2個の高速A/D変換器42a、42bの代わりにオフセットキャンセル増幅器12a〜12dと振幅補正回路32、ウォブル信号生成回路33、DPD信号生成回路34、インターフェース回路35の間に接続された前処理回路43と2個の高速A/D変換器42a、42bと演算回路44とを含んでいる。
【0151】
すなわち、図12に示した本発明の実施の形態2による半導体集積回路LSIでは、前処理回路43の4個の入力端子は4個のオフセットキャンセル増幅器12a、12b、12c、12dの出力端子に接続され、前処理回路43の2個の出力端子は2個の高速A/D変換器42a、42bの入力端子に接続され、2個の高速A/D変換器42a、42bの出力端子は演算回路44の2個の入力端子に接続され、演算回路44の2個の出力端子は振幅補正回路32とウォブル信号生成回路33とDPD信号生成回路34とインターフェース回路35の入力端子に接続されている。
【0152】
特に、前処理回路43は、4個の入力端子A、B、C、Dの入力選択動作機能と、4個の選択入力信号のサンプルホールド動作機能と、サンプルホールド出力信号の出力選択機能とを有するものである。更に2個の高速A/D変換器42a、42bは、前処理回路43のサンプル期間に出力される2個のアナログ信号を2個のデジタル信号に変換して演算回路44の2個の入力端子に供給して、また更に、前処理回路43のホールド期間に出力される他の2個のアナログ信号を他の2個のデジタル信号に変換して演算回路44の2個の入力端子に供給するものである。また更に演算回路44は2個の高速A/D変換器42a、42bからサンプル期間に出力される2個のデジタル信号と2個の高速A/D変換器42a、42bからホールド期間に出力される他の2個のデジタル信号のデジタル加算演算を実行することで、2個のデジタル演算出力信号を生成して振幅補正回路32とウォブル信号生成回路33とDPD信号生成回路34とインターフェース回路35の入力端子に供給するものである。また図12に示す半導体集積回路LSIのその他の構成は、図7に示した半導体集積回路LSIと同一であるので、重複する説明は省略する。
【0153】
《前処理回路の構成および動作》
図13は、図12に示した本発明の実施の形態2による半導体集積回路LSIに含まれる前処理回路43の構成を示す図である。
【0154】
図13に示すように、前処理回路43は切り換えスイッチSWと4個のサンプルホールド回路118a、118b、118c、118dと2個のセレクタ119a、119bを含んでいる。オフセットキャンセル増幅器12aの出力信号Aはサンプルホールド回路118aの入力端子117aに供給され、オフセットキャンセル増幅器12bの出力信号Bはサンプルホールド回路118bの入力端子117bに供給され、オフセットキャンセル増幅器12cの出力信号Cは切り換えスイッチSWの一方の入力端子117cに供給され、オフセットキャンセル増幅器12dの出力信号Dは切り換えスイッチSWの他方の入力端子117dに供給される。
【0155】
図12に示した本発明の実施の形態2による半導体集積回路LSIに含まれた中央処理ユニット(CPU)27のモード制御による第1動作モードでは、切り換えスイッチSWは、図13の太い実線に示すように、一方の入力端子117cと他方の入力端子117dをサンプルホールド回路118cの入力端子とサンプルホールド回路118dの入力端子とにそれぞれ接続する。またモード制御による第2動作モードでは、切り換えスイッチSWは、図13の破線に示すように、一方の入力端子117cと他方の入力端子117dとをサンプルホールド回路118dの入力端子とサンプルホールド回路118cの入力端子にそれぞれ接続するものである。
【0156】
図14は、図13に示した前処理回路43の4個のサンプルホールド回路118a、118b、118c、118dの動作を説明する図である。
【0157】
図14に示すように、時系列の奇数の動作タイミング122a、122c、122e、122gでは4個のサンプルホールド回路118a、118c、118d、118bはサンプル動作を実行するものであり、時系列の偶数の動作タイミング122b、122d、122f、122hでは4個のサンプルホールド回路118a、118c、118d、118bはホールド動作を実行する。更に図14に示すように第1の動作タイミング112aから第4の動作タイミング112dまでは、切り換えスイッチSWは第1動作モードに設定され、切り換えスイッチSWの一方の入力端子117cと他方の入力端子117dはサンプルホールド回路118cの入力端子とサンプルホールド回路118dの入力端子とにそれぞれ接続されている。また第5の動作タイミング112eから第8の動作タイミング112hまでは、切り換えスイッチSWは第2動作モードに設定され、切り換えスイッチSWの一方の入力端子117cと他方の入力端子117dはサンプルホールド回路118dの入力端子とサンプルホールド回路118cの入力端子にそれぞれ接続されている。
【0158】
その結果、図14に示すように、前半の2つのサンプル動作タイミング112a、112cでは、4個のサンプルホールド回路118a、118c、118d、118bはサンプル期間の入力信号A、C、D、Bを出力して、後半の2つのサンプル動作タイミング112e、112gでは、4個のサンプルホールド回路118a、118c、118d、118bはサンプル期間の入力信号A、D、C、Bを出力する。また更に、前半の2つのホールド動作タイミング112b、112dでは、4個のサンプルホールド回路118a、118c、118d、118bはホールド期間中のホールド信号A、C、D、Bを出力して、後半の2つのホールド動作タイミング112f、112hでは、4個のサンプルホールド回路118a、118c、118d、118bはホールド期間中のホールド信号A、D、C、Bを出力する。
【0159】
図15は、図13に示した前処理回路43の2個のセレクタ119a、119bと2個の高速A/D変換器42a、42bと演算回路44の動作を説明する図である。
【0160】
図15に示すように、時系列の奇数の動作タイミング122a、122c、122e、122gでは、2個のセレクタ119a、119bは上下2個のサンプルホールド回路118a、118bからそれぞれ出力されるサンプル期間の入力信号A、Bが2個の高速A/D変換器42a、42bによってサンプルデジタル信号に変換され、2個のサンプルデジタル信号は演算回路44の2個の入力端子に供給される。
【0161】
また図15に示すように、時系列の偶数の動作タイミング122b、122d、122f、122hでは、2個のセレクタ119a、119bは中央の2個のサンプルホールド回路118c、118dからそれぞれ出力されるホールド期間のホールド信号C、Dまたホールド信号D、Cが2個の高速A/D変換器42a、42bによってホールドデジタル信号に変換されて、2個のホールドデジタル信号は演算回路44の2個の入力端子に供給される。
【0162】
その結果、図15に示すように時系列の奇数の動作タイミング122a、122c、122e、122gのサンプル期間に供給される2個のサンプルデジタル信号A、Bと時系列の偶数の動作タイミング122b、122d、122f、122hのホールド期間に供給されるホールド信号C、Dまたホールド信号D、Cが、演算回路44によってデジタル加算演算される。
【0163】
その結果、図15に示すように、前半の4つの動作タイミング122a〜122dでは、演算回路44の2個の出力端子から第1デジタル加算出力信号(A+C)と第2デジタル加算出力信号(B+D)とがそれぞれ出力され、後半の4つの動作タイミング122e〜122hでは、演算回路44の2個の出力端子から第3デジタル加算出力信号(A+D)と第4デジタル加算出力信号(B+C)とがそれぞれ出力されることが可能となる。
【0164】
従って、図12の本発明の実施の形態2による半導体集積回路LSIに含まれた前処理回路43と2個の高速A/D変換器42a、42bと演算回路44により出力される第1デジタル加算出力信号(A+C)と第2デジタル加算出力信号(B+D)と第3デジタル加算出力信号(A+D)と第4デジタル加算出力信号(B+C)とは、図7の本発明の実施の形態1による半導体集積回路LSIと同様に、振幅補正回路32での(A+C)+(B+D)のデジタル加算演算または(A+D)+(B+C)のデジタル加算演算に利用され、ウォブル信号生成回路33でのデジタル演算(A+D)−(B+C)に利用され、DPD信号生成回路34でのデジタル位相比較信号(A+C)、(B+D)の生成に利用され、また更にウォブル信号生成回路33でのデジタル演算(A+D)−(B+C)の実行によるROMマーク検出に利用されることが可能となる。
【0165】
[実施の形態3]
《実施の形態3による半導体集積回路の構成》
図12は、光ディスク装置に搭載可能な本発明の実施の形態3の半導体集積回路の構成を示す図である。
【0166】
図12に示す本発明の実施の形態3による半導体集積回路LSIが図7に示した本発明の実施の形態1による半導体集積回路LSIと相違するのは、図7に示した演算回路41と2個の高速A/D変換器42a、42bの代わりにオフセットキャンセル増幅器12a〜12dと振幅補正回路32、ウォブル信号生成回路33、DPD信号生成回路34、インターフェース回路35の間に接続された前処理回路43と2個の高速A/D変換器42a、42bと演算回路44とを含んでいる。
【0167】
すなわち、図12に示した本発明の実施の形態3による半導体集積回路LSIでは、前処理回路43の4個の入力端子は4個のオフセットキャンセル増幅器12a、12b、12c、12dの出力端子に接続され、前処理回路43の2個の出力端子は2個の高速A/D変換器42a、42bの入力端子に接続され、2個の高速A/D変換器42a、42bの出力端子は演算回路44の2個の入力端子に接続され、演算回路44の2個の出力端子は振幅補正回路32とウォブル信号生成回路33とDPD信号生成回路34とインターフェース回路35の入力端子に接続されている。
【0168】
特に、前処理回路43は、4個の入力端子A、B、C、Dの入力選択動作機能と、4個の選択入力信号のサンプルホールド動作機能と、サンプルホールド出力信号の出力選択機能とを有するものである。更に2個の高速A/D変換器42a、42bは、前処理回路43のサンプル期間に出力される2個のアナログ信号を2個のデジタル信号に変換して演算回路44の2個の入力端子に供給して、また更に、前処理回路43のホールド期間に出力される他の2個のアナログ信号を他の2個のデジタル信号に変換して演算回路44の2個の入力端子に供給するものである。また更に演算回路44は2個の高速A/D変換器42a、42bからサンプル期間に出力される2個のデジタル信号と2個の高速A/D変換器42a、42bからホールド期間に出力される他の2個のデジタル信号のデジタル加算演算を実行することで、2個のデジタル演算出力信号を生成して振幅補正回路32とウォブル信号生成回路33とDPD信号生成回路34とインターフェース回路35の入力端子に供給するものである。また更に演算回路44は2個の高速A/D変換器42a、42bからサンプル期間に出力される2個のデジタル信号と2個の高速A/D変換器42a、42bからホールド期間に出力される他の2個のデジタル信号を、デジタル加算演算せずにDPD信号生成回路34の入力端子に供給するものである。また図12に示す半導体集積回路LSIのその他の構成は、図7に示した半導体集積回路LSIと同一であるので、重複する説明は省略する。
【0169】
《前処理回路の構成および動作》
図16は、図12に示した本発明の実施の形態3による半導体集積回路LSIに含まれる前処理回路43の構成を示す図である。
【0170】
図16に示すように、前処理回路43は4個のサンプルホールド回路118a、118b、118c、118dと2個のセレクタ119a、119bを含んでいる。オフセットキャンセル増幅器12aの出力信号Aはサンプルホールド回路118aの入力端子117aに供給され、オフセットキャンセル増幅器12bの出力信号Bはサンプルホールド回路118bの入力端子117bに供給され、オフセットキャンセル増幅器12cの出力信号Cはサンプルホールド回路118cの入力端子117cに供給され、オフセットキャンセル増幅器12dの出力信号Dはサンプルホールド回路118dの入力端子117dに供給される。
【0171】
図17は、図16に示した前処理回路43の4個のサンプルホールド回路118a、118b、118c、118dの動作を説明する図である。
【0172】
図17に示すように、時系列の奇数の動作タイミング124a、124c、124e、124gでは4個のサンプルホールド回路118a、118c、118d、118bはサンプル動作を実行するものであり、時系列の偶数の動作タイミング124b、124d、124f、124hでは4個のサンプルホールド回路118a、118c、118d、118bはホールド動作を実行する。
【0173】
その結果、図17に示すように、時系列の奇数の動作タイミング124a、124c、124e、124gでは2個のサンプルホールド回路118a、118bのサンプル期間の入力信号A、Bを出力する。また更に時系列の偶数の動作タイミング124b、124d、124f、124hでは、2個のサンプルホールド回路118c、118dの時系列の奇数の動作タイミング124a、124c、124e、124gでサンプルしたホールド信号C、Dを出力する。
【0174】
図18は、図16に示した前処理回路43の2個のセレクタ119a、119bと2個の高速A/D変換器42a、42bと演算回路44の動作を説明する図である。
【0175】
図18に示すように、時系列の奇数の動作タイミング124a、124c、124e、124gでは、2個のセレクタ119a、119bは上下2個のサンプルホールド回路118a、118bからそれぞれ出力されるサンプル期間の入力信号A、Bが2個の高速A/D変換器42a、42bによってサンプルデジタル信号に変換され、2個のサンプルデジタル信号は演算回路44の2個の入力端子に供給される。
【0176】
また図18に示すように、時系列の偶数の動作タイミング124b、124d、124f、124hでは、2個のセレクタ119a、119bは中央の2個のサンプルホールド回路118c、118dからそれぞれ出力されるホールド期間のホールド信号C、Dが2個の高速A/D変換器42a、42bによってホールドデジタル信号に変換されて、2個のホールドデジタル信号は演算回路44の2個の入力端子に供給される。
【0177】
その結果、図18に示すように時系列の奇数の動作タイミング124a、124c、124e、124gのサンプル期間に供給される2個のサンプルデジタル信号A、Bと時系列の偶数の動作タイミング124b、124d、124f、124hのホールド期間に供給されるホールド信号C、Dが、演算回路44によってデジタル加算演算される。
【0178】
その結果、図18に示すように、前半の4つの動作タイミング124a〜124dでは、演算回路44の2個の出力端子から第1デジタル加算出力信号(A+C)と第2デジタル加算出力信号(B+D)とがそれぞれ出力され、後半の4つの動作タイミング124e〜124hでは、演算回路44の2個の出力端子から第3デジタル加算出力信号(A+D)と第4デジタル加算出力信号(B+C)とがそれぞれ出力されることが可能となる。
【0179】
更に、他の実施の形態によれば、動作タイミング124a〜124hでは、演算回路44の2個の出力端子から演算出力信号を出力せずに、入力信号A、B、C、Dを図12のDPD信号生成回路34に直接出力すれば、図12のDPD信号生成回路34を図4と同様の処理を実行させることで、(A、B)+(C、D)で示されるDPD信号を生成することも可能である。
【0180】
従って、図12の本発明の実施の形態3による半導体集積回路LSIに含まれた前処理回路43と2個の高速A/D変換器42a、42bと演算回路44により出力される第1デジタル加算出力信号(A+C)と第2デジタル加算出力信号(B+D)と第3デジタル加算出力信号(A+D)と第4デジタル加算出力信号(B+C)とは、図7の本発明の実施の形態1による半導体集積回路LSIと同様に、振幅補正回路32での(A+C)+(B+D)のデジタル加算演算または(A+D)+(B+C)のデジタル加算演算に利用され、ウォブル信号生成回路33でのデジタル演算(A+D)−(B+C)に利用され、DPD信号生成回路34でのデジタル位相比較信号(A+C)、(B+D)の生成に利用され、また更にウォブル信号生成回路33でのデジタル演算(A+D)−(B+C)の実行によるROMマーク検出に利用されることが可能となる。
【0181】
更に他の実施の形態によれば、図12の本発明の実施の形態3による半導体集積回路LSIの演算回路44から出力される第1デジタル加算出力信号(A+C)と第2デジタル加算出力信号(B+D)と第3デジタル加算出力信号(A+D)と演算回路44で演算せずに直接出力される入力信号A、B、C、Dとを、振幅補正回路32の(A+C)+(B+D)のデジタル加算演算と、ウォブル信号生成回路33のデジタル演算(A+D)−(B+C)と、DPD信号生成回路34のデジタル位相比較信号(A、B)+(C、D)の演算にそれぞれ利用されることが可能であり、また更にウォブル信号生成回路33のデジタル演算(A+D)−(B+C)の実行によるROMマーク検出に利用されることも可能である。
【0182】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0183】
例えば、本発明による半導体集積回路は本発明の実施の形態1と本発明の実施の形態2による半導体集積回路LSIのようなモノリシック半導体集積回路のみに限定されるものでなく、この半導体集積回路LSIとスレッドモータ・駆動回路の半導体チップやフォーカス制御駆動回路の半導体チップやスピンドモータ・駆動回路の半導体チップとが1個のプラスティック封止樹脂に封止されるシステムインパッケージ(SiP)のようなハイブリッド型半導体集積回路に適用できることは言うまでもない。
【符号の説明】
【0184】
PU…光ピックアップ
LSI…半導体集積回路
A、B、C、D…メイン受光素子の4つの領域
E、F、G、H…サブ受光素子の4つの領域
12a〜12d、12e〜12h…オフセットキャンセル増幅器
4…振幅検出回路
7…ウォブル信号処理回路
9…回転制御回路
14…トラッキングサーボ方式選択回路
15…トラッキングサーボエラー生成回路
16…フォーカスサーボエラー生成回路
17…サーボ信号処理部
18、19…D/A変換器
20…記録パワー制御回路
21…再生パワー制御回路
22…レーザ制御部
23a、23b…データリード受光素子のRF読み出し差動信号
24…RF生成回路
25…A/D変換器
26…再生用信号処理回路
27…中央処理ユニット(CPU)
28…メモリ
32…振幅補正回路
33…ウォブル信号生成回路
34…DPD信号生成回路
35…インターフェース回路
36…A/D変換器
41…演算回路
41a、41b、41c、41d…アナログ加算器
41e、41f…セレクタ
42a、42b…高速A/D変換器
43…前処理回路
44…演算回路
118a、b、c、d…サンプルホールド回路
119a、119b…セレクタ
【特許請求の範囲】
【請求項1】
光ピックアップを有する光ディスク装置に搭載可能な半導体集積回路であって、
前記半導体集積回路は、前記光ピックアップの受光素子の4個の受光領域からの第1受光出力信号と第2受光出力信号と第3受光出力信号と第4受光出力信号とを受信可能とされ、
前記半導体集積回路は、前記光ディスク装置に装着される記録可能なディスクのウォブルを検出可能なウォブル信号生成回路と、前記光ディスク装置に装着される記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路とを具備して、
前記半導体集積回路は、2個のA/D変換器と演算回路との従属接続を更に具備して、
前記2個のA/D変換器には、前記受光素子からの出力される前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号が選択的に供給可能とされ、
前記演算回路は、第1動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号との第1加算出力信号と、前記第2受光出力信号と前記第4受光出力信号との第2加算出力信号を生成可能とされ、
前記演算回路は、第2動作モードに設定されることによって、前記第1受光出力信号と前記第4受光出力信号との第3加算出力信号と、前記第2受光出力信号と前記第3受光出力信号との第4加算出力信号を生成可能とされ、
前記ウォブル信号生成回路は、前記第2動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを使用するデジタル減算演算の実行によりデジタルウォブル信号を生成するものであり、
前記差動位相検出方式信号生成回路は、前記第1動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを使用するデジタル位相比較信号を生成する半導体集積回路。
【請求項2】
請求項1において、
前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを使用する第1デジタル加算演算と前記第2動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを使用する第2デジタル加算演算との両者を実行することで前記記録可能なディスクの傷および前記記録不可のディスクの傷の存在を示す検出信号を生成可能な振幅補正検出回路を更に具備する半導体集積回路。
【請求項3】
請求項2において、
再生専用のBD−ROMのディスクが前記光ディスク装置に装着された場合には、前記BD−ROMのディスクに記録されたROMマークを検出するために、前記BD−ROMのディスクのトラッキングエラー信号検出のために前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを使用する前記差動位相検出方式信号生成回路による前記デジタル位相比較信号の生成と、前記第2動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを使用する前記ウォブル信号生成回路による前記デジタル減算演算の実行による前記ROMマークの検出とが、交互に実行される半導体集積回路。
【請求項4】
請求項3において、
前記演算回路は、前記第1動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号との第1アナログ加算による前記第1加算出力信号と、前記第2受光出力信号と前記第4受光出力信号との第2アナログ加算による前記第2加算出力信号を生成可能とされ、
前記演算回路は、前記第2動作モードに設定されることによって、前記第1受光出力信号と前記第4受光出力信号との第3アナログ加算による前記第3加算出力信号と、前記第2受光出力信号と前記第3受光出力信号との第4アナログ加算による前記第4加算出力信号を生成可能とされ、
前記第1動作モードでは、前記演算回路から生成される前記第1加算出力信号と前記第2加算出力信号とは前記2個のA/D変換器のアナログ入力端子に供給され、前記2個のA/D変換器のデジタル出力端子に生成される第1デジタル加算出力信号と第2デジタル加算出力信号とは前記ウォブル信号生成回路と前記差動位相検出方式信号生成回路と前記振幅補正検出回路とのデジタル入力端子に供給される。
前記第2動作モードでは、前記演算回路から生成される前記第3加算出力信号と前記第4加算出力信号とは前記2個のA/D変換器の前記アナログ入力端子に供給され、前記2個のA/D変換器の前記デジタル端子出力に生成される第3デジタル加算出力信号と第4デジタル加算出力信号とは前記ウォブル信号生成回路と前記差動位相検出方式信号生成回路と前記振幅補正検出回路との前記デジタル入力端子に供給される半導体集積回路。
【請求項5】
請求項4において、
前記第1動作モードに設定された前記演算回路によって生成される前記第1加算出力信号と前記第2動作モードに設定された前記演算回路によって生成される前記第3加算出力信号とがそれぞれ供給可能とされた第1セレクタと、前記第1動作モードに設定された前記演算回路によって生成される前記第2加算出力信号と前記第2動作モードに設定された前記演算回路によって生成される前記第4加算出力信号とがそれぞれ供給可能とされた第2セレクタとを前記演算回路が含むものであり、
前記第1セレクタと前記第2セレクタとの出力端子は、前記2個のA/D変換器の前記アナログ入力端子に接続された半導体集積回路。
【請求項6】
請求項5において、
前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニットを更に具備して、
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを前記差動位相検出方式信号生成回路は使用して前記デジタル位相比較信号を生成して、
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを前記ウォブル信号生成回路は使用して前記デジタル減算演算の前記実行により前記デジタルウォブル信号を生成する半導体集積回路。
【請求項7】
請求項3において、
前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号または前記第4受光出力信号とは交互に前記2個のA/D変換器の一方のA/D変換器の入力端子に供給され、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第2受光出力信号と前記第4受光出力信号または前記第3受光出力信号とは交互に前記2個のA/D変換器の他方のA/D変換器の入力端子に供給され、
前記演算回路は、前記一方のA/D変換器の出力端子から交互に生成される第1受光デジタル信号と第3受光デジタル信号または第4受光デジタル信号とをデジタル加算することによって第1デジタル加算出力信号または第3デジタル加算出力信号を出力して、前記他方のA/D変換器の出力端子から交互に生成される第2受光デジタル信号と第4受光デジタル信号または第3受光デジタル信号とをデジタル加算することによって第2デジタル加算出力信号または第4デジタル加算出力信号を出力する半導体集積回路。
【請求項8】
請求項7において、
前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに接続された前処理回路を更に具備して、
前記前処理回路は、第1サンプルホールド回路と、第2サンプルホールド回路と、第3サンプルホールド回路と、第4サンプルホールド回路と、第1セレクタと、第2セレクタとを含み、
前記第1サンプルホールド回路の出力端子と前記第3サンプルホールド回路の出力端子とは前記第1セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第2サンプルホールド回路の出力端子と前記第4サンプルホールド回路の出力端子とは前記第2セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、
前記第1セレクタの出力端子は前記一方のA/D変換器の前記入力端子に接続され、前記第2セレクタの出力端子は前記他方のA/D変換器の前記入力端子に接続され、
前記第1動作モードでは、前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号とは、前記第1サンプルホールド回路の入力端子と前記第2サンプルホールド回路の入力端子と前記第3サンプルホールド回路の入力端子と前記第4サンプルホールド回路の入力端子とにそれぞれ供給され、
前記第1動作モードのサンプル期間で、前記第1サンプルホールド回路の前記出力端子の第1受光サンプル信号と前記第2サンプルホールド回路の前記出力端子の第2受光サンプル信号とはそれぞれ前記第1セレクタの前記一方の入力端子および前記出力端子と前記第2セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第1動作モードのホールド期間で、前記第3サンプルホールド回路の前記出力端子の第3受光ホールド信号と前記第4サンプルホールド回路の前記出力端子の第4受光ホールド信号とはそれぞれ前記第1セレクタの前記他方の入力端子および前記出力端子と前記第2セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第2動作モードでは、前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号とは、前記第1サンプルホールド回路の前記入力端子と前記第2サンプルホールド回路の前記入力端子と前記第4サンプルホールド回路の前記入力端子と前記第3サンプルホールド回路の前記入力端子とにそれぞれ供給され、
前記第2動作モードのサンプル期間で、前記第1サンプルホールド回路の前記出力端子の前記第1受光サンプル信号と前記第2サンプルホールド回路の前記出力端子の前記第2受光サンプル信号とはそれぞれ前記第1セレクタの前記一方の入力端子および前記出力端子と前記第2セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第2動作モードのホールド期間で、前記第4サンプルホールド回路の前記出力端子の前記第4受光ホールド信号と前記第3サンプルホールド回路の前記出力端子の前記第3受光ホールド信号とはそれぞれ前記第1セレクタの前記他方の入力端子および前記出力端子と前記第2セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給される半導体集積回路。
【請求項9】
請求項8において、
前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニットを更に具備して、
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを前記差動位相検出方式信号生成回路は使用して前記デジタル位相比較信号を生成して、
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを前記ウォブル信号生成回路は使用して前記デジタル減算演算の前記実行により前記デジタルウォブル信号を生成する半導体集積回路。
【請求項10】
請求項3において、
前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号は交互に前記2個のA/D変換器の一方のA/D変換器の入力端子に供給され、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第2受光出力信号と前記第4受光出力信号は交互に前記2個のA/D変換器の他方のA/D変換器の入力端子に供給され、
前記演算回路は、前記一方のA/D変換器の出力端子から生成される第1受光デジタル信号と第3受光デジタル信号または前記他方のA/D変換器の出力端子からを生成される第4受光デジタル信号をデジタル加算することによって第1デジタル加算出力信号または第3デジタル加算出力信号を出力して、または、第1受光デジタル信号と第3受光デジタル信号または第4受光デジタル信号をデジタル加算せずに、第1受光デジタル信号と第3受光デジタル信号または第4受光デジタル信号を直接出力して、前記他方のA/D変換器の出力端子から生成される第2受光デジタル信号と第4受光デジタル信号または前記一方のA/D変換器の出力端子から生成される第3受光デジタル信号をデジタル加算することによって第2デジタル加算出力信号または第4デジタル加算出力信号を出力して、または、第2受光デジタル信号と第4受光デジタル信号または第3受光デジタル信号をデジタル加算せずに、第2受光デジタル信号と第4受光デジタル信号または第3受光デジタル信号を直接出力する半導体集積回路。
【請求項11】
請求項10において、
前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに接続された前処理回路を更に具備して、
前記前処理回路は、第1サンプルホールド回路と、第2サンプルホールド回路と、第3サンプルホールド回路と、第4サンプルホールド回路と、第1セレクタと、第2セレクタとを含み、
前記第1サンプルホールド回路の出力端子と前記第3サンプルホールド回路の出力端子とは前記第1セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第2サンプルホールド回路の出力端子と前記第4サンプルホールド回路の出力端子とは前記第2セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、
前記第1セレクタの出力端子は前記一方のA/D変換器の前記入力端子に接続され、前記第2セレクタの出力端子は前記他方のA/D変換器の前記入力端子に接続され、
前記第1動作モードでは、前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号とは、前記第1サンプルホールド回路の入力端子と前記第2サンプルホールド回路の入力端子と前記第3サンプルホールド回路の入力端子と前記第4サンプルホールド回路の入力端子とにそれぞれ供給され、
前記第1動作モードのサンプル期間で、前記第1サンプルホールド回路の前記出力端子の第1受光サンプル信号と前記第2サンプルホールド回路の前記出力端子の第2受光サンプル信号とはそれぞれ前記第1セレクタの前記一方の入力端子および前記出力端子と前記第2セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第1動作モードのホールド期間で、前記第1サンプルホールド回路の前記出力端子の第3受光ホールド信号と前記第2サンプルホールド回路の前記出力端子の第4受光ホールド信号とはそれぞれ前記第1セレクタの前記他方の入力端子および前記出力端子と前記第2セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第2動作モードでは、前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号とは、前記第1サンプルホールド回路の前記入力端子と前記第2サンプルホールド回路の前記入力端子と前記第3サンプルホールド回路の前記入力端子と前記第4サンプルホールド回路の前記入力端子とにそれぞれ供給され、
前記第2動作モードのサンプル期間で、前記第1サンプルホールド回路の前記出力端子の前記第1受光サンプル信号と前記第2サンプルホールド回路の前記出力端子の前記第2受光サンプル信号とはそれぞれ前記第1セレクタの前記一方の入力端子および前記出力端子と前記第2セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第2動作モードのホールド期間で、前記第1サンプルホールド回路の前記出力端子の第3受光ホールド信号と前記第2サンプルホールド回路の前記出力端子の第4受光ホールド信号とはそれぞれ前記第1セレクタの前記他方の入力端子および前記出力端子と前記第2セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給される半導体集積回路。
【請求項12】
請求項10において、
前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニットを更に具備して、
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを前記差動位相検出方式信号生成回路は使用して前記デジタル位相比較信号を生成して、または、前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて前記出力端子の第1受光ホールド信号と前記出力端子の第2受光ホールド信号と前記出力端子の第3受光ホールド信号と前記出力端子の第4受光ホールド信号をそれぞれ前記差動位相検出方式信号生成回路に出力し、前記差動位相検出方式信号生成回路を使用して、前記デジタル位相比較信号を生成して、
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを前記ウォブル信号生成回路は使用して前記デジタル減算演算の前記実行により前記デジタルウォブル信号を生成する半導体集積回路。
【請求項13】
光ピックアップと半導体集積回路とを搭載する光ディスク装置であって、
前記半導体集積回路は、前記光ピックアップの受光素子の4個の受光領域からの第1受光出力信号と第2受光出力信号と第3受光出力信号と第4受光出力信号とを受信可能とされ、
前記半導体集積回路は、前記光ディスク装置に装着される記録可能なディスクのウォブルを検出可能なウォブル信号生成回路と、前記光ディスク装置に装着される記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路とを具備して、
前記半導体集積回路は、2個のA/D変換器と演算回路との従属接続を更に具備して、
前記2個のA/D変換器には、前記受光素子からの出力される前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号が選択的に供給可能とされ、
前記演算回路は、第1動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号との第1加算出力信号と、前記第2受光出力信号と前記第4受光出力信号との第2加算出力信号を生成可能とされ、
前記演算回路は、第2動作モードに設定されることによって、前記第1受光出力信号と前記第4受光出力信号との第3加算出力信号と、前記第2受光出力信号と前記第3受光出力信号との第4加算出力信号を生成可能とされ、
前記ウォブル信号生成回路は、前記第2動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを使用するデジタル減算演算の実行によりデジタルウォブル信号を生成するものであり、
前記差動位相検出方式信号生成回路は、前記第1動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを使用するデジタル位相比較信号を生成する光ディスク装置。
【請求項14】
請求項13において、
前記半導体集積回路は、前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを使用する第1デジタル加算演算と前記第2動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを使用する第2デジタル加算演算との両者を実行することで前記記録可能なディスクの傷および前記記録不可のディスクの傷の存在を示す検出信号を生成可能な振幅補正検出回路を更に具備するものである光ディスク装置。
【請求項15】
請求項14において、
再生専用のBD−ROMのディスクが前記光ディスク装置に装着された場合には、前記半導体集積回路では、前記BD−ROMのディスクに記録されたROMマークを検出するために、前記BD−ROMのディスクのトラッキングエラー信号検出のために前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを使用する前記差動位相検出方式信号生成回路による前記デジタル位相比較信号の生成と、前記第2動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを使用する前記ウォブル信号生成回路による前記デジタル減算演算の実行による前記ROMマークの検出とが、交互に実行されるものである光ディスク装置。
【請求項16】
請求項15において、
前記演算回路は、前記第1動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号との第1アナログ加算による前記第1加算出力信号と、前記第2受光出力信号と前記第4受光出力信号との第2アナログ加算による前記第2加算出力信号を生成可能とされ、
前記演算回路は、前記第2動作モードに設定されることによって、前記第1受光出力信号と前記第4受光出力信号との第3アナログ加算による前記第3加算出力信号と、前記第2受光出力信号と前記第3受光出力信号との第4アナログ加算による前記第4加算出力信号を生成可能とされ、
前記第1動作モードでは、前記演算回路から生成される前記第1加算出力信号と前記第2加算出力信号とは前記2個のA/D変換器のアナログ入力端子に供給され、前記2個のA/D変換器のデジタル出力端子に生成される第1デジタル加算出力信号と第2デジタル加算出力信号とは前記ウォブル信号生成回路と前記差動位相検出方式信号生成回路と前記振幅補正検出回路とのデジタル入力端子に供給される。
前記第2動作モードでは、前記演算回路から生成される前記第3加算出力信号と前記第4加算出力信号とは前記2個のA/D変換器の前記アナログ入力端子に供給され、前記2個のA/D変換器の前記デジタル端子出力に生成される第3デジタル加算出力信号と第4デジタル加算出力信号とは前記ウォブル信号生成回路と前記差動位相検出方式信号生成回路と前記振幅補正検出回路との前記デジタル入力端子に供給される光ディスク装置。
【請求項17】
請求項16において、
前記第1動作モードに設定された前記演算回路によって生成される前記第1加算出力信号と前記第2動作モードに設定された前記演算回路によって生成される前記第3加算出力信号とがそれぞれ供給可能とされた第1セレクタと、前記第1動作モードに設定された前記演算回路によって生成される前記第2加算出力信号と前記第2動作モードに設定された前記演算回路によって生成される前記第4加算出力信号とがそれぞれ供給可能とされた第2セレクタとを前記演算回路が含むものであり、
前記第1セレクタと前記第2セレクタとの出力端子は、前記2個のA/D変換器の前記アナログ入力端子に接続されたものである光ディスク装置。
【請求項18】
請求項17において、
前記半導体集積回路は、前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニットを更に具備して、
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを前記差動位相検出方式信号生成回路は使用して前記デジタル位相比較信号を生成して、
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを前記ウォブル信号生成回路は使用して前記デジタル減算演算の前記実行により前記デジタルウォブル信号を生成するものである光ディスク装置。
【請求項19】
請求項15において、
前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号または前記第4受光出力信号とは交互に前記2個のA/D変換器の一方のA/D変換器の入力端子に供給され、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第2受光出力信号と前記第4受光出力信号または前記第3受光出力信号とは交互に前記2個のA/D変換器の他方のA/D変換器の入力端子に供給され、
前記演算回路は、前記一方のA/D変換器の出力端子から交互に生成される第1受光デジタル信号と第3受光デジタル信号または第4受光デジタル信号とをデジタル加算することによって第1デジタル加算出力信号または第3デジタル加算出力信号を出力して、前記他方のA/D変換器の出力端子から交互に生成される第2受光デジタル信号と第4受光デジタル信号または第3受光デジタル信号とをデジタル加算することによって第2デジタル加算出力信号または第4デジタル加算出力信号を出力するものである光ディスク装置。
【請求項20】
請求項19において、
前記半導体集積回路は、前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに接続された前処理回路を更に具備して、
前記前処理回路は、第1サンプルホールド回路と、第2サンプルホールド回路と、第3サンプルホールド回路と、第4サンプルホールド回路と、第1セレクタと、第2セレクタとを含み、
前記第1サンプルホールド回路の出力端子と前記第3サンプルホールド回路の出力端子とは前記第1セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第2サンプルホールド回路の出力端子と前記第4サンプルホールド回路の出力端子とは前記第2セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、
前記第1セレクタの出力端子は前記一方のA/D変換器の前記入力端子に接続され、前記第2セレクタの出力端子は前記他方のA/D変換器の前記入力端子に接続され、
前記第1動作モードでは、前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号とは、前記第1サンプルホールド回路の入力端子と前記第2サンプルホールド回路の入力端子と前記第3サンプルホールド回路の入力端子と前記第4サンプルホールド回路の入力端子とにそれぞれ供給され、
前記第1動作モードのサンプル期間で、前記第1サンプルホールド回路の前記出力端子の第1受光サンプル信号と前記第2サンプルホールド回路の前記出力端子の第2受光サンプル信号とはそれぞれ前記第1セレクタの前記一方の入力端子および前記出力端子と前記第2セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第1動作モードのホールド期間で、前記第3サンプルホールド回路の前記出力端子の第3受光ホールド信号と前記第4サンプルホールド回路の前記出力端子の第4受光ホールド信号とはそれぞれ前記第1セレクタの前記他方の入力端子および前記出力端子と前記第2セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第2動作モードでは、前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号とは、前記第1サンプルホールド回路の前記入力端子と前記第2サンプルホールド回路の前記入力端子と前記第4サンプルホールド回路の前記入力端子と前記第3サンプルホールド回路の前記入力端子とにそれぞれ供給され、
前記第2動作モードのサンプル期間で、前記第1サンプルホールド回路の前記出力端子の前記第1受光サンプル信号と前記第2サンプルホールド回路の前記出力端子の前記第2受光サンプル信号とはそれぞれ前記第1セレクタの前記一方の入力端子および前記出力端子と前記第2セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第2動作モードのホールド期間で、前記第4サンプルホールド回路の前記出力端子の前記第4受光ホールド信号と前記第3サンプルホールド回路の前記出力端子の前記第3受光ホールド信号とはそれぞれ前記第1セレクタの前記他方の入力端子および前記出力端子と前記第2セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給されるものである光ディスク装置。
【請求項1】
光ピックアップを有する光ディスク装置に搭載可能な半導体集積回路であって、
前記半導体集積回路は、前記光ピックアップの受光素子の4個の受光領域からの第1受光出力信号と第2受光出力信号と第3受光出力信号と第4受光出力信号とを受信可能とされ、
前記半導体集積回路は、前記光ディスク装置に装着される記録可能なディスクのウォブルを検出可能なウォブル信号生成回路と、前記光ディスク装置に装着される記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路とを具備して、
前記半導体集積回路は、2個のA/D変換器と演算回路との従属接続を更に具備して、
前記2個のA/D変換器には、前記受光素子からの出力される前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号が選択的に供給可能とされ、
前記演算回路は、第1動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号との第1加算出力信号と、前記第2受光出力信号と前記第4受光出力信号との第2加算出力信号を生成可能とされ、
前記演算回路は、第2動作モードに設定されることによって、前記第1受光出力信号と前記第4受光出力信号との第3加算出力信号と、前記第2受光出力信号と前記第3受光出力信号との第4加算出力信号を生成可能とされ、
前記ウォブル信号生成回路は、前記第2動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを使用するデジタル減算演算の実行によりデジタルウォブル信号を生成するものであり、
前記差動位相検出方式信号生成回路は、前記第1動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを使用するデジタル位相比較信号を生成する半導体集積回路。
【請求項2】
請求項1において、
前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを使用する第1デジタル加算演算と前記第2動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを使用する第2デジタル加算演算との両者を実行することで前記記録可能なディスクの傷および前記記録不可のディスクの傷の存在を示す検出信号を生成可能な振幅補正検出回路を更に具備する半導体集積回路。
【請求項3】
請求項2において、
再生専用のBD−ROMのディスクが前記光ディスク装置に装着された場合には、前記BD−ROMのディスクに記録されたROMマークを検出するために、前記BD−ROMのディスクのトラッキングエラー信号検出のために前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを使用する前記差動位相検出方式信号生成回路による前記デジタル位相比較信号の生成と、前記第2動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを使用する前記ウォブル信号生成回路による前記デジタル減算演算の実行による前記ROMマークの検出とが、交互に実行される半導体集積回路。
【請求項4】
請求項3において、
前記演算回路は、前記第1動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号との第1アナログ加算による前記第1加算出力信号と、前記第2受光出力信号と前記第4受光出力信号との第2アナログ加算による前記第2加算出力信号を生成可能とされ、
前記演算回路は、前記第2動作モードに設定されることによって、前記第1受光出力信号と前記第4受光出力信号との第3アナログ加算による前記第3加算出力信号と、前記第2受光出力信号と前記第3受光出力信号との第4アナログ加算による前記第4加算出力信号を生成可能とされ、
前記第1動作モードでは、前記演算回路から生成される前記第1加算出力信号と前記第2加算出力信号とは前記2個のA/D変換器のアナログ入力端子に供給され、前記2個のA/D変換器のデジタル出力端子に生成される第1デジタル加算出力信号と第2デジタル加算出力信号とは前記ウォブル信号生成回路と前記差動位相検出方式信号生成回路と前記振幅補正検出回路とのデジタル入力端子に供給される。
前記第2動作モードでは、前記演算回路から生成される前記第3加算出力信号と前記第4加算出力信号とは前記2個のA/D変換器の前記アナログ入力端子に供給され、前記2個のA/D変換器の前記デジタル端子出力に生成される第3デジタル加算出力信号と第4デジタル加算出力信号とは前記ウォブル信号生成回路と前記差動位相検出方式信号生成回路と前記振幅補正検出回路との前記デジタル入力端子に供給される半導体集積回路。
【請求項5】
請求項4において、
前記第1動作モードに設定された前記演算回路によって生成される前記第1加算出力信号と前記第2動作モードに設定された前記演算回路によって生成される前記第3加算出力信号とがそれぞれ供給可能とされた第1セレクタと、前記第1動作モードに設定された前記演算回路によって生成される前記第2加算出力信号と前記第2動作モードに設定された前記演算回路によって生成される前記第4加算出力信号とがそれぞれ供給可能とされた第2セレクタとを前記演算回路が含むものであり、
前記第1セレクタと前記第2セレクタとの出力端子は、前記2個のA/D変換器の前記アナログ入力端子に接続された半導体集積回路。
【請求項6】
請求項5において、
前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニットを更に具備して、
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを前記差動位相検出方式信号生成回路は使用して前記デジタル位相比較信号を生成して、
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを前記ウォブル信号生成回路は使用して前記デジタル減算演算の前記実行により前記デジタルウォブル信号を生成する半導体集積回路。
【請求項7】
請求項3において、
前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号または前記第4受光出力信号とは交互に前記2個のA/D変換器の一方のA/D変換器の入力端子に供給され、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第2受光出力信号と前記第4受光出力信号または前記第3受光出力信号とは交互に前記2個のA/D変換器の他方のA/D変換器の入力端子に供給され、
前記演算回路は、前記一方のA/D変換器の出力端子から交互に生成される第1受光デジタル信号と第3受光デジタル信号または第4受光デジタル信号とをデジタル加算することによって第1デジタル加算出力信号または第3デジタル加算出力信号を出力して、前記他方のA/D変換器の出力端子から交互に生成される第2受光デジタル信号と第4受光デジタル信号または第3受光デジタル信号とをデジタル加算することによって第2デジタル加算出力信号または第4デジタル加算出力信号を出力する半導体集積回路。
【請求項8】
請求項7において、
前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに接続された前処理回路を更に具備して、
前記前処理回路は、第1サンプルホールド回路と、第2サンプルホールド回路と、第3サンプルホールド回路と、第4サンプルホールド回路と、第1セレクタと、第2セレクタとを含み、
前記第1サンプルホールド回路の出力端子と前記第3サンプルホールド回路の出力端子とは前記第1セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第2サンプルホールド回路の出力端子と前記第4サンプルホールド回路の出力端子とは前記第2セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、
前記第1セレクタの出力端子は前記一方のA/D変換器の前記入力端子に接続され、前記第2セレクタの出力端子は前記他方のA/D変換器の前記入力端子に接続され、
前記第1動作モードでは、前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号とは、前記第1サンプルホールド回路の入力端子と前記第2サンプルホールド回路の入力端子と前記第3サンプルホールド回路の入力端子と前記第4サンプルホールド回路の入力端子とにそれぞれ供給され、
前記第1動作モードのサンプル期間で、前記第1サンプルホールド回路の前記出力端子の第1受光サンプル信号と前記第2サンプルホールド回路の前記出力端子の第2受光サンプル信号とはそれぞれ前記第1セレクタの前記一方の入力端子および前記出力端子と前記第2セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第1動作モードのホールド期間で、前記第3サンプルホールド回路の前記出力端子の第3受光ホールド信号と前記第4サンプルホールド回路の前記出力端子の第4受光ホールド信号とはそれぞれ前記第1セレクタの前記他方の入力端子および前記出力端子と前記第2セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第2動作モードでは、前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号とは、前記第1サンプルホールド回路の前記入力端子と前記第2サンプルホールド回路の前記入力端子と前記第4サンプルホールド回路の前記入力端子と前記第3サンプルホールド回路の前記入力端子とにそれぞれ供給され、
前記第2動作モードのサンプル期間で、前記第1サンプルホールド回路の前記出力端子の前記第1受光サンプル信号と前記第2サンプルホールド回路の前記出力端子の前記第2受光サンプル信号とはそれぞれ前記第1セレクタの前記一方の入力端子および前記出力端子と前記第2セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第2動作モードのホールド期間で、前記第4サンプルホールド回路の前記出力端子の前記第4受光ホールド信号と前記第3サンプルホールド回路の前記出力端子の前記第3受光ホールド信号とはそれぞれ前記第1セレクタの前記他方の入力端子および前記出力端子と前記第2セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給される半導体集積回路。
【請求項9】
請求項8において、
前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニットを更に具備して、
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを前記差動位相検出方式信号生成回路は使用して前記デジタル位相比較信号を生成して、
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを前記ウォブル信号生成回路は使用して前記デジタル減算演算の前記実行により前記デジタルウォブル信号を生成する半導体集積回路。
【請求項10】
請求項3において、
前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号は交互に前記2個のA/D変換器の一方のA/D変換器の入力端子に供給され、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第2受光出力信号と前記第4受光出力信号は交互に前記2個のA/D変換器の他方のA/D変換器の入力端子に供給され、
前記演算回路は、前記一方のA/D変換器の出力端子から生成される第1受光デジタル信号と第3受光デジタル信号または前記他方のA/D変換器の出力端子からを生成される第4受光デジタル信号をデジタル加算することによって第1デジタル加算出力信号または第3デジタル加算出力信号を出力して、または、第1受光デジタル信号と第3受光デジタル信号または第4受光デジタル信号をデジタル加算せずに、第1受光デジタル信号と第3受光デジタル信号または第4受光デジタル信号を直接出力して、前記他方のA/D変換器の出力端子から生成される第2受光デジタル信号と第4受光デジタル信号または前記一方のA/D変換器の出力端子から生成される第3受光デジタル信号をデジタル加算することによって第2デジタル加算出力信号または第4デジタル加算出力信号を出力して、または、第2受光デジタル信号と第4受光デジタル信号または第3受光デジタル信号をデジタル加算せずに、第2受光デジタル信号と第4受光デジタル信号または第3受光デジタル信号を直接出力する半導体集積回路。
【請求項11】
請求項10において、
前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに接続された前処理回路を更に具備して、
前記前処理回路は、第1サンプルホールド回路と、第2サンプルホールド回路と、第3サンプルホールド回路と、第4サンプルホールド回路と、第1セレクタと、第2セレクタとを含み、
前記第1サンプルホールド回路の出力端子と前記第3サンプルホールド回路の出力端子とは前記第1セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第2サンプルホールド回路の出力端子と前記第4サンプルホールド回路の出力端子とは前記第2セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、
前記第1セレクタの出力端子は前記一方のA/D変換器の前記入力端子に接続され、前記第2セレクタの出力端子は前記他方のA/D変換器の前記入力端子に接続され、
前記第1動作モードでは、前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号とは、前記第1サンプルホールド回路の入力端子と前記第2サンプルホールド回路の入力端子と前記第3サンプルホールド回路の入力端子と前記第4サンプルホールド回路の入力端子とにそれぞれ供給され、
前記第1動作モードのサンプル期間で、前記第1サンプルホールド回路の前記出力端子の第1受光サンプル信号と前記第2サンプルホールド回路の前記出力端子の第2受光サンプル信号とはそれぞれ前記第1セレクタの前記一方の入力端子および前記出力端子と前記第2セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第1動作モードのホールド期間で、前記第1サンプルホールド回路の前記出力端子の第3受光ホールド信号と前記第2サンプルホールド回路の前記出力端子の第4受光ホールド信号とはそれぞれ前記第1セレクタの前記他方の入力端子および前記出力端子と前記第2セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第2動作モードでは、前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号とは、前記第1サンプルホールド回路の前記入力端子と前記第2サンプルホールド回路の前記入力端子と前記第3サンプルホールド回路の前記入力端子と前記第4サンプルホールド回路の前記入力端子とにそれぞれ供給され、
前記第2動作モードのサンプル期間で、前記第1サンプルホールド回路の前記出力端子の前記第1受光サンプル信号と前記第2サンプルホールド回路の前記出力端子の前記第2受光サンプル信号とはそれぞれ前記第1セレクタの前記一方の入力端子および前記出力端子と前記第2セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第2動作モードのホールド期間で、前記第1サンプルホールド回路の前記出力端子の第3受光ホールド信号と前記第2サンプルホールド回路の前記出力端子の第4受光ホールド信号とはそれぞれ前記第1セレクタの前記他方の入力端子および前記出力端子と前記第2セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給される半導体集積回路。
【請求項12】
請求項10において、
前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニットを更に具備して、
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを前記差動位相検出方式信号生成回路は使用して前記デジタル位相比較信号を生成して、または、前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて前記出力端子の第1受光ホールド信号と前記出力端子の第2受光ホールド信号と前記出力端子の第3受光ホールド信号と前記出力端子の第4受光ホールド信号をそれぞれ前記差動位相検出方式信号生成回路に出力し、前記差動位相検出方式信号生成回路を使用して、前記デジタル位相比較信号を生成して、
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを前記ウォブル信号生成回路は使用して前記デジタル減算演算の前記実行により前記デジタルウォブル信号を生成する半導体集積回路。
【請求項13】
光ピックアップと半導体集積回路とを搭載する光ディスク装置であって、
前記半導体集積回路は、前記光ピックアップの受光素子の4個の受光領域からの第1受光出力信号と第2受光出力信号と第3受光出力信号と第4受光出力信号とを受信可能とされ、
前記半導体集積回路は、前記光ディスク装置に装着される記録可能なディスクのウォブルを検出可能なウォブル信号生成回路と、前記光ディスク装置に装着される記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路とを具備して、
前記半導体集積回路は、2個のA/D変換器と演算回路との従属接続を更に具備して、
前記2個のA/D変換器には、前記受光素子からの出力される前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号が選択的に供給可能とされ、
前記演算回路は、第1動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号との第1加算出力信号と、前記第2受光出力信号と前記第4受光出力信号との第2加算出力信号を生成可能とされ、
前記演算回路は、第2動作モードに設定されることによって、前記第1受光出力信号と前記第4受光出力信号との第3加算出力信号と、前記第2受光出力信号と前記第3受光出力信号との第4加算出力信号を生成可能とされ、
前記ウォブル信号生成回路は、前記第2動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを使用するデジタル減算演算の実行によりデジタルウォブル信号を生成するものであり、
前記差動位相検出方式信号生成回路は、前記第1動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを使用するデジタル位相比較信号を生成する光ディスク装置。
【請求項14】
請求項13において、
前記半導体集積回路は、前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを使用する第1デジタル加算演算と前記第2動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを使用する第2デジタル加算演算との両者を実行することで前記記録可能なディスクの傷および前記記録不可のディスクの傷の存在を示す検出信号を生成可能な振幅補正検出回路を更に具備するものである光ディスク装置。
【請求項15】
請求項14において、
再生専用のBD−ROMのディスクが前記光ディスク装置に装着された場合には、前記半導体集積回路では、前記BD−ROMのディスクに記録されたROMマークを検出するために、前記BD−ROMのディスクのトラッキングエラー信号検出のために前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを使用する前記差動位相検出方式信号生成回路による前記デジタル位相比較信号の生成と、前記第2動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを使用する前記ウォブル信号生成回路による前記デジタル減算演算の実行による前記ROMマークの検出とが、交互に実行されるものである光ディスク装置。
【請求項16】
請求項15において、
前記演算回路は、前記第1動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号との第1アナログ加算による前記第1加算出力信号と、前記第2受光出力信号と前記第4受光出力信号との第2アナログ加算による前記第2加算出力信号を生成可能とされ、
前記演算回路は、前記第2動作モードに設定されることによって、前記第1受光出力信号と前記第4受光出力信号との第3アナログ加算による前記第3加算出力信号と、前記第2受光出力信号と前記第3受光出力信号との第4アナログ加算による前記第4加算出力信号を生成可能とされ、
前記第1動作モードでは、前記演算回路から生成される前記第1加算出力信号と前記第2加算出力信号とは前記2個のA/D変換器のアナログ入力端子に供給され、前記2個のA/D変換器のデジタル出力端子に生成される第1デジタル加算出力信号と第2デジタル加算出力信号とは前記ウォブル信号生成回路と前記差動位相検出方式信号生成回路と前記振幅補正検出回路とのデジタル入力端子に供給される。
前記第2動作モードでは、前記演算回路から生成される前記第3加算出力信号と前記第4加算出力信号とは前記2個のA/D変換器の前記アナログ入力端子に供給され、前記2個のA/D変換器の前記デジタル端子出力に生成される第3デジタル加算出力信号と第4デジタル加算出力信号とは前記ウォブル信号生成回路と前記差動位相検出方式信号生成回路と前記振幅補正検出回路との前記デジタル入力端子に供給される光ディスク装置。
【請求項17】
請求項16において、
前記第1動作モードに設定された前記演算回路によって生成される前記第1加算出力信号と前記第2動作モードに設定された前記演算回路によって生成される前記第3加算出力信号とがそれぞれ供給可能とされた第1セレクタと、前記第1動作モードに設定された前記演算回路によって生成される前記第2加算出力信号と前記第2動作モードに設定された前記演算回路によって生成される前記第4加算出力信号とがそれぞれ供給可能とされた第2セレクタとを前記演算回路が含むものであり、
前記第1セレクタと前記第2セレクタとの出力端子は、前記2個のA/D変換器の前記アナログ入力端子に接続されたものである光ディスク装置。
【請求項18】
請求項17において、
前記半導体集積回路は、前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニットを更に具備して、
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第1動作モードに設定して、前記第1動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第1加算出力信号と前記第2加算出力信号とを前記差動位相検出方式信号生成回路は使用して前記デジタル位相比較信号を生成して、
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第2動作モードに設定して、前記第2動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第3加算出力信号と前記第4加算出力信号とを前記ウォブル信号生成回路は使用して前記デジタル減算演算の前記実行により前記デジタルウォブル信号を生成するものである光ディスク装置。
【請求項19】
請求項15において、
前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第1受光出力信号と前記第3受光出力信号または前記第4受光出力信号とは交互に前記2個のA/D変換器の一方のA/D変換器の入力端子に供給され、前記第1動作モードまたは前記第2動作モードに設定されることによって、前記第2受光出力信号と前記第4受光出力信号または前記第3受光出力信号とは交互に前記2個のA/D変換器の他方のA/D変換器の入力端子に供給され、
前記演算回路は、前記一方のA/D変換器の出力端子から交互に生成される第1受光デジタル信号と第3受光デジタル信号または第4受光デジタル信号とをデジタル加算することによって第1デジタル加算出力信号または第3デジタル加算出力信号を出力して、前記他方のA/D変換器の出力端子から交互に生成される第2受光デジタル信号と第4受光デジタル信号または第3受光デジタル信号とをデジタル加算することによって第2デジタル加算出力信号または第4デジタル加算出力信号を出力するものである光ディスク装置。
【請求項20】
請求項19において、
前記半導体集積回路は、前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに接続された前処理回路を更に具備して、
前記前処理回路は、第1サンプルホールド回路と、第2サンプルホールド回路と、第3サンプルホールド回路と、第4サンプルホールド回路と、第1セレクタと、第2セレクタとを含み、
前記第1サンプルホールド回路の出力端子と前記第3サンプルホールド回路の出力端子とは前記第1セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第2サンプルホールド回路の出力端子と前記第4サンプルホールド回路の出力端子とは前記第2セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、
前記第1セレクタの出力端子は前記一方のA/D変換器の前記入力端子に接続され、前記第2セレクタの出力端子は前記他方のA/D変換器の前記入力端子に接続され、
前記第1動作モードでは、前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号とは、前記第1サンプルホールド回路の入力端子と前記第2サンプルホールド回路の入力端子と前記第3サンプルホールド回路の入力端子と前記第4サンプルホールド回路の入力端子とにそれぞれ供給され、
前記第1動作モードのサンプル期間で、前記第1サンプルホールド回路の前記出力端子の第1受光サンプル信号と前記第2サンプルホールド回路の前記出力端子の第2受光サンプル信号とはそれぞれ前記第1セレクタの前記一方の入力端子および前記出力端子と前記第2セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第1動作モードのホールド期間で、前記第3サンプルホールド回路の前記出力端子の第3受光ホールド信号と前記第4サンプルホールド回路の前記出力端子の第4受光ホールド信号とはそれぞれ前記第1セレクタの前記他方の入力端子および前記出力端子と前記第2セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第2動作モードでは、前記第1受光出力信号と前記第2受光出力信号と前記第3受光出力信号と前記第4受光出力信号とは、前記第1サンプルホールド回路の前記入力端子と前記第2サンプルホールド回路の前記入力端子と前記第4サンプルホールド回路の前記入力端子と前記第3サンプルホールド回路の前記入力端子とにそれぞれ供給され、
前記第2動作モードのサンプル期間で、前記第1サンプルホールド回路の前記出力端子の前記第1受光サンプル信号と前記第2サンプルホールド回路の前記出力端子の前記第2受光サンプル信号とはそれぞれ前記第1セレクタの前記一方の入力端子および前記出力端子と前記第2セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給され、
前記第2動作モードのホールド期間で、前記第4サンプルホールド回路の前記出力端子の前記第4受光ホールド信号と前記第3サンプルホールド回路の前記出力端子の前記第3受光ホールド信号とはそれぞれ前記第1セレクタの前記他方の入力端子および前記出力端子と前記第2セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のA/D変換器の前記入力端子と前記他方のA/D変換器の前記入力端子とに供給されるものである光ディスク装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2011−233192(P2011−233192A)
【公開日】平成23年11月17日(2011.11.17)
【国際特許分類】
【出願番号】特願2010−101024(P2010−101024)
【出願日】平成22年4月26日(2010.4.26)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年11月17日(2011.11.17)
【国際特許分類】
【出願日】平成22年4月26日(2010.4.26)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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