半導体電力変換装置
【課題】本発明はスナバ回路を必要とせずに、スイッチング動作時のピーク電圧の抑制を行う半導体電力変換装置を提供する。
【解決手段】ゲートに順バイアスと逆バイアスを印加し半導体素子のエミッタを中点電位とする電圧印加手段と、コレクタとエミッタ間の電圧を分圧する分圧手段とを備え、駆動信号がオフの場合にゲートに分圧手段により分圧された電圧が印加し、コレクタとエミッタ間電圧が分圧手段により定まる電圧以上となった場合に、コレクタとエミッタ間電圧に応じてゲート電圧を制御するようにする。
【効果】本発明によればスナバ回路を省略することによりスナバ損失がなくなり、電力変換装置の小形化，高効率化および低コスト化を達成できる。
【解決手段】ゲートに順バイアスと逆バイアスを印加し半導体素子のエミッタを中点電位とする電圧印加手段と、コレクタとエミッタ間の電圧を分圧する分圧手段とを備え、駆動信号がオフの場合にゲートに分圧手段により分圧された電圧が印加し、コレクタとエミッタ間電圧が分圧手段により定まる電圧以上となった場合に、コレクタとエミッタ間電圧に応じてゲート電圧を制御するようにする。
【効果】本発明によればスナバ回路を省略することによりスナバ損失がなくなり、電力変換装置の小形化，高効率化および低コスト化を達成できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子等を用いた半導体電力変換装置に係り、特にスナバ回路を必要とせずに、スイッチング動作時のピーク電圧の抑制を行う半導体電力変換装置に関する。
【背景技術】
【０００２】
絶縁ゲートトランジスタとして代表的なＩＧＢＴ(Insulated Gate Bipoler
Transisnter)は、ゲート駆動電力がすくなく、高速なスイッチングによりスイッチング損失がすくないといったことから、比較的中小容量の半導体電力変換装置に用いられているが、さらに大容量の半導体電力変換装置への適用が求められている。一般にスナバ回路をもつＩＧＢＴの跳ね上がり電圧ΔＶは、スナバコンデンサ容量Ｃから
【０００３】
【数１】
【０００４】
式（１−１）のような関係がある。すなわち、スイッチング電流Ｉおよび配線インダクタンスＬの平方根に比例した跳ね上がり電圧ΔＶとなる。そこで中小容量の変換装置において配線インダクタンスＬが極小にでき、スイッチング電流Ｉが少ない場合は、ＩＧＢＴのスイッチング損失Ｅoff があることからスナバコンデンサＣを省略したスナバレスにすることができる。しかしながら、大容量の半導体電力変換装置では大きいスイッチング電流によるオフ時のピーク電圧抑制のためのスナバ回路、更に直流電圧が高く素子の直列接続にともなう電圧分担均等化のためスナバ回路が必要となり、その損失は変換器効率を低下させ無視できないものであった。さらに、スナバ回路を接続することはコストが高くなり、製品のおおきなものとなっていた。また、多数個直列接続した場合、電圧分担を均等化するため直列接続されたすべてのＩＧＢＴのオンタイミングおよびオフタイミングを高精度に調整する必要があり、時間とコストが掛かっていた。そこで近年、ＩＧＢＴのオフ時のピーク電圧抑制、または直列接続のための静的な電圧分担を均等化をスナバレスにて行うための回路方式が提案されている。この近年提案されている回路方式は特願平９−
３３４６３３号に記載のように、ＩＧＢＴのコレクタとゲート間にツェナーダイオードまたはツェナーダイオードと抵抗器の直列回路を基本構成としたゲート駆動回路である。
【０００５】
この公知例の回路では、ＩＧＢＴのコレクタ電圧がツェナーダイオードのアバランシェ電圧以上となった場合にアバランシェ電流がながれ、ゲート抵抗の電圧を高くすることでＩＧＢＴのコレクタ電圧のピークを抑制する。しかし、ＩＧＢＴ自体の高耐圧化にともないツェナーダイオードのアバランシェ電圧も数ｋＶ必要となるとともに、アバランシェ電流によりＩＧＢＴのゲート電圧を持ち上げるために、数Ａ〜数十Ａのアバランシェ電流が必要となり、さらに、ゲート抵抗も数十Ω程度必要となりＩＧＢＴのスイッチング損失が大きくなっていた。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のＩＧＢＴのピーク電圧を抑制する場合、ＩＧＢＴの高耐圧化にともないＩＧＢＴのコレクタに接続するツェナーダイオードのアバランシェ電圧が高いものが必要であった。さらに、ツェナーダイオードのアバランシェ電流の大きいものとするか、スイッチング損失を大きくする代わりにゲート抵抗値を大きくする必要があった。そのため、ＩＧＢＴの高耐圧化に対応することが困難であるとともに、スイッチング損失も大きくなってしまうといった問題があった。
【０００７】
また、従来のＩＧＢＴのオフ時のピーク電圧を抑制する回路方式をもちいて、同時にスイッチングするＩＧＢＴを複数個直列接続した場合、回路を構成するＩＧＢＴ，抵抗，ツェナーダイオードおよびトランジスタといった素子の製品ごとの特性ばらつきを厳密に選定して揃えないと、オフ時のピーク電圧にばらつきが発生し、静的な電圧分担もばらついてしまった。このため、スイッチング周波数を高くすることができなかった。
【０００８】
本発明は、上記に鑑みてなされたもので、電力変換装置の小形化，高効率化および低コスト化を達成することのできる半導体電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明の半導体電力変換装置は、半導体素子のゲートに接続され入力される駆動信号に基づいてゲートを駆動する駆動手段と、ゲートに順バイアスと逆バイアスを印加し半導体素子のエミッタを中点電位とする電圧印加手段と、半導体素子のコレクタとエミッタ間の電圧を分圧する分圧手段とを備え、駆動信号がオフの場合にゲートに分圧手段により分圧された電圧が印加し、半導体素子のコレクタとエミッタ間電圧が分圧手段により定まる電圧以上となった場合に、コレクタとエミッタ間電圧に応じてゲート電圧を制御することを特徴とするものである。
【００１０】
また、本発明の半導体電力変換装置は、半導体素子のコレクタとエミッタ間の電圧を分圧する分圧手段として、コレクタと逆バイアスを印加する負極側を含んで分圧するようにしたものである。
【００１１】
また、本発明の半導体電力変換装置は、絶縁ゲートトランジスタに代表される半導体素子のゲートに接続され、制御手段によるオンまたはオフの指令に基づいて駆動信号を選択できるスイッチング素子による選択手段を設け、前記半導体素子を駆動するためのエミッタを中点電位としたゲートに順バイアスと逆バイアスを印加するための電圧源を設けて、半導体素子のコレクタと電圧源の負側電極間を抵抗により分圧し駆動信号がオフ指令の際に半導体素子のゲート電圧がこの分圧された電圧値に基づいた電圧値となる分圧手段を設けることにより、半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にそのピーク電圧を抑制できるようにしたものである。この構成により、ターンオフのゲート抵抗を大きくすることなくターンオフ直後は逆バイアス電圧を印加することができ、半導体素子のコレクタ−エミッタ間電圧が分圧比により設定された所定の電圧以上となった場合に、ゲート電圧が逆バイアスからコレクタ−エミッタ間電圧に応じた順バイアスに切り替わるとともに、さらに半導体素子のコレクタ−エミッタ間電圧が高くなる場合は、このコレクタ−エミッタ間電圧に応じた順バイアスのゲート電圧をすることにより、コレクタ−エミッタ間電圧のピーク電圧が抑制される。
【００１２】
また、本発明の半導体電力変換装置は、半導体素子のゲートに接続され、制御手段によるオンまたはオフの指令に基づいて駆動信号を選択できるスイッチング素子による選択手段を設け、半導体素子を駆動するためのエミッタを中点電位としたゲートに順バイアスと逆バイアスを印加するための電圧源を設けて、半導体素子のコレクタと電圧源の負側電極間を抵抗により分圧する手段を設けて、この分圧した電圧値が所定の電圧値以下の場合は半導体素子のゲートに電源電圧相当の逆バイアス電圧を印加し、分圧した電圧値が所定の電圧値以上の場合は半導体素子のゲートにコレクタ−エミッタ間電圧に比例した順バイアス電圧を印加するための切替手段を設けることにより、半導体素子のコレクタ−エミッタ間電圧が所定の電圧以下の場合はゲートに逆バイアスを印加し、所定の電圧以上となった場合にそのピーク電圧を抑制できるようにしたものである。この構成により、ターンオフのゲート抵抗を大きくすることなくターンオフ逆バイアス電圧を印加することができ、半導体素子のコレクタ−エミッタ間電圧が所定の電圧以下の場合はノイズ耐量が高くなるようにゲートに逆バイアスを印加し、半導体素子のコレクタ−エミッタ間電圧が分圧比により設定された所定の電圧以上となった場合にはゲート電圧が逆バイアスから順バイアスに切り替わるとともに、さらに半導体素子のコレクタ−エミッタ間電圧が高くなる場合はこのコレクタ−エミッタ間電圧に比例した順バイアスのゲート電圧をすることによりコレクタ−エミッタ間電圧のオフ時のピーク電圧が抑制される。
【００１３】
また、本発明の半導体電力変換装置は、半導体素子のゲートに接続され、制御手段によるオン指令に基づいてオンする抵抗器を直列に接続した第１のスイッチとオフ指令に基づいてオンする抵抗器を直列接続した第２のスイッチにより半導体素子のゲートに順バイアスおよび逆バイアスを印加する駆動手段を設け、半導体素子を駆動するためのエミッタを中点電位としたゲートに順バイアスと逆バイアスを印加するための電圧源を設けて、半導体素子のコレクタと電圧源の負側電極間を抵抗により分圧する手段を設け、この分圧した電圧に比例したゲート電圧とするための第１のスイッチおよび抵抗器からなる直列体と並列に第３のスイッチを接続し第２のスイッチと直列に第４のスイッチを接続した調整手段を設けることにより、半導体素子のターンオンおよびターンオフ時のスイッチング損失を少なくすることができるとともに、半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にそのピーク電圧を抑制できるようにしたものである。この構成により、半導体素子のコレクタ電流が少ない場合においてピーク電圧の抑制をほとんど行わないような状態であってもスイッチング損失を少なくして、半導体素子のコレクタ−エミッタ間電圧が分圧比により設定された所定の電圧以上となった場合にゲート電圧が逆バイアスから順バイアスに比例して切り替わるとともに、さらに半導体素子のコレクタ−エミッタ間電圧が高くなる場合はこのコレクタ−エミッタ間電圧に比例した順バイアスのゲート電圧をすることにより、コレクタ−エミッタ間電圧のピーク電圧が抑制される。
【００１４】
更に、本発明の半導体電力変換装置は、半導体素子のコレクタ−エミッタ間電圧を分圧する分圧抵抗と直列にツェナーダイオードもしくは電圧源を挿入し、ピーク電圧を抑制するさいの半導体素子のコレクタ−エミッタ間電圧に対するゲート電圧の変化率を大きくしピーク電圧抑制の効果を高めたものである。この構成により、半導体素子のターンオフにおけるピーク電圧抑制を効果的に行うことができる。
【００１５】
更に、本発明の半導体電力変換装置は、半導体素子のコレクタ−エミッタ間電圧を分圧する分圧抵抗器の一部と並列にコンデンサもしくはスイッチからなる回路を接続して半導体素子のコレクタ−エミッタ間電圧の上昇開始とともに連続的もしくは段階的に分圧比を変更するための手段をもち、半導体素子のコレクタ−エミッタ間電圧のｄｖ／ｄｔが高い場合であってもピーク電圧を抑制できるように設定を変更することができるようにしたものである。この構成により、半導体電力変換装置の効率を高めるために半導体素子の電流遮断の際のコレクタ−エミッタ間電圧のｄｖ／ｄｔを高くすることができるとともに、半導体素子の電流遮断時以外における高いｄｖ／ｄｔに対しても半導体素子のゲート容量の充電時間によるピーク電圧を抑制することができる。
【００１６】
更に、本発明の半導体電力変換装置は、半導体素子のコレクタ−エミッタ間電圧を分圧する分圧抵抗器の一部と並列に接続した時限スイッチにより分圧比を変更する手段をもち、ターンオフ後に半導体素子のコレクタ−エミッタ間電圧が静的に電源電圧が安定してから一定時間経過後に、分圧比を電源電圧より高めに変更することにより、半導体素子のゲートに逆バイアスを印加することが印加できるようにしたものである。この構成により、ピーク電圧を抑制後の半導体素子のコレクタ−エミッタ間電圧は電源電圧を素子直列数で割った電圧に安定したのちに、ゲートに逆バイアスを与えることができ、誤ったオン状態がおきないようにノイズ耐量を高めることができる。
【００１７】
更に、本発明の半導体電力変換装置は、半導体素子を２個以上直列に接続され同時にオンまたオフするアームにおいて、おのおのの半導体素子のコレクタ−エミッタ間電圧の分担が均等になるように分圧手段の分圧比を設定して直列接続した半導体素子のコレクタ−エミッタ間電圧の均等化を行うことができる。この構成により、複数個直列接続された半導体素子が同時にオンまたはオフする半導体電力変換装置において、直列接続されたおのおのの半導体素子のコレクタ−エミッタ間電圧のピーク電圧を抑制するとともに、ピーク電圧抑制後の静的な電圧安定を高速に行い半導体電力変換装置のスイッチング周波数を高めて、変換器効率を高くすることができる。
【００１８】
また、本発明の半導体電力変換装置は、ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子と、ゲートに接続され駆動信号に基づいて前記ゲートを駆動する駆動手段と、ゲートに順バイアスと逆バイアスを印加するバイアス印加手段と、コレクタとエミッタ間の電圧を分圧する分圧手段とを備え、駆動信号がオフでコレクタとエミッタ間の電圧が分圧手段により定まる電圧以上となった場合に、ゲートに順バイアスを印加することを特徴とするものである。
【００１９】
一部繰り返しになるが、ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子と、
前記ゲートに接続され入力される駆動信号に基づいて前記ゲートを駆動する駆動手段と、
前記ゲートに順バイアスと逆バイアスを印加し前記半導体素子のエミッタを中点電位とする電圧印加手段と、
前記半導体素子のコレクタとエミッタ間の電圧を分圧する分圧手段とを備え、
前記駆動信号がオフの場合に前記ゲートに前記分圧手段による分圧に基づく電圧が印加し、前記半導体素子のコレクタとエミッタ間電圧に応じて前記ゲート電圧を制御することを特徴とする半導体電力変換装置（構成１）を構成する。
【００２０】
構成１の半導体電力変換装置において、
前記分圧手段により検出された分圧値が設定電圧以下の場合は前記ゲートに前記逆バイアス相当の負電圧を印加し、前記分圧手段による分圧が設定電圧以上の場合は前記ゲートに分圧にもとづいた電圧を印加する切替え手段を備えたことを特徴とする半導体電力変換装置（構成２）を構成する。
【００２１】
構成１の半導体電力変換装置において、
前記分圧手段による電圧値により前記ゲート電圧を調整する第１のスイッチと、該第１のスイッチと並列に接続され前記駆動信号により制御される第２のスイッチ、前記分圧手段による電圧値に応じて前記ゲート電圧を調整する第３のスイッチと、該第３のスイッチと直列に接続され前記駆動信号により制御される第４のスイッチを備え、
前記半導体素子のコレクタ，エミッタ間電圧が所定の電圧以上となった場合に、前記半導体素子のコレクタ，エミッタ間電圧に応じて前記ゲート電圧を制御すること特徴とする半導体電力変換装置（構成３）を構成する。
【００２２】
構成１から構成３までのうちの一つの半導体電力変換装置において、
前記分圧手段は前記半導体素子のコレクタと前記ゲート電圧源の負側電極間をツェナーダイオードを含む抵抗回路により分圧することを特徴とする半導体電力変換装置(構成４)を構成する。
【００２３】
構成１から構成４までのうちの一つの半導体電力変換装置において、
前記分圧手段はコレクタ電位に対してゲート電圧を変えるように分圧比を変化させることを特徴とする半導体電力変換装置（構成５）を構成する。
【００２４】
構成５の半導体電力変換装置において、
前記分圧手段は前記駆動信号がオンからオフへ切り替わってから所定の時間で分圧比が変化することを特徴とする半導体電力駆動装置および半導体駆動装置（構成６）を構成する。
【００２５】
ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子と、
入力される駆動信号に基づいて前記ゲートを駆動する駆動手段と、
前記半導体素子を駆動するためのエミッタを中点電位としたゲートに順バイアスと逆バイアスを印加するための電圧源と、
前記半導体素子のコレクタとエミッタもしくはコレクタと前記電圧源の負側電極を抵抗により分圧し、前記駆動信号がオフ指令の際に前記半導体素子のゲート電圧が分圧に応じた電圧状態となる分圧手段を備え、
前記半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にコレクタ−エミッタ間電圧に応じたゲート電圧に制御することを特徴とする半導体電力変換装置
（構成７）を構成する。
【００２６】
ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子と、
入力される駆動信号に基づいて前記ゲートを駆動する駆動手段と、
前記半導体素子を駆動するためのエミッタを中点電位としたゲートに順バイアスと逆バイアスを印加するための電圧源と、
前記半導体素子のコレクタとエミッタもしくはコレクタと前記電圧源の負側電極を抵抗により分圧し、駆動信号がオフ指令の際に前記半導体素子のゲート電圧が分圧に応じた電圧値となる分圧手段と、
前記分圧手段により検出された分圧値が設定電圧以下の場合はゲート電圧を前記電圧源相当の負電圧とし前記分圧手段による分圧が設定電圧以上の場合はゲート電圧を分圧値にもとづいた電圧値となるように切り替える切替手段を備え、
前記半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にその電圧に応じたゲート電圧によりコレクタ−エミッタ間のピーク電圧を抑制できることを特徴とする半導体電力変換装置（構成８）を構成する。
【００２７】
ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子と、
前記半導体素子のゲートにそれぞれ抵抗を直列接続したオン用の第１のスイッチおよびオフ用の第２スイッチが接続され、入力される駆動信号に基づいてゲートを駆動する駆動手段と、
前記半導体素子を駆動するためのエミッタを中点電位としたゲートに順バイアスと逆バイアスを印加するための電圧源と、
前記半導体素子のコレクタとエミッタもしくはコレクタと電圧源の負側電極を抵抗により分圧し前記半導体素子のコレクタ−エミッタ間電圧を検出する分圧手段と、
前記分圧手段による電圧値によりゲート信号を調整するため第１のスイッチと並列に接続した第３のスイッチと第２のスイッチと直列に接続した第４のスイッチからなる調整手段を備え、
前記半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にその電圧に応じたゲート電圧によりコレクタ−エミッタ間のピーク電圧を抑制できることを特徴とする半導体電力変換装置（構成９）を構成する。
【００２８】
構成７から９のいずれかに記載の半導体電力変換装置において、
前記分圧手段は前記半導体素子のコレクタ電位に対するゲート信号の電圧変化率を高くできるようにツェナーダイオードもしくは電圧源をもちい、前記半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にコレクタ−エミッタ間電圧に応じたゲート電圧によりコレクタ−エミッタ間のピーク電圧を抑制できることを特徴とする半導体電力変換装置（構成１０）を構成する。
【００２９】
構成７から１０のいずれかに記載の半導体電力変換装置において、
前記分圧手段はコレクタ電位の立ち上がり開始とともに連続的もしくは段階的にコレクタ電位に対するゲート電圧の関係を変化できるように分圧比を変更させ、前記半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にその電圧に応じたゲート電圧によりコレクタ−エミッタ間のピーク電圧を抑制できることを特徴とする半導体電力変換装置（構成１１）を構成する。
【００３０】
構成７から１１のいずれかに記載の半導体電力変換装置において、
前記分圧手段は駆動信号がオンからオフへ切り替わってから所定の時間で分圧比が変化する時限手段によりゲート信号を逆バイアスすることを特徴とする半導体電力変換装置
（構成１２）を構成する。
【００３１】
構成７から構成１２のいずれかに記載の半導体電力変換装置において、
前記半導体素子を２個以上直列接続してアームを構成し、
それぞれの前記半導体素子が有する分圧手段は分圧比をアームに印加する電圧をアームの直列素子数にて割った電圧値に設定し、それぞれの前記半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合に、コレクタ−エミッタ間電圧に応じたゲート電圧に制御して、それぞれの前記半導体素子の電圧分担を均等に行うことを特徴とする半導体電力変換装置（構成１３）を構成する。
【００３２】
ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子と、
前記ゲートに接続され駆動信号に基づいて前記ゲートを駆動する駆動手段と、
前記ゲートに順バイアスと逆バイアスを印加するバイアス印加手段と、
前記コレクタと前記エミッタ間の電圧を分圧する分圧手段とを備え、
前記駆動信号がオフで前記コレクタとエミッタ間の電圧が前記分圧手段により定まる電圧以上となった場合に、前記ゲートに順バイアスを印加することを特徴とする半導体電力変換装置（構成１４）を構成する。
【発明の効果】
【００３３】
以上説明したように、本発明によればピーク電圧を抑制することができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、スナバ回路を省略することによりスナバ損失がなくなり、電力変換装置の小形化，高効率化および低コスト化を達成した半導体電力変換装置を提供できる。
【００３４】
また、本発明によればピーク電圧の抑制効果を高めることができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、さらに設定電圧への収束速度を早めることができるのでスイッチング周波数を高く設定した半導体電力変換装置が実現できる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態を図面を用いて説明する。
【００３６】
図１，図２および図３は、本発明の第１の実施の形態を示す図である。
【００３７】
図１は、主回路のアーム単位での構成を示している。この図１に示すように、本実施形態では、絶縁ゲートトランジスタ１に逆並列ダイオード２が接続され、ゲート抵抗３にはトランジスタ４，５ａが接続されている。そしてこれらトランジスタ４，５ａにはオンおよびオフ指令が制御回路６より出される。また、バイアスを設けるための電源７，８を備えている。絶縁ゲートトランジスタ１のコレクタ電極Ｃと電源８の負極側については抵抗器９および抵抗器１０からなる直列体を接続している。抵抗器９および抵抗器１０にて分圧された絶縁ゲートトランジスタ１のコレクタ電極Ｃと電源８の負極間の電圧は、コンプリメンタリ接続されたトランジスタ１１およびトランジスタ１２により伝達され、トランジスタ５ａのコレクタに接続されている。
【００３８】
上図のように構成された本実施の形態の作用を、図２および図３を用いて説明する。図２は、絶縁ゲートトランジスタ１がターンオフした際のコレクタ電流Ｉｃとコレクタ−エミッタ間電圧ＶCEおよび図１に示したＶｇを示している。制御回路６によりオン信号が出力されている場合、トランジスタ４がオンしており、ゲート抵抗３を介して絶縁ゲートトランジスタ１のゲート端子には電源７の電圧を印加され、絶縁ゲートトランジスタ１はオン状態である。オン状態のとき、絶縁ゲートトランジスタのＶCEはほぼ０Ｖであることから、コンプリメンタリ接続されたトランジスタ１１と１２からの出力はほぼ電源電圧８の負極側電圧となる。この状態から、制御回路６がオフ信号を出力するとトランジスタ４はオフし、トランジスタ５ａがオンする。これにより、絶縁ゲートトランジスタ１のゲート電極にはゲート抵抗３を介して、コンプリメンタリを構成したトランジスタ１１と１２の出力電圧である、電源８の負極側電圧と同等の逆バイアス電圧が印加されることとなる。この逆バイアス電圧により絶縁ゲートトランジスタ１のゲート−エミッタ間のゲート電荷が引き抜かれることとなる。ゲート電荷が引き抜かれた絶縁ゲートトランジスタ１のＶCEは上昇を始める。このときゲート電極の電圧も、ＶCEを抵抗器９および１０により分圧した電圧にしたがって上昇することとなる。あらかじめ設定されたＶCEの電圧にてＶｇが０Ｖ近傍となるように抵抗器９および抵抗器１０の分圧比をさだめておくことにより、ＶCEが設定電圧以上となるとＶCEに応じた順バイアス電圧をゲート電極へ印加し、絶縁ゲートトランジスタ１はコレクタ−エミッタ間のインピーダンス変化率が低くさせる。これによりＶCEのピーク電圧を抑制する。ＶCEのピーク電圧が設定電圧近傍に収束してくると、
Ｖｇも０Ｖ近傍へ収束させる。
【００３９】
図３は、ＶCEとＶｇの関係を示したものである。Ｖｇが０となる横軸上とＶCEが交わったところが、ＶCEの設定電圧である。このようにＶｇはＶCEの電圧にほぼ比例させている。本実施形態によれば、絶縁ゲートトランジスタ１のＶCEが設定電圧以上となった場合に、ＶCEに応じたＶｇにより、ピーク電圧を抑制することができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、スナバ回路を不要もしくは低容量化した、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００４０】
図４および図５は，本発明の第２の実施の形態を示す。
【００４１】
図４，図５および後述の各実施形態を示す図において前記図１における回路素子と同等ないし均等なものは、前記と同一符号を以って示し、重複した説明を省略する。
【００４２】
図４は、主回路のアーム単位での構成を示している。本実施形態では、絶縁ゲートトランジスタ１のコレクタと電源８の負側電極間を分圧する、上記第１の実施の形態と同様の構成の検出回路にて検出された電圧は、比較器１５にて抵抗器１３と抵抗器１４にて分圧された基準電圧値と比較される。検出電圧が基準電圧以下の場合、比較器１５はトランジスタ１６をオフさせ、トランジスタ１７をオンさせることによりＶｇｅ電源８の電圧相当の逆バイアス電圧とする。また、検出電圧が基準電圧以上である場合、比較器１５は検出電圧に応じた電圧を出力し、コンプリメンタリを構成したトランジスタ１６およびトランジスタ１７も同様の電圧を出力する。ここで、基準電圧をＶCEの設定電圧相当とした場合、ＶCEが設定電圧以上になったときのみＶｇをＶCEに応じた順電圧を印加できる。
【００４３】
上述のように構成された本実施形態の作用を、図５および図６を用いて説明する。図５は、絶縁ゲートトランジスタ１がターンオフした際のコレクタ電流Ｉｃとコレクタ−エミッタ間電圧ＶCEおよび図４に示したＶｇを示している。制御回路６によりオン信号が出力されている場合、トランジスタ４がオンしており、ゲート抵抗３を介して絶縁ゲートトランジスタ１のゲート端子には電源７の電圧を印加され、絶縁ゲートトランジスタ１はオン状態である。オン状態のとき、絶縁ゲートトランジスタのＶCEはほぼ０Ｖであることから、コンプリメンタリ接続されたトランジスタ１１と１２からの出力はほぼ電源電圧８の負極側電圧となる。この状態から、制御回路６がオフ信号を出力するとトランジスタ４はオフし、トランジスタ５ａがオンする。このとき、抵抗器９および抵抗器１０で分圧された電圧値は、抵抗器１３および抵抗器１４による基準電圧以下であるので、比較器１５はトランジスタ１７をオンさせて、Ｖｇを電源８の負極側電圧と同等の逆バイアス電圧とする。この逆バイアス電圧により絶縁ゲートトランジスタ１のゲート−エミッタ間のゲート電荷が引き抜かれることとなる。ゲート電荷が引き抜かれた絶縁ゲートトランジスタ１の
ＶCEは上昇を始める。ＶCEの上昇に伴って、抵抗器９および抵抗器１０の分圧値も上昇することとなるが、抵抗器１３および抵抗器１４による基準電圧以下である状態では、Ｖｇは電源８の電圧相当の逆バイアス電圧となる。さらにＶCEが上昇し基準電圧以上となった場合、比較器１５によりＶｇはＶCEに応じた順バイアス電圧とし、絶縁ゲートトランジスタ１はコレクタ−エミッタ間のインピーダンス変化率が低くさせる。これによりＶCEのピーク電圧を抑制する。ＶCEのピーク電圧が設定電圧近傍に収束してくると、Ｖｇも０Ｖ近傍へ収束させる。図７は、ＶCEとＶｇの関係を示したものである。ＶｇはＶCEの設定電圧以下では、ほぼ電源８の電圧相当の逆バイアス電圧となり、ＶCEが設定電圧以上でＶｇが０Ｖ以上に切り替わる。ＶCEが設定電圧以上では、Ｖｇはほぼ比例した電圧値となる。本実施形態によれば、絶縁ゲートトランジスタ１のＶCEが設定電圧以上となった場合に、
ＶCEに応じたＶｇにより、ピーク電圧を抑制することができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、ＶCEが設定電圧以下ではＶｇを逆バイアス電圧とすることにより、誤点弧などのノイズにより誤動作が発生しにくいようにノイズ耐量を高くし、スナバ回路を不要もしくは低容量化した、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００４４】
図７は、本発明の第３の実施の形態を示す。図７は、主回路のアーム単位での構成を示している。本実施形態では、絶縁ゲートトランジスタ１のコレクタと電源８の負側電極間を分圧する、上記第１の実施の形態と同様の構成の検出回路にて検出された電圧によりコンプリメンタリ接続したトランジスタ４とトランジスタ５ａを駆動する。トランジスタ４と並列にトランジスタ１８と抵抗器１９からなる直列体が並列に接続され、制御回路６により駆動されている。また、トランジスタ５ａと直列に制御回路６により駆動されるトランジスタ２０が接続されている。すなわち、分圧された電圧に応じてゲート電圧を調整するトランジスタ４と制御回路６により駆動されるトランジスタ１８は、論理回路のＯＲの関係となる。さらに、分圧された電圧に応じたＶｇを調整するトランジスタ５ａと制御回路６により駆動されるトランジスタ２０は、論理回路のＡＮＤの関係となる。これにより、絶縁ゲートトランジスタ１をオンさせるさいに最適なゲート抵抗１９を選定することができ、ターンオン損失を低減することができる。さらに、ＶCEに応じたＶｇを出力する際には、トランジスタ４は直接絶縁ゲートトランジスタ１のゲートに接続されることにより、Ｖｇの変化に対するＶCEの制御をよりはやくすることができる。本実施形態によれば、ＶCEに応じたゲート電圧を出力するトランジスタと、通常のターンオンするためのスイッチを別個にもうけることによって、通常のターンオン動作による絶縁ゲートトランジスタ１の損失を低減することができるとともに、絶縁ゲートトランジスタ１のＶCEが設定電圧以上となった場合のＶCEに応じたＶｇによるピーク電圧を抑制効果を高めることができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、スナバ回路を不要もしくは低容量化した、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００４５】
図８および図９は、本発明の第４の実施の形態を示す。図８は、主回路のアーム単位での構成を示している。本実施形態では、コンプリメンタリ接続されたトランジスタ１１と１２の出力電圧によりＶｇを制御するといった、上記第１の実施の形態と同様の構成で絶縁ゲートトランジスタ１のピーク電圧を抑制する。このとき、抵抗器９と直列にツェナーダイオード２１を接続することにより、ＶCE設定電圧近傍でのＶｇの変化率を大きくさせている。これは、ツェナーダイオードのアバランシェ電圧をＶ１とすると、電源８の電圧をＶ１加算したことと等価となる。また、電圧源をツェナーダイオードの代わりに抵抗器９に直列にいれることも可能である。これにより、電源の電圧をＶ２とすると、電圧８の電圧にＶ２を加算したことと等価となる。
【００４６】
上述のように構成された本実施形態の作用を、図９を用いて説明する。図９は、ＶCEとＶｇの関係を示したものである。Ｖｇが０となる横軸上とＶCEが交わったところが、ＶCEの設定電圧である。ツェナーダイオードにより電源８の電圧がＶ１増加したことと等価となり、ＶCE設定電圧近傍でのＶｇの変化率が高くなっている。一般に絶縁ゲートトランジスタのＶｇｅのしきい値（３〜６Ｖ）以下では、Ｉｃはほとんど流すことができず、ピークを抑制するためインピーダンスを下げる効果は少ない。そこで、ＶCEの設定値近傍の
ＶCEに対するＶｇの変化率を高くすることにより設定電圧への収束を早めることができる。本実施形態によれば、絶縁ゲートトランジスタ１のＶCEが設定電圧以上となった場合のＶCEに応じたＶｇによるピーク電圧の抑制効果を高めることができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、さらに設定電圧への収束速度を早めることができるのでスイッチング周波数を高くすることが可能になる。そして、スナバ回路を不要もしくは低容量化した、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００４７】
図１０および図１１は、本発明の第５の実施の形態を示す。図１０は、主回路のアーム単位での構成を示している。本実施形態では、抵抗器９と直列にツェナーダイオード２１を直列接続した、上記第４の実施の形態と同様の構成で、このツェナーダイオードを並列にコンデンサ２２を接続している。コンデンサ２２を接続することにより、ターンオフ後のＶCEが立ち上がるさいにツェナーダイオード２１はコンデンサ２２の充電によりアバランシェ電圧にすぐには達することができない。そのため、分圧された絶縁ゲートトランジスタのコレクタおよび電源８の分圧値はツェナーダイオード２１のアバランシェした状態のＶCE設定電圧以下で、Ｖｇを順バイアス電圧とすることとなる。コンデンサ２２は徐々に充電するため、ＶCEとＶｇの関係は変化し、ツェナーダイオード２１がアバランシェできる電圧まで充電した時点でＶCEが所定の設定電圧となり安定する。コンデンサ２２の容量を適当に選定することにより、ピーク電圧を抑制する効果を高めることができる。
【００４８】
上述のように構成された本実施形態の作用を、図１１を用いて説明する。
【００４９】
図１１は、ＶCEとＶｇの関係を示したものである。Ｖｇが０となる横軸上とＶCEが交わったところが、ＶCEの設定電圧である。ＶCEが立ち上がり始めたときは、コンデンサ２２には電荷が蓄積されておらず、ツェナーダイオードの電圧は０Ｖである。これにより、当初のＶCE設定電圧は所定のＶCEよりも低い電圧とした状態と等価となる。コンデンサ２２は徐々にツェナーダイオード２１の電圧まで充電する。これに伴って、ＶCEの設定電圧も徐々に上昇することとなり、本来の所定の設定電圧まで達する。絶縁ゲートトランジスタ１のインピーダンスは、ＶCEを検出してからＶｇを制御するまでの遅れや、Ｖｇの変化に対しての遅れが若干あるためＶCE立ち上がり時の設定電圧を低めに抑えることによりピーク抑制効果が高くなる。本実施形態によれば、回路の動作遅れや絶縁ゲートトランジスタ１のＶｇに対する反応の遅れを補償する形で、ｄｖ／ｄｔが高い場合でも絶縁ゲートトランジスタ１のＶCEが設定電圧以上となった場合のＶCEに応じたＶｇによるピーク電圧を抑制効果を高めることができ、スナバ回路を不要もしくは低容量化した、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００５０】
図１２，図１３および図１４は、本発明の第６の実施の形態を示す。
【００５１】
図１２は、主回路のアーム単位での構成を示している。本実施形態では、絶縁ゲートトランジスタ１のコレクタと電源８の負極側を分圧した、上記第１の実施の形態と同様の構成で、分圧するための抵抗器１０を１０ａと１０ｂに分割し、１０ｂにはスイッチ２３を並列に接続したものである。絶縁ゲートトランジスタ１がターンオフした直後は、スイッチ２３はオフの状態にあり、抵抗器９および抵抗器１０ａ，１０ｂによるＶCE設定電圧は、所定の状態にある。ターンオフによるピーク電圧が電源電圧まで収束したのちに、スイッチ２３がオンすることにより、抵抗器１０ｂは短絡する。これによりＶCEに対する設定電圧が高めに変更されることとなる。ＶCE設定電圧が高めに設定されることにより、Ｖｇは数Ｖの逆バイアス電圧となり、誤点弧などに対するノイズ耐量を高めることができる。
【００５２】
上述のように構成された本実施形態の作用を、図１３および図１４を用いて説明する。図１３は、ＶCEとＶｇの関係を示したものである。ターンオフ直後は図１３の（１）の
ＶCEとＶｇの関係にあり、ピーク電圧は電源電圧である設定電圧に収束することとなる。ＶCEが電源電圧に収束してから、所定の時間経過後にスイッチ２３をオンさせることにより、ＶCEとＶｇの関係を図１３の（２）のようにすることができる。このとき、ＶCEは電源電圧で安定しているためＶｇのみが数Ｖさがることとなり、数Ｖの逆バイアス電圧が印加できることとなる。図１４は、ＶCEが設定電圧に収束したのち、スイッチ２３がオンすることにより数Ｖの逆バイアス電圧が印加される状態を示す。本実施形態によれば、複雑な回路を必要とせずに絶縁ゲートトランジスタのオフ期間中の誤点弧がおきにくいようにノイズ耐量を高くし、スナバ回路を不要もしくは低容量化した、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００５３】
図１５は、本発明の第７の実施の形態を示す。
【００５４】
図１５は、同時にオンまたはオフするｎ個の絶縁ゲートトランジスタが直列接続された主回路のアーム単位での構成を示している。本実施形態では、ここの絶縁ゲートトランジスタ１１〜１ｎは、コレクタと電源８１〜８ｎの負極側を分圧した上記第１の実施の形態と同様の構成となっている。制御回路６１〜６ｎにより、同時にオフする絶縁ゲートトランジスタ１１〜１ｎは、それぞれが第１の実施の形態と同様にピーク電圧を抑制する。また、それぞれがピーク電圧から設定されたＶCEへ収束するため、ＶCEの設定値を、直流電源電圧を直列接続されたｎ個で均等に分担した電圧とすることにより、電源電圧を均等に分圧することができる。一般に、直列接続された絶縁ゲートトランジスタはそれぞれが、対地静電容量が異なり、回路特性や素子特性が異なるため、電圧を均等化するためスナバ回路やゲートタイミング調整が必要であった。しかし本実施形態によれば、ここの絶縁ゲートトランジスタが個々にピーク電圧を抑制するとともに、所定のＶCEへ収束することにより電源電圧の均等分担を行なうことができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、所定のＶCEへ収束することから、スナバ回路を不要もしくは低容量化し、回路や素子の選定や微調整を不要とした、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００５５】
また、この図１５ではアームを構成する回路を第１の実施の形態と同様の構成としているが、この第１の実施の形態以外にも前述した実施の形態の回路をアームを構成する回路として適用できることは言うまでもない。
【図面の簡単な説明】
【００５６】
【図１】本発明に係わる絶縁ゲートトランジスタを用いた半導体電力変換装置の第１の実施の形態を示す回路図である。
【図２】上記第１の実施の形態においてターンオフ時のＶCEピーク電圧をＶCEに応じたＶｇにより抑制することを説明するための図である。
【図３】上記第１の実施の形態においてＶCEとＶｇの関係を説明するための図である。
【図４】本発明の第２の実施の形態を示す回路図である。
【図５】上記第２の実施の形態においてターンオフ時のＶCEピーク電圧をＶCEに応じたＶｇにより抑制することを説明するための図である。
【図６】上記第２の実施の形態においてＶCEとＶｇの関係を説明するための図である。
【図７】本発明の第３の実施の形態を示す回路図である。
【図８】本発明の第４の実施の形態を示す回路図である。
【図９】上記第４の実施の形態においてＶCEとＶｇの関係を説明するための図である。
【図１０】本発明の第５の実施の形態を示す回路図である。
【図１１】上記第５の実施の形態においてＶCEとＶｇの関係を説明するための図である。
【図１２】本発明の第６の実施の形態を示す回路図である。
【図１３】上記第６の実施の形態においてＶCEとＶｇの関係を説明するための図である。
【図１４】上記第２の実施の形態においてターンオフ時のＶCEピーク電圧をＶCEに応じたＶｇにより抑制することを説明するための図である。
【図１５】本発明の第７の実施の形態を示す回路図である。
【符号の説明】
【００５７】
１，１１〜１ｎ…絶縁ゲートトランジスタ（ＩＧＢＴ）、２，２１〜２ｎ…逆並列ダイオード、３，３１〜３ｎ，１９…ゲート抵抗、４，４１〜４ｎ…トランジスタ（第１のスイッチ）、５ａ，５ａ１〜５ａｎ…トランジスタ（第２のスイッチ）、５ｂ，５ｂ１〜
５ｂｎ…ダイオード、６，６１〜６ｎ…制御回路、７，７１〜７ｎ，８，８１〜８ｎ…電源（電圧源）、９，９１〜９ｎ，１０，１０１〜１０ｎ，１０ａ，１０ｂ，１３，１４，２４…抵抗器、１１，１１１〜１１ｎ，１２，１２１〜１２ｎ，１６，１７…トランジスタ、１５…比較器、１８…トランジスタ（第３のスイッチ）、２０…トランジスタ（第４のスイッチ）、２１，２５…ツェナーダイオード、２２…コンデンサ、２３…スイッチ、２６…分圧抵抗。
【技術分野】
【０００１】
本発明は半導体素子等を用いた半導体電力変換装置に係り、特にスナバ回路を必要とせずに、スイッチング動作時のピーク電圧の抑制を行う半導体電力変換装置に関する。
【背景技術】
【０００２】
絶縁ゲートトランジスタとして代表的なＩＧＢＴ(Insulated Gate Bipoler
Transisnter)は、ゲート駆動電力がすくなく、高速なスイッチングによりスイッチング損失がすくないといったことから、比較的中小容量の半導体電力変換装置に用いられているが、さらに大容量の半導体電力変換装置への適用が求められている。一般にスナバ回路をもつＩＧＢＴの跳ね上がり電圧ΔＶは、スナバコンデンサ容量Ｃから
【０００３】
【数１】
【０００４】
式（１−１）のような関係がある。すなわち、スイッチング電流Ｉおよび配線インダクタンスＬの平方根に比例した跳ね上がり電圧ΔＶとなる。そこで中小容量の変換装置において配線インダクタンスＬが極小にでき、スイッチング電流Ｉが少ない場合は、ＩＧＢＴのスイッチング損失Ｅoff があることからスナバコンデンサＣを省略したスナバレスにすることができる。しかしながら、大容量の半導体電力変換装置では大きいスイッチング電流によるオフ時のピーク電圧抑制のためのスナバ回路、更に直流電圧が高く素子の直列接続にともなう電圧分担均等化のためスナバ回路が必要となり、その損失は変換器効率を低下させ無視できないものであった。さらに、スナバ回路を接続することはコストが高くなり、製品のおおきなものとなっていた。また、多数個直列接続した場合、電圧分担を均等化するため直列接続されたすべてのＩＧＢＴのオンタイミングおよびオフタイミングを高精度に調整する必要があり、時間とコストが掛かっていた。そこで近年、ＩＧＢＴのオフ時のピーク電圧抑制、または直列接続のための静的な電圧分担を均等化をスナバレスにて行うための回路方式が提案されている。この近年提案されている回路方式は特願平９−
３３４６３３号に記載のように、ＩＧＢＴのコレクタとゲート間にツェナーダイオードまたはツェナーダイオードと抵抗器の直列回路を基本構成としたゲート駆動回路である。
【０００５】
この公知例の回路では、ＩＧＢＴのコレクタ電圧がツェナーダイオードのアバランシェ電圧以上となった場合にアバランシェ電流がながれ、ゲート抵抗の電圧を高くすることでＩＧＢＴのコレクタ電圧のピークを抑制する。しかし、ＩＧＢＴ自体の高耐圧化にともないツェナーダイオードのアバランシェ電圧も数ｋＶ必要となるとともに、アバランシェ電流によりＩＧＢＴのゲート電圧を持ち上げるために、数Ａ〜数十Ａのアバランシェ電流が必要となり、さらに、ゲート抵抗も数十Ω程度必要となりＩＧＢＴのスイッチング損失が大きくなっていた。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のＩＧＢＴのピーク電圧を抑制する場合、ＩＧＢＴの高耐圧化にともないＩＧＢＴのコレクタに接続するツェナーダイオードのアバランシェ電圧が高いものが必要であった。さらに、ツェナーダイオードのアバランシェ電流の大きいものとするか、スイッチング損失を大きくする代わりにゲート抵抗値を大きくする必要があった。そのため、ＩＧＢＴの高耐圧化に対応することが困難であるとともに、スイッチング損失も大きくなってしまうといった問題があった。
【０００７】
また、従来のＩＧＢＴのオフ時のピーク電圧を抑制する回路方式をもちいて、同時にスイッチングするＩＧＢＴを複数個直列接続した場合、回路を構成するＩＧＢＴ，抵抗，ツェナーダイオードおよびトランジスタといった素子の製品ごとの特性ばらつきを厳密に選定して揃えないと、オフ時のピーク電圧にばらつきが発生し、静的な電圧分担もばらついてしまった。このため、スイッチング周波数を高くすることができなかった。
【０００８】
本発明は、上記に鑑みてなされたもので、電力変換装置の小形化，高効率化および低コスト化を達成することのできる半導体電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明の半導体電力変換装置は、半導体素子のゲートに接続され入力される駆動信号に基づいてゲートを駆動する駆動手段と、ゲートに順バイアスと逆バイアスを印加し半導体素子のエミッタを中点電位とする電圧印加手段と、半導体素子のコレクタとエミッタ間の電圧を分圧する分圧手段とを備え、駆動信号がオフの場合にゲートに分圧手段により分圧された電圧が印加し、半導体素子のコレクタとエミッタ間電圧が分圧手段により定まる電圧以上となった場合に、コレクタとエミッタ間電圧に応じてゲート電圧を制御することを特徴とするものである。
【００１０】
また、本発明の半導体電力変換装置は、半導体素子のコレクタとエミッタ間の電圧を分圧する分圧手段として、コレクタと逆バイアスを印加する負極側を含んで分圧するようにしたものである。
【００１１】
また、本発明の半導体電力変換装置は、絶縁ゲートトランジスタに代表される半導体素子のゲートに接続され、制御手段によるオンまたはオフの指令に基づいて駆動信号を選択できるスイッチング素子による選択手段を設け、前記半導体素子を駆動するためのエミッタを中点電位としたゲートに順バイアスと逆バイアスを印加するための電圧源を設けて、半導体素子のコレクタと電圧源の負側電極間を抵抗により分圧し駆動信号がオフ指令の際に半導体素子のゲート電圧がこの分圧された電圧値に基づいた電圧値となる分圧手段を設けることにより、半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にそのピーク電圧を抑制できるようにしたものである。この構成により、ターンオフのゲート抵抗を大きくすることなくターンオフ直後は逆バイアス電圧を印加することができ、半導体素子のコレクタ−エミッタ間電圧が分圧比により設定された所定の電圧以上となった場合に、ゲート電圧が逆バイアスからコレクタ−エミッタ間電圧に応じた順バイアスに切り替わるとともに、さらに半導体素子のコレクタ−エミッタ間電圧が高くなる場合は、このコレクタ−エミッタ間電圧に応じた順バイアスのゲート電圧をすることにより、コレクタ−エミッタ間電圧のピーク電圧が抑制される。
【００１２】
また、本発明の半導体電力変換装置は、半導体素子のゲートに接続され、制御手段によるオンまたはオフの指令に基づいて駆動信号を選択できるスイッチング素子による選択手段を設け、半導体素子を駆動するためのエミッタを中点電位としたゲートに順バイアスと逆バイアスを印加するための電圧源を設けて、半導体素子のコレクタと電圧源の負側電極間を抵抗により分圧する手段を設けて、この分圧した電圧値が所定の電圧値以下の場合は半導体素子のゲートに電源電圧相当の逆バイアス電圧を印加し、分圧した電圧値が所定の電圧値以上の場合は半導体素子のゲートにコレクタ−エミッタ間電圧に比例した順バイアス電圧を印加するための切替手段を設けることにより、半導体素子のコレクタ−エミッタ間電圧が所定の電圧以下の場合はゲートに逆バイアスを印加し、所定の電圧以上となった場合にそのピーク電圧を抑制できるようにしたものである。この構成により、ターンオフのゲート抵抗を大きくすることなくターンオフ逆バイアス電圧を印加することができ、半導体素子のコレクタ−エミッタ間電圧が所定の電圧以下の場合はノイズ耐量が高くなるようにゲートに逆バイアスを印加し、半導体素子のコレクタ−エミッタ間電圧が分圧比により設定された所定の電圧以上となった場合にはゲート電圧が逆バイアスから順バイアスに切り替わるとともに、さらに半導体素子のコレクタ−エミッタ間電圧が高くなる場合はこのコレクタ−エミッタ間電圧に比例した順バイアスのゲート電圧をすることによりコレクタ−エミッタ間電圧のオフ時のピーク電圧が抑制される。
【００１３】
また、本発明の半導体電力変換装置は、半導体素子のゲートに接続され、制御手段によるオン指令に基づいてオンする抵抗器を直列に接続した第１のスイッチとオフ指令に基づいてオンする抵抗器を直列接続した第２のスイッチにより半導体素子のゲートに順バイアスおよび逆バイアスを印加する駆動手段を設け、半導体素子を駆動するためのエミッタを中点電位としたゲートに順バイアスと逆バイアスを印加するための電圧源を設けて、半導体素子のコレクタと電圧源の負側電極間を抵抗により分圧する手段を設け、この分圧した電圧に比例したゲート電圧とするための第１のスイッチおよび抵抗器からなる直列体と並列に第３のスイッチを接続し第２のスイッチと直列に第４のスイッチを接続した調整手段を設けることにより、半導体素子のターンオンおよびターンオフ時のスイッチング損失を少なくすることができるとともに、半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にそのピーク電圧を抑制できるようにしたものである。この構成により、半導体素子のコレクタ電流が少ない場合においてピーク電圧の抑制をほとんど行わないような状態であってもスイッチング損失を少なくして、半導体素子のコレクタ−エミッタ間電圧が分圧比により設定された所定の電圧以上となった場合にゲート電圧が逆バイアスから順バイアスに比例して切り替わるとともに、さらに半導体素子のコレクタ−エミッタ間電圧が高くなる場合はこのコレクタ−エミッタ間電圧に比例した順バイアスのゲート電圧をすることにより、コレクタ−エミッタ間電圧のピーク電圧が抑制される。
【００１４】
更に、本発明の半導体電力変換装置は、半導体素子のコレクタ−エミッタ間電圧を分圧する分圧抵抗と直列にツェナーダイオードもしくは電圧源を挿入し、ピーク電圧を抑制するさいの半導体素子のコレクタ−エミッタ間電圧に対するゲート電圧の変化率を大きくしピーク電圧抑制の効果を高めたものである。この構成により、半導体素子のターンオフにおけるピーク電圧抑制を効果的に行うことができる。
【００１５】
更に、本発明の半導体電力変換装置は、半導体素子のコレクタ−エミッタ間電圧を分圧する分圧抵抗器の一部と並列にコンデンサもしくはスイッチからなる回路を接続して半導体素子のコレクタ−エミッタ間電圧の上昇開始とともに連続的もしくは段階的に分圧比を変更するための手段をもち、半導体素子のコレクタ−エミッタ間電圧のｄｖ／ｄｔが高い場合であってもピーク電圧を抑制できるように設定を変更することができるようにしたものである。この構成により、半導体電力変換装置の効率を高めるために半導体素子の電流遮断の際のコレクタ−エミッタ間電圧のｄｖ／ｄｔを高くすることができるとともに、半導体素子の電流遮断時以外における高いｄｖ／ｄｔに対しても半導体素子のゲート容量の充電時間によるピーク電圧を抑制することができる。
【００１６】
更に、本発明の半導体電力変換装置は、半導体素子のコレクタ−エミッタ間電圧を分圧する分圧抵抗器の一部と並列に接続した時限スイッチにより分圧比を変更する手段をもち、ターンオフ後に半導体素子のコレクタ−エミッタ間電圧が静的に電源電圧が安定してから一定時間経過後に、分圧比を電源電圧より高めに変更することにより、半導体素子のゲートに逆バイアスを印加することが印加できるようにしたものである。この構成により、ピーク電圧を抑制後の半導体素子のコレクタ−エミッタ間電圧は電源電圧を素子直列数で割った電圧に安定したのちに、ゲートに逆バイアスを与えることができ、誤ったオン状態がおきないようにノイズ耐量を高めることができる。
【００１７】
更に、本発明の半導体電力変換装置は、半導体素子を２個以上直列に接続され同時にオンまたオフするアームにおいて、おのおのの半導体素子のコレクタ−エミッタ間電圧の分担が均等になるように分圧手段の分圧比を設定して直列接続した半導体素子のコレクタ−エミッタ間電圧の均等化を行うことができる。この構成により、複数個直列接続された半導体素子が同時にオンまたはオフする半導体電力変換装置において、直列接続されたおのおのの半導体素子のコレクタ−エミッタ間電圧のピーク電圧を抑制するとともに、ピーク電圧抑制後の静的な電圧安定を高速に行い半導体電力変換装置のスイッチング周波数を高めて、変換器効率を高くすることができる。
【００１８】
また、本発明の半導体電力変換装置は、ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子と、ゲートに接続され駆動信号に基づいて前記ゲートを駆動する駆動手段と、ゲートに順バイアスと逆バイアスを印加するバイアス印加手段と、コレクタとエミッタ間の電圧を分圧する分圧手段とを備え、駆動信号がオフでコレクタとエミッタ間の電圧が分圧手段により定まる電圧以上となった場合に、ゲートに順バイアスを印加することを特徴とするものである。
【００１９】
一部繰り返しになるが、ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子と、
前記ゲートに接続され入力される駆動信号に基づいて前記ゲートを駆動する駆動手段と、
前記ゲートに順バイアスと逆バイアスを印加し前記半導体素子のエミッタを中点電位とする電圧印加手段と、
前記半導体素子のコレクタとエミッタ間の電圧を分圧する分圧手段とを備え、
前記駆動信号がオフの場合に前記ゲートに前記分圧手段による分圧に基づく電圧が印加し、前記半導体素子のコレクタとエミッタ間電圧に応じて前記ゲート電圧を制御することを特徴とする半導体電力変換装置（構成１）を構成する。
【００２０】
構成１の半導体電力変換装置において、
前記分圧手段により検出された分圧値が設定電圧以下の場合は前記ゲートに前記逆バイアス相当の負電圧を印加し、前記分圧手段による分圧が設定電圧以上の場合は前記ゲートに分圧にもとづいた電圧を印加する切替え手段を備えたことを特徴とする半導体電力変換装置（構成２）を構成する。
【００２１】
構成１の半導体電力変換装置において、
前記分圧手段による電圧値により前記ゲート電圧を調整する第１のスイッチと、該第１のスイッチと並列に接続され前記駆動信号により制御される第２のスイッチ、前記分圧手段による電圧値に応じて前記ゲート電圧を調整する第３のスイッチと、該第３のスイッチと直列に接続され前記駆動信号により制御される第４のスイッチを備え、
前記半導体素子のコレクタ，エミッタ間電圧が所定の電圧以上となった場合に、前記半導体素子のコレクタ，エミッタ間電圧に応じて前記ゲート電圧を制御すること特徴とする半導体電力変換装置（構成３）を構成する。
【００２２】
構成１から構成３までのうちの一つの半導体電力変換装置において、
前記分圧手段は前記半導体素子のコレクタと前記ゲート電圧源の負側電極間をツェナーダイオードを含む抵抗回路により分圧することを特徴とする半導体電力変換装置(構成４)を構成する。
【００２３】
構成１から構成４までのうちの一つの半導体電力変換装置において、
前記分圧手段はコレクタ電位に対してゲート電圧を変えるように分圧比を変化させることを特徴とする半導体電力変換装置（構成５）を構成する。
【００２４】
構成５の半導体電力変換装置において、
前記分圧手段は前記駆動信号がオンからオフへ切り替わってから所定の時間で分圧比が変化することを特徴とする半導体電力駆動装置および半導体駆動装置（構成６）を構成する。
【００２５】
ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子と、
入力される駆動信号に基づいて前記ゲートを駆動する駆動手段と、
前記半導体素子を駆動するためのエミッタを中点電位としたゲートに順バイアスと逆バイアスを印加するための電圧源と、
前記半導体素子のコレクタとエミッタもしくはコレクタと前記電圧源の負側電極を抵抗により分圧し、前記駆動信号がオフ指令の際に前記半導体素子のゲート電圧が分圧に応じた電圧状態となる分圧手段を備え、
前記半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にコレクタ−エミッタ間電圧に応じたゲート電圧に制御することを特徴とする半導体電力変換装置
（構成７）を構成する。
【００２６】
ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子と、
入力される駆動信号に基づいて前記ゲートを駆動する駆動手段と、
前記半導体素子を駆動するためのエミッタを中点電位としたゲートに順バイアスと逆バイアスを印加するための電圧源と、
前記半導体素子のコレクタとエミッタもしくはコレクタと前記電圧源の負側電極を抵抗により分圧し、駆動信号がオフ指令の際に前記半導体素子のゲート電圧が分圧に応じた電圧値となる分圧手段と、
前記分圧手段により検出された分圧値が設定電圧以下の場合はゲート電圧を前記電圧源相当の負電圧とし前記分圧手段による分圧が設定電圧以上の場合はゲート電圧を分圧値にもとづいた電圧値となるように切り替える切替手段を備え、
前記半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にその電圧に応じたゲート電圧によりコレクタ−エミッタ間のピーク電圧を抑制できることを特徴とする半導体電力変換装置（構成８）を構成する。
【００２７】
ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子と、
前記半導体素子のゲートにそれぞれ抵抗を直列接続したオン用の第１のスイッチおよびオフ用の第２スイッチが接続され、入力される駆動信号に基づいてゲートを駆動する駆動手段と、
前記半導体素子を駆動するためのエミッタを中点電位としたゲートに順バイアスと逆バイアスを印加するための電圧源と、
前記半導体素子のコレクタとエミッタもしくはコレクタと電圧源の負側電極を抵抗により分圧し前記半導体素子のコレクタ−エミッタ間電圧を検出する分圧手段と、
前記分圧手段による電圧値によりゲート信号を調整するため第１のスイッチと並列に接続した第３のスイッチと第２のスイッチと直列に接続した第４のスイッチからなる調整手段を備え、
前記半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にその電圧に応じたゲート電圧によりコレクタ−エミッタ間のピーク電圧を抑制できることを特徴とする半導体電力変換装置（構成９）を構成する。
【００２８】
構成７から９のいずれかに記載の半導体電力変換装置において、
前記分圧手段は前記半導体素子のコレクタ電位に対するゲート信号の電圧変化率を高くできるようにツェナーダイオードもしくは電圧源をもちい、前記半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にコレクタ−エミッタ間電圧に応じたゲート電圧によりコレクタ−エミッタ間のピーク電圧を抑制できることを特徴とする半導体電力変換装置（構成１０）を構成する。
【００２９】
構成７から１０のいずれかに記載の半導体電力変換装置において、
前記分圧手段はコレクタ電位の立ち上がり開始とともに連続的もしくは段階的にコレクタ電位に対するゲート電圧の関係を変化できるように分圧比を変更させ、前記半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合にその電圧に応じたゲート電圧によりコレクタ−エミッタ間のピーク電圧を抑制できることを特徴とする半導体電力変換装置（構成１１）を構成する。
【００３０】
構成７から１１のいずれかに記載の半導体電力変換装置において、
前記分圧手段は駆動信号がオンからオフへ切り替わってから所定の時間で分圧比が変化する時限手段によりゲート信号を逆バイアスすることを特徴とする半導体電力変換装置
（構成１２）を構成する。
【００３１】
構成７から構成１２のいずれかに記載の半導体電力変換装置において、
前記半導体素子を２個以上直列接続してアームを構成し、
それぞれの前記半導体素子が有する分圧手段は分圧比をアームに印加する電圧をアームの直列素子数にて割った電圧値に設定し、それぞれの前記半導体素子のコレクタ−エミッタ間電圧が所定の電圧以上となった場合に、コレクタ−エミッタ間電圧に応じたゲート電圧に制御して、それぞれの前記半導体素子の電圧分担を均等に行うことを特徴とする半導体電力変換装置（構成１３）を構成する。
【００３２】
ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子と、
前記ゲートに接続され駆動信号に基づいて前記ゲートを駆動する駆動手段と、
前記ゲートに順バイアスと逆バイアスを印加するバイアス印加手段と、
前記コレクタと前記エミッタ間の電圧を分圧する分圧手段とを備え、
前記駆動信号がオフで前記コレクタとエミッタ間の電圧が前記分圧手段により定まる電圧以上となった場合に、前記ゲートに順バイアスを印加することを特徴とする半導体電力変換装置（構成１４）を構成する。
【発明の効果】
【００３３】
以上説明したように、本発明によればピーク電圧を抑制することができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、スナバ回路を省略することによりスナバ損失がなくなり、電力変換装置の小形化，高効率化および低コスト化を達成した半導体電力変換装置を提供できる。
【００３４】
また、本発明によればピーク電圧の抑制効果を高めることができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、さらに設定電圧への収束速度を早めることができるのでスイッチング周波数を高く設定した半導体電力変換装置が実現できる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態を図面を用いて説明する。
【００３６】
図１，図２および図３は、本発明の第１の実施の形態を示す図である。
【００３７】
図１は、主回路のアーム単位での構成を示している。この図１に示すように、本実施形態では、絶縁ゲートトランジスタ１に逆並列ダイオード２が接続され、ゲート抵抗３にはトランジスタ４，５ａが接続されている。そしてこれらトランジスタ４，５ａにはオンおよびオフ指令が制御回路６より出される。また、バイアスを設けるための電源７，８を備えている。絶縁ゲートトランジスタ１のコレクタ電極Ｃと電源８の負極側については抵抗器９および抵抗器１０からなる直列体を接続している。抵抗器９および抵抗器１０にて分圧された絶縁ゲートトランジスタ１のコレクタ電極Ｃと電源８の負極間の電圧は、コンプリメンタリ接続されたトランジスタ１１およびトランジスタ１２により伝達され、トランジスタ５ａのコレクタに接続されている。
【００３８】
上図のように構成された本実施の形態の作用を、図２および図３を用いて説明する。図２は、絶縁ゲートトランジスタ１がターンオフした際のコレクタ電流Ｉｃとコレクタ−エミッタ間電圧ＶCEおよび図１に示したＶｇを示している。制御回路６によりオン信号が出力されている場合、トランジスタ４がオンしており、ゲート抵抗３を介して絶縁ゲートトランジスタ１のゲート端子には電源７の電圧を印加され、絶縁ゲートトランジスタ１はオン状態である。オン状態のとき、絶縁ゲートトランジスタのＶCEはほぼ０Ｖであることから、コンプリメンタリ接続されたトランジスタ１１と１２からの出力はほぼ電源電圧８の負極側電圧となる。この状態から、制御回路６がオフ信号を出力するとトランジスタ４はオフし、トランジスタ５ａがオンする。これにより、絶縁ゲートトランジスタ１のゲート電極にはゲート抵抗３を介して、コンプリメンタリを構成したトランジスタ１１と１２の出力電圧である、電源８の負極側電圧と同等の逆バイアス電圧が印加されることとなる。この逆バイアス電圧により絶縁ゲートトランジスタ１のゲート−エミッタ間のゲート電荷が引き抜かれることとなる。ゲート電荷が引き抜かれた絶縁ゲートトランジスタ１のＶCEは上昇を始める。このときゲート電極の電圧も、ＶCEを抵抗器９および１０により分圧した電圧にしたがって上昇することとなる。あらかじめ設定されたＶCEの電圧にてＶｇが０Ｖ近傍となるように抵抗器９および抵抗器１０の分圧比をさだめておくことにより、ＶCEが設定電圧以上となるとＶCEに応じた順バイアス電圧をゲート電極へ印加し、絶縁ゲートトランジスタ１はコレクタ−エミッタ間のインピーダンス変化率が低くさせる。これによりＶCEのピーク電圧を抑制する。ＶCEのピーク電圧が設定電圧近傍に収束してくると、
Ｖｇも０Ｖ近傍へ収束させる。
【００３９】
図３は、ＶCEとＶｇの関係を示したものである。Ｖｇが０となる横軸上とＶCEが交わったところが、ＶCEの設定電圧である。このようにＶｇはＶCEの電圧にほぼ比例させている。本実施形態によれば、絶縁ゲートトランジスタ１のＶCEが設定電圧以上となった場合に、ＶCEに応じたＶｇにより、ピーク電圧を抑制することができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、スナバ回路を不要もしくは低容量化した、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００４０】
図４および図５は，本発明の第２の実施の形態を示す。
【００４１】
図４，図５および後述の各実施形態を示す図において前記図１における回路素子と同等ないし均等なものは、前記と同一符号を以って示し、重複した説明を省略する。
【００４２】
図４は、主回路のアーム単位での構成を示している。本実施形態では、絶縁ゲートトランジスタ１のコレクタと電源８の負側電極間を分圧する、上記第１の実施の形態と同様の構成の検出回路にて検出された電圧は、比較器１５にて抵抗器１３と抵抗器１４にて分圧された基準電圧値と比較される。検出電圧が基準電圧以下の場合、比較器１５はトランジスタ１６をオフさせ、トランジスタ１７をオンさせることによりＶｇｅ電源８の電圧相当の逆バイアス電圧とする。また、検出電圧が基準電圧以上である場合、比較器１５は検出電圧に応じた電圧を出力し、コンプリメンタリを構成したトランジスタ１６およびトランジスタ１７も同様の電圧を出力する。ここで、基準電圧をＶCEの設定電圧相当とした場合、ＶCEが設定電圧以上になったときのみＶｇをＶCEに応じた順電圧を印加できる。
【００４３】
上述のように構成された本実施形態の作用を、図５および図６を用いて説明する。図５は、絶縁ゲートトランジスタ１がターンオフした際のコレクタ電流Ｉｃとコレクタ−エミッタ間電圧ＶCEおよび図４に示したＶｇを示している。制御回路６によりオン信号が出力されている場合、トランジスタ４がオンしており、ゲート抵抗３を介して絶縁ゲートトランジスタ１のゲート端子には電源７の電圧を印加され、絶縁ゲートトランジスタ１はオン状態である。オン状態のとき、絶縁ゲートトランジスタのＶCEはほぼ０Ｖであることから、コンプリメンタリ接続されたトランジスタ１１と１２からの出力はほぼ電源電圧８の負極側電圧となる。この状態から、制御回路６がオフ信号を出力するとトランジスタ４はオフし、トランジスタ５ａがオンする。このとき、抵抗器９および抵抗器１０で分圧された電圧値は、抵抗器１３および抵抗器１４による基準電圧以下であるので、比較器１５はトランジスタ１７をオンさせて、Ｖｇを電源８の負極側電圧と同等の逆バイアス電圧とする。この逆バイアス電圧により絶縁ゲートトランジスタ１のゲート−エミッタ間のゲート電荷が引き抜かれることとなる。ゲート電荷が引き抜かれた絶縁ゲートトランジスタ１の
ＶCEは上昇を始める。ＶCEの上昇に伴って、抵抗器９および抵抗器１０の分圧値も上昇することとなるが、抵抗器１３および抵抗器１４による基準電圧以下である状態では、Ｖｇは電源８の電圧相当の逆バイアス電圧となる。さらにＶCEが上昇し基準電圧以上となった場合、比較器１５によりＶｇはＶCEに応じた順バイアス電圧とし、絶縁ゲートトランジスタ１はコレクタ−エミッタ間のインピーダンス変化率が低くさせる。これによりＶCEのピーク電圧を抑制する。ＶCEのピーク電圧が設定電圧近傍に収束してくると、Ｖｇも０Ｖ近傍へ収束させる。図７は、ＶCEとＶｇの関係を示したものである。ＶｇはＶCEの設定電圧以下では、ほぼ電源８の電圧相当の逆バイアス電圧となり、ＶCEが設定電圧以上でＶｇが０Ｖ以上に切り替わる。ＶCEが設定電圧以上では、Ｖｇはほぼ比例した電圧値となる。本実施形態によれば、絶縁ゲートトランジスタ１のＶCEが設定電圧以上となった場合に、
ＶCEに応じたＶｇにより、ピーク電圧を抑制することができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、ＶCEが設定電圧以下ではＶｇを逆バイアス電圧とすることにより、誤点弧などのノイズにより誤動作が発生しにくいようにノイズ耐量を高くし、スナバ回路を不要もしくは低容量化した、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００４４】
図７は、本発明の第３の実施の形態を示す。図７は、主回路のアーム単位での構成を示している。本実施形態では、絶縁ゲートトランジスタ１のコレクタと電源８の負側電極間を分圧する、上記第１の実施の形態と同様の構成の検出回路にて検出された電圧によりコンプリメンタリ接続したトランジスタ４とトランジスタ５ａを駆動する。トランジスタ４と並列にトランジスタ１８と抵抗器１９からなる直列体が並列に接続され、制御回路６により駆動されている。また、トランジスタ５ａと直列に制御回路６により駆動されるトランジスタ２０が接続されている。すなわち、分圧された電圧に応じてゲート電圧を調整するトランジスタ４と制御回路６により駆動されるトランジスタ１８は、論理回路のＯＲの関係となる。さらに、分圧された電圧に応じたＶｇを調整するトランジスタ５ａと制御回路６により駆動されるトランジスタ２０は、論理回路のＡＮＤの関係となる。これにより、絶縁ゲートトランジスタ１をオンさせるさいに最適なゲート抵抗１９を選定することができ、ターンオン損失を低減することができる。さらに、ＶCEに応じたＶｇを出力する際には、トランジスタ４は直接絶縁ゲートトランジスタ１のゲートに接続されることにより、Ｖｇの変化に対するＶCEの制御をよりはやくすることができる。本実施形態によれば、ＶCEに応じたゲート電圧を出力するトランジスタと、通常のターンオンするためのスイッチを別個にもうけることによって、通常のターンオン動作による絶縁ゲートトランジスタ１の損失を低減することができるとともに、絶縁ゲートトランジスタ１のＶCEが設定電圧以上となった場合のＶCEに応じたＶｇによるピーク電圧を抑制効果を高めることができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、スナバ回路を不要もしくは低容量化した、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００４５】
図８および図９は、本発明の第４の実施の形態を示す。図８は、主回路のアーム単位での構成を示している。本実施形態では、コンプリメンタリ接続されたトランジスタ１１と１２の出力電圧によりＶｇを制御するといった、上記第１の実施の形態と同様の構成で絶縁ゲートトランジスタ１のピーク電圧を抑制する。このとき、抵抗器９と直列にツェナーダイオード２１を接続することにより、ＶCE設定電圧近傍でのＶｇの変化率を大きくさせている。これは、ツェナーダイオードのアバランシェ電圧をＶ１とすると、電源８の電圧をＶ１加算したことと等価となる。また、電圧源をツェナーダイオードの代わりに抵抗器９に直列にいれることも可能である。これにより、電源の電圧をＶ２とすると、電圧８の電圧にＶ２を加算したことと等価となる。
【００４６】
上述のように構成された本実施形態の作用を、図９を用いて説明する。図９は、ＶCEとＶｇの関係を示したものである。Ｖｇが０となる横軸上とＶCEが交わったところが、ＶCEの設定電圧である。ツェナーダイオードにより電源８の電圧がＶ１増加したことと等価となり、ＶCE設定電圧近傍でのＶｇの変化率が高くなっている。一般に絶縁ゲートトランジスタのＶｇｅのしきい値（３〜６Ｖ）以下では、Ｉｃはほとんど流すことができず、ピークを抑制するためインピーダンスを下げる効果は少ない。そこで、ＶCEの設定値近傍の
ＶCEに対するＶｇの変化率を高くすることにより設定電圧への収束を早めることができる。本実施形態によれば、絶縁ゲートトランジスタ１のＶCEが設定電圧以上となった場合のＶCEに応じたＶｇによるピーク電圧の抑制効果を高めることができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、さらに設定電圧への収束速度を早めることができるのでスイッチング周波数を高くすることが可能になる。そして、スナバ回路を不要もしくは低容量化した、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００４７】
図１０および図１１は、本発明の第５の実施の形態を示す。図１０は、主回路のアーム単位での構成を示している。本実施形態では、抵抗器９と直列にツェナーダイオード２１を直列接続した、上記第４の実施の形態と同様の構成で、このツェナーダイオードを並列にコンデンサ２２を接続している。コンデンサ２２を接続することにより、ターンオフ後のＶCEが立ち上がるさいにツェナーダイオード２１はコンデンサ２２の充電によりアバランシェ電圧にすぐには達することができない。そのため、分圧された絶縁ゲートトランジスタのコレクタおよび電源８の分圧値はツェナーダイオード２１のアバランシェした状態のＶCE設定電圧以下で、Ｖｇを順バイアス電圧とすることとなる。コンデンサ２２は徐々に充電するため、ＶCEとＶｇの関係は変化し、ツェナーダイオード２１がアバランシェできる電圧まで充電した時点でＶCEが所定の設定電圧となり安定する。コンデンサ２２の容量を適当に選定することにより、ピーク電圧を抑制する効果を高めることができる。
【００４８】
上述のように構成された本実施形態の作用を、図１１を用いて説明する。
【００４９】
図１１は、ＶCEとＶｇの関係を示したものである。Ｖｇが０となる横軸上とＶCEが交わったところが、ＶCEの設定電圧である。ＶCEが立ち上がり始めたときは、コンデンサ２２には電荷が蓄積されておらず、ツェナーダイオードの電圧は０Ｖである。これにより、当初のＶCE設定電圧は所定のＶCEよりも低い電圧とした状態と等価となる。コンデンサ２２は徐々にツェナーダイオード２１の電圧まで充電する。これに伴って、ＶCEの設定電圧も徐々に上昇することとなり、本来の所定の設定電圧まで達する。絶縁ゲートトランジスタ１のインピーダンスは、ＶCEを検出してからＶｇを制御するまでの遅れや、Ｖｇの変化に対しての遅れが若干あるためＶCE立ち上がり時の設定電圧を低めに抑えることによりピーク抑制効果が高くなる。本実施形態によれば、回路の動作遅れや絶縁ゲートトランジスタ１のＶｇに対する反応の遅れを補償する形で、ｄｖ／ｄｔが高い場合でも絶縁ゲートトランジスタ１のＶCEが設定電圧以上となった場合のＶCEに応じたＶｇによるピーク電圧を抑制効果を高めることができ、スナバ回路を不要もしくは低容量化した、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００５０】
図１２，図１３および図１４は、本発明の第６の実施の形態を示す。
【００５１】
図１２は、主回路のアーム単位での構成を示している。本実施形態では、絶縁ゲートトランジスタ１のコレクタと電源８の負極側を分圧した、上記第１の実施の形態と同様の構成で、分圧するための抵抗器１０を１０ａと１０ｂに分割し、１０ｂにはスイッチ２３を並列に接続したものである。絶縁ゲートトランジスタ１がターンオフした直後は、スイッチ２３はオフの状態にあり、抵抗器９および抵抗器１０ａ，１０ｂによるＶCE設定電圧は、所定の状態にある。ターンオフによるピーク電圧が電源電圧まで収束したのちに、スイッチ２３がオンすることにより、抵抗器１０ｂは短絡する。これによりＶCEに対する設定電圧が高めに変更されることとなる。ＶCE設定電圧が高めに設定されることにより、Ｖｇは数Ｖの逆バイアス電圧となり、誤点弧などに対するノイズ耐量を高めることができる。
【００５２】
上述のように構成された本実施形態の作用を、図１３および図１４を用いて説明する。図１３は、ＶCEとＶｇの関係を示したものである。ターンオフ直後は図１３の（１）の
ＶCEとＶｇの関係にあり、ピーク電圧は電源電圧である設定電圧に収束することとなる。ＶCEが電源電圧に収束してから、所定の時間経過後にスイッチ２３をオンさせることにより、ＶCEとＶｇの関係を図１３の（２）のようにすることができる。このとき、ＶCEは電源電圧で安定しているためＶｇのみが数Ｖさがることとなり、数Ｖの逆バイアス電圧が印加できることとなる。図１４は、ＶCEが設定電圧に収束したのち、スイッチ２３がオンすることにより数Ｖの逆バイアス電圧が印加される状態を示す。本実施形態によれば、複雑な回路を必要とせずに絶縁ゲートトランジスタのオフ期間中の誤点弧がおきにくいようにノイズ耐量を高くし、スナバ回路を不要もしくは低容量化した、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００５３】
図１５は、本発明の第７の実施の形態を示す。
【００５４】
図１５は、同時にオンまたはオフするｎ個の絶縁ゲートトランジスタが直列接続された主回路のアーム単位での構成を示している。本実施形態では、ここの絶縁ゲートトランジスタ１１〜１ｎは、コレクタと電源８１〜８ｎの負極側を分圧した上記第１の実施の形態と同様の構成となっている。制御回路６１〜６ｎにより、同時にオフする絶縁ゲートトランジスタ１１〜１ｎは、それぞれが第１の実施の形態と同様にピーク電圧を抑制する。また、それぞれがピーク電圧から設定されたＶCEへ収束するため、ＶCEの設定値を、直流電源電圧を直列接続されたｎ個で均等に分担した電圧とすることにより、電源電圧を均等に分圧することができる。一般に、直列接続された絶縁ゲートトランジスタはそれぞれが、対地静電容量が異なり、回路特性や素子特性が異なるため、電圧を均等化するためスナバ回路やゲートタイミング調整が必要であった。しかし本実施形態によれば、ここの絶縁ゲートトランジスタが個々にピーク電圧を抑制するとともに、所定のＶCEへ収束することにより電源電圧の均等分担を行なうことができ、それにともなって半導体素子の電圧利用率を高めることができるとともに、所定のＶCEへ収束することから、スナバ回路を不要もしくは低容量化し、回路や素子の選定や微調整を不要とした、高効率かつ小型化した半導体電力変換装置の提供が可能となる。
【００５５】
また、この図１５ではアームを構成する回路を第１の実施の形態と同様の構成としているが、この第１の実施の形態以外にも前述した実施の形態の回路をアームを構成する回路として適用できることは言うまでもない。
【図面の簡単な説明】
【００５６】
【図１】本発明に係わる絶縁ゲートトランジスタを用いた半導体電力変換装置の第１の実施の形態を示す回路図である。
【図２】上記第１の実施の形態においてターンオフ時のＶCEピーク電圧をＶCEに応じたＶｇにより抑制することを説明するための図である。
【図３】上記第１の実施の形態においてＶCEとＶｇの関係を説明するための図である。
【図４】本発明の第２の実施の形態を示す回路図である。
【図５】上記第２の実施の形態においてターンオフ時のＶCEピーク電圧をＶCEに応じたＶｇにより抑制することを説明するための図である。
【図６】上記第２の実施の形態においてＶCEとＶｇの関係を説明するための図である。
【図７】本発明の第３の実施の形態を示す回路図である。
【図８】本発明の第４の実施の形態を示す回路図である。
【図９】上記第４の実施の形態においてＶCEとＶｇの関係を説明するための図である。
【図１０】本発明の第５の実施の形態を示す回路図である。
【図１１】上記第５の実施の形態においてＶCEとＶｇの関係を説明するための図である。
【図１２】本発明の第６の実施の形態を示す回路図である。
【図１３】上記第６の実施の形態においてＶCEとＶｇの関係を説明するための図である。
【図１４】上記第２の実施の形態においてターンオフ時のＶCEピーク電圧をＶCEに応じたＶｇにより抑制することを説明するための図である。
【図１５】本発明の第７の実施の形態を示す回路図である。
【符号の説明】
【００５７】
１，１１〜１ｎ…絶縁ゲートトランジスタ（ＩＧＢＴ）、２，２１〜２ｎ…逆並列ダイオード、３，３１〜３ｎ，１９…ゲート抵抗、４，４１〜４ｎ…トランジスタ（第１のスイッチ）、５ａ，５ａ１〜５ａｎ…トランジスタ（第２のスイッチ）、５ｂ，５ｂ１〜
５ｂｎ…ダイオード、６，６１〜６ｎ…制御回路、７，７１〜７ｎ，８，８１〜８ｎ…電源（電圧源）、９，９１〜９ｎ，１０，１０１〜１０ｎ，１０ａ，１０ｂ，１３，１４，２４…抵抗器、１１，１１１〜１１ｎ，１２，１２１〜１２ｎ，１６，１７…トランジスタ、１５…比較器、１８…トランジスタ（第３のスイッチ）、２０…トランジスタ（第４のスイッチ）、２１，２５…ツェナーダイオード、２２…コンデンサ、２３…スイッチ、２６…分圧抵抗。
【特許請求の範囲】
【請求項１】
ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子を有し、
前記半導体素子のコレクタとエミッタ間電圧に応じてゲート電圧を制御することを特徴とする半導体電力変換装置。
【請求項１】
ゲート状態に応答してコレクタとエミッタ間の電流を制御する半導体素子を有し、
前記半導体素子のコレクタとエミッタ間電圧に応じてゲート電圧を制御することを特徴とする半導体電力変換装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００６−７４９９４（Ｐ２００６−７４９９４Ａ）
【公開日】平成１８年３月１６日（２００６．３．１６）
【国際特許分類】
【出願番号】特願２００５−３０５１５９（Ｐ２００５−３０５１５９）
【出願日】平成１７年１０月２０日（２００５．１０．２０）
【分割の表示】特願平１１−３１４７３４の分割
【原出願日】平成１１年１１月５日（１９９９．１１．５）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成１８年３月１６日（２００６．３．１６）
【国際特許分類】
【出願日】平成１７年１０月２０日（２００５．１０．２０）
【分割の表示】特願平１１−３１４７３４の分割
【原出願日】平成１１年１１月５日（１９９９．１１．５）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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