周波数シンセサイザ
【課題】不要波成分の出力を抑圧することができる周波数シンセサイザを得ることを目的とする。
【解決手段】不要波抑圧回路１０が、クロック信号源１により生成されたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ２に応じた波形のアナログ信号Ｂ２を生成して、そのアナログ信号Ｂ２をクロック周波数ｆｃｋで９０度の位相量だけシフトし、位相シフト後のアナログ信号Ｂ２とＭＮ−ＤＡＣ３から出力されたアナログ信号Ｂ１を合成する。
【解決手段】不要波抑圧回路１０が、クロック信号源１により生成されたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ２に応じた波形のアナログ信号Ｂ２を生成して、そのアナログ信号Ｂ２をクロック周波数ｆｃｋで９０度の位相量だけシフトし、位相シフト後のアナログ信号Ｂ２とＭＮ−ＤＡＣ３から出力されたアナログ信号Ｂ１を合成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、無線通信装置などに用いられる周波数シンセサイザであって、不要波成分を抑圧することが可能な周波数シンセサイザに関するものである。
【背景技術】
【０００２】
図１３は以下の非特許文献１に開示されている周波数シンセサイザを示す構成図であり、図１３の周波数シンセサイザは、以下の非特許文献２に開示されているマルチナイキストＤ／Ａ変換回路（以下、「ＭＮ−ＤＡＣ」と称する）１０４を実装している。
以下、図１３の周波数シンセサイザの処理内容を説明する。
【０００３】
位相アキュムレータ（以下、「位相ＡＣＣ」と称する）１０２は、中間周波数ｆｄを決めるＬビットの制御信号ｋを入力すると、クロック信号源１０１から出力されるクロック周波数ｆｃｋのクロック信号に同期して、その制御信号ｋを累積加算し、その制御信号ｋの累積加算値である位相データθをメモリ１０３に出力する。
ただし、その累積加算値が上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【０００４】
メモリ１０３は、位相データθに対応する正弦波（または、余弦波）の振幅データＡを格納しており、位相ＡＣＣから位相データθを受けると、その位相データθをアドレスとして、その位相データθに対応する正弦波の振幅データＡをＭＮ−ＤＡＣ１０４に出力する。
ＭＮ−ＤＡＣ１０４は、メモリ１０３から正弦波の振幅データＡを受けると、クロック信号源１０１から出力されるクロック周波数ｆｃｋのクロック信号に同期して、その振幅データＡに応じた電圧波形のアナログ信号を外部に出力する。
【０００５】
ここで、図１４（ａ）はＭＮ−ＤＡＣ１０４から出力される電圧波形を示しており、クロック信号の前半分の周期においては、振幅データＡに応じた電圧波形となり、後半分の周期においては、その振幅データＡの符号を反転した電圧波形となる。
このような時間波形のスペクトルは、図１４（ｂ）に示すようなものとなり、クロック周波数ｆｃｋに対する離調周波数±ｆｄにおいて、ほぼ同レベルの信号が現れる。
図１４（ｂ）の例では、クロック周波数ｆｃｋに対して下側波の信号を所望波（周波数ｆｃｋ−ｆｄ）とし、上側波の信号を不要波（周波数ｆｃｋ＋ｆｄ）としている。
【０００６】
なお、ＭＮ−ＤＡＣ１０４から出力される電圧波形（図１４（ａ）の電圧波形）は、一般的なＤ／Ａ変換器（以下、「ＤＡＣ」と称する）から出力される図１５（ａ）に示すような時間波形（周波数ｆｄ）と、図１５（ｂ）に示すようなデューティ比５０％の矩形波（周波数ｆｃｋ）との乗算結果に等しい。
一般的なＤＡＣを用いている周波数シンセサイザの出力波形を正弦波に見なせるとすると、ＭＮ−ＤＡＣ１０４から出力される時間波形ｆｏは、下記の式（１）で表すことができる。
【０００７】
ｆｏ
＝ｓｉｎ（２πｆｄｔ）・（２／π）
・（ｓｉｎ(２πｆｃｋt)＋ｓｉｎ(３・２πｆｃｋt)／３＋…）
（１）
クロック周波数ｆｃｋ近傍の周波数成分のみを考慮すると、時間波形ｆｏは、下記の式（２）のように近似される。
ｆｏ
≒ｓｉｎ（２πｆｄｔ）・（２／π）・ｓｉｎ(２πｆｃｋt)
＝（１／π）・｛ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ）−ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ）｝
（２）
式（２）より、クロック周波数ｆｃｋに対する離調周波数±ｆｄに、同レベルの信号が現れることが分かる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Ｊ．Ｔｉｅｒｎｅｙ、“Ａ Ｄｉｇｉｔａｌ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ、” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｕｄｉｏ ａｎｄ Ｅｌｅｃｔｒｏａｃｏｕｓｔｉｃｓ、Ｖｏｌ．ＡＵ−１９、Ｎｏ．１、ｐｐ．４８〜５７、１９７１．
【非特許文献２】Ｓ．Ｙ．−Ｓ Ｃｈｅｎ、Ｋ．Ｎａｍ−Ｓｅｏｇ ａｎｄ Ｊ．Ｍ．Ｒａｂａｅｙ、“ｍｕｌｔｉ−ｍｏｄｅ ｓｕｂ−Ｎｙｑｕｉｓｔ ｒａｔｅ ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ ｃｏｎｖｅｒｓｉｏｎ ｆｏｒ ｄｉｒｅｃｔ ｗａｖｅｆｏｒｍ ｓｙｎｔｈｅｓｉｓ、”ＩＥＥＥ Ｗｏｒｋｓｈｏｐ ｏｎ Ｓｉｇｎａｌ Ｐｒｏｃｅｅｄｉｎｇ Ｓｙｓｔｅｍｓ、ｐｐ．１１２−１１７、Ｏｃｔ．２００８．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の周波数シンセサイザは以上のように構成されているので、中間周波数ｆｄを小さな値に設定すると、所望波（周波数ｆｃｋ−ｆｄ）と不要波（周波数ｆｃｋ＋ｆｄ）の周波数間隔が狭くなる。そのため、フィルタによる不要波の抑圧が困難となる課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、不要波成分の出力を抑圧することができる周波数シンセサイザを得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係る周波数シンセサイザは、クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、クロック信号源により生成されたクロック信号に同期して、デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力するマルチナイキストＤ／Ａ変換回路とを設け、不要波抑圧手段が、クロック信号源により生成されたクロック信号に同期して、デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を生成し、そのアナログ信号とマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号を合成するようにしたものである。
【発明の効果】
【００１２】
この発明によれば、クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、クロック信号源により生成されたクロック信号に同期して、デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力するマルチナイキストＤ／Ａ変換回路とを設け、不要波抑圧手段が、クロック信号源により生成されたクロック信号に同期して、デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を生成し、そのアナログ信号とマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号を合成するように構成したので、不要波成分の出力を抑圧することができる効果がある。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１による周波数シンセサイザを示す構成図である。
【図２】この発明の実施の形態２による周波数シンセサイザを示す構成図である。
【図３】この発明の実施の形態２による他の周波数シンセサイザを示す構成図である。
【図４】この発明の実施の形態２による他の周波数シンセサイザを示す構成図である。
【図５】この発明の実施の形態３による周波数シンセサイザを示す構成図である。
【図６】ＭＮ−ＤＡＣに入力される振幅信号、クロック信号及び出力電圧の関係を示す説明図である。
【図７】この発明の実施の形態３による他の周波数シンセサイザを示す構成図である。
【図８】この発明の実施の形態３による他の周波数シンセサイザを示す構成図である。
【図９】この発明の実施の形態４による周波数シンセサイザのデジタル振幅データ生成回路を示す構成図である。
【図１０】この発明の実施の形態４による周波数シンセサイザのデジタル振幅データ生成回路を示す構成図である。
【図１１】この発明の実施の形態５による周波数シンセサイザのデジタル振幅データ生成回路を示す構成図である。
【図１２】この発明の実施の形態５による周波数シンセサイザのデジタル振幅データ生成回路を示す構成図である。
【図１３】非特許文献１に開示されている周波数シンセサイザを示す構成図である。
【図１４】（ａ）はＭＮ−ＤＡＣから出力される電圧波形を示し、（ｂ）はＭＮ−ＤＡＣを用いた場合の時間波形のスペクトルを示す説明図である。
【図１５】（ａ）はＤＡＣから出力される電圧波形を示し、（ｂ）はデューティ比５０％の矩形波を示す説明図である。
【発明を実施するための形態】
【００１４】
実施の形態１．
図１はこの発明の実施の形態１による周波数シンセサイザを示す構成図である。
図１において、クロック信号源１はクロック周波数ｆｃｋのクロック信号を生成する信号源である。
ただし、この実施の形態１の周波数シンセサイザから出力されるアナログ信号の周波数は、クロック周波数ｆｃｋに依存しないので、クロック信号源１は固定周波数を生成する水晶発振器であっても、周波数を可変できる周波数シンセサイザであってもよい。
【００１５】
デジタル振幅データ生成回路２はクロック信号源１からクロック周波数ｆｃｋのクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋ（Ｌビット）を累積加算することで、その累積加算値に対応する振幅を有する振幅信号Ａ１（振幅が周期的に変化する第１のデジタル信号）を生成するとともに、その振幅信号Ａ１と中間周波数ｆｄで９０度の位相差を有する振幅信号Ａ２（第２のデジタル信号）を生成する回路である。
ただし、累積加算値は上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００１６】
ＭＮ−ＤＡＣ３はクロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１に応じた電圧波形のアナログ信号Ｂ１を不要波抑圧回路１０に出力する。
即ち、ＭＮ−ＤＡＣ３は、図１４に示すように、クロック信号の前半分の周期においては、その振幅データＡ１に応じた電圧波形のアナログ信号を出力し、後半分の周期においては、その振幅データＡ１の符号を反転した電圧波形のアナログ信号を出力する。
なお、ＭＮ−ＤＡＣ３はマルチナイキストＤ／Ａ変換回路を構成している。
【００１７】
不要波抑圧回路１０はクロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ２に応じた電圧波形のアナログ信号Ｂ２を生成して、そのアナログ信号Ｂ２をクロック周波数ｆｃｋで９０度の位相量だけシフトし、位相シフト後のアナログ信号Ｂ２とＭＮ−ＤＡＣ３から出力されたアナログ信号Ｂ１を合成し、その合成信号を外部に出力する回路である。
なお、不要波抑圧回路１０は不要波抑圧手段を構成している。
【００１８】
次に動作について説明する。
デジタル振幅データ生成回路２は、クロック信号源１からクロック周波数ｆｃｋのクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋ（Ｌビット）を累積加算することで、その累積加算値に対応する振幅を有する振幅信号Ａ１として、例えば、周波数ｆｄの正弦波を生成する。
また、デジタル振幅データ生成回路２は、その振幅信号Ａ１と中間周波数ｆｄで９０度の位相差を有する振幅信号Ａ２として、例えば、周波数ｆｄの余弦波を生成する。
なお、デジタル振幅データ生成回路２は、その累積加算値が上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００１９】
ＭＮ−ＤＡＣ３は、デジタル振幅データ生成回路２が周波数ｆｄの正弦波である振幅信号Ａ１を生成すると、図１４に示すように、その振幅信号Ａ１に応じた電圧波形のアナログ信号Ｂ１を不要波抑圧回路１０に出力する。
ここで、アナログ信号Ｂ１は、下記の式（３）で近似される。
Ｂ１
≒ｓｉｎ（２πｆｄｔ）・（２／π）・ｓｉｎ(２πｆｃｋt)
＝（１／π）・｛ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ）
−ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ）｝
（３）
【００２０】
不要波抑圧回路１０は、デジタル振幅データ生成回路２が周波数ｆｄの余弦波である振幅信号Ａ２を生成すると、図１４に示すように、その振幅信号Ａ２に応じた電圧波形のアナログ信号Ｂ２を生成し、そのアナログ信号Ｂ２をクロック周波数ｆｃｋで９０度の位相量だけシフトする。
位相シフト後のアナログ信号Ｂ２は、下記の式（４）で近似される。
Ｂ２
≒ｃｏｓ（２πｆｄｔ）・（２／π）・ｃｏｓ(２πｆｃｋt)
＝（１／π）・｛ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ）
＋ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ）｝
（４）
【００２１】
不要波抑圧回路１０は、ＭＮ−ＤＡＣ３から出力されたアナログ信号Ｂ１と位相シフト後のアナログ信号Ｂ２を合成（加算又は減算）し、その合成信号を外部に出力する。
アナログ信号Ｂ１とアナログ信号Ｂ２の加算を行う場合、出力信号の時間波形ｆｏは下記の式（５）のようになる。
ｆｏ＝Ｂ２＋Ｂ１
＝（２／π）・ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ） （５）
アナログ信号Ｂ１とアナログ信号Ｂ２の減算を行う場合、出力信号の時間波形ｆｏは下記の式（６）のようになる。
ｆｏ＝Ｂ２−Ｂ１
＝（２／π）・ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ） （６）
【００２２】
不要波抑圧回路１０において、アナログ信号Ｂ１とアナログ信号Ｂ２の加算処理又は減算処理を行うことで、クロック周波数ｆｃｋに対する下側波の信号又は上側波の信号を抑圧することができる。
即ち、下側波の信号を所望波とする場合には、加算処理を行えば、式（５）に示す通り、不要波である上側波の信号を抑圧することができる。
逆に、上側波の信号を所望波とする場合には、減算処理を行えば、式（６）に示す通り、不要波である下側波の信号を抑圧することができる。
【００２３】
以上で明らかなように、この実施の形態１によれば、クロック信号源１により生成されたクロック信号に同期して、振幅が周期的に変化する振幅信号Ａ１を生成するとともに、その振幅信号Ａ１と９０度の位相差を有する振幅信号Ａ２を生成するデジタル振幅データ生成回路２と、クロック信号源１により生成されたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１に応じた波形のアナログ信号Ｂ１を出力するＭＮ−ＤＡＣ３とを設け、不要波抑圧回路１１が、クロック信号源１により生成されたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ２に応じた波形のアナログ信号Ｂ２を生成して、そのアナログ信号Ｂ２をクロック周波数ｆｃｋで９０度の位相量だけシフトし、位相シフト後のアナログ信号Ｂ２とＭＮ−ＤＡＣ３から出力されたアナログ信号Ｂ１を合成するように構成したので、中間周波数ｆｄの値に依らずに、不要波成分を抑圧することができる効果を奏する。
【００２４】
実施の形態２．
図２はこの発明の実施の形態２による周波数シンセサイザを示す構成図である。
図２において、クロック信号源１はクロック周波数ｆｃｋのクロック信号を生成する信号源である。
ただし、この実施の形態２の周波数シンセサイザから出力されるアナログ信号の周波数は、クロック周波数ｆｃｋに依存しないので、クロック信号源１は固定周波数を生成する水晶発振器であっても、周波数を可変できる周波数シンセサイザであってもよい。
【００２５】
デジタル振幅データ生成回路２はクロック信号源１からクロック周波数ｆｃｋのクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋ（Ｌビット）を累積加算することで、その累積加算値に対応する振幅を有する振幅信号Ａ１（振幅が周期的に変化する第１のデジタル信号）を生成するとともに、その振幅信号Ａ１と中間周波数ｆｄで９０度の位相差を有する振幅信号Ａ２（第２のデジタル信号）を生成する回路である。
ただし、累積加算値は上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００２６】
ＭＮ−ＤＡＣ３はクロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１に応じた電圧波形のアナログ信号を移相回路５に出力する。
即ち、ＭＮ−ＤＡＣ３は、図１４に示すように、クロック信号の前半分の周期においては、その振幅データＡ１に応じた電圧波形のアナログ信号を出力し、後半分の周期においては、その振幅データＡ１の符号を反転した電圧波形のアナログ信号を出力する。
なお、ＭＮ−ＤＡＣ３は第１のマルチナイキストＤ／Ａ変換回路を構成している。
【００２７】
ＭＮ−ＤＡＣ４はクロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ２に応じた電圧波形のアナログ信号を移相回路６に出力する。
即ち、ＭＮ−ＤＡＣ４は、図１４に示すように、クロック信号の前半分の周期においては、その振幅データＡ２に応じた電圧波形のアナログ信号を出力し、後半分の周期においては、その振幅データＡ２の符号を反転した電圧波形のアナログ信号を出力する。
なお、ＭＮ−ＤＡＣ４は第２のマルチナイキストＤ／Ａ変換回路を構成している。
【００２８】
移相回路５はＭＮ−ＤＡＣ３から出力された振幅信号Ａ１に応じた電圧波形のアナログ信号の位相を第１の位相量（例えば、０度）だけシフトして、位相シフト後の信号Ｂ１を合成回路７に出力する回路である。なお、移相回路５は第１の移相回路を構成している。
移相回路６はＭＮ−ＤＡＣ４から出力された振幅信号Ａ２に応じた電圧波形のアナログ信号の位相を第２の位相量（例えば、クロック周波数ｆｃｋで９０度）だけシフトして、位相シフト後の信号Ｂ２を合成回路７に出力する回路である。なお、移相回路６は第２の移相回路を構成している。
合成回路７は移相回路５から出力された位相シフト後の信号Ｂ１と移相回路６から出力された位相シフト後の信号Ｂ２を合成（加算又は減算）して、その合成信号を外部に出力する回路である。
【００２９】
次に動作について説明する。
デジタル振幅データ生成回路２は、クロック信号源１からクロック周波数ｆｃｋのクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋ（Ｌビット）を累積加算することで、その累積加算値に対応する振幅を有する振幅信号Ａ１として、例えば、周波数ｆｄの正弦波を生成する。
また、デジタル振幅データ生成回路２は、その振幅信号Ａ１と中間周波数ｆｄで９０度の位相差を有する振幅信号Ａ２として、例えば、周波数ｆｄの余弦波を生成する。
なお、デジタル振幅データ生成回路２は、その累積加算値が上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００３０】
ＭＮ−ＤＡＣ３は、デジタル振幅データ生成回路２が周波数ｆｄの正弦波である振幅信号Ａ１を生成すると、図１４に示すように、その振幅信号Ａ１に応じた電圧波形のアナログ信号を移相回路５に出力する。
ＭＮ−ＤＡＣ４は、デジタル振幅データ生成回路２が周波数ｆｄの余弦波である振幅信号Ａ２を生成すると、図１４に示すように、その振幅信号Ａ２に応じた電圧波形のアナログ信号を移相回路６に出力する。
【００３１】
移相回路５は、ＭＮ−ＤＡＣ３から振幅信号Ａ１に応じた電圧波形のアナログ信号を受けると、そのアナログ信号の位相を第１の位相量だけシフトして、位相シフト後の信号Ｂ１を合成回路７に出力する。下記の式（７）は、第１の位相量が０度である場合の信号Ｂ１を示している。
Ｂ１
≒ｓｉｎ（２πｆｄｔ）・（２／π）・ｓｉｎ(２πｆｃｋt)
＝（１／π）・｛ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ）
−ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ）｝
（７）
【００３２】
移相回路６は、ＭＮ−ＤＡＣ４から振幅信号Ａ２に応じた電圧波形のアナログ信号を受けると、そのアナログ信号の位相を第２の位相量だけシフトして、位相シフト後の信号Ｂ２を合成回路７に出力する。下記の式（８）は、第２の位相量が、クロック周波数ｆｃｋで９０度である場合の信号Ｂ２を示している。
Ｂ２
≒ｃｏｓ（２πｆｄｔ）・（２／π）・ｃｏｓ(２πｆｃｋt)
＝（１／π）・｛ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ）
＋ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ）｝
（８）
【００３３】
合成回路７は、移相回路５から位相シフト後の信号Ｂ１を受け、移相回路６から位相シフト後の信号Ｂ２を受けると、その信号Ｂ１と信号Ｂ２を合成（加算又は減算）して、その合成信号を外部に出力する。
信号Ｂ１と信号Ｂ２の加算を行う場合には、合成回路７の出力信号の時間波形ｆｏは下記の式（９）のようになる。
ｆｏ＝Ｂ２＋Ｂ１
＝（２／π）・ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ） （９）
信号Ｂ１と信号Ｂ２の減算を行う場合には、合成回路７の出力信号の時間波形ｆｏは下記の式（１０）のようになる。
ｆｏ＝Ｂ２−Ｂ１
＝（２／π）・ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ） （１０）
【００３４】
合成回路７において、加算処理又は減算処理を行うことで、クロック周波数ｆｃｋに対する下側波の信号又は上側波の信号を抑圧することができる。
即ち、下側波の信号を所望波とする場合には、合成回路７で加算処理を行えば、式（９）に示す通り、不要波である上側波の信号を抑圧することができる。
逆に、上側波の信号を所望波とする場合には、合成回路７で減算処理を行えば、式（１０）に示す通り、不要波である下側波の信号を抑圧することができる。
【００３５】
以上で明らかなように、この実施の形態２によれば、クロック信号源１により生成されたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１に応じた波形のアナログ信号を出力するＭＮ−ＤＡＣ３と、クロック信号源１により生成されたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１と９０度の位相差を有する振幅信号Ａ２に応じた波形のアナログ信号を出力するＭＮ−ＤＡＣ４と、ＭＮ−ＤＡＣ３から出力されたアナログ信号の位相を第１の位相量だけシフトする移相回路５と、第１の位相量と９０度の差がある第２の位相量だけ、ＭＮ−ＤＡＣ４から出力されたアナログ信号の位相をシフトする移相回路６とを設け、合成回路７が、移相回路５により位相がシフトされたアナログ信号と移相回路６により位相がシフトされたアナログ信号を合成するように構成したので、不要波成分の出力を抑圧することができる効果を奏する。即ち、中間周波数ｆｄを小さな値に設定しても、不要波成分を抑圧することができる効果を奏する。
【００３６】
なお、この実施の形態２では、ＭＮ−ＤＡＣ３から合成回路７に至るまでの第１の信号経路に移相回路５を挿入するとともに、ＭＮ−ＤＡＣ４から合成回路７に至るまでの第２の信号経路に移相回路６を挿入するものについて示したが、図３に示すように、第１の信号経路には移相回路５を挿入せずに、第２の信号経路に移相回路６を挿入し、その移相回路６が、第１の信号経路と第２の信号経路間の位相差を９０度に設定するようにしてもよい。
あるいは、図４に示すように、第２の信号経路には移相回路６を挿入せずに、第１の信号経路に移相回路５を挿入し、その移相回路５が、第１の信号経路と第２の信号経路間の位相差を９０度に設定するようにしてもよい。
この場合も、中間周波数ｆｄを小さな値に設定しても、不要波成分を抑圧することができるほか、図２の周波数シンセサイザよりも、移相回路の個数を削減することができるため、周波数シンセサイザの小型化及び低コスト化を図ることができる効果を奏する。
【００３７】
実施の形態３．
図５はこの発明の実施の形態３による周波数シンセサイザを示す構成図であり、図において、図３と同一符号は同一又は相当部分を示すので説明を省略する。
移相回路１１はクロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号の位相を第１の位相量（例えば、０度）だけシフトする回路である。なお、移相回路１１は第１の移相回路を構成している。
移相回路１２は第１の位相量と９０度の差がある第２の位相量（例えば、クロック周波数ｆｃｋで９０度）だけ、クロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号の位相をシフトする回路である。なお、移相回路１２は第２の移相回路を構成している。
【００３８】
ＭＮ−ＤＡＣ１３は移相回路１１により位相が第１の位相量（例えば、０度）だけシフトされたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１に応じた電圧波形のアナログ信号を合成回路７に出力する。なお、ＭＮ−ＤＡＣ１３は第１のマルチナイキストＤ／Ａ変換回路を構成している。
ＭＮ−ＤＡＣ１４は移相回路１２により位相が第２の位相量（例えば、クロック周波数ｆｃｋで９０度）だけシフトされたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ２に応じた電圧波形のアナログ信号を合成回路７に出力する。なお、ＭＮ−ＤＡＣ１４は第２のマルチナイキストＤ／Ａ変換回路を構成している。
【００３９】
次に動作について説明する。
デジタル振幅データ生成回路２は、上記実施の形態１，２と同様に、クロック信号源１からクロック周波数ｆｃｋのクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋ（Ｌビット）を累積加算することで、その累積加算値に対応する振幅を有する振幅信号Ａ１として、例えば、周波数ｆｄの正弦波を生成する。
また、デジタル振幅データ生成回路２は、上記実施の形態１，２と同様に、その振幅信号Ａ１と中間周波数ｆｄで９０度の位相差を有する振幅信号Ａ２として、例えば、周波数ｆｄの余弦波を生成する。
【００４０】
移相回路１１は、クロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号の位相を第１の位相量（例えば、０度）だけシフトする。
移相回路１２は、第１の位相量と９０度の差がある第２の位相量（例えば、クロック周波数ｆｃｋで９０度）だけ、クロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号の位相をシフトする。
【００４１】
ＭＮ−ＤＡＣ１３は、デジタル振幅データ生成回路２が周波数ｆｄの正弦波である振幅信号Ａ１を生成すると、移相回路１１により位相が第１の位相量（例えば、０度）だけシフトされたクロック信号に同期して、その振幅信号Ａ１に応じた電圧波形のアナログ信号を合成回路７に出力する。
ＭＮ−ＤＡＣ１４は、デジタル振幅データ生成回路２が周波数ｆｄの余弦波である振幅信号Ａ２を生成すると、移相回路１２により位相が第２の位相量（例えば、クロック周波数ｆｃｋで９０度）だけシフトされたクロック信号に同期して、その振幅信号Ａ２に応じた電圧波形のアナログ信号を合成回路７に出力する。
【００４２】
ここで、図６はＭＮ−ＤＡＣに入力される振幅信号、クロック信号及び出力電圧の関係を示す説明図である。
振幅データに応じた出力電圧の波形は、図６に示すように、クロック信号の立ち上がりエッジに同期して変化する。
図６（ａ）の例では、時間ｔ０で、振幅信号（Ｄａｔａ１）に応じた電圧波形に変化する。
一方、図６（ｂ）の例では、時間ｔ１で、振幅信号（Ｄａｔａ１）に応じた電圧波形に変化する。
このように、ＭＮ−ＤＡＣ１３が受けるクロック信号とＭＮ−ＤＡＣ１４が受けるクロック信号の間に位相差があると、ＭＮ−ＤＡＣ１３の出力波形とＭＮ−ＤＡＣ１４の出力波形の間にも、同じだけの位相差が生じることになる。
【００４３】
合成回路７は、ＭＮ−ＤＡＣ１３から振幅信号Ａ１に応じた電圧波形のアナログ信号を受け、ＭＮ−ＤＡＣ１４から振幅信号Ａ２に応じた電圧波形のアナログ信号を受けると、上記実施の形態２と同様に、それらのアナログ信号を合成（加算又は減算）して、その合成信号を外部に出力する。
【００４４】
以上で明らかなように、この実施の形態３によれば、クロック信号源１により生成されたクロック信号の位相を第１の位相量（例えば、０度）だけシフトする移相回路１１と、第１の位相量と９０度の差がある第２の位相量（例えば、クロック周波数ｆｃｋで９０度）だけ、クロック信号源１により生成されたクロック信号の位相をシフトする移相回路１２と、移相回路１１により位相がシフトされたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１に応じた波形のアナログ信号を出力するＭＮ−ＤＡＣ１３と、移相回路１２により位相がシフトされたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ２に応じた波形のアナログ信号を出力するＭＮ−ＤＡＣ１４とを設け、合成回路７がＭＮ−ＤＡＣ１３から出力されたアナログ信号とＭＮ−ＤＡＣ１４から出力されたアナログ信号を合成するように構成したので、不要波成分の出力を抑圧することができる効果を奏する。即ち、中間周波数ｆｄを小さな値に設定しても、不要波成分を抑圧することができる効果を奏する。
【００４５】
なお、この実施の形態３では、クロック信号源１からＭＮ−ＤＡＣ１３に至るまでの第１の信号経路に移相回路１１を挿入するとともに、クロック信号源１からＭＮ−ＤＡＣ１４に至るまでの第２の信号経路に移相回路１２を挿入するものについて示したが、図７に示すように、第１の信号経路には移相回路１１を挿入せずに、第２の信号経路に移相回路１２を挿入し、その移相回路１２が、第１の信号経路と第２の信号経路間の位相差を９０度に設定するようにしてもよい。
あるいは、図８に示すように、第２の信号経路には移相回路１２を挿入せずに、第１の信号経路に移相回路１１を挿入し、その移相回路１１が、第１の信号経路と第２の信号経路間の位相差を９０度に設定するようにしてもよい。
この場合も、中間周波数ｆｄを小さな値に設定しても、不要波成分を抑圧することができるほか、図５の周波数シンセサイザよりも、移相回路の個数を削減することができるため、周波数シンセサイザの小型化及び低コスト化を図ることができる効果を奏する。
【００４６】
実施の形態４．
図９はこの発明の実施の形態４による周波数シンセサイザのデジタル振幅データ生成回路２を示す構成図である。
図９において、位相アキュムレータである位相ＡＣＣ２１はクロック信号源１からクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋを累積加算して、その制御信号ｋの累積加算値である位相データθを位相振幅変換回路２２，２３に出力し、その累積加算値が上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００４７】
位相振幅変換回路２２は位相データθに対応する正弦波（または、余弦波）の振幅信号Ａ１を格納しているメモリであり、位相ＡＣＣ２１から位相データθを受けると、その位相データθをアドレスとして、その位相データθに対応する正弦波の振幅信号Ａ１を出力する。なお、位相振幅変換回路２２は第１のデジタル信号出力回路を構成している。
位相振幅変換回路２３は位相データθに対応する余弦波（または、正弦波）の振幅信号Ａ２（振幅信号Ａ１と中間周波数ｆｄで９０度の位相差を有する振幅信号）を格納しているメモリであり、位相ＡＣＣ２１から位相データθを受けると、その位相データθをアドレスとして、その位相データθに対応する余弦波の振幅信号Ａ２を出力する。なお、位相振幅変換回路２３は第２のデジタル信号出力回路を構成している。
【００４８】
次に動作について説明する。
図９のデジタル振幅データ生成回路２は、図１〜図５及び図７，８の周波数シンセサイザに適用される。
デジタル振幅データ生成回路２の位相ＡＣＣ２１は、クロック信号源１からクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋを累積加算して、その制御信号ｋの累積加算値である位相データθを位相振幅変換回路２２，２３に出力する。ただし、その累積加算値が上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００４９】
位相振幅変換回路２２は、位相データθに対応する正弦波（または、余弦波）の振幅信号Ａ１を格納しており、位相ＡＣＣ２１から位相データθを受けると、その位相データθをアドレスとして、その位相データθに対応する正弦波の振幅信号Ａ１を出力する。
位相振幅変換回路２３は、位相データθに対応する余弦波（または、正弦波）の振幅信号Ａ２を格納しており、位相ＡＣＣ２１から位相データθを受けると、その位相データθをアドレスとして、その位相データθに対応する余弦波の振幅信号Ａ２を出力する。
これにより、中間周波数ｆｄで９０度の位相差を有する２つの振幅信号Ａ１，Ａ２を出力することができる。
【００５０】
この実施の形態４では、位相振幅変換回路２２，２３が、位相データθに対応する振幅信号Ａ１，Ａ２を格納しているメモリであるものについて示したが、その位相データθから振幅信号Ａ１，Ａ２を演算によって求める演算回路で、位相振幅変換回路２２，２３を構成してもよい。
【００５１】
また、この実施の形態４では、デジタル振幅データ生成回路２が位相ＡＣＣ２１を１つだけ実装しているものについて示したが、図１０に示すように、位相ＡＣＣ２１と同一の位相ＡＣＣ２１ａ，２１ｂを２つ実装するようにしてもよい。
この場合、位相ＡＣＣ２１ａが第１の位相アキュムレータを構成し、位相ＡＣＣ２１ｂが第２の位相アキュムレータを構成する。
【００５２】
実施の形態５．
上記実施の形態４では、中間周波数ｆｄで９０度の位相差を有する２つの振幅信号Ａ１，Ａ２を出力するために、２種類の位相振幅変換回路２２，２３を実装しているものについて示したが（例えば、位相振幅変換回路２２が正弦波の振幅信号Ａ１を出力し、位相振幅変換回路２３が余弦波の振幅信号Ａ２を出力する）、位相振幅変換回路の種類が増えると、回路の設計・開発に要する負荷が増えるので望ましくない。
そこで、この実施の形態５では、同一種類の位相振幅変換回路３３ａ，３３ｂを実装しても、９０度の位相差を有する２つの振幅信号Ａ１，Ａ２を出力することができるようにしている。
【００５３】
図１１はこの発明の実施の形態５による周波数シンセサイザのデジタル振幅データ生成回路２を示す構成図である。
加算回路３１は位相ＡＣＣ２１から出力された位相データθに位相オフセットデータα（第１の位相オフセットデータ）を加算し、その加算結果である位相データθ１を位相振幅変換回路３３ａに出力する回路である。なお、加算回路３１は第１の加算回路を構成している。
加算回路３２は位相ＡＣＣ２１から出力された位相データθに、その位相オフセットデータαと９０度の差がある位相オフセットデータβ（第２の位相オフセットデータ）を加算し、その加算結果である位相データθ２を位相振幅変換回路３３ｂに出力する回路である。なお、加算回路３２は第２の加算回路を構成している。
【００５４】
位相振幅変換回路３３ａは位相データθ１に対応する正弦波（または、余弦波）の振幅信号Ａ１を格納しているメモリであり、加算回路３１から位相データθ１を受けると、その位相データθ１をアドレスとして、その位相データθ１に対応する正弦波の振幅信号Ａ１を出力する。なお、位相振幅変換回路３３ａは第１のデジタル信号出力回路を構成している。
位相振幅変換回路３３ｂは位相データθ２に対応する正弦波（または、余弦波）の振幅信号Ａ２を格納しているメモリであり、加算回路３２から位相データθ２を受けると、その位相データθ２をアドレスとして、その位相データθ２に対応する正弦波の振幅信号Ａ２を出力する。なお、位相振幅変換回路３３ｂは第２のデジタル信号出力回路を構成している。
【００５５】
次に動作について説明する。
位相ＡＣＣ２１は、上記実施の形態４と同様に、クロック信号源１からクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋを累積加算して、その制御信号ｋの累積加算値である位相データθを出力する。ただし、その累積加算値が上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００５６】
加算回路３１は、位相ＡＣＣ２１から位相データθを受けると、その位相データθに位相オフセットデータαを加算し、その加算結果である位相データθ１を位相振幅変換回路３３ａに出力する。
加算回路３２は、位相ＡＣＣ２１から位相データθを受けると、その位相データθに位相オフセットデータβを加算し、その加算結果である位相データθ２を位相振幅変換回路３３ｂに出力する。
【００５７】
ここで、位相ＡＣＣ２１から出力される位相データθの数値範囲は、０〜２Ｌであり、０〜３６０度に相当する。よって、位相データ量２Ｌ−２（＝２Ｌ／４）は９０度の位相差に相当する。
そこで、この実施の形態５では、位相オフセットデータαと位相オフセットデータβの差を２Ｌ−２とすることで、加算回路３１，３２から出力される位相データθ１，θ２の位相差を９０度（π／２ｒａｄ）としている。
【００５８】
例えば、α＝０、β＝２Ｌ−２とすると、位相振幅変換回路３３ａ，３３ｂから出力される振幅信号Ａ１，Ａ２は、下記のようになる。
Ａ１＝ｓｉｎ（２πｆｄｔ＋α）＝ｓｉｎ（２πｆｄｔ） （１１）
Ａ２＝ｓｉｎ（２πｆｄｔ＋β）＝ｓｉｎ（２πｆｄｔ＋π／２）
＝ｃｏｓ（２πｆｄｔ）
（１２）
これにより、同一の種類の位相振幅変換回路３３ａ，３３ｂを実装しても、中間周波数ｆｄで９０度の位相差を有する２つの振幅信号Ａ１，Ａ２を出力することができることが分かる。
【００５９】
この実施の形態５では、位相振幅変換回路３３ａ，３３ｂが、位相データθ１，θ２に対応する振幅信号Ａ１，Ａ２を格納しているメモリであるものについて示したが、その位相データθ１，θ２から振幅信号Ａ１，Ａ２を演算によって求める演算回路で、位相振幅変換回路３３ａ，３３ｂを構成してもよい。
【００６０】
また、この実施の形態５では、デジタル振幅データ生成回路２が位相ＡＣＣ２１を１つだけ実装しているものについて示したが、図１２に示すように、位相ＡＣＣ２１と同一の位相ＡＣＣ２１ａ，２１ｂを２つ実装するようにしてもよい。
【符号の説明】
【００６１】
１ クロック信号源、２ デジタル振幅データ生成回路、３ ＭＮ−ＤＡＣ（マルチナイキストＤ／Ａ変換回路、第１のマルチナイキストＤ／Ａ変換回路）、４ ＭＮ−ＤＡＣ（第２のマルチナイキストＤ／Ａ変換回路）、５ 移相回路（第１の移相回路）、６ 移相回路（第２の移相回路）、７ 合成回路、１０ 不要波抑圧回路（不要波抑圧手段）、１１ 移相回路（第１の移相回路）、１２ 移相回路（第２の移相回路）、１３ ＭＮ−ＤＡＣ（第１のマルチナイキストＤ／Ａ変換回路）、１４ ＭＮ−ＤＡＣ（第２のマルチナイキストＤ／Ａ変換回路）、２１ 位相ＡＣＣ（位相アキュムレータ）、２１ａ 位相ＡＣＣ（第１の位相アキュムレータ）、２１ｂ 位相ＡＣＣ（第２の位相アキュムレータ）、２２ 位相振幅変換回路（第１のデジタル信号出力回路）、２３ 位相振幅変換回路（第２のデジタル信号出力回路）、３１ 加算回路（第１の加算回路）、３２ 加算回路（第２の加算回路）、３３ａ 位相振幅変換回路（第１のデジタル信号出力回路）、３３ｂ 位相振幅変換回路（第２のデジタル信号出力回路）、１０１ クロック信号源、１０２ 位相ＡＣＣ、１０３ メモリ、１０４ ＭＮ−ＤＡＣ。
【技術分野】
【０００１】
この発明は、無線通信装置などに用いられる周波数シンセサイザであって、不要波成分を抑圧することが可能な周波数シンセサイザに関するものである。
【背景技術】
【０００２】
図１３は以下の非特許文献１に開示されている周波数シンセサイザを示す構成図であり、図１３の周波数シンセサイザは、以下の非特許文献２に開示されているマルチナイキストＤ／Ａ変換回路（以下、「ＭＮ−ＤＡＣ」と称する）１０４を実装している。
以下、図１３の周波数シンセサイザの処理内容を説明する。
【０００３】
位相アキュムレータ（以下、「位相ＡＣＣ」と称する）１０２は、中間周波数ｆｄを決めるＬビットの制御信号ｋを入力すると、クロック信号源１０１から出力されるクロック周波数ｆｃｋのクロック信号に同期して、その制御信号ｋを累積加算し、その制御信号ｋの累積加算値である位相データθをメモリ１０３に出力する。
ただし、その累積加算値が上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【０００４】
メモリ１０３は、位相データθに対応する正弦波（または、余弦波）の振幅データＡを格納しており、位相ＡＣＣから位相データθを受けると、その位相データθをアドレスとして、その位相データθに対応する正弦波の振幅データＡをＭＮ−ＤＡＣ１０４に出力する。
ＭＮ−ＤＡＣ１０４は、メモリ１０３から正弦波の振幅データＡを受けると、クロック信号源１０１から出力されるクロック周波数ｆｃｋのクロック信号に同期して、その振幅データＡに応じた電圧波形のアナログ信号を外部に出力する。
【０００５】
ここで、図１４（ａ）はＭＮ−ＤＡＣ１０４から出力される電圧波形を示しており、クロック信号の前半分の周期においては、振幅データＡに応じた電圧波形となり、後半分の周期においては、その振幅データＡの符号を反転した電圧波形となる。
このような時間波形のスペクトルは、図１４（ｂ）に示すようなものとなり、クロック周波数ｆｃｋに対する離調周波数±ｆｄにおいて、ほぼ同レベルの信号が現れる。
図１４（ｂ）の例では、クロック周波数ｆｃｋに対して下側波の信号を所望波（周波数ｆｃｋ−ｆｄ）とし、上側波の信号を不要波（周波数ｆｃｋ＋ｆｄ）としている。
【０００６】
なお、ＭＮ−ＤＡＣ１０４から出力される電圧波形（図１４（ａ）の電圧波形）は、一般的なＤ／Ａ変換器（以下、「ＤＡＣ」と称する）から出力される図１５（ａ）に示すような時間波形（周波数ｆｄ）と、図１５（ｂ）に示すようなデューティ比５０％の矩形波（周波数ｆｃｋ）との乗算結果に等しい。
一般的なＤＡＣを用いている周波数シンセサイザの出力波形を正弦波に見なせるとすると、ＭＮ−ＤＡＣ１０４から出力される時間波形ｆｏは、下記の式（１）で表すことができる。
【０００７】
ｆｏ
＝ｓｉｎ（２πｆｄｔ）・（２／π）
・（ｓｉｎ(２πｆｃｋt)＋ｓｉｎ(３・２πｆｃｋt)／３＋…）
（１）
クロック周波数ｆｃｋ近傍の周波数成分のみを考慮すると、時間波形ｆｏは、下記の式（２）のように近似される。
ｆｏ
≒ｓｉｎ（２πｆｄｔ）・（２／π）・ｓｉｎ(２πｆｃｋt)
＝（１／π）・｛ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ）−ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ）｝
（２）
式（２）より、クロック周波数ｆｃｋに対する離調周波数±ｆｄに、同レベルの信号が現れることが分かる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Ｊ．Ｔｉｅｒｎｅｙ、“Ａ Ｄｉｇｉｔａｌ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ、” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｕｄｉｏ ａｎｄ Ｅｌｅｃｔｒｏａｃｏｕｓｔｉｃｓ、Ｖｏｌ．ＡＵ−１９、Ｎｏ．１、ｐｐ．４８〜５７、１９７１．
【非特許文献２】Ｓ．Ｙ．−Ｓ Ｃｈｅｎ、Ｋ．Ｎａｍ−Ｓｅｏｇ ａｎｄ Ｊ．Ｍ．Ｒａｂａｅｙ、“ｍｕｌｔｉ−ｍｏｄｅ ｓｕｂ−Ｎｙｑｕｉｓｔ ｒａｔｅ ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ ｃｏｎｖｅｒｓｉｏｎ ｆｏｒ ｄｉｒｅｃｔ ｗａｖｅｆｏｒｍ ｓｙｎｔｈｅｓｉｓ、”ＩＥＥＥ Ｗｏｒｋｓｈｏｐ ｏｎ Ｓｉｇｎａｌ Ｐｒｏｃｅｅｄｉｎｇ Ｓｙｓｔｅｍｓ、ｐｐ．１１２−１１７、Ｏｃｔ．２００８．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の周波数シンセサイザは以上のように構成されているので、中間周波数ｆｄを小さな値に設定すると、所望波（周波数ｆｃｋ−ｆｄ）と不要波（周波数ｆｃｋ＋ｆｄ）の周波数間隔が狭くなる。そのため、フィルタによる不要波の抑圧が困難となる課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、不要波成分の出力を抑圧することができる周波数シンセサイザを得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係る周波数シンセサイザは、クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、クロック信号源により生成されたクロック信号に同期して、デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力するマルチナイキストＤ／Ａ変換回路とを設け、不要波抑圧手段が、クロック信号源により生成されたクロック信号に同期して、デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を生成し、そのアナログ信号とマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号を合成するようにしたものである。
【発明の効果】
【００１２】
この発明によれば、クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、クロック信号源により生成されたクロック信号に同期して、デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力するマルチナイキストＤ／Ａ変換回路とを設け、不要波抑圧手段が、クロック信号源により生成されたクロック信号に同期して、デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を生成し、そのアナログ信号とマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号を合成するように構成したので、不要波成分の出力を抑圧することができる効果がある。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１による周波数シンセサイザを示す構成図である。
【図２】この発明の実施の形態２による周波数シンセサイザを示す構成図である。
【図３】この発明の実施の形態２による他の周波数シンセサイザを示す構成図である。
【図４】この発明の実施の形態２による他の周波数シンセサイザを示す構成図である。
【図５】この発明の実施の形態３による周波数シンセサイザを示す構成図である。
【図６】ＭＮ−ＤＡＣに入力される振幅信号、クロック信号及び出力電圧の関係を示す説明図である。
【図７】この発明の実施の形態３による他の周波数シンセサイザを示す構成図である。
【図８】この発明の実施の形態３による他の周波数シンセサイザを示す構成図である。
【図９】この発明の実施の形態４による周波数シンセサイザのデジタル振幅データ生成回路を示す構成図である。
【図１０】この発明の実施の形態４による周波数シンセサイザのデジタル振幅データ生成回路を示す構成図である。
【図１１】この発明の実施の形態５による周波数シンセサイザのデジタル振幅データ生成回路を示す構成図である。
【図１２】この発明の実施の形態５による周波数シンセサイザのデジタル振幅データ生成回路を示す構成図である。
【図１３】非特許文献１に開示されている周波数シンセサイザを示す構成図である。
【図１４】（ａ）はＭＮ−ＤＡＣから出力される電圧波形を示し、（ｂ）はＭＮ−ＤＡＣを用いた場合の時間波形のスペクトルを示す説明図である。
【図１５】（ａ）はＤＡＣから出力される電圧波形を示し、（ｂ）はデューティ比５０％の矩形波を示す説明図である。
【発明を実施するための形態】
【００１４】
実施の形態１．
図１はこの発明の実施の形態１による周波数シンセサイザを示す構成図である。
図１において、クロック信号源１はクロック周波数ｆｃｋのクロック信号を生成する信号源である。
ただし、この実施の形態１の周波数シンセサイザから出力されるアナログ信号の周波数は、クロック周波数ｆｃｋに依存しないので、クロック信号源１は固定周波数を生成する水晶発振器であっても、周波数を可変できる周波数シンセサイザであってもよい。
【００１５】
デジタル振幅データ生成回路２はクロック信号源１からクロック周波数ｆｃｋのクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋ（Ｌビット）を累積加算することで、その累積加算値に対応する振幅を有する振幅信号Ａ１（振幅が周期的に変化する第１のデジタル信号）を生成するとともに、その振幅信号Ａ１と中間周波数ｆｄで９０度の位相差を有する振幅信号Ａ２（第２のデジタル信号）を生成する回路である。
ただし、累積加算値は上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００１６】
ＭＮ−ＤＡＣ３はクロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１に応じた電圧波形のアナログ信号Ｂ１を不要波抑圧回路１０に出力する。
即ち、ＭＮ−ＤＡＣ３は、図１４に示すように、クロック信号の前半分の周期においては、その振幅データＡ１に応じた電圧波形のアナログ信号を出力し、後半分の周期においては、その振幅データＡ１の符号を反転した電圧波形のアナログ信号を出力する。
なお、ＭＮ−ＤＡＣ３はマルチナイキストＤ／Ａ変換回路を構成している。
【００１７】
不要波抑圧回路１０はクロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ２に応じた電圧波形のアナログ信号Ｂ２を生成して、そのアナログ信号Ｂ２をクロック周波数ｆｃｋで９０度の位相量だけシフトし、位相シフト後のアナログ信号Ｂ２とＭＮ−ＤＡＣ３から出力されたアナログ信号Ｂ１を合成し、その合成信号を外部に出力する回路である。
なお、不要波抑圧回路１０は不要波抑圧手段を構成している。
【００１８】
次に動作について説明する。
デジタル振幅データ生成回路２は、クロック信号源１からクロック周波数ｆｃｋのクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋ（Ｌビット）を累積加算することで、その累積加算値に対応する振幅を有する振幅信号Ａ１として、例えば、周波数ｆｄの正弦波を生成する。
また、デジタル振幅データ生成回路２は、その振幅信号Ａ１と中間周波数ｆｄで９０度の位相差を有する振幅信号Ａ２として、例えば、周波数ｆｄの余弦波を生成する。
なお、デジタル振幅データ生成回路２は、その累積加算値が上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００１９】
ＭＮ−ＤＡＣ３は、デジタル振幅データ生成回路２が周波数ｆｄの正弦波である振幅信号Ａ１を生成すると、図１４に示すように、その振幅信号Ａ１に応じた電圧波形のアナログ信号Ｂ１を不要波抑圧回路１０に出力する。
ここで、アナログ信号Ｂ１は、下記の式（３）で近似される。
Ｂ１
≒ｓｉｎ（２πｆｄｔ）・（２／π）・ｓｉｎ(２πｆｃｋt)
＝（１／π）・｛ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ）
−ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ）｝
（３）
【００２０】
不要波抑圧回路１０は、デジタル振幅データ生成回路２が周波数ｆｄの余弦波である振幅信号Ａ２を生成すると、図１４に示すように、その振幅信号Ａ２に応じた電圧波形のアナログ信号Ｂ２を生成し、そのアナログ信号Ｂ２をクロック周波数ｆｃｋで９０度の位相量だけシフトする。
位相シフト後のアナログ信号Ｂ２は、下記の式（４）で近似される。
Ｂ２
≒ｃｏｓ（２πｆｄｔ）・（２／π）・ｃｏｓ(２πｆｃｋt)
＝（１／π）・｛ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ）
＋ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ）｝
（４）
【００２１】
不要波抑圧回路１０は、ＭＮ−ＤＡＣ３から出力されたアナログ信号Ｂ１と位相シフト後のアナログ信号Ｂ２を合成（加算又は減算）し、その合成信号を外部に出力する。
アナログ信号Ｂ１とアナログ信号Ｂ２の加算を行う場合、出力信号の時間波形ｆｏは下記の式（５）のようになる。
ｆｏ＝Ｂ２＋Ｂ１
＝（２／π）・ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ） （５）
アナログ信号Ｂ１とアナログ信号Ｂ２の減算を行う場合、出力信号の時間波形ｆｏは下記の式（６）のようになる。
ｆｏ＝Ｂ２−Ｂ１
＝（２／π）・ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ） （６）
【００２２】
不要波抑圧回路１０において、アナログ信号Ｂ１とアナログ信号Ｂ２の加算処理又は減算処理を行うことで、クロック周波数ｆｃｋに対する下側波の信号又は上側波の信号を抑圧することができる。
即ち、下側波の信号を所望波とする場合には、加算処理を行えば、式（５）に示す通り、不要波である上側波の信号を抑圧することができる。
逆に、上側波の信号を所望波とする場合には、減算処理を行えば、式（６）に示す通り、不要波である下側波の信号を抑圧することができる。
【００２３】
以上で明らかなように、この実施の形態１によれば、クロック信号源１により生成されたクロック信号に同期して、振幅が周期的に変化する振幅信号Ａ１を生成するとともに、その振幅信号Ａ１と９０度の位相差を有する振幅信号Ａ２を生成するデジタル振幅データ生成回路２と、クロック信号源１により生成されたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１に応じた波形のアナログ信号Ｂ１を出力するＭＮ−ＤＡＣ３とを設け、不要波抑圧回路１１が、クロック信号源１により生成されたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ２に応じた波形のアナログ信号Ｂ２を生成して、そのアナログ信号Ｂ２をクロック周波数ｆｃｋで９０度の位相量だけシフトし、位相シフト後のアナログ信号Ｂ２とＭＮ−ＤＡＣ３から出力されたアナログ信号Ｂ１を合成するように構成したので、中間周波数ｆｄの値に依らずに、不要波成分を抑圧することができる効果を奏する。
【００２４】
実施の形態２．
図２はこの発明の実施の形態２による周波数シンセサイザを示す構成図である。
図２において、クロック信号源１はクロック周波数ｆｃｋのクロック信号を生成する信号源である。
ただし、この実施の形態２の周波数シンセサイザから出力されるアナログ信号の周波数は、クロック周波数ｆｃｋに依存しないので、クロック信号源１は固定周波数を生成する水晶発振器であっても、周波数を可変できる周波数シンセサイザであってもよい。
【００２５】
デジタル振幅データ生成回路２はクロック信号源１からクロック周波数ｆｃｋのクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋ（Ｌビット）を累積加算することで、その累積加算値に対応する振幅を有する振幅信号Ａ１（振幅が周期的に変化する第１のデジタル信号）を生成するとともに、その振幅信号Ａ１と中間周波数ｆｄで９０度の位相差を有する振幅信号Ａ２（第２のデジタル信号）を生成する回路である。
ただし、累積加算値は上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００２６】
ＭＮ−ＤＡＣ３はクロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１に応じた電圧波形のアナログ信号を移相回路５に出力する。
即ち、ＭＮ−ＤＡＣ３は、図１４に示すように、クロック信号の前半分の周期においては、その振幅データＡ１に応じた電圧波形のアナログ信号を出力し、後半分の周期においては、その振幅データＡ１の符号を反転した電圧波形のアナログ信号を出力する。
なお、ＭＮ−ＤＡＣ３は第１のマルチナイキストＤ／Ａ変換回路を構成している。
【００２７】
ＭＮ−ＤＡＣ４はクロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ２に応じた電圧波形のアナログ信号を移相回路６に出力する。
即ち、ＭＮ−ＤＡＣ４は、図１４に示すように、クロック信号の前半分の周期においては、その振幅データＡ２に応じた電圧波形のアナログ信号を出力し、後半分の周期においては、その振幅データＡ２の符号を反転した電圧波形のアナログ信号を出力する。
なお、ＭＮ−ＤＡＣ４は第２のマルチナイキストＤ／Ａ変換回路を構成している。
【００２８】
移相回路５はＭＮ−ＤＡＣ３から出力された振幅信号Ａ１に応じた電圧波形のアナログ信号の位相を第１の位相量（例えば、０度）だけシフトして、位相シフト後の信号Ｂ１を合成回路７に出力する回路である。なお、移相回路５は第１の移相回路を構成している。
移相回路６はＭＮ−ＤＡＣ４から出力された振幅信号Ａ２に応じた電圧波形のアナログ信号の位相を第２の位相量（例えば、クロック周波数ｆｃｋで９０度）だけシフトして、位相シフト後の信号Ｂ２を合成回路７に出力する回路である。なお、移相回路６は第２の移相回路を構成している。
合成回路７は移相回路５から出力された位相シフト後の信号Ｂ１と移相回路６から出力された位相シフト後の信号Ｂ２を合成（加算又は減算）して、その合成信号を外部に出力する回路である。
【００２９】
次に動作について説明する。
デジタル振幅データ生成回路２は、クロック信号源１からクロック周波数ｆｃｋのクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋ（Ｌビット）を累積加算することで、その累積加算値に対応する振幅を有する振幅信号Ａ１として、例えば、周波数ｆｄの正弦波を生成する。
また、デジタル振幅データ生成回路２は、その振幅信号Ａ１と中間周波数ｆｄで９０度の位相差を有する振幅信号Ａ２として、例えば、周波数ｆｄの余弦波を生成する。
なお、デジタル振幅データ生成回路２は、その累積加算値が上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００３０】
ＭＮ−ＤＡＣ３は、デジタル振幅データ生成回路２が周波数ｆｄの正弦波である振幅信号Ａ１を生成すると、図１４に示すように、その振幅信号Ａ１に応じた電圧波形のアナログ信号を移相回路５に出力する。
ＭＮ−ＤＡＣ４は、デジタル振幅データ生成回路２が周波数ｆｄの余弦波である振幅信号Ａ２を生成すると、図１４に示すように、その振幅信号Ａ２に応じた電圧波形のアナログ信号を移相回路６に出力する。
【００３１】
移相回路５は、ＭＮ−ＤＡＣ３から振幅信号Ａ１に応じた電圧波形のアナログ信号を受けると、そのアナログ信号の位相を第１の位相量だけシフトして、位相シフト後の信号Ｂ１を合成回路７に出力する。下記の式（７）は、第１の位相量が０度である場合の信号Ｂ１を示している。
Ｂ１
≒ｓｉｎ（２πｆｄｔ）・（２／π）・ｓｉｎ(２πｆｃｋt)
＝（１／π）・｛ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ）
−ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ）｝
（７）
【００３２】
移相回路６は、ＭＮ−ＤＡＣ４から振幅信号Ａ２に応じた電圧波形のアナログ信号を受けると、そのアナログ信号の位相を第２の位相量だけシフトして、位相シフト後の信号Ｂ２を合成回路７に出力する。下記の式（８）は、第２の位相量が、クロック周波数ｆｃｋで９０度である場合の信号Ｂ２を示している。
Ｂ２
≒ｃｏｓ（２πｆｄｔ）・（２／π）・ｃｏｓ(２πｆｃｋt)
＝（１／π）・｛ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ）
＋ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ）｝
（８）
【００３３】
合成回路７は、移相回路５から位相シフト後の信号Ｂ１を受け、移相回路６から位相シフト後の信号Ｂ２を受けると、その信号Ｂ１と信号Ｂ２を合成（加算又は減算）して、その合成信号を外部に出力する。
信号Ｂ１と信号Ｂ２の加算を行う場合には、合成回路７の出力信号の時間波形ｆｏは下記の式（９）のようになる。
ｆｏ＝Ｂ２＋Ｂ１
＝（２／π）・ｃｏｓ（２π（ｆｃｋ−ｆｄ）ｔ） （９）
信号Ｂ１と信号Ｂ２の減算を行う場合には、合成回路７の出力信号の時間波形ｆｏは下記の式（１０）のようになる。
ｆｏ＝Ｂ２−Ｂ１
＝（２／π）・ｃｏｓ（２π（ｆｃｋ＋ｆｄ）ｔ） （１０）
【００３４】
合成回路７において、加算処理又は減算処理を行うことで、クロック周波数ｆｃｋに対する下側波の信号又は上側波の信号を抑圧することができる。
即ち、下側波の信号を所望波とする場合には、合成回路７で加算処理を行えば、式（９）に示す通り、不要波である上側波の信号を抑圧することができる。
逆に、上側波の信号を所望波とする場合には、合成回路７で減算処理を行えば、式（１０）に示す通り、不要波である下側波の信号を抑圧することができる。
【００３５】
以上で明らかなように、この実施の形態２によれば、クロック信号源１により生成されたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１に応じた波形のアナログ信号を出力するＭＮ−ＤＡＣ３と、クロック信号源１により生成されたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１と９０度の位相差を有する振幅信号Ａ２に応じた波形のアナログ信号を出力するＭＮ−ＤＡＣ４と、ＭＮ−ＤＡＣ３から出力されたアナログ信号の位相を第１の位相量だけシフトする移相回路５と、第１の位相量と９０度の差がある第２の位相量だけ、ＭＮ−ＤＡＣ４から出力されたアナログ信号の位相をシフトする移相回路６とを設け、合成回路７が、移相回路５により位相がシフトされたアナログ信号と移相回路６により位相がシフトされたアナログ信号を合成するように構成したので、不要波成分の出力を抑圧することができる効果を奏する。即ち、中間周波数ｆｄを小さな値に設定しても、不要波成分を抑圧することができる効果を奏する。
【００３６】
なお、この実施の形態２では、ＭＮ−ＤＡＣ３から合成回路７に至るまでの第１の信号経路に移相回路５を挿入するとともに、ＭＮ−ＤＡＣ４から合成回路７に至るまでの第２の信号経路に移相回路６を挿入するものについて示したが、図３に示すように、第１の信号経路には移相回路５を挿入せずに、第２の信号経路に移相回路６を挿入し、その移相回路６が、第１の信号経路と第２の信号経路間の位相差を９０度に設定するようにしてもよい。
あるいは、図４に示すように、第２の信号経路には移相回路６を挿入せずに、第１の信号経路に移相回路５を挿入し、その移相回路５が、第１の信号経路と第２の信号経路間の位相差を９０度に設定するようにしてもよい。
この場合も、中間周波数ｆｄを小さな値に設定しても、不要波成分を抑圧することができるほか、図２の周波数シンセサイザよりも、移相回路の個数を削減することができるため、周波数シンセサイザの小型化及び低コスト化を図ることができる効果を奏する。
【００３７】
実施の形態３．
図５はこの発明の実施の形態３による周波数シンセサイザを示す構成図であり、図において、図３と同一符号は同一又は相当部分を示すので説明を省略する。
移相回路１１はクロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号の位相を第１の位相量（例えば、０度）だけシフトする回路である。なお、移相回路１１は第１の移相回路を構成している。
移相回路１２は第１の位相量と９０度の差がある第２の位相量（例えば、クロック周波数ｆｃｋで９０度）だけ、クロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号の位相をシフトする回路である。なお、移相回路１２は第２の移相回路を構成している。
【００３８】
ＭＮ−ＤＡＣ１３は移相回路１１により位相が第１の位相量（例えば、０度）だけシフトされたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１に応じた電圧波形のアナログ信号を合成回路７に出力する。なお、ＭＮ−ＤＡＣ１３は第１のマルチナイキストＤ／Ａ変換回路を構成している。
ＭＮ−ＤＡＣ１４は移相回路１２により位相が第２の位相量（例えば、クロック周波数ｆｃｋで９０度）だけシフトされたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ２に応じた電圧波形のアナログ信号を合成回路７に出力する。なお、ＭＮ−ＤＡＣ１４は第２のマルチナイキストＤ／Ａ変換回路を構成している。
【００３９】
次に動作について説明する。
デジタル振幅データ生成回路２は、上記実施の形態１，２と同様に、クロック信号源１からクロック周波数ｆｃｋのクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋ（Ｌビット）を累積加算することで、その累積加算値に対応する振幅を有する振幅信号Ａ１として、例えば、周波数ｆｄの正弦波を生成する。
また、デジタル振幅データ生成回路２は、上記実施の形態１，２と同様に、その振幅信号Ａ１と中間周波数ｆｄで９０度の位相差を有する振幅信号Ａ２として、例えば、周波数ｆｄの余弦波を生成する。
【００４０】
移相回路１１は、クロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号の位相を第１の位相量（例えば、０度）だけシフトする。
移相回路１２は、第１の位相量と９０度の差がある第２の位相量（例えば、クロック周波数ｆｃｋで９０度）だけ、クロック信号源１により生成されたクロック周波数ｆｃｋのクロック信号の位相をシフトする。
【００４１】
ＭＮ−ＤＡＣ１３は、デジタル振幅データ生成回路２が周波数ｆｄの正弦波である振幅信号Ａ１を生成すると、移相回路１１により位相が第１の位相量（例えば、０度）だけシフトされたクロック信号に同期して、その振幅信号Ａ１に応じた電圧波形のアナログ信号を合成回路７に出力する。
ＭＮ−ＤＡＣ１４は、デジタル振幅データ生成回路２が周波数ｆｄの余弦波である振幅信号Ａ２を生成すると、移相回路１２により位相が第２の位相量（例えば、クロック周波数ｆｃｋで９０度）だけシフトされたクロック信号に同期して、その振幅信号Ａ２に応じた電圧波形のアナログ信号を合成回路７に出力する。
【００４２】
ここで、図６はＭＮ−ＤＡＣに入力される振幅信号、クロック信号及び出力電圧の関係を示す説明図である。
振幅データに応じた出力電圧の波形は、図６に示すように、クロック信号の立ち上がりエッジに同期して変化する。
図６（ａ）の例では、時間ｔ０で、振幅信号（Ｄａｔａ１）に応じた電圧波形に変化する。
一方、図６（ｂ）の例では、時間ｔ１で、振幅信号（Ｄａｔａ１）に応じた電圧波形に変化する。
このように、ＭＮ−ＤＡＣ１３が受けるクロック信号とＭＮ−ＤＡＣ１４が受けるクロック信号の間に位相差があると、ＭＮ−ＤＡＣ１３の出力波形とＭＮ−ＤＡＣ１４の出力波形の間にも、同じだけの位相差が生じることになる。
【００４３】
合成回路７は、ＭＮ−ＤＡＣ１３から振幅信号Ａ１に応じた電圧波形のアナログ信号を受け、ＭＮ−ＤＡＣ１４から振幅信号Ａ２に応じた電圧波形のアナログ信号を受けると、上記実施の形態２と同様に、それらのアナログ信号を合成（加算又は減算）して、その合成信号を外部に出力する。
【００４４】
以上で明らかなように、この実施の形態３によれば、クロック信号源１により生成されたクロック信号の位相を第１の位相量（例えば、０度）だけシフトする移相回路１１と、第１の位相量と９０度の差がある第２の位相量（例えば、クロック周波数ｆｃｋで９０度）だけ、クロック信号源１により生成されたクロック信号の位相をシフトする移相回路１２と、移相回路１１により位相がシフトされたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ１に応じた波形のアナログ信号を出力するＭＮ−ＤＡＣ１３と、移相回路１２により位相がシフトされたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ２に応じた波形のアナログ信号を出力するＭＮ−ＤＡＣ１４とを設け、合成回路７がＭＮ−ＤＡＣ１３から出力されたアナログ信号とＭＮ−ＤＡＣ１４から出力されたアナログ信号を合成するように構成したので、不要波成分の出力を抑圧することができる効果を奏する。即ち、中間周波数ｆｄを小さな値に設定しても、不要波成分を抑圧することができる効果を奏する。
【００４５】
なお、この実施の形態３では、クロック信号源１からＭＮ−ＤＡＣ１３に至るまでの第１の信号経路に移相回路１１を挿入するとともに、クロック信号源１からＭＮ−ＤＡＣ１４に至るまでの第２の信号経路に移相回路１２を挿入するものについて示したが、図７に示すように、第１の信号経路には移相回路１１を挿入せずに、第２の信号経路に移相回路１２を挿入し、その移相回路１２が、第１の信号経路と第２の信号経路間の位相差を９０度に設定するようにしてもよい。
あるいは、図８に示すように、第２の信号経路には移相回路１２を挿入せずに、第１の信号経路に移相回路１１を挿入し、その移相回路１１が、第１の信号経路と第２の信号経路間の位相差を９０度に設定するようにしてもよい。
この場合も、中間周波数ｆｄを小さな値に設定しても、不要波成分を抑圧することができるほか、図５の周波数シンセサイザよりも、移相回路の個数を削減することができるため、周波数シンセサイザの小型化及び低コスト化を図ることができる効果を奏する。
【００４６】
実施の形態４．
図９はこの発明の実施の形態４による周波数シンセサイザのデジタル振幅データ生成回路２を示す構成図である。
図９において、位相アキュムレータである位相ＡＣＣ２１はクロック信号源１からクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋを累積加算して、その制御信号ｋの累積加算値である位相データθを位相振幅変換回路２２，２３に出力し、その累積加算値が上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００４７】
位相振幅変換回路２２は位相データθに対応する正弦波（または、余弦波）の振幅信号Ａ１を格納しているメモリであり、位相ＡＣＣ２１から位相データθを受けると、その位相データθをアドレスとして、その位相データθに対応する正弦波の振幅信号Ａ１を出力する。なお、位相振幅変換回路２２は第１のデジタル信号出力回路を構成している。
位相振幅変換回路２３は位相データθに対応する余弦波（または、正弦波）の振幅信号Ａ２（振幅信号Ａ１と中間周波数ｆｄで９０度の位相差を有する振幅信号）を格納しているメモリであり、位相ＡＣＣ２１から位相データθを受けると、その位相データθをアドレスとして、その位相データθに対応する余弦波の振幅信号Ａ２を出力する。なお、位相振幅変換回路２３は第２のデジタル信号出力回路を構成している。
【００４８】
次に動作について説明する。
図９のデジタル振幅データ生成回路２は、図１〜図５及び図７，８の周波数シンセサイザに適用される。
デジタル振幅データ生成回路２の位相ＡＣＣ２１は、クロック信号源１からクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋを累積加算して、その制御信号ｋの累積加算値である位相データθを位相振幅変換回路２２，２３に出力する。ただし、その累積加算値が上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００４９】
位相振幅変換回路２２は、位相データθに対応する正弦波（または、余弦波）の振幅信号Ａ１を格納しており、位相ＡＣＣ２１から位相データθを受けると、その位相データθをアドレスとして、その位相データθに対応する正弦波の振幅信号Ａ１を出力する。
位相振幅変換回路２３は、位相データθに対応する余弦波（または、正弦波）の振幅信号Ａ２を格納しており、位相ＡＣＣ２１から位相データθを受けると、その位相データθをアドレスとして、その位相データθに対応する余弦波の振幅信号Ａ２を出力する。
これにより、中間周波数ｆｄで９０度の位相差を有する２つの振幅信号Ａ１，Ａ２を出力することができる。
【００５０】
この実施の形態４では、位相振幅変換回路２２，２３が、位相データθに対応する振幅信号Ａ１，Ａ２を格納しているメモリであるものについて示したが、その位相データθから振幅信号Ａ１，Ａ２を演算によって求める演算回路で、位相振幅変換回路２２，２３を構成してもよい。
【００５１】
また、この実施の形態４では、デジタル振幅データ生成回路２が位相ＡＣＣ２１を１つだけ実装しているものについて示したが、図１０に示すように、位相ＡＣＣ２１と同一の位相ＡＣＣ２１ａ，２１ｂを２つ実装するようにしてもよい。
この場合、位相ＡＣＣ２１ａが第１の位相アキュムレータを構成し、位相ＡＣＣ２１ｂが第２の位相アキュムレータを構成する。
【００５２】
実施の形態５．
上記実施の形態４では、中間周波数ｆｄで９０度の位相差を有する２つの振幅信号Ａ１，Ａ２を出力するために、２種類の位相振幅変換回路２２，２３を実装しているものについて示したが（例えば、位相振幅変換回路２２が正弦波の振幅信号Ａ１を出力し、位相振幅変換回路２３が余弦波の振幅信号Ａ２を出力する）、位相振幅変換回路の種類が増えると、回路の設計・開発に要する負荷が増えるので望ましくない。
そこで、この実施の形態５では、同一種類の位相振幅変換回路３３ａ，３３ｂを実装しても、９０度の位相差を有する２つの振幅信号Ａ１，Ａ２を出力することができるようにしている。
【００５３】
図１１はこの発明の実施の形態５による周波数シンセサイザのデジタル振幅データ生成回路２を示す構成図である。
加算回路３１は位相ＡＣＣ２１から出力された位相データθに位相オフセットデータα（第１の位相オフセットデータ）を加算し、その加算結果である位相データθ１を位相振幅変換回路３３ａに出力する回路である。なお、加算回路３１は第１の加算回路を構成している。
加算回路３２は位相ＡＣＣ２１から出力された位相データθに、その位相オフセットデータαと９０度の差がある位相オフセットデータβ（第２の位相オフセットデータ）を加算し、その加算結果である位相データθ２を位相振幅変換回路３３ｂに出力する回路である。なお、加算回路３２は第２の加算回路を構成している。
【００５４】
位相振幅変換回路３３ａは位相データθ１に対応する正弦波（または、余弦波）の振幅信号Ａ１を格納しているメモリであり、加算回路３１から位相データθ１を受けると、その位相データθ１をアドレスとして、その位相データθ１に対応する正弦波の振幅信号Ａ１を出力する。なお、位相振幅変換回路３３ａは第１のデジタル信号出力回路を構成している。
位相振幅変換回路３３ｂは位相データθ２に対応する正弦波（または、余弦波）の振幅信号Ａ２を格納しているメモリであり、加算回路３２から位相データθ２を受けると、その位相データθ２をアドレスとして、その位相データθ２に対応する正弦波の振幅信号Ａ２を出力する。なお、位相振幅変換回路３３ｂは第２のデジタル信号出力回路を構成している。
【００５５】
次に動作について説明する。
位相ＡＣＣ２１は、上記実施の形態４と同様に、クロック信号源１からクロック信号を受ける毎に、中間周波数ｆｄを決める制御信号ｋを累積加算して、その制御信号ｋの累積加算値である位相データθを出力する。ただし、その累積加算値が上限値（２L−１）以上になると、オーバーフロー処理によって新しい累積加算値は（累積加算値−２L）となる。
【００５６】
加算回路３１は、位相ＡＣＣ２１から位相データθを受けると、その位相データθに位相オフセットデータαを加算し、その加算結果である位相データθ１を位相振幅変換回路３３ａに出力する。
加算回路３２は、位相ＡＣＣ２１から位相データθを受けると、その位相データθに位相オフセットデータβを加算し、その加算結果である位相データθ２を位相振幅変換回路３３ｂに出力する。
【００５７】
ここで、位相ＡＣＣ２１から出力される位相データθの数値範囲は、０〜２Ｌであり、０〜３６０度に相当する。よって、位相データ量２Ｌ−２（＝２Ｌ／４）は９０度の位相差に相当する。
そこで、この実施の形態５では、位相オフセットデータαと位相オフセットデータβの差を２Ｌ−２とすることで、加算回路３１，３２から出力される位相データθ１，θ２の位相差を９０度（π／２ｒａｄ）としている。
【００５８】
例えば、α＝０、β＝２Ｌ−２とすると、位相振幅変換回路３３ａ，３３ｂから出力される振幅信号Ａ１，Ａ２は、下記のようになる。
Ａ１＝ｓｉｎ（２πｆｄｔ＋α）＝ｓｉｎ（２πｆｄｔ） （１１）
Ａ２＝ｓｉｎ（２πｆｄｔ＋β）＝ｓｉｎ（２πｆｄｔ＋π／２）
＝ｃｏｓ（２πｆｄｔ）
（１２）
これにより、同一の種類の位相振幅変換回路３３ａ，３３ｂを実装しても、中間周波数ｆｄで９０度の位相差を有する２つの振幅信号Ａ１，Ａ２を出力することができることが分かる。
【００５９】
この実施の形態５では、位相振幅変換回路３３ａ，３３ｂが、位相データθ１，θ２に対応する振幅信号Ａ１，Ａ２を格納しているメモリであるものについて示したが、その位相データθ１，θ２から振幅信号Ａ１，Ａ２を演算によって求める演算回路で、位相振幅変換回路３３ａ，３３ｂを構成してもよい。
【００６０】
また、この実施の形態５では、デジタル振幅データ生成回路２が位相ＡＣＣ２１を１つだけ実装しているものについて示したが、図１２に示すように、位相ＡＣＣ２１と同一の位相ＡＣＣ２１ａ，２１ｂを２つ実装するようにしてもよい。
【符号の説明】
【００６１】
１ クロック信号源、２ デジタル振幅データ生成回路、３ ＭＮ−ＤＡＣ（マルチナイキストＤ／Ａ変換回路、第１のマルチナイキストＤ／Ａ変換回路）、４ ＭＮ−ＤＡＣ（第２のマルチナイキストＤ／Ａ変換回路）、５ 移相回路（第１の移相回路）、６ 移相回路（第２の移相回路）、７ 合成回路、１０ 不要波抑圧回路（不要波抑圧手段）、１１ 移相回路（第１の移相回路）、１２ 移相回路（第２の移相回路）、１３ ＭＮ−ＤＡＣ（第１のマルチナイキストＤ／Ａ変換回路）、１４ ＭＮ−ＤＡＣ（第２のマルチナイキストＤ／Ａ変換回路）、２１ 位相ＡＣＣ（位相アキュムレータ）、２１ａ 位相ＡＣＣ（第１の位相アキュムレータ）、２１ｂ 位相ＡＣＣ（第２の位相アキュムレータ）、２２ 位相振幅変換回路（第１のデジタル信号出力回路）、２３ 位相振幅変換回路（第２のデジタル信号出力回路）、３１ 加算回路（第１の加算回路）、３２ 加算回路（第２の加算回路）、３３ａ 位相振幅変換回路（第１のデジタル信号出力回路）、３３ｂ 位相振幅変換回路（第２のデジタル信号出力回路）、１０１ クロック信号源、１０２ 位相ＡＣＣ、１０３ メモリ、１０４ ＭＮ−ＤＡＣ。
【特許請求の範囲】
【請求項１】
クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力するマルチナイキストＤ／Ａ変換回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を生成し、上記アナログ信号と上記マルチナイキストＤ／Ａ変換回路から出力されたアナログ信号を合成する不要波抑圧手段とを備えた周波数シンセサイザ。
【請求項２】
クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力する第１のマルチナイキストＤ／Ａ変換回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を出力する第２のマルチナイキストＤ／Ａ変換回路と、上記第１のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号の位相を第１の位相量だけシフトする第１の移相回路と、上記第１の位相量と９０度の差がある第２の位相量だけ、上記第２のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号の位相をシフトする第２の移相回路と、上記第１の移相回路により位相がシフトされたアナログ信号と上記第２の移相回路により位相がシフトされたアナログ信号を合成する合成回路とを備えた周波数シンセサイザ。
【請求項３】
クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力する第１のマルチナイキストＤ／Ａ変換回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を出力する第２のマルチナイキストＤ／Ａ変換回路と、上記第１のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号と上記第２のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号を合成する合成回路と、上記第１のマルチナイキストＤ／Ａ変換回路から上記合成回路に至るまでの第１の信号経路、または、上記第２のマルチナイキストＤ／Ａ変換回路から上記合成回路に至るまでの第２の信号経路のいずれか一方に挿入され、上記第１の信号経路と上記第２の信号経路間の位相差を９０度に設定する移相回路とを備えた周波数シンセサイザ。
【請求項４】
クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号の位相を第１の位相量だけシフトする第１の移相回路と、上記第１の位相量と９０度の差がある第２の位相量だけ、上記クロック信号源により生成されたクロック信号の位相をシフトする第２の移相回路と、上記第１の移相回路により位相がシフトされたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力する第１のマルチナイキストＤ／Ａ変換回路と、上記第２の移相回路により位相がシフトされたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を出力する第２のマルチナイキストＤ／Ａ変換回路と、上記第１のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号と上記第２のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号を合成する合成回路とを備えた周波数シンセサイザ。
【請求項５】
クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力する第１のマルチナイキストＤ／Ａ変換回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を出力する第２のマルチナイキストＤ／Ａ変換回路と、上記第１のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号と上記第２のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号を合成する合成回路と、上記クロック信号源から上記第１のマルチナイキストＤ／Ａ変換回路に至るまでの第１の信号経路、または、上記クロック信号源から上記第２のマルチナイキストＤ／Ａ変換回路に至るまでの第２の信号経路のいずれか一方に挿入され、上記第１の信号経路と上記第２の信号経路間の位相差を９０度に設定する移相回路とを備えた周波数シンセサイザ。
【請求項６】
デジタル振幅データ生成回路は、クロック信号源からクロック信号を受ける毎に、中間周波数を決める制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する位相アキュムレータと、上記位相アキュムレータから出力された累積加算値に対応する振幅を有する第１のデジタル信号を出力する第１のデジタル信号出力回路と、上記位相アキュムレータから出力された累積加算値に対応する振幅を有し、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を出力する第２のデジタル信号出力回路とから構成されていることを特徴とする請求項１から請求項５のうちのいずれか１項記載の周波数シンセサイザ。
【請求項７】
デジタル振幅データ生成回路は、クロック信号源からクロック信号を受ける毎に、中間周波数を決める制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する第１の位相アキュムレータと、上記クロック信号源からクロック信号を受ける毎に、上記制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する第２の位相アキュムレータと、上記第１の位相アキュムレータから出力された累積加算値に対応する振幅を有する第１のデジタル信号を出力する第１のデジタル信号出力回路と、上記第２の位相アキュムレータから出力された累積加算値に対応する振幅を有し、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を出力する第２のデジタル信号出力回路とから構成されていることを特徴とする請求項１から請求項５のうちのいずれか１項記載の周波数シンセサイザ。
【請求項８】
デジタル振幅データ生成回路は、クロック信号源からクロック信号を受ける毎に、中間周波数を決める制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する位相アキュムレータと、上記位相アキュムレータから出力された累積加算値に第１の位相オフセットデータを加算する第１の加算回路と、上記位相アキュムレータから出力された累積加算値に、上記第１の位相オフセットデータと９０度の差がある第２の位相オフセットデータを加算する第２の加算回路と、上記第１の加算回路により第１の位相オフセットデータが加算された累積加算値に対応する振幅を有する第１のデジタル信号を出力する第１のデジタル信号出力回路と、上記第２の加算回路により第２の位相オフセットデータが加算された累積加算値に対応する振幅を有する第２のデジタル信号を出力する第２のデジタル信号出力回路とから構成されていることを特徴とする請求項１から請求項５のうちのいずれか１項記載の周波数シンセサイザ。
【請求項９】
デジタル振幅データ生成回路は、クロック信号源からクロック信号を受ける毎に、中間周波数を決める制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する第１の位相アキュムレータと、上記クロック信号源からクロック信号を受ける毎に、上記制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する第２の位相アキュムレータと、上記第１の位相アキュムレータから出力された累積加算値に第１の位相オフセットデータを加算する第１の加算回路と、上記第２の位相アキュムレータから出力された累積加算値に、上記第１の位相オフセットデータと９０度の差がある第２の位相オフセットデータを加算する第２の加算回路と、上記第１の加算回路により第１の位相オフセットデータが加算された累積加算値に対応する振幅を有する第１のデジタル信号を出力する第１のデジタル信号出力回路と、上記第２の加算回路により第２の位相オフセットデータが加算された累積加算値に対応する振幅を有する第２のデジタル信号を出力する第２のデジタル信号出力回路とから構成されていることを特徴とする請求項１から請求項５のうちのいずれか１項記載の周波数シンセサイザ。
【請求項１０】
第１及び第２のデジタル信号出力回路は、累積加算値に対応する振幅を有するデジタル信号を格納しているメモリで構成されており、入力された累積加算値をアドレスとして、上記累積加算値に対応する振幅を有するデジタル信号を出力することを特徴とする請求項６から請求項９のうちのいずれか１項記載の周波数シンセサイザ。
【請求項１１】
第１及び第２のデジタル信号出力回路は、累積加算値からデジタル信号を演算により求める演算回路で構成されており、入力された累積加算値に対応する振幅を有するデジタル信号を演算して出力することを特徴とする請求項６から請求項９のうちのいずれか１項記載の周波数シンセサイザ。
【請求項１２】
クロック信号源は、生成するクロック信号の周波数を可変することが可能な信号源で構成されていることを特徴とする請求項１から請求項１１のうちのいずれか１項記載の周波数シンセサイザ。
【請求項１】
クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力するマルチナイキストＤ／Ａ変換回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を生成し、上記アナログ信号と上記マルチナイキストＤ／Ａ変換回路から出力されたアナログ信号を合成する不要波抑圧手段とを備えた周波数シンセサイザ。
【請求項２】
クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力する第１のマルチナイキストＤ／Ａ変換回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を出力する第２のマルチナイキストＤ／Ａ変換回路と、上記第１のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号の位相を第１の位相量だけシフトする第１の移相回路と、上記第１の位相量と９０度の差がある第２の位相量だけ、上記第２のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号の位相をシフトする第２の移相回路と、上記第１の移相回路により位相がシフトされたアナログ信号と上記第２の移相回路により位相がシフトされたアナログ信号を合成する合成回路とを備えた周波数シンセサイザ。
【請求項３】
クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力する第１のマルチナイキストＤ／Ａ変換回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を出力する第２のマルチナイキストＤ／Ａ変換回路と、上記第１のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号と上記第２のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号を合成する合成回路と、上記第１のマルチナイキストＤ／Ａ変換回路から上記合成回路に至るまでの第１の信号経路、または、上記第２のマルチナイキストＤ／Ａ変換回路から上記合成回路に至るまでの第２の信号経路のいずれか一方に挿入され、上記第１の信号経路と上記第２の信号経路間の位相差を９０度に設定する移相回路とを備えた周波数シンセサイザ。
【請求項４】
クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号の位相を第１の位相量だけシフトする第１の移相回路と、上記第１の位相量と９０度の差がある第２の位相量だけ、上記クロック信号源により生成されたクロック信号の位相をシフトする第２の移相回路と、上記第１の移相回路により位相がシフトされたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力する第１のマルチナイキストＤ／Ａ変換回路と、上記第２の移相回路により位相がシフトされたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を出力する第２のマルチナイキストＤ／Ａ変換回路と、上記第１のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号と上記第２のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号を合成する合成回路とを備えた周波数シンセサイザ。
【請求項５】
クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第１のデジタル信号を生成するとともに、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第１のデジタル信号に応じた波形のアナログ信号を出力する第１のマルチナイキストＤ／Ａ変換回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第２のデジタル信号に応じた波形のアナログ信号を出力する第２のマルチナイキストＤ／Ａ変換回路と、上記第１のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号と上記第２のマルチナイキストＤ／Ａ変換回路から出力されたアナログ信号を合成する合成回路と、上記クロック信号源から上記第１のマルチナイキストＤ／Ａ変換回路に至るまでの第１の信号経路、または、上記クロック信号源から上記第２のマルチナイキストＤ／Ａ変換回路に至るまでの第２の信号経路のいずれか一方に挿入され、上記第１の信号経路と上記第２の信号経路間の位相差を９０度に設定する移相回路とを備えた周波数シンセサイザ。
【請求項６】
デジタル振幅データ生成回路は、クロック信号源からクロック信号を受ける毎に、中間周波数を決める制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する位相アキュムレータと、上記位相アキュムレータから出力された累積加算値に対応する振幅を有する第１のデジタル信号を出力する第１のデジタル信号出力回路と、上記位相アキュムレータから出力された累積加算値に対応する振幅を有し、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を出力する第２のデジタル信号出力回路とから構成されていることを特徴とする請求項１から請求項５のうちのいずれか１項記載の周波数シンセサイザ。
【請求項７】
デジタル振幅データ生成回路は、クロック信号源からクロック信号を受ける毎に、中間周波数を決める制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する第１の位相アキュムレータと、上記クロック信号源からクロック信号を受ける毎に、上記制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する第２の位相アキュムレータと、上記第１の位相アキュムレータから出力された累積加算値に対応する振幅を有する第１のデジタル信号を出力する第１のデジタル信号出力回路と、上記第２の位相アキュムレータから出力された累積加算値に対応する振幅を有し、上記第１のデジタル信号と９０度の位相差を有する第２のデジタル信号を出力する第２のデジタル信号出力回路とから構成されていることを特徴とする請求項１から請求項５のうちのいずれか１項記載の周波数シンセサイザ。
【請求項８】
デジタル振幅データ生成回路は、クロック信号源からクロック信号を受ける毎に、中間周波数を決める制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する位相アキュムレータと、上記位相アキュムレータから出力された累積加算値に第１の位相オフセットデータを加算する第１の加算回路と、上記位相アキュムレータから出力された累積加算値に、上記第１の位相オフセットデータと９０度の差がある第２の位相オフセットデータを加算する第２の加算回路と、上記第１の加算回路により第１の位相オフセットデータが加算された累積加算値に対応する振幅を有する第１のデジタル信号を出力する第１のデジタル信号出力回路と、上記第２の加算回路により第２の位相オフセットデータが加算された累積加算値に対応する振幅を有する第２のデジタル信号を出力する第２のデジタル信号出力回路とから構成されていることを特徴とする請求項１から請求項５のうちのいずれか１項記載の周波数シンセサイザ。
【請求項９】
デジタル振幅データ生成回路は、クロック信号源からクロック信号を受ける毎に、中間周波数を決める制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する第１の位相アキュムレータと、上記クロック信号源からクロック信号を受ける毎に、上記制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する第２の位相アキュムレータと、上記第１の位相アキュムレータから出力された累積加算値に第１の位相オフセットデータを加算する第１の加算回路と、上記第２の位相アキュムレータから出力された累積加算値に、上記第１の位相オフセットデータと９０度の差がある第２の位相オフセットデータを加算する第２の加算回路と、上記第１の加算回路により第１の位相オフセットデータが加算された累積加算値に対応する振幅を有する第１のデジタル信号を出力する第１のデジタル信号出力回路と、上記第２の加算回路により第２の位相オフセットデータが加算された累積加算値に対応する振幅を有する第２のデジタル信号を出力する第２のデジタル信号出力回路とから構成されていることを特徴とする請求項１から請求項５のうちのいずれか１項記載の周波数シンセサイザ。
【請求項１０】
第１及び第２のデジタル信号出力回路は、累積加算値に対応する振幅を有するデジタル信号を格納しているメモリで構成されており、入力された累積加算値をアドレスとして、上記累積加算値に対応する振幅を有するデジタル信号を出力することを特徴とする請求項６から請求項９のうちのいずれか１項記載の周波数シンセサイザ。
【請求項１１】
第１及び第２のデジタル信号出力回路は、累積加算値からデジタル信号を演算により求める演算回路で構成されており、入力された累積加算値に対応する振幅を有するデジタル信号を演算して出力することを特徴とする請求項６から請求項９のうちのいずれか１項記載の周波数シンセサイザ。
【請求項１２】
クロック信号源は、生成するクロック信号の周波数を可変することが可能な信号源で構成されていることを特徴とする請求項１から請求項１１のうちのいずれか１項記載の周波数シンセサイザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−１４１８６９（Ｐ２０１０−１４１８６９Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００９−１９６８０６（Ｐ２００９−１９６８０６）
【出願日】平成２１年８月２７日（２００９．８．２７）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２１年８月２７日（２００９．８．２７）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
[ Back to top ]