回路基板及びその製造方法、並びに前記回路基板を備える半導体パッケージ
【課題】回路基板に電気素子をモールディングするモールディング膜をボイドなしに効率的に形成できる回路基板及びその製造方法、並びに前記回路基板を備える半導体パッケージに関する。
【解決手段】本発明の実施形態による回路基板は、電気素子が実装される素子実装領域を有するベース基板と、素子実装領域が露出されるようにベース基板を覆うレジストパターンと、を含み、ベース基板は、絶縁層と、絶縁層上に形成された回路パターンと、素子実装領域内で回路パターンが形成されていない絶縁層に提供された凹部と、を含む。
【解決手段】本発明の実施形態による回路基板は、電気素子が実装される素子実装領域を有するベース基板と、素子実装領域が露出されるようにベース基板を覆うレジストパターンと、を含み、ベース基板は、絶縁層と、絶縁層上に形成された回路パターンと、素子実装領域内で回路パターンが形成されていない絶縁層に提供された凹部と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板及びその製造方法に関し、より詳細には、回路基板に対して電気素子をモールディング（ｍｏｌｄｉｎｇ）するモールディング膜の充填効率を向上させることができる回路基板及びその製造方法、並びに前記回路基板を備える半導体パッケージに関する。
【背景技術】
【０００２】
回路基板のうちエンベデッド印刷回路基板（Ｅｍｂｅｄｄｅｄ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；Ｅｍｂｅｄｄｅｄ ＰＣＢ）は、半導体パッケージの集積度を高めるために、回路基板内に電気素子を内蔵した構造を有する。前記のような回路基板を製造する工程は、能動素子及び受動素子のような電気素子を準備して回路基板の素子実装領域に実装する工程及び所定のモールディング材料を用いて前記電気素子とともに前記素子実装領域を覆うモールディング工程を含む。しかし、前記モールディング材料を用いて前記素子実装領域を詰める過程で、前記モールディング材料が前記回路基板と前記電気素子との間の領域に完全に詰められない現象が生じる。この場合、前記電気素子と前記回路基板との間にボイド（ｖｏｉｄ）が生じて、半導体パッケージの信頼性を低下させる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国公開特許第１０−２００６−００７０７６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、電気素子をモールディングするモールディング膜の形成効率を向上した回路基板及びこれを備える半導体パッケージを提供することである。
【０００５】
本発明が解決しようとする課題は、回路基板に電気素子をモールディングするモールディング膜をボイド（ｖｏｉｄ）なしに効率的に形成できる回路基板の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明による回路基板は、電気素子が実装される素子実装領域を有するベース基板と、前記素子実装領域が露出されるように前記ベース基板を覆うレジストパターンと、を含み、前記ベース基板は、絶縁層と、前記絶縁層上に形成された回路パターンと、前記素子実装領域内で前記回路パターンが形成されていない前記絶縁層に提供された凹部と、を含む。
【０００７】
本発明の実施形態によると、前記凹部は、前記絶縁層の表面から一定深さまで窪んだトレンチ（ｔｒｅｎｃｈ）構造を有することができる。
【０００８】
本発明の実施形態によると、前記凹部は、前記電気素子をモールディングするモールディング材料が前記素子実装領域に進入するための進入経路として使用されることができる。
【０００９】
本発明による回路基板の製造方法は、絶縁層及び前記絶縁層を覆う銅箔層を有する銅張積層板（ＣＣＬ）を準備する段階と、前記銅箔層をパターニングして前記絶縁層上に回路パターンを形成することによりベース基板を準備する段階と、前記ベース基板の素子実装領域が露出されるように前記ベース基板上にレジストパターンを形成する段階と、前記素子実装領域内で露出された前記絶縁層に凹部を形成する段階と、を含む。
【００１０】
本発明の実施形態によると、前記凹部を形成する段階は、前記素子実装領域内で露出された前記絶縁層をレーザ工程により一定深さまで除去する段階を含むことができる。
【００１１】
本発明の実施形態によると、前記凹部は、前記電気素子をモールディングするモールディング材料が前記素子実装領域に進入するための進入経路として使用されることができる。
【００１２】
本発明による半導体パッケージは、電気素子が実装される素子実装領域を有するベース基板と、前記素子実装領域が露出されるように前記ベース基板を覆うレジストパターンと、前記素子実装領域に実装された電気素子と、前記電気素子及び前記素子実装領域を覆うように前記ベース基板を覆うモールディング膜と、を含み、前記ベース基板は、絶縁層と、前記絶縁層上に形成された回路パターンと、前記素子実装領域内で前記回路パターンが形成されていない前記絶縁層に提供された凹部と、を含む。
【００１３】
本発明の実施形態によると、前記凹部は、前記素子実装領域に詰められるモールディング材料の進入経路を提供し、前記モールディング膜は、前記凹部によって前記素子実装領域に進入して前記素子実装領域を詰めることができる。
【００１４】
本発明の実施形態によると、前記電気素子は、積層セラミックキャパシタ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ；ＭＬＣＣ）を含むことができる。
【発明の効果】
【００１５】
本発明による回路基板及びこれを備える半導体パッケージは、回路基板と電気素子との間にボイド（ｖｏｉｄ）なしにモールディング材料が効果的に充填されるようにして、半導体パッケージの信頼性を向上させることができる。
【００１６】
本発明による回路基板の製造方法は、回路基板と電気素子との間にボイド（ｖｏｉｄ）なしにモールディング材料が効果的に充填されるようにして、半導体パッケージの信頼性を向上させることができる構造の回路基板を製造することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態による半導体パッケージを示す図面である。
【図２】本発明の実施形態による半導体パッケージの製造方法を示すフローチャートである。
【図３】本発明の実施形態による半導体パッケージの製造過程を説明するための図面である。
【図４】本発明の実施形態による半導体パッケージの製造過程を説明するための図面である。
【図５】本発明の実施形態による半導体パッケージの製造過程を説明するための図面である。
【図６】本発明の実施形態による半導体パッケージの製造過程を説明するための図面である。
【発明を実施するための形態】
【００１８】
本発明の利点及び特徴、そしてそれらを果たす方法は、添付図面とともに詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は以下で開示される実施形態に限定されず、相異なる様々な形態で具現されることができる。本実施形態は、本発明の開示が完全になるようにするとともに、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に伝達するために提供されることができる。明細書全体において、同一参照符号は同一構成要素を示す。また、本明細書で用いられる用語は、実施形態を説明するためのものであり、本発明を限定しようとするものではない。本明細書で、単数型は文句で特別に言及しない限り複数型も含む。
【００１９】
以下、添付の図面を参照して本発明の実施形態による回路基板及びその製造方法、並びに前記回路基板を備える半導体パッケージについて詳細に説明する。
【００２０】
図１は、本発明の実施形態による半導体パッケージを示す図面である。図１を参照すると、本発明の実施形態による半導体パッケージ１００は、回路基板１０１と、前記回路基板１０１に実装された電気素子１３０と、前記電気素子１３０をモールディング（ｍｏｌｄｉｎｇ）するモールディング膜１４０と、を含むことができる。前記回路基板１０１は、ベース基板１１０及び前記ベース基板１１０のチップ実装領域１１１を露出させるレジストパターン１２０を有することができる。
【００２１】
前記ベース基板１１０は、前記半導体パッケージ１００の内部に配置されるコア層であってもよい。前記ベース基板１１０は、絶縁層１１２及び前記絶縁層１１２上に形成された回路パターン１１４を有することができる。前記絶縁層１１２は、樹脂系の絶縁シートであってもよく、前記回路パターン１１４は、前記絶縁シート上に形成された金属パターンであってもよい。
【００２２】
前記レジストパターン１２０は、前記ベース基板１１０上に積層され、前記ベース基板１１０の素子実装領域１１１を選択的に露出させることができる。前記素子実装領域１１１は、前記電気素子１３０が実装される前記ベース基板１１０上の領域であってもよい。
【００２３】
前記電気素子１３０は、前記素子実装領域１１１に実装された電気部品であってもよい。一例として、前記電気素子１３０は、受動素子を含んでもよい。この場合、前記電気素子１３０は、多層セラミックキャパシタ（Ｍｕｌｔｉ−ｌａｙｅｒ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ；ＭＬＣＣ）、コンダクタ（ｃｏｎｄｕｃｔｏｒ）、インダクタ（ｉｎｄｕｃｔｏｒ）、及び抵抗器（ｒｅｓｉｓｔｏｒ）などのような各種の受動素子を含むことができる。他の例として、前記電気素子１３０は、能動素子を含んでもよい。この場合、前記電気素子１３０は、半導体集積回路チップを含むことができる。
【００２４】
前記モールディング膜１４０は、前記電気素子１３０が外部環境から保護されるように、前記電気素子１３０を密閉することができる。このために、前記モールディング膜１４０は、前記回路基板１０１上で前記電気素子１３０を完全に覆うことができる。前記モールディング膜１４０としては、エポキシモールディングコンパウンド（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ；ＥＭＣ）が使用されることができる。
【００２５】
一方、前記回路基板１０１の素子実装領域１１１内で前記回路パターン１１４によって選択的に露出される絶縁層１１２部分には、凹部１１２ａが提供されることができる。より具体的には、前記凹部１１２ａは、前記素子実装領域１１１内で前記回路パターン１１４が形成されていない前記絶縁層１１２部分を一定深さまで除去して形成されたものであってもよい。これにより、前記凹部１１２ａは、前記絶縁層１１２から一定深さまで窪んだトレンチ（ｔｒｅｎｃｈ）構造を有することができる。この場合、前記凹部１１２ａにより前記回路パターン１１４が形成された領域に対して前記回路パターン１１４が形成されていない領域の高低差が生じるため、前記電気素子１３０と前記回路パターン１１４が形成されていない前記絶縁層１１２部分との間には相対的に増加した空間が生じ得る。前記のような構造の凹部１１２ａは、前記電気素子１３０が前記素子実装領域１１１に実装された後、前記モールディング膜１４０を形成する際に、前記電気素子１３０と前記回路基板１０１との間の空間に前記モールディング膜１４０が効果的に進入するようにする進入経路を提供することができる。
【００２６】
上記のように、本発明の実施形態による回路基板１０１及びこれを備える半導体パッケージ１００は、前記回路基板１０１の素子実装領域１１１に前記回路基板１０１と前記電気素子１３０との間の一定大きさの間隔を提供して、モールディング膜１４０を形成する際にモールディング材料が前記回路基板１０１と前記電気素子１３０との間の空間に効果的に進入するようにすることができる。これにより、本発明による回路基板及びこれを備える半導体パッケージは、回路基板と電気素子との間にボイド（ｖｏｉｄ）なしにモールディング材料が効果的に充填されるようにして、半導体パッケージの信頼性を向上させることができる。
【００２７】
以下、本発明の実施形態による半導体パッケージの製造方法について詳細に説明する。ここで、前記本発明の実施形態による半導体パッケージ１００に対して重複する内容は省略するか簡単に説明する。
【００２８】
図２は、本発明の実施形態による半導体パッケージの製造方法を示すフローチャートであり、図３〜図６は、本発明の実施形態による半導体パッケージの製造過程を説明するための図面である。
【００２９】
図２及び図３を参照すると、ベース基板１１０を準備することができる（Ｓ１１０）。前記ベース基板１１０を準備する段階は、銅張積層板（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｉｏｎ；ＣＣＬ）を準備する段階及び前記銅張積層板に対してフォトリソグラフィ工程を実行する段階を含むことができる。前記銅張積層板は、絶縁層１１２及び前記絶縁層１１２の両面を覆う銅箔層を含み、前記フォトリソグラフィ工程は、前記銅箔層をパターニングして銅パターンである回路パターン１１４を形成することができる。
【００３０】
図２及び図４を参照すると、ベース基板１１０上に素子実装領域１１１を露出させるレジストパターン１２０を形成することができる（Ｓ１２０）。前記レジストパターン１２０を形成する段階は、前記ベース基板１１０上にソルダレジスト膜（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ Ｌａｙｅｒ）を形成する段階及び前記素子実装領域１１１が開口されるように前記ソルダレジスト膜をパターニングする段階を含むことができる。前記素子実装領域１１１は、前記ベース基板１１０の回路パターン１１４のうち電気素子（図６の１３０）に電気的に接続される回路パターン１１４の一部分が位置される領域を含むことができる。これにより、前記レジストパターン１２０によって前記素子実装領域１１１内の回路パターン１１４が露出され、これとともに前記回路パターン１１４が形成されていない前記素子実装領域１１１内の絶縁層１１２の一部が選択的に露出されることができる。
【００３１】
そして、素子実装領域１１１内で回路パターン１１４が形成されていない絶縁層１１２に凹部１１２ａを形成することができる（Ｓ１３０）。前記凹部１１２ａを形成する段階は、レーザ工程を利用して前記素子実装領域１１１で露出される絶縁層１１２を一定深さまで除去することにより実行されることができる。ここで、前記素子実装領域１１１で露出される回路パターン１１４は、前記レーザ工程の際に前記絶縁層１１２以外の領域がエッチングされないようにするエッチング防止膜として利用されることができる。
【００３２】
図２及び図５を参照すると、前記素子実装領域１１１に露出された回路パターン１１４に対して表面処理を施すことができる（Ｓ１４０）。前記表面処理の段階は、前記素子実装領域１１１で露出される前記回路パターン１１４上にめっき膜１１４ａを形成する段階を含むことができる。前記めっき膜１１４ａとしては、金（Ａｕ）、ニッケル（Ｎｉ）、そしてその他各種の金属膜が使用されることができる。
【００３３】
そして、ストリップ（Ｓｔｒｉｐ）工程を実行して単位回路基板を製造することができる（Ｓ１５０）。前記スクリップ工程を実行する段階は、前記ベース基板１１０及び前記レジストパターン１２０のストリップ領域を所定のブレード１０を用いて切断してなることができる。これによって、複数の単位回路基板が製造されることができる。
【００３４】
図２及び図６を参照すると、回路基板１０１の素子実装領域１１１に電気素子１３０を実装することができる（Ｓ１６０）。一例として、前記電気素子１３０を実装する段階は、多層セラミックキャパシタ（Ｍｕｌｔｉ−ｌａｙｅｒ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ；ＭＬＣＣ）を準備する段階及び前記多層セラミックキャパシタの陽極及び陰極がそれぞれベース基板１１０の回路パターン１１４の相違する部分に接続されるように前記多層セラミックキャパシタを前記回路基板に実装させる段階を含んでもよい。他の例として、前記電気素子１３０を実装させる段階は、半導体集積回路チップのような能動素子を実装する段階を含んでもよい。
【００３５】
そして、凹部１１２ａを前記回路基板１０１と前記電気素子１３０との間の空間にモールディング材料が進入する進入経路として利用して、前記回路基板１０１と前記電気素子１３０を覆うモールディング膜１４０を形成することができる（Ｓ１６０）。前記モールディング膜１４０を形成する段階は、前記回路基板に対してエポキシモールディングコンパウンド（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ；ＥＭＣ）膜を形成する段階を含むことができる。これにより、前記モールディング膜１４０は、前記素子実装領域１１１内で前記回路基板と前記電気素子１３０との間に進入して詰められることができる。
【００３６】
一方、前記モールディング膜１４０形成過程で、前記素子実装領域１１１に提供された凹部１１２ａは、前記エポキシモールディングコンパウンドのようなモールディング材料が前記電気素子１３０と前記回路基板との間に容易に充填されるようにすることができる。より具体的には、前記凹部１１２ａは、前記電気素子１３０と前記回路基板との間に一定空間を確保することができる。この場合、前記凹部１１２ａが存在しない場合に比べて相対的に、前記電気素子１３０と前記回路基板との間に間隔が生じるため、前記モールディング膜１４０を形成する際、前記モールディング材料が前記電気素子１３０と前記回路基板との間の空間に効果的に進入するように、その進入経路を確保することができる。これによって、前記モールディング材料は、前記電気素子１３０と前記回路基板との間にボイド（ｖｏｉｄ）を発生せず、効果的に進入して詰められることができる。
【００３７】
上記のように、本発明の実施形態による回路基板の製造方法は、回路基板１０１の素子実装領域１１１に前記回路基板１０１と前記電気素子１３０との間に間隔を提供するように、前記素子実装領域１１１に露出された絶縁層１１２に凹部１１２ａを形成することができる。この場合、前記回路基板１０１に前記電気素子１３０を実装して半導体パッケージ１００を製造する場合、前記電気素子１３０をモールディングするモールディング膜１４０が前記電気素子１３０と前記回路基板１０１との間の領域に効果的に充填されるようにすることができる。これによって、本発明による回路基板の製造方法は、回路基板と電気素子との間にボイド（ｖｏｉｄ）なしにモールディング材料が効果的に充填されるようにして、半導体パッケージの信頼性を向上した構造の回路基板を製造することができる。
【００３８】
以上の詳細な説明は本発明を例示するものである。また、上述の内容は本発明の好ましい実施形態を示して説明するものに過ぎず、本発明は多様な他の組合、変更及び環境で用いることができる。即ち、本明細書に開示された発明の概念の範囲、述べた開示内容と均等な範囲及び／または当業界の技術または知識の範囲内で変更または修正が可能である。上述の実施形態は本発明を実施するにおいて最善の状態を説明するためのものであり、本発明のような他の発明を用いるにおいて当業界に公知された他の状態での実施、そして発明の具体的な適用分野及び用途で要求される多様な変更も可能である。従って、以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図ではない。また、添付された請求範囲は他の実施状態も含むと解釈されるべきであろう。
【符号の説明】
【００３９】
１００ 半導体パッケージ
１１０ ベース基板
１１１ 素子実装領域
１１２ 絶縁層
１１２ａ 凹部
１１４ 回路パターン
１１４ａ めっき膜
１２０ レジストパターン
１３０ 電気素子
１４０ モールディング膜
【技術分野】
【０００１】
本発明は、回路基板及びその製造方法に関し、より詳細には、回路基板に対して電気素子をモールディング（ｍｏｌｄｉｎｇ）するモールディング膜の充填効率を向上させることができる回路基板及びその製造方法、並びに前記回路基板を備える半導体パッケージに関する。
【背景技術】
【０００２】
回路基板のうちエンベデッド印刷回路基板（Ｅｍｂｅｄｄｅｄ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；Ｅｍｂｅｄｄｅｄ ＰＣＢ）は、半導体パッケージの集積度を高めるために、回路基板内に電気素子を内蔵した構造を有する。前記のような回路基板を製造する工程は、能動素子及び受動素子のような電気素子を準備して回路基板の素子実装領域に実装する工程及び所定のモールディング材料を用いて前記電気素子とともに前記素子実装領域を覆うモールディング工程を含む。しかし、前記モールディング材料を用いて前記素子実装領域を詰める過程で、前記モールディング材料が前記回路基板と前記電気素子との間の領域に完全に詰められない現象が生じる。この場合、前記電気素子と前記回路基板との間にボイド（ｖｏｉｄ）が生じて、半導体パッケージの信頼性を低下させる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国公開特許第１０−２００６−００７０７６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、電気素子をモールディングするモールディング膜の形成効率を向上した回路基板及びこれを備える半導体パッケージを提供することである。
【０００５】
本発明が解決しようとする課題は、回路基板に電気素子をモールディングするモールディング膜をボイド（ｖｏｉｄ）なしに効率的に形成できる回路基板の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明による回路基板は、電気素子が実装される素子実装領域を有するベース基板と、前記素子実装領域が露出されるように前記ベース基板を覆うレジストパターンと、を含み、前記ベース基板は、絶縁層と、前記絶縁層上に形成された回路パターンと、前記素子実装領域内で前記回路パターンが形成されていない前記絶縁層に提供された凹部と、を含む。
【０００７】
本発明の実施形態によると、前記凹部は、前記絶縁層の表面から一定深さまで窪んだトレンチ（ｔｒｅｎｃｈ）構造を有することができる。
【０００８】
本発明の実施形態によると、前記凹部は、前記電気素子をモールディングするモールディング材料が前記素子実装領域に進入するための進入経路として使用されることができる。
【０００９】
本発明による回路基板の製造方法は、絶縁層及び前記絶縁層を覆う銅箔層を有する銅張積層板（ＣＣＬ）を準備する段階と、前記銅箔層をパターニングして前記絶縁層上に回路パターンを形成することによりベース基板を準備する段階と、前記ベース基板の素子実装領域が露出されるように前記ベース基板上にレジストパターンを形成する段階と、前記素子実装領域内で露出された前記絶縁層に凹部を形成する段階と、を含む。
【００１０】
本発明の実施形態によると、前記凹部を形成する段階は、前記素子実装領域内で露出された前記絶縁層をレーザ工程により一定深さまで除去する段階を含むことができる。
【００１１】
本発明の実施形態によると、前記凹部は、前記電気素子をモールディングするモールディング材料が前記素子実装領域に進入するための進入経路として使用されることができる。
【００１２】
本発明による半導体パッケージは、電気素子が実装される素子実装領域を有するベース基板と、前記素子実装領域が露出されるように前記ベース基板を覆うレジストパターンと、前記素子実装領域に実装された電気素子と、前記電気素子及び前記素子実装領域を覆うように前記ベース基板を覆うモールディング膜と、を含み、前記ベース基板は、絶縁層と、前記絶縁層上に形成された回路パターンと、前記素子実装領域内で前記回路パターンが形成されていない前記絶縁層に提供された凹部と、を含む。
【００１３】
本発明の実施形態によると、前記凹部は、前記素子実装領域に詰められるモールディング材料の進入経路を提供し、前記モールディング膜は、前記凹部によって前記素子実装領域に進入して前記素子実装領域を詰めることができる。
【００１４】
本発明の実施形態によると、前記電気素子は、積層セラミックキャパシタ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ；ＭＬＣＣ）を含むことができる。
【発明の効果】
【００１５】
本発明による回路基板及びこれを備える半導体パッケージは、回路基板と電気素子との間にボイド（ｖｏｉｄ）なしにモールディング材料が効果的に充填されるようにして、半導体パッケージの信頼性を向上させることができる。
【００１６】
本発明による回路基板の製造方法は、回路基板と電気素子との間にボイド（ｖｏｉｄ）なしにモールディング材料が効果的に充填されるようにして、半導体パッケージの信頼性を向上させることができる構造の回路基板を製造することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態による半導体パッケージを示す図面である。
【図２】本発明の実施形態による半導体パッケージの製造方法を示すフローチャートである。
【図３】本発明の実施形態による半導体パッケージの製造過程を説明するための図面である。
【図４】本発明の実施形態による半導体パッケージの製造過程を説明するための図面である。
【図５】本発明の実施形態による半導体パッケージの製造過程を説明するための図面である。
【図６】本発明の実施形態による半導体パッケージの製造過程を説明するための図面である。
【発明を実施するための形態】
【００１８】
本発明の利点及び特徴、そしてそれらを果たす方法は、添付図面とともに詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は以下で開示される実施形態に限定されず、相異なる様々な形態で具現されることができる。本実施形態は、本発明の開示が完全になるようにするとともに、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に伝達するために提供されることができる。明細書全体において、同一参照符号は同一構成要素を示す。また、本明細書で用いられる用語は、実施形態を説明するためのものであり、本発明を限定しようとするものではない。本明細書で、単数型は文句で特別に言及しない限り複数型も含む。
【００１９】
以下、添付の図面を参照して本発明の実施形態による回路基板及びその製造方法、並びに前記回路基板を備える半導体パッケージについて詳細に説明する。
【００２０】
図１は、本発明の実施形態による半導体パッケージを示す図面である。図１を参照すると、本発明の実施形態による半導体パッケージ１００は、回路基板１０１と、前記回路基板１０１に実装された電気素子１３０と、前記電気素子１３０をモールディング（ｍｏｌｄｉｎｇ）するモールディング膜１４０と、を含むことができる。前記回路基板１０１は、ベース基板１１０及び前記ベース基板１１０のチップ実装領域１１１を露出させるレジストパターン１２０を有することができる。
【００２１】
前記ベース基板１１０は、前記半導体パッケージ１００の内部に配置されるコア層であってもよい。前記ベース基板１１０は、絶縁層１１２及び前記絶縁層１１２上に形成された回路パターン１１４を有することができる。前記絶縁層１１２は、樹脂系の絶縁シートであってもよく、前記回路パターン１１４は、前記絶縁シート上に形成された金属パターンであってもよい。
【００２２】
前記レジストパターン１２０は、前記ベース基板１１０上に積層され、前記ベース基板１１０の素子実装領域１１１を選択的に露出させることができる。前記素子実装領域１１１は、前記電気素子１３０が実装される前記ベース基板１１０上の領域であってもよい。
【００２３】
前記電気素子１３０は、前記素子実装領域１１１に実装された電気部品であってもよい。一例として、前記電気素子１３０は、受動素子を含んでもよい。この場合、前記電気素子１３０は、多層セラミックキャパシタ（Ｍｕｌｔｉ−ｌａｙｅｒ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ；ＭＬＣＣ）、コンダクタ（ｃｏｎｄｕｃｔｏｒ）、インダクタ（ｉｎｄｕｃｔｏｒ）、及び抵抗器（ｒｅｓｉｓｔｏｒ）などのような各種の受動素子を含むことができる。他の例として、前記電気素子１３０は、能動素子を含んでもよい。この場合、前記電気素子１３０は、半導体集積回路チップを含むことができる。
【００２４】
前記モールディング膜１４０は、前記電気素子１３０が外部環境から保護されるように、前記電気素子１３０を密閉することができる。このために、前記モールディング膜１４０は、前記回路基板１０１上で前記電気素子１３０を完全に覆うことができる。前記モールディング膜１４０としては、エポキシモールディングコンパウンド（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ；ＥＭＣ）が使用されることができる。
【００２５】
一方、前記回路基板１０１の素子実装領域１１１内で前記回路パターン１１４によって選択的に露出される絶縁層１１２部分には、凹部１１２ａが提供されることができる。より具体的には、前記凹部１１２ａは、前記素子実装領域１１１内で前記回路パターン１１４が形成されていない前記絶縁層１１２部分を一定深さまで除去して形成されたものであってもよい。これにより、前記凹部１１２ａは、前記絶縁層１１２から一定深さまで窪んだトレンチ（ｔｒｅｎｃｈ）構造を有することができる。この場合、前記凹部１１２ａにより前記回路パターン１１４が形成された領域に対して前記回路パターン１１４が形成されていない領域の高低差が生じるため、前記電気素子１３０と前記回路パターン１１４が形成されていない前記絶縁層１１２部分との間には相対的に増加した空間が生じ得る。前記のような構造の凹部１１２ａは、前記電気素子１３０が前記素子実装領域１１１に実装された後、前記モールディング膜１４０を形成する際に、前記電気素子１３０と前記回路基板１０１との間の空間に前記モールディング膜１４０が効果的に進入するようにする進入経路を提供することができる。
【００２６】
上記のように、本発明の実施形態による回路基板１０１及びこれを備える半導体パッケージ１００は、前記回路基板１０１の素子実装領域１１１に前記回路基板１０１と前記電気素子１３０との間の一定大きさの間隔を提供して、モールディング膜１４０を形成する際にモールディング材料が前記回路基板１０１と前記電気素子１３０との間の空間に効果的に進入するようにすることができる。これにより、本発明による回路基板及びこれを備える半導体パッケージは、回路基板と電気素子との間にボイド（ｖｏｉｄ）なしにモールディング材料が効果的に充填されるようにして、半導体パッケージの信頼性を向上させることができる。
【００２７】
以下、本発明の実施形態による半導体パッケージの製造方法について詳細に説明する。ここで、前記本発明の実施形態による半導体パッケージ１００に対して重複する内容は省略するか簡単に説明する。
【００２８】
図２は、本発明の実施形態による半導体パッケージの製造方法を示すフローチャートであり、図３〜図６は、本発明の実施形態による半導体パッケージの製造過程を説明するための図面である。
【００２９】
図２及び図３を参照すると、ベース基板１１０を準備することができる（Ｓ１１０）。前記ベース基板１１０を準備する段階は、銅張積層板（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｉｏｎ；ＣＣＬ）を準備する段階及び前記銅張積層板に対してフォトリソグラフィ工程を実行する段階を含むことができる。前記銅張積層板は、絶縁層１１２及び前記絶縁層１１２の両面を覆う銅箔層を含み、前記フォトリソグラフィ工程は、前記銅箔層をパターニングして銅パターンである回路パターン１１４を形成することができる。
【００３０】
図２及び図４を参照すると、ベース基板１１０上に素子実装領域１１１を露出させるレジストパターン１２０を形成することができる（Ｓ１２０）。前記レジストパターン１２０を形成する段階は、前記ベース基板１１０上にソルダレジスト膜（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ Ｌａｙｅｒ）を形成する段階及び前記素子実装領域１１１が開口されるように前記ソルダレジスト膜をパターニングする段階を含むことができる。前記素子実装領域１１１は、前記ベース基板１１０の回路パターン１１４のうち電気素子（図６の１３０）に電気的に接続される回路パターン１１４の一部分が位置される領域を含むことができる。これにより、前記レジストパターン１２０によって前記素子実装領域１１１内の回路パターン１１４が露出され、これとともに前記回路パターン１１４が形成されていない前記素子実装領域１１１内の絶縁層１１２の一部が選択的に露出されることができる。
【００３１】
そして、素子実装領域１１１内で回路パターン１１４が形成されていない絶縁層１１２に凹部１１２ａを形成することができる（Ｓ１３０）。前記凹部１１２ａを形成する段階は、レーザ工程を利用して前記素子実装領域１１１で露出される絶縁層１１２を一定深さまで除去することにより実行されることができる。ここで、前記素子実装領域１１１で露出される回路パターン１１４は、前記レーザ工程の際に前記絶縁層１１２以外の領域がエッチングされないようにするエッチング防止膜として利用されることができる。
【００３２】
図２及び図５を参照すると、前記素子実装領域１１１に露出された回路パターン１１４に対して表面処理を施すことができる（Ｓ１４０）。前記表面処理の段階は、前記素子実装領域１１１で露出される前記回路パターン１１４上にめっき膜１１４ａを形成する段階を含むことができる。前記めっき膜１１４ａとしては、金（Ａｕ）、ニッケル（Ｎｉ）、そしてその他各種の金属膜が使用されることができる。
【００３３】
そして、ストリップ（Ｓｔｒｉｐ）工程を実行して単位回路基板を製造することができる（Ｓ１５０）。前記スクリップ工程を実行する段階は、前記ベース基板１１０及び前記レジストパターン１２０のストリップ領域を所定のブレード１０を用いて切断してなることができる。これによって、複数の単位回路基板が製造されることができる。
【００３４】
図２及び図６を参照すると、回路基板１０１の素子実装領域１１１に電気素子１３０を実装することができる（Ｓ１６０）。一例として、前記電気素子１３０を実装する段階は、多層セラミックキャパシタ（Ｍｕｌｔｉ−ｌａｙｅｒ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ；ＭＬＣＣ）を準備する段階及び前記多層セラミックキャパシタの陽極及び陰極がそれぞれベース基板１１０の回路パターン１１４の相違する部分に接続されるように前記多層セラミックキャパシタを前記回路基板に実装させる段階を含んでもよい。他の例として、前記電気素子１３０を実装させる段階は、半導体集積回路チップのような能動素子を実装する段階を含んでもよい。
【００３５】
そして、凹部１１２ａを前記回路基板１０１と前記電気素子１３０との間の空間にモールディング材料が進入する進入経路として利用して、前記回路基板１０１と前記電気素子１３０を覆うモールディング膜１４０を形成することができる（Ｓ１６０）。前記モールディング膜１４０を形成する段階は、前記回路基板に対してエポキシモールディングコンパウンド（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ；ＥＭＣ）膜を形成する段階を含むことができる。これにより、前記モールディング膜１４０は、前記素子実装領域１１１内で前記回路基板と前記電気素子１３０との間に進入して詰められることができる。
【００３６】
一方、前記モールディング膜１４０形成過程で、前記素子実装領域１１１に提供された凹部１１２ａは、前記エポキシモールディングコンパウンドのようなモールディング材料が前記電気素子１３０と前記回路基板との間に容易に充填されるようにすることができる。より具体的には、前記凹部１１２ａは、前記電気素子１３０と前記回路基板との間に一定空間を確保することができる。この場合、前記凹部１１２ａが存在しない場合に比べて相対的に、前記電気素子１３０と前記回路基板との間に間隔が生じるため、前記モールディング膜１４０を形成する際、前記モールディング材料が前記電気素子１３０と前記回路基板との間の空間に効果的に進入するように、その進入経路を確保することができる。これによって、前記モールディング材料は、前記電気素子１３０と前記回路基板との間にボイド（ｖｏｉｄ）を発生せず、効果的に進入して詰められることができる。
【００３７】
上記のように、本発明の実施形態による回路基板の製造方法は、回路基板１０１の素子実装領域１１１に前記回路基板１０１と前記電気素子１３０との間に間隔を提供するように、前記素子実装領域１１１に露出された絶縁層１１２に凹部１１２ａを形成することができる。この場合、前記回路基板１０１に前記電気素子１３０を実装して半導体パッケージ１００を製造する場合、前記電気素子１３０をモールディングするモールディング膜１４０が前記電気素子１３０と前記回路基板１０１との間の領域に効果的に充填されるようにすることができる。これによって、本発明による回路基板の製造方法は、回路基板と電気素子との間にボイド（ｖｏｉｄ）なしにモールディング材料が効果的に充填されるようにして、半導体パッケージの信頼性を向上した構造の回路基板を製造することができる。
【００３８】
以上の詳細な説明は本発明を例示するものである。また、上述の内容は本発明の好ましい実施形態を示して説明するものに過ぎず、本発明は多様な他の組合、変更及び環境で用いることができる。即ち、本明細書に開示された発明の概念の範囲、述べた開示内容と均等な範囲及び／または当業界の技術または知識の範囲内で変更または修正が可能である。上述の実施形態は本発明を実施するにおいて最善の状態を説明するためのものであり、本発明のような他の発明を用いるにおいて当業界に公知された他の状態での実施、そして発明の具体的な適用分野及び用途で要求される多様な変更も可能である。従って、以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図ではない。また、添付された請求範囲は他の実施状態も含むと解釈されるべきであろう。
【符号の説明】
【００３９】
１００ 半導体パッケージ
１１０ ベース基板
１１１ 素子実装領域
１１２ 絶縁層
１１２ａ 凹部
１１４ 回路パターン
１１４ａ めっき膜
１２０ レジストパターン
１３０ 電気素子
１４０ モールディング膜
【特許請求の範囲】
【請求項１】
電気素子が実装される素子実装領域を有するベース基板と、
前記素子実装領域が露出されるように前記ベース基板を覆うレジストパターンと、を含み、
前記ベース基板は、
絶縁層と、
前記絶縁層上に形成された回路パターンと、
前記素子実装領域内で前記回路パターンが形成されていない前記絶縁層に提供された凹部と、を含む回路基板。
【請求項２】
前記凹部は、前記絶縁層の表面から一定深さまで窪んだトレンチ（ｔｒｅｎｃｈ）構造を有する請求項１に記載の回路基板。
【請求項３】
前記凹部は、前記電気素子をモールディングするモールディング材料が前記素子実装領域に進入するための進入経路として使用される請求項１に記載の回路基板。
【請求項４】
電気素子が実装される素子実装領域を有するベース基板と、
前記素子実装領域が露出されるように前記ベース基板を覆うレジストパターンと、
前記素子実装領域に実装された電気素子と、
前記電気素子及び前記素子実装領域を覆うように前記ベース基板を覆うモールディング膜と、を含み、
前記ベース基板は、
絶縁層と、
前記絶縁層上に形成された回路パターンと、
前記素子実装領域内で前記回路パターンが形成されていない前記絶縁層に提供された凹部と、を含む半導体パッケージ。
【請求項５】
前記凹部は、前記素子実装領域に詰められるモールディング材料の進入経路を提供し、
前記モールディング膜は、前記凹部によって前記素子実装領域に進入して前記素子実装領域を詰める請求項４に記載の半導体パッケージ。
【請求項６】
前記電気素子は、積層セラミックキャパシタ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ；ＭＬＣＣ）を含む請求項４に記載の半導体パッケージ。
【請求項７】
絶縁層及び前記絶縁層を覆う銅箔層を有する銅張積層板（ＣＣＬ）を準備する段階と、
前記銅箔層をパターニングして前記絶縁層上に回路パターンを形成することにより、ベース基板を準備する段階と、
前記ベース基板の素子実装領域が露出されるように、前記ベース基板上にレジストパターンを形成する段階と、
前記素子実装領域内で露出された前記絶縁層に凹部を形成する段階と、を含む回路基板の製造方法。
【請求項８】
前記凹部を形成する段階は、前記素子実装領域内で露出された前記絶縁層をレーザ工程により一定深さまで除去する段階を含む請求項７に記載の回路基板の製造方法。
【請求項９】
前記凹部は、前記電気素子をモールディングするモールディング材料が前記素子実装領域に進入するための進入経路として使用される請求項７に記載の回路基板の製造方法。
【請求項１】
電気素子が実装される素子実装領域を有するベース基板と、
前記素子実装領域が露出されるように前記ベース基板を覆うレジストパターンと、を含み、
前記ベース基板は、
絶縁層と、
前記絶縁層上に形成された回路パターンと、
前記素子実装領域内で前記回路パターンが形成されていない前記絶縁層に提供された凹部と、を含む回路基板。
【請求項２】
前記凹部は、前記絶縁層の表面から一定深さまで窪んだトレンチ（ｔｒｅｎｃｈ）構造を有する請求項１に記載の回路基板。
【請求項３】
前記凹部は、前記電気素子をモールディングするモールディング材料が前記素子実装領域に進入するための進入経路として使用される請求項１に記載の回路基板。
【請求項４】
電気素子が実装される素子実装領域を有するベース基板と、
前記素子実装領域が露出されるように前記ベース基板を覆うレジストパターンと、
前記素子実装領域に実装された電気素子と、
前記電気素子及び前記素子実装領域を覆うように前記ベース基板を覆うモールディング膜と、を含み、
前記ベース基板は、
絶縁層と、
前記絶縁層上に形成された回路パターンと、
前記素子実装領域内で前記回路パターンが形成されていない前記絶縁層に提供された凹部と、を含む半導体パッケージ。
【請求項５】
前記凹部は、前記素子実装領域に詰められるモールディング材料の進入経路を提供し、
前記モールディング膜は、前記凹部によって前記素子実装領域に進入して前記素子実装領域を詰める請求項４に記載の半導体パッケージ。
【請求項６】
前記電気素子は、積層セラミックキャパシタ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ；ＭＬＣＣ）を含む請求項４に記載の半導体パッケージ。
【請求項７】
絶縁層及び前記絶縁層を覆う銅箔層を有する銅張積層板（ＣＣＬ）を準備する段階と、
前記銅箔層をパターニングして前記絶縁層上に回路パターンを形成することにより、ベース基板を準備する段階と、
前記ベース基板の素子実装領域が露出されるように、前記ベース基板上にレジストパターンを形成する段階と、
前記素子実装領域内で露出された前記絶縁層に凹部を形成する段階と、を含む回路基板の製造方法。
【請求項８】
前記凹部を形成する段階は、前記素子実装領域内で露出された前記絶縁層をレーザ工程により一定深さまで除去する段階を含む請求項７に記載の回路基板の製造方法。
【請求項９】
前記凹部は、前記電気素子をモールディングするモールディング材料が前記素子実装領域に進入するための進入経路として使用される請求項７に記載の回路基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−９８５５５（Ｐ２０１３−９８５５５Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１２−２３５４７２（Ｐ２０１２−２３５４７２）
【出願日】平成２４年１０月２５日（２０１２．１０．２５）
【出願人】（５１２２５５８０４）サムソン エレクトロ−メカニックス カンパニーリミテッド． (21)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃｓ Ｃｏ．， Ｌｔｄ．
【住所又は居所原語表記】１５０， Ｍａｅｙｅｏｎｇ−ｒｏ， Ｙｅｏｎｇｔｏｎｇ−ｇｕ， Ｓｕｗｏｎ−ｓｉ， Ｇｙｅｏｎｇｇｉ−ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２４年１０月２５日（２０１２．１０．２５）
【出願人】（５１２２５５８０４）サムソン エレクトロ−メカニックス カンパニーリミテッド． (21)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃｓ Ｃｏ．， Ｌｔｄ．
【住所又は居所原語表記】１５０， Ｍａｅｙｅｏｎｇ−ｒｏ， Ｙｅｏｎｇｔｏｎｇ−ｇｕ， Ｓｕｗｏｎ−ｓｉ， Ｇｙｅｏｎｇｇｉ−ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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