固体撮像素子の画素構造
【課題】フォトダイオード内における残留電子を低減する。
【解決手段】フォトダイオードに隣接して配置され、フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、第１段のゲートの後段に所定の間隙を開けて隣接するとともに、第１段のゲートの読み出し制御により読み出された電子の複数の電荷蓄積部への移動を制御する第２段のゲートと、第２段のゲートの後段に所定の間隙を開けて隣接するとともに、複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、第２段のゲートの移動制御により移動された電子を複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートとを有し、フォトダイオードのポテンシャルに第１段のゲート方向へ電子を移動させる勾配を形成した。
【解決手段】フォトダイオードに隣接して配置され、フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、第１段のゲートの後段に所定の間隙を開けて隣接するとともに、第１段のゲートの読み出し制御により読み出された電子の複数の電荷蓄積部への移動を制御する第２段のゲートと、第２段のゲートの後段に所定の間隙を開けて隣接するとともに、複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、第２段のゲートの移動制御により移動された電子を複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートとを有し、フォトダイオードのポテンシャルに第１段のゲート方向へ電子を移動させる勾配を形成した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子の画素構造に関し、さらに詳細には、対象物へ照射した光の反射光を受光することにより光飛行時間計測法（ＴＯＦ：Ｔｉｍｅ ｏｆ ｆｌｉｇｈｔ）を用いて光飛行時間を測定し、当該光飛行時間に基づいて当該対象物までの距離を測定する光飛行時間型距離センサや当該対象物の３次元画像を得るイメージセンサなどとして利用することができる固体撮像素子を構成する画素の改良に関し、特に、複数の電荷蓄積部を備え、飛来する光で生じた光電子を光の飛来するタイミングで弁別して当該複数の電荷蓄積部に振分け蓄積する固体撮像素子のような、未知の背景光照明下で使用することのできる電荷振り分け方式を採用した固体撮像素子の画素として用いることのできる固体撮像素子の画素構造に関する。
【背景技術】
【０００２】
一般に、対象物にパルスあるいは高周波で強度変調した照明光を照射し、対象物からの反射光が撮像素子へ到達するまでの光飛行時間を計測して距離を求める、所謂、光飛行時間計測法（ＴＯＦ：Ｔｉｍｅ ｏｆ ｆｌｉｇｈｔ）が知られている。
【０００３】
こうした光飛行時間計測法に用いる撮像素子として利用することのできる固体撮像素子としては、例えば、光電変換部と複数の電荷蓄積部とを備え、飛来する光により光電変換部で発生した電子を光の飛来するタイミングで弁別し、当該弁別した電子を当該複数の電荷蓄積部に振分けて蓄積するようにした電荷振り分け方式を採用したものがある。
【０００４】
ところで、上記した電荷振り分け方式を採用した固体撮像素子によれば、従来、複数の電荷蓄積部に光電変換部で発生した電子を光の飛来タイミングに応じて分配する処理は、半導体表面の酸化膜の直上に設置したゲート電極に高周波のパルス電圧を印加することにより実現していた。
【０００５】
しかしながら、上記したゲート電極近傍の半導体基板にドープする不純物濃度のバラツキや上記したゲート電極の物理的な形状の不安定性、あるいは酸化膜のダメージやその厚みのバラツキなどの複合的な理由によって、各ゲート電極が同じ構造を備え、かつ、それぞれのゲート電極に同じ電圧を印加したとしても、一般に、それぞれのゲート電極直下の半導体基板に形成される電子の通過路（チャンネル）は全く同一とはならない恐れがあり、ゲート電極直下に形成されるチャンネルがそれぞれのゲート間で異なって形成されてバラツキを生ずる恐れがある。
【０００６】
こうした各ゲート電極直下に形成されるチャンネルにバラツキを生じると、複数の電荷蓄積部に同じ条件で分配されるべき電子が閾値の低いゲート電極に隣接した電荷蓄積部に偏ってしまい、光電変換部で発生した電子を電荷蓄積部に正しく分配することができなくなってしまうという問題点が指摘されていた。
【０００７】
従来、上記した光電変換部で発生した電子の分配に関する問題点を解決するために、例えば、特許文献１として提示する特開２００５−２３５８９３号公報に開示されているように、光電変換部にフォトゲート構造を採用し、これにより電荷の残留を排除してゲートの閾値のバラツキを越えるポテンシャル差を発生させる手法が提案されている。
【０００８】
しかしながら、フォトゲートの光電変換効率は、長波長の光に対しては低いことが知られており、このため上記した光電変換部にフォトゲート構造を採用した固体撮像素子では、各種用途への応用に大きな障害あるという新たな問題点を招来するものであった。
【０００９】
このため、本願発明者は、従来の技術の有する上記したような種々の問題点に鑑み、特願２００７−１８１６９６（出願日：平成１９年７月１１日）として、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、電子を分配するためのゲートの閾値電圧のバラツキによる電子の分配の偏りを排除し、かつ、長波長に感度を有するフォトダイオードを光電変換素子として用いることができるようにした固体撮像素子の画素構造に係る発明を提案した。
【００１０】
この本願発明者が特願２００７−１８１６９６により提案した発明は、電子を分配するためのゲートを多段に構成することにより電子の振り分け性能を向上させ、光飛行時間計測法などに用いる固体撮像素子の画素として利用することができるようにしたものであり、より詳細には、閾値のバラツキが光電変換部で発生した電子の分配に影響することが問題となる複数の電荷蓄積部に隣接するゲートの構造を変更することによって、閾値のバラツキが電子の振り分け能力に影響を及ぼさないようにしたものである。
【００１１】
即ち、本願発明者が特願２００７−１８１６９６により提案した発明は、フォトダイオードの読み出し制御を行う前段のゲートと、この前段のゲートの後段に位置して電荷蓄積部へ電子を分配する制御を行う後段のゲートとを設け、前段のゲートにより電荷蓄積部へ電子を分配する制御を行う後段のゲートが持つ閾値バラツキを越えるポテンシャルの差を与えることで、電子の分配を行う後段のゲートの閾値バラツキが、電荷蓄積部への電子の分配に影響を及ぼさないようにしたものである。
【００１２】
ここで、図１（ａ）には、特願２００７−１８１６９６により提案した発明の第２の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図が示されており、また、図１（ｂ）には、図１（ａ）のＢ−Ｂ線による原理的な断面構造を模式的に表した断面構造説明図が示されている。
【００１３】
この図１（ａ）（ｂ）に示す特願２００７−１８１６９６により提案した発明の第２の実施の形態による固体撮像素子の画素構造３０と従来の固体撮像素子の画素構造とを比較すると、この画素構造３０は、光を受光して光電変換により電子を発生するフォトダイオード（ＰＤ）１３の読み出し制御を行う第１段目のゲート（前段のゲート）である読み出しゲートたる転送ゲート（ＴＧ）１４と、転送ゲート１４（以下、「読み出しゲート１４」と称することとする。）の後段に位置して電荷蓄積部（ＦＤ）（画素構造３０においては、電荷蓄積部として第１電荷蓄積部（ＦＤ１）１７と第２電荷蓄積部（ＦＤ２）１８との２個の電荷蓄積部が設けられている。）へ電子を分配する制御を行う第３段目のゲート（後段のゲート）たる分配ゲート（ＤＧ）（画素構造３０においては、分配ゲートとして第１分配ゲート（ＤＧ１）１５と第２分配ゲート（ＤＧ２）１６との２個の分配ゲートが設けられている。）とが隣接して配設されているとともに、第１段目のゲートたる読み出しゲート１４と第３段目のゲートたる第１分配ゲート１５および第２分配ゲート１６との間に中間のゲートとして、第２段目のゲートである移動ゲートたる副転送ゲート（ＳＧ）３１が配設されている点において、従来の画素構造と異なっている。
【００１４】
即ち、画素構造３０において広い面積を占めるフォトダイオード１３と第１段目のゲートたる読み出しゲート１４とは隣接して配置され、第２段目のゲートである副転送ゲート３１（以下、「移動ゲート３１」と称することとする。）を挟んで読み出しゲート１４に隣接して複数個（この実施の形態においては２個である。）の第３段目のゲートである第１分配ゲート１５および第２分配ゲート１６が隣接して配置され、第１分配ゲート１５および第２分配ゲート１６にそれぞれ隣接して各分配ゲートに対応する複数個（この実施の形態においては分配ゲートが２個であるので２個となる。）の第１電荷蓄積部１７および第２電荷蓄積部１８が配置されている。
【００１５】
ここで、読み出しゲート１４とそれに隣接した移動ゲート３１との隙間ｇ２と、移動ゲート３１とそれに隣接した複数個の分配ゲート（第１分配ゲート（ＤＧ１）１５および第２分配ゲート（ＤＧ２））との間のそれぞれの隙間ｇ３とは、それぞれ小さいほど良いものであり、例えば、これらのゲートが同層のポリシリコン層に形成されるゲートである場合には、隙間ｇ２ならびに隙間ｇ３は製造ルールで制約される最小値、例えば、０．２〜０．３μｍ程度とすることが好ましい。
【００１６】
一方、これらのゲートが異なるポリシリコン層に形成されるゲートである場合には、異なるポリシリコン層間の界面による最小隙間は隙間ｇ２ならびに隙間ｇ３の条件を自動的に満足する。このため、読み出しゲート１４と移動ゲート３１とが若干オーバーラップする領域を有するように構成するとともに、移動ゲート３１と第１分配ゲート１５および第２分配ゲート１６とが若干オーバーラップする領域を有するように構成することができる。
【００１７】
また、上記したフォトダイオード１３、読み出しゲート１４、移動ゲート３１、第１分配ゲート１５、第２分配ゲート１６、第１電荷蓄積部１７および第２電荷蓄積部１８の各要素の周囲は、分離溝（ＳＴＩ）１２により基板（ＳＵＢ）１１から分離されている。
【００１８】
次に、図１（ｂ）を参照しながら、基板１１としてＰ型半導体基板を用いて、このＰ型半導体基板よりなる基板１１上に、上記した画素構造３０の固体撮像素子を構成する場合について説明する。
【００１９】
即ち、この場合には、フォトダイード１３は低濃度のＮ型不純物のドープにより形成されるが、イオン打ち込み深さを厚めにすることで、長波長側の感度を拡張するように形成する。
【００２０】
また、第１電荷蓄積部１７および第２電荷蓄積部１８は、高濃度のＮ型不純物のドープで形成するドレインである。
【００２１】
ここで、一般的に、これらのＮ型不純物のドープは、基板１１上にシリコン酸化膜（ＳＯＸ）１９とポリシリコンの読み出しゲート１４、移動ゲート３１、第１分配ゲート１５および第２分配ゲート１６とを形成後にイオン注入する、所謂、セルフ・アライン法にて形成することができる。
【００２２】
このとき、読み出しゲート１４と移動ゲート３１と第１分配ゲート１５と第２分配ゲート１６とのそれぞれの間の隙間がそれぞれＮ型不純物でドープされないように、当該隙間をマスクする必要がある。
【００２３】
その結果として、読み出しゲート１４と移動ゲート３１と第１分配ゲート１５と第２分配ゲート１６とのそれぞれの間の隙間は、Ｐ型半導体基板そのままの状態、すなわち、ネイティブチャンネルとなるように形成されることになる。
【００２４】
ここで、読み出しゲート１４と移動ゲート３１と第１分配ゲート１５と第２分配ゲート１６とのそれぞれの間の隙間をネイティブチャンネルにする理由は、以下の通りである。
【００２５】
即ち、画素構造３０においては、各ゲート間の隙間のポテンシャルが隣接するゲートに印加された電圧で制御され、連続なポテンシャルのチャンネルが形成される必要があるが、その最も簡単な方法がネイティブチャンネルにすることだからである。しかしながら、各ゲート間の隙間のポテンシャルが隣接するゲートに印加された電圧で制御され、連続なポテンシャルのチャンネルが形成されるのであれば、各ゲート間の隙間に適切な不純物がドープされるようにしてもよいことは勿論である。
【００２６】
なお、フォトダイオード１３、読み出しゲート１４、移動ゲート３１、第１分配ゲート１５、第２分配ゲート１６、第１電荷蓄積部１７および第２電荷蓄積部１８の各要素は、図１（ａ）（ｂ）を参照しながら上記において説明したように、一般にはＰ型半導体基板に形成されるものであるが、Ｐ型半導体基板に限られるものではなく、Ｐ型不純物を中濃度ドープして形成したＰウェル（ＰＷ）上に形成するようにしてもよいことは勿論である。
【００２７】
また、基板１１としてＮ型半導体基板を用いるとともに、上記において説明した各要素のＰ型とＮ型とを全て反転し、Ｎ型半導体基板上に各要素を形成するようにしてもよいことは勿論であり、また、同様に、各要素をＮウェル上に形成するようにしてもよいことは勿論である。
【００２８】
なお、固体撮像素子の大きさは目的や用途に応じて適宜の大きさを任意に選択することができるものであるが、画素３０全体の大きさは、１辺の長さＬが１０μｍ乃至７５μｍ程度の正方形、即ち、１０μｍ角程度乃至７５μｍ角程度が実用的である。
【００２９】
また、各ゲートのゲート長は、基板不純物濃度と酸化膜厚、印加電圧によるチャンネル形成の適合性から最適化すべきであるが、例えば、０５μｍ〜１．５μｍ程度が妥当である。
【００３０】
次に、図２（ａ）（ｂ）（ｃ）（ｄ）を参照しながら、半導体中のポテンシャルならびにフォトダイオード１３で発生した電子の移動について説明する。
【００３１】
この図２（ａ）（ｂ）（ｃ）（ｄ）は、読み出しゲート１４と移動ゲート３１と第１分配ゲート１５と第２分配ゲート１６とに電圧を印加したときの半導体中のポテンシャルを図１（ｂ）に示す断面説明図における各要素に対応させて模式的に表した説明図である。
【００３２】
なお、図２（ａ）（ｂ）（ｃ）（ｄ）におけるポテンシャルの直上に図示された四角形の図形は、「ＴＧ」が読み出しゲート１４を示し、また、「ＳＧ」が移動ゲート３１を示し、また、「ＤＧ」が分配ゲート（第１分配ゲート１５または第２分配ゲート１６のいずれか一方を意味する。）を示し、当該四角形が白抜きの状態は基板電位Ｖｓｓに近い電位を与えていることを示し、一方、当該四角形が黒で塗りつぶされた状態は正の電位が印加されていることを示している。
【００３３】
上記した画素構造３０による第１段目のゲートである読み出しゲート１４と第３段目のゲートである分配ゲート（第１分配ゲート１５および第２分配ゲート）との間に第２段目のゲートである移動ゲート３１を設けた３段ゲート構造では、読み出しゲート１４には基板電位Ｖｓｓに近い電圧か電圧Ｖｔｇが印加され、移動ゲート３１には基板電位Ｖｓｓに近い電圧か電源電圧Ｖｄｄが印加され、分配ゲート（ＤＧ）（第１分配ゲート１５または第２分配ゲート１６）には基板電位Ｖｓｓに近い電圧か電圧Ｖｄｇが印加される。
【００３４】
これら電圧Ｖｔｇと電圧Ｖｄｇとについては、以下に説明するように最適化することが好ましい。
【００３５】
即ち、電圧Ｖｔｇは電源電圧Ｖｄｄに対してポテンシャル傾斜が十分にできる電圧が望ましいので、電源電圧Ｖｄｄの１／２程度が良い。また、電圧Ｖｄｇは電源電圧Ｖｄｄと電圧差が蓄積可能な電子数に比例するので、基板電位Ｖｓｓに近いことが望ましいが、電子移動時のポテンシャル傾斜についても考慮すべきなので、電源電圧Ｖｄｄの１／３程度が望ましい。
【００３６】
具体的には、例えば、電源電圧Ｖｄｄが３．３Ｖのときには、電圧Ｖｔｇが１．８Ｖであり、電圧Ｖｄｇが１．０Ｖであるように設定することが好ましい。
【００３７】
ここで、図２（ａ）（ｂ）（ｃ）（ｄ）は、図２（ａ）と図２（ｂ）と図２（ｃ）と図２（ｄ）とにそれぞれ示す４つの状態で電子を移動する手法をポテンシャルで示すものである。
【００３８】
なお、この４つの状態とは、以下に説明するように、図２（ａ）に示す基本状態（電子の蓄積の状態）、図２（ｂ）に示す電子の転送の状態、図２（ｃ）に示すポテンシャルの谷間を分離する状態および図２（ｄ）に示す電子の再転送の状態である。
【００３９】
即ち、基本状態は、読み出しゲート１４、移動ゲート３１、分配ゲートに基板電位Ｖｓｓに近い電位を与え、フォトダイオード１３を電圧Ｖｔｇにリセットし、電荷蓄積部を電源電圧Ｖｄｄにリセットした状態たる電子の蓄積状態である。図２（ａ）は、この基本状態を示している（電子の蓄積の状態）。
【００４０】
この図２（ａ）に示す基本状態で光に露光すると、フォトダイオード１３に光電子が蓄積され、フォトダイオード１３のポテンシャルは僅かに上昇する。
【００４１】
次に、読み出しゲート１４に電圧Ｖｔｇを印加し、移動ゲート３１に電源電圧Ｖｄｄを印加すると、読み出しゲート１４と移動ゲート３１との直下のポテンシャルは押し下げられ、図２（ｂ）に示すように電子は移動ゲート３１の直下にできたポテンシャルの谷間に移動する（電子の転送の状態）。
【００４２】
次に、読み出しゲート１４に基板電位Ｖｓｓに近い電位を与えて電圧を戻し、移動ゲート３１には電源電圧Ｖｄｄを印加したままにして、分配ゲートに電圧Ｖｄｇを印加すると、図２（ｃ）に示すように読み出しゲート１４の直下にポテンシャルの壁ができて、フォトダイオード１３と移動ゲート３１の直下にできたポテンシャルの谷間とが分離される（ポテンシャルの谷間を分離する状態）。なお、この時点では、電子は移動ゲート３１の直下のポテンシャルの谷から出ることはできない。
【００４３】
次に、分配ゲートに電圧Ｖｄｇを印加し続け、移動ゲート３１に基板電位Ｖｓｓに近い電位を与えて電圧を戻すと、図２（ｄ）に示すように移動ゲート３１の直下のポテンシャルの谷が消失するので、当該谷間に存在した電子はポテンシャルの低い分配ゲート側のチャンネルに移動し、分配ゲート（ＤＧ）直下のチャンネルに移動した電子は、留まることなくよりポテンシャルの低い電荷蓄積部へさらに移動し、電荷蓄積部に蓄積される（電子の再転送の状態）。
【００４４】
以上において説明したように、３段のゲートを備えた画素構造３０によれば、電子が完全にフォトダイオード１３から電荷蓄積部へ転送できるものである。
【００４５】
ところで、本願発明者は、上記した３段のゲート構造を持つ画素構造３０を備え、電子の分配を行う後段のゲートの閾値バラツキが電荷蓄積部への電子の分配に影響を与えないように工夫した画素構造の固体撮像素子を試作して各種の実験を行い、その効果を確認した。
【００４６】
その結果、上記した画素構造３０は、バラツキを抑制する効果を有するものであることが確認できた。
【００４７】
その一方で、上記した画素構造３０には、電荷振り分けの高速化において未だ解決すべき課題が残されていることも同時に確認された。その課題とは、具体的には、以下に説明する課題１〜３である。
【００４８】
以下、こうした画素構造３０の課題１〜３について説明するが、当該課題１〜３の理解を容易にするために、画素構造３０におけるポリシリコン領域（図３において実線で示す領域である。）と活性領域（図３において破線で示す領域である。）とを区分して模式的に表す図３に示す原理的な平面構造説明図（図３に示す平面構造説明図は、図１（ａ）に対応する平面構造説明図である。）と、画素構造３０におけるＮ型またはＰ型の領域を模式的により詳細に表す図４に示す原理的な断面構造説明図（図４に示す断面構造説明図は、図１（ｂ）に対応する断面構造説明図である。）とを参照しながら、画素構造３０の動作についてあらためて説明する。
【００４９】
なお、図３ならびに図４に示す画素構造において、図１（ａ）（ｂ）に示す構成と同一あるいは相当する構成については、図１（ａ）（ｂ）において用いた符号と同一の符号を用いて示すことにより、その構成ならびに作用の詳細な説明は適宜に省略するものとする。
【００５０】
また、図３ならびに図４における図示は省略するが、図１（ａ）（ｂ）に示すと同様に、画素構造３０のフォトダイオード１３以外の部分は金属配線層などで遮蔽され、光は画素構造３０のフォトダイオード１３にのみ照射される。
【００５１】
そして、図２を参照しながら説明したように、読み出しゲート１４、移動ゲート３１、第１分配ゲート１５および第２分配ゲート１６の各ゲートには、図５に示すような正の電圧を順番に印加するものとし、その繰り返し周波数は１〜３０ＭＨｚである。
【００５２】
なお、フォトダイオード１３は、特開２００７−１１０１６２号公報に開示されたと同様なピン止め構造により形成することが好ましい。
【００５３】
また、図４で示したＮ型領域とＰ型領域との境界線などの各領域の境界線は、理解を容易にするために模式的に表現したものであって、実際には半導体プロセスに依存した不純物濃度の分布がある。
【００５４】
ここで、各領域における不純物のドープ濃度については、「Ｐ−」の領域（Ｐ型不純物低濃度ドープ領域）よりなる基板（エピ層）の不純物濃度に対して、「ＰＷ」の領域（Ｐ型不純物中濃度ドープ領域）はＰ−領域よりなる基板より１桁程度不純物濃度を濃く、また、「Ｎ−」の領域（Ｎ型不純物低濃度ドープ領域）はＰＷ領域よりも１桁程度不純物濃度を濃く、また、「Ｎ＋」の領域（Ｎ型不純物高濃度ドープ領域）はＮ−の領域よりも１桁以上不純物濃度を濃く設定することが好ましい。なお、注入するイオン種は、適宜に選択すればよい。
【００５５】
また、レイアウトや各層の厚みの大きさ（サイズ）の範囲は、以下の通りであることが好ましい（図３および図４を参照する。）。
【００５６】
即ち、平面視におけるレイアウトのサイズは、
寸法ａ：３〜１０．５μｍ
寸法ｂ：３〜１０．５μｍ
寸法ｃ：２．４〜８．４μｍ
寸法ｄ：０．７〜１．８μｍ
寸法ｅ：０．５〜１．５μｍ
寸法ｆ：０．５〜１．５μｍ
寸法ｇ：１〜１．５μｍ
寸法ｈ：１〜１．５μｍ
寸法ｉ：１〜１．５μｍ
隙間ｇ２：０．２〜０．３μｍ
隙間ｇ３：０．２〜０．３μｍ
隙間ｇ４：０．２〜０．３μｍ
隙間ｇ５：０．２〜０．３μｍ
隙間ｇ６：０．５〜０．７５μｍ
であることが好ましい。
【００５７】
また、各層の厚みは、製造する際に使用するプロセスに依存するが、以下のような厚みが好ましい。
【００５８】
即ち、
厚みｊ（Ｐ型基板（エピタキシャル層））：５〜２２．５μｍ
厚みｋ（Ｐウェル層）：４〜１３．５μｍ
厚みｌ（フォトダイオード領域）：２〜６．８μｍ
厚みｍ（電荷蓄積部）：０．２〜０．８μｍ
厚みｎ（Ｐウェル層）：４〜１３．５μｍ
厚みｏ（ＳＯＸ厚み）：５〜２２．５ｎｍ（使用電圧に依存する。）
厚みｐ（ゲート厚み）：０．１〜０．５μｍ
であることが好ましい。
【００５９】
ここで、画素構造３０に光が照射されると、その照射された光は、フォトダイオード１３のＮ型不純物低濃度ドープ領域とＰ型不純物低濃度ドープ領域である基板１１との接合部分に広がる空乏層によって電子と正孔に電離する。
【００６０】
こうして電離した正孔は基板１１に吸収され、また、電子はフォトダイオード１３のＮ型不純物低濃度ドープ領域に蓄積されることになる（図２（ａ）を参照する。）。
【００６１】
そして、ある時間が経過した後に、第１段目のゲートである読み出しゲート１４に正の電圧を印加すると、フォトダイオード１３のＮ型不純物低濃度ドープ領域に蓄積された電子は、読み出しゲート１４の直下に形成されるチャンネルに移動する。
【００６２】
次に、第２段目のゲートである移動ゲート３１に正の電圧を印加すると、電子は移動ゲート３１の直下に形成されるチャンネルに移動できるようになる（図２（ｂ）を参照する）。
【００６３】
それから、短い時間が経過した後に、読み出しゲート１４の印加電圧をゼロに戻すと、読み出しゲート１４の直下のチャンネルに存在する電子は、電圧が印加されている移動ゲート３１の直下のチャンネルかフォトダイオード１３へ押し出される。
【００６４】
ここで、移動ゲート３１のポテンシャルがフォトダイオード１３へ電子が戻るポテンシャルより低い場合には、全ての電子は移動ゲート３１の直下へ移動する（図２（ｃ）を参照する。）。
【００６５】
次に、第３段目のゲートである１対の分配ゲートとしての第１分配ゲート１５と第２分配ゲート１６とのうちどちらか１方に正の電圧を印加すると、電子は電圧が印加された第１分配ゲート１５または第２分配ゲート１６の直下にできるチャンネルに移動する。
【００６６】
ここで、移動ゲート３１の印加電圧をゼロに戻すと、その直下のチャンネルが消滅し、電子は電圧が印加された第１分配ゲート１５または第２分配ゲート１６の直下にできるチャンネルに完全に移動する（図２（ｄ）を参照する。）。
【００６７】
次に、正の電圧を印加された第１分配ゲート１５または第２分配ゲート１６の印加電圧をゼロも戻すと、その直下のチャンネルに存在する電子はＮ型不純物高濃度ドープ領域で形成されている第１電荷蓄積部１７または第２電荷蓄積部１８に完全に移動し、全ての電子は回収される。
【００６８】
ここで、第１分配ゲート１５と第２分配ゲートとに交互に電圧を印加することで、これら一連のゲート印加電圧と同期して照射された光によって生じる電子を２つの電荷蓄積部たる第１電荷蓄積部１７と第２電荷蓄積部１８とに振り分けることができる。
【００６９】
図６には、上記した一連の電子移動が模式的に表されている。この図６を参照しながら説明すると、電子はフォトダイオード１３を移動し（矢印Ａ参照）、各ゲートに印加される電圧に従って、第１段目のゲートである読み出しゲート１４を通過し（矢印Ｂ参照）、第２段目のゲートである移動ゲート３１を通過する（矢印Ｃ参照）。
【００７０】
なお、図６において矢印Ｃは、移動ゲート３１の中央よりやや上方に描かれているが、実際に電子が通過する部位は確立的に分布すると予想され、それらのある場合について作画したものである。
【００７１】
そして、第３段目のゲートである第１分配ゲート１５と第２分配ゲート１６とは、いずれか一方に電圧が印加されるので、第１分配ゲート１５と第２分配ゲート１６とへの電圧の印加に応じて、矢印Ｄまたは矢印Ｅのような経路でどちらか一方の分配ゲートを通過するものである。
【００７２】
なお、上記において説明したように、各ゲート間の隙間ｇ２、ｇ３は、製造工程で許される最接近とする。
【００７３】
こうした隙間ｇ２、ｇ３にはゲート印加電圧によるポテンシャルはかからないように見えるが、実際にはゲートの側面効果により若干の電圧が印加され浅いチャンネルが形成されるので電子は移動できる。
【００７４】
しかしながら、上記したように、本願発明者が上記した画素構造３０を備えた固体撮像素子を試作して各種の実験を行ったところ、以下に説明するような課題１〜３を発見するに至った。
【００７５】
（１）課題１について
図６に示す電子移動の模式図を見ると自明なことであるが、フォトダイオード１３内の電子移動距離（矢印Ａ参照）は、各ゲートを通過する際の電子の移動距離（矢印Ｂ〜Ｅ参照）に比べて長い。
【００７６】
しかしながら、フォトダイオード１３内の電子を吸引する力は、フォトダイオード１３の片端たる一方の端部に位置する第１段目のゲートである読み出しゲート１４に印加された電圧によって生じるものである。
【００７７】
そのため、フォトダイオード１３の読み出しゲート１４が位置する側と反対側の端部付近で発生した電子が受ける引力は、フォトダイオード１３の読み出しゲート１４が位置する側付近で発生した電子が受ける引力よりも弱いものになる。
【００７８】
ここで、本願発明者の考察によれば、図７（ａ）に示すように、フォトダイオード１３が理想的なフォトダイオードであれば、第１段目のゲートである読み出しゲート１４に印加された電圧によって生じる緩やかなポテンシャル勾配に従って、電子は加速され十分に短い時間（例えば、数十ナノ秒である。）で読み出しゲート１４直下のチャンネルに到達すると予想される。
【００７９】
ところが、本願発明者は、フォトダイオード１３の製造上の不均一さの原因により、実際には図７（ｂ）に示すように、第１段目のゲートである読み出しゲート１４に印加された電圧によって生じるポテンシャルに凹凸が生じ、フォトダイオード１３内に電子がトラップされて残留することがあるものと考察した。
【００８０】
そして、こうしてフォトダイオード１３内に残留した電子はどの時点で移動するかを予測することができないため、ナノ秒単位の厳密な時間での読み出しが行われない可能性がある。
【００８１】
露光時間が電子移動時間に比較して十分に長い（例えば、数ミリ秒である。）一般的なイメージセンサーでは、この残留時間は無視できるほど短いし、残留する電子数は無視できるほど少数である。
【００８２】
しかしながら、固体撮像素子を光飛行時間型距離センサとして用いる場合を考慮すると、光飛行時間の検出の際の露光時間は５０〜１００ナノ秒と短く、しかもその時間で飛来する光によって生じる電子数が数個と極めて少数であることを斟酌すると、フォトダイオード１３におけるポテンシャルの凹みによる電子の残留時間と残留電子数は無視できないものとなる。
【００８３】
即ち、フォトダイオード１３内において残留電子が存在する恐れがあることが、解決すべき課題１である。
【００８４】
（２）課題２について
第１段目のゲートである読み出しゲート１４直下のチャンネルから移動して、第２段目のゲートである移動ゲート３１の直下のチャンネルに存在する電子は、次に電圧が印加される第３段目のゲートである第１分配ゲート１５と第２分配ゲート１６とのいずれか一方のゲートの直下へ移動する。
【００８５】
このとき、第２段目のゲートである移動ゲート３１の中央付近にある電子は、電圧の印加された第３段目のゲート（第１分配ゲート１５または第２分配ゲート１６）に引きつけられ、正しく分配される。
【００８６】
しかしながら、第２段目のゲートである移動ゲート３１の図６上における上下方向の端部にある電子、例えば、図６において移動ゲート３１の上方側の端部にある符号Ｆで示す電子は、矢印Ｄに示すように電子Ｆに近い側の第３段目のゲートである第１分配ゲート１５へ移動する場合と、矢印Ｅに示すように電子Ｆから遠い側の第３段目のゲートである第２分配ゲート１６へ移動する場合とで、その移動すべき経路が異なっている。
【００８７】
ここで、電子Ｆが矢印Ｄに示すように近い側の第３段目のゲートである第１分配ゲート１５へ移動する際には、第３段目のゲートである第１分配ゲート１５に印加された電圧によって生じるポテンシャルによる強い引力を電子Ｆが受けるので、電子Ｆは確実に第１分配ゲート１５へ移動する。
【００８８】
一方、電子Ｆが矢印Ｅに示すように遠い側の第３段目のゲートである第２分配ゲート１６へ移動しなければならない場合には、電子Ｆが受ける引力は距離が遠いので弱くなる。
【００８９】
このように、電子Ｆが受ける引力が弱くても、第２段目のゲートである移動ゲート３１の直下のチャンネルが理想的に均一な構造であれば、小さなポテンシャル差によって生じる弱い引力に従い移動することが可能となる。
【００９０】
しかしながら、実際には上記課題１で述べたように製造上の不均一さによって、第２段目のゲートである移動ゲート３１の直下に形成されるチャンネルにポテンシャルの凹凸が存在し、電子は行程に存在するポテンシャルの凹みから抜け出せず、遠い側の分配ゲートへ移動することが難しい場合があることが考えられる。
【００９１】
そして、その場合には、第２段目のゲートである移動ゲート３１の直下あるいは第２段目のゲートである移動ゲート３１と第３段目のゲートである第１分配ゲート１５または第２分配ゲート１６との隙間に、電子が短時間残留してしまうことになる。
【００９２】
このように、電子が第２段目のゲートである移動ゲート３１の直下あるいは第２段目のゲートである移動ゲート３１と第３段目のゲートである第１分配ゲート１５または第２分配ゲート１６との隙間に残留している間に、第３段目のゲートである分配ゲート（第１分配ゲート１５または第２分配ゲート１６）において電圧を印加される分配ゲートが変更され、残留電子に近い側の第３段目のゲートたる分配ゲート（第１分配ゲート１５または第２分配ゲート１６）に電圧が印加されると、強いポテンシャル勾配によって、残留電子は当該近い側の分配ゲート直下のチャンネルに移動してしまうことになる。
【００９３】
即ち、第２段目のゲートである移動ゲート３１の直下のチャンネル中のどこに電子が存在しているかということによって、その電子の行き先が決定されてしまい、時間による分配を意図して第３段目のゲートである第１分配ゲート１５と第２分配ゲート１６とに交互に電圧を印加しても、第２段目のゲートである移動ゲート３１の直下のチャンネル中における電子の存在位置よりも遠い側の分配ゲートを電子が通過しないという現象が起きる恐れがある。
【００９４】
即ち、第２段目のゲートである移動ゲート３１から第３段目のゲートである分配ゲート（第１分配ゲート１５および第２分配ゲート１６）への電子転送が不確実になってしまう恐れがあることが、解決すべき課題２である。
【００９５】
（３）課題３について
図３および図４で示した固体撮像素子の画素構造３０は、複数のマスクを使用した多段階の集積回路プロセスによって製造されるものである。
【００９６】
こうした集積回路プロセスによる製造工程においては、マスクそのものの誤差ならびに位置決めの誤差を無くすことはできない。
【００９７】
つまり、均質な構造を意図して固体撮像素子の画素構造３０を製造したとしても、若干のバラツキや偏りが生じることは許容しなければならない。
【００９８】
ここで、上記した第３段目のゲートである第１分配ゲート１５と第２分配ゲート１６とに閾値の偏りが生じると、一方の分配ゲートの電子転送効率と他方の分配ゲートの電子転送効率とで差が生じてしまうことになる。
【００９９】
また、２つの電荷蓄積部たる第１電荷蓄積部１７と第２電荷蓄積部１８とに僅かな容量差があると、両者の間で電荷−電圧変換効率に差が生じてしまうことになる。
【０１００】
こうした問題は、集積回路における一般的な問題でもあるが、固体撮像素子を光飛行時間型距離センサとして用いる場合などを考慮すると、取り扱う電子数が極めて少ないことに起因して致命的な問題となる。
【０１０１】
即ち、製造精度（誤差）により電子転送効率などに偏り発生することが、解決すべき課題３である。
【０１０２】
【特許文献１】特開２００５−２３５８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０１０３】
本発明は、上記した課題１〜３に鑑みてなされたものであり、その目的とするところは、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、高速動作時での電荷振り分け効率の向上を図るため、上記した課題１〜３を解決することができるようにした固体撮像素子の画素構造を提供しようとするものである。
【０１０４】
即ち、本発明の目的とするところは、上記した課題１に鑑み、フォトダイオード内における残留電子を低減することができるようにした固体撮像素子の画素構造を提供しようとするものである。
【０１０５】
また、本発明の目的とするところは、上記した課題２に鑑み、第２段目のゲートである移動ゲートから第３段目のゲートである分配ゲートへの電子の転送を確実に行うことができるようにした固体撮像素子の画素構造を提供しようとするものである。
【０１０６】
さらに、本発明の目的とするところは、上記した課題３に鑑み、製造精度（誤差）による電子転送効率などの偏りを低減することができるようにした固体撮像素子の画素構造を提供しようとするものである。
【課題を解決するための手段】
【０１０７】
上記目的を達成するために、本発明は、上記した特願２００７−１８１６９６において発明の第２の実施の形態として提案した固体撮像素子の画素構造において、さらに構造上の特徴を追加して、高速動作時での電荷振り分け効率の向上を図るようにしたものである。
【０１０８】
この追加する構造上の特徴は、半導体製造過程に含まれる不純物ドープ濃度の不均一さ、シリコン酸化膜厚みの不均一さ、マスクの微小な偏り、その他の確率的なバラつきを前提としても、高い感度を有し、電子分配が高速、かつ、正確に行えることが特徴であって、本発明は、この構造上の特徴を、集積回路の平面レイアウトを最適化する設計手法として提案するものである。
【０１０９】
より詳細には、本発明は、フォトダイオードのポテンシャルに第１段目のゲートである読み出しゲート方向に電子が自然に移動するような勾配をつけるようにしたものである。
【０１１０】
従って、本発明によれば、上記勾配によってフォトダイオードに発生した電子が第１段目のゲートである読み出しゲート方向に自然と移動するようになり、フォトダイオード内における残留電子数を大幅に低減することができ、上記した課題１を解決することができる。
【０１１１】
また、上記目的を達成するために、本発明は、転送された電子を第３段目のゲートである一対の分配ゲートの境界付近に集中させることで、分配ゲートが効率よく電子を分配動作する条件を整えるようにしたものである。
【０１１２】
従って、本発明によれば、第３段目のゲートである分配ゲートにおいて偏った分配が起きる可能性を排除することができ、第２段目のゲートである移動ゲートから第３段目のゲートである分配ゲートへの電子転送を確実に行うことができるようになり、上記した課題２を解決することができる。
【０１１３】
また、上記目的を達成するために、本発明は、第３段目のゲートである一対の分配ゲートの一方から他方へ電子が移動できる可能性を確保し、電圧が印加されずに閉じた分配ゲート側へ電子がトラップされてしまう可能性を排除するようにしたものである。
【０１１４】
従って、本発明によれば、電圧が印加されずに閉じた分配ゲート側へ電子がトラップされてしまう可能性を排除することができ、第２段目のゲートである移動ゲートから第３段目のゲートである分配ゲートへの電子転送を確実に行うことができるようになり、上記した課題２を解決することができる。
【０１１５】
また、上記目的を達成するために、本発明は、固体撮像素子の画素構造を構成する各要素を対称的に配置するようにしたものである。
【０１１６】
従って、本発明によれば、製造精度を担うマスク精度や露光位置精度などバラツキを緩和することができ、製造精度（誤差）による電子転送効率などの偏りを低減することができるようになり、上記した課題３を解決することができる。
【０１１７】
そして、本発明のうち請求項１に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、３段のゲートよりなり、上記３段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、上記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、上記第１段のゲートの読み出し制御により読み出された電子の上記複数の電荷蓄積部への移動を制御する第２段のゲートと、上記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第２段のゲートの移動制御により移動された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートとを有し、上記フォトダイオードのポテンシャルに上記第１段のゲート方向へ電子を移動させる勾配を形成したものである。
【０１１８】
また、本発明のうち請求項２に記載の発明は、本発明のうち請求項１に記載の発明において、上記フォトダイオードは、上記第１段のゲートからの距離に比例して電子が存在しうるポテンシャル井戸を狭めるように形成されたものである。
【０１１９】
また、本発明のうち請求項３に記載の発明は、本発明のうち請求項２に記載の発明において、上記フォトダイオードは、上記第１段のゲート側とは反対側の端部および周辺部の直下の基板不純物ドープ濃度を高め、上記フォトダイオードのポテンシャル井戸を上記フォトダイオードの中央部および上記第１段のゲートの近傍に偏在させるようにしたものである。
【０１２０】
また、本発明のうち請求項４に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、３段のゲートよりなり、上記３段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、上記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、上記第１段のゲートの読み出し制御により読み出された電子の上記複数の電荷蓄積部への移動を制御する第２段のゲートと、上記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第２段のゲートの移動制御により移動された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートとを有し、上記第２段のゲートは、上記複数の第３段のゲートの境界付近に電子が集中するように移動するようにしたものである。
【０１２１】
また、本発明のうち請求項５に記載の発明は、本発明のうち請求項４に記載の発明において、上記第２段のゲートの端部における直下の基板不純物ドープ濃度を高め、上記第２段のゲートの中央部における直下に電子が集中するようにして、上記複数の第３段のゲートの境界付近に電子が集中するように移動するようにしたものである。
【０１２２】
また、本発明のうち請求項６に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、３段のゲートよりなり、上記３段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、上記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、上記第１段のゲートの読み出し制御により読み出された電子の上記複数の電荷蓄積部への移動を制御する第２段のゲートと、上記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第２段のゲートの移動制御により移動された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートとを有し、上記複数の第３段のゲートにおける各ゲート間の境界付近に電子が移動できるチャンネルを形成したものである。
【０１２３】
また、本発明のうち請求項７に記載の発明は、本発明のうち請求項６に記載の発明において、上記複数の第３段のゲートにおける各ゲート間の境界直下に基板不純物ドープ濃度の低い領域を設けることにより上記チャンネルを形成したものである。
【０１２４】
また、本発明のうち請求項８に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、３段のゲートよりなり、上記３段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、上記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、上記第１段のゲートの読み出し制御により読み出された電子の上記複数の電荷蓄積部への移動を制御する第２段のゲートと、上記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第２段のゲートの移動制御により移動された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートとを有する固体撮像素子の画素構造を基本構成単位とし、上記基本構成単位を複数個用い、上記複数個の基本構成単位を対称配置するとともに、上記複数個の基本構成単位を並列に接続したものである。
【発明の効果】
【０１２５】
本発明は、以上説明したように構成されているので、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、上記した課題１〜３を解決することができるようにした固体撮像素子の画素構造を提供することができるという優れた効果を奏する。
【０１２６】
即ち、本発明は、以上説明したように構成されているので、フォトダイオード内における残留電子を低減した固体撮像素子の画素構造を提供することができるという優れた効果を奏する。
【０１２７】
また、本発明は、以上説明したように構成されているので、第２段ゲートである移動ゲートから第３段ゲートである分配ゲートへの電子転送を確実に行うことができる固体撮像素子の画素構造を提供することができるという優れた効果を奏する。
【０１２８】
さらに、本発明は、以上説明したように構成されているので、製造精度（誤差）による電子転送効率などの偏りを低減した固体撮像素子の画素構造を提供することができるという優れた効果を奏する。
【発明を実施するための最良の形態】
【０１２９】
以下、添付の図面を参照しながら、本発明による固体撮像素子の画素構造の実施の形態の一例を詳細に説明するものとする。
【０１３０】
なお、既に説明した構成と同一あるいは相当する構成については、それぞれ同一の符号を用いて示すことにより、その構成ならびに作用の詳細な説明は適宜に省略するものとする。
【０１３１】
１．第１の実施の形態（課題１を解決するための実施の形態：フォトダイオードにおける残留電子を低減する手法）
この第１の実施の形態は、フォトダイオードのポテンシャルに第１段目のゲートである読み出しゲート方向に電子が自然に移動するような勾配をつけるようにしたものである。
【０１３２】
即ち、本願発明者は、図７（ｂ）に示す残留電子の発生するメカニズムから、フォトダイオードのポテンシャルに読み出しゲート方向に電子が自然に移動するような勾配をつければ、フォトダイオード内における残留電子数は大幅に減ることになるものと考察した。
【０１３３】
ここで、フォトダイオードのポテンシャルに勾配をつける手法としては、例えば、特開平７−２４０５０５号公報に開示されたフォトダイオード自体の形状を台形状とする手法や、特開２００７−８１０８３号公報に開示されたフォトダイオード自体の形状を三角形状とする手法や、特開２００２−２３１９２６号公報に開示されたフォトダイオードの不純物濃度に勾配を持たせる手法が知られている。
【０１３４】
しかしながら、フォトダイオード自体の形状を台形状や三角形状とする手法によれば、一般的な格子状の配列ではフォトダイオードの開口面積のロスが大きくなってしまうという問題点があった。
【０１３５】
また、フォトダイオードの不純物濃度に勾配を持たせる手法によれば、その製造に特殊なプロセスを必要とするとともに、得られるポテンシャルの勾配は比較的小さいという問題点があった。
【０１３６】
この第１の実施の形態においては、本願発明者が提案した図１（ａ）（ｂ）ならびに図３および図４に示す固体撮像素子の画素構造３０において、上記した従来の手法とは全く異なる手法により、フォトダイオード１３のポテンシャルに勾配をつけるようにしたものである。
【０１３７】
以下、添付の図面を参照しながら、第１の実施の形態による固体撮像素子の画素構造について詳細に説明するが、図８には、第１の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した図３に対応する平面構造説明図が示されており、また、図９には、第１の実施の形態による固体撮像素子の画素構造の原理的な断面構造を模式的に表した図４に対応する断面構造説明図が示されており、また、図１０（ａ）には、第１の実施の形態による固体撮像素子の画素構造におけるフォトダイオードを構成するＰ型不純物中濃度ドープ領域よりなるＰＷ層の原理的な立体構造を模式的に表した立体構造説明図が示されており、また、図１０（ｂ）には、第１の実施の形態による固体撮像素子の画素構造におけるフォトダイオードを構成するＮ型不純物低濃度ドープ領域よりなるＮ−層の原理的な立体構造を模式的に表した立体構造説明図が示されており、また、図１０（ｃ）には、Ｐ−領域よりなる基板上に図１０（ａ）に示すＰＷ層を積層するとともに該ＰＷ層上に図１０（ｂ）に示すＮ−層を積層して構成される第１の実施の形態による固体撮像素子の画素構造におけるフォトダイオードの原理的な立体構造を模式的に表した立体構造説明図が示されている。
【０１３８】
この第１の実施の形態による固体撮像素子の画素構造１００は、画素構造３０におけるフォトダイオード１３に対応するフォトダイオード１０２の構造が、フォトダイオード１３と異なる点において、固体撮像素子の画素構造３０とは異なる。
【０１３９】
ここで、画素構造３０のフォトダイオード１３は、フォトダイオード１３を構成するＮ型不純物低濃度ドープ領域と当該Ｎ型不純物低濃度ドープ領域とＰＮ接合を作る基板１１のＰ型不純物低濃度ドープ領域とは、フォトダイオード１３を構成するＮ型不純物低濃度ドープ領域の全面が基板１１のＰ型不純物低濃度ドープ領域と接合するようにして形成されており、その周囲はやや不純物濃度が高いＰ型不純物中濃度ドープ領域で隣の画素と隔絶されている（図４を参照する。）。
【０１４０】
一方、画素構造１００におけるフォトダイオード１０２は、Ｐ型不純物低濃度ドープ領域よりなる基板１１上にＰ型不純物中濃度ドープ領域で構成されるとともに平面視において下底が読み出しゲート１４側に位置する台形状の空間を備えたＰＷ層１０２ａを形成し（図１０（ａ）を参照する。）、ＰＷ層１０２ａの上面にＮ型不純物低濃度ドープ領域で構成されるとともに平面視において方形状のＮ−層１０２ｂ（図１０（ｂ）を参照する。）を積層して構成されている（図１０（ｃ）を参照する。）。
【０１４１】
即ち、フォトダイオード１０２は、フォトダイオード１３と比較すると、基板１１におけるＰ型不純物中濃度ドープ領域のレイアウトが異なっている。
【０１４２】
より詳細には、フォトダイオード１０２を構成するＮ型不純物低濃度ドープ領域のＮ−層１０２ｂは、平面視において方形であるが、Ｎ型不純物低濃度ドープ領域のＮ−層１０２ｂとＰＮ接合を作るＮ−層１０２ｂの直下の基板１１のＰ型不純物低濃度ドープ領域の形状は、下底が読み出しゲート１４側に位置する台形状となる。
【０１４３】
図８における薄墨色領域はＰ型不純物中濃度ドープ領域（ＰＷ領域）を示し、平面視においてＮ−層１０２ｂの直下に位置するＰＷ層１０２ａの位置を示している。
【０１４４】
なお、平面視におけるレイアウトのサイズとして、
寸法ｑ：０．５〜３μｍ
であることが好ましい。
【０１４５】
また、上記したように、ＰＷ層１０２ａを構成するＰ型不純物中濃度ドープ領域は、Ｐ型不純物濃度が、基板１１を構成するＰ型不純物低濃度ドープ領域に比べて１桁程度濃く形成されている。
【０１４６】
従って、フォトダイオード１０２においては、ＰＷ層１０２ａでは空乏層は浅く、ＰＷ層１０２ａ以外の領域ではＰ型不純物低濃度ドープ領域により空乏層が深く広がって形成されることになる。
【０１４７】
なお、ＰＷ層１０２ａまで到達した光子が発生した電子正孔対は、ある確率で再結合してしまうが、ＰＷ層１０２ａとＰ型不純物低濃度ドープ領域との境界は、半導体のアニーリング工程を経ることにより実際には図示するほど明確ではなく、Ｐ型不純物濃度に若干の勾配があるので全てが再結合することはなく、電子はよりＰ型不純物濃度の低い方向へ引き寄せられ、空乏層に到達することになる。
【０１４８】
これら移動した電子とＰＷ層１０２ａの境界より内側のＰＮ接合の空乏層で発生した電子は、Ｐ型領域から離れてＮ型領域へ移動するが、電子は基板１１上のＰ型不純物濃度の高いＰＷ層１０２ａの部分の直上を避けるように移動する。
【０１４９】
その結果、電子はフォトダイオード１０２の周辺部から中央へ、そして読み出しゲート１４の近くへ移動する。
【０１５０】
従って、フォトダイオード１０２のＮ−層１０２ｂは平面視において方形状であるが、電子は図１１（ａ）において符号αで示す網かけ領域に集中することになる。
【０１５１】
そして、読み出しゲート１４の近傍では読み出しゲート１４に電圧を印加して直下にチャンネルが形成されるとフォトダイオード１０２内にポテンシャルの勾配ができるので、電子は非常に短い時間（例えば、数十ナノ秒である。）で読み出しゲート１４の直下のチャンネルに回収される。即ち、電子は、図１１（ｂ）において符号βで示す網かけ領域に集中することになる。
【０１５２】
以上において説明したように、画素構造１００によれば、フォトダイオード１０２の構造が、第１段目のゲートである読み出しゲート１４からの距離に比例して電子が存在しうるポテンシャル井戸を狭め、これによりポテンシャルに第１段目のゲートである読み出しゲート１４方向に電子が自然に移動するような勾配がつけられることとなり、電子はフォトダイオード１０２の周辺部から中央へ、そして読み出しゲート１４の近くへと自然と移動するようになり、フォトダイオード１０２内における残留電子数を大幅に低減することができるようになる。
【０１５３】
ここで、フォトダイオード１０２の製造方法について説明すると、一般的にＣＭＯＳプロセスでは、基板下地のイオンドープ、酸化膜形成、ポリシリコンのゲート形成、高濃度イオン打ち込みによるソース・ドレイン形成の順番で素子を形成する。
【０１５４】
本発明によるフォトダイオード１０２は、上記したその一般的なプロセスでフォトダイオードの構造を形成することができる。
【０１５５】
ところで、実際の半導体プロセスでは多段階の複雑な工程を経るため、フォトダイオード１０２の製造するには、多くのマスクを作成する必要があるが、ここでは主要な２つのマスクと構造のみをについて説明する。
【０１５６】
即ち、エピタキシャル層の形成された基板１１にフォトダイオード１０２のＰＷ層１０２ａを形成するためのマスク１０４（図１２（ａ）を参照する。）によって、Ｐ型イオンを深く、例えば、６μｍ以上打ち込む。
【０１５７】
その結果、立体的に台形の外側を囲うようなＰＷ層１０２ａ（図１０（ａ）を参照する。）の構造が形成される。
【０１５８】
実際には、アニーリングの拡散によって境界のイオン濃度はそれなりの勾配をもち、図示するようなはっきりした境界ではないものであるが、そのにじみはなんら本発明に不利な点を与えない。
【０１５９】
そして、半導体プロセスのいくつかステップを経て、シリコン酸化膜、ポリシリコンゲートが形成された後に、フォトダイオード１０２のＮ−層１０２ｂを形成するためＮ型のイオン注入を行う。
【０１６０】
そのときに使うマスク１０６は、図１２（ｂ）に示したような形状を備えているである。ここで、図１２（ｂ）におけるマスク１０６の右端は、実際にはポリシリコンゲートのセルフアラインである。
【０１６１】
また、イオン注入は、例えば、２〜４．５μｍの深さを狙うものであり、注入するＮ型イオン濃度はＰＷ層１０２ａのイオン濃度より１桁程度高いので、注入後のフォトダイオード１０２は図１０（ｃ）に示したような立体構造となる。
【０１６２】
即ち、台形を切り取ったようなＰＷ層１０２ａの上に、方形のＮ−層１０２ｂを重ねたような形状が構築される。
【０１６３】
２．第２の実施の形態および第３の実施の形態（課題２を解決するための実施の形態：分配ゲートへの電子転送が不確実になってしまうことを改善する手法）
この第２の実施の形態は、転送された電子を第３段目のゲートである一対の分配ゲートの境界付近に集中させることで、分配ゲートが効率よく電子を分配動作する条件を整えるようにしたものである。
【０１６４】
また、第３の実施の形態は、第３段目のゲートである一対の分配ゲートの一方から他方へ電子が移動できる可能性を確保し、閉じた分配ゲート側へ電子がトラップされてしまう可能性を排除するようにしたものである。
【０１６５】
即ち、分配ゲートへの電子転送が不確実になってしまうことの改善には、２つの手法が効果的である。
【０１６６】
この２つの手法のうちの一方が、第２の実施の形態として示す手法であり、転送された電子を分配ゲートの境界付近に集中させることで、分配ゲートが効率よく電子を分配動作する条件を整え、偏った分配が起きる可能性を排除するというものである。
【０１６７】
また、この２つの手法のうちの他方が、第３の実施の形態として示す手法であり、複数の分配ゲートの一方から他方へ電子が移動できる可能性を確保し、閉じたゲート側へ電子がトラップされてしまう可能性を排除するというものである。
【０１６８】
図１３（ａ）には、第２の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図が示されている。
【０１６９】
即ち、第２の実施の形態による固体撮像素子の画素構造２００は、移動ゲート３１の直下における図１３上の上下方向の両端部に、基板１１を構成するＰ型不純物低濃度ドープ領域に比べてＰ型不純物濃度を１桁程度高くしたＰ型不純物中濃度ドープ領域よりなるＰＷ層２０２ａ、２０２ｂを形成している点において、第１の実施の形態による固体撮像素子の画素構造１００と異なる。これらＰＷ層２０２ａ、２０２ｂは、平面視において方形状を備えている。
【０１７０】
ここで、ゲート直下のＰ型不純物濃度が高いとゲート閾値は高く、Ｐ型不純物濃度が低いとゲート閾値は低いことが知られている。
【０１７１】
一般的に、Ｐ型不純物濃度の低い基板のエピタキシャル層に直接配置したＮチャンネルゲートの閾値は、ほとんどゼロあるいは若干のデプレッションとなり、Ｐ型不純物濃度がエピタキシャル層に比べ高いＰウェル上のＮチャンネルゲートの閾値は、エンハンスメントとなりゲートが開くには正の電圧を必要とする。
【０１７２】
図１３（ａ）に示すように、ゲート直下でＰ型不純物濃度が変化する場合において、ゲート中央付近のＰ型不純物濃度の薄い領域には、電子の通るチャンネルが形成され易く、一方、図１３（ａ）における上下方向の両端のＰ型不純物濃度の高いＰＷ層２０２ａ、２０２ｂには、電子の通るチャンネルが形成され難い。
【０１７３】
従って、読み出しゲート１４と移動ゲート３１に電圧を印加すると、各ゲート直下にできるチャンネルに電子は広がるが、ＰＷ層２０２ａ、２０２ｂはゲート閾値が高いので、電子は中央部分に集中する。即ち、電子は、図１３（ａ）において符号γで示す網かけ領域に集中することになる。
【０１７４】
次に、読み出しゲート１４の電圧を戻すと、読み出しゲート１４直下のチャンネルが消失するので、電子は押し出されて移動ゲート３１の中央の直下に移動する。即ち、電子は、図１３（ｂ）において符号δで示す網かけ領域に集中することになる。
【０１７５】
ここで、課題２は、電子が移動ゲート３１の端付近から反対側へ移動するときに問題となる現象なので、移動ゲート３１の直下における図１３上の上下方向の両端部にＰＷ層２０２ａ、２０２ｂを形成し、電子を移動ゲート３１の中央付近、即ち、第３段目のゲートである第１分配ゲート１５と第２分配ゲート１６との境界ε付近に集中させることにより解決することができる。
【０１７６】
即ち、画素構造２００によれば、転送された電子を第３段目のゲートである一対の分配ゲートたる第１分配ゲート１５と第２分配ゲート１６との境界ε付近に集中させることができ、これにより一対の分配ゲートである第１分配ゲート１５と第２分配ゲート１６とが効率よく電子を分配動作する条件を整えることができる。
【０１７７】
つまり、画素構造２００によれば、第３段目のゲートである一対の分配ゲートたる第１分配ゲート１５と第２分配ゲート１６とにおいて偏った分配が起きる可能性を排除することができ、第２段目のゲートである移動ゲート３１から第３段目のゲートである一対の分配ゲートへの電子転送を確実に行うことができるようになる。
【０１７８】
次に、図１４（ａ）には、第３の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図が示されている。
【０１７９】
即ち、第３の実施の形態による固体撮像素子の画素構造３００は、第３段目のゲートである一対の分配ゲートたる第１分配ゲート１５と第２分配ゲート１６との境界εの周辺に狭いチャンネル領域３０２を形成している（なお、説明は省略したが、第１の実施の形態ならびに第２の実施の形態においても、図示の便宜上チャンネル領域３０２を形成した状態を図示している。）。
【０１８０】
なお、平面視におけるレイアウトのサイズとして、
寸法ｒ：寸法ｆの半分程度、例えば、寸法ｆの３０〜７０％
寸法ｆが０．５〜１．５μｍであるならば、０．１５〜１．０５μｍ
であることが好ましい。
【０１８１】
従って、画素構造３００においては、第３段目のゲートである一対の分配ゲートたる第１分配ゲート１５と第２分配ゲート１６との境界εの周辺に狭いチャンネル領域３０２を設けることにより、移動ゲート３１の直下から、電圧を印加した側の分配ゲートに連続で直線的な電子の移動経路ができるようになる。
【０１８２】
即ち、第２分配ゲート１６に電圧を印加した場合には、電子は図１４（ａ）において符号ξで示す網かけ領域に存在するようになり、電子のスムーズな移動経路ができることになる。
【０１８３】
そして、次の瞬間に移動ゲート３１の印加電圧をゼロにすると、電子は移動ゲート３１直下のチャンネルから追い出され、第２分配ゲート１６の直下へ移動するが、第２電荷蓄積部１８のポテンシャルが低い場合は、第２分配ゲート１６の直下に留まることなく、第２電荷蓄積部１８へ移動して蓄積される。即ち、電子は、図１４（ｂ）において符号ηで示す網かけ領域に蓄積されることになる。
【０１８４】
なお、第１分配ゲート１５ならびに第２分配ゲート１６の直下の基板１１のＰ型不純物濃度は、第１電荷蓄積部１７ならびに第２電荷蓄積部１８との分離のため、若干高く設定することが好ましい。
【０１８５】
即ち、画素構造３００においては、第３段目のゲートである一対の分配ゲートたる第１分配ゲート１５と第２分配ゲート１６との境界εの周辺に狭いチャンネル領域３０２を形成したため、当該一対の分配ゲートの一方から他方へ電子が移動できる可能性が確保されることになり、電圧が印加されずに閉じた分配ゲート側へ電子がトラップされてしまう可能性を排除することができる。
【０１８６】
従って、画素構造３００によれば、第２段目のゲートである移動ゲート３１から第３段目のゲートである一対の分配ゲートたる第１分配ゲート１５または第２分配ゲート１６への電子転送を確実に行うことができるようになる。
【０１８７】
３．第４の実施の形態（課題３を解決するための実施の形態：製造精度（誤差）による偏りの改善の手法）
一般に、各種素子の製造精度を担うのはマスク精度、露光位置精度など複雑であるが、対称配置した素子ではバラツキが緩和されることが知られている。
【０１８８】
この第４の実施の形態は、課題３を解決するために、図１５に示すように複数の画素構造を対称に配置して並列接続するようにしたものである。
【０１８９】
より詳細には、図１５に示す第４の実施の形態による固体撮像素子の画素構造４００は、上記した画素構造３００を基本構成単位とし、基本構成単位を４個用いて構成されたものであり、具体的には、４個の基本構成単位たる４個の画素構造３００を対称配置するとともに、それら４個の基本構成単位たる４個の画素構造３００を並列に接続したものである。
【０１９０】
即ち、図１５において、図中において同一の数字で示した部位は、金属線（図示せず。）を用いて互いに接続するものとし、都合２対、合計４個の画素構造３００が並列に接続されている。
【０１９１】
このレイアウトでは、平面視において上下左右のどちらも対称となっており、製造精度由来の偏った電子分配が中和されることになる。
【０１９２】
４．実験結果
図１６には、本願発明者による実験結果を示すグラフが表されており、本願発明者は、画素構造３０と画素構造４００とを用いて比較実験を行った。
【０１９３】
実験においては、高周波でパルス発光するＬＥＤを光源として用い、当該光源からの光を画素構造３０と画素構造４００とに照射するようにした。
【０１９４】
なお、実験にあたっては、０．１８μｍのＣＩＳ向けＣＭＯＳ（Ｐ１−Ｍ６）プロセスを使用して、イメージセンサを試作して性能評価した。両者とも１つのフォトダイオードの大きさは、４．５μｍ角とした。
【０１９５】
ここで、図１６に示すグラフの縦軸は分離度を表し、２つの電荷蓄積部（第１電荷蓄積部１７および第２電荷蓄積部１８）に電圧印加のタイミングによって分配され蓄積された電子数に比例した電圧出力の差である。なお、１００％とは、発光と同期して電圧を印加した分配ゲート（第１分配ゲート１５または第２分配ゲート１６）の側の電荷蓄積部（第１電荷蓄積部１７または第２電荷蓄積部１８）に全ての電子が回収され、反対位相で電圧を印加した分配ゲート側の電荷蓄積部には全く電子が蓄積されないことを意味する。
【０１９６】
一方、図１６に示すグラフの横軸は、画素構造３０と画素構造４００とに照射された光パルスの周波数であり、１０ＫＨｚ〜５ＭＨｚの間で測定した。
【０１９７】
また、図１６に示すグラフにおいて、「□」は画素構造３０の測定結果を示し、「○」は画素構造４００測定結果を示す。
【０１９８】
図１６に示すグラフを参照すると、光パルスの周波数が１０ＫＨｚ〜１００ＫＨｚでは両者の差は顕著ではないが、それより高周波になると、画素構造３０では電子の残留などの影響で分離性能が劣化する。
【０１９９】
なお、画素構造３０においては、約１０００個の測定した画素のうち１００個以上の画素に３０％以上の大きな電子分配の偏りが見られたが、画素構造４００では、２０％以上の分配偏りがある画素は皆無であり、平均偏差は５％以内に収まっていた。
【０２００】
５．変形例
なお、上記した各実施の形態は、以下の（１）〜（３）に説明するように変形してもよい。
【０２０１】
（１）上記した各実施の形態において、フォトダイオード１０２のＰＷ層１０２ａの形状は、平面視において下底が読み出しゲート１４側に位置する台形状の空間を備えたものとしたが、これに限られるものではないことは勿論である。
【０２０２】
例えば、図１７（ａ）に示す画素構造５００のように、フォトダイオード５０２として境界線を方形状、即ち、階段状に形成したＰＷ層５０２ａを用いてもよい。
【０２０３】
つまり、上記した各実施の形態においては、ＰＷ層１０２ａは平面視において斜め線を用いた台形状となっているが、ＰＷ層１０２ａはフォトダイオード１０２の読み出しゲート１４から離れた端部に電子が存在しにくくすれば良いものであるので、その形状が台形状でなくてもよい。
【０２０４】
従って、ＰＷ層５０２のように境界線を方形状としても、フォトダイオード１０２の読み出しゲート１４から離れた端部の基板１１の領域を狭くでき、これによりフォトダイオード１０２の読み出しゲート１４から離れた端部に電子が存在しにくくすることができる。
【０２０５】
また、上記した各実施の形態において、移動ゲート３１の直下におけるＰＷ層２０２ａ、２０２ｂは平面視において方形状を備えるものとしたが、これに限られるものではないことは勿論である。
【０２０６】
例えば、図１７（ｂ）に示す画素構造６００のように、移動ゲート３１の直下に台形状のＰＷ層６０４ａ、６０４ｂを設けるようにしてもよい。
【０２０７】
また、画素構造６００は、フォトダイオード６０２として、境界線を台形状に形成したＰＷ層６０２ａと、読み出しゲート１４に向けて絞られる形状を備えたＮ−層５０２ｂとを備えて形成されている。
【０２０８】
（２）上記した第２の実施の形態においては、上記した第１の実施の形態に係る課題１を解決するための構成を備えた場合について説明したが、これに限られるものではないことは勿論であり、上記した第１の実施の形態に係る課題１を解決するための構成を備えずに、上記した第２の実施の形態に係る課題２を解決するための構成のみを備えるようにしてもよい。
【０２０９】
同様に、上記した第３の実施の形態においては、上記した第１の実施の形態に係る課題１を解決するための構成や上記した第２の実施の形態に係る課題２を解決するための構成を備えた場合について説明したが、これに限られるものではないことは勿論であり、上記した第１の実施の形態に係る課題１を解決するための構成や上記した第２の実施の形態に係る課題２を解決するための構成を備えずに、上記した第３の実施の形態に係る課題２を解決するための構成のみを備えるようにしてもよいし、上記した第３の実施の形態に係る課題２を解決するための構成とともに、上記した第１の実施の形態に係る課題１を解決するための構成と上記した第２の実施の形態に係る課題２を解決するための構成とのいずれか一方のみを備えるようにしてもよい。
【０２１０】
さらに、上記した第４の実施の形態に関しても、上記と同様なことが言え、課題１や課題２を解決するための構成を備えずに、上記した第４の実施の形態に係る課題３を解決するための構成のみを備えるようにしてもよいし、あるいは、課題１や課題２を解決するための構成のうちの任意の構成とともに、上記した第４の実施の形態に係る課題３を解決するための構成を備えるようにしてもよい。
【０２１１】
即ち、上記した第４の実施の形態においては、画素構造３０を基本構成単位とし、基本構成単位たる画素構造３０を複数個用いて、複数個の基本構成単位たる複数個の画素構造３０を対称配置するとともに、それら複数個の基本構成単位たる複数個の画素構造３０を並列に接続してもよい。
【０２１２】
ところで、上記した第４の実施の形態において、ゲート閾値の偏りが中和されることと、電子が正しく分配されることとは必ずしも一致しない。
【０２１３】
例えば、第３段目のゲートである分配ゲートのゲート閾値が極端に偏り、電子の分配に偏りある場合には、対称配置の画素構造では反対の偏りが起き、ゲート閾値の偏りが中和されることになる。
【０２１４】
この中和によって偏りが平均化され、見かけ上の偏りは改善できるが、分離度は劣化してしまう。
【０２１５】
即ち、上記した課題３を解決するために、上記した第４の実施の形態では４個の画素構造３００を対称配置するものであるが、この対称配置で改善されるのは主に電荷蓄積部（第１電荷蓄積部１７および第２電荷蓄積部１８）の容量を等しくすること、金属配線も対称性よく引き、全体として各ゲート線（特に、分配ゲートである。）に等しいタイミングで、等しい電圧を印加することである。
【０２１６】
一方、課題３をより効果的に解消するためには、課題１および課題２を解決するための構成を備えるようにして分配性能を向上させ、同時に特願２００７−１８１６９６において開示したように、分配ゲートの閾値バラツキより大きなポテンシャル勾配をつけて第２段目の移動ゲート３１から第３段目の分配ゲートへの転送を確実に行うことが好ましい。
【０２１７】
つまり、それぞれの課題１、課題２ならびに課題３を解決するためのそれぞれの手法は単独で適用することである程度の効果が期待できるが、互いに干渉することのない範囲で組み合わせて全てを適用することが好ましい。
【０２１８】
（３）上記においては、本発明の理解を容易にするために、具体的な寸法値などを示したが、これらの数値は一例に過ぎないものであり、設計条件などに応じて適宜に変更してもよいことは勿論である。
【０２１９】
（４）上記した実施の形態ならびに上記した（１）〜（３）に示す変形例は、適宜に組み合わせるようにしてもよい。
【産業上の利用可能性】
【０２２０】
本発明は、光飛行時間計測による３次元画像取得に用いる固体撮像素子や、変調光源照明による選択的画像撮影に用いる固体撮像素子や、多チャンネル光通信の復調に用いる固体撮像素子や、高速撮影、特に、時間精度がマイクロ秒以下を要求される高速撮影に用いる固体撮像素子などに利用することができるものである。
【図面の簡単な説明】
【０２２１】
【図１】図１（ａ）は、特願２００７−１８１６９６により提案した発明の第２の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図であり、また、図１（ｂ）は、図１（ａ）のＢ−Ｂ線による原理的な断面構造を模式的に表した断面構造説明図である。
【図２】図２（ａ）（ｂ）（ｃ）（ｄ）は、読み出しゲートと移動ゲートと第１分配ゲートと第２分配ゲートとに電圧を印加したときの半導体中のポテンシャルを図１（ｂ）に示す断面説明図における各要素に対応させて模式的に表した説明図である。
【図３】図３は、図１に示す画素構造におけるポリシリコン領域（図３において実線で示す領域である。）と活性領域（図３において破線で示す領域である。）とを区分して模式的に表す原理的な平面構造説明図であり、図１（ａ）に対応する平面構造説明図である。
【図４】図４は、図１に示す画素構造におけるＮ型またはＰ型の領域を模式的により詳細に表す原理的な断面構造説明図であり、図１（ｂ）に対応する断面構造説明図である。
【図５】図５は、各ゲートに印加する電圧を示すタイミングチャートである。
【図６】図６は、電子の移動を表す模式的である。
【図７】図７（ａ）（ｂ）は、フォトダイオードの残留電子が発生するメカニズムの説明図である。
【図８】図８は、本発明の第１の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した図３に対応する平面構造説明図である。
【図９】図９は、本発明の第１の実施の形態による固体撮像素子の画素構造の原理的な断面構造を模式的に表した図４に対応する断面構造説明図である。
【図１０】図１０（ａ）は、本発明の第１の実施の形態による固体撮像素子の画素構造におけるフォトダイオードを構成するＰ型不純物中濃度ドープ領域よりなるＰＷ層の原理的な立体構造を模式的に表した立体構造説明図であり、また、図１０（ｂ）は、本発明の第１の実施の形態による固体撮像素子の画素構造におけるフォトダイオードを構成するＮ型不純物低濃度ドープ領域よりなるＮ−層の原理的な立体構造を模式的に表した立体構造説明図であり、また、図１０（ｃ）は、Ｐ−領域よりなる基板上に図１０（ａ）に示すＰＷ層を積層するとともに該ＰＷ層上に図１０（ｂ）に示すＮ−層を積層して構成される第１の実施の形態による固体撮像素子の画素構造におけるフォトダイオードの原理的な立体構造を模式的に表した立体構造説明図である。
【図１１】図１１（ａ）（ｂ）は、電子の移動の状態を表す模式的である。
【図１２】図１２（ａ）は、エピタキシャル層の形成された基板にフォトダイオードのＰＷ層を形成するためのマスクであり、また、図１２（ｂ）は、フォトダイオードのＮ−層を形成するためマスクである。
【図１３】図１３（ａ）（ｂ）は、本発明の第２の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図である。
【図１４】図１４（ａ）（ｂ）は、本発明の第３の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図である。
【図１５】図１５は、本発明の第４の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図である。
【図１６】図１６は、本願発明者による実験結果を示すグラフである。
【図１７】図１７（ａ）（ｂ）は、本発明の各実施の形態の変形例による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図である。
【符号の説明】
【０２２２】
３０、１００、２００、３００、４００、５００、６００ 固体撮像素子の画素構造
１１ 基板（ＳＵＢ）
１２ 分離溝（ＳＴＩ）
１３、１０２、５０２、６０２ フォトダイオード（ＰＤ）
１４ 転送ゲート（読み出しゲート）（ＴＧ）
１５ 第１分配ゲート（ＤＧ１）
１６ 第２分配ゲート（ＤＧ２）
１７ 第１電荷蓄積部（ＦＤ１）
１８ 第２電荷蓄積部（ＦＤ２）
１９ シリコン酸化膜（ＳＯＸ）
３１ 副転送ゲート（移動ゲート）（ＳＧ）
１０２ａ、５０２ａ、６０２ａ、２０２ａ、２０２ｂ、６０４ａ、６０４ｂ ＰＷ層
１０２ｂ、６０２ｂ Ｎ−層
１０４、１０６ マスク
３０２ チャンネル領域
【技術分野】
【０００１】
本発明は、固体撮像素子の画素構造に関し、さらに詳細には、対象物へ照射した光の反射光を受光することにより光飛行時間計測法（ＴＯＦ：Ｔｉｍｅ ｏｆ ｆｌｉｇｈｔ）を用いて光飛行時間を測定し、当該光飛行時間に基づいて当該対象物までの距離を測定する光飛行時間型距離センサや当該対象物の３次元画像を得るイメージセンサなどとして利用することができる固体撮像素子を構成する画素の改良に関し、特に、複数の電荷蓄積部を備え、飛来する光で生じた光電子を光の飛来するタイミングで弁別して当該複数の電荷蓄積部に振分け蓄積する固体撮像素子のような、未知の背景光照明下で使用することのできる電荷振り分け方式を採用した固体撮像素子の画素として用いることのできる固体撮像素子の画素構造に関する。
【背景技術】
【０００２】
一般に、対象物にパルスあるいは高周波で強度変調した照明光を照射し、対象物からの反射光が撮像素子へ到達するまでの光飛行時間を計測して距離を求める、所謂、光飛行時間計測法（ＴＯＦ：Ｔｉｍｅ ｏｆ ｆｌｉｇｈｔ）が知られている。
【０００３】
こうした光飛行時間計測法に用いる撮像素子として利用することのできる固体撮像素子としては、例えば、光電変換部と複数の電荷蓄積部とを備え、飛来する光により光電変換部で発生した電子を光の飛来するタイミングで弁別し、当該弁別した電子を当該複数の電荷蓄積部に振分けて蓄積するようにした電荷振り分け方式を採用したものがある。
【０００４】
ところで、上記した電荷振り分け方式を採用した固体撮像素子によれば、従来、複数の電荷蓄積部に光電変換部で発生した電子を光の飛来タイミングに応じて分配する処理は、半導体表面の酸化膜の直上に設置したゲート電極に高周波のパルス電圧を印加することにより実現していた。
【０００５】
しかしながら、上記したゲート電極近傍の半導体基板にドープする不純物濃度のバラツキや上記したゲート電極の物理的な形状の不安定性、あるいは酸化膜のダメージやその厚みのバラツキなどの複合的な理由によって、各ゲート電極が同じ構造を備え、かつ、それぞれのゲート電極に同じ電圧を印加したとしても、一般に、それぞれのゲート電極直下の半導体基板に形成される電子の通過路（チャンネル）は全く同一とはならない恐れがあり、ゲート電極直下に形成されるチャンネルがそれぞれのゲート間で異なって形成されてバラツキを生ずる恐れがある。
【０００６】
こうした各ゲート電極直下に形成されるチャンネルにバラツキを生じると、複数の電荷蓄積部に同じ条件で分配されるべき電子が閾値の低いゲート電極に隣接した電荷蓄積部に偏ってしまい、光電変換部で発生した電子を電荷蓄積部に正しく分配することができなくなってしまうという問題点が指摘されていた。
【０００７】
従来、上記した光電変換部で発生した電子の分配に関する問題点を解決するために、例えば、特許文献１として提示する特開２００５−２３５８９３号公報に開示されているように、光電変換部にフォトゲート構造を採用し、これにより電荷の残留を排除してゲートの閾値のバラツキを越えるポテンシャル差を発生させる手法が提案されている。
【０００８】
しかしながら、フォトゲートの光電変換効率は、長波長の光に対しては低いことが知られており、このため上記した光電変換部にフォトゲート構造を採用した固体撮像素子では、各種用途への応用に大きな障害あるという新たな問題点を招来するものであった。
【０００９】
このため、本願発明者は、従来の技術の有する上記したような種々の問題点に鑑み、特願２００７−１８１６９６（出願日：平成１９年７月１１日）として、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、電子を分配するためのゲートの閾値電圧のバラツキによる電子の分配の偏りを排除し、かつ、長波長に感度を有するフォトダイオードを光電変換素子として用いることができるようにした固体撮像素子の画素構造に係る発明を提案した。
【００１０】
この本願発明者が特願２００７−１８１６９６により提案した発明は、電子を分配するためのゲートを多段に構成することにより電子の振り分け性能を向上させ、光飛行時間計測法などに用いる固体撮像素子の画素として利用することができるようにしたものであり、より詳細には、閾値のバラツキが光電変換部で発生した電子の分配に影響することが問題となる複数の電荷蓄積部に隣接するゲートの構造を変更することによって、閾値のバラツキが電子の振り分け能力に影響を及ぼさないようにしたものである。
【００１１】
即ち、本願発明者が特願２００７−１８１６９６により提案した発明は、フォトダイオードの読み出し制御を行う前段のゲートと、この前段のゲートの後段に位置して電荷蓄積部へ電子を分配する制御を行う後段のゲートとを設け、前段のゲートにより電荷蓄積部へ電子を分配する制御を行う後段のゲートが持つ閾値バラツキを越えるポテンシャルの差を与えることで、電子の分配を行う後段のゲートの閾値バラツキが、電荷蓄積部への電子の分配に影響を及ぼさないようにしたものである。
【００１２】
ここで、図１（ａ）には、特願２００７−１８１６９６により提案した発明の第２の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図が示されており、また、図１（ｂ）には、図１（ａ）のＢ−Ｂ線による原理的な断面構造を模式的に表した断面構造説明図が示されている。
【００１３】
この図１（ａ）（ｂ）に示す特願２００７−１８１６９６により提案した発明の第２の実施の形態による固体撮像素子の画素構造３０と従来の固体撮像素子の画素構造とを比較すると、この画素構造３０は、光を受光して光電変換により電子を発生するフォトダイオード（ＰＤ）１３の読み出し制御を行う第１段目のゲート（前段のゲート）である読み出しゲートたる転送ゲート（ＴＧ）１４と、転送ゲート１４（以下、「読み出しゲート１４」と称することとする。）の後段に位置して電荷蓄積部（ＦＤ）（画素構造３０においては、電荷蓄積部として第１電荷蓄積部（ＦＤ１）１７と第２電荷蓄積部（ＦＤ２）１８との２個の電荷蓄積部が設けられている。）へ電子を分配する制御を行う第３段目のゲート（後段のゲート）たる分配ゲート（ＤＧ）（画素構造３０においては、分配ゲートとして第１分配ゲート（ＤＧ１）１５と第２分配ゲート（ＤＧ２）１６との２個の分配ゲートが設けられている。）とが隣接して配設されているとともに、第１段目のゲートたる読み出しゲート１４と第３段目のゲートたる第１分配ゲート１５および第２分配ゲート１６との間に中間のゲートとして、第２段目のゲートである移動ゲートたる副転送ゲート（ＳＧ）３１が配設されている点において、従来の画素構造と異なっている。
【００１４】
即ち、画素構造３０において広い面積を占めるフォトダイオード１３と第１段目のゲートたる読み出しゲート１４とは隣接して配置され、第２段目のゲートである副転送ゲート３１（以下、「移動ゲート３１」と称することとする。）を挟んで読み出しゲート１４に隣接して複数個（この実施の形態においては２個である。）の第３段目のゲートである第１分配ゲート１５および第２分配ゲート１６が隣接して配置され、第１分配ゲート１５および第２分配ゲート１６にそれぞれ隣接して各分配ゲートに対応する複数個（この実施の形態においては分配ゲートが２個であるので２個となる。）の第１電荷蓄積部１７および第２電荷蓄積部１８が配置されている。
【００１５】
ここで、読み出しゲート１４とそれに隣接した移動ゲート３１との隙間ｇ２と、移動ゲート３１とそれに隣接した複数個の分配ゲート（第１分配ゲート（ＤＧ１）１５および第２分配ゲート（ＤＧ２））との間のそれぞれの隙間ｇ３とは、それぞれ小さいほど良いものであり、例えば、これらのゲートが同層のポリシリコン層に形成されるゲートである場合には、隙間ｇ２ならびに隙間ｇ３は製造ルールで制約される最小値、例えば、０．２〜０．３μｍ程度とすることが好ましい。
【００１６】
一方、これらのゲートが異なるポリシリコン層に形成されるゲートである場合には、異なるポリシリコン層間の界面による最小隙間は隙間ｇ２ならびに隙間ｇ３の条件を自動的に満足する。このため、読み出しゲート１４と移動ゲート３１とが若干オーバーラップする領域を有するように構成するとともに、移動ゲート３１と第１分配ゲート１５および第２分配ゲート１６とが若干オーバーラップする領域を有するように構成することができる。
【００１７】
また、上記したフォトダイオード１３、読み出しゲート１４、移動ゲート３１、第１分配ゲート１５、第２分配ゲート１６、第１電荷蓄積部１７および第２電荷蓄積部１８の各要素の周囲は、分離溝（ＳＴＩ）１２により基板（ＳＵＢ）１１から分離されている。
【００１８】
次に、図１（ｂ）を参照しながら、基板１１としてＰ型半導体基板を用いて、このＰ型半導体基板よりなる基板１１上に、上記した画素構造３０の固体撮像素子を構成する場合について説明する。
【００１９】
即ち、この場合には、フォトダイード１３は低濃度のＮ型不純物のドープにより形成されるが、イオン打ち込み深さを厚めにすることで、長波長側の感度を拡張するように形成する。
【００２０】
また、第１電荷蓄積部１７および第２電荷蓄積部１８は、高濃度のＮ型不純物のドープで形成するドレインである。
【００２１】
ここで、一般的に、これらのＮ型不純物のドープは、基板１１上にシリコン酸化膜（ＳＯＸ）１９とポリシリコンの読み出しゲート１４、移動ゲート３１、第１分配ゲート１５および第２分配ゲート１６とを形成後にイオン注入する、所謂、セルフ・アライン法にて形成することができる。
【００２２】
このとき、読み出しゲート１４と移動ゲート３１と第１分配ゲート１５と第２分配ゲート１６とのそれぞれの間の隙間がそれぞれＮ型不純物でドープされないように、当該隙間をマスクする必要がある。
【００２３】
その結果として、読み出しゲート１４と移動ゲート３１と第１分配ゲート１５と第２分配ゲート１６とのそれぞれの間の隙間は、Ｐ型半導体基板そのままの状態、すなわち、ネイティブチャンネルとなるように形成されることになる。
【００２４】
ここで、読み出しゲート１４と移動ゲート３１と第１分配ゲート１５と第２分配ゲート１６とのそれぞれの間の隙間をネイティブチャンネルにする理由は、以下の通りである。
【００２５】
即ち、画素構造３０においては、各ゲート間の隙間のポテンシャルが隣接するゲートに印加された電圧で制御され、連続なポテンシャルのチャンネルが形成される必要があるが、その最も簡単な方法がネイティブチャンネルにすることだからである。しかしながら、各ゲート間の隙間のポテンシャルが隣接するゲートに印加された電圧で制御され、連続なポテンシャルのチャンネルが形成されるのであれば、各ゲート間の隙間に適切な不純物がドープされるようにしてもよいことは勿論である。
【００２６】
なお、フォトダイオード１３、読み出しゲート１４、移動ゲート３１、第１分配ゲート１５、第２分配ゲート１６、第１電荷蓄積部１７および第２電荷蓄積部１８の各要素は、図１（ａ）（ｂ）を参照しながら上記において説明したように、一般にはＰ型半導体基板に形成されるものであるが、Ｐ型半導体基板に限られるものではなく、Ｐ型不純物を中濃度ドープして形成したＰウェル（ＰＷ）上に形成するようにしてもよいことは勿論である。
【００２７】
また、基板１１としてＮ型半導体基板を用いるとともに、上記において説明した各要素のＰ型とＮ型とを全て反転し、Ｎ型半導体基板上に各要素を形成するようにしてもよいことは勿論であり、また、同様に、各要素をＮウェル上に形成するようにしてもよいことは勿論である。
【００２８】
なお、固体撮像素子の大きさは目的や用途に応じて適宜の大きさを任意に選択することができるものであるが、画素３０全体の大きさは、１辺の長さＬが１０μｍ乃至７５μｍ程度の正方形、即ち、１０μｍ角程度乃至７５μｍ角程度が実用的である。
【００２９】
また、各ゲートのゲート長は、基板不純物濃度と酸化膜厚、印加電圧によるチャンネル形成の適合性から最適化すべきであるが、例えば、０５μｍ〜１．５μｍ程度が妥当である。
【００３０】
次に、図２（ａ）（ｂ）（ｃ）（ｄ）を参照しながら、半導体中のポテンシャルならびにフォトダイオード１３で発生した電子の移動について説明する。
【００３１】
この図２（ａ）（ｂ）（ｃ）（ｄ）は、読み出しゲート１４と移動ゲート３１と第１分配ゲート１５と第２分配ゲート１６とに電圧を印加したときの半導体中のポテンシャルを図１（ｂ）に示す断面説明図における各要素に対応させて模式的に表した説明図である。
【００３２】
なお、図２（ａ）（ｂ）（ｃ）（ｄ）におけるポテンシャルの直上に図示された四角形の図形は、「ＴＧ」が読み出しゲート１４を示し、また、「ＳＧ」が移動ゲート３１を示し、また、「ＤＧ」が分配ゲート（第１分配ゲート１５または第２分配ゲート１６のいずれか一方を意味する。）を示し、当該四角形が白抜きの状態は基板電位Ｖｓｓに近い電位を与えていることを示し、一方、当該四角形が黒で塗りつぶされた状態は正の電位が印加されていることを示している。
【００３３】
上記した画素構造３０による第１段目のゲートである読み出しゲート１４と第３段目のゲートである分配ゲート（第１分配ゲート１５および第２分配ゲート）との間に第２段目のゲートである移動ゲート３１を設けた３段ゲート構造では、読み出しゲート１４には基板電位Ｖｓｓに近い電圧か電圧Ｖｔｇが印加され、移動ゲート３１には基板電位Ｖｓｓに近い電圧か電源電圧Ｖｄｄが印加され、分配ゲート（ＤＧ）（第１分配ゲート１５または第２分配ゲート１６）には基板電位Ｖｓｓに近い電圧か電圧Ｖｄｇが印加される。
【００３４】
これら電圧Ｖｔｇと電圧Ｖｄｇとについては、以下に説明するように最適化することが好ましい。
【００３５】
即ち、電圧Ｖｔｇは電源電圧Ｖｄｄに対してポテンシャル傾斜が十分にできる電圧が望ましいので、電源電圧Ｖｄｄの１／２程度が良い。また、電圧Ｖｄｇは電源電圧Ｖｄｄと電圧差が蓄積可能な電子数に比例するので、基板電位Ｖｓｓに近いことが望ましいが、電子移動時のポテンシャル傾斜についても考慮すべきなので、電源電圧Ｖｄｄの１／３程度が望ましい。
【００３６】
具体的には、例えば、電源電圧Ｖｄｄが３．３Ｖのときには、電圧Ｖｔｇが１．８Ｖであり、電圧Ｖｄｇが１．０Ｖであるように設定することが好ましい。
【００３７】
ここで、図２（ａ）（ｂ）（ｃ）（ｄ）は、図２（ａ）と図２（ｂ）と図２（ｃ）と図２（ｄ）とにそれぞれ示す４つの状態で電子を移動する手法をポテンシャルで示すものである。
【００３８】
なお、この４つの状態とは、以下に説明するように、図２（ａ）に示す基本状態（電子の蓄積の状態）、図２（ｂ）に示す電子の転送の状態、図２（ｃ）に示すポテンシャルの谷間を分離する状態および図２（ｄ）に示す電子の再転送の状態である。
【００３９】
即ち、基本状態は、読み出しゲート１４、移動ゲート３１、分配ゲートに基板電位Ｖｓｓに近い電位を与え、フォトダイオード１３を電圧Ｖｔｇにリセットし、電荷蓄積部を電源電圧Ｖｄｄにリセットした状態たる電子の蓄積状態である。図２（ａ）は、この基本状態を示している（電子の蓄積の状態）。
【００４０】
この図２（ａ）に示す基本状態で光に露光すると、フォトダイオード１３に光電子が蓄積され、フォトダイオード１３のポテンシャルは僅かに上昇する。
【００４１】
次に、読み出しゲート１４に電圧Ｖｔｇを印加し、移動ゲート３１に電源電圧Ｖｄｄを印加すると、読み出しゲート１４と移動ゲート３１との直下のポテンシャルは押し下げられ、図２（ｂ）に示すように電子は移動ゲート３１の直下にできたポテンシャルの谷間に移動する（電子の転送の状態）。
【００４２】
次に、読み出しゲート１４に基板電位Ｖｓｓに近い電位を与えて電圧を戻し、移動ゲート３１には電源電圧Ｖｄｄを印加したままにして、分配ゲートに電圧Ｖｄｇを印加すると、図２（ｃ）に示すように読み出しゲート１４の直下にポテンシャルの壁ができて、フォトダイオード１３と移動ゲート３１の直下にできたポテンシャルの谷間とが分離される（ポテンシャルの谷間を分離する状態）。なお、この時点では、電子は移動ゲート３１の直下のポテンシャルの谷から出ることはできない。
【００４３】
次に、分配ゲートに電圧Ｖｄｇを印加し続け、移動ゲート３１に基板電位Ｖｓｓに近い電位を与えて電圧を戻すと、図２（ｄ）に示すように移動ゲート３１の直下のポテンシャルの谷が消失するので、当該谷間に存在した電子はポテンシャルの低い分配ゲート側のチャンネルに移動し、分配ゲート（ＤＧ）直下のチャンネルに移動した電子は、留まることなくよりポテンシャルの低い電荷蓄積部へさらに移動し、電荷蓄積部に蓄積される（電子の再転送の状態）。
【００４４】
以上において説明したように、３段のゲートを備えた画素構造３０によれば、電子が完全にフォトダイオード１３から電荷蓄積部へ転送できるものである。
【００４５】
ところで、本願発明者は、上記した３段のゲート構造を持つ画素構造３０を備え、電子の分配を行う後段のゲートの閾値バラツキが電荷蓄積部への電子の分配に影響を与えないように工夫した画素構造の固体撮像素子を試作して各種の実験を行い、その効果を確認した。
【００４６】
その結果、上記した画素構造３０は、バラツキを抑制する効果を有するものであることが確認できた。
【００４７】
その一方で、上記した画素構造３０には、電荷振り分けの高速化において未だ解決すべき課題が残されていることも同時に確認された。その課題とは、具体的には、以下に説明する課題１〜３である。
【００４８】
以下、こうした画素構造３０の課題１〜３について説明するが、当該課題１〜３の理解を容易にするために、画素構造３０におけるポリシリコン領域（図３において実線で示す領域である。）と活性領域（図３において破線で示す領域である。）とを区分して模式的に表す図３に示す原理的な平面構造説明図（図３に示す平面構造説明図は、図１（ａ）に対応する平面構造説明図である。）と、画素構造３０におけるＮ型またはＰ型の領域を模式的により詳細に表す図４に示す原理的な断面構造説明図（図４に示す断面構造説明図は、図１（ｂ）に対応する断面構造説明図である。）とを参照しながら、画素構造３０の動作についてあらためて説明する。
【００４９】
なお、図３ならびに図４に示す画素構造において、図１（ａ）（ｂ）に示す構成と同一あるいは相当する構成については、図１（ａ）（ｂ）において用いた符号と同一の符号を用いて示すことにより、その構成ならびに作用の詳細な説明は適宜に省略するものとする。
【００５０】
また、図３ならびに図４における図示は省略するが、図１（ａ）（ｂ）に示すと同様に、画素構造３０のフォトダイオード１３以外の部分は金属配線層などで遮蔽され、光は画素構造３０のフォトダイオード１３にのみ照射される。
【００５１】
そして、図２を参照しながら説明したように、読み出しゲート１４、移動ゲート３１、第１分配ゲート１５および第２分配ゲート１６の各ゲートには、図５に示すような正の電圧を順番に印加するものとし、その繰り返し周波数は１〜３０ＭＨｚである。
【００５２】
なお、フォトダイオード１３は、特開２００７−１１０１６２号公報に開示されたと同様なピン止め構造により形成することが好ましい。
【００５３】
また、図４で示したＮ型領域とＰ型領域との境界線などの各領域の境界線は、理解を容易にするために模式的に表現したものであって、実際には半導体プロセスに依存した不純物濃度の分布がある。
【００５４】
ここで、各領域における不純物のドープ濃度については、「Ｐ−」の領域（Ｐ型不純物低濃度ドープ領域）よりなる基板（エピ層）の不純物濃度に対して、「ＰＷ」の領域（Ｐ型不純物中濃度ドープ領域）はＰ−領域よりなる基板より１桁程度不純物濃度を濃く、また、「Ｎ−」の領域（Ｎ型不純物低濃度ドープ領域）はＰＷ領域よりも１桁程度不純物濃度を濃く、また、「Ｎ＋」の領域（Ｎ型不純物高濃度ドープ領域）はＮ−の領域よりも１桁以上不純物濃度を濃く設定することが好ましい。なお、注入するイオン種は、適宜に選択すればよい。
【００５５】
また、レイアウトや各層の厚みの大きさ（サイズ）の範囲は、以下の通りであることが好ましい（図３および図４を参照する。）。
【００５６】
即ち、平面視におけるレイアウトのサイズは、
寸法ａ：３〜１０．５μｍ
寸法ｂ：３〜１０．５μｍ
寸法ｃ：２．４〜８．４μｍ
寸法ｄ：０．７〜１．８μｍ
寸法ｅ：０．５〜１．５μｍ
寸法ｆ：０．５〜１．５μｍ
寸法ｇ：１〜１．５μｍ
寸法ｈ：１〜１．５μｍ
寸法ｉ：１〜１．５μｍ
隙間ｇ２：０．２〜０．３μｍ
隙間ｇ３：０．２〜０．３μｍ
隙間ｇ４：０．２〜０．３μｍ
隙間ｇ５：０．２〜０．３μｍ
隙間ｇ６：０．５〜０．７５μｍ
であることが好ましい。
【００５７】
また、各層の厚みは、製造する際に使用するプロセスに依存するが、以下のような厚みが好ましい。
【００５８】
即ち、
厚みｊ（Ｐ型基板（エピタキシャル層））：５〜２２．５μｍ
厚みｋ（Ｐウェル層）：４〜１３．５μｍ
厚みｌ（フォトダイオード領域）：２〜６．８μｍ
厚みｍ（電荷蓄積部）：０．２〜０．８μｍ
厚みｎ（Ｐウェル層）：４〜１３．５μｍ
厚みｏ（ＳＯＸ厚み）：５〜２２．５ｎｍ（使用電圧に依存する。）
厚みｐ（ゲート厚み）：０．１〜０．５μｍ
であることが好ましい。
【００５９】
ここで、画素構造３０に光が照射されると、その照射された光は、フォトダイオード１３のＮ型不純物低濃度ドープ領域とＰ型不純物低濃度ドープ領域である基板１１との接合部分に広がる空乏層によって電子と正孔に電離する。
【００６０】
こうして電離した正孔は基板１１に吸収され、また、電子はフォトダイオード１３のＮ型不純物低濃度ドープ領域に蓄積されることになる（図２（ａ）を参照する。）。
【００６１】
そして、ある時間が経過した後に、第１段目のゲートである読み出しゲート１４に正の電圧を印加すると、フォトダイオード１３のＮ型不純物低濃度ドープ領域に蓄積された電子は、読み出しゲート１４の直下に形成されるチャンネルに移動する。
【００６２】
次に、第２段目のゲートである移動ゲート３１に正の電圧を印加すると、電子は移動ゲート３１の直下に形成されるチャンネルに移動できるようになる（図２（ｂ）を参照する）。
【００６３】
それから、短い時間が経過した後に、読み出しゲート１４の印加電圧をゼロに戻すと、読み出しゲート１４の直下のチャンネルに存在する電子は、電圧が印加されている移動ゲート３１の直下のチャンネルかフォトダイオード１３へ押し出される。
【００６４】
ここで、移動ゲート３１のポテンシャルがフォトダイオード１３へ電子が戻るポテンシャルより低い場合には、全ての電子は移動ゲート３１の直下へ移動する（図２（ｃ）を参照する。）。
【００６５】
次に、第３段目のゲートである１対の分配ゲートとしての第１分配ゲート１５と第２分配ゲート１６とのうちどちらか１方に正の電圧を印加すると、電子は電圧が印加された第１分配ゲート１５または第２分配ゲート１６の直下にできるチャンネルに移動する。
【００６６】
ここで、移動ゲート３１の印加電圧をゼロに戻すと、その直下のチャンネルが消滅し、電子は電圧が印加された第１分配ゲート１５または第２分配ゲート１６の直下にできるチャンネルに完全に移動する（図２（ｄ）を参照する。）。
【００６７】
次に、正の電圧を印加された第１分配ゲート１５または第２分配ゲート１６の印加電圧をゼロも戻すと、その直下のチャンネルに存在する電子はＮ型不純物高濃度ドープ領域で形成されている第１電荷蓄積部１７または第２電荷蓄積部１８に完全に移動し、全ての電子は回収される。
【００６８】
ここで、第１分配ゲート１５と第２分配ゲートとに交互に電圧を印加することで、これら一連のゲート印加電圧と同期して照射された光によって生じる電子を２つの電荷蓄積部たる第１電荷蓄積部１７と第２電荷蓄積部１８とに振り分けることができる。
【００６９】
図６には、上記した一連の電子移動が模式的に表されている。この図６を参照しながら説明すると、電子はフォトダイオード１３を移動し（矢印Ａ参照）、各ゲートに印加される電圧に従って、第１段目のゲートである読み出しゲート１４を通過し（矢印Ｂ参照）、第２段目のゲートである移動ゲート３１を通過する（矢印Ｃ参照）。
【００７０】
なお、図６において矢印Ｃは、移動ゲート３１の中央よりやや上方に描かれているが、実際に電子が通過する部位は確立的に分布すると予想され、それらのある場合について作画したものである。
【００７１】
そして、第３段目のゲートである第１分配ゲート１５と第２分配ゲート１６とは、いずれか一方に電圧が印加されるので、第１分配ゲート１５と第２分配ゲート１６とへの電圧の印加に応じて、矢印Ｄまたは矢印Ｅのような経路でどちらか一方の分配ゲートを通過するものである。
【００７２】
なお、上記において説明したように、各ゲート間の隙間ｇ２、ｇ３は、製造工程で許される最接近とする。
【００７３】
こうした隙間ｇ２、ｇ３にはゲート印加電圧によるポテンシャルはかからないように見えるが、実際にはゲートの側面効果により若干の電圧が印加され浅いチャンネルが形成されるので電子は移動できる。
【００７４】
しかしながら、上記したように、本願発明者が上記した画素構造３０を備えた固体撮像素子を試作して各種の実験を行ったところ、以下に説明するような課題１〜３を発見するに至った。
【００７５】
（１）課題１について
図６に示す電子移動の模式図を見ると自明なことであるが、フォトダイオード１３内の電子移動距離（矢印Ａ参照）は、各ゲートを通過する際の電子の移動距離（矢印Ｂ〜Ｅ参照）に比べて長い。
【００７６】
しかしながら、フォトダイオード１３内の電子を吸引する力は、フォトダイオード１３の片端たる一方の端部に位置する第１段目のゲートである読み出しゲート１４に印加された電圧によって生じるものである。
【００７７】
そのため、フォトダイオード１３の読み出しゲート１４が位置する側と反対側の端部付近で発生した電子が受ける引力は、フォトダイオード１３の読み出しゲート１４が位置する側付近で発生した電子が受ける引力よりも弱いものになる。
【００７８】
ここで、本願発明者の考察によれば、図７（ａ）に示すように、フォトダイオード１３が理想的なフォトダイオードであれば、第１段目のゲートである読み出しゲート１４に印加された電圧によって生じる緩やかなポテンシャル勾配に従って、電子は加速され十分に短い時間（例えば、数十ナノ秒である。）で読み出しゲート１４直下のチャンネルに到達すると予想される。
【００７９】
ところが、本願発明者は、フォトダイオード１３の製造上の不均一さの原因により、実際には図７（ｂ）に示すように、第１段目のゲートである読み出しゲート１４に印加された電圧によって生じるポテンシャルに凹凸が生じ、フォトダイオード１３内に電子がトラップされて残留することがあるものと考察した。
【００８０】
そして、こうしてフォトダイオード１３内に残留した電子はどの時点で移動するかを予測することができないため、ナノ秒単位の厳密な時間での読み出しが行われない可能性がある。
【００８１】
露光時間が電子移動時間に比較して十分に長い（例えば、数ミリ秒である。）一般的なイメージセンサーでは、この残留時間は無視できるほど短いし、残留する電子数は無視できるほど少数である。
【００８２】
しかしながら、固体撮像素子を光飛行時間型距離センサとして用いる場合を考慮すると、光飛行時間の検出の際の露光時間は５０〜１００ナノ秒と短く、しかもその時間で飛来する光によって生じる電子数が数個と極めて少数であることを斟酌すると、フォトダイオード１３におけるポテンシャルの凹みによる電子の残留時間と残留電子数は無視できないものとなる。
【００８３】
即ち、フォトダイオード１３内において残留電子が存在する恐れがあることが、解決すべき課題１である。
【００８４】
（２）課題２について
第１段目のゲートである読み出しゲート１４直下のチャンネルから移動して、第２段目のゲートである移動ゲート３１の直下のチャンネルに存在する電子は、次に電圧が印加される第３段目のゲートである第１分配ゲート１５と第２分配ゲート１６とのいずれか一方のゲートの直下へ移動する。
【００８５】
このとき、第２段目のゲートである移動ゲート３１の中央付近にある電子は、電圧の印加された第３段目のゲート（第１分配ゲート１５または第２分配ゲート１６）に引きつけられ、正しく分配される。
【００８６】
しかしながら、第２段目のゲートである移動ゲート３１の図６上における上下方向の端部にある電子、例えば、図６において移動ゲート３１の上方側の端部にある符号Ｆで示す電子は、矢印Ｄに示すように電子Ｆに近い側の第３段目のゲートである第１分配ゲート１５へ移動する場合と、矢印Ｅに示すように電子Ｆから遠い側の第３段目のゲートである第２分配ゲート１６へ移動する場合とで、その移動すべき経路が異なっている。
【００８７】
ここで、電子Ｆが矢印Ｄに示すように近い側の第３段目のゲートである第１分配ゲート１５へ移動する際には、第３段目のゲートである第１分配ゲート１５に印加された電圧によって生じるポテンシャルによる強い引力を電子Ｆが受けるので、電子Ｆは確実に第１分配ゲート１５へ移動する。
【００８８】
一方、電子Ｆが矢印Ｅに示すように遠い側の第３段目のゲートである第２分配ゲート１６へ移動しなければならない場合には、電子Ｆが受ける引力は距離が遠いので弱くなる。
【００８９】
このように、電子Ｆが受ける引力が弱くても、第２段目のゲートである移動ゲート３１の直下のチャンネルが理想的に均一な構造であれば、小さなポテンシャル差によって生じる弱い引力に従い移動することが可能となる。
【００９０】
しかしながら、実際には上記課題１で述べたように製造上の不均一さによって、第２段目のゲートである移動ゲート３１の直下に形成されるチャンネルにポテンシャルの凹凸が存在し、電子は行程に存在するポテンシャルの凹みから抜け出せず、遠い側の分配ゲートへ移動することが難しい場合があることが考えられる。
【００９１】
そして、その場合には、第２段目のゲートである移動ゲート３１の直下あるいは第２段目のゲートである移動ゲート３１と第３段目のゲートである第１分配ゲート１５または第２分配ゲート１６との隙間に、電子が短時間残留してしまうことになる。
【００９２】
このように、電子が第２段目のゲートである移動ゲート３１の直下あるいは第２段目のゲートである移動ゲート３１と第３段目のゲートである第１分配ゲート１５または第２分配ゲート１６との隙間に残留している間に、第３段目のゲートである分配ゲート（第１分配ゲート１５または第２分配ゲート１６）において電圧を印加される分配ゲートが変更され、残留電子に近い側の第３段目のゲートたる分配ゲート（第１分配ゲート１５または第２分配ゲート１６）に電圧が印加されると、強いポテンシャル勾配によって、残留電子は当該近い側の分配ゲート直下のチャンネルに移動してしまうことになる。
【００９３】
即ち、第２段目のゲートである移動ゲート３１の直下のチャンネル中のどこに電子が存在しているかということによって、その電子の行き先が決定されてしまい、時間による分配を意図して第３段目のゲートである第１分配ゲート１５と第２分配ゲート１６とに交互に電圧を印加しても、第２段目のゲートである移動ゲート３１の直下のチャンネル中における電子の存在位置よりも遠い側の分配ゲートを電子が通過しないという現象が起きる恐れがある。
【００９４】
即ち、第２段目のゲートである移動ゲート３１から第３段目のゲートである分配ゲート（第１分配ゲート１５および第２分配ゲート１６）への電子転送が不確実になってしまう恐れがあることが、解決すべき課題２である。
【００９５】
（３）課題３について
図３および図４で示した固体撮像素子の画素構造３０は、複数のマスクを使用した多段階の集積回路プロセスによって製造されるものである。
【００９６】
こうした集積回路プロセスによる製造工程においては、マスクそのものの誤差ならびに位置決めの誤差を無くすことはできない。
【００９７】
つまり、均質な構造を意図して固体撮像素子の画素構造３０を製造したとしても、若干のバラツキや偏りが生じることは許容しなければならない。
【００９８】
ここで、上記した第３段目のゲートである第１分配ゲート１５と第２分配ゲート１６とに閾値の偏りが生じると、一方の分配ゲートの電子転送効率と他方の分配ゲートの電子転送効率とで差が生じてしまうことになる。
【００９９】
また、２つの電荷蓄積部たる第１電荷蓄積部１７と第２電荷蓄積部１８とに僅かな容量差があると、両者の間で電荷−電圧変換効率に差が生じてしまうことになる。
【０１００】
こうした問題は、集積回路における一般的な問題でもあるが、固体撮像素子を光飛行時間型距離センサとして用いる場合などを考慮すると、取り扱う電子数が極めて少ないことに起因して致命的な問題となる。
【０１０１】
即ち、製造精度（誤差）により電子転送効率などに偏り発生することが、解決すべき課題３である。
【０１０２】
【特許文献１】特開２００５−２３５８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０１０３】
本発明は、上記した課題１〜３に鑑みてなされたものであり、その目的とするところは、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、高速動作時での電荷振り分け効率の向上を図るため、上記した課題１〜３を解決することができるようにした固体撮像素子の画素構造を提供しようとするものである。
【０１０４】
即ち、本発明の目的とするところは、上記した課題１に鑑み、フォトダイオード内における残留電子を低減することができるようにした固体撮像素子の画素構造を提供しようとするものである。
【０１０５】
また、本発明の目的とするところは、上記した課題２に鑑み、第２段目のゲートである移動ゲートから第３段目のゲートである分配ゲートへの電子の転送を確実に行うことができるようにした固体撮像素子の画素構造を提供しようとするものである。
【０１０６】
さらに、本発明の目的とするところは、上記した課題３に鑑み、製造精度（誤差）による電子転送効率などの偏りを低減することができるようにした固体撮像素子の画素構造を提供しようとするものである。
【課題を解決するための手段】
【０１０７】
上記目的を達成するために、本発明は、上記した特願２００７−１８１６９６において発明の第２の実施の形態として提案した固体撮像素子の画素構造において、さらに構造上の特徴を追加して、高速動作時での電荷振り分け効率の向上を図るようにしたものである。
【０１０８】
この追加する構造上の特徴は、半導体製造過程に含まれる不純物ドープ濃度の不均一さ、シリコン酸化膜厚みの不均一さ、マスクの微小な偏り、その他の確率的なバラつきを前提としても、高い感度を有し、電子分配が高速、かつ、正確に行えることが特徴であって、本発明は、この構造上の特徴を、集積回路の平面レイアウトを最適化する設計手法として提案するものである。
【０１０９】
より詳細には、本発明は、フォトダイオードのポテンシャルに第１段目のゲートである読み出しゲート方向に電子が自然に移動するような勾配をつけるようにしたものである。
【０１１０】
従って、本発明によれば、上記勾配によってフォトダイオードに発生した電子が第１段目のゲートである読み出しゲート方向に自然と移動するようになり、フォトダイオード内における残留電子数を大幅に低減することができ、上記した課題１を解決することができる。
【０１１１】
また、上記目的を達成するために、本発明は、転送された電子を第３段目のゲートである一対の分配ゲートの境界付近に集中させることで、分配ゲートが効率よく電子を分配動作する条件を整えるようにしたものである。
【０１１２】
従って、本発明によれば、第３段目のゲートである分配ゲートにおいて偏った分配が起きる可能性を排除することができ、第２段目のゲートである移動ゲートから第３段目のゲートである分配ゲートへの電子転送を確実に行うことができるようになり、上記した課題２を解決することができる。
【０１１３】
また、上記目的を達成するために、本発明は、第３段目のゲートである一対の分配ゲートの一方から他方へ電子が移動できる可能性を確保し、電圧が印加されずに閉じた分配ゲート側へ電子がトラップされてしまう可能性を排除するようにしたものである。
【０１１４】
従って、本発明によれば、電圧が印加されずに閉じた分配ゲート側へ電子がトラップされてしまう可能性を排除することができ、第２段目のゲートである移動ゲートから第３段目のゲートである分配ゲートへの電子転送を確実に行うことができるようになり、上記した課題２を解決することができる。
【０１１５】
また、上記目的を達成するために、本発明は、固体撮像素子の画素構造を構成する各要素を対称的に配置するようにしたものである。
【０１１６】
従って、本発明によれば、製造精度を担うマスク精度や露光位置精度などバラツキを緩和することができ、製造精度（誤差）による電子転送効率などの偏りを低減することができるようになり、上記した課題３を解決することができる。
【０１１７】
そして、本発明のうち請求項１に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、３段のゲートよりなり、上記３段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、上記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、上記第１段のゲートの読み出し制御により読み出された電子の上記複数の電荷蓄積部への移動を制御する第２段のゲートと、上記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第２段のゲートの移動制御により移動された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートとを有し、上記フォトダイオードのポテンシャルに上記第１段のゲート方向へ電子を移動させる勾配を形成したものである。
【０１１８】
また、本発明のうち請求項２に記載の発明は、本発明のうち請求項１に記載の発明において、上記フォトダイオードは、上記第１段のゲートからの距離に比例して電子が存在しうるポテンシャル井戸を狭めるように形成されたものである。
【０１１９】
また、本発明のうち請求項３に記載の発明は、本発明のうち請求項２に記載の発明において、上記フォトダイオードは、上記第１段のゲート側とは反対側の端部および周辺部の直下の基板不純物ドープ濃度を高め、上記フォトダイオードのポテンシャル井戸を上記フォトダイオードの中央部および上記第１段のゲートの近傍に偏在させるようにしたものである。
【０１２０】
また、本発明のうち請求項４に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、３段のゲートよりなり、上記３段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、上記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、上記第１段のゲートの読み出し制御により読み出された電子の上記複数の電荷蓄積部への移動を制御する第２段のゲートと、上記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第２段のゲートの移動制御により移動された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートとを有し、上記第２段のゲートは、上記複数の第３段のゲートの境界付近に電子が集中するように移動するようにしたものである。
【０１２１】
また、本発明のうち請求項５に記載の発明は、本発明のうち請求項４に記載の発明において、上記第２段のゲートの端部における直下の基板不純物ドープ濃度を高め、上記第２段のゲートの中央部における直下に電子が集中するようにして、上記複数の第３段のゲートの境界付近に電子が集中するように移動するようにしたものである。
【０１２２】
また、本発明のうち請求項６に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、３段のゲートよりなり、上記３段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、上記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、上記第１段のゲートの読み出し制御により読み出された電子の上記複数の電荷蓄積部への移動を制御する第２段のゲートと、上記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第２段のゲートの移動制御により移動された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートとを有し、上記複数の第３段のゲートにおける各ゲート間の境界付近に電子が移動できるチャンネルを形成したものである。
【０１２３】
また、本発明のうち請求項７に記載の発明は、本発明のうち請求項６に記載の発明において、上記複数の第３段のゲートにおける各ゲート間の境界直下に基板不純物ドープ濃度の低い領域を設けることにより上記チャンネルを形成したものである。
【０１２４】
また、本発明のうち請求項８に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、３段のゲートよりなり、上記３段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、上記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、上記第１段のゲートの読み出し制御により読み出された電子の上記複数の電荷蓄積部への移動を制御する第２段のゲートと、上記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第２段のゲートの移動制御により移動された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートとを有する固体撮像素子の画素構造を基本構成単位とし、上記基本構成単位を複数個用い、上記複数個の基本構成単位を対称配置するとともに、上記複数個の基本構成単位を並列に接続したものである。
【発明の効果】
【０１２５】
本発明は、以上説明したように構成されているので、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、上記した課題１〜３を解決することができるようにした固体撮像素子の画素構造を提供することができるという優れた効果を奏する。
【０１２６】
即ち、本発明は、以上説明したように構成されているので、フォトダイオード内における残留電子を低減した固体撮像素子の画素構造を提供することができるという優れた効果を奏する。
【０１２７】
また、本発明は、以上説明したように構成されているので、第２段ゲートである移動ゲートから第３段ゲートである分配ゲートへの電子転送を確実に行うことができる固体撮像素子の画素構造を提供することができるという優れた効果を奏する。
【０１２８】
さらに、本発明は、以上説明したように構成されているので、製造精度（誤差）による電子転送効率などの偏りを低減した固体撮像素子の画素構造を提供することができるという優れた効果を奏する。
【発明を実施するための最良の形態】
【０１２９】
以下、添付の図面を参照しながら、本発明による固体撮像素子の画素構造の実施の形態の一例を詳細に説明するものとする。
【０１３０】
なお、既に説明した構成と同一あるいは相当する構成については、それぞれ同一の符号を用いて示すことにより、その構成ならびに作用の詳細な説明は適宜に省略するものとする。
【０１３１】
１．第１の実施の形態（課題１を解決するための実施の形態：フォトダイオードにおける残留電子を低減する手法）
この第１の実施の形態は、フォトダイオードのポテンシャルに第１段目のゲートである読み出しゲート方向に電子が自然に移動するような勾配をつけるようにしたものである。
【０１３２】
即ち、本願発明者は、図７（ｂ）に示す残留電子の発生するメカニズムから、フォトダイオードのポテンシャルに読み出しゲート方向に電子が自然に移動するような勾配をつければ、フォトダイオード内における残留電子数は大幅に減ることになるものと考察した。
【０１３３】
ここで、フォトダイオードのポテンシャルに勾配をつける手法としては、例えば、特開平７−２４０５０５号公報に開示されたフォトダイオード自体の形状を台形状とする手法や、特開２００７−８１０８３号公報に開示されたフォトダイオード自体の形状を三角形状とする手法や、特開２００２−２３１９２６号公報に開示されたフォトダイオードの不純物濃度に勾配を持たせる手法が知られている。
【０１３４】
しかしながら、フォトダイオード自体の形状を台形状や三角形状とする手法によれば、一般的な格子状の配列ではフォトダイオードの開口面積のロスが大きくなってしまうという問題点があった。
【０１３５】
また、フォトダイオードの不純物濃度に勾配を持たせる手法によれば、その製造に特殊なプロセスを必要とするとともに、得られるポテンシャルの勾配は比較的小さいという問題点があった。
【０１３６】
この第１の実施の形態においては、本願発明者が提案した図１（ａ）（ｂ）ならびに図３および図４に示す固体撮像素子の画素構造３０において、上記した従来の手法とは全く異なる手法により、フォトダイオード１３のポテンシャルに勾配をつけるようにしたものである。
【０１３７】
以下、添付の図面を参照しながら、第１の実施の形態による固体撮像素子の画素構造について詳細に説明するが、図８には、第１の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した図３に対応する平面構造説明図が示されており、また、図９には、第１の実施の形態による固体撮像素子の画素構造の原理的な断面構造を模式的に表した図４に対応する断面構造説明図が示されており、また、図１０（ａ）には、第１の実施の形態による固体撮像素子の画素構造におけるフォトダイオードを構成するＰ型不純物中濃度ドープ領域よりなるＰＷ層の原理的な立体構造を模式的に表した立体構造説明図が示されており、また、図１０（ｂ）には、第１の実施の形態による固体撮像素子の画素構造におけるフォトダイオードを構成するＮ型不純物低濃度ドープ領域よりなるＮ−層の原理的な立体構造を模式的に表した立体構造説明図が示されており、また、図１０（ｃ）には、Ｐ−領域よりなる基板上に図１０（ａ）に示すＰＷ層を積層するとともに該ＰＷ層上に図１０（ｂ）に示すＮ−層を積層して構成される第１の実施の形態による固体撮像素子の画素構造におけるフォトダイオードの原理的な立体構造を模式的に表した立体構造説明図が示されている。
【０１３８】
この第１の実施の形態による固体撮像素子の画素構造１００は、画素構造３０におけるフォトダイオード１３に対応するフォトダイオード１０２の構造が、フォトダイオード１３と異なる点において、固体撮像素子の画素構造３０とは異なる。
【０１３９】
ここで、画素構造３０のフォトダイオード１３は、フォトダイオード１３を構成するＮ型不純物低濃度ドープ領域と当該Ｎ型不純物低濃度ドープ領域とＰＮ接合を作る基板１１のＰ型不純物低濃度ドープ領域とは、フォトダイオード１３を構成するＮ型不純物低濃度ドープ領域の全面が基板１１のＰ型不純物低濃度ドープ領域と接合するようにして形成されており、その周囲はやや不純物濃度が高いＰ型不純物中濃度ドープ領域で隣の画素と隔絶されている（図４を参照する。）。
【０１４０】
一方、画素構造１００におけるフォトダイオード１０２は、Ｐ型不純物低濃度ドープ領域よりなる基板１１上にＰ型不純物中濃度ドープ領域で構成されるとともに平面視において下底が読み出しゲート１４側に位置する台形状の空間を備えたＰＷ層１０２ａを形成し（図１０（ａ）を参照する。）、ＰＷ層１０２ａの上面にＮ型不純物低濃度ドープ領域で構成されるとともに平面視において方形状のＮ−層１０２ｂ（図１０（ｂ）を参照する。）を積層して構成されている（図１０（ｃ）を参照する。）。
【０１４１】
即ち、フォトダイオード１０２は、フォトダイオード１３と比較すると、基板１１におけるＰ型不純物中濃度ドープ領域のレイアウトが異なっている。
【０１４２】
より詳細には、フォトダイオード１０２を構成するＮ型不純物低濃度ドープ領域のＮ−層１０２ｂは、平面視において方形であるが、Ｎ型不純物低濃度ドープ領域のＮ−層１０２ｂとＰＮ接合を作るＮ−層１０２ｂの直下の基板１１のＰ型不純物低濃度ドープ領域の形状は、下底が読み出しゲート１４側に位置する台形状となる。
【０１４３】
図８における薄墨色領域はＰ型不純物中濃度ドープ領域（ＰＷ領域）を示し、平面視においてＮ−層１０２ｂの直下に位置するＰＷ層１０２ａの位置を示している。
【０１４４】
なお、平面視におけるレイアウトのサイズとして、
寸法ｑ：０．５〜３μｍ
であることが好ましい。
【０１４５】
また、上記したように、ＰＷ層１０２ａを構成するＰ型不純物中濃度ドープ領域は、Ｐ型不純物濃度が、基板１１を構成するＰ型不純物低濃度ドープ領域に比べて１桁程度濃く形成されている。
【０１４６】
従って、フォトダイオード１０２においては、ＰＷ層１０２ａでは空乏層は浅く、ＰＷ層１０２ａ以外の領域ではＰ型不純物低濃度ドープ領域により空乏層が深く広がって形成されることになる。
【０１４７】
なお、ＰＷ層１０２ａまで到達した光子が発生した電子正孔対は、ある確率で再結合してしまうが、ＰＷ層１０２ａとＰ型不純物低濃度ドープ領域との境界は、半導体のアニーリング工程を経ることにより実際には図示するほど明確ではなく、Ｐ型不純物濃度に若干の勾配があるので全てが再結合することはなく、電子はよりＰ型不純物濃度の低い方向へ引き寄せられ、空乏層に到達することになる。
【０１４８】
これら移動した電子とＰＷ層１０２ａの境界より内側のＰＮ接合の空乏層で発生した電子は、Ｐ型領域から離れてＮ型領域へ移動するが、電子は基板１１上のＰ型不純物濃度の高いＰＷ層１０２ａの部分の直上を避けるように移動する。
【０１４９】
その結果、電子はフォトダイオード１０２の周辺部から中央へ、そして読み出しゲート１４の近くへ移動する。
【０１５０】
従って、フォトダイオード１０２のＮ−層１０２ｂは平面視において方形状であるが、電子は図１１（ａ）において符号αで示す網かけ領域に集中することになる。
【０１５１】
そして、読み出しゲート１４の近傍では読み出しゲート１４に電圧を印加して直下にチャンネルが形成されるとフォトダイオード１０２内にポテンシャルの勾配ができるので、電子は非常に短い時間（例えば、数十ナノ秒である。）で読み出しゲート１４の直下のチャンネルに回収される。即ち、電子は、図１１（ｂ）において符号βで示す網かけ領域に集中することになる。
【０１５２】
以上において説明したように、画素構造１００によれば、フォトダイオード１０２の構造が、第１段目のゲートである読み出しゲート１４からの距離に比例して電子が存在しうるポテンシャル井戸を狭め、これによりポテンシャルに第１段目のゲートである読み出しゲート１４方向に電子が自然に移動するような勾配がつけられることとなり、電子はフォトダイオード１０２の周辺部から中央へ、そして読み出しゲート１４の近くへと自然と移動するようになり、フォトダイオード１０２内における残留電子数を大幅に低減することができるようになる。
【０１５３】
ここで、フォトダイオード１０２の製造方法について説明すると、一般的にＣＭＯＳプロセスでは、基板下地のイオンドープ、酸化膜形成、ポリシリコンのゲート形成、高濃度イオン打ち込みによるソース・ドレイン形成の順番で素子を形成する。
【０１５４】
本発明によるフォトダイオード１０２は、上記したその一般的なプロセスでフォトダイオードの構造を形成することができる。
【０１５５】
ところで、実際の半導体プロセスでは多段階の複雑な工程を経るため、フォトダイオード１０２の製造するには、多くのマスクを作成する必要があるが、ここでは主要な２つのマスクと構造のみをについて説明する。
【０１５６】
即ち、エピタキシャル層の形成された基板１１にフォトダイオード１０２のＰＷ層１０２ａを形成するためのマスク１０４（図１２（ａ）を参照する。）によって、Ｐ型イオンを深く、例えば、６μｍ以上打ち込む。
【０１５７】
その結果、立体的に台形の外側を囲うようなＰＷ層１０２ａ（図１０（ａ）を参照する。）の構造が形成される。
【０１５８】
実際には、アニーリングの拡散によって境界のイオン濃度はそれなりの勾配をもち、図示するようなはっきりした境界ではないものであるが、そのにじみはなんら本発明に不利な点を与えない。
【０１５９】
そして、半導体プロセスのいくつかステップを経て、シリコン酸化膜、ポリシリコンゲートが形成された後に、フォトダイオード１０２のＮ−層１０２ｂを形成するためＮ型のイオン注入を行う。
【０１６０】
そのときに使うマスク１０６は、図１２（ｂ）に示したような形状を備えているである。ここで、図１２（ｂ）におけるマスク１０６の右端は、実際にはポリシリコンゲートのセルフアラインである。
【０１６１】
また、イオン注入は、例えば、２〜４．５μｍの深さを狙うものであり、注入するＮ型イオン濃度はＰＷ層１０２ａのイオン濃度より１桁程度高いので、注入後のフォトダイオード１０２は図１０（ｃ）に示したような立体構造となる。
【０１６２】
即ち、台形を切り取ったようなＰＷ層１０２ａの上に、方形のＮ−層１０２ｂを重ねたような形状が構築される。
【０１６３】
２．第２の実施の形態および第３の実施の形態（課題２を解決するための実施の形態：分配ゲートへの電子転送が不確実になってしまうことを改善する手法）
この第２の実施の形態は、転送された電子を第３段目のゲートである一対の分配ゲートの境界付近に集中させることで、分配ゲートが効率よく電子を分配動作する条件を整えるようにしたものである。
【０１６４】
また、第３の実施の形態は、第３段目のゲートである一対の分配ゲートの一方から他方へ電子が移動できる可能性を確保し、閉じた分配ゲート側へ電子がトラップされてしまう可能性を排除するようにしたものである。
【０１６５】
即ち、分配ゲートへの電子転送が不確実になってしまうことの改善には、２つの手法が効果的である。
【０１６６】
この２つの手法のうちの一方が、第２の実施の形態として示す手法であり、転送された電子を分配ゲートの境界付近に集中させることで、分配ゲートが効率よく電子を分配動作する条件を整え、偏った分配が起きる可能性を排除するというものである。
【０１６７】
また、この２つの手法のうちの他方が、第３の実施の形態として示す手法であり、複数の分配ゲートの一方から他方へ電子が移動できる可能性を確保し、閉じたゲート側へ電子がトラップされてしまう可能性を排除するというものである。
【０１６８】
図１３（ａ）には、第２の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図が示されている。
【０１６９】
即ち、第２の実施の形態による固体撮像素子の画素構造２００は、移動ゲート３１の直下における図１３上の上下方向の両端部に、基板１１を構成するＰ型不純物低濃度ドープ領域に比べてＰ型不純物濃度を１桁程度高くしたＰ型不純物中濃度ドープ領域よりなるＰＷ層２０２ａ、２０２ｂを形成している点において、第１の実施の形態による固体撮像素子の画素構造１００と異なる。これらＰＷ層２０２ａ、２０２ｂは、平面視において方形状を備えている。
【０１７０】
ここで、ゲート直下のＰ型不純物濃度が高いとゲート閾値は高く、Ｐ型不純物濃度が低いとゲート閾値は低いことが知られている。
【０１７１】
一般的に、Ｐ型不純物濃度の低い基板のエピタキシャル層に直接配置したＮチャンネルゲートの閾値は、ほとんどゼロあるいは若干のデプレッションとなり、Ｐ型不純物濃度がエピタキシャル層に比べ高いＰウェル上のＮチャンネルゲートの閾値は、エンハンスメントとなりゲートが開くには正の電圧を必要とする。
【０１７２】
図１３（ａ）に示すように、ゲート直下でＰ型不純物濃度が変化する場合において、ゲート中央付近のＰ型不純物濃度の薄い領域には、電子の通るチャンネルが形成され易く、一方、図１３（ａ）における上下方向の両端のＰ型不純物濃度の高いＰＷ層２０２ａ、２０２ｂには、電子の通るチャンネルが形成され難い。
【０１７３】
従って、読み出しゲート１４と移動ゲート３１に電圧を印加すると、各ゲート直下にできるチャンネルに電子は広がるが、ＰＷ層２０２ａ、２０２ｂはゲート閾値が高いので、電子は中央部分に集中する。即ち、電子は、図１３（ａ）において符号γで示す網かけ領域に集中することになる。
【０１７４】
次に、読み出しゲート１４の電圧を戻すと、読み出しゲート１４直下のチャンネルが消失するので、電子は押し出されて移動ゲート３１の中央の直下に移動する。即ち、電子は、図１３（ｂ）において符号δで示す網かけ領域に集中することになる。
【０１７５】
ここで、課題２は、電子が移動ゲート３１の端付近から反対側へ移動するときに問題となる現象なので、移動ゲート３１の直下における図１３上の上下方向の両端部にＰＷ層２０２ａ、２０２ｂを形成し、電子を移動ゲート３１の中央付近、即ち、第３段目のゲートである第１分配ゲート１５と第２分配ゲート１６との境界ε付近に集中させることにより解決することができる。
【０１７６】
即ち、画素構造２００によれば、転送された電子を第３段目のゲートである一対の分配ゲートたる第１分配ゲート１５と第２分配ゲート１６との境界ε付近に集中させることができ、これにより一対の分配ゲートである第１分配ゲート１５と第２分配ゲート１６とが効率よく電子を分配動作する条件を整えることができる。
【０１７７】
つまり、画素構造２００によれば、第３段目のゲートである一対の分配ゲートたる第１分配ゲート１５と第２分配ゲート１６とにおいて偏った分配が起きる可能性を排除することができ、第２段目のゲートである移動ゲート３１から第３段目のゲートである一対の分配ゲートへの電子転送を確実に行うことができるようになる。
【０１７８】
次に、図１４（ａ）には、第３の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図が示されている。
【０１７９】
即ち、第３の実施の形態による固体撮像素子の画素構造３００は、第３段目のゲートである一対の分配ゲートたる第１分配ゲート１５と第２分配ゲート１６との境界εの周辺に狭いチャンネル領域３０２を形成している（なお、説明は省略したが、第１の実施の形態ならびに第２の実施の形態においても、図示の便宜上チャンネル領域３０２を形成した状態を図示している。）。
【０１８０】
なお、平面視におけるレイアウトのサイズとして、
寸法ｒ：寸法ｆの半分程度、例えば、寸法ｆの３０〜７０％
寸法ｆが０．５〜１．５μｍであるならば、０．１５〜１．０５μｍ
であることが好ましい。
【０１８１】
従って、画素構造３００においては、第３段目のゲートである一対の分配ゲートたる第１分配ゲート１５と第２分配ゲート１６との境界εの周辺に狭いチャンネル領域３０２を設けることにより、移動ゲート３１の直下から、電圧を印加した側の分配ゲートに連続で直線的な電子の移動経路ができるようになる。
【０１８２】
即ち、第２分配ゲート１６に電圧を印加した場合には、電子は図１４（ａ）において符号ξで示す網かけ領域に存在するようになり、電子のスムーズな移動経路ができることになる。
【０１８３】
そして、次の瞬間に移動ゲート３１の印加電圧をゼロにすると、電子は移動ゲート３１直下のチャンネルから追い出され、第２分配ゲート１６の直下へ移動するが、第２電荷蓄積部１８のポテンシャルが低い場合は、第２分配ゲート１６の直下に留まることなく、第２電荷蓄積部１８へ移動して蓄積される。即ち、電子は、図１４（ｂ）において符号ηで示す網かけ領域に蓄積されることになる。
【０１８４】
なお、第１分配ゲート１５ならびに第２分配ゲート１６の直下の基板１１のＰ型不純物濃度は、第１電荷蓄積部１７ならびに第２電荷蓄積部１８との分離のため、若干高く設定することが好ましい。
【０１８５】
即ち、画素構造３００においては、第３段目のゲートである一対の分配ゲートたる第１分配ゲート１５と第２分配ゲート１６との境界εの周辺に狭いチャンネル領域３０２を形成したため、当該一対の分配ゲートの一方から他方へ電子が移動できる可能性が確保されることになり、電圧が印加されずに閉じた分配ゲート側へ電子がトラップされてしまう可能性を排除することができる。
【０１８６】
従って、画素構造３００によれば、第２段目のゲートである移動ゲート３１から第３段目のゲートである一対の分配ゲートたる第１分配ゲート１５または第２分配ゲート１６への電子転送を確実に行うことができるようになる。
【０１８７】
３．第４の実施の形態（課題３を解決するための実施の形態：製造精度（誤差）による偏りの改善の手法）
一般に、各種素子の製造精度を担うのはマスク精度、露光位置精度など複雑であるが、対称配置した素子ではバラツキが緩和されることが知られている。
【０１８８】
この第４の実施の形態は、課題３を解決するために、図１５に示すように複数の画素構造を対称に配置して並列接続するようにしたものである。
【０１８９】
より詳細には、図１５に示す第４の実施の形態による固体撮像素子の画素構造４００は、上記した画素構造３００を基本構成単位とし、基本構成単位を４個用いて構成されたものであり、具体的には、４個の基本構成単位たる４個の画素構造３００を対称配置するとともに、それら４個の基本構成単位たる４個の画素構造３００を並列に接続したものである。
【０１９０】
即ち、図１５において、図中において同一の数字で示した部位は、金属線（図示せず。）を用いて互いに接続するものとし、都合２対、合計４個の画素構造３００が並列に接続されている。
【０１９１】
このレイアウトでは、平面視において上下左右のどちらも対称となっており、製造精度由来の偏った電子分配が中和されることになる。
【０１９２】
４．実験結果
図１６には、本願発明者による実験結果を示すグラフが表されており、本願発明者は、画素構造３０と画素構造４００とを用いて比較実験を行った。
【０１９３】
実験においては、高周波でパルス発光するＬＥＤを光源として用い、当該光源からの光を画素構造３０と画素構造４００とに照射するようにした。
【０１９４】
なお、実験にあたっては、０．１８μｍのＣＩＳ向けＣＭＯＳ（Ｐ１−Ｍ６）プロセスを使用して、イメージセンサを試作して性能評価した。両者とも１つのフォトダイオードの大きさは、４．５μｍ角とした。
【０１９５】
ここで、図１６に示すグラフの縦軸は分離度を表し、２つの電荷蓄積部（第１電荷蓄積部１７および第２電荷蓄積部１８）に電圧印加のタイミングによって分配され蓄積された電子数に比例した電圧出力の差である。なお、１００％とは、発光と同期して電圧を印加した分配ゲート（第１分配ゲート１５または第２分配ゲート１６）の側の電荷蓄積部（第１電荷蓄積部１７または第２電荷蓄積部１８）に全ての電子が回収され、反対位相で電圧を印加した分配ゲート側の電荷蓄積部には全く電子が蓄積されないことを意味する。
【０１９６】
一方、図１６に示すグラフの横軸は、画素構造３０と画素構造４００とに照射された光パルスの周波数であり、１０ＫＨｚ〜５ＭＨｚの間で測定した。
【０１９７】
また、図１６に示すグラフにおいて、「□」は画素構造３０の測定結果を示し、「○」は画素構造４００測定結果を示す。
【０１９８】
図１６に示すグラフを参照すると、光パルスの周波数が１０ＫＨｚ〜１００ＫＨｚでは両者の差は顕著ではないが、それより高周波になると、画素構造３０では電子の残留などの影響で分離性能が劣化する。
【０１９９】
なお、画素構造３０においては、約１０００個の測定した画素のうち１００個以上の画素に３０％以上の大きな電子分配の偏りが見られたが、画素構造４００では、２０％以上の分配偏りがある画素は皆無であり、平均偏差は５％以内に収まっていた。
【０２００】
５．変形例
なお、上記した各実施の形態は、以下の（１）〜（３）に説明するように変形してもよい。
【０２０１】
（１）上記した各実施の形態において、フォトダイオード１０２のＰＷ層１０２ａの形状は、平面視において下底が読み出しゲート１４側に位置する台形状の空間を備えたものとしたが、これに限られるものではないことは勿論である。
【０２０２】
例えば、図１７（ａ）に示す画素構造５００のように、フォトダイオード５０２として境界線を方形状、即ち、階段状に形成したＰＷ層５０２ａを用いてもよい。
【０２０３】
つまり、上記した各実施の形態においては、ＰＷ層１０２ａは平面視において斜め線を用いた台形状となっているが、ＰＷ層１０２ａはフォトダイオード１０２の読み出しゲート１４から離れた端部に電子が存在しにくくすれば良いものであるので、その形状が台形状でなくてもよい。
【０２０４】
従って、ＰＷ層５０２のように境界線を方形状としても、フォトダイオード１０２の読み出しゲート１４から離れた端部の基板１１の領域を狭くでき、これによりフォトダイオード１０２の読み出しゲート１４から離れた端部に電子が存在しにくくすることができる。
【０２０５】
また、上記した各実施の形態において、移動ゲート３１の直下におけるＰＷ層２０２ａ、２０２ｂは平面視において方形状を備えるものとしたが、これに限られるものではないことは勿論である。
【０２０６】
例えば、図１７（ｂ）に示す画素構造６００のように、移動ゲート３１の直下に台形状のＰＷ層６０４ａ、６０４ｂを設けるようにしてもよい。
【０２０７】
また、画素構造６００は、フォトダイオード６０２として、境界線を台形状に形成したＰＷ層６０２ａと、読み出しゲート１４に向けて絞られる形状を備えたＮ−層５０２ｂとを備えて形成されている。
【０２０８】
（２）上記した第２の実施の形態においては、上記した第１の実施の形態に係る課題１を解決するための構成を備えた場合について説明したが、これに限られるものではないことは勿論であり、上記した第１の実施の形態に係る課題１を解決するための構成を備えずに、上記した第２の実施の形態に係る課題２を解決するための構成のみを備えるようにしてもよい。
【０２０９】
同様に、上記した第３の実施の形態においては、上記した第１の実施の形態に係る課題１を解決するための構成や上記した第２の実施の形態に係る課題２を解決するための構成を備えた場合について説明したが、これに限られるものではないことは勿論であり、上記した第１の実施の形態に係る課題１を解決するための構成や上記した第２の実施の形態に係る課題２を解決するための構成を備えずに、上記した第３の実施の形態に係る課題２を解決するための構成のみを備えるようにしてもよいし、上記した第３の実施の形態に係る課題２を解決するための構成とともに、上記した第１の実施の形態に係る課題１を解決するための構成と上記した第２の実施の形態に係る課題２を解決するための構成とのいずれか一方のみを備えるようにしてもよい。
【０２１０】
さらに、上記した第４の実施の形態に関しても、上記と同様なことが言え、課題１や課題２を解決するための構成を備えずに、上記した第４の実施の形態に係る課題３を解決するための構成のみを備えるようにしてもよいし、あるいは、課題１や課題２を解決するための構成のうちの任意の構成とともに、上記した第４の実施の形態に係る課題３を解決するための構成を備えるようにしてもよい。
【０２１１】
即ち、上記した第４の実施の形態においては、画素構造３０を基本構成単位とし、基本構成単位たる画素構造３０を複数個用いて、複数個の基本構成単位たる複数個の画素構造３０を対称配置するとともに、それら複数個の基本構成単位たる複数個の画素構造３０を並列に接続してもよい。
【０２１２】
ところで、上記した第４の実施の形態において、ゲート閾値の偏りが中和されることと、電子が正しく分配されることとは必ずしも一致しない。
【０２１３】
例えば、第３段目のゲートである分配ゲートのゲート閾値が極端に偏り、電子の分配に偏りある場合には、対称配置の画素構造では反対の偏りが起き、ゲート閾値の偏りが中和されることになる。
【０２１４】
この中和によって偏りが平均化され、見かけ上の偏りは改善できるが、分離度は劣化してしまう。
【０２１５】
即ち、上記した課題３を解決するために、上記した第４の実施の形態では４個の画素構造３００を対称配置するものであるが、この対称配置で改善されるのは主に電荷蓄積部（第１電荷蓄積部１７および第２電荷蓄積部１８）の容量を等しくすること、金属配線も対称性よく引き、全体として各ゲート線（特に、分配ゲートである。）に等しいタイミングで、等しい電圧を印加することである。
【０２１６】
一方、課題３をより効果的に解消するためには、課題１および課題２を解決するための構成を備えるようにして分配性能を向上させ、同時に特願２００７−１８１６９６において開示したように、分配ゲートの閾値バラツキより大きなポテンシャル勾配をつけて第２段目の移動ゲート３１から第３段目の分配ゲートへの転送を確実に行うことが好ましい。
【０２１７】
つまり、それぞれの課題１、課題２ならびに課題３を解決するためのそれぞれの手法は単独で適用することである程度の効果が期待できるが、互いに干渉することのない範囲で組み合わせて全てを適用することが好ましい。
【０２１８】
（３）上記においては、本発明の理解を容易にするために、具体的な寸法値などを示したが、これらの数値は一例に過ぎないものであり、設計条件などに応じて適宜に変更してもよいことは勿論である。
【０２１９】
（４）上記した実施の形態ならびに上記した（１）〜（３）に示す変形例は、適宜に組み合わせるようにしてもよい。
【産業上の利用可能性】
【０２２０】
本発明は、光飛行時間計測による３次元画像取得に用いる固体撮像素子や、変調光源照明による選択的画像撮影に用いる固体撮像素子や、多チャンネル光通信の復調に用いる固体撮像素子や、高速撮影、特に、時間精度がマイクロ秒以下を要求される高速撮影に用いる固体撮像素子などに利用することができるものである。
【図面の簡単な説明】
【０２２１】
【図１】図１（ａ）は、特願２００７−１８１６９６により提案した発明の第２の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図であり、また、図１（ｂ）は、図１（ａ）のＢ−Ｂ線による原理的な断面構造を模式的に表した断面構造説明図である。
【図２】図２（ａ）（ｂ）（ｃ）（ｄ）は、読み出しゲートと移動ゲートと第１分配ゲートと第２分配ゲートとに電圧を印加したときの半導体中のポテンシャルを図１（ｂ）に示す断面説明図における各要素に対応させて模式的に表した説明図である。
【図３】図３は、図１に示す画素構造におけるポリシリコン領域（図３において実線で示す領域である。）と活性領域（図３において破線で示す領域である。）とを区分して模式的に表す原理的な平面構造説明図であり、図１（ａ）に対応する平面構造説明図である。
【図４】図４は、図１に示す画素構造におけるＮ型またはＰ型の領域を模式的により詳細に表す原理的な断面構造説明図であり、図１（ｂ）に対応する断面構造説明図である。
【図５】図５は、各ゲートに印加する電圧を示すタイミングチャートである。
【図６】図６は、電子の移動を表す模式的である。
【図７】図７（ａ）（ｂ）は、フォトダイオードの残留電子が発生するメカニズムの説明図である。
【図８】図８は、本発明の第１の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した図３に対応する平面構造説明図である。
【図９】図９は、本発明の第１の実施の形態による固体撮像素子の画素構造の原理的な断面構造を模式的に表した図４に対応する断面構造説明図である。
【図１０】図１０（ａ）は、本発明の第１の実施の形態による固体撮像素子の画素構造におけるフォトダイオードを構成するＰ型不純物中濃度ドープ領域よりなるＰＷ層の原理的な立体構造を模式的に表した立体構造説明図であり、また、図１０（ｂ）は、本発明の第１の実施の形態による固体撮像素子の画素構造におけるフォトダイオードを構成するＮ型不純物低濃度ドープ領域よりなるＮ−層の原理的な立体構造を模式的に表した立体構造説明図であり、また、図１０（ｃ）は、Ｐ−領域よりなる基板上に図１０（ａ）に示すＰＷ層を積層するとともに該ＰＷ層上に図１０（ｂ）に示すＮ−層を積層して構成される第１の実施の形態による固体撮像素子の画素構造におけるフォトダイオードの原理的な立体構造を模式的に表した立体構造説明図である。
【図１１】図１１（ａ）（ｂ）は、電子の移動の状態を表す模式的である。
【図１２】図１２（ａ）は、エピタキシャル層の形成された基板にフォトダイオードのＰＷ層を形成するためのマスクであり、また、図１２（ｂ）は、フォトダイオードのＮ−層を形成するためマスクである。
【図１３】図１３（ａ）（ｂ）は、本発明の第２の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図である。
【図１４】図１４（ａ）（ｂ）は、本発明の第３の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図である。
【図１５】図１５は、本発明の第４の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図である。
【図１６】図１６は、本願発明者による実験結果を示すグラフである。
【図１７】図１７（ａ）（ｂ）は、本発明の各実施の形態の変形例による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図である。
【符号の説明】
【０２２２】
３０、１００、２００、３００、４００、５００、６００ 固体撮像素子の画素構造
１１ 基板（ＳＵＢ）
１２ 分離溝（ＳＴＩ）
１３、１０２、５０２、６０２ フォトダイオード（ＰＤ）
１４ 転送ゲート（読み出しゲート）（ＴＧ）
１５ 第１分配ゲート（ＤＧ１）
１６ 第２分配ゲート（ＤＧ２）
１７ 第１電荷蓄積部（ＦＤ１）
１８ 第２電荷蓄積部（ＦＤ２）
１９ シリコン酸化膜（ＳＯＸ）
３１ 副転送ゲート（移動ゲート）（ＳＧ）
１０２ａ、５０２ａ、６０２ａ、２０２ａ、２０２ｂ、６０４ａ、６０４ｂ ＰＷ層
１０２ｂ、６０２ｂ Ｎ−層
１０４、１０６ マスク
３０２ チャンネル領域
【特許請求の範囲】
【請求項１】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、３段のゲートよりなり、
前記３段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、
前記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第１段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第２段のゲートと、
前記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第２段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートと
を有し、
前記フォトダイオードのポテンシャルに前記第１段のゲート方向へ電子を移動させる勾配を形成した
ことを特徴とする固体撮像素子の画素構造。
【請求項２】
請求項１に記載の固体撮像素子の画素構造において、
前記フォトダイオードは、前記第１段のゲートからの距離に比例して電子が存在しうるポテンシャル井戸を狭めるように形成された
ことを特徴とする固体撮像素子の画素構造。
【請求項３】
請求項２に記載の固体撮像素子の画素構造において、
前記フォトダイオードは、前記第１段のゲート側とは反対側の端部および周辺部の直下の基板不純物ドープ濃度を高め、前記フォトダイオードのポテンシャル井戸を前記フォトダイオードの中央部および前記第１段のゲートの近傍に偏在させる
ことを特徴とする固体撮像素子の画素構造。
【請求項４】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、３段のゲートよりなり、
前記３段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、
前記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第１段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第２段のゲートと、
前記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第２段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートと
を有し、
前記第２段のゲートは、前記複数の第３段のゲートの境界付近に電子が集中するように移動する
ことを特徴とする固体撮像素子の画素構造。
【請求項５】
請求項４に記載の固体撮像素子の画素構造において、
前記第２段のゲートの端部における直下の基板不純物ドープ濃度を高め、前記第２段のゲートの中央部における直下に電子が集中するようにして、前記複数の第３段のゲートの境界付近に電子が集中するように移動する
ことを特徴とする固体撮像素子の画素構造。
【請求項６】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、３段のゲートよりなり、
前記３段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、
前記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第１段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第２段のゲートと、
前記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第２段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートと
を有し、
前記複数の第３段のゲートにおける各ゲート間の境界付近に電子が移動できるチャンネルを形成した
ことを特徴とする固体撮像素子の画素構造。
【請求項７】
請求項６に記載の固体撮像素子の画素構造において、
前記複数の第３段のゲートにおける各ゲート間の境界直下に基板不純物ドープ濃度の低い領域を設けることにより前記チャンネルを形成した
ことを特徴とする固体撮像素子の画素構造。
【請求項８】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、３段のゲートよりなり、
前記３段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、
前記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第１段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第２段のゲートと、
前記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第２段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートと
を有する固体撮像素子の画素構造を基本構成単位とし、
前記基本構成単位を複数個用い、前記複数個の基本構成単位を対称配置するとともに、前記複数個の基本構成単位を並列に接続した
ことを特徴とする固体撮像素子の画素構造。
【請求項１】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、３段のゲートよりなり、
前記３段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、
前記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第１段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第２段のゲートと、
前記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第２段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートと
を有し、
前記フォトダイオードのポテンシャルに前記第１段のゲート方向へ電子を移動させる勾配を形成した
ことを特徴とする固体撮像素子の画素構造。
【請求項２】
請求項１に記載の固体撮像素子の画素構造において、
前記フォトダイオードは、前記第１段のゲートからの距離に比例して電子が存在しうるポテンシャル井戸を狭めるように形成された
ことを特徴とする固体撮像素子の画素構造。
【請求項３】
請求項２に記載の固体撮像素子の画素構造において、
前記フォトダイオードは、前記第１段のゲート側とは反対側の端部および周辺部の直下の基板不純物ドープ濃度を高め、前記フォトダイオードのポテンシャル井戸を前記フォトダイオードの中央部および前記第１段のゲートの近傍に偏在させる
ことを特徴とする固体撮像素子の画素構造。
【請求項４】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、３段のゲートよりなり、
前記３段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、
前記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第１段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第２段のゲートと、
前記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第２段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートと
を有し、
前記第２段のゲートは、前記複数の第３段のゲートの境界付近に電子が集中するように移動する
ことを特徴とする固体撮像素子の画素構造。
【請求項５】
請求項４に記載の固体撮像素子の画素構造において、
前記第２段のゲートの端部における直下の基板不純物ドープ濃度を高め、前記第２段のゲートの中央部における直下に電子が集中するようにして、前記複数の第３段のゲートの境界付近に電子が集中するように移動する
ことを特徴とする固体撮像素子の画素構造。
【請求項６】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、３段のゲートよりなり、
前記３段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、
前記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第１段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第２段のゲートと、
前記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第２段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートと
を有し、
前記複数の第３段のゲートにおける各ゲート間の境界付近に電子が移動できるチャンネルを形成した
ことを特徴とする固体撮像素子の画素構造。
【請求項７】
請求項６に記載の固体撮像素子の画素構造において、
前記複数の第３段のゲートにおける各ゲート間の境界直下に基板不純物ドープ濃度の低い領域を設けることにより前記チャンネルを形成した
ことを特徴とする固体撮像素子の画素構造。
【請求項８】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、３段のゲートよりなり、
前記３段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第１段のゲートと、
前記第１段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第１段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第２段のゲートと、
前記第２段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第２段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第３段のゲートと
を有する固体撮像素子の画素構造を基本構成単位とし、
前記基本構成単位を複数個用い、前記複数個の基本構成単位を対称配置するとともに、前記複数個の基本構成単位を並列に接続した
ことを特徴とする固体撮像素子の画素構造。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１６】
【図８】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１６】
【図８】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【公開番号】特開２００９−２７７７３８（Ｐ２００９−２７７７３８Ａ）
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願番号】特願２００８−１２５３０９（Ｐ２００８−１２５３０９）
【出願日】平成２０年５月１２日（２００８．５．１２）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成１９年度独立行政法人新エネルギー・産業技術総合開発機構半導体アプリケーションチップ開発プロジェクト委託研究、産業技術力強化法第１９条の適用を受けるもの）
【出願人】（３０６０３３７１５）ブレインビジョン株式会社 (6)
【出願人】（０００００２３０３）スタンレー電気株式会社 (2,684)
【Ｆターム（参考）】
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願日】平成２０年５月１２日（２００８．５．１２）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成１９年度独立行政法人新エネルギー・産業技術総合開発機構半導体アプリケーションチップ開発プロジェクト委託研究、産業技術力強化法第１９条の適用を受けるもの）
【出願人】（３０６０３３７１５）ブレインビジョン株式会社 (6)
【出願人】（０００００２３０３）スタンレー電気株式会社 (2,684)
【Ｆターム（参考）】
[ Back to top ]