多出力電源回路
【課題】部品点数の少ない簡易な構成で、複数の出力を有しながら入力直流電圧に対し昇降圧制御が可能であり、高い電力変換効率を有する多出力電源回路の提供を目的とする。
【解決手段】本発明の電源回路は、入力直流電源１と並列に接続されたハイサイドスイッチ１１とローサイドスイッチ１２との直列回路と、降圧制御回路１３とを有するスイッチ回路１０、及びそのスイッチ回路の出力端に接続された複数の昇圧回路２０、３０を具備し、各昇圧回路が、スイッチ回路の出力端に接続されるインダクタと、昇圧用スイッチと、昇圧用整流器と、出力直流電圧を出力する平滑手段と、昇圧用スイッチを駆動する昇圧制御回路とを有することにより、入力直流電圧に対し昇降圧制御が可能な複数の所望の出力を負荷に供給することができる。
【解決手段】本発明の電源回路は、入力直流電源１と並列に接続されたハイサイドスイッチ１１とローサイドスイッチ１２との直列回路と、降圧制御回路１３とを有するスイッチ回路１０、及びそのスイッチ回路の出力端に接続された複数の昇圧回路２０、３０を具備し、各昇圧回路が、スイッチ回路の出力端に接続されるインダクタと、昇圧用スイッチと、昇圧用整流器と、出力直流電圧を出力する平滑手段と、昇圧用スイッチを駆動する昇圧制御回路とを有することにより、入力直流電圧に対し昇降圧制御が可能な複数の所望の出力を負荷に供給することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された直流電圧に対し昇降圧制御が可能な出力を含む、複数の出力を有する多出力電源回路に関する。
【背景技術】
【０００２】
近年、入力直流電源から電力が供給され、各種電子回路に対して複数の電源電圧を出力する多出力電源回路において、入力された直流電圧が出力電圧に比べて大きい電圧から小さい電圧まで変動する場合であっても一定の出力電圧を出力する多出力電源回路が開発されている（例えば、特許文献１参照）。
【０００３】
図６は特許文献１に開示された従来の多出力電源回路の構成を示す回路図である。図６に示すように、入力直流電源１は電圧制限回路１００に直流電圧Ｖｉを出力しており、電圧制限回路１００はＰチャンネルの第１のＦＥＴ１０１、第１のダイオード１０２、第１のチョークコイル１０３、第１のコンデンサ１０４、及び第１の制御回路１０５により構成されている。第１のＦＥＴ１０１のソースは入力直流電源１に接続されており、第１のＦＥＴ１０１のドレインには第１のダイオード１０２のカソードが接続されている。第１のダイオード１０２のアノードは接地されている。第１のチョークコイル１０３の一端は、第１のＦＥＴ１０１のドレインと第１のダイオード１０２のカソードとの接続点に接続されており、第１のチョークコイル１０３の他端には第１のコンデンサ１０４の一方の電極が接続されている。第１のコンデンサ１０４の他方の電極は接地されている。第１の制御回路１０５は、第１のコンデンサ１０４の電圧Ｖ１を制限電圧Ｖｌｉｍに保つように、第１のＦＥＴ１０１のゲートにパルス電圧を印加して第１のＦＥＴ１０１を開閉制御する。電圧制限回路１００は、入力直流電圧Ｖｉが制限電圧Ｖｌｉｍ以下の場合に積極的に第１のＦＥＴ１０１を閉状態に保つように設定されている。
【０００４】
図６に示すように、電圧制限回路１００には、第１の昇圧回路２００と第２の昇圧回路３００が接続されている。第１の昇圧回路２００は、第２のチョークコイル２０１、第２のＦＥＴ２０２、第２のダイオード２０３、第２のコンデンサ２０４、及び第２の制御回路２０５で構成されている。第２の昇圧回路３００は、第３のチョークコイル３０１、第３のＦＥＴ３０２、第３のダイオード３０３、第３のコンデンサ３０４、及び第３の制御回路３０５で構成されている。
【０００５】
第１の昇圧回路２００において、第２のチョークコイル２０１の一端は第１のコンデンサ１０５に接続されており、第２のチョークコイル２０１の他端はＮチャンネルの第２のＦＥＴ２０２のドレインに接続されている。第２のＦＥＴ２０２のソースは接地されている。第２のチョークコイル２０１と第２のＦＥＴ２０２との接続点には第２のダイオード２０３のアノードが接続されている。第２のダイオード２０３のカソードには第２のコンデンサ２０４の一方の電極が接続されており、第２のコンデンサ２０４の他方の電極は接地されている。第２のコンデンサ２０４は出力直流電圧Ｖｏ２を出力する。第２の制御回路２０５は、出力直流電圧Ｖｏ２を所望の電圧に保つよう、第２のＦＥＴ２０２のゲートにパルス電圧を印加して第２のＦＥＴ２０２を開閉制御する。
【０００６】
第２の昇圧回路３００は、第１の昇圧回路２００と並列に接続され、第１の昇圧回路２００と同様に構成されている。第２の昇圧回路３００は、電圧制限回路１００の出力Ｖ１が入力されて、第３のコンデンサ３０４から出力直流電圧Ｖｏ３を出力する。第３の制御回路３０５は、出力直流電圧Ｖｏ３を所望の電圧に保つよう、第３のＦＥＴ３０２のゲートにパルス電圧を印加して第３のＦＥＴ３０２を開閉制御する。
【０００７】
図６に示した従来の多出力電源回路の動作について次に説明する。入力直流電圧Ｖｉが制限電圧Ｖｌｉｍより大きい場合、第１のＦＥＴ１０１は制御回路１０５からゲートに供給される駆動信号により開閉される。この第１のＦＥＴ１０１の開閉動作により、第１のＦＥＴ１０１のドレインには第１のＦＥＴ１０１の開閉時間に応じたパルス幅を持つ、振幅が略Ｖｉの矩形波電圧が発生する。この矩形波電圧は、第１のチョークコイル１０３と第１のコンデンサ１０４で構成されるローパスフィルタで平滑され、第１のコンデンサ１０４には大きさが前記矩形波電圧の平均値に等しい直流電圧が発生する。ここで、デューティ比Ｄ１を第１のＦＥＴ１０１の閉状態の時間が第１のＦＥＴ１０１への駆動信号の繰り返し周期に占める割合とすると、第１のコンデンサ１０４に現れる直流電圧Ｖ１は次式（１）のような関係となる。
【０００８】
Ｖ１＝Ｖｉ×Ｄ１ ・・・（１）
【０００９】
すなわち、デューティ比Ｄ１を大きくすると電圧Ｖ１は大きくなり、逆にデューティ比Ｄ１を小さくすると電圧Ｖ１は小さくなる。第１の制御回路１０５は入力直流電圧Ｖｉの変動や負荷の変動に対して、デューティ比Ｄ１を調整し、電圧Ｖ１が予め設定した制限電圧Ｖｌｉｍに等しくなるように動作する。
【００１０】
次に、入力直流電圧Ｖｉが制限電圧Ｖｌｉｍ以下の場合には、デューティ比Ｄ１は１００％となり、第１のＦＥＴ１０１は常に閉状態となって、第１のコンデンサ１０４には入力直流電圧Ｖｉとほぼ等しい電圧が現れる。
電圧制限回路１００の出力電圧Ｖ１は第１の昇圧回路２００の入力電圧となる。第１の昇圧回路２００では、第２のＦＥＴ２０２が第２の制御回路２０５からの駆動信号によって開閉動作される。第２のＦＥＴ２０２が閉状態の期間には第２のチョークコイル２０１には入力直流電圧Ｖｉが印加される。第２のＦＥＴ２０２が開状態の期間には第２のチョークコイル２０１の逆起電力によって第２のダイオード２０３が導通し、第２のコンデンサ２０４を充電する。ここで、デューティ比Ｄ２は第２のＦＥＴ２０２が閉状態である時間が第２のＦＥＴ２０２への駆動信号の繰り返し周期に占める割合とすると、第２のコンデンサ２０４に現れる出力直流電圧Ｖｏ２は次式（２）のような関係となる。
【００１１】
Ｖｏ２＝Ｖ１／（１−Ｄ２） ・・・（２）
【００１２】
すなわち、出力直流電圧Ｖｏ２は、第１のコンデンサ１０４の電圧Ｖ１より大きく、デューティ比Ｄ２を大きくすると出力直流電圧Ｖｏ２は大きくなり、逆にデューティ比Ｄ２を小さくすると出力直流電圧Ｖｏ２は小さくなる。第２の制御回路２０５は入出力条件の変動に対して、デューティ比Ｄ２を調整し、第１の昇圧回路２００は出力直流電圧Ｖｏ２を所望の電圧になるように動作する。
同様に、第２の昇圧回路３００は、第３の制御回路３０５が第３のＦＥＴ３０２を開閉動作して、そのデューティ比Ｄ３を調整することにより、出力直流電圧Ｖｏ３が所望の電圧になるように動作する。
【特許文献１】特開平８−２０５５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
多出力電源回路は各種電子機器の内蔵電源として用いられており、小型化及び高効率化はこの分野において重要な課題である。前述の従来の多出力電源回路の構成においては、入力直流電圧Ｖｉが入力されてこの入力直流電圧Ｖｉ以下の直流電圧Ｖ１を出力する電圧制限回路１００は降圧回路であり、この降圧回路と昇圧回路とを直列接続して構成されている。このため、従来の多出力電源回路は部品点数が多く小型化の課題を達成しがたい構成であり、且つ高い電力変換効率で入力直流電圧Ｖｉを所望の電圧に生成することができないという問題を有していた。
【００１４】
本発明は、上記の従来における問題を解決して、部品点数の少ない簡易な構成で入力直流電圧に対し所望の昇降圧制御が可能であり、高い電力変換効率を有して一定の出力を生成することができる多出力電源回路の提供を目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明の多出力電源回路は、請求項１に記載したように、入力直流電源に並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互に開閉動作する降圧制御回路と、を有するスイッチ回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される複数の昇圧回路、を具備する。
このように構成された本発明の多出力電源回路は、部品点数の少ない簡易な構成で入力直流電圧に対し所望の昇降圧制御が可能であり、高い電力変換効率を有して一定の出力を生成することができる。
【００１６】
本発明の多出力電源回路は、請求項２に記載したように、請求項１に記載の前記昇圧回路が、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された前記昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチの開閉動作を制御する昇圧制御回路と、を有するよう構成されている。このように構成された本発明の多出力電源回路は、簡単な構成で入力直流電圧に対し確実な昇降圧制御が可能である。
【００１７】
本発明の多出力電源回路において、請求項３に記載したように、請求項１に記載の前記降圧制御回路と前記昇圧制御回路は、同じスイッチング周波数で前記ハイサイドスイッチ、前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成されている。このように構成された本発明の多出力電源回路は、簡易な構成で所望の昇降圧制御が可能であり、一定の出力を確実に生成することができる。
【００１８】
本発明の多出力電源回路は、請求項４に記載したように、請求項１に記載の前記降圧制御回路が、前記ハイサイドスイッチのスイッチング周期に対するオン時間の割合を、前記入力直流電源の出力する入力電圧に対する、前記複数の昇圧回路の出力する出力直流電圧のうちの最小値の割合以下に設定するよう構成されている。このように構成された本発明の多出力電源回路は、簡易な構成で所望の昇降圧制御が可能である。
【００１９】
本発明の多出力電源回路は、請求項５に記載したように、入力直流電源と並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互に開閉動作する降圧制御回路と、を有するスイッチ回路、
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続され、第１の出力直流電圧を出力する平滑回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される少なくとも１つの昇圧回路、を具備する。
このように構成された本発明の多出力電源回路は、簡易な構成で所望の降圧制御と昇降圧制御が可能であり、所望の複数の一定出力を生成することができる。
【００２０】
本発明の多出力電源回路においては、請求項６に記載したように、請求項５の前記昇圧回路が、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された前記昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチの開閉動作を制御する昇圧制御回路と、を有するよう構成されている。このように構成された本発明の多出力電源回路は、簡易な構成で所望の昇降圧制御が可能である。
【００２１】
本発明の多出力電源回路においては、請求項７に記載したように、請求項５の前記平滑回路が、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、前記インダクタの他端が接続されたコンデンサとにより構成されており、前記コンデンサの両端から前記第１の出力直流電圧が出力されるよう構成されている。このように構成された本発明の多出力電源回路は、簡易な構成で所望の降圧制御が可能である。
【００２２】
本発明の多出力電源回路においては、請求項８に記載したように、請求項５の 前記降圧制御回路が、前記第１の出力直流電圧を制御するように前記ハイサイドスイッチと前記ローサイドスイッチの開閉動作を制御するよう構成されている。このように構成された本発明の多出力電源回路は、簡単な構成で入力直流電圧に対し所望の昇降圧制御が可能である。
【００２３】
本発明の多出力電源回路においては、請求項９に記載したように、請求項６の 前記降圧制御回路と前記昇圧制御回路が、同じスイッチング周波数で前記ハイサイドスイッチと前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成されている。このように構成された本発明の多出力電源回路は、簡単な構成で入力直流電圧に対し所望の昇降圧制御が可能である。
【発明の効果】
【００２４】
本発明の多出力電源回路によれば、少ない部品点数で、入力直流電圧に対し昇降圧制御が可能な所望の出力を複数得ることができる。
また、本発明の多出力電源回路によれば、入力直流電圧に対して降圧制御が可能な所望の出力と、少なくとも一つの昇降圧制御が可能な所望の出力を得ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の多出力電源回路に係る好適な実施の形態を添付の図面を参照しつつ説明する。
【００２６】
《第１の実施の形態》
以下、本発明に係る第１の実施の形態の多出力電源回路の構成を示す回路図である。
図１に示すように、第１の実施の形態の多出力電源回路は、入力直流電圧Ｖｉを出力する入力直流電源１が接続されたスイッチ回路１０と、２つの出力を生成する昇圧回路２０，３０とにより構成されている。
【００２７】
スイッチ回路１０は、ハイサイドスイッチ１１とローサイドスイッチ１２と降圧制御回路１３とにより構成されている。ハイサイドスイッチ１１はＰチャンネルのＦＥＴで構成されており、ソースが入力直流電源１に接続されている。ローサイドスイッチ１２はＮチャンネルのＦＥＴで構成されており、ドレインがハイサイドスイッチ１１のドレインに接続されており、ソースが接地されている。降圧制御回路１３は、ハイサイドスイッチ１１とローサイドスイッチ１２の各ゲートにパルス電圧を印加して、ハイサイドスイッチ１１とローサイドスイッチ１２を所定のスイッチング周期Ｔとパルス幅で交互に開閉制御する。ハイサイドスイッチ１１とローサイドスイッチ１２との接続点がスイッチ回路１０の出力端である。
【００２８】
第１の昇圧回路２０において、インダクタ２１の一端はスイッチ回路１０の出力端に接続される。昇圧用スイッチ２２はＮチャンネルのＦＥＴで構成されており、ドレインがインダクタ２１の他端に接続され、ソースが接地されている。昇圧用整流器２３はアノードがインダクタ２１と昇圧用スイッチ２２との接続点に接続される。平滑手段２４はコンデンサで構成され、その一方の電極は昇圧用整流器２３のカソードに接続されており、他方の電極は接地されている。出力直流電圧Ｖｏ２は平滑手段２４から出力される。昇圧制御回路２５は、出力直流電圧Ｖｏ２を所望の一定電圧に保つように、昇圧用スイッチ２２のゲートにパルス電圧を印加して昇圧用スイッチ２２を開閉制御する。以上のように、第１の昇圧回路２０は、インダクタ２１、昇圧用スイッチ２２、昇圧用整流器２３、平滑手段２４、及び昇圧制御回路２５を具備して構成されている。
【００２９】
第２の昇圧回路３０は、第１の昇圧回路２０と同様に、インダクタ３１、昇圧用スイッチ３２、昇圧用整流器３３、平滑手段３４、及び昇圧制御回路３５を具備して構成されている。第２の昇圧回路３０は、第１の昇圧回路２０と並列に接続されており、スイッチ回路１０の出力が入力されて平滑手段３４から出力直流電圧Ｖｏ３を出力する。
【００３０】
図２は第１の実施の形態の多出力電源回路における各部の動作波形図である。図２において、（ａ）はスイッチ回路１０の出力端子電圧Ｖ１０、（ｂ）は昇圧用スイッチ２２のドレイン電圧Ｖ２２、（ｃ）はインダクタ２１の電流Ｉ２１、（ｄ）は昇圧用スイッチ３２のドレイン電圧Ｖ３２、（ｅ）はインダクタ３１の電流Ｉ３１を示す。
【００３１】
まず、図２の（ａ）に示すように、ハイサイドスイッチ１１とローサイドスイッチ１２が交互に開閉動作することにより、スイッチ回路１０の出力端子電圧Ｖ１０は、入力直流電圧Ｖｉを振幅とする矩形波電圧となる。ここで、ハイサイドスイッチ１１が閉状態であるオン時間が、スイッチング周期Ｔに占める割合をデューティ比Ｄ１とする。
【００３２】
次に、図２の（ｂ）に示すように、第１の昇圧回路２０の昇圧用スイッチ２２のドレイン電圧Ｖ２２は、昇圧用整流器２３の導通時電圧降下を無視すると、出力直流電圧Ｖｏ２を振幅とする矩形波電圧となる。第１の実施の形態の多出力電源回路においては、昇圧制御回路２５がスイッチ回路１０の降圧制御回路１３と同期しており、昇圧用スイッチ２２がスイッチ回路１０に同期して同じスイッチング周期Ｔで開閉動作される。
【００３３】
第１の実施の形態においては、スイッチ回路１０のハイサイドスイッチ１１が閉状態になって所定時間（Ｔｏｎ）経過後に、昇圧用スイッチ２２が開状態となり、出力直流電圧Ｖｏ２を所望の一定電圧に保つように、昇圧制御回路２５によって昇圧用スイッチ２２の閉状態となるタイミングが設定されるものとする。昇圧用スイッチ２２が閉状態であるオン時間が、スイッチング周期Ｔに占める割合をデューティ比Ｄ２とする。
【００３４】
スイッチング周期Ｔ内において、ハイサイドスイッチ１１と昇圧用スイッチ２２ともに閉状態である時間Ｔｏｎでは、インダクタ２１には入力直流電圧Ｖｉが印加される。この時、図２の（ｃ）に示すようにインダクタ２１の電流は増加する。次に、ハイサイドスイッチ１１が閉状態で昇圧用スイッチ２２が開状態である時間Ｔ１では、インダクタ２１には入出力電圧差（Ｖｉ−Ｖｏ２）が印加される。この時インダクタ２１の電流は、Ｖｉ＞Ｖｏ２であれば増加、Ｖｉ＝Ｖｏ２であれば一定、Ｖｉ＜Ｖｏ２であれば減少する。次にハイサイドスイッチ１１と昇圧用スイッチ２２ともに開状態である時間Ｔｏｆｆでは、インダクタ２１には出力直流電圧Ｖｏ２が逆向きに印加される。この時インダクタ２１の電流は減少する。また、ハイサイドスイッチ１１が開状態で昇圧用スイッチ２２が閉状態である時間Ｔ２では、インダクタ２１は短絡されて印加電圧は０であり、インダクタ２１の電流は一定値を保つ。このようなインダクタ２１を流れる電流の増減は、インダクタ２１における磁束の増減に対応しており、１スイッチング周期内において電流の増減、即ち磁束の増減が均衡する条件式は次の式（３）のようになる。
【００３５】
Ｖｉ×Ｔｏｎ＋（Ｖｉ−Ｖｏ２）×Ｔ１＝Ｖｏ２×Ｔｏｆｆ ・・・（３）
【００３６】
第１の実施の形態において、各時間Ｔ、Ｔ１、Ｔｏｎ、及びＴｏｆｆは、式（４）及び式（５）の関係を有している。
【００３７】
Ｔｏｎ＋Ｔ１＝Ｄ１×Ｔ ・・・（４）
Ｔｏｆｆ＋Ｔ１＝（１−Ｄ２）×Ｔ ・・・（５）
【００３８】
したがって、次のような入出力関係式が得られる。
【００３９】
Ｖｏ２＝Ｖｉ×Ｄ１／（１−Ｄ２） ・・・（６）
【００４０】
上記式（６）の入出力関係式から分かるように、デューティ比Ｄ１及びＤ２を大きくすると出力直流電圧Ｖｏ２は大きくなり、逆に小さくすると出力直流電圧Ｖｏ２は小さくなる。降圧制御回路１３はデューティ比Ｄ１を固定とし、昇圧制御回路２５は入出力条件の変動に対して、デューティ比Ｄ２を調整することにより、第１の昇圧回路２０は出力直流電圧Ｖｏ２を所望の一定電圧に等しくなるよう動作する。
【００４１】
同様に、第２の昇圧回路３０の出力直流電圧Ｖｏ３は、昇圧制御回路３５が昇圧用スイッチ３２を開閉動作させるデューティ比をＤ３とすると、次の式（７）のような入出力関係式が得られる。
【００４２】
Ｖｏ３＝Ｖｉ×Ｄ１／（１−Ｄ３） ・・・（７）
【００４３】
したがって、デューティ比Ｄ１及びＤ３を大きくすると出力直流電圧Ｖｏ３は大きくなり、逆に小さくすると出力直流電圧Ｖｏ３は小さくなる。昇圧制御回路３５は入出力条件の変動に対して、デューティ比Ｄ３を調整することにより、第２の昇圧回路３０は出力直流電圧Ｖｏ３を所望の一定電圧に等しくなるように調整する。
【００４４】
第１の実施の形態においては、２つの出力（Ｖｏ２、Ｖｏ３）の場合を説明したが、第１の昇圧回路２０や第２の昇圧回路３０と同様の構成のものを追加することにより出力数を増加することが可能であり、動作原理上出力はいくつであっても構わない。
【００４５】
以上のように、本発明に係る第１の実施の形態の多出力電源回路では、図６に示した従来の構成に比べてインダクタとコンデンサが１つずつ不要となり、尚且つ複数の昇降圧出力を制御することが可能な構成である。また、第１の実施の形態の多出力電源回路ではスイッチ回路に昇圧回路を直接接続する構成であるため、高い電力変換効率を得ることができる。
【００４６】
尚、第１の実施の形態の多出力電源回路においては、昇圧制御回路２５が昇圧用スイッチ２２のデューティ比Ｄ２を調整し、昇圧制御回路３５が昇圧用スイッチ３２のデューティ比Ｄ３を調整することによって、出力直流電圧Ｖｏ２及びＶｏ３のそれぞれを制御する構成である。しかし、出力直流電圧は入力直流電圧Ｖｉとデューティ比Ｄ１によって制限されている。例えば、昇圧制御回路２５がデューティ比Ｄ２をゼロにしても、上記の入出力関係式から出力直流電圧は、Ｖｏ２＝Ｖｉ×Ｄ１となり、これが出力直流電圧Ｖｏ２の下限値となる。出力直流電圧Ｖｏ３も同様である。即ち、降圧制御回路１３では、入力直流電圧Ｖｉが最大値Ｖｉｍａｘの時に、Ｖｉｍａｘ×Ｄ１が所望の出力直流電圧の内の最小値以下となるようにデューティ比Ｄ１を設定する必要がある。
【００４７】
また、第１の実施の形態では、スイッチ回路１０のハイサイドスイッチ１１が閉状態になって所定時間（Ｔｏｎ）経過後に、昇圧用スイッチ２２及び３２が開状態となり、昇圧制御回路２５及び３５によって出力直流電圧Ｖｏ２及びＶｏ３を所望の一定電圧に保つように、閉状態となるタイミングが設定されるものとした。図３はその昇圧制御回路２５及びスイッチ回路１０における降圧制御回路１３の具体的な回路例を示す図である。
【００４８】
図３において、スイッチ回路１０の降圧制御回路１３は、所定のパルス幅のパルス電圧を出力するパルス発生回路１３０と、そのパルス電圧を電力増幅し、ハイサイドスイッチ１１のゲートとローサイドスイッチ１２のゲートのそれぞれに出力する駆動回路１３１とから構成される。パルス発生回路１３０からのパルス電圧は、昇圧制御回路２５のＮチャンネルのＦＥＴ２５０のゲートに入力される。即ち、ＦＥＴ２５０はハイサイドスイッチ１１が開状態の時に閉状態となるスイッチであり、ＦＥＴ２５０と並列に接続されたコンデンサ２５１は、ハイサイドスイッチ１１が開状態の時にはゼロ電圧に放電され、ハイサイドスイッチ１１が閉状態の時には電流源２５２によって定電流充電される。コンデンサ２５１の電圧は、比較器２５３によって基準電圧源２５４の基準電圧と比較される。ハイサイドスイッチ１１が閉状態になると、コンデンサ２５１は定電流充電されて電圧が上昇し、電圧源２５４の基準電圧を越えると、比較器２５３の出力はＨレベルの状態に反転する。比較器２５３の出力はＲＳラッチ２５５のセット端子に接続され、比較器２５３の出力がＨレベル状態になると、昇圧用スイッチ２２のゲートに接続されたＲＳラッチ２５５の出力もＨレベル状態となり、昇圧用スイッチ２２を閉状態とする。
【００４９】
一方、出力直流電圧Ｖｏ２は誤差増幅器２５６によって電圧源２５７の基準電圧との誤差が比較増幅される。誤差増幅器２５６から出力される誤差電圧は、比較器２５８によってコンデンサ２５９の電圧と比較される。コンデンサ２５９は電流源２６０によって定電流充電されるが、ＲＳラッチ２５５の反転出力によって開閉されるＮチャンネルのＦＥＴ２６１によってゼロ電圧に放電される。比較器２５８の出力はＲＳラッチ２５５のリセット端子に接続される。即ち、昇圧用スイッチ２２が閉状態になると同時にＦＥＴ２６１が開状態となり、コンデンサ２５９はゼロ電圧から定電流充電され、その電圧が誤差電圧に至ると、比較器２５８の出力がＨレベル状態となってＲＳラッチ２５５はリセットされる。ＲＳラッチ２５５がリセットされると、昇圧用スイッチ２２は開状態となるとともに、ＦＥＴ２６１が閉状態となってコンデンサ２５９をゼロ電圧に放電する。
【００５０】
以上のように、昇圧用スイッチ２２の閉状態は、スイッチ回路１０のハイサイドスイッチ１１が閉状態となって、コンデンサ２５１の電圧が電圧源２５４の基準電圧を越えるまでの所定時間後から、コンデンサ２５９の電圧が誤差電圧に至るまでの期間となる。出力直流電圧Ｖｏ２が所望値より高くなると誤差電圧は低下して、昇圧用スイッチ２２が閉状態であるオン時間は短くなり、出力直流電圧Ｖｏ２を低下させ、逆に出力直流電圧Ｖｏ２が所望値より低くなると誤差電圧は上昇して、昇圧用スイッチ２２のオン時間は長くなり、出力直流電圧Ｖｏ２を上昇させる。このようにして出力直流電圧Ｖｏ２は所望値に一定となるよう制御される。
【００５１】
尚、本発明は第１の実施の形態において図３を用いて説明した制御方法に限定されるものではない。例えば、スイッチ回路１０のハイサイドスイッチ１１と昇圧用スイッチ２２を同時に閉状態となるよう制御してもよい。この制御の場合、図３においては、パルス発生回路１３０からのパルス電圧の立ち下がりエッジでワンショットパルスを生成し、そのワンショットパルスをＲＳラッチ２５５のセット端子に入力するよう構成すればよい。このようにパルス電圧の立ち下がりエッジでＲＳラッチ２５５をセットすれば、ハイサイドスイッチ１１と昇圧用スイッチ２２が同時に閉状態となるよう構成することができる。逆にパルス電圧の立ち上がりエッジでＲＳラッチ２５５をセットすれば、ローサイドスイッチ１２と昇圧用スイッチ２２が同時に閉状態となるよう構成することができる。また、パルス電圧を反転してＦＥＴ２５０のゲートに入力することにより、ローサイドスイッチ１２が閉状態になった所定時間経過後に昇圧用スイッチ２２を閉状態とすることもできる。
【００５２】
《第２の実施の形態》
図４は、本発明に係る第２の実施の形態の多出力電源回路における主要部の構成を示す回路図である。図４において、図１に示した前述の第１の実施の形態の多出力電源回路における要素と同じ機能、構成を有するものには、同じ符号を付してその説明は第１の実施の形態の説明を適用する。第２の実施の形態において、第１の実施の形態の構成と異なる点は、スイッチ回路１０における降圧制御回路の構成であり、第１の実施の形態の降圧制御回路１３と区別するため降圧制御回路１３Ａとして説明する。
【００５３】
図４に示した降圧制御回路１３Ａにおける駆動回路１３１は、パルス電圧を電力増幅し、ハイサイドスイッチ１１のゲートとローサイドスイッチ１２のゲートのそれぞれに出力するよう構成した、図３に示した駆動回路１３１の構成と同じである。クロック信号発生器１３２は所定の周期を有するクロック信号をＲＳラッチ１３３へ出力する。ＲＳラッチ１３３は、クロック信号がリセット端子に入力されて、駆動回路１３１へ駆動信号を出力する。入力直流電圧Ｖｉは抵抗１３４と抵抗１３５によって分圧される。この電圧比をαとし、分圧電圧αＶｉは、ＰチャンネルのＦＥＴ１３６のゲートに入力される。ＦＥＴ１３６のドレインは接地されており、ソースは電流源１３７とＮチャンネルのＦＥＴ１３８のゲートに接続されている。ＦＥＴ１３６のソースには電流源１３７からの定電流が流入するよう構成されている。ＦＥＴ１３８のソースは抵抗１３９を介して接地され、ドレインはＰチャンネルのＦＥＴ１４０のドレインとゲートが接続される。ＦＥＴ１３８のソースの電位は、即ち抵抗１３９への印加電圧は、αＶｉと等しく、従ってＦＥＴ１３８を流れる電流は抵抗１３９の抵抗値をｒとすると、αＶｉ／ｒとなる。ＰチャンネルのＦＥＴ１４０とＰチャンネルのＦＥＴ１４１はカレントミラーを構成しており、そのミラー電流はＦＥＴ１４１のドレインに接続されたコンデンサ１４２への充電電流となる。コンデンサ１４２の電圧は比較器１４３によって電圧源１４４の基準電圧と比較され、比較器１４３の出力はＲＳラッチ１３３のセット端子に接続される。ＲＳラッチの反転出力はＮチャンネルのＦＥＴ１４５のゲート端子に接続され、ＦＥＴ１４５のドレインとソースはコンデンサ１４２の両端に接続される。
【００５４】
ＦＥＴ１３８のソースの電位、即ち抵抗１３９への印加電圧はαＶｉと等しく、ＦＥＴ１３８を流れる電流は抵抗１３９の抵抗値をｒとすると、αＶｉ／ｒとなる。したがって、この電流は、ＦＥＴ１４０とＦＥＴ１４１からなるカレントミラーによって、コンデンサ１４２への充電電流となる。一方、コンデンサ１４２は、駆動信号の反転信号によって開閉するＦＥＴ１４５によって、ハイサイドスイッチ１１が開状態であるオフ期間は短絡放電されている。クロック信号によってＲＳラッチ１３３がリセットされ、ハイサイドスイッチ１１が閉状態になると、ＦＥＴ１４５は開状態となり、コンデンサ１４２は電流αＶｉ／ｒによって充電される。コンデンサ１４２の電圧が上昇して電圧源１４４の基準電圧を越えると、比較器１４３の出力はＨレベルの状態に反転する。この結果、ＲＳラッチ１３３はセットされて駆動信号をＨレベルの状態とし、ハイサイドスイッチ１１が開状態へと移行する。このことにより、コンデンサ１４２のキャパシタンスをＣ、電圧源１４４の基準電圧をＥとすると、ハイサイドスイッチ１１が閉状態となるオン期間は、Ｃ・Ｅ・ｒ／（αＶｉ）となるので、デューティ比Ｄ１も入力直流電圧Ｖｉに反比例する。
【００５５】
第２の実施の形態では、前述の第１の実施の形態と同様に、降圧制御回路１３Ａがデューティ比Ｄ１を固定してハイサイドスイッチ１１及びローサイドスイッチ１２を開閉制御する構成で説明するが、Ｖｉ×Ｄ１を一定化するようにデューティ比Ｄ１を調整するよう構成してもよい。即ち、降圧制御回路１３Ａはデューティ比Ｄ１を入力直流電圧Ｖｉに反比例するように調整することにより、入力直流電圧Ｖｉの変動に対し、Ｖｉ×Ｄ１を所望する出力直流電圧の内の最小値以下の所定値に略安定化することができる。
【００５６】
《第３の実施の形態》
図５は、本発明に係る第３の実施の形態の多出力電源回路における主要部の構成を示す回路図である。図５において、図１に示した前述の第１の実施の形態の多出力電源回路における要素と同じ機能、構成を有するものには、同じ符号を付してその説明は第１の実施の形態の説明を適用する。第３の実施の形態において、第１の実施の形態の構成と異なる点は、スイッチ回路１０の出力端に第１の出力直流電圧Ｖｏ１を出力する平滑回路１４を接続した点と、第１の出力直流電圧Ｖｏ１を安定化するように降圧制御回路の機能を変更した点である。この変更に伴い、第１の実施の形態と区別するために、降圧制御回路１３Ｂとした。平滑回路１４は、インダクタ１５とコンデンサ１６とを有して構成されている。インダクタ１５の一端はスイッチ回路１０の出力端に接続されており、インダクタ１５の他端にはコンデンサ１６の一方の電極が接続されている。コンデンサ１６の他方の電極は接地されており、コンデンサ１６から第１の出力直流電圧Ｖｏ１が出力される。
【００５７】
以下、第３の実施の形態の多出力電源回路の動作について説明する。
まず、ハイサイドスイッチ１１とローサイドスイッチ１２が交互に開閉動作することにより、スイッチ回路１０の出力端子電圧Ｖ１０は、入力直流電圧Ｖｉを振幅とする矩形波電圧となる。この矩形波電圧が平滑回路１４によって平均化されて第１の出力直流電圧Ｖｏ１として出力される。ここで、ハイサイドスイッチ１１が閉状態であるオン時間が、スイッチング周期Ｔに占める割合をデューティ比Ｄ１とすると、第１の出力直流電圧Ｖｏ１は次式（８）のように表される。
【００５８】
Ｖｏ１＝Ｖｉ×Ｄ１ ・・・（８）
【００５９】
即ち、スイッチ回路１０と平滑回路１４は降圧回路を構成している。
【００６０】
次に、第１の昇圧回路２０を介して出力される第２の出力直流電圧Ｖｏ２が昇圧用スイッチ２２のデューティ比Ｄ２を用いて次式（９）のように表される。
【００６１】
Ｖｏ２＝Ｖｉ×Ｄ１／（１−Ｄ２） ・・・（９）
【００６２】
また、第２の昇圧回路３０を介して出力される第３の出力直流電圧Ｖｏ３が、昇圧用スイッチ３２のデューティ比Ｄ３を用いて次式（１０）のように表される。
【００６３】
Ｖｏ３＝Ｖｉ×Ｄ１／（１−Ｄ３） ・・・（１０）
【００６４】
したがって、第２の出力直流電圧Ｖｏ２及び第３の出力直流電圧Ｖｏ３については、前述の第１の実施の形態における出力直流電圧Ｖｏ２及びＶｏ３と同様である。ここで、Ｖｏ１＝Ｖｉ×Ｄ１より、出力直流電圧Ｖｏ２及びＶｏ３はそれぞれ次式（１１）及び（１２）のように表せる。
【００６５】
Ｖｏ２＝Ｖｏ１／（１−Ｄ２） ・・・（１１）
Ｖｏ３＝Ｖｏ１／（１−Ｄ３） ・・・（１２）
【００６６】
以上のように、本発明に係る第３の実施の形態の多出力電源回路では、１つの降圧出力と少なくとも１つの昇降圧出力を制御することが可能である。
【産業上の利用可能性】
【００６７】
本発明は、入力直流電圧に対し昇降圧制御が可能な出力を含む、複数の出力を有する電源回路において有用である。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る第１の実施の形態の多出力電源回路の構成を示す回路図
【図２】第１の実施の形態の多出力電源回路における各部分の動作波形図
【図３】第１の実施の形態の多出力電源回路の主要な構成部分の回路図
【図４】本発明に係る第２の実施の形態の多出力電源回路の構成を示す回路図
【図５】本発明に係る第３の実施の形態の多出力電源回路の構成を示す回路図
【図６】従来の多出力電源回路の構成を示す回路図
【符号の説明】
【００６９】
１ 入力直流電源
１０ スイッチ回路
１１ ハイサイドスイッチ
１２ ローサイドスイッチ
１３ 降圧制御回路
２０ 第１の昇圧回路
２１ インダクタ
２２ 昇圧用スイッチ
２３ 昇圧用整流器
２４ 平滑手段
２５ 昇圧制御回路
３０ 第２の昇圧回路
３１ インダクタ
３２ 昇圧用スイッチ
３３ 昇圧用整流器
３４ 平滑手段
３５ 昇圧制御回路
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された直流電圧に対し昇降圧制御が可能な出力を含む、複数の出力を有する多出力電源回路に関する。
【背景技術】
【０００２】
近年、入力直流電源から電力が供給され、各種電子回路に対して複数の電源電圧を出力する多出力電源回路において、入力された直流電圧が出力電圧に比べて大きい電圧から小さい電圧まで変動する場合であっても一定の出力電圧を出力する多出力電源回路が開発されている（例えば、特許文献１参照）。
【０００３】
図６は特許文献１に開示された従来の多出力電源回路の構成を示す回路図である。図６に示すように、入力直流電源１は電圧制限回路１００に直流電圧Ｖｉを出力しており、電圧制限回路１００はＰチャンネルの第１のＦＥＴ１０１、第１のダイオード１０２、第１のチョークコイル１０３、第１のコンデンサ１０４、及び第１の制御回路１０５により構成されている。第１のＦＥＴ１０１のソースは入力直流電源１に接続されており、第１のＦＥＴ１０１のドレインには第１のダイオード１０２のカソードが接続されている。第１のダイオード１０２のアノードは接地されている。第１のチョークコイル１０３の一端は、第１のＦＥＴ１０１のドレインと第１のダイオード１０２のカソードとの接続点に接続されており、第１のチョークコイル１０３の他端には第１のコンデンサ１０４の一方の電極が接続されている。第１のコンデンサ１０４の他方の電極は接地されている。第１の制御回路１０５は、第１のコンデンサ１０４の電圧Ｖ１を制限電圧Ｖｌｉｍに保つように、第１のＦＥＴ１０１のゲートにパルス電圧を印加して第１のＦＥＴ１０１をオンオフ制御する。電圧制限回路１００は、入力直流電圧Ｖｉが制限電圧Ｖｌｉｍ以下の場合に積極的に第１のＦＥＴ１０１を閉状態に保つように設定されている。
【０００４】
図６に示すように、電圧制限回路１００には、第１の昇圧回路２００と第２の昇圧回路３００が接続されている。第１の昇圧回路２００は、第２のチョークコイル２０１、第２のＦＥＴ２０２、第２のダイオード２０３、第２のコンデンサ２０４、及び第２の制御回路２０５で構成されている。第２の昇圧回路３００は、第３のチョークコイル３０１、第３のＦＥＴ３０２、第３のダイオード３０３、第３のコンデンサ３０４、及び第３の制御回路３０５で構成されている。
【０００５】
第１の昇圧回路２００において、第２のチョークコイル２０１の一端は第１のコンデンサ１０４に接続されており、第２のチョークコイル２０１の他端はＮチャンネルの第２のＦＥＴ２０２のドレインに接続されている。第２のＦＥＴ２０２のソースは接地されている。第２のチョークコイル２０１と第２のＦＥＴ２０２との接続点には第２のダイオード２０３のアノードが接続されている。第２のダイオード２０３のカソードには第２のコンデンサ２０４の一方の電極が接続されており、第２のコンデンサ２０４の他方の電極は接地されている。第２のコンデンサ２０４は出力直流電圧Ｖｏ２を出力する。第２の制御回路２０５は、出力直流電圧Ｖｏ２を所望の電圧に保つよう、第２のＦＥＴ２０２のゲートにパルス電圧を印加して第２のＦＥＴ２０２をオンオフ制御する。
【０００６】
第２の昇圧回路３００は、第１の昇圧回路２００と並列に接続され、第１の昇圧回路２００と同様に構成されている。第２の昇圧回路３００は、電圧制限回路１００の出力Ｖ１が入力されて、第３のコンデンサ３０４から出力直流電圧Ｖｏ３を出力する。第３の制御回路３０５は、出力直流電圧Ｖｏ３を所望の電圧に保つよう、第３のＦＥＴ３０２のゲートにパルス電圧を印加して第３のＦＥＴ３０２をオンオフ制御する。
【０００７】
図６に示した従来の多出力電源回路の動作について次に説明する。入力直流電圧Ｖｉが制限電圧Ｖｌｉｍより大きい場合、第１のＦＥＴ１０１は制御回路１０５からゲートに供給される駆動信号によりオンオフされる。この第１のＦＥＴ１０１のオンオフ動作により、第１のＦＥＴ１０１のドレインには第１のＦＥＴ１０１のオンオフ時間に応じたパルス幅を持つ、振幅が略Ｖｉの矩形波電圧が発生する。この矩形波電圧は、第１のチョークコイル１０３と第１のコンデンサ１０４で構成されるローパスフィルタで平滑され、第１のコンデンサ１０４には大きさが前記矩形波電圧の平均値に等しい直流電圧が発生する。ここで、デューティ比Ｄ１を第１のＦＥＴ１０１の閉状態の時間が第１のＦＥＴ１０１への駆動信号の繰り返し周期に占める割合とすると、第１のコンデンサ１０４に現れる直流電圧Ｖ１は次式（１）のような関係となる。
【０００８】
Ｖ１＝Ｖｉ×Ｄ１ ・・・（１）
【０００９】
すなわち、デューティ比Ｄ１を大きくすると電圧Ｖ１は大きくなり、逆にデューティ比Ｄ１を小さくすると電圧Ｖ１は小さくなる。第１の制御回路１０５は入力直流電圧Ｖｉの変動や負荷の変動に対して、デューティ比Ｄ１を調整し、電圧Ｖ１が予め設定した制限電圧Ｖｌｉｍに等しくなるように動作する。
【００１０】
次に、入力直流電圧Ｖｉが制限電圧Ｖｌｉｍ以下の場合には、デューティ比Ｄ１は１００％となり、第１のＦＥＴ１０１は常に閉状態となって、第１のコンデンサ１０４には入力直流電圧Ｖｉとほぼ等しい電圧が現れる。
電圧制限回路１００の出力電圧Ｖ１は第１の昇圧回路２００の入力電圧となる。第１の昇圧回路２００では、第２のＦＥＴ２０２が第２の制御回路２０５からの駆動信号によってオンオフ動作される。第２のＦＥＴ２０２が閉状態の期間には第２のチョークコイル２０１には入力直流電圧Ｖｉが印加される。第２のＦＥＴ２０２が開状態の期間には第２のチョークコイル２０１の逆起電力によって第２のダイオード２０３が導通し、第２のコンデンサ２０４を充電する。ここで、デューティ比Ｄ２は第２のＦＥＴ２０２が閉状態である時間が第２のＦＥＴ２０２への駆動信号の繰り返し周期に占める割合とすると、第２のコンデンサ２０４に現れる出力直流電圧Ｖｏ２は次式（２）のような関係となる。
【００１１】
Ｖｏ２＝Ｖ１／（１−Ｄ２） ・・・（２）
【００１２】
すなわち、出力直流電圧Ｖｏ２は、第１のコンデンサ１０４の電圧Ｖ１より大きく、デューティ比Ｄ２を大きくすると出力直流電圧Ｖｏ２は大きくなり、逆にデューティ比Ｄ２を小さくすると出力直流電圧Ｖｏ２は小さくなる。第２の制御回路２０５は入出力条件の変動に対して、デューティ比Ｄ２を調整し、第１の昇圧回路２００は出力直流電圧Ｖｏ２を所望の電圧になるように動作する。
同様に、第２の昇圧回路３００は、第３の制御回路３０５が第３のＦＥＴ３０２をオンオフ動作して、そのデューティ比Ｄ３を調整することにより、出力直流電圧Ｖｏ３が所望の電圧になるように動作する。
【特許文献１】特開平８−２０５５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
多出力電源回路は各種電子機器の内蔵電源として用いられており、小型化及び高効率化はこの分野において重要な課題である。前述の従来の多出力電源回路の構成においては、入力直流電圧Ｖｉが入力されてこの入力直流電圧Ｖｉ以下の直流電圧Ｖ１を出力する電圧制限回路１００は降圧回路であり、この降圧回路と昇圧回路とを直列接続して構成されている。このため、従来の多出力電源回路は部品点数が多く小型化の課題を達成しがたい構成であり、且つ高い電力変換効率で入力直流電圧Ｖｉを所望の電圧に生成することができないという問題を有していた。
【００１４】
本発明は、上記の従来における問題を解決して、部品点数の少ない簡易な構成で入力直流電圧に対し所望の昇降圧制御が可能であり、高い電力変換効率を有して一定の出力を生成することができる多出力電源回路の提供を目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明に係る第１の観点の多出力電源回路は、入力直流電源に並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互にオンオフ動作する降圧制御回路と、を有するスイッチ回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される複数の昇圧回路、を具備する。
このように構成された本発明に係る第１の観点の多出力電源回路は、部品点数の少ない簡易な構成で入力直流電圧に対し所望の昇降圧制御が可能であり、高い電力変換効率を有して一定の出力を生成することができる。
【００１６】
本発明に係る第２の観点の多出力電源回路は、前記第１の観点において前記昇圧回路が、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチのオンオフ動作を制御する昇圧制御回路と、を有するよう構成されている。このように構成された本発明に係る第２の観点の多出力電源回路は、簡単な構成で入力直流電圧に対し確実な昇降圧制御が可能である。
【００１７】
本発明に係る第３の観点の多出力電源回路において、前記第１の観点の前記降圧制御回路と前記昇圧制御回路は、同じスイッチング周波数で前記ハイサイドスイッチ、前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成されている。このように構成された本発明に係る第３の観点の多出力電源回路は、簡易な構成で所望の昇降圧制御が可能であり、一定の出力を確実に生成することができる。
【００１８】
本発明に係る第４の観点の多出力電源回路は、前記第１の観点において前記降圧制御回路が、前記ハイサイドスイッチのスイッチング周期に対するオン時間の割合を、前記入力直流電源の出力する入力電圧に対する、前記複数の昇圧回路の出力する出力直流電圧のうちの最小値の割合以下に設定するよう構成されている。このように構成された本発明に係る第４の観点の多出力電源回路は、簡易な構成で所望の昇降圧制御が可能である。
【００１９】
本発明に係る第５の観点の多出力電源回路は、入力直流電源と並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互にオンオフ動作する降圧制御回路と、を有するスイッチ回路、
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続され、第１の出力直流電圧を出力する平滑回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される少なくとも１つの昇圧回路、を具備する。
このように構成された本発明に係る第５の観点の多出力電源回路は、簡易な構成で所望の降圧制御と昇降圧制御が可能であり、所望の複数の一定出力を生成することができる。
【００２０】
本発明に係る第６の観点の多出力電源回路においては、前記第５の観点の前記昇圧回路が、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された前記昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチのオンオフ動作を制御する昇圧制御回路と、を有するよう構成されている。このように構成された本発明に係る第６の観点の多出力電源回路は、簡易な構成で所望の昇降圧制御が可能である。
【００２１】
本発明に係る第７の観点の多出力電源回路においては、前記第５の観点の前記平滑回路が、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、前記インダクタの他端が接続されたコンデンサとにより構成されており、前記コンデンサの両端から前記第１の出力直流電圧が出力されるよう構成されている。このように構成された本発明に係る第７の観点の多出力電源回路は、簡易な構成で所望の降圧制御が可能である。
【００２２】
本発明に係る第８の観点の多出力電源回路においては、前記第５の観点の前記降圧制御回路が、前記第１の出力直流電圧を制御するように前記ハイサイドスイッチと前記ローサイドスイッチのオンオフ動作を制御するよう構成されている。このように構成された本発明に係る第８の観点の多出力電源回路は、簡単な構成で入力直流電圧に対し所望の昇降圧制御が可能である。
【００２３】
本発明に係る第９の観点の多出力電源回路においては、前記第６の観点の前記降圧制御回路と前記昇圧制御回路が、同じスイッチング周波数で前記ハイサイドスイッチと前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成されている。このように構成された本発明に係る第９の観点の多出力電源回路は、簡単な構成で入力直流電圧に対し所望の昇降圧制御が可能である。
【発明の効果】
【００２４】
本発明の多出力電源回路によれば、少ない部品点数で、入力直流電圧に対し昇降圧制御が可能な所望の出力を複数得ることができる。
また、本発明の多出力電源回路によれば、入力直流電圧に対して降圧制御が可能な所望の出力と、少なくとも一つの昇降圧制御が可能な所望の出力を得ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の多出力電源回路に係る好適な実施の形態を添付の図面を参照しつつ説明する。
【００２６】
《第１の実施の形態》
図１は、本発明に係る第１の実施の形態の多出力電源回路の構成を示す回路図である。
図１に示すように、第１の実施の形態の多出力電源回路は、入力直流電圧Ｖｉを出力する入力直流電源１が接続されたスイッチ回路１０と、２つの出力を生成する昇圧回路２０，３０とにより構成されている。
【００２７】
スイッチ回路１０は、ハイサイドスイッチ１１とローサイドスイッチ１２と降圧制御回路１３とにより構成されている。ハイサイドスイッチ１１はＰチャンネルのＦＥＴで構成されており、ソースが入力直流電源１に接続されている。ローサイドスイッチ１２はＮチャンネルのＦＥＴで構成されており、ドレインがハイサイドスイッチ１１のドレインに接続されており、ソースが接地されている。降圧制御回路１３は、ハイサイドスイッチ１１とローサイドスイッチ１２の各ゲートにパルス電圧を印加して、ハイサイドスイッチ１１とローサイドスイッチ１２を所定のスイッチング周期Ｔとパルス幅で交互にオンオフ制御する。ハイサイドスイッチ１１とローサイドスイッチ１２との接続点がスイッチ回路１０の出力端である。
【００２８】
第１の昇圧回路２０において、インダクタ２１の一端はスイッチ回路１０の出力端に接続される。昇圧用スイッチ２２はＮチャンネルのＦＥＴで構成されており、ドレインがインダクタ２１の他端に接続され、ソースが接地されている。昇圧用整流器２３はアノードがインダクタ２１と昇圧用スイッチ２２との接続点に接続される。平滑手段２４はコンデンサで構成され、その一方の電極は昇圧用整流器２３のカソードに接続されており、他方の電極は接地されている。出力直流電圧Ｖｏ２は平滑手段２４から出力される。昇圧制御回路２５は、出力直流電圧Ｖｏ２を所望の一定電圧に保つように、昇圧用スイッチ２２のゲートにパルス電圧を印加して昇圧用スイッチ２２をオンオフ制御する。以上のように、第１の昇圧回路２０は、インダクタ２１、昇圧用スイッチ２２、昇圧用整流器２３、平滑手段２４、及び昇圧制御回路２５を具備して構成されている。
【００２９】
第２の昇圧回路３０は、第１の昇圧回路２０と同様に、インダクタ３１、昇圧用スイッチ３２、昇圧用整流器３３、平滑手段３４、及び昇圧制御回路３５を具備して構成されている。第２の昇圧回路３０は、第１の昇圧回路２０と並列に接続されており、スイッチ回路１０の出力が入力されて平滑手段３４から出力直流電圧Ｖｏ３を出力する。
【００３０】
図２は第１の実施の形態の多出力電源回路における各部の動作波形図である。図２において、（ａ）はスイッチ回路１０の出力端子電圧Ｖ１０、（ｂ）は昇圧用スイッチ２２のドレイン電圧Ｖ２２、（ｃ）はインダクタ２１の電流Ｉ２１、（ｄ）は昇圧用スイッチ３２のドレイン電圧Ｖ３２、（ｅ）はインダクタ３１の電流Ｉ３１を示す。
【００３１】
まず、図２の（ａ）に示すように、ハイサイドスイッチ１１とローサイドスイッチ１２が交互にオンオフ動作することにより、スイッチ回路１０の出力端子電圧Ｖ１０は、入力直流電圧Ｖｉを振幅とする矩形波電圧となる。ここで、ハイサイドスイッチ１１が閉状態であるオン時間が、スイッチング周期Ｔに占める割合をデューティ比Ｄ１とする。
【００３２】
次に、図２の（ｂ）に示すように、第１の昇圧回路２０の昇圧用スイッチ２２のドレイン電圧Ｖ２２は、昇圧用整流器２３の導通時電圧降下を無視すると、出力直流電圧Ｖｏ２を振幅とする矩形波電圧となる。第１の実施の形態の多出力電源回路においては、昇圧制御回路２５がスイッチ回路１０の降圧制御回路１３と同期しており、昇圧用スイッチ２２がスイッチ回路１０に同期して同じスイッチング周期Ｔでオンオフ動作される。
【００３３】
第１の実施の形態においては、スイッチ回路１０のハイサイドスイッチ１１が閉状態になって所定時間（Ｔｏｎ）経過後に、昇圧用スイッチ２２が開状態となり、出力直流電圧Ｖｏ２を所望の一定電圧に保つように、昇圧制御回路２５によって昇圧用スイッチ２２の閉状態となるタイミングが設定されるものとする。昇圧用スイッチ２２が閉状態であるオン時間が、スイッチング周期Ｔに占める割合をデューティ比Ｄ２とする。
【００３４】
スイッチング周期Ｔ内において、ハイサイドスイッチ１１と昇圧用スイッチ２２ともに閉状態である時間Ｔｏｎでは、インダクタ２１には入力直流電圧Ｖｉが印加される。この時、図２の（ｃ）に示すようにインダクタ２１の電流は増加する。次に、ハイサイドスイッチ１１が閉状態で昇圧用スイッチ２２が開状態である時間Ｔ１では、インダクタ２１には入出力電圧差（Ｖｉ−Ｖｏ２）が印加される。この時インダクタ２１の電流は、Ｖｉ＞Ｖｏ２であれば増加、Ｖｉ＝Ｖｏ２であれば一定、Ｖｉ＜Ｖｏ２であれば減少する。次にハイサイドスイッチ１１と昇圧用スイッチ２２ともに開状態である時間Ｔｏｆｆでは、インダクタ２１には出力直流電圧Ｖｏ２が逆向きに印加される。この時インダクタ２１の電流は減少する。また、ハイサイドスイッチ１１が開状態で昇圧用スイッチ２２が閉状態である時間Ｔ２では、インダクタ２１は短絡されて印加電圧は０であり、インダクタ２１の電流は一定値を保つ。このようなインダクタ２１を流れる電流の増減は、インダクタ２１における磁束の増減に対応しており、１スイッチング周期内において電流の増減、即ち磁束の増減が均衡する条件式は次の式（３）のようになる。
【００３５】
Ｖｉ×Ｔｏｎ＋（Ｖｉ−Ｖｏ２）×Ｔ１＝Ｖｏ２×Ｔｏｆｆ ・・・（３）
【００３６】
第１の実施の形態において、各時間Ｔ、Ｔ１、Ｔｏｎ、及びＴｏｆｆは、式（４）及び式（５）の関係を有している。
【００３７】
Ｔｏｎ＋Ｔ１＝Ｄ１×Ｔ ・・・（４）
Ｔｏｆｆ＋Ｔ１＝（１−Ｄ２）×Ｔ ・・・（５）
【００３８】
したがって、次のような入出力関係式が得られる。
【００３９】
Ｖｏ２＝Ｖｉ×Ｄ１／（１−Ｄ２） ・・・（６）
【００４０】
上記式（６）の入出力関係式から分かるように、デューティ比Ｄ１及びＤ２を大きくすると出力直流電圧Ｖｏ２は大きくなり、逆に小さくすると出力直流電圧Ｖｏ２は小さくなる。降圧制御回路１３はデューティ比Ｄ１を固定とし、昇圧制御回路２５は入出力条件の変動に対して、デューティ比Ｄ２を調整することにより、第１の昇圧回路２０は出力直流電圧Ｖｏ２を所望の一定電圧に等しくなるよう動作する。
【００４１】
同様に、第２の昇圧回路３０の出力直流電圧Ｖｏ３は、昇圧制御回路３５が昇圧用スイッチ３２をオンオフ動作させるデューティ比をＤ３とすると、次の式（７）のような入出力関係式が得られる。
【００４２】
Ｖｏ３＝Ｖｉ×Ｄ１／（１−Ｄ３） ・・・（７）
【００４３】
したがって、デューティ比Ｄ１及びＤ３を大きくすると出力直流電圧Ｖｏ３は大きくなり、逆に小さくすると出力直流電圧Ｖｏ３は小さくなる。昇圧制御回路３５は入出力条件の変動に対して、デューティ比Ｄ３を調整することにより、第２の昇圧回路３０は出力直流電圧Ｖｏ３を所望の一定電圧に等しくなるように調整する。
【００４４】
第１の実施の形態においては、２つの出力（Ｖｏ２、Ｖｏ３）の場合を説明したが、第１の昇圧回路２０や第２の昇圧回路３０と同様の構成のものを追加することにより出力数を増加することが可能であり、動作原理上出力はいくつであっても構わない。
【００４５】
以上のように、本発明に係る第１の実施の形態の多出力電源回路では、図６に示した従来の構成に比べてインダクタとコンデンサが１つずつ不要となり、尚且つ複数の昇降圧出力を制御することが可能な構成である。また、第１の実施の形態の多出力電源回路ではスイッチ回路に昇圧回路を直接接続する構成であるため、高い電力変換効率を得ることができる。
【００４６】
尚、第１の実施の形態の多出力電源回路においては、昇圧制御回路２５が昇圧用スイッチ２２のデューティ比Ｄ２を調整し、昇圧制御回路３５が昇圧用スイッチ３２のデューティ比Ｄ３を調整することによって、出力直流電圧Ｖｏ２及びＶｏ３のそれぞれを制御する構成である。しかし、出力直流電圧は入力直流電圧Ｖｉとデューティ比Ｄ１によって制限されている。例えば、昇圧制御回路２５がデューティ比Ｄ２をゼロにしても、上記の入出力関係式から出力直流電圧は、Ｖｏ２＝Ｖｉ×Ｄ１となり、これが出力直流電圧Ｖｏ２の下限値となる。出力直流電圧Ｖｏ３も同様である。即ち、降圧制御回路１３では、入力直流電圧Ｖｉが最大値Ｖｉｍａｘの時に、Ｖｉｍａｘ×Ｄ１が所望の出力直流電圧の内の最小値以下となるようにデューティ比Ｄ１を設定する必要がある。
【００４７】
また、第１の実施の形態では、スイッチ回路１０のハイサイドスイッチ１１が閉状態になって所定時間（Ｔｏｎ）経過後に、昇圧用スイッチ２２及び３２が開状態となり、昇圧制御回路２５及び３５によって出力直流電圧Ｖｏ２及びＶｏ３を所望の一定電圧に保つように、閉状態となるタイミングが設定されるものとした。図３はその昇圧制御回路２５及びスイッチ回路１０における降圧制御回路１３の具体的な回路例を示す図である。
【００４８】
図３において、スイッチ回路１０の降圧制御回路１３は、所定のパルス幅のパルス電圧を出力するパルス発生回路１３０と、そのパルス電圧を電力増幅し、ハイサイドスイッチ１１のゲートとローサイドスイッチ１２のゲートのそれぞれに出力する駆動回路１３１とから構成される。パルス発生回路１３０からのパルス電圧は、昇圧制御回路２５のＮチャンネルのＦＥＴ２５０のゲートに入力される。即ち、ＦＥＴ２５０はハイサイドスイッチ１１が開状態の時に閉状態となるスイッチであり、ＦＥＴ２５０と並列に接続されたコンデンサ２５１は、ハイサイドスイッチ１１が開状態の時にはゼロ電圧に放電され、ハイサイドスイッチ１１が閉状態の時には電流源２５２によって定電流充電される。コンデンサ２５１の電圧は、比較器２５３によって基準電圧源２５４の基準電圧と比較される。ハイサイドスイッチ１１が閉状態になると、コンデンサ２５１は定電流充電されて電圧が上昇し、電圧源２５４の基準電圧を越えると、比較器２５３の出力はＨレベルの状態に反転する。比較器２５３の出力はＲＳラッチ２５５のセット端子に接続され、比較器２５３の出力がＨレベル状態になると、昇圧用スイッチ２２のゲートに接続されたＲＳラッチ２５５の出力もＨレベル状態となり、昇圧用スイッチ２２を閉状態とする。
【００４９】
一方、出力直流電圧Ｖｏ２は誤差増幅器２５６によって電圧源２５７の基準電圧との誤差が比較増幅される。誤差増幅器２５６から出力される誤差電圧は、比較器２５８によってコンデンサ２５９の電圧と比較される。コンデンサ２５９は電流源２６０によって定電流充電されるが、ＲＳラッチ２５５の反転出力によってオンオフされるＮチャンネルのＦＥＴ２６１によってゼロ電圧に放電される。比較器２５８の出力はＲＳラッチ２５５のリセット端子に接続される。即ち、昇圧用スイッチ２２が閉状態になると同時にＦＥＴ２６１が開状態となり、コンデンサ２５９はゼロ電圧から定電流充電され、その電圧が誤差電圧に至ると、比較器２５８の出力がＨレベル状態となってＲＳラッチ２５５はリセットされる。ＲＳラッチ２５５がリセットされると、昇圧用スイッチ２２は開状態となるとともに、ＦＥＴ２６１が閉状態となってコンデンサ２５９をゼロ電圧に放電する。
【００５０】
以上のように、昇圧用スイッチ２２の閉状態は、スイッチ回路１０のハイサイドスイッチ１１が閉状態となって、コンデンサ２５１の電圧が電圧源２５４の基準電圧を越えるまでの所定時間後から、コンデンサ２５９の電圧が誤差電圧に至るまでの期間となる。出力直流電圧Ｖｏ２が所望値より高くなると誤差電圧は低下して、昇圧用スイッチ２２が閉状態であるオン時間は短くなり、出力直流電圧Ｖｏ２を低下させ、逆に出力直流電圧Ｖｏ２が所望値より低くなると誤差電圧は上昇して、昇圧用スイッチ２２のオン時間は長くなり、出力直流電圧Ｖｏ２を上昇させる。このようにして出力直流電圧Ｖｏ２は所望値に一定となるよう制御される。
【００５１】
尚、本発明は第１の実施の形態において図３を用いて説明した制御方法に限定されるものではない。例えば、スイッチ回路１０のハイサイドスイッチ１１と昇圧用スイッチ２２を同時に閉状態となるよう制御してもよい。この制御の場合、図３においては、パルス発生回路１３０からのパルス電圧の立ち下がりエッジでワンショットパルスを生成し、そのワンショットパルスをＲＳラッチ２５５のセット端子に入力するよう構成すればよい。このようにパルス電圧の立ち下がりエッジでＲＳラッチ２５５をセットすれば、ハイサイドスイッチ１１と昇圧用スイッチ２２が同時に閉状態となるよう構成することができる。逆にパルス電圧の立ち上がりエッジでＲＳラッチ２５５をセットすれば、ローサイドスイッチ１２と昇圧用スイッチ２２が同時に閉状態となるよう構成することができる。また、パルス電圧を反転してＦＥＴ２５０のゲートに入力することにより、ローサイドスイッチ１２が閉状態になった所定時間経過後に昇圧用スイッチ２２を閉状態とすることもできる。
【００５２】
《第２の実施の形態》
図４は、本発明に係る第２の実施の形態の多出力電源回路における主要部の構成を示す回路図である。図４において、図１に示した前述の第１の実施の形態の多出力電源回路における要素と同じ機能、構成を有するものには、同じ符号を付してその説明は第１の実施の形態の説明を適用する。第２の実施の形態において、第１の実施の形態の構成と異なる点は、スイッチ回路１０における降圧制御回路の構成であり、第１の実施の形態の降圧制御回路１３と区別するため降圧制御回路１３Ａとして説明する。
【００５３】
図４に示した降圧制御回路１３Ａにおける駆動回路１３１は、パルス電圧を電力増幅し、ハイサイドスイッチ１１のゲートとローサイドスイッチ１２のゲートのそれぞれに出力するよう構成した、図３に示した駆動回路１３１の構成と同じである。クロック信号発生器１３２は所定の周期を有するクロック信号をＲＳラッチ１３３へ出力する。ＲＳラッチ１３３は、クロック信号がリセット端子に入力されて、駆動回路１３１へ駆動信号を出力する。入力直流電圧Ｖｉは抵抗１３４と抵抗１３５によって分圧される。この電圧比をαとし、分圧電圧αＶｉは、ＰチャンネルのＦＥＴ１３６のゲートに入力される。ＦＥＴ１３６のドレインは接地されており、ソースは電流源１３７とＮチャンネルのＦＥＴ１３８のゲートに接続されている。ＦＥＴ１３６のソースには電流源１３７からの定電流が流入するよう構成されている。ＦＥＴ１３８のソースは抵抗１３９を介して接地され、ドレインはＰチャンネルのＦＥＴ１４０のドレインとゲートが接続される。ＦＥＴ１３８のソースの電位は、即ち抵抗１３９への印加電圧は、αＶｉと等しく、従ってＦＥＴ１３８を流れる電流は抵抗１３９の抵抗値をｒとすると、αＶｉ／ｒとなる。ＰチャンネルのＦＥＴ１４０とＰチャンネルのＦＥＴ１４１はカレントミラーを構成しており、そのミラー電流はＦＥＴ１４１のドレインに接続されたコンデンサ１４２への充電電流となる。コンデンサ１４２の電圧は比較器１４３によって電圧源１４４の基準電圧と比較され、比較器１４３の出力はＲＳラッチ１３３のセット端子に接続される。ＲＳラッチの反転出力はＮチャンネルのＦＥＴ１４５のゲート端子に接続され、ＦＥＴ１４５のドレインとソースはコンデンサ１４２の両端に接続される。
【００５４】
ＦＥＴ１３８のソースの電位、即ち抵抗１３９への印加電圧はαＶｉと等しく、ＦＥＴ１３８を流れる電流は抵抗１３９の抵抗値をｒとすると、αＶｉ／ｒとなる。したがって、この電流は、ＦＥＴ１４０とＦＥＴ１４１からなるカレントミラーによって、コンデンサ１４２への充電電流となる。一方、コンデンサ１４２は、駆動信号の反転信号によってオンオフするＦＥＴ１４５によって、ハイサイドスイッチ１１が開状態であるオフ期間は短絡放電されている。クロック信号によってＲＳラッチ１３３がリセットされ、ハイサイドスイッチ１１が閉状態になると、ＦＥＴ１４５は開状態となり、コンデンサ１４２は電流αＶｉ／ｒによって充電される。コンデンサ１４２の電圧が上昇して電圧源１４４の基準電圧を越えると、比較器１４３の出力はＨレベルの状態に反転する。この結果、ＲＳラッチ１３３はセットされて駆動信号をＨレベルの状態とし、ハイサイドスイッチ１１が開状態へと移行する。このことにより、コンデンサ１４２のキャパシタンスをＣ、電圧源１４４の基準電圧をＥとすると、ハイサイドスイッチ１１が閉状態となるオン期間は、Ｃ・Ｅ・ｒ／（αＶｉ）となるので、デューティ比Ｄ１も入力直流電圧Ｖｉに反比例する。
【００５５】
第２の実施の形態では、前述の第１の実施の形態と同様に、降圧制御回路１３Ａがデューティ比Ｄ１を固定してハイサイドスイッチ１１及びローサイドスイッチ１２をオンオフ制御する構成で説明するが、Ｖｉ×Ｄ１を一定化するようにデューティ比Ｄ１を調整するよう構成してもよい。即ち、降圧制御回路１３Ａはデューティ比Ｄ１を入力直流電圧Ｖｉに反比例するように調整することにより、入力直流電圧Ｖｉの変動に対し、Ｖｉ×Ｄ１を所望する出力直流電圧の内の最小値以下の所定値に略安定化することができる。
【００５６】
《第３の実施の形態》
図５は、本発明に係る第３の実施の形態の多出力電源回路における主要部の構成を示す回路図である。図５において、図１に示した前述の第１の実施の形態の多出力電源回路における要素と同じ機能、構成を有するものには、同じ符号を付してその説明は第１の実施の形態の説明を適用する。第３の実施の形態において、第１の実施の形態の構成と異なる点は、スイッチ回路１０の出力端に第１の出力直流電圧Ｖｏ１を出力する平滑回路１４を接続した点と、第１の出力直流電圧Ｖｏ１を安定化するように降圧制御回路の機能を変更した点である。この変更に伴い、第１の実施の形態と区別するために、降圧制御回路１３Ｂとした。平滑回路１４は、インダクタ１５とコンデンサ１６とを有して構成されている。インダクタ１５の一端はスイッチ回路１０の出力端に接続されており、インダクタ１５の他端にはコンデンサ１６の一方の電極が接続されている。コンデンサ１６の他方の電極は接地されており、コンデンサ１６から第１の出力直流電圧Ｖｏ１が出力される。
【００５７】
以下、第３の実施の形態の多出力電源回路の動作について説明する。
まず、ハイサイドスイッチ１１とローサイドスイッチ１２が交互にオンオフ動作することにより、スイッチ回路１０の出力端子電圧Ｖ１０は、入力直流電圧Ｖｉを振幅とする矩形波電圧となる。この矩形波電圧が平滑回路１４によって平均化されて第１の出力直流電圧Ｖｏ１として出力される。ここで、ハイサイドスイッチ１１が閉状態であるオン時間が、スイッチング周期Ｔに占める割合をデューティ比Ｄ１とすると、第１の出力直流電圧Ｖｏ１は次式（８）のように表される。
【００５８】
Ｖｏ１＝Ｖｉ×Ｄ１ ・・・（８）
【００５９】
即ち、スイッチ回路１０と平滑回路１４は降圧回路を構成している。
【００６０】
次に、第１の昇圧回路２０を介して出力される第２の出力直流電圧Ｖｏ２が昇圧用スイッチ２２のデューティ比Ｄ２を用いて次式（９）のように表される。
【００６１】
Ｖｏ２＝Ｖｉ×Ｄ１／（１−Ｄ２） ・・・（９）
【００６２】
また、第２の昇圧回路３０を介して出力される第３の出力直流電圧Ｖｏ３が、昇圧用スイッチ３２のデューティ比Ｄ３を用いて次式（１０）のように表される。
【００６３】
Ｖｏ３＝Ｖｉ×Ｄ１／（１−Ｄ３） ・・・（１０）
【００６４】
したがって、第２の出力直流電圧Ｖｏ２及び第３の出力直流電圧Ｖｏ３については、前述の第１の実施の形態における出力直流電圧Ｖｏ２及びＶｏ３と同様である。ここで、Ｖｏ１＝Ｖｉ×Ｄ１より、出力直流電圧Ｖｏ２及びＶｏ３はそれぞれ次式（１１）及び（１２）のように表せる。
【００６５】
Ｖｏ２＝Ｖｏ１／（１−Ｄ２） ・・・（１１）
Ｖｏ３＝Ｖｏ１／（１−Ｄ３） ・・・（１２）
【００６６】
以上のように、本発明に係る第３の実施の形態の多出力電源回路では、１つの降圧出力と少なくとも１つの昇降圧出力を制御することが可能である。
【産業上の利用可能性】
【００６７】
本発明は、入力直流電圧に対し昇降圧制御が可能な出力を含む、複数の出力を有する電源回路において有用である。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る第１の実施の形態の多出力電源回路の構成を示す回路図
【図２】第１の実施の形態の多出力電源回路における各部分の動作波形図
【図３】第１の実施の形態の多出力電源回路の主要な構成部分の回路図
【図４】本発明に係る第２の実施の形態の多出力電源回路の構成を示す回路図
【図５】本発明に係る第３の実施の形態の多出力電源回路の構成を示す回路図
【図６】従来の多出力電源回路の構成を示す回路図
【符号の説明】
【００６９】
１ 入力直流電源
１０ スイッチ回路
１１ ハイサイドスイッチ
１２ ローサイドスイッチ
１３ 降圧制御回路
２０ 第１の昇圧回路
２１ インダクタ
２２ 昇圧用スイッチ
２３ 昇圧用整流器
２４ 平滑手段
２５ 昇圧制御回路
３０ 第２の昇圧回路
３１ インダクタ
３２ 昇圧用スイッチ
３３ 昇圧用整流器
３４ 平滑手段
３５ 昇圧制御回路
【技術分野】
【０００１】
本発明は、入力された直流電圧に対し昇降圧制御が可能な出力を含む、複数の出力を有する多出力電源回路に関する。
【背景技術】
【０００２】
近年、入力直流電源から電力が供給され、各種電子回路に対して複数の電源電圧を出力する多出力電源回路において、入力された直流電圧が出力電圧に比べて大きい電圧から小さい電圧まで変動する場合であっても一定の出力電圧を出力する多出力電源回路が開発されている（例えば、特許文献１参照）。
【０００３】
図６は特許文献１に開示された従来の多出力電源回路の構成を示す回路図である。図６に示すように、入力直流電源１は電圧制限回路１００に直流電圧Ｖｉを出力しており、電圧制限回路１００はＰチャンネルの第１のＦＥＴ１０１、第１のダイオード１０２、第１のチョークコイル１０３、第１のコンデンサ１０４、及び第１の制御回路１０５により構成されている。第１のＦＥＴ１０１のソースは入力直流電源１に接続されており、第１のＦＥＴ１０１のドレインには第１のダイオード１０２のカソードが接続されている。第１のダイオード１０２のアノードは接地されている。第１のチョークコイル１０３の一端は、第１のＦＥＴ１０１のドレインと第１のダイオード１０２のカソードとの接続点に接続されており、第１のチョークコイル１０３の他端には第１のコンデンサ１０４の一方の電極が接続されている。第１のコンデンサ１０４の他方の電極は接地されている。第１の制御回路１０５は、第１のコンデンサ１０４の電圧Ｖ１を制限電圧Ｖｌｉｍに保つように、第１のＦＥＴ１０１のゲートにパルス電圧を印加して第１のＦＥＴ１０１を開閉制御する。電圧制限回路１００は、入力直流電圧Ｖｉが制限電圧Ｖｌｉｍ以下の場合に積極的に第１のＦＥＴ１０１を閉状態に保つように設定されている。
【０００４】
図６に示すように、電圧制限回路１００には、第１の昇圧回路２００と第２の昇圧回路３００が接続されている。第１の昇圧回路２００は、第２のチョークコイル２０１、第２のＦＥＴ２０２、第２のダイオード２０３、第２のコンデンサ２０４、及び第２の制御回路２０５で構成されている。第２の昇圧回路３００は、第３のチョークコイル３０１、第３のＦＥＴ３０２、第３のダイオード３０３、第３のコンデンサ３０４、及び第３の制御回路３０５で構成されている。
【０００５】
第１の昇圧回路２００において、第２のチョークコイル２０１の一端は第１のコンデンサ１０５に接続されており、第２のチョークコイル２０１の他端はＮチャンネルの第２のＦＥＴ２０２のドレインに接続されている。第２のＦＥＴ２０２のソースは接地されている。第２のチョークコイル２０１と第２のＦＥＴ２０２との接続点には第２のダイオード２０３のアノードが接続されている。第２のダイオード２０３のカソードには第２のコンデンサ２０４の一方の電極が接続されており、第２のコンデンサ２０４の他方の電極は接地されている。第２のコンデンサ２０４は出力直流電圧Ｖｏ２を出力する。第２の制御回路２０５は、出力直流電圧Ｖｏ２を所望の電圧に保つよう、第２のＦＥＴ２０２のゲートにパルス電圧を印加して第２のＦＥＴ２０２を開閉制御する。
【０００６】
第２の昇圧回路３００は、第１の昇圧回路２００と並列に接続され、第１の昇圧回路２００と同様に構成されている。第２の昇圧回路３００は、電圧制限回路１００の出力Ｖ１が入力されて、第３のコンデンサ３０４から出力直流電圧Ｖｏ３を出力する。第３の制御回路３０５は、出力直流電圧Ｖｏ３を所望の電圧に保つよう、第３のＦＥＴ３０２のゲートにパルス電圧を印加して第３のＦＥＴ３０２を開閉制御する。
【０００７】
図６に示した従来の多出力電源回路の動作について次に説明する。入力直流電圧Ｖｉが制限電圧Ｖｌｉｍより大きい場合、第１のＦＥＴ１０１は制御回路１０５からゲートに供給される駆動信号により開閉される。この第１のＦＥＴ１０１の開閉動作により、第１のＦＥＴ１０１のドレインには第１のＦＥＴ１０１の開閉時間に応じたパルス幅を持つ、振幅が略Ｖｉの矩形波電圧が発生する。この矩形波電圧は、第１のチョークコイル１０３と第１のコンデンサ１０４で構成されるローパスフィルタで平滑され、第１のコンデンサ１０４には大きさが前記矩形波電圧の平均値に等しい直流電圧が発生する。ここで、デューティ比Ｄ１を第１のＦＥＴ１０１の閉状態の時間が第１のＦＥＴ１０１への駆動信号の繰り返し周期に占める割合とすると、第１のコンデンサ１０４に現れる直流電圧Ｖ１は次式（１）のような関係となる。
【０００８】
Ｖ１＝Ｖｉ×Ｄ１ ・・・（１）
【０００９】
すなわち、デューティ比Ｄ１を大きくすると電圧Ｖ１は大きくなり、逆にデューティ比Ｄ１を小さくすると電圧Ｖ１は小さくなる。第１の制御回路１０５は入力直流電圧Ｖｉの変動や負荷の変動に対して、デューティ比Ｄ１を調整し、電圧Ｖ１が予め設定した制限電圧Ｖｌｉｍに等しくなるように動作する。
【００１０】
次に、入力直流電圧Ｖｉが制限電圧Ｖｌｉｍ以下の場合には、デューティ比Ｄ１は１００％となり、第１のＦＥＴ１０１は常に閉状態となって、第１のコンデンサ１０４には入力直流電圧Ｖｉとほぼ等しい電圧が現れる。
電圧制限回路１００の出力電圧Ｖ１は第１の昇圧回路２００の入力電圧となる。第１の昇圧回路２００では、第２のＦＥＴ２０２が第２の制御回路２０５からの駆動信号によって開閉動作される。第２のＦＥＴ２０２が閉状態の期間には第２のチョークコイル２０１には入力直流電圧Ｖｉが印加される。第２のＦＥＴ２０２が開状態の期間には第２のチョークコイル２０１の逆起電力によって第２のダイオード２０３が導通し、第２のコンデンサ２０４を充電する。ここで、デューティ比Ｄ２は第２のＦＥＴ２０２が閉状態である時間が第２のＦＥＴ２０２への駆動信号の繰り返し周期に占める割合とすると、第２のコンデンサ２０４に現れる出力直流電圧Ｖｏ２は次式（２）のような関係となる。
【００１１】
Ｖｏ２＝Ｖ１／（１−Ｄ２） ・・・（２）
【００１２】
すなわち、出力直流電圧Ｖｏ２は、第１のコンデンサ１０４の電圧Ｖ１より大きく、デューティ比Ｄ２を大きくすると出力直流電圧Ｖｏ２は大きくなり、逆にデューティ比Ｄ２を小さくすると出力直流電圧Ｖｏ２は小さくなる。第２の制御回路２０５は入出力条件の変動に対して、デューティ比Ｄ２を調整し、第１の昇圧回路２００は出力直流電圧Ｖｏ２を所望の電圧になるように動作する。
同様に、第２の昇圧回路３００は、第３の制御回路３０５が第３のＦＥＴ３０２を開閉動作して、そのデューティ比Ｄ３を調整することにより、出力直流電圧Ｖｏ３が所望の電圧になるように動作する。
【特許文献１】特開平８−２０５５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
多出力電源回路は各種電子機器の内蔵電源として用いられており、小型化及び高効率化はこの分野において重要な課題である。前述の従来の多出力電源回路の構成においては、入力直流電圧Ｖｉが入力されてこの入力直流電圧Ｖｉ以下の直流電圧Ｖ１を出力する電圧制限回路１００は降圧回路であり、この降圧回路と昇圧回路とを直列接続して構成されている。このため、従来の多出力電源回路は部品点数が多く小型化の課題を達成しがたい構成であり、且つ高い電力変換効率で入力直流電圧Ｖｉを所望の電圧に生成することができないという問題を有していた。
【００１４】
本発明は、上記の従来における問題を解決して、部品点数の少ない簡易な構成で入力直流電圧に対し所望の昇降圧制御が可能であり、高い電力変換効率を有して一定の出力を生成することができる多出力電源回路の提供を目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明の多出力電源回路は、請求項１に記載したように、入力直流電源に並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互に開閉動作する降圧制御回路と、を有するスイッチ回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される複数の昇圧回路、を具備する。
このように構成された本発明の多出力電源回路は、部品点数の少ない簡易な構成で入力直流電圧に対し所望の昇降圧制御が可能であり、高い電力変換効率を有して一定の出力を生成することができる。
【００１６】
本発明の多出力電源回路は、請求項２に記載したように、請求項１に記載の前記昇圧回路が、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された前記昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチの開閉動作を制御する昇圧制御回路と、を有するよう構成されている。このように構成された本発明の多出力電源回路は、簡単な構成で入力直流電圧に対し確実な昇降圧制御が可能である。
【００１７】
本発明の多出力電源回路において、請求項３に記載したように、請求項１に記載の前記降圧制御回路と前記昇圧制御回路は、同じスイッチング周波数で前記ハイサイドスイッチ、前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成されている。このように構成された本発明の多出力電源回路は、簡易な構成で所望の昇降圧制御が可能であり、一定の出力を確実に生成することができる。
【００１８】
本発明の多出力電源回路は、請求項４に記載したように、請求項１に記載の前記降圧制御回路が、前記ハイサイドスイッチのスイッチング周期に対するオン時間の割合を、前記入力直流電源の出力する入力電圧に対する、前記複数の昇圧回路の出力する出力直流電圧のうちの最小値の割合以下に設定するよう構成されている。このように構成された本発明の多出力電源回路は、簡易な構成で所望の昇降圧制御が可能である。
【００１９】
本発明の多出力電源回路は、請求項５に記載したように、入力直流電源と並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互に開閉動作する降圧制御回路と、を有するスイッチ回路、
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続され、第１の出力直流電圧を出力する平滑回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される少なくとも１つの昇圧回路、を具備する。
このように構成された本発明の多出力電源回路は、簡易な構成で所望の降圧制御と昇降圧制御が可能であり、所望の複数の一定出力を生成することができる。
【００２０】
本発明の多出力電源回路においては、請求項６に記載したように、請求項５の前記昇圧回路が、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された前記昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチの開閉動作を制御する昇圧制御回路と、を有するよう構成されている。このように構成された本発明の多出力電源回路は、簡易な構成で所望の昇降圧制御が可能である。
【００２１】
本発明の多出力電源回路においては、請求項７に記載したように、請求項５の前記平滑回路が、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、前記インダクタの他端が接続されたコンデンサとにより構成されており、前記コンデンサの両端から前記第１の出力直流電圧が出力されるよう構成されている。このように構成された本発明の多出力電源回路は、簡易な構成で所望の降圧制御が可能である。
【００２２】
本発明の多出力電源回路においては、請求項８に記載したように、請求項５の 前記降圧制御回路が、前記第１の出力直流電圧を制御するように前記ハイサイドスイッチと前記ローサイドスイッチの開閉動作を制御するよう構成されている。このように構成された本発明の多出力電源回路は、簡単な構成で入力直流電圧に対し所望の昇降圧制御が可能である。
【００２３】
本発明の多出力電源回路においては、請求項９に記載したように、請求項６の 前記降圧制御回路と前記昇圧制御回路が、同じスイッチング周波数で前記ハイサイドスイッチと前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成されている。このように構成された本発明の多出力電源回路は、簡単な構成で入力直流電圧に対し所望の昇降圧制御が可能である。
【発明の効果】
【００２４】
本発明の多出力電源回路によれば、少ない部品点数で、入力直流電圧に対し昇降圧制御が可能な所望の出力を複数得ることができる。
また、本発明の多出力電源回路によれば、入力直流電圧に対して降圧制御が可能な所望の出力と、少なくとも一つの昇降圧制御が可能な所望の出力を得ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の多出力電源回路に係る好適な実施の形態を添付の図面を参照しつつ説明する。
【００２６】
《第１の実施の形態》
以下、本発明に係る第１の実施の形態の多出力電源回路の構成を示す回路図である。
図１に示すように、第１の実施の形態の多出力電源回路は、入力直流電圧Ｖｉを出力する入力直流電源１が接続されたスイッチ回路１０と、２つの出力を生成する昇圧回路２０，３０とにより構成されている。
【００２７】
スイッチ回路１０は、ハイサイドスイッチ１１とローサイドスイッチ１２と降圧制御回路１３とにより構成されている。ハイサイドスイッチ１１はＰチャンネルのＦＥＴで構成されており、ソースが入力直流電源１に接続されている。ローサイドスイッチ１２はＮチャンネルのＦＥＴで構成されており、ドレインがハイサイドスイッチ１１のドレインに接続されており、ソースが接地されている。降圧制御回路１３は、ハイサイドスイッチ１１とローサイドスイッチ１２の各ゲートにパルス電圧を印加して、ハイサイドスイッチ１１とローサイドスイッチ１２を所定のスイッチング周期Ｔとパルス幅で交互に開閉制御する。ハイサイドスイッチ１１とローサイドスイッチ１２との接続点がスイッチ回路１０の出力端である。
【００２８】
第１の昇圧回路２０において、インダクタ２１の一端はスイッチ回路１０の出力端に接続される。昇圧用スイッチ２２はＮチャンネルのＦＥＴで構成されており、ドレインがインダクタ２１の他端に接続され、ソースが接地されている。昇圧用整流器２３はアノードがインダクタ２１と昇圧用スイッチ２２との接続点に接続される。平滑手段２４はコンデンサで構成され、その一方の電極は昇圧用整流器２３のカソードに接続されており、他方の電極は接地されている。出力直流電圧Ｖｏ２は平滑手段２４から出力される。昇圧制御回路２５は、出力直流電圧Ｖｏ２を所望の一定電圧に保つように、昇圧用スイッチ２２のゲートにパルス電圧を印加して昇圧用スイッチ２２を開閉制御する。以上のように、第１の昇圧回路２０は、インダクタ２１、昇圧用スイッチ２２、昇圧用整流器２３、平滑手段２４、及び昇圧制御回路２５を具備して構成されている。
【００２９】
第２の昇圧回路３０は、第１の昇圧回路２０と同様に、インダクタ３１、昇圧用スイッチ３２、昇圧用整流器３３、平滑手段３４、及び昇圧制御回路３５を具備して構成されている。第２の昇圧回路３０は、第１の昇圧回路２０と並列に接続されており、スイッチ回路１０の出力が入力されて平滑手段３４から出力直流電圧Ｖｏ３を出力する。
【００３０】
図２は第１の実施の形態の多出力電源回路における各部の動作波形図である。図２において、（ａ）はスイッチ回路１０の出力端子電圧Ｖ１０、（ｂ）は昇圧用スイッチ２２のドレイン電圧Ｖ２２、（ｃ）はインダクタ２１の電流Ｉ２１、（ｄ）は昇圧用スイッチ３２のドレイン電圧Ｖ３２、（ｅ）はインダクタ３１の電流Ｉ３１を示す。
【００３１】
まず、図２の（ａ）に示すように、ハイサイドスイッチ１１とローサイドスイッチ１２が交互に開閉動作することにより、スイッチ回路１０の出力端子電圧Ｖ１０は、入力直流電圧Ｖｉを振幅とする矩形波電圧となる。ここで、ハイサイドスイッチ１１が閉状態であるオン時間が、スイッチング周期Ｔに占める割合をデューティ比Ｄ１とする。
【００３２】
次に、図２の（ｂ）に示すように、第１の昇圧回路２０の昇圧用スイッチ２２のドレイン電圧Ｖ２２は、昇圧用整流器２３の導通時電圧降下を無視すると、出力直流電圧Ｖｏ２を振幅とする矩形波電圧となる。第１の実施の形態の多出力電源回路においては、昇圧制御回路２５がスイッチ回路１０の降圧制御回路１３と同期しており、昇圧用スイッチ２２がスイッチ回路１０に同期して同じスイッチング周期Ｔで開閉動作される。
【００３３】
第１の実施の形態においては、スイッチ回路１０のハイサイドスイッチ１１が閉状態になって所定時間（Ｔｏｎ）経過後に、昇圧用スイッチ２２が開状態となり、出力直流電圧Ｖｏ２を所望の一定電圧に保つように、昇圧制御回路２５によって昇圧用スイッチ２２の閉状態となるタイミングが設定されるものとする。昇圧用スイッチ２２が閉状態であるオン時間が、スイッチング周期Ｔに占める割合をデューティ比Ｄ２とする。
【００３４】
スイッチング周期Ｔ内において、ハイサイドスイッチ１１と昇圧用スイッチ２２ともに閉状態である時間Ｔｏｎでは、インダクタ２１には入力直流電圧Ｖｉが印加される。この時、図２の（ｃ）に示すようにインダクタ２１の電流は増加する。次に、ハイサイドスイッチ１１が閉状態で昇圧用スイッチ２２が開状態である時間Ｔ１では、インダクタ２１には入出力電圧差（Ｖｉ−Ｖｏ２）が印加される。この時インダクタ２１の電流は、Ｖｉ＞Ｖｏ２であれば増加、Ｖｉ＝Ｖｏ２であれば一定、Ｖｉ＜Ｖｏ２であれば減少する。次にハイサイドスイッチ１１と昇圧用スイッチ２２ともに開状態である時間Ｔｏｆｆでは、インダクタ２１には出力直流電圧Ｖｏ２が逆向きに印加される。この時インダクタ２１の電流は減少する。また、ハイサイドスイッチ１１が開状態で昇圧用スイッチ２２が閉状態である時間Ｔ２では、インダクタ２１は短絡されて印加電圧は０であり、インダクタ２１の電流は一定値を保つ。このようなインダクタ２１を流れる電流の増減は、インダクタ２１における磁束の増減に対応しており、１スイッチング周期内において電流の増減、即ち磁束の増減が均衡する条件式は次の式（３）のようになる。
【００３５】
Ｖｉ×Ｔｏｎ＋（Ｖｉ−Ｖｏ２）×Ｔ１＝Ｖｏ２×Ｔｏｆｆ ・・・（３）
【００３６】
第１の実施の形態において、各時間Ｔ、Ｔ１、Ｔｏｎ、及びＴｏｆｆは、式（４）及び式（５）の関係を有している。
【００３７】
Ｔｏｎ＋Ｔ１＝Ｄ１×Ｔ ・・・（４）
Ｔｏｆｆ＋Ｔ１＝（１−Ｄ２）×Ｔ ・・・（５）
【００３８】
したがって、次のような入出力関係式が得られる。
【００３９】
Ｖｏ２＝Ｖｉ×Ｄ１／（１−Ｄ２） ・・・（６）
【００４０】
上記式（６）の入出力関係式から分かるように、デューティ比Ｄ１及びＤ２を大きくすると出力直流電圧Ｖｏ２は大きくなり、逆に小さくすると出力直流電圧Ｖｏ２は小さくなる。降圧制御回路１３はデューティ比Ｄ１を固定とし、昇圧制御回路２５は入出力条件の変動に対して、デューティ比Ｄ２を調整することにより、第１の昇圧回路２０は出力直流電圧Ｖｏ２を所望の一定電圧に等しくなるよう動作する。
【００４１】
同様に、第２の昇圧回路３０の出力直流電圧Ｖｏ３は、昇圧制御回路３５が昇圧用スイッチ３２を開閉動作させるデューティ比をＤ３とすると、次の式（７）のような入出力関係式が得られる。
【００４２】
Ｖｏ３＝Ｖｉ×Ｄ１／（１−Ｄ３） ・・・（７）
【００４３】
したがって、デューティ比Ｄ１及びＤ３を大きくすると出力直流電圧Ｖｏ３は大きくなり、逆に小さくすると出力直流電圧Ｖｏ３は小さくなる。昇圧制御回路３５は入出力条件の変動に対して、デューティ比Ｄ３を調整することにより、第２の昇圧回路３０は出力直流電圧Ｖｏ３を所望の一定電圧に等しくなるように調整する。
【００４４】
第１の実施の形態においては、２つの出力（Ｖｏ２、Ｖｏ３）の場合を説明したが、第１の昇圧回路２０や第２の昇圧回路３０と同様の構成のものを追加することにより出力数を増加することが可能であり、動作原理上出力はいくつであっても構わない。
【００４５】
以上のように、本発明に係る第１の実施の形態の多出力電源回路では、図６に示した従来の構成に比べてインダクタとコンデンサが１つずつ不要となり、尚且つ複数の昇降圧出力を制御することが可能な構成である。また、第１の実施の形態の多出力電源回路ではスイッチ回路に昇圧回路を直接接続する構成であるため、高い電力変換効率を得ることができる。
【００４６】
尚、第１の実施の形態の多出力電源回路においては、昇圧制御回路２５が昇圧用スイッチ２２のデューティ比Ｄ２を調整し、昇圧制御回路３５が昇圧用スイッチ３２のデューティ比Ｄ３を調整することによって、出力直流電圧Ｖｏ２及びＶｏ３のそれぞれを制御する構成である。しかし、出力直流電圧は入力直流電圧Ｖｉとデューティ比Ｄ１によって制限されている。例えば、昇圧制御回路２５がデューティ比Ｄ２をゼロにしても、上記の入出力関係式から出力直流電圧は、Ｖｏ２＝Ｖｉ×Ｄ１となり、これが出力直流電圧Ｖｏ２の下限値となる。出力直流電圧Ｖｏ３も同様である。即ち、降圧制御回路１３では、入力直流電圧Ｖｉが最大値Ｖｉｍａｘの時に、Ｖｉｍａｘ×Ｄ１が所望の出力直流電圧の内の最小値以下となるようにデューティ比Ｄ１を設定する必要がある。
【００４７】
また、第１の実施の形態では、スイッチ回路１０のハイサイドスイッチ１１が閉状態になって所定時間（Ｔｏｎ）経過後に、昇圧用スイッチ２２及び３２が開状態となり、昇圧制御回路２５及び３５によって出力直流電圧Ｖｏ２及びＶｏ３を所望の一定電圧に保つように、閉状態となるタイミングが設定されるものとした。図３はその昇圧制御回路２５及びスイッチ回路１０における降圧制御回路１３の具体的な回路例を示す図である。
【００４８】
図３において、スイッチ回路１０の降圧制御回路１３は、所定のパルス幅のパルス電圧を出力するパルス発生回路１３０と、そのパルス電圧を電力増幅し、ハイサイドスイッチ１１のゲートとローサイドスイッチ１２のゲートのそれぞれに出力する駆動回路１３１とから構成される。パルス発生回路１３０からのパルス電圧は、昇圧制御回路２５のＮチャンネルのＦＥＴ２５０のゲートに入力される。即ち、ＦＥＴ２５０はハイサイドスイッチ１１が開状態の時に閉状態となるスイッチであり、ＦＥＴ２５０と並列に接続されたコンデンサ２５１は、ハイサイドスイッチ１１が開状態の時にはゼロ電圧に放電され、ハイサイドスイッチ１１が閉状態の時には電流源２５２によって定電流充電される。コンデンサ２５１の電圧は、比較器２５３によって基準電圧源２５４の基準電圧と比較される。ハイサイドスイッチ１１が閉状態になると、コンデンサ２５１は定電流充電されて電圧が上昇し、電圧源２５４の基準電圧を越えると、比較器２５３の出力はＨレベルの状態に反転する。比較器２５３の出力はＲＳラッチ２５５のセット端子に接続され、比較器２５３の出力がＨレベル状態になると、昇圧用スイッチ２２のゲートに接続されたＲＳラッチ２５５の出力もＨレベル状態となり、昇圧用スイッチ２２を閉状態とする。
【００４９】
一方、出力直流電圧Ｖｏ２は誤差増幅器２５６によって電圧源２５７の基準電圧との誤差が比較増幅される。誤差増幅器２５６から出力される誤差電圧は、比較器２５８によってコンデンサ２５９の電圧と比較される。コンデンサ２５９は電流源２６０によって定電流充電されるが、ＲＳラッチ２５５の反転出力によって開閉されるＮチャンネルのＦＥＴ２６１によってゼロ電圧に放電される。比較器２５８の出力はＲＳラッチ２５５のリセット端子に接続される。即ち、昇圧用スイッチ２２が閉状態になると同時にＦＥＴ２６１が開状態となり、コンデンサ２５９はゼロ電圧から定電流充電され、その電圧が誤差電圧に至ると、比較器２５８の出力がＨレベル状態となってＲＳラッチ２５５はリセットされる。ＲＳラッチ２５５がリセットされると、昇圧用スイッチ２２は開状態となるとともに、ＦＥＴ２６１が閉状態となってコンデンサ２５９をゼロ電圧に放電する。
【００５０】
以上のように、昇圧用スイッチ２２の閉状態は、スイッチ回路１０のハイサイドスイッチ１１が閉状態となって、コンデンサ２５１の電圧が電圧源２５４の基準電圧を越えるまでの所定時間後から、コンデンサ２５９の電圧が誤差電圧に至るまでの期間となる。出力直流電圧Ｖｏ２が所望値より高くなると誤差電圧は低下して、昇圧用スイッチ２２が閉状態であるオン時間は短くなり、出力直流電圧Ｖｏ２を低下させ、逆に出力直流電圧Ｖｏ２が所望値より低くなると誤差電圧は上昇して、昇圧用スイッチ２２のオン時間は長くなり、出力直流電圧Ｖｏ２を上昇させる。このようにして出力直流電圧Ｖｏ２は所望値に一定となるよう制御される。
【００５１】
尚、本発明は第１の実施の形態において図３を用いて説明した制御方法に限定されるものではない。例えば、スイッチ回路１０のハイサイドスイッチ１１と昇圧用スイッチ２２を同時に閉状態となるよう制御してもよい。この制御の場合、図３においては、パルス発生回路１３０からのパルス電圧の立ち下がりエッジでワンショットパルスを生成し、そのワンショットパルスをＲＳラッチ２５５のセット端子に入力するよう構成すればよい。このようにパルス電圧の立ち下がりエッジでＲＳラッチ２５５をセットすれば、ハイサイドスイッチ１１と昇圧用スイッチ２２が同時に閉状態となるよう構成することができる。逆にパルス電圧の立ち上がりエッジでＲＳラッチ２５５をセットすれば、ローサイドスイッチ１２と昇圧用スイッチ２２が同時に閉状態となるよう構成することができる。また、パルス電圧を反転してＦＥＴ２５０のゲートに入力することにより、ローサイドスイッチ１２が閉状態になった所定時間経過後に昇圧用スイッチ２２を閉状態とすることもできる。
【００５２】
《第２の実施の形態》
図４は、本発明に係る第２の実施の形態の多出力電源回路における主要部の構成を示す回路図である。図４において、図１に示した前述の第１の実施の形態の多出力電源回路における要素と同じ機能、構成を有するものには、同じ符号を付してその説明は第１の実施の形態の説明を適用する。第２の実施の形態において、第１の実施の形態の構成と異なる点は、スイッチ回路１０における降圧制御回路の構成であり、第１の実施の形態の降圧制御回路１３と区別するため降圧制御回路１３Ａとして説明する。
【００５３】
図４に示した降圧制御回路１３Ａにおける駆動回路１３１は、パルス電圧を電力増幅し、ハイサイドスイッチ１１のゲートとローサイドスイッチ１２のゲートのそれぞれに出力するよう構成した、図３に示した駆動回路１３１の構成と同じである。クロック信号発生器１３２は所定の周期を有するクロック信号をＲＳラッチ１３３へ出力する。ＲＳラッチ１３３は、クロック信号がリセット端子に入力されて、駆動回路１３１へ駆動信号を出力する。入力直流電圧Ｖｉは抵抗１３４と抵抗１３５によって分圧される。この電圧比をαとし、分圧電圧αＶｉは、ＰチャンネルのＦＥＴ１３６のゲートに入力される。ＦＥＴ１３６のドレインは接地されており、ソースは電流源１３７とＮチャンネルのＦＥＴ１３８のゲートに接続されている。ＦＥＴ１３６のソースには電流源１３７からの定電流が流入するよう構成されている。ＦＥＴ１３８のソースは抵抗１３９を介して接地され、ドレインはＰチャンネルのＦＥＴ１４０のドレインとゲートが接続される。ＦＥＴ１３８のソースの電位は、即ち抵抗１３９への印加電圧は、αＶｉと等しく、従ってＦＥＴ１３８を流れる電流は抵抗１３９の抵抗値をｒとすると、αＶｉ／ｒとなる。ＰチャンネルのＦＥＴ１４０とＰチャンネルのＦＥＴ１４１はカレントミラーを構成しており、そのミラー電流はＦＥＴ１４１のドレインに接続されたコンデンサ１４２への充電電流となる。コンデンサ１４２の電圧は比較器１４３によって電圧源１４４の基準電圧と比較され、比較器１４３の出力はＲＳラッチ１３３のセット端子に接続される。ＲＳラッチの反転出力はＮチャンネルのＦＥＴ１４５のゲート端子に接続され、ＦＥＴ１４５のドレインとソースはコンデンサ１４２の両端に接続される。
【００５４】
ＦＥＴ１３８のソースの電位、即ち抵抗１３９への印加電圧はαＶｉと等しく、ＦＥＴ１３８を流れる電流は抵抗１３９の抵抗値をｒとすると、αＶｉ／ｒとなる。したがって、この電流は、ＦＥＴ１４０とＦＥＴ１４１からなるカレントミラーによって、コンデンサ１４２への充電電流となる。一方、コンデンサ１４２は、駆動信号の反転信号によって開閉するＦＥＴ１４５によって、ハイサイドスイッチ１１が開状態であるオフ期間は短絡放電されている。クロック信号によってＲＳラッチ１３３がリセットされ、ハイサイドスイッチ１１が閉状態になると、ＦＥＴ１４５は開状態となり、コンデンサ１４２は電流αＶｉ／ｒによって充電される。コンデンサ１４２の電圧が上昇して電圧源１４４の基準電圧を越えると、比較器１４３の出力はＨレベルの状態に反転する。この結果、ＲＳラッチ１３３はセットされて駆動信号をＨレベルの状態とし、ハイサイドスイッチ１１が開状態へと移行する。このことにより、コンデンサ１４２のキャパシタンスをＣ、電圧源１４４の基準電圧をＥとすると、ハイサイドスイッチ１１が閉状態となるオン期間は、Ｃ・Ｅ・ｒ／（αＶｉ）となるので、デューティ比Ｄ１も入力直流電圧Ｖｉに反比例する。
【００５５】
第２の実施の形態では、前述の第１の実施の形態と同様に、降圧制御回路１３Ａがデューティ比Ｄ１を固定してハイサイドスイッチ１１及びローサイドスイッチ１２を開閉制御する構成で説明するが、Ｖｉ×Ｄ１を一定化するようにデューティ比Ｄ１を調整するよう構成してもよい。即ち、降圧制御回路１３Ａはデューティ比Ｄ１を入力直流電圧Ｖｉに反比例するように調整することにより、入力直流電圧Ｖｉの変動に対し、Ｖｉ×Ｄ１を所望する出力直流電圧の内の最小値以下の所定値に略安定化することができる。
【００５６】
《第３の実施の形態》
図５は、本発明に係る第３の実施の形態の多出力電源回路における主要部の構成を示す回路図である。図５において、図１に示した前述の第１の実施の形態の多出力電源回路における要素と同じ機能、構成を有するものには、同じ符号を付してその説明は第１の実施の形態の説明を適用する。第３の実施の形態において、第１の実施の形態の構成と異なる点は、スイッチ回路１０の出力端に第１の出力直流電圧Ｖｏ１を出力する平滑回路１４を接続した点と、第１の出力直流電圧Ｖｏ１を安定化するように降圧制御回路の機能を変更した点である。この変更に伴い、第１の実施の形態と区別するために、降圧制御回路１３Ｂとした。平滑回路１４は、インダクタ１５とコンデンサ１６とを有して構成されている。インダクタ１５の一端はスイッチ回路１０の出力端に接続されており、インダクタ１５の他端にはコンデンサ１６の一方の電極が接続されている。コンデンサ１６の他方の電極は接地されており、コンデンサ１６から第１の出力直流電圧Ｖｏ１が出力される。
【００５７】
以下、第３の実施の形態の多出力電源回路の動作について説明する。
まず、ハイサイドスイッチ１１とローサイドスイッチ１２が交互に開閉動作することにより、スイッチ回路１０の出力端子電圧Ｖ１０は、入力直流電圧Ｖｉを振幅とする矩形波電圧となる。この矩形波電圧が平滑回路１４によって平均化されて第１の出力直流電圧Ｖｏ１として出力される。ここで、ハイサイドスイッチ１１が閉状態であるオン時間が、スイッチング周期Ｔに占める割合をデューティ比Ｄ１とすると、第１の出力直流電圧Ｖｏ１は次式（８）のように表される。
【００５８】
Ｖｏ１＝Ｖｉ×Ｄ１ ・・・（８）
【００５９】
即ち、スイッチ回路１０と平滑回路１４は降圧回路を構成している。
【００６０】
次に、第１の昇圧回路２０を介して出力される第２の出力直流電圧Ｖｏ２が昇圧用スイッチ２２のデューティ比Ｄ２を用いて次式（９）のように表される。
【００６１】
Ｖｏ２＝Ｖｉ×Ｄ１／（１−Ｄ２） ・・・（９）
【００６２】
また、第２の昇圧回路３０を介して出力される第３の出力直流電圧Ｖｏ３が、昇圧用スイッチ３２のデューティ比Ｄ３を用いて次式（１０）のように表される。
【００６３】
Ｖｏ３＝Ｖｉ×Ｄ１／（１−Ｄ３） ・・・（１０）
【００６４】
したがって、第２の出力直流電圧Ｖｏ２及び第３の出力直流電圧Ｖｏ３については、前述の第１の実施の形態における出力直流電圧Ｖｏ２及びＶｏ３と同様である。ここで、Ｖｏ１＝Ｖｉ×Ｄ１より、出力直流電圧Ｖｏ２及びＶｏ３はそれぞれ次式（１１）及び（１２）のように表せる。
【００６５】
Ｖｏ２＝Ｖｏ１／（１−Ｄ２） ・・・（１１）
Ｖｏ３＝Ｖｏ１／（１−Ｄ３） ・・・（１２）
【００６６】
以上のように、本発明に係る第３の実施の形態の多出力電源回路では、１つの降圧出力と少なくとも１つの昇降圧出力を制御することが可能である。
【産業上の利用可能性】
【００６７】
本発明は、入力直流電圧に対し昇降圧制御が可能な出力を含む、複数の出力を有する電源回路において有用である。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る第１の実施の形態の多出力電源回路の構成を示す回路図
【図２】第１の実施の形態の多出力電源回路における各部分の動作波形図
【図３】第１の実施の形態の多出力電源回路の主要な構成部分の回路図
【図４】本発明に係る第２の実施の形態の多出力電源回路の構成を示す回路図
【図５】本発明に係る第３の実施の形態の多出力電源回路の構成を示す回路図
【図６】従来の多出力電源回路の構成を示す回路図
【符号の説明】
【００６９】
１ 入力直流電源
１０ スイッチ回路
１１ ハイサイドスイッチ
１２ ローサイドスイッチ
１３ 降圧制御回路
２０ 第１の昇圧回路
２１ インダクタ
２２ 昇圧用スイッチ
２３ 昇圧用整流器
２４ 平滑手段
２５ 昇圧制御回路
３０ 第２の昇圧回路
３１ インダクタ
３２ 昇圧用スイッチ
３３ 昇圧用整流器
３４ 平滑手段
３５ 昇圧制御回路
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された直流電圧に対し昇降圧制御が可能な出力を含む、複数の出力を有する多出力電源回路に関する。
【背景技術】
【０００２】
近年、入力直流電源から電力が供給され、各種電子回路に対して複数の電源電圧を出力する多出力電源回路において、入力された直流電圧が出力電圧に比べて大きい電圧から小さい電圧まで変動する場合であっても一定の出力電圧を出力する多出力電源回路が開発されている（例えば、特許文献１参照）。
【０００３】
図６は特許文献１に開示された従来の多出力電源回路の構成を示す回路図である。図６に示すように、入力直流電源１は電圧制限回路１００に直流電圧Ｖｉを出力しており、電圧制限回路１００はＰチャンネルの第１のＦＥＴ１０１、第１のダイオード１０２、第１のチョークコイル１０３、第１のコンデンサ１０４、及び第１の制御回路１０５により構成されている。第１のＦＥＴ１０１のソースは入力直流電源１に接続されており、第１のＦＥＴ１０１のドレインには第１のダイオード１０２のカソードが接続されている。第１のダイオード１０２のアノードは接地されている。第１のチョークコイル１０３の一端は、第１のＦＥＴ１０１のドレインと第１のダイオード１０２のカソードとの接続点に接続されており、第１のチョークコイル１０３の他端には第１のコンデンサ１０４の一方の電極が接続されている。第１のコンデンサ１０４の他方の電極は接地されている。第１の制御回路１０５は、第１のコンデンサ１０４の電圧Ｖ１を制限電圧Ｖｌｉｍに保つように、第１のＦＥＴ１０１のゲートにパルス電圧を印加して第１のＦＥＴ１０１をオンオフ制御する。電圧制限回路１００は、入力直流電圧Ｖｉが制限電圧Ｖｌｉｍ以下の場合に積極的に第１のＦＥＴ１０１を閉状態に保つように設定されている。
【０００４】
図６に示すように、電圧制限回路１００には、第１の昇圧回路２００と第２の昇圧回路３００が接続されている。第１の昇圧回路２００は、第２のチョークコイル２０１、第２のＦＥＴ２０２、第２のダイオード２０３、第２のコンデンサ２０４、及び第２の制御回路２０５で構成されている。第２の昇圧回路３００は、第３のチョークコイル３０１、第３のＦＥＴ３０２、第３のダイオード３０３、第３のコンデンサ３０４、及び第３の制御回路３０５で構成されている。
【０００５】
第１の昇圧回路２００において、第２のチョークコイル２０１の一端は第１のコンデンサ１０４に接続されており、第２のチョークコイル２０１の他端はＮチャンネルの第２のＦＥＴ２０２のドレインに接続されている。第２のＦＥＴ２０２のソースは接地されている。第２のチョークコイル２０１と第２のＦＥＴ２０２との接続点には第２のダイオード２０３のアノードが接続されている。第２のダイオード２０３のカソードには第２のコンデンサ２０４の一方の電極が接続されており、第２のコンデンサ２０４の他方の電極は接地されている。第２のコンデンサ２０４は出力直流電圧Ｖｏ２を出力する。第２の制御回路２０５は、出力直流電圧Ｖｏ２を所望の電圧に保つよう、第２のＦＥＴ２０２のゲートにパルス電圧を印加して第２のＦＥＴ２０２をオンオフ制御する。
【０００６】
第２の昇圧回路３００は、第１の昇圧回路２００と並列に接続され、第１の昇圧回路２００と同様に構成されている。第２の昇圧回路３００は、電圧制限回路１００の出力Ｖ１が入力されて、第３のコンデンサ３０４から出力直流電圧Ｖｏ３を出力する。第３の制御回路３０５は、出力直流電圧Ｖｏ３を所望の電圧に保つよう、第３のＦＥＴ３０２のゲートにパルス電圧を印加して第３のＦＥＴ３０２をオンオフ制御する。
【０００７】
図６に示した従来の多出力電源回路の動作について次に説明する。入力直流電圧Ｖｉが制限電圧Ｖｌｉｍより大きい場合、第１のＦＥＴ１０１は制御回路１０５からゲートに供給される駆動信号によりオンオフされる。この第１のＦＥＴ１０１のオンオフ動作により、第１のＦＥＴ１０１のドレインには第１のＦＥＴ１０１のオンオフ時間に応じたパルス幅を持つ、振幅が略Ｖｉの矩形波電圧が発生する。この矩形波電圧は、第１のチョークコイル１０３と第１のコンデンサ１０４で構成されるローパスフィルタで平滑され、第１のコンデンサ１０４には大きさが前記矩形波電圧の平均値に等しい直流電圧が発生する。ここで、デューティ比Ｄ１を第１のＦＥＴ１０１の閉状態の時間が第１のＦＥＴ１０１への駆動信号の繰り返し周期に占める割合とすると、第１のコンデンサ１０４に現れる直流電圧Ｖ１は次式（１）のような関係となる。
【０００８】
Ｖ１＝Ｖｉ×Ｄ１ ・・・（１）
【０００９】
すなわち、デューティ比Ｄ１を大きくすると電圧Ｖ１は大きくなり、逆にデューティ比Ｄ１を小さくすると電圧Ｖ１は小さくなる。第１の制御回路１０５は入力直流電圧Ｖｉの変動や負荷の変動に対して、デューティ比Ｄ１を調整し、電圧Ｖ１が予め設定した制限電圧Ｖｌｉｍに等しくなるように動作する。
【００１０】
次に、入力直流電圧Ｖｉが制限電圧Ｖｌｉｍ以下の場合には、デューティ比Ｄ１は１００％となり、第１のＦＥＴ１０１は常に閉状態となって、第１のコンデンサ１０４には入力直流電圧Ｖｉとほぼ等しい電圧が現れる。
電圧制限回路１００の出力電圧Ｖ１は第１の昇圧回路２００の入力電圧となる。第１の昇圧回路２００では、第２のＦＥＴ２０２が第２の制御回路２０５からの駆動信号によってオンオフ動作される。第２のＦＥＴ２０２が閉状態の期間には第２のチョークコイル２０１には入力直流電圧Ｖｉが印加される。第２のＦＥＴ２０２が開状態の期間には第２のチョークコイル２０１の逆起電力によって第２のダイオード２０３が導通し、第２のコンデンサ２０４を充電する。ここで、デューティ比Ｄ２は第２のＦＥＴ２０２が閉状態である時間が第２のＦＥＴ２０２への駆動信号の繰り返し周期に占める割合とすると、第２のコンデンサ２０４に現れる出力直流電圧Ｖｏ２は次式（２）のような関係となる。
【００１１】
Ｖｏ２＝Ｖ１／（１−Ｄ２） ・・・（２）
【００１２】
すなわち、出力直流電圧Ｖｏ２は、第１のコンデンサ１０４の電圧Ｖ１より大きく、デューティ比Ｄ２を大きくすると出力直流電圧Ｖｏ２は大きくなり、逆にデューティ比Ｄ２を小さくすると出力直流電圧Ｖｏ２は小さくなる。第２の制御回路２０５は入出力条件の変動に対して、デューティ比Ｄ２を調整し、第１の昇圧回路２００は出力直流電圧Ｖｏ２を所望の電圧になるように動作する。
同様に、第２の昇圧回路３００は、第３の制御回路３０５が第３のＦＥＴ３０２をオンオフ動作して、そのデューティ比Ｄ３を調整することにより、出力直流電圧Ｖｏ３が所望の電圧になるように動作する。
【特許文献１】特開平８−２０５５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
多出力電源回路は各種電子機器の内蔵電源として用いられており、小型化及び高効率化はこの分野において重要な課題である。前述の従来の多出力電源回路の構成においては、入力直流電圧Ｖｉが入力されてこの入力直流電圧Ｖｉ以下の直流電圧Ｖ１を出力する電圧制限回路１００は降圧回路であり、この降圧回路と昇圧回路とを直列接続して構成されている。このため、従来の多出力電源回路は部品点数が多く小型化の課題を達成しがたい構成であり、且つ高い電力変換効率で入力直流電圧Ｖｉを所望の電圧に生成することができないという問題を有していた。
【００１４】
本発明は、上記の従来における問題を解決して、部品点数の少ない簡易な構成で入力直流電圧に対し所望の昇降圧制御が可能であり、高い電力変換効率を有して一定の出力を生成することができる多出力電源回路の提供を目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明に係る第１の観点の多出力電源回路は、入力直流電源に並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互にオンオフ動作する降圧制御回路と、を有するスイッチ回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される複数の昇圧回路、を具備する。
このように構成された本発明に係る第１の観点の多出力電源回路は、部品点数の少ない簡易な構成で入力直流電圧に対し所望の昇降圧制御が可能であり、高い電力変換効率を有して一定の出力を生成することができる。
【００１６】
本発明に係る第２の観点の多出力電源回路は、前記第１の観点において前記昇圧回路が、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチのオンオフ動作を制御する昇圧制御回路と、を有するよう構成されている。このように構成された本発明に係る第２の観点の多出力電源回路は、簡単な構成で入力直流電圧に対し確実な昇降圧制御が可能である。
【００１７】
本発明に係る第３の観点の多出力電源回路において、前記第１の観点の前記降圧制御回路と前記昇圧制御回路は、同じスイッチング周波数で前記ハイサイドスイッチ、前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成されている。このように構成された本発明に係る第３の観点の多出力電源回路は、簡易な構成で所望の昇降圧制御が可能であり、一定の出力を確実に生成することができる。
【００１８】
本発明に係る第４の観点の多出力電源回路は、前記第１の観点において前記降圧制御回路が、前記ハイサイドスイッチのスイッチング周期に対するオン時間の割合を、前記入力直流電源の出力する入力電圧に対する、前記複数の昇圧回路の出力する出力直流電圧のうちの最小値の割合以下に設定するよう構成されている。このように構成された本発明に係る第４の観点の多出力電源回路は、簡易な構成で所望の昇降圧制御が可能である。
【００１９】
本発明に係る第５の観点の多出力電源回路は、入力直流電源と並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互にオンオフ動作する降圧制御回路と、を有するスイッチ回路、
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続され、第１の出力直流電圧を出力する平滑回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される少なくとも１つの昇圧回路、を具備する。
このように構成された本発明に係る第５の観点の多出力電源回路は、簡易な構成で所望の降圧制御と昇降圧制御が可能であり、所望の複数の一定出力を生成することができる。
【００２０】
本発明に係る第６の観点の多出力電源回路においては、前記第５の観点の前記昇圧回路が、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された前記昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチのオンオフ動作を制御する昇圧制御回路と、を有するよう構成されている。このように構成された本発明に係る第６の観点の多出力電源回路は、簡易な構成で所望の昇降圧制御が可能である。
【００２１】
本発明に係る第７の観点の多出力電源回路においては、前記第５の観点の前記平滑回路が、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、前記インダクタの他端が接続されたコンデンサとにより構成されており、前記コンデンサの両端から前記第１の出力直流電圧が出力されるよう構成されている。このように構成された本発明に係る第７の観点の多出力電源回路は、簡易な構成で所望の降圧制御が可能である。
【００２２】
本発明に係る第８の観点の多出力電源回路においては、前記第５の観点の前記降圧制御回路が、前記第１の出力直流電圧を制御するように前記ハイサイドスイッチと前記ローサイドスイッチのオンオフ動作を制御するよう構成されている。このように構成された本発明に係る第８の観点の多出力電源回路は、簡単な構成で入力直流電圧に対し所望の昇降圧制御が可能である。
【００２３】
本発明に係る第９の観点の多出力電源回路においては、前記第６の観点の前記降圧制御回路と前記昇圧制御回路が、同じスイッチング周波数で前記ハイサイドスイッチと前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成されている。このように構成された本発明に係る第９の観点の多出力電源回路は、簡単な構成で入力直流電圧に対し所望の昇降圧制御が可能である。
【発明の効果】
【００２４】
本発明の多出力電源回路によれば、少ない部品点数で、入力直流電圧に対し昇降圧制御が可能な所望の出力を複数得ることができる。
また、本発明の多出力電源回路によれば、入力直流電圧に対して降圧制御が可能な所望の出力と、少なくとも一つの昇降圧制御が可能な所望の出力を得ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の多出力電源回路に係る好適な実施の形態を添付の図面を参照しつつ説明する。
【００２６】
《第１の実施の形態》
図１は、本発明に係る第１の実施の形態の多出力電源回路の構成を示す回路図である。
図１に示すように、第１の実施の形態の多出力電源回路は、入力直流電圧Ｖｉを出力する入力直流電源１が接続されたスイッチ回路１０と、２つの出力を生成する昇圧回路２０，３０とにより構成されている。
【００２７】
スイッチ回路１０は、ハイサイドスイッチ１１とローサイドスイッチ１２と降圧制御回路１３とにより構成されている。ハイサイドスイッチ１１はＰチャンネルのＦＥＴで構成されており、ソースが入力直流電源１に接続されている。ローサイドスイッチ１２はＮチャンネルのＦＥＴで構成されており、ドレインがハイサイドスイッチ１１のドレインに接続されており、ソースが接地されている。降圧制御回路１３は、ハイサイドスイッチ１１とローサイドスイッチ１２の各ゲートにパルス電圧を印加して、ハイサイドスイッチ１１とローサイドスイッチ１２を所定のスイッチング周期Ｔとパルス幅で交互にオンオフ制御する。ハイサイドスイッチ１１とローサイドスイッチ１２との接続点がスイッチ回路１０の出力端である。
【００２８】
第１の昇圧回路２０において、インダクタ２１の一端はスイッチ回路１０の出力端に接続される。昇圧用スイッチ２２はＮチャンネルのＦＥＴで構成されており、ドレインがインダクタ２１の他端に接続され、ソースが接地されている。昇圧用整流器２３はアノードがインダクタ２１と昇圧用スイッチ２２との接続点に接続される。平滑手段２４はコンデンサで構成され、その一方の電極は昇圧用整流器２３のカソードに接続されており、他方の電極は接地されている。出力直流電圧Ｖｏ２は平滑手段２４から出力される。昇圧制御回路２５は、出力直流電圧Ｖｏ２を所望の一定電圧に保つように、昇圧用スイッチ２２のゲートにパルス電圧を印加して昇圧用スイッチ２２をオンオフ制御する。以上のように、第１の昇圧回路２０は、インダクタ２１、昇圧用スイッチ２２、昇圧用整流器２３、平滑手段２４、及び昇圧制御回路２５を具備して構成されている。
【００２９】
第２の昇圧回路３０は、第１の昇圧回路２０と同様に、インダクタ３１、昇圧用スイッチ３２、昇圧用整流器３３、平滑手段３４、及び昇圧制御回路３５を具備して構成されている。第２の昇圧回路３０は、第１の昇圧回路２０と並列に接続されており、スイッチ回路１０の出力が入力されて平滑手段３４から出力直流電圧Ｖｏ３を出力する。
【００３０】
図２は第１の実施の形態の多出力電源回路における各部の動作波形図である。図２において、（ａ）はスイッチ回路１０の出力端子電圧Ｖ１０、（ｂ）は昇圧用スイッチ２２のドレイン電圧Ｖ２２、（ｃ）はインダクタ２１の電流Ｉ２１、（ｄ）は昇圧用スイッチ３２のドレイン電圧Ｖ３２、（ｅ）はインダクタ３１の電流Ｉ３１を示す。
【００３１】
まず、図２の（ａ）に示すように、ハイサイドスイッチ１１とローサイドスイッチ１２が交互にオンオフ動作することにより、スイッチ回路１０の出力端子電圧Ｖ１０は、入力直流電圧Ｖｉを振幅とする矩形波電圧となる。ここで、ハイサイドスイッチ１１が閉状態であるオン時間が、スイッチング周期Ｔに占める割合をデューティ比Ｄ１とする。
【００３２】
次に、図２の（ｂ）に示すように、第１の昇圧回路２０の昇圧用スイッチ２２のドレイン電圧Ｖ２２は、昇圧用整流器２３の導通時電圧降下を無視すると、出力直流電圧Ｖｏ２を振幅とする矩形波電圧となる。第１の実施の形態の多出力電源回路においては、昇圧制御回路２５がスイッチ回路１０の降圧制御回路１３と同期しており、昇圧用スイッチ２２がスイッチ回路１０に同期して同じスイッチング周期Ｔでオンオフ動作される。
【００３３】
第１の実施の形態においては、スイッチ回路１０のハイサイドスイッチ１１が閉状態になって所定時間（Ｔｏｎ）経過後に、昇圧用スイッチ２２が開状態となり、出力直流電圧Ｖｏ２を所望の一定電圧に保つように、昇圧制御回路２５によって昇圧用スイッチ２２の閉状態となるタイミングが設定されるものとする。昇圧用スイッチ２２が閉状態であるオン時間が、スイッチング周期Ｔに占める割合をデューティ比Ｄ２とする。
【００３４】
スイッチング周期Ｔ内において、ハイサイドスイッチ１１と昇圧用スイッチ２２ともに閉状態である時間Ｔｏｎでは、インダクタ２１には入力直流電圧Ｖｉが印加される。この時、図２の（ｃ）に示すようにインダクタ２１の電流は増加する。次に、ハイサイドスイッチ１１が閉状態で昇圧用スイッチ２２が開状態である時間Ｔ１では、インダクタ２１には入出力電圧差（Ｖｉ−Ｖｏ２）が印加される。この時インダクタ２１の電流は、Ｖｉ＞Ｖｏ２であれば増加、Ｖｉ＝Ｖｏ２であれば一定、Ｖｉ＜Ｖｏ２であれば減少する。次にハイサイドスイッチ１１と昇圧用スイッチ２２ともに開状態である時間Ｔｏｆｆでは、インダクタ２１には出力直流電圧Ｖｏ２が逆向きに印加される。この時インダクタ２１の電流は減少する。また、ハイサイドスイッチ１１が開状態で昇圧用スイッチ２２が閉状態である時間Ｔ２では、インダクタ２１は短絡されて印加電圧は０であり、インダクタ２１の電流は一定値を保つ。このようなインダクタ２１を流れる電流の増減は、インダクタ２１における磁束の増減に対応しており、１スイッチング周期内において電流の増減、即ち磁束の増減が均衡する条件式は次の式（３）のようになる。
【００３５】
Ｖｉ×Ｔｏｎ＋（Ｖｉ−Ｖｏ２）×Ｔ１＝Ｖｏ２×Ｔｏｆｆ ・・・（３）
【００３６】
第１の実施の形態において、各時間Ｔ、Ｔ１、Ｔｏｎ、及びＴｏｆｆは、式（４）及び式（５）の関係を有している。
【００３７】
Ｔｏｎ＋Ｔ１＝Ｄ１×Ｔ ・・・（４）
Ｔｏｆｆ＋Ｔ１＝（１−Ｄ２）×Ｔ ・・・（５）
【００３８】
したがって、次のような入出力関係式が得られる。
【００３９】
Ｖｏ２＝Ｖｉ×Ｄ１／（１−Ｄ２） ・・・（６）
【００４０】
上記式（６）の入出力関係式から分かるように、デューティ比Ｄ１及びＤ２を大きくすると出力直流電圧Ｖｏ２は大きくなり、逆に小さくすると出力直流電圧Ｖｏ２は小さくなる。降圧制御回路１３はデューティ比Ｄ１を固定とし、昇圧制御回路２５は入出力条件の変動に対して、デューティ比Ｄ２を調整することにより、第１の昇圧回路２０は出力直流電圧Ｖｏ２を所望の一定電圧に等しくなるよう動作する。
【００４１】
同様に、第２の昇圧回路３０の出力直流電圧Ｖｏ３は、昇圧制御回路３５が昇圧用スイッチ３２をオンオフ動作させるデューティ比をＤ３とすると、次の式（７）のような入出力関係式が得られる。
【００４２】
Ｖｏ３＝Ｖｉ×Ｄ１／（１−Ｄ３） ・・・（７）
【００４３】
したがって、デューティ比Ｄ１及びＤ３を大きくすると出力直流電圧Ｖｏ３は大きくなり、逆に小さくすると出力直流電圧Ｖｏ３は小さくなる。昇圧制御回路３５は入出力条件の変動に対して、デューティ比Ｄ３を調整することにより、第２の昇圧回路３０は出力直流電圧Ｖｏ３を所望の一定電圧に等しくなるように調整する。
【００４４】
第１の実施の形態においては、２つの出力（Ｖｏ２、Ｖｏ３）の場合を説明したが、第１の昇圧回路２０や第２の昇圧回路３０と同様の構成のものを追加することにより出力数を増加することが可能であり、動作原理上出力はいくつであっても構わない。
【００４５】
以上のように、本発明に係る第１の実施の形態の多出力電源回路では、図６に示した従来の構成に比べてインダクタとコンデンサが１つずつ不要となり、尚且つ複数の昇降圧出力を制御することが可能な構成である。また、第１の実施の形態の多出力電源回路ではスイッチ回路に昇圧回路を直接接続する構成であるため、高い電力変換効率を得ることができる。
【００４６】
尚、第１の実施の形態の多出力電源回路においては、昇圧制御回路２５が昇圧用スイッチ２２のデューティ比Ｄ２を調整し、昇圧制御回路３５が昇圧用スイッチ３２のデューティ比Ｄ３を調整することによって、出力直流電圧Ｖｏ２及びＶｏ３のそれぞれを制御する構成である。しかし、出力直流電圧は入力直流電圧Ｖｉとデューティ比Ｄ１によって制限されている。例えば、昇圧制御回路２５がデューティ比Ｄ２をゼロにしても、上記の入出力関係式から出力直流電圧は、Ｖｏ２＝Ｖｉ×Ｄ１となり、これが出力直流電圧Ｖｏ２の下限値となる。出力直流電圧Ｖｏ３も同様である。即ち、降圧制御回路１３では、入力直流電圧Ｖｉが最大値Ｖｉｍａｘの時に、Ｖｉｍａｘ×Ｄ１が所望の出力直流電圧の内の最小値以下となるようにデューティ比Ｄ１を設定する必要がある。
【００４７】
また、第１の実施の形態では、スイッチ回路１０のハイサイドスイッチ１１が閉状態になって所定時間（Ｔｏｎ）経過後に、昇圧用スイッチ２２及び３２が開状態となり、昇圧制御回路２５及び３５によって出力直流電圧Ｖｏ２及びＶｏ３を所望の一定電圧に保つように、閉状態となるタイミングが設定されるものとした。図３はその昇圧制御回路２５及びスイッチ回路１０における降圧制御回路１３の具体的な回路例を示す図である。
【００４８】
図３において、スイッチ回路１０の降圧制御回路１３は、所定のパルス幅のパルス電圧を出力するパルス発生回路１３０と、そのパルス電圧を電力増幅し、ハイサイドスイッチ１１のゲートとローサイドスイッチ１２のゲートのそれぞれに出力する駆動回路１３１とから構成される。パルス発生回路１３０からのパルス電圧は、昇圧制御回路２５のＮチャンネルのＦＥＴ２５０のゲートに入力される。即ち、ＦＥＴ２５０はハイサイドスイッチ１１が開状態の時に閉状態となるスイッチであり、ＦＥＴ２５０と並列に接続されたコンデンサ２５１は、ハイサイドスイッチ１１が開状態の時にはゼロ電圧に放電され、ハイサイドスイッチ１１が閉状態の時には電流源２５２によって定電流充電される。コンデンサ２５１の電圧は、比較器２５３によって基準電圧源２５４の基準電圧と比較される。ハイサイドスイッチ１１が閉状態になると、コンデンサ２５１は定電流充電されて電圧が上昇し、電圧源２５４の基準電圧を越えると、比較器２５３の出力はＨレベルの状態に反転する。比較器２５３の出力はＲＳラッチ２５５のセット端子に接続され、比較器２５３の出力がＨレベル状態になると、昇圧用スイッチ２２のゲートに接続されたＲＳラッチ２５５の出力もＨレベル状態となり、昇圧用スイッチ２２を閉状態とする。
【００４９】
一方、出力直流電圧Ｖｏ２は誤差増幅器２５６によって電圧源２５７の基準電圧との誤差が比較増幅される。誤差増幅器２５６から出力される誤差電圧は、比較器２５８によってコンデンサ２５９の電圧と比較される。コンデンサ２５９は電流源２６０によって定電流充電されるが、ＲＳラッチ２５５の反転出力によってオンオフされるＮチャンネルのＦＥＴ２６１によってゼロ電圧に放電される。比較器２５８の出力はＲＳラッチ２５５のリセット端子に接続される。即ち、昇圧用スイッチ２２が閉状態になると同時にＦＥＴ２６１が開状態となり、コンデンサ２５９はゼロ電圧から定電流充電され、その電圧が誤差電圧に至ると、比較器２５８の出力がＨレベル状態となってＲＳラッチ２５５はリセットされる。ＲＳラッチ２５５がリセットされると、昇圧用スイッチ２２は開状態となるとともに、ＦＥＴ２６１が閉状態となってコンデンサ２５９をゼロ電圧に放電する。
【００５０】
以上のように、昇圧用スイッチ２２の閉状態は、スイッチ回路１０のハイサイドスイッチ１１が閉状態となって、コンデンサ２５１の電圧が電圧源２５４の基準電圧を越えるまでの所定時間後から、コンデンサ２５９の電圧が誤差電圧に至るまでの期間となる。出力直流電圧Ｖｏ２が所望値より高くなると誤差電圧は低下して、昇圧用スイッチ２２が閉状態であるオン時間は短くなり、出力直流電圧Ｖｏ２を低下させ、逆に出力直流電圧Ｖｏ２が所望値より低くなると誤差電圧は上昇して、昇圧用スイッチ２２のオン時間は長くなり、出力直流電圧Ｖｏ２を上昇させる。このようにして出力直流電圧Ｖｏ２は所望値に一定となるよう制御される。
【００５１】
尚、本発明は第１の実施の形態において図３を用いて説明した制御方法に限定されるものではない。例えば、スイッチ回路１０のハイサイドスイッチ１１と昇圧用スイッチ２２を同時に閉状態となるよう制御してもよい。この制御の場合、図３においては、パルス発生回路１３０からのパルス電圧の立ち下がりエッジでワンショットパルスを生成し、そのワンショットパルスをＲＳラッチ２５５のセット端子に入力するよう構成すればよい。このようにパルス電圧の立ち下がりエッジでＲＳラッチ２５５をセットすれば、ハイサイドスイッチ１１と昇圧用スイッチ２２が同時に閉状態となるよう構成することができる。逆にパルス電圧の立ち上がりエッジでＲＳラッチ２５５をセットすれば、ローサイドスイッチ１２と昇圧用スイッチ２２が同時に閉状態となるよう構成することができる。また、パルス電圧を反転してＦＥＴ２５０のゲートに入力することにより、ローサイドスイッチ１２が閉状態になった所定時間経過後に昇圧用スイッチ２２を閉状態とすることもできる。
【００５２】
《第２の実施の形態》
図４は、本発明に係る第２の実施の形態の多出力電源回路における主要部の構成を示す回路図である。図４において、図１に示した前述の第１の実施の形態の多出力電源回路における要素と同じ機能、構成を有するものには、同じ符号を付してその説明は第１の実施の形態の説明を適用する。第２の実施の形態において、第１の実施の形態の構成と異なる点は、スイッチ回路１０における降圧制御回路の構成であり、第１の実施の形態の降圧制御回路１３と区別するため降圧制御回路１３Ａとして説明する。
【００５３】
図４に示した降圧制御回路１３Ａにおける駆動回路１３１は、パルス電圧を電力増幅し、ハイサイドスイッチ１１のゲートとローサイドスイッチ１２のゲートのそれぞれに出力するよう構成した、図３に示した駆動回路１３１の構成と同じである。クロック信号発生器１３２は所定の周期を有するクロック信号をＲＳラッチ１３３へ出力する。ＲＳラッチ１３３は、クロック信号がリセット端子に入力されて、駆動回路１３１へ駆動信号を出力する。入力直流電圧Ｖｉは抵抗１３４と抵抗１３５によって分圧される。この電圧比をαとし、分圧電圧αＶｉは、ＰチャンネルのＦＥＴ１３６のゲートに入力される。ＦＥＴ１３６のドレインは接地されており、ソースは電流源１３７とＮチャンネルのＦＥＴ１３８のゲートに接続されている。ＦＥＴ１３６のソースには電流源１３７からの定電流が流入するよう構成されている。ＦＥＴ１３８のソースは抵抗１３９を介して接地され、ドレインはＰチャンネルのＦＥＴ１４０のドレインとゲートが接続される。ＦＥＴ１３８のソースの電位は、即ち抵抗１３９への印加電圧は、αＶｉと等しく、従ってＦＥＴ１３８を流れる電流は抵抗１３９の抵抗値をｒとすると、αＶｉ／ｒとなる。ＰチャンネルのＦＥＴ１４０とＰチャンネルのＦＥＴ１４１はカレントミラーを構成しており、そのミラー電流はＦＥＴ１４１のドレインに接続されたコンデンサ１４２への充電電流となる。コンデンサ１４２の電圧は比較器１４３によって電圧源１４４の基準電圧と比較され、比較器１４３の出力はＲＳラッチ１３３のセット端子に接続される。ＲＳラッチの反転出力はＮチャンネルのＦＥＴ１４５のゲート端子に接続され、ＦＥＴ１４５のドレインとソースはコンデンサ１４２の両端に接続される。
【００５４】
ＦＥＴ１３８のソースの電位、即ち抵抗１３９への印加電圧はαＶｉと等しく、ＦＥＴ１３８を流れる電流は抵抗１３９の抵抗値をｒとすると、αＶｉ／ｒとなる。したがって、この電流は、ＦＥＴ１４０とＦＥＴ１４１からなるカレントミラーによって、コンデンサ１４２への充電電流となる。一方、コンデンサ１４２は、駆動信号の反転信号によってオンオフするＦＥＴ１４５によって、ハイサイドスイッチ１１が開状態であるオフ期間は短絡放電されている。クロック信号によってＲＳラッチ１３３がリセットされ、ハイサイドスイッチ１１が閉状態になると、ＦＥＴ１４５は開状態となり、コンデンサ１４２は電流αＶｉ／ｒによって充電される。コンデンサ１４２の電圧が上昇して電圧源１４４の基準電圧を越えると、比較器１４３の出力はＨレベルの状態に反転する。この結果、ＲＳラッチ１３３はセットされて駆動信号をＨレベルの状態とし、ハイサイドスイッチ１１が開状態へと移行する。このことにより、コンデンサ１４２のキャパシタンスをＣ、電圧源１４４の基準電圧をＥとすると、ハイサイドスイッチ１１が閉状態となるオン期間は、Ｃ・Ｅ・ｒ／（αＶｉ）となるので、デューティ比Ｄ１も入力直流電圧Ｖｉに反比例する。
【００５５】
第２の実施の形態では、前述の第１の実施の形態と同様に、降圧制御回路１３Ａがデューティ比Ｄ１を固定してハイサイドスイッチ１１及びローサイドスイッチ１２をオンオフ制御する構成で説明するが、Ｖｉ×Ｄ１を一定化するようにデューティ比Ｄ１を調整するよう構成してもよい。即ち、降圧制御回路１３Ａはデューティ比Ｄ１を入力直流電圧Ｖｉに反比例するように調整することにより、入力直流電圧Ｖｉの変動に対し、Ｖｉ×Ｄ１を所望する出力直流電圧の内の最小値以下の所定値に略安定化することができる。
【００５６】
《第３の実施の形態》
図５は、本発明に係る第３の実施の形態の多出力電源回路における主要部の構成を示す回路図である。図５において、図１に示した前述の第１の実施の形態の多出力電源回路における要素と同じ機能、構成を有するものには、同じ符号を付してその説明は第１の実施の形態の説明を適用する。第３の実施の形態において、第１の実施の形態の構成と異なる点は、スイッチ回路１０の出力端に第１の出力直流電圧Ｖｏ１を出力する平滑回路１４を接続した点と、第１の出力直流電圧Ｖｏ１を安定化するように降圧制御回路の機能を変更した点である。この変更に伴い、第１の実施の形態と区別するために、降圧制御回路１３Ｂとした。平滑回路１４は、インダクタ１５とコンデンサ１６とを有して構成されている。インダクタ１５の一端はスイッチ回路１０の出力端に接続されており、インダクタ１５の他端にはコンデンサ１６の一方の電極が接続されている。コンデンサ１６の他方の電極は接地されており、コンデンサ１６から第１の出力直流電圧Ｖｏ１が出力される。
【００５７】
以下、第３の実施の形態の多出力電源回路の動作について説明する。
まず、ハイサイドスイッチ１１とローサイドスイッチ１２が交互にオンオフ動作することにより、スイッチ回路１０の出力端子電圧Ｖ１０は、入力直流電圧Ｖｉを振幅とする矩形波電圧となる。この矩形波電圧が平滑回路１４によって平均化されて第１の出力直流電圧Ｖｏ１として出力される。ここで、ハイサイドスイッチ１１が閉状態であるオン時間が、スイッチング周期Ｔに占める割合をデューティ比Ｄ１とすると、第１の出力直流電圧Ｖｏ１は次式（８）のように表される。
【００５８】
Ｖｏ１＝Ｖｉ×Ｄ１ ・・・（８）
【００５９】
即ち、スイッチ回路１０と平滑回路１４は降圧回路を構成している。
【００６０】
次に、第１の昇圧回路２０を介して出力される第２の出力直流電圧Ｖｏ２が昇圧用スイッチ２２のデューティ比Ｄ２を用いて次式（９）のように表される。
【００６１】
Ｖｏ２＝Ｖｉ×Ｄ１／（１−Ｄ２） ・・・（９）
【００６２】
また、第２の昇圧回路３０を介して出力される第３の出力直流電圧Ｖｏ３が、昇圧用スイッチ３２のデューティ比Ｄ３を用いて次式（１０）のように表される。
【００６３】
Ｖｏ３＝Ｖｉ×Ｄ１／（１−Ｄ３） ・・・（１０）
【００６４】
したがって、第２の出力直流電圧Ｖｏ２及び第３の出力直流電圧Ｖｏ３については、前述の第１の実施の形態における出力直流電圧Ｖｏ２及びＶｏ３と同様である。ここで、Ｖｏ１＝Ｖｉ×Ｄ１より、出力直流電圧Ｖｏ２及びＶｏ３はそれぞれ次式（１１）及び（１２）のように表せる。
【００６５】
Ｖｏ２＝Ｖｏ１／（１−Ｄ２） ・・・（１１）
Ｖｏ３＝Ｖｏ１／（１−Ｄ３） ・・・（１２）
【００６６】
以上のように、本発明に係る第３の実施の形態の多出力電源回路では、１つの降圧出力と少なくとも１つの昇降圧出力を制御することが可能である。
【産業上の利用可能性】
【００６７】
本発明は、入力直流電圧に対し昇降圧制御が可能な出力を含む、複数の出力を有する電源回路において有用である。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る第１の実施の形態の多出力電源回路の構成を示す回路図
【図２】第１の実施の形態の多出力電源回路における各部分の動作波形図
【図３】第１の実施の形態の多出力電源回路の主要な構成部分の回路図
【図４】本発明に係る第２の実施の形態の多出力電源回路の構成を示す回路図
【図５】本発明に係る第３の実施の形態の多出力電源回路の構成を示す回路図
【図６】従来の多出力電源回路の構成を示す回路図
【符号の説明】
【００６９】
１ 入力直流電源
１０ スイッチ回路
１１ ハイサイドスイッチ
１２ ローサイドスイッチ
１３ 降圧制御回路
２０ 第１の昇圧回路
２１ インダクタ
２２ 昇圧用スイッチ
２３ 昇圧用整流器
２４ 平滑手段
２５ 昇圧制御回路
３０ 第２の昇圧回路
３１ インダクタ
３２ 昇圧用スイッチ
３３ 昇圧用整流器
３４ 平滑手段
３５ 昇圧制御回路
【特許請求の範囲】
【請求項１】
入力直流電源に並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互に開閉動作する降圧制御回路と、を有するスイッチ回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される複数の昇圧回路、を具備する多出力電源回路。
【請求項２】
前記昇圧回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された前記昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチの開閉動作を制御する昇圧制御回路と、を有する請求項１に記載の多出力電源回路。
【請求項３】
前記降圧制御回路と前記昇圧制御回路は、同じスイッチング周波数で前記ハイサイドスイッチ、前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成された請求項１記載の多出力電源回路。
【請求項４】
前記降圧制御回路は、前記ハイサイドスイッチのスイッチング周期に対するオン時間の割合を、前記入力直流電源の出力する入力電圧に対する、前記複数の昇圧回路の出力する出力直流電圧のうちの最小値の割合以下に設定された請求項１記載の多出力電源回路。
【請求項５】
入力直流電源と並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互に開閉動作する降圧制御回路と、を有するスイッチ回路、
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続され、第１の出力直流電圧を出力する平滑回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される少なくとも１つの昇圧回路、を具備する多出力電源回路。
【請求項６】
前記昇圧回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された前記昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチの開閉動作を制御する昇圧制御回路と、を有する請求項５に記載の多出力電源回路。
【請求項７】
前記平滑回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、前記インダクタの他端が接続されたコンデンサとにより構成され、前記コンデンサの両端から前記第１の出力直流電圧が出力されるよう構成された請求項５に記載の多出力電源回路。
【請求項８】
前記降圧制御回路は、前記第１の出力直流電圧を制御するように前記ハイサイドスイッチと前記ローサイドスイッチの開閉動作を制御するよう構成された請求項５に記載の多出力電源回路。
【請求項９】
前記降圧制御回路と前記昇圧制御回路は、同じスイッチング周波数で前記ハイサイドスイッチと前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成された請求項６に記載の多出力電源回路。
【特許請求の範囲】
【請求項１】
入力直流電源に並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互にオンオフ動作する降圧制御回路と、を有するスイッチ回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される複数の昇圧回路、を具備する多出力電源回路。
【請求項２】
前記昇圧回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチのオンオフ動作を制御する昇圧制御回路と、を有する請求項１に記載の多出力電源回路。
【請求項３】
前記降圧制御回路と前記昇圧制御回路は、同じスイッチング周波数で前記ハイサイドスイッチ、前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成された請求項１記載の多出力電源回路。
【請求項４】
前記降圧制御回路は、前記ハイサイドスイッチのスイッチング周期に対するオン時間の割合を、前記入力直流電源の出力する入力電圧に対する、前記複数の昇圧回路の出力する出力直流電圧のうちの最小値の割合以下に設定された請求項１記載の多出力電源回路。
【請求項５】
入力直流電源と並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互にオンオフ動作する降圧制御回路と、を有するスイッチ回路、
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続され、第１の出力直流電圧を出力する平滑回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される少なくとも１つの昇圧回路、を具備する多出力電源回路。
【請求項６】
前記昇圧回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された前記昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチのオンオフ動作を制御する昇圧制御回路と、を有する請求項５に記載の多出力電源回路。
【請求項７】
前記平滑回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、前記インダクタの他端が接続されたコンデンサとにより構成され、前記コンデンサの両端から前記第１の出力直流電圧が出力されるよう構成された請求項５に記載の多出力電源回路。
【請求項８】
前記降圧制御回路は、前記第１の出力直流電圧を制御するように前記ハイサイドスイッチと前記ローサイドスイッチのオンオフ動作を制御するよう構成された請求項５に記載の多出力電源回路。
【請求項９】
前記降圧制御回路と前記昇圧制御回路は、同じスイッチング周波数で前記ハイサイドスイッチと前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成された請求項６に記載の多出力電源回路。
【請求項１】
入力直流電源に並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互に開閉動作する降圧制御回路と、を有するスイッチ回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される複数の昇圧回路、を具備する多出力電源回路。
【請求項２】
前記昇圧回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された前記昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチの開閉動作を制御する昇圧制御回路と、を有する請求項１に記載の多出力電源回路。
【請求項３】
前記降圧制御回路と前記昇圧制御回路は、同じスイッチング周波数で前記ハイサイドスイッチ、前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成された請求項１記載の多出力電源回路。
【請求項４】
前記降圧制御回路は、前記ハイサイドスイッチのスイッチング周期に対するオン時間の割合を、前記入力直流電源の出力する入力電圧に対する、前記複数の昇圧回路の出力する出力直流電圧のうちの最小値の割合以下に設定された請求項１記載の多出力電源回路。
【請求項５】
入力直流電源と並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互に開閉動作する降圧制御回路と、を有するスイッチ回路、
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続され、第１の出力直流電圧を出力する平滑回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される少なくとも１つの昇圧回路、を具備する多出力電源回路。
【請求項６】
前記昇圧回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された前記昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチの開閉動作を制御する昇圧制御回路と、を有する請求項５に記載の多出力電源回路。
【請求項７】
前記平滑回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、前記インダクタの他端が接続されたコンデンサとにより構成され、前記コンデンサの両端から前記第１の出力直流電圧が出力されるよう構成された請求項５に記載の多出力電源回路。
【請求項８】
前記降圧制御回路は、前記第１の出力直流電圧を制御するように前記ハイサイドスイッチと前記ローサイドスイッチの開閉動作を制御するよう構成された請求項５に記載の多出力電源回路。
【請求項９】
前記降圧制御回路と前記昇圧制御回路は、同じスイッチング周波数で前記ハイサイドスイッチと前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成された請求項６に記載の多出力電源回路。
【特許請求の範囲】
【請求項１】
入力直流電源に並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互にオンオフ動作する降圧制御回路と、を有するスイッチ回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される複数の昇圧回路、を具備する多出力電源回路。
【請求項２】
前記昇圧回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチのオンオフ動作を制御する昇圧制御回路と、を有する請求項１に記載の多出力電源回路。
【請求項３】
前記降圧制御回路と前記昇圧制御回路は、同じスイッチング周波数で前記ハイサイドスイッチ、前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成された請求項１記載の多出力電源回路。
【請求項４】
前記降圧制御回路は、前記ハイサイドスイッチのスイッチング周期に対するオン時間の割合を、前記入力直流電源の出力する入力電圧に対する、前記複数の昇圧回路の出力する出力直流電圧のうちの最小値の割合以下に設定された請求項１記載の多出力電源回路。
【請求項５】
入力直流電源と並列接続されたハイサイドスイッチとローサイドスイッチとの直列回路と、前記ハイサイドスイッチと前記ローサイドスイッチを交互にオンオフ動作する降圧制御回路と、を有するスイッチ回路、
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続され、第１の出力直流電圧を出力する平滑回路、及び
前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に接続される少なくとも１つの昇圧回路、を具備する多出力電源回路。
【請求項６】
前記昇圧回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、
前記インダクタの他端に接続された前記昇圧用スイッチと昇圧用整流器と、
前記昇圧用整流器に接続されて出力直流電圧を出力する平滑手段と、
前記出力直流電圧を制御するように前記昇圧用スイッチのオンオフ動作を制御する昇圧制御回路と、を有する請求項５に記載の多出力電源回路。
【請求項７】
前記平滑回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの中間接続点に一端が接続されたインダクタと、前記インダクタの他端が接続されたコンデンサとにより構成され、前記コンデンサの両端から前記第１の出力直流電圧が出力されるよう構成された請求項５に記載の多出力電源回路。
【請求項８】
前記降圧制御回路は、前記第１の出力直流電圧を制御するように前記ハイサイドスイッチと前記ローサイドスイッチのオンオフ動作を制御するよう構成された請求項５に記載の多出力電源回路。
【請求項９】
前記降圧制御回路と前記昇圧制御回路は、同じスイッチング周波数で前記ハイサイドスイッチと前記ローサイドスイッチ、及び前記昇圧用スイッチを駆動するよう構成された請求項６に記載の多出力電源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−１４９１０７（Ｐ２００６−１４９１０７Ａ）
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願番号】特願２００４−３３６５４３（Ｐ２００４−３３６５４３）
【出願日】平成１６年１１月１９日（２００４．１１．１９）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願日】平成１６年１１月１９日（２００４．１１．１９）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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