大規模集積回路
【目的】全体に消費電力を低く抑えながらも高速動作を可能とし、且つ、回路の信頼性を下げない。
【構成】第１の供給電圧Ｖ１（例えば５［Ｖ］）と第１の動作クロックＣＫ１により動作する第１の回路部11と、上記第１の供給電圧より低電位の第２の電圧Ｖ２（例えば３［Ｖ］）と第１の動作クロックＣＫ１より周波数の高い第２の動作クロックＣＫ２により動作する第２の回路部12とを１つの集積回路10上に設けるようにしたので、高速動作を要求される回路部（12）を低電圧駆動により実現する一方、それほど高速の動作を必要としない回路（11）に関しては信頼性を向上させるために低周波、高電圧駆動とする。
【構成】第１の供給電圧Ｖ１（例えば５［Ｖ］）と第１の動作クロックＣＫ１により動作する第１の回路部11と、上記第１の供給電圧より低電位の第２の電圧Ｖ２（例えば３［Ｖ］）と第１の動作クロックＣＫ１より周波数の高い第２の動作クロックＣＫ２により動作する第２の回路部12とを１つの集積回路10上に設けるようにしたので、高速動作を要求される回路部（12）を低電圧駆動により実現する一方、それほど高速の動作を必要としない回路（11）に関しては信頼性を向上させるために低周波、高電圧駆動とする。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大規模集積回路に関し、特にゲートアレイ技術やスタンダードセル技術を用いたカスタムＩＣに係る。
【０００２】
【従来の技術】ＬＳＩの中でもゲートアレイ技術やスタンダードセル技術を用いたカスタムＩＣに適用されるデジタル回路では、電源電圧を５［Ｖ］に設定したものが一般的であった。したがって、この５［Ｖ］の電源電圧を前提とした上で回路を高集積化、高速化するべく、日々開発が進んできた。
【０００３】ところで、近年は携帯性を重視した電池電源のパーソナルコンピュータ等での使用を考慮して、消費電力のより低いＬＳＩが要求されている。ＬＳＩの消費電力Ｗは一般に次の式、すなわち Ｗ＝ｋ・Ｆ・Ｖ2 …(1)（但し、ｋ：定数、Ｆ：動作周波数、Ｖ：設計上の動作電圧。）
【０００４】で表わされる。この（１）式からも明らかなように、設計上の動作電圧を下げることが消費電力の低下をはかる点で最も効果が大きい。そこで、電源電圧を５［Ｖ］より低い値、例えば電池電源に適した３［Ｖ］に設定してＬＳＩを設計すれば、消費電力を低く抑えながら動作速度を高速化することが可能となる。これは、ＭＯＳ−ＦＥＴのチャネル幅を短くすることで、チャネルを移動する電子の距離が短くなり、トランジスタのスイッチングが高速になるためである。
【０００５】
【発明が解決しようとする課題】しかしながら低い電源電圧でＬＳＩを設計した場合、当然のことながらノイズに弱く、回路の信頼性が低いものとなってしまうという問題を生じる。
【０００６】本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、全体に消費電力を低く抑えながらも高速動作を可能とし、且つ、信頼性の高い大規模集積回路を提供することにある。
【０００７】
【課題を解決するための手段及び作用】すなわち本発明は、第１の供給電圧Ｖ１（例えば５［Ｖ］）と第１の動作クロックＣＫ１により動作する第１の回路部（またはメモリ）と、上記第１の供給電圧より低電位の第２の電圧Ｖ２（例えば３［Ｖ］）と第１の動作クロックＣＫ１より周波数の高い第２の動作クロックＣＫ２により動作する第２の回路部（またはメモリ）とを１つの集積回路上に設けるようにしたもので、高速動作を要求される回路部を低電圧駆動により実現する一方、それほど高速の動作を必要としない回路に関しては信頼性を向上させるために低周波、高電圧駆動とすることで、全体に消費電力を低く抑えながらも高速動作を可能とし、且つ、回路の信頼性を下げることもない。
【０００８】
【実施例】以下図面を参照して本発明の実施例を説明する。
【０００９】図１は本発明の一実施例に係るチップ構成を示すもので、10がＬＳＩチップである。このＬＳＩチップ10内には、第１の電源電圧５［Ｖ］及びここでは図示しない第１の動作クロックが供給される第１の回路部11と、第２の電源電圧３［Ｖ］及びここでは図示しない第２の動作クロックが供給される第２の回路部12とが設けられる。これら第１の回路部11と第２の回路部12の間は必要に応じて接続されるもので、その際には両回路間の信号電圧の変換と同期を計る回路を第１の回路部11、第２の回路部12の少なくとも一方に配設される。
【００１０】しかして、これら第１の回路部11、第２の回路部12は共に、供給される電圧値に応じてスタンダードセル技術あるいはゲートアレイ技術により設計されたものであり、したがって第２の回路部12の側の供給電圧の方が第１の回路部11の側の供給電圧より低いため、耐圧設計上、第２の回路部12の側の方がより高速動作が可能となる。
【００１１】上記のような構成にあって、第１の回路部11に供給する動作クロックの周波数を低く、第２の回路部12に供給する動作クロックの周波数を高く設定して第１の回路部11と第２の回路部12の双方を動作させ、それぞれで外部との信号の送受を行なわせる。こうすることにより、電源電圧の低い第２の回路部12では高速の動作処理を、電源電圧の高い第１の回路部11では低速ながらも信頼性の高い動作処理をそれぞれ実行させて、第２の回路部12と第１の回路部11の双方の消費電力を低く抑え、結果としてＬＳＩチップ10全体の消費電力を低く抑えることができる。次いで図２及び図３により上記図１の変形例を説明する。
【００１２】図２は本発明の他の構成例を示すもので、上記図１の第２の回路部12に代えてメモリ14を配した場合を例示するものである。同図でＬＳＩチップ10内には、第１の電源電圧５［Ｖ］及びここでは図示しない第１の動作クロックが供給される回路部13と、第２の電源電圧３［Ｖ］及びここでは図示しない第２の動作クロックが供給されるメモリ14とが設けられ、これら回路部13とメモリ14の間に信号電圧変換部15が配設される。
【００１３】しかして、これら回路部13、メモリ14は共に、供給される電圧値に応じてスタンダードセル技術あるいはゲートアレイ技術により設計されたものであり、したがってメモリ14の側の供給電圧の方が回路部13の側の供給電圧より低いため、耐圧設計上、メモリ14の側の方がより高速動作が可能となる。
【００１４】上記のような構成にあって、回路部13に供給する動作クロックの周波数を低く、メモリ14に供給する動作クロックの周波数を高く設定して回路部13とメモリ14の双方を動作させ、それぞれで外部との制御信号、データの送受を行なわせると共に、信号電圧変換部15により回路部13とメモリ14の間でデータの書込み／読出しを行なわせる。こうすることにより、電源電圧の低いメモリ14では高速の書込み／読出し処理を、電源電圧の高い回路部13では低速ながらも信頼性の高い動作処理をそれぞれ実行させて、メモリ14と回路部13の双方の消費電力を低く抑え、結果としてＬＳＩチップ10全体としての消費電力を低く抑えることができる。
【００１５】このような構成として、例えば回路部13をＣＰＵ、メモリ14をキャッシュメモリとすれば、高速キャッシュメモリを有した１チップのマイクロプロセッサを実現することができる。
【００１６】また、上記図２とは反対に、メモリ14の側に高い電源電圧と低い周波数の動作クロックとを供給し、回路部13の側に低い電源電圧と高い周波数の動作クロックとを供給してそれぞれ動作させることも考えられるが、その説明は省略する。
【００１７】図３は本発明の他の構成例を示すもので、上記図１の第１の回路部11、第２の回路部12に代えて第１のメモリ16、第２のメモリ17を配した場合を例示するものである。同図でＬＳＩチップ10内には、第１の電源電圧５［Ｖ］及びここでは図示しない第１の動作クロックが供給される第１のメモリ16と、第２の電源電圧３［Ｖ］及びここでは図示しない第２の動作クロックが供給される第２のメモリ17とが独立して設けられる。
【００１８】これら第１のメモリ16、第２のメモリ17は共に、供給される電圧値に応じてスタンダードセル技術あるいはゲートアレイ技術により設計されたものであり、したがって第２のメモリ17の側の供給電圧の方が第１のメモリ16の側の供給電圧より低いため、耐圧設計上、第２のメモリ17の側の方がより高速動作が可能となる。
【００１９】上記のような構成にあって、第１のメモリ16に供給する動作クロックの周波数を低く、第２のメモリ17に供給する動作クロックの周波数を高く設定して回路部13とメモリ14の双方を動作させ、それぞれ独立して外部とのデータの書込み／読出しを行なわせる。こうすることにより、電源電圧の低い第２のメモリ17では高速のデータの書込み／読出し処理を、電源電圧の高い第１のメモリ16では低速ながらも信頼性の高いデータの書込み／読出し処理をそれぞれ実行させて、第１のメモリ16と第２のメモリ17の双方の消費電力を低く抑え、結果としてＬＳＩチップ10全体としての消費電力を低く抑えることができる。
【００２０】
【発明の効果】以上詳記した如く本発明によれば、第１の供給電圧Ｖ１（例えば５［Ｖ］）と第１の動作クロックＣＫ１により動作する第１の回路部（またはメモリ）と、上記第１の供給電圧より低電位の第２の電圧Ｖ２（例えば３［Ｖ］）と第１の動作クロックＣＫ１より周波数の高い第２の動作クロックＣＫ２により動作する第２の回路部（またはメモリ）とを１つの集積回路上に設けるようにしたので、高速動作を要求される回路部を低電圧駆動により実現する一方、それほど高速の動作を必要としない回路に関しては信頼性を向上させるために低周波、高電圧駆動とすることで、全体に消費電力を低く抑えながらも高速動作を可能とし、且つ、回路の信頼性を下げることのない大規模集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るチップ構成を示すブロック図。
【図２】本発明の他の実施例に係るチップ構成を示すブロック図。
【図３】本発明の他の実施例に係るチップ構成を示すブロック図。
【符号の説明】
10…ＬＳＩチップ、11…第１の回路部、12…第２の回路部、13…回路部、14…メモリ、15…信号電圧変換部、16…第１のメモリ、17…第２のメモリ。
【０００１】
【産業上の利用分野】本発明は、大規模集積回路に関し、特にゲートアレイ技術やスタンダードセル技術を用いたカスタムＩＣに係る。
【０００２】
【従来の技術】ＬＳＩの中でもゲートアレイ技術やスタンダードセル技術を用いたカスタムＩＣに適用されるデジタル回路では、電源電圧を５［Ｖ］に設定したものが一般的であった。したがって、この５［Ｖ］の電源電圧を前提とした上で回路を高集積化、高速化するべく、日々開発が進んできた。
【０００３】ところで、近年は携帯性を重視した電池電源のパーソナルコンピュータ等での使用を考慮して、消費電力のより低いＬＳＩが要求されている。ＬＳＩの消費電力Ｗは一般に次の式、すなわち Ｗ＝ｋ・Ｆ・Ｖ2 …(1)（但し、ｋ：定数、Ｆ：動作周波数、Ｖ：設計上の動作電圧。）
【０００４】で表わされる。この（１）式からも明らかなように、設計上の動作電圧を下げることが消費電力の低下をはかる点で最も効果が大きい。そこで、電源電圧を５［Ｖ］より低い値、例えば電池電源に適した３［Ｖ］に設定してＬＳＩを設計すれば、消費電力を低く抑えながら動作速度を高速化することが可能となる。これは、ＭＯＳ−ＦＥＴのチャネル幅を短くすることで、チャネルを移動する電子の距離が短くなり、トランジスタのスイッチングが高速になるためである。
【０００５】
【発明が解決しようとする課題】しかしながら低い電源電圧でＬＳＩを設計した場合、当然のことながらノイズに弱く、回路の信頼性が低いものとなってしまうという問題を生じる。
【０００６】本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、全体に消費電力を低く抑えながらも高速動作を可能とし、且つ、信頼性の高い大規模集積回路を提供することにある。
【０００７】
【課題を解決するための手段及び作用】すなわち本発明は、第１の供給電圧Ｖ１（例えば５［Ｖ］）と第１の動作クロックＣＫ１により動作する第１の回路部（またはメモリ）と、上記第１の供給電圧より低電位の第２の電圧Ｖ２（例えば３［Ｖ］）と第１の動作クロックＣＫ１より周波数の高い第２の動作クロックＣＫ２により動作する第２の回路部（またはメモリ）とを１つの集積回路上に設けるようにしたもので、高速動作を要求される回路部を低電圧駆動により実現する一方、それほど高速の動作を必要としない回路に関しては信頼性を向上させるために低周波、高電圧駆動とすることで、全体に消費電力を低く抑えながらも高速動作を可能とし、且つ、回路の信頼性を下げることもない。
【０００８】
【実施例】以下図面を参照して本発明の実施例を説明する。
【０００９】図１は本発明の一実施例に係るチップ構成を示すもので、10がＬＳＩチップである。このＬＳＩチップ10内には、第１の電源電圧５［Ｖ］及びここでは図示しない第１の動作クロックが供給される第１の回路部11と、第２の電源電圧３［Ｖ］及びここでは図示しない第２の動作クロックが供給される第２の回路部12とが設けられる。これら第１の回路部11と第２の回路部12の間は必要に応じて接続されるもので、その際には両回路間の信号電圧の変換と同期を計る回路を第１の回路部11、第２の回路部12の少なくとも一方に配設される。
【００１０】しかして、これら第１の回路部11、第２の回路部12は共に、供給される電圧値に応じてスタンダードセル技術あるいはゲートアレイ技術により設計されたものであり、したがって第２の回路部12の側の供給電圧の方が第１の回路部11の側の供給電圧より低いため、耐圧設計上、第２の回路部12の側の方がより高速動作が可能となる。
【００１１】上記のような構成にあって、第１の回路部11に供給する動作クロックの周波数を低く、第２の回路部12に供給する動作クロックの周波数を高く設定して第１の回路部11と第２の回路部12の双方を動作させ、それぞれで外部との信号の送受を行なわせる。こうすることにより、電源電圧の低い第２の回路部12では高速の動作処理を、電源電圧の高い第１の回路部11では低速ながらも信頼性の高い動作処理をそれぞれ実行させて、第２の回路部12と第１の回路部11の双方の消費電力を低く抑え、結果としてＬＳＩチップ10全体の消費電力を低く抑えることができる。次いで図２及び図３により上記図１の変形例を説明する。
【００１２】図２は本発明の他の構成例を示すもので、上記図１の第２の回路部12に代えてメモリ14を配した場合を例示するものである。同図でＬＳＩチップ10内には、第１の電源電圧５［Ｖ］及びここでは図示しない第１の動作クロックが供給される回路部13と、第２の電源電圧３［Ｖ］及びここでは図示しない第２の動作クロックが供給されるメモリ14とが設けられ、これら回路部13とメモリ14の間に信号電圧変換部15が配設される。
【００１３】しかして、これら回路部13、メモリ14は共に、供給される電圧値に応じてスタンダードセル技術あるいはゲートアレイ技術により設計されたものであり、したがってメモリ14の側の供給電圧の方が回路部13の側の供給電圧より低いため、耐圧設計上、メモリ14の側の方がより高速動作が可能となる。
【００１４】上記のような構成にあって、回路部13に供給する動作クロックの周波数を低く、メモリ14に供給する動作クロックの周波数を高く設定して回路部13とメモリ14の双方を動作させ、それぞれで外部との制御信号、データの送受を行なわせると共に、信号電圧変換部15により回路部13とメモリ14の間でデータの書込み／読出しを行なわせる。こうすることにより、電源電圧の低いメモリ14では高速の書込み／読出し処理を、電源電圧の高い回路部13では低速ながらも信頼性の高い動作処理をそれぞれ実行させて、メモリ14と回路部13の双方の消費電力を低く抑え、結果としてＬＳＩチップ10全体としての消費電力を低く抑えることができる。
【００１５】このような構成として、例えば回路部13をＣＰＵ、メモリ14をキャッシュメモリとすれば、高速キャッシュメモリを有した１チップのマイクロプロセッサを実現することができる。
【００１６】また、上記図２とは反対に、メモリ14の側に高い電源電圧と低い周波数の動作クロックとを供給し、回路部13の側に低い電源電圧と高い周波数の動作クロックとを供給してそれぞれ動作させることも考えられるが、その説明は省略する。
【００１７】図３は本発明の他の構成例を示すもので、上記図１の第１の回路部11、第２の回路部12に代えて第１のメモリ16、第２のメモリ17を配した場合を例示するものである。同図でＬＳＩチップ10内には、第１の電源電圧５［Ｖ］及びここでは図示しない第１の動作クロックが供給される第１のメモリ16と、第２の電源電圧３［Ｖ］及びここでは図示しない第２の動作クロックが供給される第２のメモリ17とが独立して設けられる。
【００１８】これら第１のメモリ16、第２のメモリ17は共に、供給される電圧値に応じてスタンダードセル技術あるいはゲートアレイ技術により設計されたものであり、したがって第２のメモリ17の側の供給電圧の方が第１のメモリ16の側の供給電圧より低いため、耐圧設計上、第２のメモリ17の側の方がより高速動作が可能となる。
【００１９】上記のような構成にあって、第１のメモリ16に供給する動作クロックの周波数を低く、第２のメモリ17に供給する動作クロックの周波数を高く設定して回路部13とメモリ14の双方を動作させ、それぞれ独立して外部とのデータの書込み／読出しを行なわせる。こうすることにより、電源電圧の低い第２のメモリ17では高速のデータの書込み／読出し処理を、電源電圧の高い第１のメモリ16では低速ながらも信頼性の高いデータの書込み／読出し処理をそれぞれ実行させて、第１のメモリ16と第２のメモリ17の双方の消費電力を低く抑え、結果としてＬＳＩチップ10全体としての消費電力を低く抑えることができる。
【００２０】
【発明の効果】以上詳記した如く本発明によれば、第１の供給電圧Ｖ１（例えば５［Ｖ］）と第１の動作クロックＣＫ１により動作する第１の回路部（またはメモリ）と、上記第１の供給電圧より低電位の第２の電圧Ｖ２（例えば３［Ｖ］）と第１の動作クロックＣＫ１より周波数の高い第２の動作クロックＣＫ２により動作する第２の回路部（またはメモリ）とを１つの集積回路上に設けるようにしたので、高速動作を要求される回路部を低電圧駆動により実現する一方、それほど高速の動作を必要としない回路に関しては信頼性を向上させるために低周波、高電圧駆動とすることで、全体に消費電力を低く抑えながらも高速動作を可能とし、且つ、回路の信頼性を下げることのない大規模集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るチップ構成を示すブロック図。
【図２】本発明の他の実施例に係るチップ構成を示すブロック図。
【図３】本発明の他の実施例に係るチップ構成を示すブロック図。
【符号の説明】
10…ＬＳＩチップ、11…第１の回路部、12…第２の回路部、13…回路部、14…メモリ、15…信号電圧変換部、16…第１のメモリ、17…第２のメモリ。
【特許請求の範囲】
【請求項１】 第１の供給電圧Ｖ１と第１の動作クロックＣＫ１により動作する第１の回路部と、前記第１の供給電圧より低電位の第２の電圧Ｖ２と第１の動作クロックＣＫ１より周波数の高い第２の動作クロックＣＫ２により動作する第２の回路部とを１つの集積回路上に設けたことを特徴とする大規模集積回路。
【請求項２】 前記第１の回路部と前記第２の回路部の間に信号電圧変換部を設けたことを特徴とする請求項１記載の大規模集積回路。
【請求項１】 第１の供給電圧Ｖ１と第１の動作クロックＣＫ１により動作する第１の回路部と、前記第１の供給電圧より低電位の第２の電圧Ｖ２と第１の動作クロックＣＫ１より周波数の高い第２の動作クロックＣＫ２により動作する第２の回路部とを１つの集積回路上に設けたことを特徴とする大規模集積回路。
【請求項２】 前記第１の回路部と前記第２の回路部の間に信号電圧変換部を設けたことを特徴とする請求項１記載の大規模集積回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開平５−１５２４３６
【公開日】平成５年（１９９３）６月１８日
【国際特許分類】
【出願番号】特願平３−３１４８３６
【出願日】平成３年（１９９１）１１月２８日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成５年（１９９３）６月１８日
【国際特許分類】
【出願日】平成３年（１９９１）１１月２８日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
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