平面型広帯域トランス
【課題】平面型広帯域トランスの一次コイルと二次コイルの並列コイルを配置する方法及び製造方法を提供する。
【解決手段】帯域幅をＤＣ〜ＧＨｚに広げ、コアの透磁率が大幅に減少する場合高周波結合を可能にし、広帯域幅にわたって低反射エネルギ及び低損失を実現するように、平面型広帯域トランスの一次コイルと二次コイルの間隔及び幅を配置する。所定パターンの孔対を有する下側モールドに導体素子を垂直に挿入し、導体素子の中間部が上側モールドと下側モールドとの間に延在するように該上側モールドを取り付ける。中間部を絶縁材料で覆う。モールドの押しのけ部は空間を作る。該空間にフェライト素子を堆積させる。第２の上側モールドを下側モールドとつなぎ、絶縁材料を堆積させ、成形アセンブリを作成する。塗布された所定パターンの導電コーティングが導体素子の端部同士を接続し、トランスのコイルを画定する。
【解決手段】帯域幅をＤＣ〜ＧＨｚに広げ、コアの透磁率が大幅に減少する場合高周波結合を可能にし、広帯域幅にわたって低反射エネルギ及び低損失を実現するように、平面型広帯域トランスの一次コイルと二次コイルの間隔及び幅を配置する。所定パターンの孔対を有する下側モールドに導体素子を垂直に挿入し、導体素子の中間部が上側モールドと下側モールドとの間に延在するように該上側モールドを取り付ける。中間部を絶縁材料で覆う。モールドの押しのけ部は空間を作る。該空間にフェライト素子を堆積させる。第２の上側モールドを下側モールドとつなぎ、絶縁材料を堆積させ、成形アセンブリを作成する。塗布された所定パターンの導電コーティングが導体素子の端部同士を接続し、トランスのコイルを画定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＤＣ〜数ＧＨｚの帯域幅の磁気巻線通信回路に関する。より詳しくは、本発明は、ＧＨｚ性能（高周波性能）及び電気的にばらつきのないことを実現すべく漏れインダクタンス及び巻線キャパシタンスを特に制御するために、フェライトコアに微細加工された巻線を成形配置する方法に関する。
【背景技術】
【０００２】
プリント基板（ＰＣＢ）又は半導体に用いる、平面トランス又は集積化トランスに関する注目度がここ１０年の間に増している。平面トランスは、巻線結合を向上させるために、埋込型フェライト又は取付型フェライト材料とＰＣＢ技術とを組み合わせ作成される。半導体の場合、インダクタ又はトランスの構造全体をＣＭＯＳデバイス内に集積化することが試みられている。これらの方法は両方とも性能上の限界が厳しく、その使用が低速度や狭帯域幅の用途に制限される。平面トランスの設計の場合、従来技術の方法は、漏れインダクタンス及び巻線キャパシタンスを制限するように巻線を配置する方法並びにそれに関連する製造方法に適切に対処することができていない。その結果、従来技術の平面トランスは、広範な周波数範囲にわたって良くない反射損失及び挿入損失を有するため、現在の多くの通信規格において機能的ではなく、使用に適していない。この従来技術に基づくトランスは、データ通信の技術的要件を常に満たすことができないため、スイッチング電力供給システムなどの比較的低速度の用途に制限される。集積化トランスは、高透磁率を有する磁性フェライトコアから主にもたらされる自己インダクタンスにより、その帯域幅の下限を制限される。磁性材料のＳｉ上への集積化は難しいものである。従って、シリコンのトランスは、一般に、自然な電磁結合のみに依存し、それ故に、一般に、ＲＦにおける狭帯域性能を提供する。さらに、集積化トランスは、シリコン内の磁界により発生する寄生渦電流の影響を受けるため、高周波性能は制限される。その結果、集積化トランスは、一般に、狭帯域通過特性を有し、携帯電話などの無線通信用途で一般的に見られる狭帯域周波数バラン用途のみに適している。電気通信用トランスは、ＤＣ電力を供給するのに用いられる又は電磁妨害を減少させるべく共通モード電流を遮断するために用いられるセンタータップとともに、ＤＣから数ＧＨｚの高さまでの帯域幅への帯域応答を必要とする。これらのセンタータップは、広帯域性能の実現を非常に困難にしている。
【０００３】
スイッチング電力供給において一般的に見られる低速度用途又は無線通信用途において一般的に見られる狭帯域幅用途とは異なり、ネットワーク用途及び電気通信用途では、一般的に、効率良くデータを伝送するために、すべての利用可能な帯域幅を使用する。ネットワーク及び電気通信の市場では、損失を非常に少なくし、反射エネルギを最小限にするため、ＤＣ近傍から数ＧＨｚまでのリニア広帯域性能を必要とする。さらに、磁気コアの透磁率は、周波数が新たな数ギガビットの通信用途が必要とするギガヘルツに増加するに従って減少する。磁気結合の損失を補償するために、巻線の巻回数が増やされる。巻回数を増やすと、漏れインダクタンス及び巻線キャパシタンスが増加するため、エネルギ伝送が低下し、エネルギが大幅に反射される。これらの厳しい要求を満たすようにマルチギガヘルツトランスを設計するには、様々な技術を巻線の配置及び平面設計の関連する製造方法に組み込む必要がある。
【０００４】
さらに、これらの装置を通信チャネルと直列に配置するためには電気絶縁性が非常に重大であるので、これらの装置は、高電圧（＞１５００Ｖ）の存在下でその装置が破壊されないような方法で作成されなければならない。
【０００５】
従って、ギガビット通信の高電圧ＤＣの絶縁及び低周波数の共通モード除去のために、ＤＣからＧＨｚまで低反射エネルギ及び低電気損失を提供できるトランスを開発することが当該技術分野において求められている。反射エネルギが減少し、帯域幅がＤＣからＧＨｚまで広がるように、巻線キャパシタンス及び漏れインダクタンスを特に制御する巻線を配置することは、当該技術分野の進展であると考える。さらに、これらの巻線技術及び関連する製造方法は、フェライトコアの透磁率が大幅に減少するＧＨｚ結合を可能にする。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、反射エネルギ及び損失を最小限にするように巻線を配置する方法及び平面型広帯域トランスの発明された巻線のための製造技術を提供する。
【課題を解決するための手段】
【０００７】
一実施形態によれば、本発明の方法は、コアの透磁率が大幅に減少した場合でもＧＨｚまでの結合をするために巻線キャパシタンスを特に設計することができるように、一次巻線と二次巻線との相互巻線を提供する。一次巻線は、微細加工技術を用いて特に設計及び制御をすることができる間隔をもって隣接する二次巻線と相互に巻き付けられる。一次巻線と二次巻線は、上側、下側、及び２つの垂直な側部にて隣接する。隣接する一次巻線と二次巻線は、ＧＨｚ周波数における所要の結合を提供するように、トロイドの周囲に上側から下側へ巻き付けられる。巻回数、一次巻線と二次巻線との間の間隔、及びそれぞれの巻の幅は、全て、寄生効果を制御するように正確に設計し、調整することができる。一次巻線と二次巻線との間の結合は、最小の反射エネルギ及び損失を実現するように調整することができる。センタータップは、一次巻線と二次巻線の中心に接続された電極である。上記実施形態の一態様では、一次巻線と二次巻線の巻回数が偶数である。一次側では、差動入力を提供するために１つの巻が開放される。これにより、奇数の巻回数が一次側に残る。センタータップは、残りの奇数の一次巻線の中心に接続される。従って、センタータップの両側の巻回数は、偶数である又は釣り合う。同じセンタータップの形状及び巻が二次側にて用いられる。この巻及びセンタータップの配置により、ＥＭＩを防ぐために差動モードから共通モード信号への変換が有意に最小化される。一実施形態によれば、本発明の方法は、下側モールドを提供することを含む。前記下側モールドの平面基部には所定のパターンの孔対が配置されている。導体素子を前記孔に挿入し、前記導体素子が前記平面基部に対して垂直に配置されるようにし、前記導体素子の下部は前記下側モールドにより保持される。本発明の方法は、第１の上側モールドを提供し、前記第１の上側モールドを前記下側モールドの上方に配置し、第１のモールド対を形成することを更に含む。前記第１の上側モールドは、複数の導体素子受容部と、該複数の導体素子受容部間に配置される押しのけ部を有する。また前記導体素子の中間部は、前記第１の上側モールドと前記下側モールドとの間に延在する。絶縁材料を前記第１のモールド対に堆積させ、前記絶縁材料が前記導体素子の中間部を覆い、更に前記押しのけ部を覆うようにする。前記第１の上側モールドを取り外し、そのとき前記押しのけ部が取り外されることにより空間が現れる。フェライト素子を前記空間に堆積させる。第２の上側モールドを前記下側モールドに配置する。前記第２の上側モールドと前記下側モールドとが第２のモールド対を構成し、前記第２の上側モールドは、前記下側モールドとつながるようにする。前記絶縁材料を前記第２のモールド対に堆積させ、成形されたアセンブリを作成する。前記絶縁材料は、前記導体素子の上部を覆い、前記フェライト素子を覆う。前記第２のモールド対から前記成形されたアセンブリを取り外す。前記成形されたアセンブリは、上面及び下面を有する。前記上面及び前記下面は、所定のパターンの導電コーティングを塗布するために処理される。前記処理は、前記上面及び前記下面が、前記絶縁材料と、前記導体素子の中間部の平らにされた端部と同一平面になるように、前記導体素子の上部及び下部を除去することを含む。前記導電コーティングを塗布する。前記コーティングは、平面型広帯域トランスの一次コイルと二次コイルとを画定するような導電パターンに従って、前記導体素子の中間部同士を接続するように配置される。
【０００８】
本発明の一態様では、前記押しのけ部は、トロイド形状である。
【０００９】
別の実施形態によれば、平面型広帯域トランスの製造方法は、下側モールドを提供することを含む。前記下側モールドの平面基部には所定のパターンの孔対が配置されている。導体素子を前記孔に挿入する。前記導体素子は前記平面基部に対して垂直に配置され、導体素子対を形成する。前記導体素子の下部は前記下側モールドにより保持される。絶縁材料で作られた少なくとも１つの離隔要素を前記モールドの下部に挿入する。フェライト材料を、前記導体素子対を隔てるように前記離隔要素上に配置する。前記下側モールドに上側モールドを配置し、前記上側モールドと前記下側モールドとがモールド対を構成し、前記上側モールドが前記下側モールドとつながるようにする。前記絶縁材料を前記モールド対に堆積させ、成形されたアセンブリを作成する。前記絶縁材料は、前記導体素子の上部を覆い、前記フェライト材料及び前記離隔要素を覆う。前記モールド対から前記成形されたアセンブリを取り外す。前記成形されたアセンブリは、上面及び下面を有する。前記上面及び前記下面は、所定のパターンの導電コーティングを塗布するために処理される。前記処理は、前記成形されたアセンブリの前記上面及び前記下面が、前記導体素子の端部と同一平面になるように、前記成形されたアセンブリの前記上面及び前記下面を平らにすることを含む。導電コーティングを塗布する。前記導電コーティングは、平面型広帯域トランスの一次コイルと二次コイルとを画定するような導電パターンに従って、前記導体素子の端部同士を接続するように配置される。
【００１０】
上記実施形態の一態様では、前記モールドはモールドのアレイを有し、前記方法は、前記トランスのアレイを提供する。別の態様では、前記フェライト素子は、前記フェライト素子のアレイである。別の態様では、前記トランスのアレイは、ダイスカットされる。
【００１１】
上記実施形態の一態様では、前記フェライト素子は、トロイド形状のフェライト素子である。前記導体素子対は、前記導体素子対の第１の素子を前記トロイドの内側に備え、前記導体素子対の第２の素子を前記トロイドの外側に備える。
【００１２】
上記実施形態の別の態様では、前記導体素子は、ピン及び引抜線材からなる群より選択される。
【００１３】
上記実施形態の更なる態様では、前記導電パターンは、スパイラルパターンにて配置された概ね涙滴形状の導体のパターンを含み、前記涙滴の小さい方の端部が前記スパイラルの内側にあり、前記涙滴の大きい方の端部が前記スパイラルの外側にある。
【００１４】
上記実施形態の一態様では、前記表面処理は、プラズマエッチング、機械加工、研削加工、及びラッピング加工からなる群より選択される。
【００１５】
上記実施形態のさらなる態様では、前記導電コーティングの塗布は、フォトリソグラフィーを含む。
【００１６】
上記実施形態の一態様では、前記一次コイルにセンタータップを配置し、前記二次コイルにセンタータップを配置することを更に含む。
【００１７】
蒸気実施形態の一態様では、前記一次コイルのための電極対を配置し、前記二次コイルのための電極対を配置することを更に含み、前記電極対の第１の電極は、前記下面側にあり、前記電極対の第２の電極は、前記上面側にある。
【００１８】
上記実施形態の一態様では、前記トランスを集積回路と結合するための半田ボールグリッドアレイを提供することを更に含む。
【図面の簡単な説明】
【００１９】
【図１（Ａ）】図１（ａ）〜１（ｇ）は、本発明に係る平面型トランスの製造方法のステップを示す図である。
【図１（Ｂ）】図１（ａ）〜１（ｇ）は、本発明に係る平面型トランスの製造方法のステップを示す図である。
【図２】図２（ａ）〜２（ｅ）は、本発明に係る絶縁離隔要素を用いる平面型トランスの製造方法のステップを示す図である。
【図３】本発明に係る平面型トランスのトロイド形状のフェライト素子周囲の一次巻線及び二次巻線を示す斜視図である。
【発明を実施するための形態】
【００２０】
本発明の目的及び利点は、以下の詳細な説明を添付の図面と併せ読むことによって理解されるであろう。
【００２１】
説明のために、以下の詳細な説明は多くの特定を含むものであるが、当業者であれば、以下の例示的な説明に対する多様な変形及び変更が本発明の範囲に含まれるものであることは明らであろう。従って、本発明の以下の好適な実施形態は、特許請求の範囲に記載された発明に対する一般性を何ら失わず、且つ前記発明を制限することなく説明するものであるとする。
【００２２】
本発明に係る平面型広帯域トランスを作成するには、１つの設計にいくつかの異なる概念を併せて使用することが求められる。現在の方法は、導体がフェライト材料の周囲及び隣接する導体に相互に巻き付けられるようにする物理的な設計及びレイアウトの態様を用いている。広帯域用途では、周波数が増加するに従って導体の間隔をあけることが重要である。フェライト材料は、低周波数において十分な結合をもたらすが、フェライトの透磁率は、数百メガヘルツを超える周波数から大幅に減少し始めるため、あらゆる結合は巻線自体から得られるものに限られる。周波数が増加すると、寄生巻線間キャパシタンス及び漏れインダクタンスが支配的になり、最適なインピーダンスを著しく変化させる。手巻きのトランスでは、線材がうまく配置されないため、過度の寄生キャパシタンス及び漏れインダクタンスの任意の値において最適なインピーダンスを変化させる。一次コイルと二次コイルとがフェライトコアの両側に別個に配置された平面型トランスの場合、高周波数において電磁結合が十分ではないため、コアの透磁率が大幅に減少する。従って、本発明に係るＤＣ〜ＧＨｚ帯域幅のトランスを実現するため、結合を制御する配線の巻間隔及び幅、巻線間キャパシタンス並びに漏れインダクタンスは、反射エネルギを最小限にするための最適なインピーダンスを得るために、寄生要素を結合するように設計される。
【００２３】
高周波数において、漏れインダクタンスは、一次コイルと二次コイルとの配線幅、及び巻同士の間隔に比例する。巻線間キャパシタンスは、隣接する巻同士の間隔に依存する。結合は、巻線間キャパシタンス及び相互インダクタンスにより得られる。分布定数インダクタンスと分布定数キャパシタンスとを用いる従来の伝送線の概念と同様に、その線のインピーダンスは、インダクタンスとキャパシタンスの比率の平方根に比例する。高周波トランスの場合、一次コイルと二次コイルの並列配置は、一対の２つの結合された伝送線が、例えばトロイドなどのフェライト素子の周囲に巻き付けられることを示す。この一対の結合された伝送線の場合、インピーダンスは、分布定数インダクタンスをキャパシタンスで割った比率及び結合に関連する。従って、特定の間隔及び配線幅を設計することにより、寄生漏れインダクタンス及びキャパシタンスは、インピーダンスの比率が１００オームの差動入力及び出力インピーダンスにマッチするように調整することができる。トランスのインピーダンスが１００オームにマッチしたとき、反射エネルギはゼロに近づく、或いは有意に最小化される。結合と最小限の反射エネルギとを組み合わせることにより、トランスが低挿入損失及びＤＣ〜ＧＨｚ性能を有することができるようにする。
【００２４】
本発明は、低周波数における高透磁率と数百メガヘルツを超える周波数におけるわずかに高い透磁率とをトレードオフするフェライト材料を使用する。これにより、トランスが広範な周波数にわたってエネルギを効率良く伝送することができる。ほとんどのフェライト材料は、約１０ＭＨｚから始まる大幅な透磁率の減少があるため、フェライト材料は広帯域用途で使用されない。
【００２５】
本発明のトランスは、両側にセンタータップを備え、集積回路がエネルギをライン駆動部から回路のライン側へ切り換えられるようにする。トランスのライン側のセンタータップは、装置が共通モードエネルギを確実に除去するためにチョークとともに追加される。過度の共通モードエネルギは、装置がＦＣＣの放射要件を満たせないようにするＥＭＩ放射を発生する。ライン側の共通モードエネルギを除去しつつ、異なる性質の巻線が維持されるように、センタータップの構造は、ＰＣＢ配線の間隔に関する指針を厳密に守る必要がある。インピーダンスを維持するトランスのチップ側では、トランスミッタの適切な動作が重要である。正確な間隔と偶数の巻回数との組み合わせにより、共通モード信号の変換に非常に小さい差異を与える。
【００２６】
本発明の平面型広帯域トランスのレイアウトは、結合、巻線間キャパシタンス、及び漏れインダクタンスを制御するように、隣接する一次巻線及び二次巻線が適切な距離をもって離間することを必要とする。また巻線の配線幅は、トランスの総分布定数インダクタンス及びキャパシタンスが１００オームの差動入力インピーダンスとマッチするように、巻線間隔と併せて設計することもできる。１００オームの差動入力インピーダンスにマッチすることにより、反射エネルギを最小限にし、帯域幅をＤＣから数ギガヘルツまで増大することができる。巻回数は、所望の最小の自己インダクタンスを満たすように、コアの大きさと低周波数におけるその透磁率とに基づいて決定される。自己インダクタンス又は巻回数は、カットオフ周波数の下限を決定し、巻線のレイアウト及び配置は、その帯域幅の上限を最大にする。また、巻回数は偶数でなければならない。一次側では、１つの巻きが差動入力を形成するために切断される。センタータップは、残りの巻線の中心に接続され、センタータップの両側の巻回数を偶数にすることができる。この構成により、差動モード信号のための全体的に釣り合いのとれた解決策を提供する。従って、差動−共通モード変換を最小限にするため、ＥＭＩを減少する助けとなる。
【００２７】
全体的な解決策の様々な寄生効果を最小限にすること（パッケージングを含む）は、広帯域用途にとって重要なことである。本発明の装置の一実施形態では、本発明の装置が大規模回路に埋め込まれていない場合、標準的なリフロー製造プロセスにより本発明の装置がラインカードに直接的に取り付けられ得るように、ＰＣＢの最も下にある導電層上に銅パッドが追加される。
【００２８】
本発明は、大きな電圧レベルへの導入下で破壊されない材料を使用する。キャスティング、モールディングなどのこれらトランスを製造するための方法について説明する。
【００２９】
平面型広帯域トランスの一実施形態によれば、本発明の装置は、前記装置のチップ側及びライン側にセンタータップを有する。またセンタータップの幅は、所望のシステムのインピーダンスにマッチするように調整することができる。温度及び電流に対して安定した透磁率を有するフェライト材料が選択され、絶縁材料内に埋め込まれる。低周波数の透磁率又は初期透磁率、及び巻回数により、カットオフ周波数の下限を設定し、メガヘルツの範囲での動作を可能にする。導体は、従来技術のように別個というよりは、むしろ埋め込まれたフェライトの周囲に相互に巻き付けられる。また、巻回数により、配線の間隔と幅が十分に制御される。上側の導体の物理的な形状は、巻数を最大限にし、巻線寄生インダクタンスを減少するように、涙滴形状となるように特に選択される。一次巻線及び二次巻線は、必要な結合を有するように上側、下側、及び２つの垂直な導体の側部で隣接する。広範な周波数にわたって低挿入損失、低電力損失、及び低戻り損失を実現することは、広帯域トランスの適切な動作のために重要である。
【００３０】
一実施形態では、後から業界標準のＰＣＢ組立プロセスを用いて取り付けることができる独立した部品として使用し得る装置になるように、下側のＰＣＢのレイアウトを設計することができる。
【００３１】
図面を参照すると、図１（ａ）〜１（ｇ）は、本発明の平面型広帯域トランスを提供するための概略製造ステップ１００の平面断面図を示す。図１（ａ）は下側モールド１０２を示す。下側モールド１０２の平面基部１０６には所定のパターンの孔対１０４が配置されている。導体素子１０８を孔１０４に挿入する。導体素子１０８は平面基部１０６に対して垂直に配置され、導体素子１０８の下部は下側モールド１０２により保持される。一態様では、導体素子１０８は、導電性のピン又は引抜線材であり得る。
【００３２】
図１（ｂ）は、方法１００が、第１の上側モールド１１０を提供し、第１の上側モールド１１０が下側モールド１０２の上方に組み立てられ（図示せず）、第１のモールド対１１２を形成することが含まれることを示す。第１の上側モールド１１０は、複数の導体素子受容部１１４と、該複数の導体素子受容部１１４間に配置される押しのけ部１１６を有する。また導体素子１０８の中間部１１８は、第１の上側モールド１１０と下側モールド１０２との間に延在する。絶縁材料１２０を第１のモールド対１１２に堆積させ、導体素子１０８の中間部１１８を覆い、更に押しのけ部１１６を覆うようにする。
【００３３】
図１（ｃ）及び１（ｄ）は、第１の上側モールド１１０を取り外し、そのとき押しのけ部１１６が取り外されることにより空間１２２が現れることを示す。フェライト素子１２３を空間１２２に堆積させる。第２の上側モールド１２６を提供し、下側モールド１０２に対して組み立てる（図示せず）。第２の上側モールド１２６と下側モールド１０２とが第２のモールド対１２８を構成し、第２の上側モールド１２６は、下側モールド１０２とつながるようにする。本発明の一態様では、押しのけ部１１６は、トロイド形状をしているため、フェライト素子１２４は、トロイド形状をなす。導体素子対１０４は、前記トロイドの内側に前記導体素子対の第１の素子を有し、前記トロイドの外側に前記導体素子対の第２の素子を有する。
【００３４】
図１（ｅ）は、絶縁材料１２０を更に第２のモールド対１２８に堆積させ、成形されたアセンブリ１３０を作成することを示す。絶縁材料１２０は、導体素子１０８の上部を覆い、且つフェライト素子１２４を覆う。
【００３５】
第２のモールド対１２８から成形されたアセンブリ１３０を取り外す。成形されたアセンブリ１３０は、所定のパターンの導電コーティングを塗布するために処理される上面１３２及び下面１３４を有する。前記処理は、上面１３２及び下面１３４が、絶縁材料と、前記導体素子の中間部の平らにされた端部と同一平面になるように、前記導体素子の上部及び下部を除去し、導電コーティングのための準備を整えることを含む。前記表面処理は、プラズマエッチング、機械加工、研削加工、或いはラッピング加工を含み得る。
【００３６】
図１（ｇ）は、導電コーティング１３６を塗布することを示す。導電コーティング１３６は、平面型広帯域トランスの一次コイルと二次コイルとを画定するような導電パターンに従って、前記導体素子の中間部同士を接続するように配置される。
【００３７】
上記実施形態の一態様では、モールド（１０２、１１０、１２６）は、モールドのアレイであり得る。その方法により、トランスのアレイ（図示せず）が提供される。別の態様では、フェライト素子１２４は、フェライト素子１２４のアレイである。別の態様では、トランスのアレイは、ダイスカットされる（図示せず）。
【００３８】
図２（ａ）〜２（ｅ）は、本発明の平面型広帯域トランスを製造するための別の実施形態の概略ステップ２００の平面断面図を示す。図２（ａ）は、下側モールド１０２を示す。下側モールド１０２の平面基部１０６には所定のパターンの孔対１０４が配置されている。導体素子１０８を孔１０４に挿入する。導体素子１０８は平面基部１０６に対して垂直に配置され、導体素子１０８の下部は下側モールド１０２により保持される。少なくとも１つの離隔要素２０２をモールドの下部１０６に挿入する。離隔要素２０２は、絶縁材料で作られている。
【００３９】
図２（ｂ）は、次に、フェライト材料１２４を、導体素子対１０４を隔てるように離隔要素２０２上に配置することを示す。本発明の一態様では、押しのけ部１１６がトロイド形状をしているため、フェライト材料１２４がトロイド形状をなし、導体素子対１０４が、前記トロイドの内側に前記導体素子対の第１の素子を備え、前記トロイドの外側に前記導体素子対の第２の素子を備える。任意の閉ループ屈曲形状であり得ることは明らかであろう。
【００４０】
図２（ｃ）は、下側モールド１０２に上側モールド１２４を配置し、上側モールド１２６が下側モールド１０２とつながるようにすることを示す。
【００４１】
図２（ｄ）は、絶縁材料１２０を更にモールド対１２８に堆積させ、成形されたアセンブリ１３０を作成することを示す。絶縁材料１２０は、導体素子１０８の上部及びフェライト材料１２４を覆い、絶縁離隔要素２０２と結合する。
【００４２】
モールド対１２８から成形されたアセンブリ１３０を取り外す。成形されたアセンブリ１３０は、所定のパターンの導電コーティングを塗布するために処理される上面１３２及び下面１３４を有する。前記処理は、上面１３２及び下面１３４が、絶縁材料１２０と、前記導体素子の中間部１１８の平らにされた端部と同一平面になるように、前記導体素子の上部及び下部を除去し、導電コーティングのための準備を整えることを含む。前記表面処理は、プラズマエッチング、機械加工、研削加工、或いはラッピング加工を含み得る。
【００４３】
図２（ｅ）は、導電コーティング１３６を塗布することを示す。導電コーティング１３６は、平面型広帯域トランスの一次コイルと二次コイルとを画定するような導電パターンに従って、前記導体素子の中間部の端部同士を接続するように配置される。
【００４４】
図３は、本発明に係る平面型トランス３００のトロイド形のフェライト素子１２４周囲の一次コイル及び二次コイルの並列巻線を示す斜視図である。トランス３００は、一次コイルセンタータップ３０２及び二次コイルセンタータップ３０４を更に含むことができる。
【００４５】
導電コーティング１３６は、スパイラルパターンにて配置された概ね涙滴形状の導体１３６／３０６を含むパターンで構成され、フォトリソグラフィーなどの方法によって塗布される。前記涙滴形状の小さい方の端部が前記スパイラルの内側にあり、前記涙滴形状の大きい方の端部が前記スパイラルの外側にある。一次及び二次導体は、フェライトコアの全周にわたって互いに隣接している。
【００４６】
上記実施形態の一態様は、一次コイル電極対３０８を備え、また二次コイル電極対３１０を備えることをさらに含む。ここでは、前記電極対の第１の電極は下面側にあり、前記電極対の第２の電極は上面側にある。一次コイルと二次コイル（グレーで図示）は、反射エネルギを減少し、且つ帯域幅をＤＣ〜ＧＨｚまで広げるように漏れインダクタンス及び巻線キャパシタンスを制御するために最適化されたコイル間隔とコイル幅とを有する概ね並列コイルである。
【００４７】
本発明に係る方法は、一次コイル及び二次コイルのコイル巻回数を変化させることができる。
【００４８】
上記実施形態の一態様では、トランス３００を集積回路（図示せず）と接続するための半田ボールグリッドアレイ（図示せず）を備えることを更に含む。
【００４９】
本発明は、いくつかの例示的な実施形態に従って説明してきたが、これらの実施形態は本発明を制限するというよりは、むしろ全ての態様を説明しようとするものである。従って、本発明は、詳細な実施において多様な変更をすることができる。そのような変更は、当業者であれば本願明細書に含まれる記載内容から得ることができるものである。例えば、一次巻線のセンタータップ及び二次巻線のセンタータップの差動入力部及び出力部は、巻線の上側、下側、又は巻線周囲の任意の場所に設定することができる。上側及び下側の導体は、ポリイミド膜に取り付けられ、次に成形された構造上に積層させることができる。トランスは、半田又はＢＧＡを使用してＰＣＢ上に表面実装することができ、他の構成要素とパッケージ化又は一体化することができる。そのような全ての変更は、特許請求の範囲に記載の請求項及びその法的な同等物によって定義される本発明の範囲及び精神に含まれるものとする。
【００５０】
そのような全ての変更は、特許請求の範囲に記載の請求項及びその法的な同等物によって定義される本発明の範囲及び精神に含まれるものとする。
【技術分野】
【０００１】
本発明は、一般に、ＤＣ〜数ＧＨｚの帯域幅の磁気巻線通信回路に関する。より詳しくは、本発明は、ＧＨｚ性能（高周波性能）及び電気的にばらつきのないことを実現すべく漏れインダクタンス及び巻線キャパシタンスを特に制御するために、フェライトコアに微細加工された巻線を成形配置する方法に関する。
【背景技術】
【０００２】
プリント基板（ＰＣＢ）又は半導体に用いる、平面トランス又は集積化トランスに関する注目度がここ１０年の間に増している。平面トランスは、巻線結合を向上させるために、埋込型フェライト又は取付型フェライト材料とＰＣＢ技術とを組み合わせ作成される。半導体の場合、インダクタ又はトランスの構造全体をＣＭＯＳデバイス内に集積化することが試みられている。これらの方法は両方とも性能上の限界が厳しく、その使用が低速度や狭帯域幅の用途に制限される。平面トランスの設計の場合、従来技術の方法は、漏れインダクタンス及び巻線キャパシタンスを制限するように巻線を配置する方法並びにそれに関連する製造方法に適切に対処することができていない。その結果、従来技術の平面トランスは、広範な周波数範囲にわたって良くない反射損失及び挿入損失を有するため、現在の多くの通信規格において機能的ではなく、使用に適していない。この従来技術に基づくトランスは、データ通信の技術的要件を常に満たすことができないため、スイッチング電力供給システムなどの比較的低速度の用途に制限される。集積化トランスは、高透磁率を有する磁性フェライトコアから主にもたらされる自己インダクタンスにより、その帯域幅の下限を制限される。磁性材料のＳｉ上への集積化は難しいものである。従って、シリコンのトランスは、一般に、自然な電磁結合のみに依存し、それ故に、一般に、ＲＦにおける狭帯域性能を提供する。さらに、集積化トランスは、シリコン内の磁界により発生する寄生渦電流の影響を受けるため、高周波性能は制限される。その結果、集積化トランスは、一般に、狭帯域通過特性を有し、携帯電話などの無線通信用途で一般的に見られる狭帯域周波数バラン用途のみに適している。電気通信用トランスは、ＤＣ電力を供給するのに用いられる又は電磁妨害を減少させるべく共通モード電流を遮断するために用いられるセンタータップとともに、ＤＣから数ＧＨｚの高さまでの帯域幅への帯域応答を必要とする。これらのセンタータップは、広帯域性能の実現を非常に困難にしている。
【０００３】
スイッチング電力供給において一般的に見られる低速度用途又は無線通信用途において一般的に見られる狭帯域幅用途とは異なり、ネットワーク用途及び電気通信用途では、一般的に、効率良くデータを伝送するために、すべての利用可能な帯域幅を使用する。ネットワーク及び電気通信の市場では、損失を非常に少なくし、反射エネルギを最小限にするため、ＤＣ近傍から数ＧＨｚまでのリニア広帯域性能を必要とする。さらに、磁気コアの透磁率は、周波数が新たな数ギガビットの通信用途が必要とするギガヘルツに増加するに従って減少する。磁気結合の損失を補償するために、巻線の巻回数が増やされる。巻回数を増やすと、漏れインダクタンス及び巻線キャパシタンスが増加するため、エネルギ伝送が低下し、エネルギが大幅に反射される。これらの厳しい要求を満たすようにマルチギガヘルツトランスを設計するには、様々な技術を巻線の配置及び平面設計の関連する製造方法に組み込む必要がある。
【０００４】
さらに、これらの装置を通信チャネルと直列に配置するためには電気絶縁性が非常に重大であるので、これらの装置は、高電圧（＞１５００Ｖ）の存在下でその装置が破壊されないような方法で作成されなければならない。
【０００５】
従って、ギガビット通信の高電圧ＤＣの絶縁及び低周波数の共通モード除去のために、ＤＣからＧＨｚまで低反射エネルギ及び低電気損失を提供できるトランスを開発することが当該技術分野において求められている。反射エネルギが減少し、帯域幅がＤＣからＧＨｚまで広がるように、巻線キャパシタンス及び漏れインダクタンスを特に制御する巻線を配置することは、当該技術分野の進展であると考える。さらに、これらの巻線技術及び関連する製造方法は、フェライトコアの透磁率が大幅に減少するＧＨｚ結合を可能にする。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、反射エネルギ及び損失を最小限にするように巻線を配置する方法及び平面型広帯域トランスの発明された巻線のための製造技術を提供する。
【課題を解決するための手段】
【０００７】
一実施形態によれば、本発明の方法は、コアの透磁率が大幅に減少した場合でもＧＨｚまでの結合をするために巻線キャパシタンスを特に設計することができるように、一次巻線と二次巻線との相互巻線を提供する。一次巻線は、微細加工技術を用いて特に設計及び制御をすることができる間隔をもって隣接する二次巻線と相互に巻き付けられる。一次巻線と二次巻線は、上側、下側、及び２つの垂直な側部にて隣接する。隣接する一次巻線と二次巻線は、ＧＨｚ周波数における所要の結合を提供するように、トロイドの周囲に上側から下側へ巻き付けられる。巻回数、一次巻線と二次巻線との間の間隔、及びそれぞれの巻の幅は、全て、寄生効果を制御するように正確に設計し、調整することができる。一次巻線と二次巻線との間の結合は、最小の反射エネルギ及び損失を実現するように調整することができる。センタータップは、一次巻線と二次巻線の中心に接続された電極である。上記実施形態の一態様では、一次巻線と二次巻線の巻回数が偶数である。一次側では、差動入力を提供するために１つの巻が開放される。これにより、奇数の巻回数が一次側に残る。センタータップは、残りの奇数の一次巻線の中心に接続される。従って、センタータップの両側の巻回数は、偶数である又は釣り合う。同じセンタータップの形状及び巻が二次側にて用いられる。この巻及びセンタータップの配置により、ＥＭＩを防ぐために差動モードから共通モード信号への変換が有意に最小化される。一実施形態によれば、本発明の方法は、下側モールドを提供することを含む。前記下側モールドの平面基部には所定のパターンの孔対が配置されている。導体素子を前記孔に挿入し、前記導体素子が前記平面基部に対して垂直に配置されるようにし、前記導体素子の下部は前記下側モールドにより保持される。本発明の方法は、第１の上側モールドを提供し、前記第１の上側モールドを前記下側モールドの上方に配置し、第１のモールド対を形成することを更に含む。前記第１の上側モールドは、複数の導体素子受容部と、該複数の導体素子受容部間に配置される押しのけ部を有する。また前記導体素子の中間部は、前記第１の上側モールドと前記下側モールドとの間に延在する。絶縁材料を前記第１のモールド対に堆積させ、前記絶縁材料が前記導体素子の中間部を覆い、更に前記押しのけ部を覆うようにする。前記第１の上側モールドを取り外し、そのとき前記押しのけ部が取り外されることにより空間が現れる。フェライト素子を前記空間に堆積させる。第２の上側モールドを前記下側モールドに配置する。前記第２の上側モールドと前記下側モールドとが第２のモールド対を構成し、前記第２の上側モールドは、前記下側モールドとつながるようにする。前記絶縁材料を前記第２のモールド対に堆積させ、成形されたアセンブリを作成する。前記絶縁材料は、前記導体素子の上部を覆い、前記フェライト素子を覆う。前記第２のモールド対から前記成形されたアセンブリを取り外す。前記成形されたアセンブリは、上面及び下面を有する。前記上面及び前記下面は、所定のパターンの導電コーティングを塗布するために処理される。前記処理は、前記上面及び前記下面が、前記絶縁材料と、前記導体素子の中間部の平らにされた端部と同一平面になるように、前記導体素子の上部及び下部を除去することを含む。前記導電コーティングを塗布する。前記コーティングは、平面型広帯域トランスの一次コイルと二次コイルとを画定するような導電パターンに従って、前記導体素子の中間部同士を接続するように配置される。
【０００８】
本発明の一態様では、前記押しのけ部は、トロイド形状である。
【０００９】
別の実施形態によれば、平面型広帯域トランスの製造方法は、下側モールドを提供することを含む。前記下側モールドの平面基部には所定のパターンの孔対が配置されている。導体素子を前記孔に挿入する。前記導体素子は前記平面基部に対して垂直に配置され、導体素子対を形成する。前記導体素子の下部は前記下側モールドにより保持される。絶縁材料で作られた少なくとも１つの離隔要素を前記モールドの下部に挿入する。フェライト材料を、前記導体素子対を隔てるように前記離隔要素上に配置する。前記下側モールドに上側モールドを配置し、前記上側モールドと前記下側モールドとがモールド対を構成し、前記上側モールドが前記下側モールドとつながるようにする。前記絶縁材料を前記モールド対に堆積させ、成形されたアセンブリを作成する。前記絶縁材料は、前記導体素子の上部を覆い、前記フェライト材料及び前記離隔要素を覆う。前記モールド対から前記成形されたアセンブリを取り外す。前記成形されたアセンブリは、上面及び下面を有する。前記上面及び前記下面は、所定のパターンの導電コーティングを塗布するために処理される。前記処理は、前記成形されたアセンブリの前記上面及び前記下面が、前記導体素子の端部と同一平面になるように、前記成形されたアセンブリの前記上面及び前記下面を平らにすることを含む。導電コーティングを塗布する。前記導電コーティングは、平面型広帯域トランスの一次コイルと二次コイルとを画定するような導電パターンに従って、前記導体素子の端部同士を接続するように配置される。
【００１０】
上記実施形態の一態様では、前記モールドはモールドのアレイを有し、前記方法は、前記トランスのアレイを提供する。別の態様では、前記フェライト素子は、前記フェライト素子のアレイである。別の態様では、前記トランスのアレイは、ダイスカットされる。
【００１１】
上記実施形態の一態様では、前記フェライト素子は、トロイド形状のフェライト素子である。前記導体素子対は、前記導体素子対の第１の素子を前記トロイドの内側に備え、前記導体素子対の第２の素子を前記トロイドの外側に備える。
【００１２】
上記実施形態の別の態様では、前記導体素子は、ピン及び引抜線材からなる群より選択される。
【００１３】
上記実施形態の更なる態様では、前記導電パターンは、スパイラルパターンにて配置された概ね涙滴形状の導体のパターンを含み、前記涙滴の小さい方の端部が前記スパイラルの内側にあり、前記涙滴の大きい方の端部が前記スパイラルの外側にある。
【００１４】
上記実施形態の一態様では、前記表面処理は、プラズマエッチング、機械加工、研削加工、及びラッピング加工からなる群より選択される。
【００１５】
上記実施形態のさらなる態様では、前記導電コーティングの塗布は、フォトリソグラフィーを含む。
【００１６】
上記実施形態の一態様では、前記一次コイルにセンタータップを配置し、前記二次コイルにセンタータップを配置することを更に含む。
【００１７】
蒸気実施形態の一態様では、前記一次コイルのための電極対を配置し、前記二次コイルのための電極対を配置することを更に含み、前記電極対の第１の電極は、前記下面側にあり、前記電極対の第２の電極は、前記上面側にある。
【００１８】
上記実施形態の一態様では、前記トランスを集積回路と結合するための半田ボールグリッドアレイを提供することを更に含む。
【図面の簡単な説明】
【００１９】
【図１（Ａ）】図１（ａ）〜１（ｇ）は、本発明に係る平面型トランスの製造方法のステップを示す図である。
【図１（Ｂ）】図１（ａ）〜１（ｇ）は、本発明に係る平面型トランスの製造方法のステップを示す図である。
【図２】図２（ａ）〜２（ｅ）は、本発明に係る絶縁離隔要素を用いる平面型トランスの製造方法のステップを示す図である。
【図３】本発明に係る平面型トランスのトロイド形状のフェライト素子周囲の一次巻線及び二次巻線を示す斜視図である。
【発明を実施するための形態】
【００２０】
本発明の目的及び利点は、以下の詳細な説明を添付の図面と併せ読むことによって理解されるであろう。
【００２１】
説明のために、以下の詳細な説明は多くの特定を含むものであるが、当業者であれば、以下の例示的な説明に対する多様な変形及び変更が本発明の範囲に含まれるものであることは明らであろう。従って、本発明の以下の好適な実施形態は、特許請求の範囲に記載された発明に対する一般性を何ら失わず、且つ前記発明を制限することなく説明するものであるとする。
【００２２】
本発明に係る平面型広帯域トランスを作成するには、１つの設計にいくつかの異なる概念を併せて使用することが求められる。現在の方法は、導体がフェライト材料の周囲及び隣接する導体に相互に巻き付けられるようにする物理的な設計及びレイアウトの態様を用いている。広帯域用途では、周波数が増加するに従って導体の間隔をあけることが重要である。フェライト材料は、低周波数において十分な結合をもたらすが、フェライトの透磁率は、数百メガヘルツを超える周波数から大幅に減少し始めるため、あらゆる結合は巻線自体から得られるものに限られる。周波数が増加すると、寄生巻線間キャパシタンス及び漏れインダクタンスが支配的になり、最適なインピーダンスを著しく変化させる。手巻きのトランスでは、線材がうまく配置されないため、過度の寄生キャパシタンス及び漏れインダクタンスの任意の値において最適なインピーダンスを変化させる。一次コイルと二次コイルとがフェライトコアの両側に別個に配置された平面型トランスの場合、高周波数において電磁結合が十分ではないため、コアの透磁率が大幅に減少する。従って、本発明に係るＤＣ〜ＧＨｚ帯域幅のトランスを実現するため、結合を制御する配線の巻間隔及び幅、巻線間キャパシタンス並びに漏れインダクタンスは、反射エネルギを最小限にするための最適なインピーダンスを得るために、寄生要素を結合するように設計される。
【００２３】
高周波数において、漏れインダクタンスは、一次コイルと二次コイルとの配線幅、及び巻同士の間隔に比例する。巻線間キャパシタンスは、隣接する巻同士の間隔に依存する。結合は、巻線間キャパシタンス及び相互インダクタンスにより得られる。分布定数インダクタンスと分布定数キャパシタンスとを用いる従来の伝送線の概念と同様に、その線のインピーダンスは、インダクタンスとキャパシタンスの比率の平方根に比例する。高周波トランスの場合、一次コイルと二次コイルの並列配置は、一対の２つの結合された伝送線が、例えばトロイドなどのフェライト素子の周囲に巻き付けられることを示す。この一対の結合された伝送線の場合、インピーダンスは、分布定数インダクタンスをキャパシタンスで割った比率及び結合に関連する。従って、特定の間隔及び配線幅を設計することにより、寄生漏れインダクタンス及びキャパシタンスは、インピーダンスの比率が１００オームの差動入力及び出力インピーダンスにマッチするように調整することができる。トランスのインピーダンスが１００オームにマッチしたとき、反射エネルギはゼロに近づく、或いは有意に最小化される。結合と最小限の反射エネルギとを組み合わせることにより、トランスが低挿入損失及びＤＣ〜ＧＨｚ性能を有することができるようにする。
【００２４】
本発明は、低周波数における高透磁率と数百メガヘルツを超える周波数におけるわずかに高い透磁率とをトレードオフするフェライト材料を使用する。これにより、トランスが広範な周波数にわたってエネルギを効率良く伝送することができる。ほとんどのフェライト材料は、約１０ＭＨｚから始まる大幅な透磁率の減少があるため、フェライト材料は広帯域用途で使用されない。
【００２５】
本発明のトランスは、両側にセンタータップを備え、集積回路がエネルギをライン駆動部から回路のライン側へ切り換えられるようにする。トランスのライン側のセンタータップは、装置が共通モードエネルギを確実に除去するためにチョークとともに追加される。過度の共通モードエネルギは、装置がＦＣＣの放射要件を満たせないようにするＥＭＩ放射を発生する。ライン側の共通モードエネルギを除去しつつ、異なる性質の巻線が維持されるように、センタータップの構造は、ＰＣＢ配線の間隔に関する指針を厳密に守る必要がある。インピーダンスを維持するトランスのチップ側では、トランスミッタの適切な動作が重要である。正確な間隔と偶数の巻回数との組み合わせにより、共通モード信号の変換に非常に小さい差異を与える。
【００２６】
本発明の平面型広帯域トランスのレイアウトは、結合、巻線間キャパシタンス、及び漏れインダクタンスを制御するように、隣接する一次巻線及び二次巻線が適切な距離をもって離間することを必要とする。また巻線の配線幅は、トランスの総分布定数インダクタンス及びキャパシタンスが１００オームの差動入力インピーダンスとマッチするように、巻線間隔と併せて設計することもできる。１００オームの差動入力インピーダンスにマッチすることにより、反射エネルギを最小限にし、帯域幅をＤＣから数ギガヘルツまで増大することができる。巻回数は、所望の最小の自己インダクタンスを満たすように、コアの大きさと低周波数におけるその透磁率とに基づいて決定される。自己インダクタンス又は巻回数は、カットオフ周波数の下限を決定し、巻線のレイアウト及び配置は、その帯域幅の上限を最大にする。また、巻回数は偶数でなければならない。一次側では、１つの巻きが差動入力を形成するために切断される。センタータップは、残りの巻線の中心に接続され、センタータップの両側の巻回数を偶数にすることができる。この構成により、差動モード信号のための全体的に釣り合いのとれた解決策を提供する。従って、差動−共通モード変換を最小限にするため、ＥＭＩを減少する助けとなる。
【００２７】
全体的な解決策の様々な寄生効果を最小限にすること（パッケージングを含む）は、広帯域用途にとって重要なことである。本発明の装置の一実施形態では、本発明の装置が大規模回路に埋め込まれていない場合、標準的なリフロー製造プロセスにより本発明の装置がラインカードに直接的に取り付けられ得るように、ＰＣＢの最も下にある導電層上に銅パッドが追加される。
【００２８】
本発明は、大きな電圧レベルへの導入下で破壊されない材料を使用する。キャスティング、モールディングなどのこれらトランスを製造するための方法について説明する。
【００２９】
平面型広帯域トランスの一実施形態によれば、本発明の装置は、前記装置のチップ側及びライン側にセンタータップを有する。またセンタータップの幅は、所望のシステムのインピーダンスにマッチするように調整することができる。温度及び電流に対して安定した透磁率を有するフェライト材料が選択され、絶縁材料内に埋め込まれる。低周波数の透磁率又は初期透磁率、及び巻回数により、カットオフ周波数の下限を設定し、メガヘルツの範囲での動作を可能にする。導体は、従来技術のように別個というよりは、むしろ埋め込まれたフェライトの周囲に相互に巻き付けられる。また、巻回数により、配線の間隔と幅が十分に制御される。上側の導体の物理的な形状は、巻数を最大限にし、巻線寄生インダクタンスを減少するように、涙滴形状となるように特に選択される。一次巻線及び二次巻線は、必要な結合を有するように上側、下側、及び２つの垂直な導体の側部で隣接する。広範な周波数にわたって低挿入損失、低電力損失、及び低戻り損失を実現することは、広帯域トランスの適切な動作のために重要である。
【００３０】
一実施形態では、後から業界標準のＰＣＢ組立プロセスを用いて取り付けることができる独立した部品として使用し得る装置になるように、下側のＰＣＢのレイアウトを設計することができる。
【００３１】
図面を参照すると、図１（ａ）〜１（ｇ）は、本発明の平面型広帯域トランスを提供するための概略製造ステップ１００の平面断面図を示す。図１（ａ）は下側モールド１０２を示す。下側モールド１０２の平面基部１０６には所定のパターンの孔対１０４が配置されている。導体素子１０８を孔１０４に挿入する。導体素子１０８は平面基部１０６に対して垂直に配置され、導体素子１０８の下部は下側モールド１０２により保持される。一態様では、導体素子１０８は、導電性のピン又は引抜線材であり得る。
【００３２】
図１（ｂ）は、方法１００が、第１の上側モールド１１０を提供し、第１の上側モールド１１０が下側モールド１０２の上方に組み立てられ（図示せず）、第１のモールド対１１２を形成することが含まれることを示す。第１の上側モールド１１０は、複数の導体素子受容部１１４と、該複数の導体素子受容部１１４間に配置される押しのけ部１１６を有する。また導体素子１０８の中間部１１８は、第１の上側モールド１１０と下側モールド１０２との間に延在する。絶縁材料１２０を第１のモールド対１１２に堆積させ、導体素子１０８の中間部１１８を覆い、更に押しのけ部１１６を覆うようにする。
【００３３】
図１（ｃ）及び１（ｄ）は、第１の上側モールド１１０を取り外し、そのとき押しのけ部１１６が取り外されることにより空間１２２が現れることを示す。フェライト素子１２３を空間１２２に堆積させる。第２の上側モールド１２６を提供し、下側モールド１０２に対して組み立てる（図示せず）。第２の上側モールド１２６と下側モールド１０２とが第２のモールド対１２８を構成し、第２の上側モールド１２６は、下側モールド１０２とつながるようにする。本発明の一態様では、押しのけ部１１６は、トロイド形状をしているため、フェライト素子１２４は、トロイド形状をなす。導体素子対１０４は、前記トロイドの内側に前記導体素子対の第１の素子を有し、前記トロイドの外側に前記導体素子対の第２の素子を有する。
【００３４】
図１（ｅ）は、絶縁材料１２０を更に第２のモールド対１２８に堆積させ、成形されたアセンブリ１３０を作成することを示す。絶縁材料１２０は、導体素子１０８の上部を覆い、且つフェライト素子１２４を覆う。
【００３５】
第２のモールド対１２８から成形されたアセンブリ１３０を取り外す。成形されたアセンブリ１３０は、所定のパターンの導電コーティングを塗布するために処理される上面１３２及び下面１３４を有する。前記処理は、上面１３２及び下面１３４が、絶縁材料と、前記導体素子の中間部の平らにされた端部と同一平面になるように、前記導体素子の上部及び下部を除去し、導電コーティングのための準備を整えることを含む。前記表面処理は、プラズマエッチング、機械加工、研削加工、或いはラッピング加工を含み得る。
【００３６】
図１（ｇ）は、導電コーティング１３６を塗布することを示す。導電コーティング１３６は、平面型広帯域トランスの一次コイルと二次コイルとを画定するような導電パターンに従って、前記導体素子の中間部同士を接続するように配置される。
【００３７】
上記実施形態の一態様では、モールド（１０２、１１０、１２６）は、モールドのアレイであり得る。その方法により、トランスのアレイ（図示せず）が提供される。別の態様では、フェライト素子１２４は、フェライト素子１２４のアレイである。別の態様では、トランスのアレイは、ダイスカットされる（図示せず）。
【００３８】
図２（ａ）〜２（ｅ）は、本発明の平面型広帯域トランスを製造するための別の実施形態の概略ステップ２００の平面断面図を示す。図２（ａ）は、下側モールド１０２を示す。下側モールド１０２の平面基部１０６には所定のパターンの孔対１０４が配置されている。導体素子１０８を孔１０４に挿入する。導体素子１０８は平面基部１０６に対して垂直に配置され、導体素子１０８の下部は下側モールド１０２により保持される。少なくとも１つの離隔要素２０２をモールドの下部１０６に挿入する。離隔要素２０２は、絶縁材料で作られている。
【００３９】
図２（ｂ）は、次に、フェライト材料１２４を、導体素子対１０４を隔てるように離隔要素２０２上に配置することを示す。本発明の一態様では、押しのけ部１１６がトロイド形状をしているため、フェライト材料１２４がトロイド形状をなし、導体素子対１０４が、前記トロイドの内側に前記導体素子対の第１の素子を備え、前記トロイドの外側に前記導体素子対の第２の素子を備える。任意の閉ループ屈曲形状であり得ることは明らかであろう。
【００４０】
図２（ｃ）は、下側モールド１０２に上側モールド１２４を配置し、上側モールド１２６が下側モールド１０２とつながるようにすることを示す。
【００４１】
図２（ｄ）は、絶縁材料１２０を更にモールド対１２８に堆積させ、成形されたアセンブリ１３０を作成することを示す。絶縁材料１２０は、導体素子１０８の上部及びフェライト材料１２４を覆い、絶縁離隔要素２０２と結合する。
【００４２】
モールド対１２８から成形されたアセンブリ１３０を取り外す。成形されたアセンブリ１３０は、所定のパターンの導電コーティングを塗布するために処理される上面１３２及び下面１３４を有する。前記処理は、上面１３２及び下面１３４が、絶縁材料１２０と、前記導体素子の中間部１１８の平らにされた端部と同一平面になるように、前記導体素子の上部及び下部を除去し、導電コーティングのための準備を整えることを含む。前記表面処理は、プラズマエッチング、機械加工、研削加工、或いはラッピング加工を含み得る。
【００４３】
図２（ｅ）は、導電コーティング１３６を塗布することを示す。導電コーティング１３６は、平面型広帯域トランスの一次コイルと二次コイルとを画定するような導電パターンに従って、前記導体素子の中間部の端部同士を接続するように配置される。
【００４４】
図３は、本発明に係る平面型トランス３００のトロイド形のフェライト素子１２４周囲の一次コイル及び二次コイルの並列巻線を示す斜視図である。トランス３００は、一次コイルセンタータップ３０２及び二次コイルセンタータップ３０４を更に含むことができる。
【００４５】
導電コーティング１３６は、スパイラルパターンにて配置された概ね涙滴形状の導体１３６／３０６を含むパターンで構成され、フォトリソグラフィーなどの方法によって塗布される。前記涙滴形状の小さい方の端部が前記スパイラルの内側にあり、前記涙滴形状の大きい方の端部が前記スパイラルの外側にある。一次及び二次導体は、フェライトコアの全周にわたって互いに隣接している。
【００４６】
上記実施形態の一態様は、一次コイル電極対３０８を備え、また二次コイル電極対３１０を備えることをさらに含む。ここでは、前記電極対の第１の電極は下面側にあり、前記電極対の第２の電極は上面側にある。一次コイルと二次コイル（グレーで図示）は、反射エネルギを減少し、且つ帯域幅をＤＣ〜ＧＨｚまで広げるように漏れインダクタンス及び巻線キャパシタンスを制御するために最適化されたコイル間隔とコイル幅とを有する概ね並列コイルである。
【００４７】
本発明に係る方法は、一次コイル及び二次コイルのコイル巻回数を変化させることができる。
【００４８】
上記実施形態の一態様では、トランス３００を集積回路（図示せず）と接続するための半田ボールグリッドアレイ（図示せず）を備えることを更に含む。
【００４９】
本発明は、いくつかの例示的な実施形態に従って説明してきたが、これらの実施形態は本発明を制限するというよりは、むしろ全ての態様を説明しようとするものである。従って、本発明は、詳細な実施において多様な変更をすることができる。そのような変更は、当業者であれば本願明細書に含まれる記載内容から得ることができるものである。例えば、一次巻線のセンタータップ及び二次巻線のセンタータップの差動入力部及び出力部は、巻線の上側、下側、又は巻線周囲の任意の場所に設定することができる。上側及び下側の導体は、ポリイミド膜に取り付けられ、次に成形された構造上に積層させることができる。トランスは、半田又はＢＧＡを使用してＰＣＢ上に表面実装することができ、他の構成要素とパッケージ化又は一体化することができる。そのような全ての変更は、特許請求の範囲に記載の請求項及びその法的な同等物によって定義される本発明の範囲及び精神に含まれるものとする。
【００５０】
そのような全ての変更は、特許請求の範囲に記載の請求項及びその法的な同等物によって定義される本発明の範囲及び精神に含まれるものとする。
【特許請求の範囲】
【請求項１】
平面型広帯域トランスの製造方法であって、
ａ）所定のパターンの孔対が配置された平面基部を備える下側モールドを提供するステップと、
ｂ）前記平面基部に対して垂直に配置されるように導体素子を前記孔に挿入し、前記下側モールドによって前記導体素子の下部を保持するステップと、
ｃ）複数の導体素子受容部と、該複数の導体素子受容部間に配置される押しのけ部とを含む第１の上側モールドを提供し、前記第１の上側モールドを前記下側モールドの上方に配置して第１のモールド対を形成するようにし、前記導体素子の中間部が前記第１の上側モールドと前記下側モールドとの間に延在するようにするステップと、
ｄ）前記第１のモールド対に絶縁材料を堆積させ、前記絶縁材料が前記導体素子の前記中間部とさらに前記押しのけ部とを覆うようにするステップと、
ｅ）前記第１の上側モールドを取り外し、前記押しのけ部が取り外されることにより空間が現れるようにするステップと、
ｆ）前記空間にフェライト素子を堆積させるステップと、
ｇ）前記下側モールドに第２の上側モールドを配置し、前記第２の上側モールドと前記下側モールドとが第２のモールド対を構成するようにし、且つ前記第２の上側モールドが前記下側モールドとつながっているようにするステップと、
ｈ）前記第２のモールド対に前記絶縁材料を堆積させ、前記絶縁材料が前記導体素子の上部と前記フェライト素子とを覆うようにし、成形されたアセンブリを作成するステップと、
ｉ）前記第２のモールド対から、上面及び下面を備える前記成形されたアセンブリを取り外すステップと、
ｊ）導電コーティングのパターンを塗布するために、前記導体素子の上部及び下部を除去することにより、前記上面及び前記下面が前記絶縁材料と前記導体素子の中間部の平らにされた端部とからなるように前記上面及び前記下面を処理するステップと、
ｋ）前記平面型広帯域トランスの一次コイルと二次コイルとを画定するような導電パターンに従って、前記導電コーティングを、前記導体素子の前記中間部の前記端部同士を接続するべく配置されるように塗布するステップとを含むことを特徴とする方法。
【請求項２】
前記押しのけ部が、トロイド形状であることを特徴とする請求項１に記載の方法。
【請求項３】
平面型広帯域トランスの製造方法であって、
ａ）所定のパターンの孔対が配置された平面基部を備える下側モールドを提供するステップと、
ｂ）前記平面基部に対して垂直に配置されるように導体素子を前記孔に挿入し、前記下側モールドによって前記導体素子の下部を保持し、半導体素子対を形成するステップと、
ｃ）前記下側モールドに絶縁材料で作られた離隔要素を挿入するステップと、
ｄ）前記離隔要素上にフェライト材料を堆積させ、前記フェライト材料が前記導体素子対を隔てるようにするステップと、
ｅ）前記下側モールドに上側モールドを配置し、前記上側モールドが前記下側モールドとつながるようにし、前記上側モールドと前記下側モールドとがモールド対を構成するようにするステップと、
ｆ）前記モールド対に前記絶縁材料を堆積させ、前記絶縁材料が前記導体素子の上部と前記フェライト素子及び前記離隔要素とを覆うようにし、成形されたアセンブリを作成するステップと、
ｇ）前記モールド対から、上面及び下面を備える前記成形されたアセンブリを取り外すステップと、
ｈ）導電コーティングのパターンを塗布するために、前記アセンブリの上面及び下面を平らにすることにより、前記導体素子の端部と前記平らにされた上面及び下面とが同一平面になるように前記上面及び前記下面を処理するステップと、
ｉ）前記平面型広帯域トランスの一次コイルと二次コイルとを画定するような導電パターンに従って、前記導電コーティングを、前記導体素子の端部同士を接続するべく配置されるように塗布するステップとを含むことを特徴とする方法。
【請求項４】
前記モールドは、モールドのアレイを含み、
前記方法が前記トランスのアレイを提供することを特徴とする請求項１又は３に記載の方法。
【請求項５】
前記フェライト素子は、前記フェライト素子のアレイであることを特徴とする請求項４に記載の方法。
【請求項６】
前記トランスのアレイは、ダイスカットされることを特徴とする請求項４に記載の方法。
【請求項７】
前記フェライト素子は、トロイド形状のフェライト素子であり、
前記導体素子対は、前記トロイドの内側に前記対の第１の素子を備え、前記トロイドの外側に前記対の第２の素子を備えることを特徴とする請求項１又は３に記載の方法。
【請求項８】
前記導体素子は、ピン及び引抜線材からなる群より選択されることを特徴とする請求項１又は３に記載の方法。
【請求項９】
前記導電パターンは、スパイラルパターンにて配置された概ね涙滴形状の導体のパターンを含み、
前記涙滴の小さい方の端部が前記スパイラルの内側にあり、前記涙滴の大きい方の端部が前記スパイラルの外側にあることを特徴とする請求項１又は３に記載の方法。
【請求項１０】
前記表面処理は、プラズマエッチング、機械加工、研削加工、及びラッピング加工からなる群より選択されることを特徴とする請求項１又は３に記載の方法。
【請求項１１】
前記導電コーティングを塗布する前記ステップは、フォトリソグラフィーを含むことを特徴とする請求項１又は３に記載の方法。
【請求項１２】
前記一次コイルにセンタータップを配置し、前記二次コイルにセンタータップを配置するステップを更に含むことを特徴とする請求項１又は３に記載の方法。
【請求項１３】
前記一次コイルのための電極対を配置し、前記二次コイルのための電極対を配置するステップを更に含み、
前記電極対の第１の電極は、前記上面側にある前記電極対の第２の電極に隣接し、
前記一次コイルと二次コイルは、反射エネルギを減少し、且つ帯域幅をＤＣからＧＨｚまで広げるように漏れインダクタンス及び巻線キャパシタンスを制御するために最適化されたコイル間隔とコイル幅とを有する概ね並列コイルであることを特徴とする請求項１又は３に記載の方法。
【請求項１４】
前記トランスを集積回路と結合するための半田ボールグリッドアレイを提供するステップを更に含むことを特徴とする請求項１又は３に記載の方法。
【請求項１５】
平面型広帯域トランスであって、
ａ）フェライト素子と、
ｂ）前記フェライト素子の第１の側に配置される少なくとも１つの導体素子と、
ｃ）前記フェライト素子の第２の側に配置される少なくとも１つの導体素子であって、前記第１の側の導体素子と前記第２の側の導体素子とが一対の導体素子を形成するようにした、該導体素子と、
ｄ）涙滴形状の導体のパターンを有する導電コーティングの下側パターンであって、前記下側パターンの前記涙滴形状の導体が、１つの前記一対の導体素子の前記第１の側の導体素子の下側端部を、隣接する前記一対の導体素子の前記第２の側の導体素子の下側端部と接続させるように配置される、該下側パターンと、
ｅ）前記涙滴形状の導体のパターンを有する導電コーティングの上側パターンであって、前記上側パターンの前記涙滴形状の導体が、前記１つの一対の導体素子の前記第１の側の導体素子の上側端部を、前記隣接する一対の導体素子の前記第２の側の導体素子の上側端部と接続させるように配置され、前記導電コーティングと前記導体素子とが、前記フェライト素子の周囲に一次コイルと二次コイルを形成するようにした、該上側パターンと、
ｆ）前記一次コイルの第１の端部に接続された第１の一次電極及び前記一次コイルの第２の端部に接続された第２の一次電極と、
ｇ）前記二次コイルの第１の端部に接続された第１の二次コイル電極及び前記二次コイルの第２の端部に接続された第２の二次コイル電極と、
ｈ）前記一次コイルの任意のコイルに接続された一次コイルタップと、
ｉ）前記二次コイルの任意のコイルに接続された二次コイルタップと、
ｊ）前記フェライト素子及び前記コイルを覆う絶縁材料とを備えることを特徴とする平面型トランス。
【請求項１６】
前記フェライト素子は、トロイド形状及び閉ループ屈曲形状からなる群より選択され、
前記涙滴形状の導体は、前記涙滴形状の小さい方の端部が前記フェライト素子の中心に近接し、前記涙滴形状の大きい方の端部が前記フェライト素子の中心から離れて配置されることを特徴とする請求項１５に記載の平面型トランス。
【請求項１７】
前記導体素子は、引抜線材及びピンからなる群より選択されることを特徴とする請求項１５に記載の平面型トランス。
【請求項１８】
前記涙滴形状の導体の導電コーティングは、前記一次コイルと前記二次コイルを概ね並列に形成し、
前記第１の導体素子と前記第２の導体素子が、反射エネルギを減少し、帯域幅がＤＣからＧＨｚまで拡張するように漏れインダクタンス及び巻線キャパシタンスを制御するために最適化されたコイル間隔とコイル幅とを有していることを特徴とする請求項１５に記載の平面型トランス。
【請求項１】
平面型広帯域トランスの製造方法であって、
ａ）所定のパターンの孔対が配置された平面基部を備える下側モールドを提供するステップと、
ｂ）前記平面基部に対して垂直に配置されるように導体素子を前記孔に挿入し、前記下側モールドによって前記導体素子の下部を保持するステップと、
ｃ）複数の導体素子受容部と、該複数の導体素子受容部間に配置される押しのけ部とを含む第１の上側モールドを提供し、前記第１の上側モールドを前記下側モールドの上方に配置して第１のモールド対を形成するようにし、前記導体素子の中間部が前記第１の上側モールドと前記下側モールドとの間に延在するようにするステップと、
ｄ）前記第１のモールド対に絶縁材料を堆積させ、前記絶縁材料が前記導体素子の前記中間部とさらに前記押しのけ部とを覆うようにするステップと、
ｅ）前記第１の上側モールドを取り外し、前記押しのけ部が取り外されることにより空間が現れるようにするステップと、
ｆ）前記空間にフェライト素子を堆積させるステップと、
ｇ）前記下側モールドに第２の上側モールドを配置し、前記第２の上側モールドと前記下側モールドとが第２のモールド対を構成するようにし、且つ前記第２の上側モールドが前記下側モールドとつながっているようにするステップと、
ｈ）前記第２のモールド対に前記絶縁材料を堆積させ、前記絶縁材料が前記導体素子の上部と前記フェライト素子とを覆うようにし、成形されたアセンブリを作成するステップと、
ｉ）前記第２のモールド対から、上面及び下面を備える前記成形されたアセンブリを取り外すステップと、
ｊ）導電コーティングのパターンを塗布するために、前記導体素子の上部及び下部を除去することにより、前記上面及び前記下面が前記絶縁材料と前記導体素子の中間部の平らにされた端部とからなるように前記上面及び前記下面を処理するステップと、
ｋ）前記平面型広帯域トランスの一次コイルと二次コイルとを画定するような導電パターンに従って、前記導電コーティングを、前記導体素子の前記中間部の前記端部同士を接続するべく配置されるように塗布するステップとを含むことを特徴とする方法。
【請求項２】
前記押しのけ部が、トロイド形状であることを特徴とする請求項１に記載の方法。
【請求項３】
平面型広帯域トランスの製造方法であって、
ａ）所定のパターンの孔対が配置された平面基部を備える下側モールドを提供するステップと、
ｂ）前記平面基部に対して垂直に配置されるように導体素子を前記孔に挿入し、前記下側モールドによって前記導体素子の下部を保持し、半導体素子対を形成するステップと、
ｃ）前記下側モールドに絶縁材料で作られた離隔要素を挿入するステップと、
ｄ）前記離隔要素上にフェライト材料を堆積させ、前記フェライト材料が前記導体素子対を隔てるようにするステップと、
ｅ）前記下側モールドに上側モールドを配置し、前記上側モールドが前記下側モールドとつながるようにし、前記上側モールドと前記下側モールドとがモールド対を構成するようにするステップと、
ｆ）前記モールド対に前記絶縁材料を堆積させ、前記絶縁材料が前記導体素子の上部と前記フェライト素子及び前記離隔要素とを覆うようにし、成形されたアセンブリを作成するステップと、
ｇ）前記モールド対から、上面及び下面を備える前記成形されたアセンブリを取り外すステップと、
ｈ）導電コーティングのパターンを塗布するために、前記アセンブリの上面及び下面を平らにすることにより、前記導体素子の端部と前記平らにされた上面及び下面とが同一平面になるように前記上面及び前記下面を処理するステップと、
ｉ）前記平面型広帯域トランスの一次コイルと二次コイルとを画定するような導電パターンに従って、前記導電コーティングを、前記導体素子の端部同士を接続するべく配置されるように塗布するステップとを含むことを特徴とする方法。
【請求項４】
前記モールドは、モールドのアレイを含み、
前記方法が前記トランスのアレイを提供することを特徴とする請求項１又は３に記載の方法。
【請求項５】
前記フェライト素子は、前記フェライト素子のアレイであることを特徴とする請求項４に記載の方法。
【請求項６】
前記トランスのアレイは、ダイスカットされることを特徴とする請求項４に記載の方法。
【請求項７】
前記フェライト素子は、トロイド形状のフェライト素子であり、
前記導体素子対は、前記トロイドの内側に前記対の第１の素子を備え、前記トロイドの外側に前記対の第２の素子を備えることを特徴とする請求項１又は３に記載の方法。
【請求項８】
前記導体素子は、ピン及び引抜線材からなる群より選択されることを特徴とする請求項１又は３に記載の方法。
【請求項９】
前記導電パターンは、スパイラルパターンにて配置された概ね涙滴形状の導体のパターンを含み、
前記涙滴の小さい方の端部が前記スパイラルの内側にあり、前記涙滴の大きい方の端部が前記スパイラルの外側にあることを特徴とする請求項１又は３に記載の方法。
【請求項１０】
前記表面処理は、プラズマエッチング、機械加工、研削加工、及びラッピング加工からなる群より選択されることを特徴とする請求項１又は３に記載の方法。
【請求項１１】
前記導電コーティングを塗布する前記ステップは、フォトリソグラフィーを含むことを特徴とする請求項１又は３に記載の方法。
【請求項１２】
前記一次コイルにセンタータップを配置し、前記二次コイルにセンタータップを配置するステップを更に含むことを特徴とする請求項１又は３に記載の方法。
【請求項１３】
前記一次コイルのための電極対を配置し、前記二次コイルのための電極対を配置するステップを更に含み、
前記電極対の第１の電極は、前記上面側にある前記電極対の第２の電極に隣接し、
前記一次コイルと二次コイルは、反射エネルギを減少し、且つ帯域幅をＤＣからＧＨｚまで広げるように漏れインダクタンス及び巻線キャパシタンスを制御するために最適化されたコイル間隔とコイル幅とを有する概ね並列コイルであることを特徴とする請求項１又は３に記載の方法。
【請求項１４】
前記トランスを集積回路と結合するための半田ボールグリッドアレイを提供するステップを更に含むことを特徴とする請求項１又は３に記載の方法。
【請求項１５】
平面型広帯域トランスであって、
ａ）フェライト素子と、
ｂ）前記フェライト素子の第１の側に配置される少なくとも１つの導体素子と、
ｃ）前記フェライト素子の第２の側に配置される少なくとも１つの導体素子であって、前記第１の側の導体素子と前記第２の側の導体素子とが一対の導体素子を形成するようにした、該導体素子と、
ｄ）涙滴形状の導体のパターンを有する導電コーティングの下側パターンであって、前記下側パターンの前記涙滴形状の導体が、１つの前記一対の導体素子の前記第１の側の導体素子の下側端部を、隣接する前記一対の導体素子の前記第２の側の導体素子の下側端部と接続させるように配置される、該下側パターンと、
ｅ）前記涙滴形状の導体のパターンを有する導電コーティングの上側パターンであって、前記上側パターンの前記涙滴形状の導体が、前記１つの一対の導体素子の前記第１の側の導体素子の上側端部を、前記隣接する一対の導体素子の前記第２の側の導体素子の上側端部と接続させるように配置され、前記導電コーティングと前記導体素子とが、前記フェライト素子の周囲に一次コイルと二次コイルを形成するようにした、該上側パターンと、
ｆ）前記一次コイルの第１の端部に接続された第１の一次電極及び前記一次コイルの第２の端部に接続された第２の一次電極と、
ｇ）前記二次コイルの第１の端部に接続された第１の二次コイル電極及び前記二次コイルの第２の端部に接続された第２の二次コイル電極と、
ｈ）前記一次コイルの任意のコイルに接続された一次コイルタップと、
ｉ）前記二次コイルの任意のコイルに接続された二次コイルタップと、
ｊ）前記フェライト素子及び前記コイルを覆う絶縁材料とを備えることを特徴とする平面型トランス。
【請求項１６】
前記フェライト素子は、トロイド形状及び閉ループ屈曲形状からなる群より選択され、
前記涙滴形状の導体は、前記涙滴形状の小さい方の端部が前記フェライト素子の中心に近接し、前記涙滴形状の大きい方の端部が前記フェライト素子の中心から離れて配置されることを特徴とする請求項１５に記載の平面型トランス。
【請求項１７】
前記導体素子は、引抜線材及びピンからなる群より選択されることを特徴とする請求項１５に記載の平面型トランス。
【請求項１８】
前記涙滴形状の導体の導電コーティングは、前記一次コイルと前記二次コイルを概ね並列に形成し、
前記第１の導体素子と前記第２の導体素子が、反射エネルギを減少し、帯域幅がＤＣからＧＨｚまで拡張するように漏れインダクタンス及び巻線キャパシタンスを制御するために最適化されたコイル間隔とコイル幅とを有していることを特徴とする請求項１５に記載の平面型トランス。
【図１（Ａ）】
【図１（Ｂ）】
【図２】
【図３】
【図１（Ｂ）】
【図２】
【図３】
【公表番号】特表２０１０−５１６０５６（Ｐ２０１０−５１６０５６Ａ）
【公表日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００９−５４５５７３（Ｐ２００９−５４５５７３）
【出願日】平成２０年１月４日（２００８．１．４）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０００１５４
【国際公開番号】ＷＯ２００８／０８８６８２
【国際公開日】平成２０年７月２４日（２００８．７．２４）
【出願人】（５０９２６３１８０）プラナーマグ インコーポレイテッド (2)
【Ｆターム（参考）】
【公表日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２０年１月４日（２００８．１．４）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０００１５４
【国際公開番号】ＷＯ２００８／０８８６８２
【国際公開日】平成２０年７月２４日（２００８．７．２４）
【出願人】（５０９２６３１８０）プラナーマグ インコーポレイテッド (2)
【Ｆターム（参考）】
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