情報処理装置
【課題】 情報処理装置内における複数のユニット間の信号受け渡しに関し、周期（周波数）は同じであるが位相は必ずしも一致しない非同期のクロックで動作する回路間で信号を送受信でき、より短いクロック周期で動作する情報処理装置を提供する。
【解決手段】 送信側ユニット１００のクロック信号に同期して送出されたデータを、受信側ユニット２００のクロック信号に同期して正しく取り込まれるように制御可能な遅延回路２０３を伝送路中に設け、更に予め決めた単純なパタンをもつデータを送信側ユニットのクロック信号に同期して送出し、該データを受信側で正しく受信したか否かを判定し、その結果を用いて遅延回路２０３を制御する手段４００を設けた。
【解決手段】 送信側ユニット１００のクロック信号に同期して送出されたデータを、受信側ユニット２００のクロック信号に同期して正しく取り込まれるように制御可能な遅延回路２０３を伝送路中に設け、更に予め決めた単純なパタンをもつデータを送信側ユニットのクロック信号に同期して送出し、該データを受信側で正しく受信したか否かを判定し、その結果を用いて遅延回路２０３を制御する手段４００を設けた。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、情報処理装置内における複数のユニット間の信号受け渡し方式に関し、特に各ユニットが非同期ではあるが同一の周波数で動作する場合に好適な情報処理装置に関する。
【０００２】
【従来の技術】多数のプロセッサを搭載し同時に動作させる情報処理装置において、プロッセッサ間でデータを送受信する方法としては、装置内のクロックの周波数と位相を全てのプロッセッサ間で等しくしてクロックの１周期内にデータを送受信する方法が従来あった。ところが、クロック周期を短縮して性能向上を図る場合、ＬＳＩの製造ばらつきや、クロック発生器から各プロセッサまでの配線距離ばらつき等に起因するクロック位相のばらつきがクロック周期に対して大きくなる。このため、この方法ではクロック周期短縮による情報処理装置の性能向上には限界があった。
【０００３】互いの周波数は等しいが位相は異なるクロックで動作するプロセッサ間でデータを送受信する方法は、例えば特公平６−０２５９５７号公報に記載されている。この方法では送信側のプロセッサはデータを送信すると同時に、クロック信号を送信する。以後このデータと同時に送られるクロック信号を併送クロックと呼ぶ。受信側のプロセッサは受信した併送クロックと受信側のクロック信号の位相を比較し、その判定結果から受信側のクロック信号またはその反転クロック信号の適当な一方を用いてデータを取り込み、さらにその取り込んだデータを受信側のクロック信号で取り込むことにより、正しくデータを取り込むことができる。従って、プロセッサ間のクロック位相差に制約を受けることなくデータ転送が可能であり、クロック周期を短縮して、より高性能な情報処理装置を実現できる。
【０００４】特公平６−１０３８８１号公報には、受信側のユニット内にデータの経路の遅延時間を変化させる手段を設け、その手段を通ったデータをフリップフロップに取り込むと共にそのデータを少し遅らせた信号をテスト用の別のフリップフロップに取り込み、２つのフリップフロップが同じデータを取り込むようにデータの経路の遅延時間を制御する方式が記載されている。
【０００５】特開平６−１１０５７５号公報には、送信側のユニットを構成するＬＳＩの遅延時間を測定する手段を設け、その結果を基にデータの経路の遅延時間を制御する方式が記載されている。
【０００６】また、２つの信号の変化するタイミングが近いか離れているかを判定する方法として、特開昭６３−３０５６１２号公報に、その２つの信号の内の一方を少し遅らせて取り込むフリップフロップと他方を少し遅らせて取り込むフリップフロップを設けてその結果を比較する方式が述べてある。
【０００７】
【発明が解決しようとする課題】上述の従来技術（特公平６−０２５９５７号公報に記載の技術）では、併送クロックを用いることにより位相の異なるクロックで動作するプロセッサ間で正しく信号を送受信することができる。ところが、データ信号は多くても１周期に１回だけ切り替わる（ローレベルからハイレベル、またはハイレベルからローレベル）のに対し併送クロックは１周期に２回切り替わる（ローレベルからハイレベルになり、さらにローレベルに戻る）ので、併送クロックの信号伝送路はデータの信号伝送路に対し２倍の周波数を伝送できなくてはならず、従って上限周波数は低くなる。
【０００８】また、送信側でクロックに同期してデータを送出する回路の遅延時間だけデータ信号が併送クロックより遅れている等、併送クロックとデータは完全に同じ伝送路の遅延時間を保持することは出来ない。従って、併送クロックを使用した上記従来技術においてはデータ信号と併送クロックの遅延時間差分の余裕が必要となる。これによりクロック周期の短縮が制限される。
【０００９】特公平６−１０３８８１号公報記載の技術では、データを正しく伝送できるか否かを判定するフリップフロップのうちの一方は、データの伝送に使うフリップフロップと共通であり、データの伝送に使うフリップフロップがデータを取り込むタイミングと同じタイミングで取り込まれた結果を判定に使っている。従って、ぎりぎりのタイミングで正しく伝送できる場合には、データの伝送を開始した直後には正しく伝送できると判定されても、使用の途中で正しく伝送できなくなる場合が有る。その場合には、途中でデータの伝送を中断してデータの経路を切り替えるか、または、あらかじめデータの伝送速度をクロックの複数サイクル毎に１回の割合にして、途中で取り込みのタイミングが変わっても追従できるようにしなければならない。従って、最も速いクロックの１サイクル毎に１回の割合でデータを送ることはできない。
【００１０】特開平６−１１０５７５号公報記載の技術では、送信側のユニットを構成するＬＳＩの遅延時間のみによって判定するため、受信側のユニットを構成するＬＳＩの遅延時間のばらつきやクロックの位相ばらつきは補正できない。
【００１１】特開昭６３−３０５６１２号公報には２つの信号のタイミングがどの程度離れているかを判定する方法についての記述はあるが、データの伝送方法等に関する記述はない。
【００１２】本発明の目的は、周期は同じであるが位相は必ずしも一致しないクロックで動作する回路間で信号を送受信することができ、より短いクロック周期で動作する情報処理装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明による情報処理装置では、送信側プロセッサのクロック信号に同期して送出されたデータを、受信側プロセッサのクロック信号に同期して正しく取り込まれるように制御可能な遅延回路を伝送路中に設けた。さらに、あらかじめ決めた単純なパタンをもつデータを送信側プロセッサのクロック信号に同期して送出し、該データを受信側で正しく受信したか否かを判定し、その結果を用いて自動的に該遅延回路を制御する手段を設けた。
【００１４】また本発明による情報処理装置では、遅延手段を制御するのにデータ信号を用いるため、伝送路を伝搬する信号の最大周波数は併送クロックを使用したときの半分、すなわちデータを伝送するために本来必要な周波数でよい。さらに、送信側のクロックに同期して送出する回路の遅延時間や、受信側のクロックに同期して取り込む回路のセットアップ時間は、判定回路内にも同じものを持つためより精度よく調整することができる。従ってクロック周期を短縮してより高性能な情報処理装置を実現できる。
【００１５】また、本発明による情報処理装置では、データ信号を所定時間βだけ遅らせた信号を受信側のクロックに同期して取り込んだ結果と、受信側のクロックを所定時間αだけ遅らせたクロックに同期してデータ信号を取り込んだ結果を比較し、データ信号が到達する時刻がクロックに近いか否かを判定する。従って、受信側でデータ信号とクロックが離れていると判定される場合には、データ信号はクロックに対して−α〜＋βの範囲を超えて離れていることになる。従って、αとβの値がデータ伝送の途中で発生するノイズ等による遅延時間変動より大きな値に設定してあれば、使用の途中で正しく伝送できなくなることはない。従って、本発明による情報処理装置では、最初に疑似的なデータ信号を使って初期設定を行なうことにより、途中でデータの伝送を中断して経路を切り替えることなく最も速いクロックの１サイクル毎に１回の割合でデータを送ることができる。
【００１６】また、本発明による情報処理装置では、データ信号を所定時間βだけ遅らせた信号を受信側のクロックに同期して取り込んだ結果と、受信側のクロックを所定時間αだけ遅らせたクロックに同期してデータ信号を取り込んだ結果を比較して、データ信号が到達する時刻がクロックに近いか否かを判断する。従って、送信側のユニットを構成するＬＳＩと受信側のユニットを構成するＬＳＩとその間を接続する信号伝送路を合わせた遅延時間のばらつきを補正できる。
【００１７】
【発明の実施の形態】
（１）実施の形態例１図１は本発明による情報処理装置の一実施の形態例を示す。図１において、１００は送信側ユニット、２００は受信側ユニット、１０１および２０１はクロック信号、１０３、１１３、２０４、２１４、２１５、２２４および２２５はフリップフロップ、１０４および１１４は出力バッファ、２０２および２１２は入力バッファを表わしており、３００および３１０は送信側ユニット１００と受信側ユニット２００を接続する伝送路である。
【００１８】送信側ユニット１００はクロック信号１０１に従って動作し、受信側ユニット２００はクロック信号２０１に従って動作するものとする。ただしクロック信号１０１および２０１は同一のクロック源から供給され周波数は一致するが、その供給経路の遅延時間ばらつき等のため位相は必ずしも一致していないことを前提とする。
【００１９】データ転送は、送信側ユニット１００からデータ信号群１０２をクロック信号１０１に同期して送出し、伝送路３００を経由して受信側ユニット２００に伝搬した後、クロック信号２０１に同期してフリップフロップ群２０４に取り込むことにより行う。
【００２０】可変遅延回路２０３は、クロック信号１０１に同期してフリップフロップ群１０３から送出されるデータ信号（以下、単にデータと呼ぶ）が全て同じ時刻のクロック信号２０１に同期して取り込まれるように、入力バッファ２０２の出力を遅延してフリップフロップ群２０４の入力へ送出するために設置される。
【００２１】すなわち、データの位相はＬＳＩの製造ばらつきによる能動素子の駆動力等の違いや伝送路３００の遅延時間の差等により、フリップフロップ群２０４の入力ではある時間幅をもってばらつく。クロック信号２０１の位相がこのばらつきの時間幅の中に入った場合、位相の進んだデータはその周期のクロック信号に同期して取り込まれるが、位相の遅れたデータは次の周期のクロック信号に同期して取り込まれる場合が起こりうる。この場合、データを正しく転送することはできない。可変遅延回路２０３は、すべてのデータを一斉にある程度の時間だけ遅延させて上記ばらつきの時間幅をクロック信号２０１の位相から外すために設置され、その遅延時間は位相比較制御回路４００により遅延制御信号４０１を介して制御される。その制御は、分周回路１１０が出力する分周信号１１２を疑似的なデータとみなし、その信号（以下、分周データと呼ぶ）をフリップフロップ２１４および２２４が正しく受信するように制御する事により行う。
【００２２】分周回路１１０からフリップフロップ２２４に至る伝送経路は、本来のデータ信号１０２がフリップフロップ２０４に至る伝送経路と同じ構成とする。また、分周回路１１０からフリップフロップ２１４に至る伝送経路は、遅延時間βの遅延回路２１６が加わることを除いて上記と同じとする。さらに、フリップフロップ２１４が使用するクロック信号はフリップフロップ群２０４が使用するクロック信号２０１と同じとし、フリップフロップ２２４が使用するクロック信号は２０１を遅延時間αの遅延回路２２６で遅延させたクロック信号２２１とする。遅延回路２１６や２２６は偶数段のインバータ等により構成できるが、その遅延時間αやβの設計方法については動作説明と共に後述する。
【００２３】従って、フリップフロップ群１０３からフリップフロップ群２０４までの遅延時間と、フリップフロップ１１３からフリップフロップ２２４までの遅延時間は概ね等しくなり、フリップフロップ２１４までの遅延時間はそれよりβだけ長くなる。
【００２４】より具体的には、フリップフロップ１０３と１１３、出力バッファ１０４と１１４、入力バッファ２０２と２１２および可変遅延回路２０３と２１３、フリップフロップ２０４、２１４および２２４はなるべく同一構成の回路を使用し、各回路間の配線長や負荷数などをなるべく合わせた設計が望ましい。また伝送路３００および３１０は配線長などの条件が同一の伝送路を使用することが望ましい。
【００２５】フリップフロップ２１５および２２５はそれぞれフリップフロップ２１４または２２４がハザードを出したときに不安定な信号が位相比較制御回路４００に伝わらないようにするため間に挿入したフリップフロップである。
【００２６】２３０〜２３２は装置全体を制御するユニットとのインターフェース信号であり、２３０は受信側ユニット２００を初期状態に設定するＲＥＳＥＴ信号、２３１は位相比較制御回路４００の調整動作を停止するＤＩＳＡＢＬＥ信号、２３２は調整動作の完了を伝えるＲＥＡＤＹ信号である。
【００２７】次に、この回路の動作を説明する。分周回路１１０はクロック信号１０１を８分周すると仮定する。分周信号１１２は、送信側ユニット１００のクロック信号１０１に同期して送出され、伝送路３１０を経由して受信側ユニット２００に伝搬し可変遅延回路２１３を通った後２分され、一方は遅延回路２１６で遅延されてクロック信号２０１に同期してフリップフロップ２１４に取り込まれ、もう一方はクロック信号２２１に同期してフリップフロップ２２４に取り込まれる。
【００２８】フリップフロップ２１５は、クロック信号２０１に同期してフリップフロップ２１４の出力を取り込み、その出力の２１７とその反転出力の２１８を位相比較制御回路４００へ送る。フリップフロップ２２５は、クロック信号２２１に同期してフリップフロップ２２４の出力を取り込み、その出力の２２７とその反転出力の２２８を位相比較制御回路４００へ送る。
【００２９】位相比較制御回路４００は、２１７、２１８、２２７および２２８の各出力を比較し、分周データを正しく取り込むことが出来たか否かを判定し、正しく取りこめなかった場合は遅延制御信号４０１を変更して可変遅延回路２０３および２１３の遅延時間を１ステップだけ増加させ、正しく取りこめたときには調整完了を伝えるＲＥＡＤＹ信号を出力する。
【００３０】図２〜図５のタイムチャートを用いて図１の回路の動作をさらに詳細に説明する。図２〜図５には、クロック信号２０１を基準とし、クロック信号２２１、フリップフロップ２２４の入出力、フリップフロップ２１４の入出力およびフリップフロップ群２０４の入力を示した。ただし、クロック信号２０１の周期をＴで表わす。下段は上段と同じ信号の４周期後のタイムチャートを示している。また、フリップフロップ群２０４と２１４および２２４のセットアップタイムは同じと仮定する。
【００３１】フリップフロップ群２０４および２２４の入力が立ち上がる場合において、フリップフロップ２２４の入力に対するフリップフロップ群２０４の入力の相対的なばらつきは±γ２以内に収まると仮定する。同様に、立ち下がる場合において、ばらつきは±γ１以内に収まると仮定する。さらに、送信側のクロック信号１０１が立ち上がってからフリップフロップ２２４の入力が切り替わるまでの遅延時間が、立ち上がりの場合と立ち下がりの場合でδだけ差があるとする。図２〜図５では立ち上がりの遅延時間の方が大きい場合を示し、この場合のδを正と定義する。
【００３２】フリップフロップ群２０４の入力とクロック信号２０１の位相関係として、次の５つのケースを考える。
【００３３】ケース１（図２）：立ち上がり、立ち下がりデータの双方が全て同じクロック周期で取り込まれる場合（正常な状態）。
ケース２（図３）：最も遅い立ち上がりが、クロック周期の後ろの境界よりも遅い場合。
ケース３（図４）：最も早い立ち下がりが、クロック周期の前の境界より早い場合。
ケース４（図５）：立ち上がり、立ち下がりデータともクロック周期の境界とは重ならないが、立ち上がりと立ち下がりが別の周期に入る場合（｜δ｜＞γ１＋γ２の時のみ起こりうる）。
ケース５（図なし）：立ち上がりと立ち下がりのばらつきの範囲が重なり、その両方にクロック周期の境界が入る場合。
【００３４】ケース１のみが受信側ユニット２００のデータが正しく取り込まれることが保証される場合であり、他のケース２〜５はそうでない場合を説明のため分類したものである。以下、図を使用して詳細に説明する。
【００３５】図２にケース１のタイムチャートの一例を示す。フリップフロップ群２０４の入力のうち最も遅い信号は、フリップフロップ２２４の入力の立ち上がりに対しγ２だけ遅れるのに対し、フリップフロップ２１４の入力の立ち上がりはβだけ遅れている。従ってγ２＜βとなるようにβを決めておけば、フリップフロップ群２０４のどの入力よりもフリップフロップ２１４の入力の方が遅くなる。従って、フリップフロップ２１４の入力がクロック周期の後ろの境界２４２よりも遅くなければ、フリップフロップ群２０４の入力は全てクロック周期の後ろの境界２４２よりも遅くないことが保証される。なお、βが製造ばらつきにより（１±ｘ）の範囲で変化することを考慮して、βの設計値は式１： γ２＜β×（１−ｘ）
となるように決める。ｘの値は、ＬＳＩ製造工程の難易度や安定度によって異なるが、通常はＭＯＳＬＳＩの場合で２０％〜５０％、バイポーラＬＳＩの場合で５％〜３０％程度と考えられる。
【００３６】フリップフロップ群２０４の入力のうち最も早い信号は、フリップフロップ２２４の入力の立ち下がりに対しγ１だけ早い。一方、フリップフロップ２２４の使用するクロック信号２２１はフリップフロップ群２０４が使用するクロック信号２０１に対しαだけ遅れている。従って、α＞γ１となるようにαを決めてあれば、クロック周期の前の境界２４０からフリップフロップ群２０４の入力までの時間よりも、２２４に対する前の境界２４１からフリップフロップ２２４の入力までの時間の方が小さくなる。従って、フリップフロップ２２４の入力が２２４に対する前の境界２４１よりも早くなければ、フリップフロップ群２０４の入力は全てクロック周期の前の境界２４０よりも早くないことが保証される。なお、αが製造ばらつきにより（１±ｘ）の範囲で変化することを考慮して、αの設計値は式２： γ１＜α×（１−ｘ）
となるように決める。なお、図２にはδ＞０の、立ち下がりよりも立ち上がりの方が遅い場合を示したが、δ＜０の、立ち下がりの方が遅い場合は式１’：γ１＜β×（１−ｘ）
式２’：γ２＜α×（１−ｘ）
となる。αとβは立ち上がり立ち下がりの両方に対し式１および式１’と式２および式２’を満足するように決める。
【００３７】式１、式１’、式２、式２’を満足するα、βに対して、フリップフロップ２１４と２２４が共にデータを取り込むべきクロック周期２４３で分周データの立ち上がりを取り込み、さらにその４周期後に共に立ち下がりを取り込むことを確認すれば、ケース１の状態であることが保証される。なお、フリップフロップ２１４と２２４が共にデータを取り込むべきクロック周期２４３で分周データを取り込んだ場合、２１４の出力が２２４の出力よりもαだけ早く変化する。
【００３８】図３はケース２のタイムチャートの一例を示した。フリップフロップ群２０４の入力のうち最も遅い信号がクロック周期の後ろの境界２４２よりも遅くなる場合を示している。フリップフロップ２１４の入力の立ち上がりの方がさらに遅いため、データを取り込むべきクロック周期２４３では取り込まれず、従ってフリップフロップ２１４の出力は本来よりも必ず１周期遅れて立ち上がる。この場合は、フリップフロップ２１４の出力が２２４の出力より遅れて立ち上がることにより検出できる。
【００３９】図４はケース３のタイムチャートの一例を示した。フリップフロップ群２０４の入力のうち最も早い信号がクロック周期の前の境界２４０よりも早くなる場合を示している。境界２４１に対するフリップフロップ２２４の入力の立ち下がりのほうがさらに早いため、データを取り込むべきクロック周期２４３より前に取り込まれ、従ってフリップフロップ２２４の出力は本来よりも必ず１周期早く立ち下がる。この場合は、フリップフロップ２２４の出力が２１４の出力より早く立ち下がることにより検出できる。
【００４０】図５にケース４のタイムチャートの一例を示した。｜δ｜＞α＋βの場合に、データのクロック２０１に対する位相によっては、図に示すようにフリップフロップ２１４および２２４の立ち上がりと立ち下がりがクロック周期の境界２４２の前と後ろで別れ別れになる場合が起こり得る。この場合、フリップフロップ群２０４およびフリップフロップ２１４と２２４にデータが取り込まれるのは、立ち上がりについては本来取り込まれるべき周期より全て１周期分後ろになるが、立ち下がりについては本来取り込まれるべき周期で全て取り込まれる。従って、立ち上がり、立ち下がり共２１４の出力の方が２２４の出力よりも先に変化するため、２１４と２２４の出力をそのまま比較しても検出できない。しかし、フリップフロップ２１４および２２４の出力がハイレベル（以後、”Ｈ”と表示する）である期間はクロック信号２０１の３周期分、ローレベル（以後、”Ｌ”と表示する）である期間は５周期分となるため、２１４の出力を４周期分だけ遅延させた信号と２２４の出力を比較すれば、検出できる。
【００４１】ケース５は、｜δ｜≦γ１＋γ２の場合にのみ起こり得る。ケース２（図３）は立ち上がりのばらつきの範囲の中にクロック周期の境界が入った場合、ケース３（図４）は立ち下がりのばらつきの範囲の中にクロック周期の境界が入った場合であるが、ケース５はその両方が起こった場合である。この場合は、フリップフロップ２２４の出力が２１４の出力より早く立ち上がることと、立ち下がることの両方で検出できる。
【００４２】以上、ケース１〜５でδは正と仮定して説明したが、負の場合も同様である。ただし、δが負の場合はこれまでの説明における立ち上がりと立ち下がりおよび”Ｈ”である期間と”Ｌ”である期間は逆になる。
【００４３】ケース２〜５の場合でも、α＋β＋｜δ｜＜Ｔである限り、可変遅延回路を使ってデータを一斉にずらすことによりケース１の状態に位相を移動させることが出来る。位相比較制御回路４００はこの移動の程度を制御するために設置される。その制御は上記説明で述べたフリップフロップ２１４と２２４の出力を比較しその結果をもとに可変遅延回路を制御する遅延制御信号４０１を変更することにより行う。
【００４４】図６は位相比較制御回路４００の部分の一実施の形態例を示す。位相比較制御回路４００は位相比較部４１０、制御部５００、カウンタ部５５０から成る。４１１、４２１、４３１および４４１は位相比較器、４１５、４２５、４３５、４４５、４５１〜４５４、５０４〜５０６、５１０〜５１２、５１６〜５１８および５５１はフリップフロップであり、４６０、４１２〜４１４、５０１〜５０３、５０８、５０９、５１３〜５１５、５１９、５２０および５５２等はＮＡＮＤ回路やＮＯＲ回路等のゲート回路である。このうち、４１２および４１３、５０８および５０９、５１４および５１５等はＳ−Ｒ型フリップフロップを構成する。２１７、２１８、２２７、２２８、２３７および２３８は位相比較器に入力するデータである。このうち、２１７および２２７はそれぞれフリップフロップ２１４および２２４の出力をフリップフロップ２１５および２２５により１周期ずつ遅らせたもの、２１８および２２８はそれぞれ２１７および２２７の反転信号、２３７は２１７をさらに４周期遅らせたもの、２３８はその反転信号である。
【００４５】最初に、位相比較部４１０の構成を説明する。位相比較部４１０は、位相比較器４１１、４２１、４３１および４４１と、ゲート回路４６０と、フリップフロップ４５１〜４５４より構成される。４１１、４２１、４３１および４４１は、同じ構成の位相比較器であり、２つの信号の立ち上がりを比較しその結果を出力する。４個あるのは、分周データが受信側ユニット２００に正しく取り込まれなかった場合に少なくとも１つの位相比較器がエラーを検出するためである。
【００４６】より具体的には、位相比較器４１１および４２１は前述のケース２、３または５の場合に少なくとも一方がエラーを検出し、位相比較器４３１および４４１は前述のケース４の場合に少なくとも一方がエラーを検出するために設置される。位相比較器の少なくとも１個がエラーを検出すると、その信号がゲート回路４６０を介して制御部５００へ送られる。フリップフロップ４５１〜４５４は、フリップフロップ２１５の出力をクロック信号２０１の４周期分（すなわち、分周信号１１２の半周期分）だけシフトするように構成される。
【００４７】次に、位相比較部４１０の動作を説明する。位相比較器４１１、４２１、４３１および４４１はそれぞれ４つの信号を入力し、図の上側の２つの信号の立ち上がりの時刻のうち、いずれが早いかを判定してその結果を出力する。
【００４８】位相比較器４１１を例にとりその動作をより具体的に説明する。ＮＡＮＤ４１２および４１３はＮＡＮＤ４１２を出力とするＳ−Ｒ型フリップフロップを構成している。位相比較器の外からのＮＡＮＤ４１２および４１３への入力が共に”Ｌ”のとき、ＮＡＮＤ４１２および４１３の出力は共に”Ｈ”に固定されている。ところが、いずれか一方の入力が”Ｈ”になると”Ｈ”を入力した方のＮＡＮＤの入力は共に”Ｈ”になるためその出力は”Ｌ”になる。その後でもう一方の入力が”Ｈ”になっても、この出力は変わらない。一方、ＮＯＲ４１４の入力はＮＡＮＤ４１２と４１３の２つの入力２１７と２２７の反転信号の２１８と２２８が入力されているので、ＮＡＮＤ４１２と４１３の２つの入力が両方とも”Ｈ”になった時に、ＮＯＲ４１４の入力は共に”Ｌ”となり、その出力は立ち上がる。フリップフロップ４１５はＮＯＲ４１４の立ち上がりに同期してＮＡＮＤ４１２の出力を取り込む。
【００４９】従って、位相比較器の外から入力する信号のうち、ＮＡＮＤ４１３の入力がＮＡＮＤ４１２の入力よりも早く立ち上がる場合にはフリップフロップ４１５は”Ｈ”を出力する。反対に、ＮＡＮＤ４１２の入力がＮＡＮＤ４１３の入力よりも早く立ち上がる場合にはフリップフロップ４１５は”Ｌ”を出力する。従って、正常な場合にＮＡＮＤ４１３の入力の方がＮＡＮＤ４１２の入力よりも早く立ち上がるように接続されていれば、フリップフロップ４１５の”Ｌ”出力がエラー信号となる。他の位相比較器の動作も同様であり、正常な状態では”Ｈ”を出力するように接続されている。
【００５０】次に、図７〜図１３のタイムチャートを使用し、位相比較部４１０の動作をより詳細に説明する。図７〜図１３ではクロック信号２０１を基準とし、４つの位相比較器へ入力するデータ２１７、２１８、２２７、２２８、２３７、および２３８と、フリップフロップ４１５、４２５、４３５および４４５の出力を示した。
【００５１】まず、図２で述べたケース１の正常な状態では位相比較器はすべて”Ｈ”を出力することを説明する。
【００５２】図７はケース１のタイムチャートの一例を示している。フリップフロップ４１５、４２５、４３５および４４５の初期値は前回の位相比較結果から決まるので、図に示したタイムチャート上で最初に位相比較するタイミングまでは”Ｈ”または”Ｌ”のいずれかに固定されているものとする。位相比較器に入力されるデータの位相関係が正常なので、フリップフロップ２１４および２２４はデータを取り込むべきクロック周期２４３で取り込み、その次の周期でフリップフロップ２１５と２２５が各々フリップフロップ２１４と２２４の出力を取り込む。
【００５３】位相比較器４１１はＮＡＮＤ４１２にフリップフロップ２２５の出力２２７を入力し、ＮＡＮＤ４１３にフリップフロップ２１５の出力２１７を入力している。２１７が立ち上がり、それからαだけ遅れて２２７が立ち上がるので、位相比較器４１１へ入力するデータの位相関係は正常である。フリップフロップ２２５の反転出力２２８の立ち下がりと同時に２１８と２２８の両方が”Ｌ”になるのでフリップフロップ４１５の出力は”Ｈ”に確定する。タイムチャートの右端にフリップフロップの確定後の出力を示す。
【００５４】位相比較器４２１はＮＡＮＤ４２２にフリップフロップ２２５の反転出力２２８を入力し、ＮＡＮＤ４２３にフリップフロップ２１５の反転出力２１８を入力している。２１８が立ち上がり、それからαだけ遅れて２２８が立ち上がるので、位相比較器４２１へ入力するデータの位相関係は正常である。フリップフロップ２２５の出力２２７の立ち下がりと同時に２１７と２２７の両方が”Ｌ”になるのでフリップフロップ４２５の出力は”Ｈ”に確定する。
【００５５】位相比較器４３１はＮＡＮＤ４３２にフリップフロップ２２５の出力２２７を入力し、ＮＡＮＤ４３３にフリップフロップ４５４の反転出力２３８を入力している。２３８が立ち上がり、それからαだけ遅れて２２７が立ち上がるので、位相比較器４３１へ入力するデータの位相関係は正常である。フリップフロップ２２５の反転出力２２８の立ち下がりと同時に２２８と２３７の両方が”Ｌ”になるのでフリップフロップ４３５の出力は”Ｈ”に確定する。
【００５６】位相比較器４４１はＮＡＮＤ４４２にフリップフロップ２２５の反転出力２２８を入力し、ＮＡＮＤ４４３にフリップフロップ４５４の出力２３７を入力している。２３７が立ち上がり、それからαだけ遅れて２２８が立ち上がるので、位相比較器４４１へ入力するデータの位相関係は正常である。フリップフロップ２２５の出力２２７の立ち下がりと同時に２２７と２３８の両方が”Ｌ”になるのでフリップフロップ４４５の出力は”Ｈ”に確定する。
【００５７】次に、ケース２または３の、データの立ち上がりまたは立ち下がりのばらつきの範囲の中にクロック周期の境界が入る場合では、位相比較器４１１と４２１のフリップフロップのうち、少なくとも一方が”Ｌ”を出力して異常を検出することを説明する。
【００５８】図８にケース２、δ＞０の場合のタイムチャートの一例を示す。ケース１の正常な場合との主な相違は、２１７の立ち上がりが本来よりも１周期遅れで変化することである。従って、２１７と２２７の立ち上がりの前後関係が逆転するため、フリップフロップ４１５の出力は”Ｌ”に確定し、エラーとなる。
【００５９】図９にケース２、δ＜０の場合のタイムチャートの一例を示す。ケース１の正常な場合との主な相違は、２１８の立ち上がりが本来よりも１周期遅れで変化することである。従って、２１８と２２８の立ち上がりの前後関係が逆転するため、フリップフロップ４２５の出力は”Ｌ”に確定し、エラーとなる。
【００６０】図１０にケース３、δ＞０の場合のタイムチャートの一例を示す。ケース１の正常な場合と異なるのは、２２８の立ち上がりが本来よりも１周期早く変化することである。従って、２１８と２２８の立ち上がりの前後関係が逆転するため、フリップフロップ４２５の出力は”Ｌ”に確定し、エラーとなる。
【００６１】図１１にケース３、δ＜０の場合のタイムチャートの一例を示す。ケース１の正常な場合との主な相違は２２７の立ち上がりが本来よりも１周期早く変化することである。従って、２１７と２２７の立ち上がりの前後関係が逆転するため、フリップフロップ４１５の出力は”Ｌ”に確定し、エラーとなる。
【００６２】次に、ケース４の、データの立ち上がりと立ち下がりが異なる周期に入る場合では、位相比較器４１１および４２１は異常を検出できないことと、その代わりに、位相比較器４３１または４４１のフリップフロップいずれか一方が”Ｌ”を出力して異常を検出することを説明する。
【００６３】図１２にケース４、δ＞０の場合のタイムチャートの一例を示す。ケース１の正常な場合との主な相違は、２１７と２２７の立ち上がりの双方が本来よりも１周期遅れて変化することである。従って、２１７と２２７の立ち上がりの前後関係は保存されるため、位相比較器４１１および４２１への入力は正常であり、フリップフロップ４１５および４２５は”Ｈ”を出力する。しかし、フリップフロップ２３７の出力は２１７を４周期分シフトさせたものなので、本来よりも１周期遅れて立ち上がる。従って、２２８と２３７の立ち上がりの前後関係が逆転するため、フリップフロップ４４５の出力は”Ｌ”に確定し、エラーとなる。
【００６４】図１３にケース４、δ＜０の場合のタイムチャートの一例を示す。ケース１の正常な場合との主な相違は、２１８と２２８の立ち上がりの双方が本来よりも１周期遅れて変化することである。δ＞０の場合と同様、位相比較器４１１および４２１への入力は正常であり、フリップフロップ４１５および４２５は”Ｈ”を出力する。しかし、フリップフロップ２３８の出力は２１８を４周期分シフトさせたものなので、本来よりも１周期遅れて立ち上がる。従って、２１８と２３８の立ち上がりの前後関係が逆転するため、フリップフロップ４３５の出力は”Ｌ”に確定し、エラーとなる。
【００６５】最後に、ケース５について述べる。ケース５における位相比較器への入力は、図８において、２１７と２３７の立ち下がりを１周期分遅らせ、２１８と２３８の立ち上がりを１周期分遅らせて考えればよい。２１７と２２７の立ち上がりの前後関係が逆転していることに加えて、２１８と２２８の立ち上がりの前後関係も逆転するので、フリップフロップ４１５と４２５の出力は共に”Ｌ”に確定し、エラーとなる。
【００６６】次に、図６の回路中、制御部５００およびカウンタ部５５０の構成を説明する。フリップフロップ５０４〜５０６はクロック信号２０１に同期して信号を取り込み、位相比較部４１０からのエラー信号を制御部５００内に伝えるように構成される。フリップフロップ５０４〜５０６の前段に各々接続されたゲート回路５０１〜５０３は、ＤＩＳＡＢＬＥ信号２３１を用いてフリップフロップ５０４〜５０６への入力信号を固定することにより遅延制御信号４０１の変更を停止するために設置される。
【００６７】フリップフロップ５１０がエラー信号を出力するとカウンタ部５５０のカウント数が１カウントだけ上昇するようにフリップフロップ５１０はカウンタ部５５０に接続される。フリップフロップ５５１およびＮＯＲ５５２はフリップフロップ５１０が出力するエラー信号の立ち下がりに起動されて１クロック幅のパルスを発生する回路を構成している。カウンタ５５３は上記パルス信号に起動されて遅延制御信号４０１を１カウントだけ上昇させ、保持するための回路である。
【００６８】ＮＡＮＤ５１４および５１５よりなるＳ−Ｒ型フリップフロップは、遅延制御信号４０１の修正が完了した後に、ＲＥＡＤＹ信号２３２を出力する目的で設置されている。ゲート回路５２０は、フリップフロップ５１６の出力、５０４の反転出力および５１７の出力を入力とし、ＲＥＡＤＹ信号２３２を出力するための回路である。
【００６９】フリップフロップ５１７の出力からカウンタ５５３への信号は、ＲＥＳＥＴ信号を受けたときにカウンタ５５３のカウント値を”０”に初期化するためのものである。
【００７０】次に、制御部５００およびカウンタ部５５０の動作を説明する。ＲＥＳＥＴ信号２３０とＤＩＳＡＢＬＥ信号２３１が共に”Ｈ”の状態で、何サイクルかの間クロック信号２０１が加えられると、フリップフロップ５１７の出力は”Ｈ”、５１８の出力は”Ｌ”となり、カウンタ５５３のカウント値は”０”となる。この時、ＮＡＮＤ回路４６０の出力が”Ｌ”すなわちエラーがなければ、フリップフロップ５０４と５０５の出力は”Ｌ”、５０６の出力は”Ｈ”となる。すると、何サイクルか後には、５１０、５１１の出力は”Ｈ”となる。
【００７１】すなわち、もし５１１の出力が”Ｌ”であれば５０９の出力が”Ｈ”となり５０８の出力は”Ｌ”となる。以後、５０６の出力が”Ｌ”にならない限り５０８の出力が”Ｌ”で５０９の出力が”Ｈ”の状態は保持され、その何サイクルか後には５１０、５１１の出力は”Ｈ”となる。
【００７２】ところが、エラーが検出されると４６０の出力は”Ｈ”となり３サイクル後には５０６の出力は”Ｌ”となり５０８の出力は”Ｈ”となる。すると、５１１の出力が５０９で反転されて５１０に加えられる。
【００７３】フリップフロップ５１０〜５１２のクロック端子には送信側ユニット１００内の分周器１１０で８分周された分周信号１１２が多数のフリップフロップ等を介して４５４から出力されたものが加えられているため、５０９の出力は８周期後に５１０に取り込まれ、さらに８周期後には５１１に取り込まれる。これがまた５０９で反転されるため、５０９〜５１２の出力はクロック信号の３２倍の周期で変化する。
【００７４】５１０の出力が変化すると、その立ち下がりに起動されて５５１および５５２が構成する回路は１クロック幅のパルスを出力し、これがカウンタ５５３に加えられる。この後ＲＥＳＥＴ信号２３０を”Ｌ”にしてリセットを解除するとカウンタ５５３のカウント値は３２サイクルごとに１カウントずつ増加し、その結果が遅延制御信号４０１を介して可変遅延回路２０３および２１３に伝えられる。そしてエラーが解消するまでカウンタ値は１カウントずつ増加し、それに伴って可変遅延回路２０３および２１３の遅延時間も少しずつ増加する。
【００７５】そして、図７のケース１の状態になったところで、エラーが解消され、４６０の出力が”Ｌ”となり、５０６の出力は”Ｈ”となる。すると、その後に５０９の出力が”Ｈ”になったときに５０８の出力が”Ｌ”となり、再びエラーが検出されない限り５０１から５０９の出力は変化しない。そして、５１０〜５１２の出力も順次保持される。
【００７６】カウント値の変化を３２サイクル毎に１カウントと定めたのは、遅延時間を変化させた結果が位相比較結果に反映されるまでの時間を十分に確保するためである。
【００７７】ＲＥＡＤＹ信号２３２は、ＲＥＳＥＴ信号２３０が解除され、エラー信号が消え、位相調整の動作が終了してから８サイクル以上経過後に”Ｈ”となる。
【００７８】すなわち、ＲＥＳＥＴ信号２３０が”Ｈ”の間は５１７の出力が”Ｈ”であり、この間にエラー状態であれば、５０４および５１５、５１６の出力はすべて”Ｈ”である。その後、ＲＥＳＥＴ信号２３０が”Ｌ”となり、さらに十分な時間が経過して５１２の出力が５１５の出力を反転させて５１６に取り込まれるとＲＥＡＤＹ信号２３２が”Ｈ”となる。これを待って、ＤＩＳＡＢＬＥ信号２３１を”Ｌ”にすると、以後はエラーが検出されても遅延制御信号４０１は変化しなくなる。
【００７９】遅延回路２２６、２１６の遅延時間α、βが伝送路の遅延時間ばらつきγ１、γ２より十分に大きくなるように設定しておけば、調整が一度終了した後に時々エラーが検出されても、データ信号１０２は正常に伝送されていると見做すことができる。
【００８０】可変遅延回路２０３および２１３は、例えば当社の出願にかかる特開平６−９７７８８号公報に記載したもの等が使用可能である。そのうちの一例を図１４R>４に示す。バッファ６００は入力バッファ２０２の出力を受けるバッファである。ゲート回路６１１、６１２、６１３、６１４および６１５はそれぞれデータ信号を遅延するために接続されている。セレクタ６０１、６０２、６０３および６０４に入力する信号はいずれも図の上側の入力に対し下側の入力がそれぞれの回路を通過する分遅延が大きい。
【００８１】例えば、遅延制御信号４０１Ａ、４０１Ｂ、４０１Ｃおよび４０１Ｄが”Ｌ”のときセレクタ６０１〜６０４は各々遅延時間の小さい上側の入力を選択してその反転信号を出力し、”Ｈ”のときは逆にセレクタ６０１〜６０４は各々遅延時間の大きい下側の入力を選択しその反転信号を出力する。したがって、遅延制御信号４０１Ａ、４０１Ｂ、４０１Ｃおよび４０１Ｄを変えることによりバッファ６００がデータ信号を受けてからセレクタ６０１がその信号を出力するまでの遅延時間を変えることができる。すなわち、遅延制御信号４０１Ａ、４０１Ｂ、４０１Ｃおよび４０１Ｄが全て”Ｈ”であり、全てのセレクタが図の下側の入力を選択しているときに遅延時間は最も大きい。遅延制御信号４０１Ｄ、４０１Ｃ、４０１Ｂ、４０１Ａの順に”Ｌ”となる毎に遅延時間は小さくなり、すべて”Ｌ”のときに遅延時間は最小になる。
【００８２】ここで、可変遅延回路２０３および２１３の可変幅Ａおよび分解能Ｓの設計方法の一例を示す。まず、クロック信号２０１のジッタ幅および信号伝送路の温度変化による遅延時間の変化等の総和をΔＴとおく。
【００８３】可変幅Ａの決定方法を図３を用いて説明する。可変幅Ａは、フリップフロップ群２０４の入力のうち最も遅いものがデータを取り込むべき周期２４３で必ず取り込むことが保証されなくなった場合に、データを一斉にずらせて、必ず次の周期で取りこめると保証される位相まで移動できる大きさが必要である。
【００８４】前者の位相は図３のフリップフロップ２０４、２１４および２２４の入力を一斉に少し前に移動してフリップフロップ２１４の入力の立ち上がりがクロック周期の後ろの境界２４２に一致する場合である。この時２２４の入力の立ち下がりは２４２から（β＋｜δ｜）だけ前にある。後者の位相は、図３のフリップフロップ２０４、２１４および２２４の入力を一斉に後に移動して２２４の入力の立ち下がりが境界２４２のαだけ後ろに一致する場合である。
【００８５】従って、この時移動させる位相の総和は（α＋β＋｜δ｜）であり、可変幅Ａはこれ以上であればよい。なお、Ａ、α、βが製造ばらつきにより（１±ｘ）の範囲で変化することを考慮して、Ａの設計値は、 式３： Ａ×（１−ｘ）≧（α＋β）×（１＋ｘ）＋｜δ｜となるように決める。
【００８６】次に、分解能Ｓの設計方法を図４を用いて説明する。分解能Ｓは、フリップフロップ群２０４の入力のうち最も早いものがデータを取り込むべき周期２４３で必ず取り込むことが保証されなくなった場合に、データを分解能Ｓだけ一斉にずらせても、最も遅いデータがクロックの周期の後ろの境界２４２を越えないようにしなくてはならない。
【００８７】前者の位相は図４のフリップフロップ２０４、２１４および２２４の入力を一斉に少し後に移動して、フリップフロップ２２４の入力の立ち下がりが２２４に対する前の境界２４１に一致する場合である。この時２１４の入力の立ち上がりは２４０から（α＋β＋｜δ｜）だけ後にある。後者の位相は、図３のフリップフロップ２０４、２１４および２２４の入力を一斉に後に移動して２１４の入力の立ち上がりが境界２４２に一致する場合である。
【００８８】この時可変遅延回路で位相を移動させ得る限度は（Ｔ−（α＋β＋｜δ｜））であり、可変幅Ｓはこれ以下であればよい。なお、ジッタ等で周期が最小で（Ｔ−ΔＴ）になる場合があることと、さらにＳ、α、βが製造ばらつきにより（１±ｘ）の範囲で変化することとを考慮して、Ｓの設計値は、 式４： Ｔ≧（α＋β＋Ｓ）×（１＋ｘ）＋｜δ｜＋ΔＴとなるように決める。
【００８９】また、Ｓの設計値の上限がＡの設計値の下限よりも大きい場合は、Ａ＝Ｓで設計することができる。言い換えると、可変遅延回路を１段で構成できる。そのための条件は式３および式４より、 式５：（Ｔ−（（α＋β）×（１＋ｘ）＋｜δ｜＋ΔＴ））÷（１＋ｘ）≧ （（α＋β）×（１＋ｘ）＋｜δ｜）÷（１−ｘ）
となる。
【００９０】なお、本実施の形態例の説明で、データ信号群１０２として３つの信号を示してあるが、１つ以上任意である。遅延制御信号４０１のビット数も説明のため４ビットで示したが、可変遅延回路の切り替え段数により変わる。また、分周器１１０の分周数は８を仮定したが本発明はこれに限定されない。
【００９１】（２）実施の形態例２図１５は本発明の他の実施の形態例を示したものである。図１５の実施の形態例は図１の実施の形態例と似た構成であるが、主な相違点は可変遅延回路２０３の構成と、位相比較制御回路４００の構成及び動作である。本実施の形態例では切り替え段数１段の可変遅延回路２０３を遅延回路２６１およびセレクタ２６０で構成している。前述した通り、式５が成立する時にはこの構成の可変遅延回路が使える。この回路は遅延回路２６１を通過した信号と通過しない信号のいずれかを遅延制御信号４０１を用いて選択する。切り替え段数が１段なので遅延制御信号４０１は１ビットである。遅延回路２６２はセレクタ２６０が図の上側の信号を選択した時の遅延時間に等しくなるように設計する。
【００９２】図１６は本実施の形態例等に使用する位相比較制御回路４００の構成の一実施の形態例である。実施の形態例１の機能の一部分を省略し、より単純な構成で本発明を実現した一例であり、主な相違点はＤＩＳＡＢＬＥおよびＲＥＡＤＹ機能の省略と位相比較器の数である。
【００９３】位相比較器の数が少ないのは、本実施の形態例において前述のケース４が起こらないことを前提としており、ケース４を検出するための位相比較器が不要であるからである。その前提条件は図５の説明より、式６：｜δ｜≦α＋βで示される。
【００９４】４１５および４２５はセット機能付き、７１１および７１２はリセット機能付きのフリップフロップである。
【００９５】図１６の回路の動作を説明する。ＲＥＳＥＴ信号が”Ｈ”であり、クロック信号２０１が加えられると、フリップフロップ７１０の”Ｌ”出力がフリップフロップ４１５、４２５、７１１および７１２に加えられ、７１１および７１２の出力は”Ｌ”に、４１５と４２５の出力は”Ｈ”になる。
【００９６】ＲＥＳＥＴ信号が”Ｌ”に解除されると、位相比較器４１１および４２１はフリップフロップ７１２の出力が”Ｌ”である間は、実施の形態例１と同様に位相比較を行い、エラーを検出したら”Ｌ”を出力し、それはゲート回路４６０を介して遅延制御信号４０１を反転する。但し、この実施の形態例で比較される信号は、遅延制御信号の状態にかかわらず、セレクタが遅延時間の短い側を選択した場合に相当する信号であり、その比較結果を保持する。
【００９７】フリップフロップ７１１および７１２はＮＯＲ４２４の立ち上がりに同期してデータを取り込む。比較器の入力２２７と２１７の少なくとも一方が”Ｈ”の状態から共に”Ｌ”になると、ＮＯＲ４２４の出力は”Ｌ”から”Ｈ”となりフリップフロップ７１１は７１０の出力”Ｈ”を取り込む。さらに比較器の入力２２７と２１７が”Ｈ”となりその後再び”Ｌ”になると、ＮＯＲ４２４の出力は一度”Ｌ”となった後再び”Ｈ”となりフリップフロップ７１２は７１１の出力”Ｈ”を取り込む。するとそれ以後は、ＮＯＲ４１４および４２４の出力は”Ｌ”を保持するので、フリップフロップ４１５と４２５の出力は変化しなくなる。
【００９８】この間、位相比較器４２１は位相比較を２回行ない、４１１は少なくとも１回以上行うので、実施の形態例１で説明したケース２、３および５のエラーを検出できる。そして、位相比較器４１１および４２１がそれぞれ最後に行った位相比較で、いずれもエラーが検出されなかった時には、可変遅延回路の遅延時間が短い側の状態で正常に伝送できると判断され、遅延制御信号４０１は短い側を選択する状態になる。逆に、少なくとも一方でエラーが検出された場合には、遅延制御信号４０１は可変遅延回路の遅延時間が長い側の状態で正常に伝送できると判断され、遅延制御信号４０１は長い側を選択する状態になる。
【００９９】（３）実施の形態例３本発明のさらに他の実施の形態例を図１７に示す。本実施の形態例と実施の形態例１の主な相違点は、位相比較に使用する分周信号１１２を伝送するための経路を、データ信号群１０２を伝送するための経路の１つと共用している点であり、これにより信号伝送路の削減が可能である。
【０１００】可変遅延回路２０３の遅延時間を設定する場合、セレクタ１２０は分周信号１１２を選択しフリップフロップ１０３へ出力する。設定が終了し、ＲＥＡＤＹ信号が”Ｈ”になった後、データ切替信号１３０を変更してセレクタ１２０がデータ信号１０２を選択する。
【０１０１】（４）実施の形態例４本発明のさらに他の実施の形態例を図１８に示す。本実施の形態例は実施の形態例２において、位相比較に使用する分周信号１１２を伝送するための経路を、データ信号群１０２を伝送するための経路の１つと共用した一例である。
【０１０２】（５）実施の形態例５本発明のさらに他の実施の形態例を図１９に示す。本実施の形態例と他の実施の形態例の主な相違点は、双方向バッファを用いて送受信可能な複数のユニット間を接続し、同一の伝送路を使用して相互に信号を送受信することである。
【０１０３】１５０はクロック信号１０１に従い動作する送受信ユニット、１５０Ａはクロック信号１０１Ａに従い動作する送受信ユニットである。
【０１０４】送受信ユニット１５０および１５０Ａの可変遅延回路の遅延時間は例えば次のように設定する。
【０１０５】装置全体を制御するユニットにより送受切替信号１０５および１０５Ａのいずれか一方のみが送信を有効にするように決められる。以下、送受信ユニット１５０の可変遅延回路の遅延時間を先に決定する場合を仮定して説明する。
【０１０６】まず、送受切替信号１０５Ａが送信を有効にし、分周信号１１２Ａはバッファ１１４Ａおよび伝送路３１０を介して送受信ユニット１５０へ送られる。送受信ユニット１５０はこれを使用して可変遅延回路の遅延時間を設定し、ＲＥＡＤＹ信号２３２を出力すると、装置全体を制御するユニットは送受切替信号１０５Ａを変更し、その後１０５を変更する。すると、分周信号１１２はバッファ１１４および伝送路３１０を介して送受信ユニット１５０Ａへ送られる。送受信ユニット１５０Ａはこれを使用して可変遅延回路の遅延時間を設定し、ＲＥＡＤＹ信号２３２Ａを出力する。以後、送受信ユニット１５０と１５０Ａの間で信号の送受信が正しく行われる。
【０１０７】なお、本実施の形態例は実施の形態例１の構成の一部分を変更して双方向通信可能な構成を示したが、上記いずれの実施の形態例においても双方向通信可能な構成を実現できる。さらに、本実施の形態例は送受信ユニットが３個以上ある場合にも適用可能である。
【０１０８】（６）実施の形態例６次に、図６に示した位相比較制御回路４００の他の実施の形態例について述べる。図２０にその回路図を示す。図２０において、２０００、２００１はＮＡＮＤ回路、２００２はＳ−Ｒ型のフリップフロップ、その他の構成要素は図６とほぼ同じである。なお、カウンタ回路５５３の下位の３ビットは使用せず、上位の数ビットだけを遅延制御信号４０１として使用する。図２０の構成と図６R>６の構成の主な違いは、ＤＩＳＡＢＬＥ信号２３１およびＲＥＡＤＹ信号２３２を省略しＲＥＳＥＴ信号２３０のみで制御できるようにした点と、位相比較部４１０内の４３１および４４１の部分とフリップフロップ４５１〜４５４の部分を除いた点である。
【０１０９】図２０の回路の制御部の動作を示すタイミングチャートの例を図２１に示す。図２１の２０１〜２０５４は、それぞれ図２０の同じ符号で示す信号の電圧の変化を表わす。図２０の回路のリセット信号２３０は、図２１に示すようにある時刻にローレベルからハイレベルに立ち上がり所定時間後に立ち下がるように変化をさせる。この信号が立ち上がった時点の約２サイクル後より初期設定が開始され、立ち下がった時点の約２サイクル後に初期設定が終了する。
【０１１０】具体的には、リセット信号２３０が立ち上がった次のサイクルには、２０５１の信号がハイレベル、２０５４の信号がローレベルとなり、カウンタ回路５５３がリセットされる。そしてその次のサイクルでは、２０５４の信号がハイレベルとなってカウンタ回路５５３のリセットが解除されるとともに、２０５２の信号がハイレベルとなる。すると、その時にＮＡＮＤ回路４６０の出力２０５５がハイレベルであれば、カウンタ回路５５３のイネーブル信号２０５７はハイレベルとなって１サイクル毎にカウントが進行する。カウンタ回路５５３の下位の３ビットを除いた上位のビットだけが遅延制御信号４０１として使用されるため、遅延制御信号４０１は８サイクル毎に１ステップずつ上昇し、従って、可変遅延回路２０３および２１３の遅延時間は８サイクル毎に１ステップずつ増大する。
【０１１１】そしてフリップフロップ２１４と２２４が同じサイクル内に分周信号を取り込むようになって信号２０５５がローレベルになった時、あるいは、最初から信号２０５５がローレベルであった場合には、カウンタ回路５５３のイネーブル信号２０５７はローレベルとなってその時のカウント値が保持される。
【０１１２】その後、リセット信号２３０がローレベルになると、その２サイクル後には２０５２の信号がローレベルになり、以後はカウンタ回路５５３のイネーブル信号２０５７が立ち上がることはない。従って、リセット信号２３０は、電源投入後に電源電圧と温度が安定するまでの時間を待ってから立ち上げ、装置内部で発生するノイズの周期より長い時間ハイレベルを保った後に立ち下げるようにする。フリップフロップ２００２を設けた理由は、初期設定終了の直前に２０５５の信号がハイレベルとなって遅延制御信号４０１が上昇を始めた場合に、その後再び２０５５の信号がローレベルとなるまで初期設定を継続させるためである。
【０１１３】また、図２０の回路では図６の回路に設けた４３１および４４１の部分とフリップフロップ４５１〜４５４の部分を除いてある。この部分が不要となるのは、図１６の説明にも述べた通り式６の条件が成り立つ場合である。すなわち、式６の条件が成り立つ場合には図５に示したケース４が起こり得ないため、ケース４を検出するためのこの部分が不要となる。
【０１１４】（７）実施の形態例７次に、図１６に示した位相比較制御回路４００の他の実施の形態例について述べる。図２２にその回路図を示す。図２２において、２２００はＳ−Ｒ型のフリップフロップ、その他の構成要素は図２０とほぼ同じである。図２２の回路についても、図２０の回路と同様に、リセット信号２３０は電源投入後に電源電圧と温度が安定するまでの時間を待ってから立ち上げ、装置内部で発生するノイズの周期より長い時間ハイレベルを保った後に立ち下げる。
【０１１５】すると、リセット信号２３０を立ち上げた次のサイクルでフリップフロップ２２００がリセットされ、その後２０５２の信号がハイレベルの間に１回でも２０５５の信号がハイレベルになれば、遅延制御信号４０１はハイレベルになる。２０５２の信号がハイレベルの間に１回も２０５５の信号がハイレベルにならなければ、遅延制御信号４０１はローレベルのままである。そしてリセット信号を立ち下げた後は、その時の遅延制御信号４０１が保持される。
【０１１６】図１６に示した位相比較制御回路では、分周信号１１２の立ち上がりおよび立ち下がりに対してそれぞれ初期設定終了の直前の１回ずつの位相比較結果のみによって遅延制御信号４０１が決まるのに対し、図２２R>２の回路では、リセット信号２３０がハイレベルを保っている間に行なわれる複数回の位相比較結果によって遅延制御信号４０１が決まるため、その間に発生するノイズによる位相変動分も含めたより精度の高い判定が可能であり、従って図１６の場合よりαとβの値を小さく設定できる。
【０１１７】（８）実施の形態例８図２３は、図２２に示した位相比較制御回路４００の更に他の実施の形態例を示す回路図であり、フリップフロップ２１４または２２４がハザードを出した時にこれが後段に伝播するのを防ぐためのフリップフロップ２１５および２２５を除いた構成になっている。フリップフロップ２１４がハザードを出す場合はケース１とケース２のちょうど境界の状態であり、フリップフロップ２２４がハザードを出す場合はケース１とケース３のちょうど境界の状態である。このような場合には、図１５のセレクタ２６０がいずれの経路を選択してもフリップフロップ２０４は正しくデータを取り込むはずであり、従って遅延制御信号４０１はいずれのレベルに固定されても構わない。特に図２２のように位相比較結果を保持するフリップフロップ４１５および４２５と遅延制御信号４０１を保持するフリップフロップ２２００を別々に設けた場合は、フリップフロップ２１５および２２５は殆どの場合不要であると考えられる。
【０１１８】（９）実施の形態例９本発明のさらに他の実施の形態例を図２４に示す。図２４R>４の実施の形態例は図１８の実施の形態例をさらに変形したもので、分周信号用の伝送路３１０とデータ信号用の伝送路３００の兼用を、データ信号用伝送路３００の全てのビットに対して行なった構成である。図２４において、２４００はセレクタ、２４５０はセレクタ２４００を切り替えるための信号である。
【０１１９】また図２４には、クロック信号１０１および２０１の供給方法の一例も併せて示す。図２４において、２４３０はクロック信号１０１および２０１の元になるクロック信号を発生する発振回路、２４３１はそのクロック信号を送信側ユニット１００および受信側ユニット２００に分配するためのバッファ回路である。発振回路２４３０やバッファ回路２４３１は、それぞれ別々のＬＳＩ内に構成することもできるし、このうちのいくつかを同一のＬＳＩ内に構成することもできる。２４１０および２４２０はバッファ回路２４３１から供給されるクロック信号をそれぞれ送信側ユニット１００または受信側ユニット２００を構成するＬＳＩ内に取り込むための入力バッファ回路、２４１１および２４２１はそのクロック信号を元に所定の周波数のクロック信号を発生するためのＰＬＬ回路、２４１２および２４２２はそのクロック信号をそれぞれ送信側ユニット１００または受信側ユニット２００を構成するＬＳＩ内の多数の回路に分配するためのバッファ回路である。
【０１２０】２４５０の信号は、たとえばクロック信号２０１を分周することによって発生し、セレクタ回路２４００がデータ信号の全てのビットを順次選択するように切り替える。これにより、データ信号の経路の全てのビットに対して位相比較制御回路４００による判定が行なわれるため、データ信号の経路のビット毎の遅延時間ばらつきによる誤差を除いたより精度の高い判定が可能であり、従って図１５や図１８の場合よりαとβの値を小さく設定できる。
【０１２１】（１０）実施の形態例１０本発明のさらに他の実施の形態例を図２５に示す。図２５R>５の実施の形態例は、図１または図１５の実施の形態例において、１個の送信側ユニット１００に対して複数の受信側ユニット２００ａおよび２００ｂを設けた例である。図２５では、送信側ユニット１００と受信側ユニット２００ａおよび２００ｂの内部の回路は一部省略して記載したが、それぞれ図１または図１５の送信側ユニット１００および受信側ユニット２００と同じ構成である。この図に示すように複数の受信側ユニットに信号を伝送する場合、送信側ユニット１００から受信側ユニット２００ａにデータ信号が伝わる伝播時間と送信側ユニット１００から受信側ユニット２００ｂにデータ信号が伝わる伝播時間とを一致させなくても、本発明によれば各受信側ユニット毎に位相調整が可能である。また、このように複数の受信側ユニットを設ける構成は、図１７〜１９および図２４の実施の形態例に対しても可能である。
【０１２２】（１１）実施の形態例１１本発明のさらに他の実施の形態例を図２６に示す。図２６R>６の実施の形態例は、図１または図１５の実施の形態例において、１個の受信側ユニット２００に対して複数の送信側ユニット１００ａおよび１００ｂを設けた例である。図２６において、２６００は複数の送信側ユニットの内のいずれがその時に信号を出力するのかを制御するための回路であり、この図に示すように各ユニットの外部に設置することもできるし、送信側ユニット１００ａもしくは１００ｂもしくは受信側ユニット２００の内のいずれかの中に設置することもできる。
【０１２３】また、この実施の形態例で送信側ユニット１００ａおよび１００ｂの中に設ける出力バッファ１０４および１１４は、図１９の実施の形態例と同様にイネーブル端子によって制御可能な出力バッファを使用する。この実施の形態例における初期設定は、最初に送信側ユニット１００ａと受信側ユニット２００の間で図１または図１５の実施の形態例における初期設定と同様に行ない、その時の遅延制御信号４０１を受信側ユニット２００の内部に記憶した後、送信側ユニット１００ｂと受信側ユニット２００の間で図１または図１５の実施の形態例における初期設定と同様に行なう。
【０１２４】そして、その時の遅延制御信号４０１も受信側ユニット２００の内部に記憶する。実際にデータの伝送を行なう時には、その時の送信側ユニットがいずれであるかに応じて、その送信側ユニットに対応する遅延制御信号４０１を使用する。また、図２６でも、送信側ユニット１００ａおよび１００ｂと受信側ユニット２００の内部の回路は一部省略して記載したが、上記に説明した部分以外はそれぞれ図１または図１５の送信側ユニット１００および受信側ユニット２００とほぼ同じ構成である。また、この実施の形態例においても、送信側ユニット１００ａから受信側ユニット２００に信号が伝わる伝播時間と送信側ユニット１００ｂから受信側ユニット２００に信号が伝わる伝播時間とを一致させなくても、本発明によれば各送信側ユニット毎に位相調整が可能である。また、このように複数の受信側ユニットを設ける構成は、図１７〜１９および図２４、２５の実施の形態例に対しても可能である。
【０１２５】
【発明の効果】以上述べたように本発明によれば、周波数は等しいが位相の異なるクロックで動作する回路間でデータを送受信する場合に、併送クロックを用いることなく正しくデータを送受信できるため、情報処理装置のクロック周期を短縮し高性能な情報処理装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態例を示す回路図である。
【図２】図１の実施の形態例の回路の動作を示すタイミングチャートの例である。
【図３】図１の実施の形態例の回路の動作を示すタイミングチャートの例である。
【図４】図１の実施の形態例の回路の動作を示すタイミングチャートの例である。
【図５】図１の実施の形態例の回路の動作を示すタイミングチャートの例である。
【図６】図１の実施の形態例に使用する位相比較制御回路の構成を示す回路図である。
【図７】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図８】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図９】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図１０】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図１１】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図１２】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図１３】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図１４】図１の実施の形態例に使用する可変遅延回路の構成を示す回路図である。
【図１５】本発明の他の実施の形態例を示す回路図である。
【図１６】図１５の実施の形態例に使用する位相比較制御回路の構成を示す回路図である。
【図１７】本発明の他の実施の形態例を示す回路図である。
【図１８】本発明の他の実施の形態例を示す回路図である。
【図１９】本発明の他の実施の形態例を示す回路図である。
【図２０】図１の実施の形態例に使用する位相比較制御回路の他の構成を示す回路図である。
【図２１】図２０の位相比較制御回路の動作を示すタイミングチャートの例である。
【図２２】図１５の実施の形態例に使用する位相比較制御回路の他の構成を示す回路図である。
【図２３】図１５の実施の形態例に使用する位相比較制御回路の他の構成を示す回路図である。
【図２４】本発明の他の実施の形態例を示す回路図である。
【図２５】本発明の他の実施の形態例を示す回路図である。
【図２６】本発明の他の実施の形態例を示す回路図である。
【符号の説明】
１００ 送信側ユニット
２００ 受信側ユニット
１５０ 送受信ユニット
１０１、２０１、２２１ クロック信号
１０２、２１７、２１８、２２７、２２８、２３７、２３８ データ信号
１０３、１１３、２０４、２１４、２１５、２２４、２２５、４１５、４２５、４３５、４４５、４５１〜４５４、５０４〜５０６、５１０〜５１２、５１６〜５１８、５５１、７１０〜７１２ フリップフロップ
１０４、１１４、２０２、２１２、６００ バッファ
１０５、１３０、２３０〜２３２、４０１ 制御信号
１１０ 分周器
１１２ 分周信号
１２０、２６０、６０１〜６０４ セレクタ
２０３、２１３ 可変遅延回路
２１６、２２６、２６１、２６２ 遅延回路
２４０〜２４２ 時間の境界
２４３ クロック周期
３００、３１０ 信号伝送路
４００ 位相比較制御回路
４１０、５００、５５０ 位相比較制御回路内の部分
４１１、４２１、４３１、４４１ 位相比較器
４１２〜４１４、４２２〜４２４、４３２〜４３４、４４２〜４４４、４６０、５０１〜５０３、５０８、５０９、５１３〜５１５、５１９、５２０、５５２、６１１〜６１５ ゲート回路
５５３ カウンタ。
【０００１】
【発明の属する技術分野】本発明は、情報処理装置内における複数のユニット間の信号受け渡し方式に関し、特に各ユニットが非同期ではあるが同一の周波数で動作する場合に好適な情報処理装置に関する。
【０００２】
【従来の技術】多数のプロセッサを搭載し同時に動作させる情報処理装置において、プロッセッサ間でデータを送受信する方法としては、装置内のクロックの周波数と位相を全てのプロッセッサ間で等しくしてクロックの１周期内にデータを送受信する方法が従来あった。ところが、クロック周期を短縮して性能向上を図る場合、ＬＳＩの製造ばらつきや、クロック発生器から各プロセッサまでの配線距離ばらつき等に起因するクロック位相のばらつきがクロック周期に対して大きくなる。このため、この方法ではクロック周期短縮による情報処理装置の性能向上には限界があった。
【０００３】互いの周波数は等しいが位相は異なるクロックで動作するプロセッサ間でデータを送受信する方法は、例えば特公平６−０２５９５７号公報に記載されている。この方法では送信側のプロセッサはデータを送信すると同時に、クロック信号を送信する。以後このデータと同時に送られるクロック信号を併送クロックと呼ぶ。受信側のプロセッサは受信した併送クロックと受信側のクロック信号の位相を比較し、その判定結果から受信側のクロック信号またはその反転クロック信号の適当な一方を用いてデータを取り込み、さらにその取り込んだデータを受信側のクロック信号で取り込むことにより、正しくデータを取り込むことができる。従って、プロセッサ間のクロック位相差に制約を受けることなくデータ転送が可能であり、クロック周期を短縮して、より高性能な情報処理装置を実現できる。
【０００４】特公平６−１０３８８１号公報には、受信側のユニット内にデータの経路の遅延時間を変化させる手段を設け、その手段を通ったデータをフリップフロップに取り込むと共にそのデータを少し遅らせた信号をテスト用の別のフリップフロップに取り込み、２つのフリップフロップが同じデータを取り込むようにデータの経路の遅延時間を制御する方式が記載されている。
【０００５】特開平６−１１０５７５号公報には、送信側のユニットを構成するＬＳＩの遅延時間を測定する手段を設け、その結果を基にデータの経路の遅延時間を制御する方式が記載されている。
【０００６】また、２つの信号の変化するタイミングが近いか離れているかを判定する方法として、特開昭６３−３０５６１２号公報に、その２つの信号の内の一方を少し遅らせて取り込むフリップフロップと他方を少し遅らせて取り込むフリップフロップを設けてその結果を比較する方式が述べてある。
【０００７】
【発明が解決しようとする課題】上述の従来技術（特公平６−０２５９５７号公報に記載の技術）では、併送クロックを用いることにより位相の異なるクロックで動作するプロセッサ間で正しく信号を送受信することができる。ところが、データ信号は多くても１周期に１回だけ切り替わる（ローレベルからハイレベル、またはハイレベルからローレベル）のに対し併送クロックは１周期に２回切り替わる（ローレベルからハイレベルになり、さらにローレベルに戻る）ので、併送クロックの信号伝送路はデータの信号伝送路に対し２倍の周波数を伝送できなくてはならず、従って上限周波数は低くなる。
【０００８】また、送信側でクロックに同期してデータを送出する回路の遅延時間だけデータ信号が併送クロックより遅れている等、併送クロックとデータは完全に同じ伝送路の遅延時間を保持することは出来ない。従って、併送クロックを使用した上記従来技術においてはデータ信号と併送クロックの遅延時間差分の余裕が必要となる。これによりクロック周期の短縮が制限される。
【０００９】特公平６−１０３８８１号公報記載の技術では、データを正しく伝送できるか否かを判定するフリップフロップのうちの一方は、データの伝送に使うフリップフロップと共通であり、データの伝送に使うフリップフロップがデータを取り込むタイミングと同じタイミングで取り込まれた結果を判定に使っている。従って、ぎりぎりのタイミングで正しく伝送できる場合には、データの伝送を開始した直後には正しく伝送できると判定されても、使用の途中で正しく伝送できなくなる場合が有る。その場合には、途中でデータの伝送を中断してデータの経路を切り替えるか、または、あらかじめデータの伝送速度をクロックの複数サイクル毎に１回の割合にして、途中で取り込みのタイミングが変わっても追従できるようにしなければならない。従って、最も速いクロックの１サイクル毎に１回の割合でデータを送ることはできない。
【００１０】特開平６−１１０５７５号公報記載の技術では、送信側のユニットを構成するＬＳＩの遅延時間のみによって判定するため、受信側のユニットを構成するＬＳＩの遅延時間のばらつきやクロックの位相ばらつきは補正できない。
【００１１】特開昭６３−３０５６１２号公報には２つの信号のタイミングがどの程度離れているかを判定する方法についての記述はあるが、データの伝送方法等に関する記述はない。
【００１２】本発明の目的は、周期は同じであるが位相は必ずしも一致しないクロックで動作する回路間で信号を送受信することができ、より短いクロック周期で動作する情報処理装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明による情報処理装置では、送信側プロセッサのクロック信号に同期して送出されたデータを、受信側プロセッサのクロック信号に同期して正しく取り込まれるように制御可能な遅延回路を伝送路中に設けた。さらに、あらかじめ決めた単純なパタンをもつデータを送信側プロセッサのクロック信号に同期して送出し、該データを受信側で正しく受信したか否かを判定し、その結果を用いて自動的に該遅延回路を制御する手段を設けた。
【００１４】また本発明による情報処理装置では、遅延手段を制御するのにデータ信号を用いるため、伝送路を伝搬する信号の最大周波数は併送クロックを使用したときの半分、すなわちデータを伝送するために本来必要な周波数でよい。さらに、送信側のクロックに同期して送出する回路の遅延時間や、受信側のクロックに同期して取り込む回路のセットアップ時間は、判定回路内にも同じものを持つためより精度よく調整することができる。従ってクロック周期を短縮してより高性能な情報処理装置を実現できる。
【００１５】また、本発明による情報処理装置では、データ信号を所定時間βだけ遅らせた信号を受信側のクロックに同期して取り込んだ結果と、受信側のクロックを所定時間αだけ遅らせたクロックに同期してデータ信号を取り込んだ結果を比較し、データ信号が到達する時刻がクロックに近いか否かを判定する。従って、受信側でデータ信号とクロックが離れていると判定される場合には、データ信号はクロックに対して−α〜＋βの範囲を超えて離れていることになる。従って、αとβの値がデータ伝送の途中で発生するノイズ等による遅延時間変動より大きな値に設定してあれば、使用の途中で正しく伝送できなくなることはない。従って、本発明による情報処理装置では、最初に疑似的なデータ信号を使って初期設定を行なうことにより、途中でデータの伝送を中断して経路を切り替えることなく最も速いクロックの１サイクル毎に１回の割合でデータを送ることができる。
【００１６】また、本発明による情報処理装置では、データ信号を所定時間βだけ遅らせた信号を受信側のクロックに同期して取り込んだ結果と、受信側のクロックを所定時間αだけ遅らせたクロックに同期してデータ信号を取り込んだ結果を比較して、データ信号が到達する時刻がクロックに近いか否かを判断する。従って、送信側のユニットを構成するＬＳＩと受信側のユニットを構成するＬＳＩとその間を接続する信号伝送路を合わせた遅延時間のばらつきを補正できる。
【００１７】
【発明の実施の形態】
（１）実施の形態例１図１は本発明による情報処理装置の一実施の形態例を示す。図１において、１００は送信側ユニット、２００は受信側ユニット、１０１および２０１はクロック信号、１０３、１１３、２０４、２１４、２１５、２２４および２２５はフリップフロップ、１０４および１１４は出力バッファ、２０２および２１２は入力バッファを表わしており、３００および３１０は送信側ユニット１００と受信側ユニット２００を接続する伝送路である。
【００１８】送信側ユニット１００はクロック信号１０１に従って動作し、受信側ユニット２００はクロック信号２０１に従って動作するものとする。ただしクロック信号１０１および２０１は同一のクロック源から供給され周波数は一致するが、その供給経路の遅延時間ばらつき等のため位相は必ずしも一致していないことを前提とする。
【００１９】データ転送は、送信側ユニット１００からデータ信号群１０２をクロック信号１０１に同期して送出し、伝送路３００を経由して受信側ユニット２００に伝搬した後、クロック信号２０１に同期してフリップフロップ群２０４に取り込むことにより行う。
【００２０】可変遅延回路２０３は、クロック信号１０１に同期してフリップフロップ群１０３から送出されるデータ信号（以下、単にデータと呼ぶ）が全て同じ時刻のクロック信号２０１に同期して取り込まれるように、入力バッファ２０２の出力を遅延してフリップフロップ群２０４の入力へ送出するために設置される。
【００２１】すなわち、データの位相はＬＳＩの製造ばらつきによる能動素子の駆動力等の違いや伝送路３００の遅延時間の差等により、フリップフロップ群２０４の入力ではある時間幅をもってばらつく。クロック信号２０１の位相がこのばらつきの時間幅の中に入った場合、位相の進んだデータはその周期のクロック信号に同期して取り込まれるが、位相の遅れたデータは次の周期のクロック信号に同期して取り込まれる場合が起こりうる。この場合、データを正しく転送することはできない。可変遅延回路２０３は、すべてのデータを一斉にある程度の時間だけ遅延させて上記ばらつきの時間幅をクロック信号２０１の位相から外すために設置され、その遅延時間は位相比較制御回路４００により遅延制御信号４０１を介して制御される。その制御は、分周回路１１０が出力する分周信号１１２を疑似的なデータとみなし、その信号（以下、分周データと呼ぶ）をフリップフロップ２１４および２２４が正しく受信するように制御する事により行う。
【００２２】分周回路１１０からフリップフロップ２２４に至る伝送経路は、本来のデータ信号１０２がフリップフロップ２０４に至る伝送経路と同じ構成とする。また、分周回路１１０からフリップフロップ２１４に至る伝送経路は、遅延時間βの遅延回路２１６が加わることを除いて上記と同じとする。さらに、フリップフロップ２１４が使用するクロック信号はフリップフロップ群２０４が使用するクロック信号２０１と同じとし、フリップフロップ２２４が使用するクロック信号は２０１を遅延時間αの遅延回路２２６で遅延させたクロック信号２２１とする。遅延回路２１６や２２６は偶数段のインバータ等により構成できるが、その遅延時間αやβの設計方法については動作説明と共に後述する。
【００２３】従って、フリップフロップ群１０３からフリップフロップ群２０４までの遅延時間と、フリップフロップ１１３からフリップフロップ２２４までの遅延時間は概ね等しくなり、フリップフロップ２１４までの遅延時間はそれよりβだけ長くなる。
【００２４】より具体的には、フリップフロップ１０３と１１３、出力バッファ１０４と１１４、入力バッファ２０２と２１２および可変遅延回路２０３と２１３、フリップフロップ２０４、２１４および２２４はなるべく同一構成の回路を使用し、各回路間の配線長や負荷数などをなるべく合わせた設計が望ましい。また伝送路３００および３１０は配線長などの条件が同一の伝送路を使用することが望ましい。
【００２５】フリップフロップ２１５および２２５はそれぞれフリップフロップ２１４または２２４がハザードを出したときに不安定な信号が位相比較制御回路４００に伝わらないようにするため間に挿入したフリップフロップである。
【００２６】２３０〜２３２は装置全体を制御するユニットとのインターフェース信号であり、２３０は受信側ユニット２００を初期状態に設定するＲＥＳＥＴ信号、２３１は位相比較制御回路４００の調整動作を停止するＤＩＳＡＢＬＥ信号、２３２は調整動作の完了を伝えるＲＥＡＤＹ信号である。
【００２７】次に、この回路の動作を説明する。分周回路１１０はクロック信号１０１を８分周すると仮定する。分周信号１１２は、送信側ユニット１００のクロック信号１０１に同期して送出され、伝送路３１０を経由して受信側ユニット２００に伝搬し可変遅延回路２１３を通った後２分され、一方は遅延回路２１６で遅延されてクロック信号２０１に同期してフリップフロップ２１４に取り込まれ、もう一方はクロック信号２２１に同期してフリップフロップ２２４に取り込まれる。
【００２８】フリップフロップ２１５は、クロック信号２０１に同期してフリップフロップ２１４の出力を取り込み、その出力の２１７とその反転出力の２１８を位相比較制御回路４００へ送る。フリップフロップ２２５は、クロック信号２２１に同期してフリップフロップ２２４の出力を取り込み、その出力の２２７とその反転出力の２２８を位相比較制御回路４００へ送る。
【００２９】位相比較制御回路４００は、２１７、２１８、２２７および２２８の各出力を比較し、分周データを正しく取り込むことが出来たか否かを判定し、正しく取りこめなかった場合は遅延制御信号４０１を変更して可変遅延回路２０３および２１３の遅延時間を１ステップだけ増加させ、正しく取りこめたときには調整完了を伝えるＲＥＡＤＹ信号を出力する。
【００３０】図２〜図５のタイムチャートを用いて図１の回路の動作をさらに詳細に説明する。図２〜図５には、クロック信号２０１を基準とし、クロック信号２２１、フリップフロップ２２４の入出力、フリップフロップ２１４の入出力およびフリップフロップ群２０４の入力を示した。ただし、クロック信号２０１の周期をＴで表わす。下段は上段と同じ信号の４周期後のタイムチャートを示している。また、フリップフロップ群２０４と２１４および２２４のセットアップタイムは同じと仮定する。
【００３１】フリップフロップ群２０４および２２４の入力が立ち上がる場合において、フリップフロップ２２４の入力に対するフリップフロップ群２０４の入力の相対的なばらつきは±γ２以内に収まると仮定する。同様に、立ち下がる場合において、ばらつきは±γ１以内に収まると仮定する。さらに、送信側のクロック信号１０１が立ち上がってからフリップフロップ２２４の入力が切り替わるまでの遅延時間が、立ち上がりの場合と立ち下がりの場合でδだけ差があるとする。図２〜図５では立ち上がりの遅延時間の方が大きい場合を示し、この場合のδを正と定義する。
【００３２】フリップフロップ群２０４の入力とクロック信号２０１の位相関係として、次の５つのケースを考える。
【００３３】ケース１（図２）：立ち上がり、立ち下がりデータの双方が全て同じクロック周期で取り込まれる場合（正常な状態）。
ケース２（図３）：最も遅い立ち上がりが、クロック周期の後ろの境界よりも遅い場合。
ケース３（図４）：最も早い立ち下がりが、クロック周期の前の境界より早い場合。
ケース４（図５）：立ち上がり、立ち下がりデータともクロック周期の境界とは重ならないが、立ち上がりと立ち下がりが別の周期に入る場合（｜δ｜＞γ１＋γ２の時のみ起こりうる）。
ケース５（図なし）：立ち上がりと立ち下がりのばらつきの範囲が重なり、その両方にクロック周期の境界が入る場合。
【００３４】ケース１のみが受信側ユニット２００のデータが正しく取り込まれることが保証される場合であり、他のケース２〜５はそうでない場合を説明のため分類したものである。以下、図を使用して詳細に説明する。
【００３５】図２にケース１のタイムチャートの一例を示す。フリップフロップ群２０４の入力のうち最も遅い信号は、フリップフロップ２２４の入力の立ち上がりに対しγ２だけ遅れるのに対し、フリップフロップ２１４の入力の立ち上がりはβだけ遅れている。従ってγ２＜βとなるようにβを決めておけば、フリップフロップ群２０４のどの入力よりもフリップフロップ２１４の入力の方が遅くなる。従って、フリップフロップ２１４の入力がクロック周期の後ろの境界２４２よりも遅くなければ、フリップフロップ群２０４の入力は全てクロック周期の後ろの境界２４２よりも遅くないことが保証される。なお、βが製造ばらつきにより（１±ｘ）の範囲で変化することを考慮して、βの設計値は式１： γ２＜β×（１−ｘ）
となるように決める。ｘの値は、ＬＳＩ製造工程の難易度や安定度によって異なるが、通常はＭＯＳＬＳＩの場合で２０％〜５０％、バイポーラＬＳＩの場合で５％〜３０％程度と考えられる。
【００３６】フリップフロップ群２０４の入力のうち最も早い信号は、フリップフロップ２２４の入力の立ち下がりに対しγ１だけ早い。一方、フリップフロップ２２４の使用するクロック信号２２１はフリップフロップ群２０４が使用するクロック信号２０１に対しαだけ遅れている。従って、α＞γ１となるようにαを決めてあれば、クロック周期の前の境界２４０からフリップフロップ群２０４の入力までの時間よりも、２２４に対する前の境界２４１からフリップフロップ２２４の入力までの時間の方が小さくなる。従って、フリップフロップ２２４の入力が２２４に対する前の境界２４１よりも早くなければ、フリップフロップ群２０４の入力は全てクロック周期の前の境界２４０よりも早くないことが保証される。なお、αが製造ばらつきにより（１±ｘ）の範囲で変化することを考慮して、αの設計値は式２： γ１＜α×（１−ｘ）
となるように決める。なお、図２にはδ＞０の、立ち下がりよりも立ち上がりの方が遅い場合を示したが、δ＜０の、立ち下がりの方が遅い場合は式１’：γ１＜β×（１−ｘ）
式２’：γ２＜α×（１−ｘ）
となる。αとβは立ち上がり立ち下がりの両方に対し式１および式１’と式２および式２’を満足するように決める。
【００３７】式１、式１’、式２、式２’を満足するα、βに対して、フリップフロップ２１４と２２４が共にデータを取り込むべきクロック周期２４３で分周データの立ち上がりを取り込み、さらにその４周期後に共に立ち下がりを取り込むことを確認すれば、ケース１の状態であることが保証される。なお、フリップフロップ２１４と２２４が共にデータを取り込むべきクロック周期２４３で分周データを取り込んだ場合、２１４の出力が２２４の出力よりもαだけ早く変化する。
【００３８】図３はケース２のタイムチャートの一例を示した。フリップフロップ群２０４の入力のうち最も遅い信号がクロック周期の後ろの境界２４２よりも遅くなる場合を示している。フリップフロップ２１４の入力の立ち上がりの方がさらに遅いため、データを取り込むべきクロック周期２４３では取り込まれず、従ってフリップフロップ２１４の出力は本来よりも必ず１周期遅れて立ち上がる。この場合は、フリップフロップ２１４の出力が２２４の出力より遅れて立ち上がることにより検出できる。
【００３９】図４はケース３のタイムチャートの一例を示した。フリップフロップ群２０４の入力のうち最も早い信号がクロック周期の前の境界２４０よりも早くなる場合を示している。境界２４１に対するフリップフロップ２２４の入力の立ち下がりのほうがさらに早いため、データを取り込むべきクロック周期２４３より前に取り込まれ、従ってフリップフロップ２２４の出力は本来よりも必ず１周期早く立ち下がる。この場合は、フリップフロップ２２４の出力が２１４の出力より早く立ち下がることにより検出できる。
【００４０】図５にケース４のタイムチャートの一例を示した。｜δ｜＞α＋βの場合に、データのクロック２０１に対する位相によっては、図に示すようにフリップフロップ２１４および２２４の立ち上がりと立ち下がりがクロック周期の境界２４２の前と後ろで別れ別れになる場合が起こり得る。この場合、フリップフロップ群２０４およびフリップフロップ２１４と２２４にデータが取り込まれるのは、立ち上がりについては本来取り込まれるべき周期より全て１周期分後ろになるが、立ち下がりについては本来取り込まれるべき周期で全て取り込まれる。従って、立ち上がり、立ち下がり共２１４の出力の方が２２４の出力よりも先に変化するため、２１４と２２４の出力をそのまま比較しても検出できない。しかし、フリップフロップ２１４および２２４の出力がハイレベル（以後、”Ｈ”と表示する）である期間はクロック信号２０１の３周期分、ローレベル（以後、”Ｌ”と表示する）である期間は５周期分となるため、２１４の出力を４周期分だけ遅延させた信号と２２４の出力を比較すれば、検出できる。
【００４１】ケース５は、｜δ｜≦γ１＋γ２の場合にのみ起こり得る。ケース２（図３）は立ち上がりのばらつきの範囲の中にクロック周期の境界が入った場合、ケース３（図４）は立ち下がりのばらつきの範囲の中にクロック周期の境界が入った場合であるが、ケース５はその両方が起こった場合である。この場合は、フリップフロップ２２４の出力が２１４の出力より早く立ち上がることと、立ち下がることの両方で検出できる。
【００４２】以上、ケース１〜５でδは正と仮定して説明したが、負の場合も同様である。ただし、δが負の場合はこれまでの説明における立ち上がりと立ち下がりおよび”Ｈ”である期間と”Ｌ”である期間は逆になる。
【００４３】ケース２〜５の場合でも、α＋β＋｜δ｜＜Ｔである限り、可変遅延回路を使ってデータを一斉にずらすことによりケース１の状態に位相を移動させることが出来る。位相比較制御回路４００はこの移動の程度を制御するために設置される。その制御は上記説明で述べたフリップフロップ２１４と２２４の出力を比較しその結果をもとに可変遅延回路を制御する遅延制御信号４０１を変更することにより行う。
【００４４】図６は位相比較制御回路４００の部分の一実施の形態例を示す。位相比較制御回路４００は位相比較部４１０、制御部５００、カウンタ部５５０から成る。４１１、４２１、４３１および４４１は位相比較器、４１５、４２５、４３５、４４５、４５１〜４５４、５０４〜５０６、５１０〜５１２、５１６〜５１８および５５１はフリップフロップであり、４６０、４１２〜４１４、５０１〜５０３、５０８、５０９、５１３〜５１５、５１９、５２０および５５２等はＮＡＮＤ回路やＮＯＲ回路等のゲート回路である。このうち、４１２および４１３、５０８および５０９、５１４および５１５等はＳ−Ｒ型フリップフロップを構成する。２１７、２１８、２２７、２２８、２３７および２３８は位相比較器に入力するデータである。このうち、２１７および２２７はそれぞれフリップフロップ２１４および２２４の出力をフリップフロップ２１５および２２５により１周期ずつ遅らせたもの、２１８および２２８はそれぞれ２１７および２２７の反転信号、２３７は２１７をさらに４周期遅らせたもの、２３８はその反転信号である。
【００４５】最初に、位相比較部４１０の構成を説明する。位相比較部４１０は、位相比較器４１１、４２１、４３１および４４１と、ゲート回路４６０と、フリップフロップ４５１〜４５４より構成される。４１１、４２１、４３１および４４１は、同じ構成の位相比較器であり、２つの信号の立ち上がりを比較しその結果を出力する。４個あるのは、分周データが受信側ユニット２００に正しく取り込まれなかった場合に少なくとも１つの位相比較器がエラーを検出するためである。
【００４６】より具体的には、位相比較器４１１および４２１は前述のケース２、３または５の場合に少なくとも一方がエラーを検出し、位相比較器４３１および４４１は前述のケース４の場合に少なくとも一方がエラーを検出するために設置される。位相比較器の少なくとも１個がエラーを検出すると、その信号がゲート回路４６０を介して制御部５００へ送られる。フリップフロップ４５１〜４５４は、フリップフロップ２１５の出力をクロック信号２０１の４周期分（すなわち、分周信号１１２の半周期分）だけシフトするように構成される。
【００４７】次に、位相比較部４１０の動作を説明する。位相比較器４１１、４２１、４３１および４４１はそれぞれ４つの信号を入力し、図の上側の２つの信号の立ち上がりの時刻のうち、いずれが早いかを判定してその結果を出力する。
【００４８】位相比較器４１１を例にとりその動作をより具体的に説明する。ＮＡＮＤ４１２および４１３はＮＡＮＤ４１２を出力とするＳ−Ｒ型フリップフロップを構成している。位相比較器の外からのＮＡＮＤ４１２および４１３への入力が共に”Ｌ”のとき、ＮＡＮＤ４１２および４１３の出力は共に”Ｈ”に固定されている。ところが、いずれか一方の入力が”Ｈ”になると”Ｈ”を入力した方のＮＡＮＤの入力は共に”Ｈ”になるためその出力は”Ｌ”になる。その後でもう一方の入力が”Ｈ”になっても、この出力は変わらない。一方、ＮＯＲ４１４の入力はＮＡＮＤ４１２と４１３の２つの入力２１７と２２７の反転信号の２１８と２２８が入力されているので、ＮＡＮＤ４１２と４１３の２つの入力が両方とも”Ｈ”になった時に、ＮＯＲ４１４の入力は共に”Ｌ”となり、その出力は立ち上がる。フリップフロップ４１５はＮＯＲ４１４の立ち上がりに同期してＮＡＮＤ４１２の出力を取り込む。
【００４９】従って、位相比較器の外から入力する信号のうち、ＮＡＮＤ４１３の入力がＮＡＮＤ４１２の入力よりも早く立ち上がる場合にはフリップフロップ４１５は”Ｈ”を出力する。反対に、ＮＡＮＤ４１２の入力がＮＡＮＤ４１３の入力よりも早く立ち上がる場合にはフリップフロップ４１５は”Ｌ”を出力する。従って、正常な場合にＮＡＮＤ４１３の入力の方がＮＡＮＤ４１２の入力よりも早く立ち上がるように接続されていれば、フリップフロップ４１５の”Ｌ”出力がエラー信号となる。他の位相比較器の動作も同様であり、正常な状態では”Ｈ”を出力するように接続されている。
【００５０】次に、図７〜図１３のタイムチャートを使用し、位相比較部４１０の動作をより詳細に説明する。図７〜図１３ではクロック信号２０１を基準とし、４つの位相比較器へ入力するデータ２１７、２１８、２２７、２２８、２３７、および２３８と、フリップフロップ４１５、４２５、４３５および４４５の出力を示した。
【００５１】まず、図２で述べたケース１の正常な状態では位相比較器はすべて”Ｈ”を出力することを説明する。
【００５２】図７はケース１のタイムチャートの一例を示している。フリップフロップ４１５、４２５、４３５および４４５の初期値は前回の位相比較結果から決まるので、図に示したタイムチャート上で最初に位相比較するタイミングまでは”Ｈ”または”Ｌ”のいずれかに固定されているものとする。位相比較器に入力されるデータの位相関係が正常なので、フリップフロップ２１４および２２４はデータを取り込むべきクロック周期２４３で取り込み、その次の周期でフリップフロップ２１５と２２５が各々フリップフロップ２１４と２２４の出力を取り込む。
【００５３】位相比較器４１１はＮＡＮＤ４１２にフリップフロップ２２５の出力２２７を入力し、ＮＡＮＤ４１３にフリップフロップ２１５の出力２１７を入力している。２１７が立ち上がり、それからαだけ遅れて２２７が立ち上がるので、位相比較器４１１へ入力するデータの位相関係は正常である。フリップフロップ２２５の反転出力２２８の立ち下がりと同時に２１８と２２８の両方が”Ｌ”になるのでフリップフロップ４１５の出力は”Ｈ”に確定する。タイムチャートの右端にフリップフロップの確定後の出力を示す。
【００５４】位相比較器４２１はＮＡＮＤ４２２にフリップフロップ２２５の反転出力２２８を入力し、ＮＡＮＤ４２３にフリップフロップ２１５の反転出力２１８を入力している。２１８が立ち上がり、それからαだけ遅れて２２８が立ち上がるので、位相比較器４２１へ入力するデータの位相関係は正常である。フリップフロップ２２５の出力２２７の立ち下がりと同時に２１７と２２７の両方が”Ｌ”になるのでフリップフロップ４２５の出力は”Ｈ”に確定する。
【００５５】位相比較器４３１はＮＡＮＤ４３２にフリップフロップ２２５の出力２２７を入力し、ＮＡＮＤ４３３にフリップフロップ４５４の反転出力２３８を入力している。２３８が立ち上がり、それからαだけ遅れて２２７が立ち上がるので、位相比較器４３１へ入力するデータの位相関係は正常である。フリップフロップ２２５の反転出力２２８の立ち下がりと同時に２２８と２３７の両方が”Ｌ”になるのでフリップフロップ４３５の出力は”Ｈ”に確定する。
【００５６】位相比較器４４１はＮＡＮＤ４４２にフリップフロップ２２５の反転出力２２８を入力し、ＮＡＮＤ４４３にフリップフロップ４５４の出力２３７を入力している。２３７が立ち上がり、それからαだけ遅れて２２８が立ち上がるので、位相比較器４４１へ入力するデータの位相関係は正常である。フリップフロップ２２５の出力２２７の立ち下がりと同時に２２７と２３８の両方が”Ｌ”になるのでフリップフロップ４４５の出力は”Ｈ”に確定する。
【００５７】次に、ケース２または３の、データの立ち上がりまたは立ち下がりのばらつきの範囲の中にクロック周期の境界が入る場合では、位相比較器４１１と４２１のフリップフロップのうち、少なくとも一方が”Ｌ”を出力して異常を検出することを説明する。
【００５８】図８にケース２、δ＞０の場合のタイムチャートの一例を示す。ケース１の正常な場合との主な相違は、２１７の立ち上がりが本来よりも１周期遅れで変化することである。従って、２１７と２２７の立ち上がりの前後関係が逆転するため、フリップフロップ４１５の出力は”Ｌ”に確定し、エラーとなる。
【００５９】図９にケース２、δ＜０の場合のタイムチャートの一例を示す。ケース１の正常な場合との主な相違は、２１８の立ち上がりが本来よりも１周期遅れで変化することである。従って、２１８と２２８の立ち上がりの前後関係が逆転するため、フリップフロップ４２５の出力は”Ｌ”に確定し、エラーとなる。
【００６０】図１０にケース３、δ＞０の場合のタイムチャートの一例を示す。ケース１の正常な場合と異なるのは、２２８の立ち上がりが本来よりも１周期早く変化することである。従って、２１８と２２８の立ち上がりの前後関係が逆転するため、フリップフロップ４２５の出力は”Ｌ”に確定し、エラーとなる。
【００６１】図１１にケース３、δ＜０の場合のタイムチャートの一例を示す。ケース１の正常な場合との主な相違は２２７の立ち上がりが本来よりも１周期早く変化することである。従って、２１７と２２７の立ち上がりの前後関係が逆転するため、フリップフロップ４１５の出力は”Ｌ”に確定し、エラーとなる。
【００６２】次に、ケース４の、データの立ち上がりと立ち下がりが異なる周期に入る場合では、位相比較器４１１および４２１は異常を検出できないことと、その代わりに、位相比較器４３１または４４１のフリップフロップいずれか一方が”Ｌ”を出力して異常を検出することを説明する。
【００６３】図１２にケース４、δ＞０の場合のタイムチャートの一例を示す。ケース１の正常な場合との主な相違は、２１７と２２７の立ち上がりの双方が本来よりも１周期遅れて変化することである。従って、２１７と２２７の立ち上がりの前後関係は保存されるため、位相比較器４１１および４２１への入力は正常であり、フリップフロップ４１５および４２５は”Ｈ”を出力する。しかし、フリップフロップ２３７の出力は２１７を４周期分シフトさせたものなので、本来よりも１周期遅れて立ち上がる。従って、２２８と２３７の立ち上がりの前後関係が逆転するため、フリップフロップ４４５の出力は”Ｌ”に確定し、エラーとなる。
【００６４】図１３にケース４、δ＜０の場合のタイムチャートの一例を示す。ケース１の正常な場合との主な相違は、２１８と２２８の立ち上がりの双方が本来よりも１周期遅れて変化することである。δ＞０の場合と同様、位相比較器４１１および４２１への入力は正常であり、フリップフロップ４１５および４２５は”Ｈ”を出力する。しかし、フリップフロップ２３８の出力は２１８を４周期分シフトさせたものなので、本来よりも１周期遅れて立ち上がる。従って、２１８と２３８の立ち上がりの前後関係が逆転するため、フリップフロップ４３５の出力は”Ｌ”に確定し、エラーとなる。
【００６５】最後に、ケース５について述べる。ケース５における位相比較器への入力は、図８において、２１７と２３７の立ち下がりを１周期分遅らせ、２１８と２３８の立ち上がりを１周期分遅らせて考えればよい。２１７と２２７の立ち上がりの前後関係が逆転していることに加えて、２１８と２２８の立ち上がりの前後関係も逆転するので、フリップフロップ４１５と４２５の出力は共に”Ｌ”に確定し、エラーとなる。
【００６６】次に、図６の回路中、制御部５００およびカウンタ部５５０の構成を説明する。フリップフロップ５０４〜５０６はクロック信号２０１に同期して信号を取り込み、位相比較部４１０からのエラー信号を制御部５００内に伝えるように構成される。フリップフロップ５０４〜５０６の前段に各々接続されたゲート回路５０１〜５０３は、ＤＩＳＡＢＬＥ信号２３１を用いてフリップフロップ５０４〜５０６への入力信号を固定することにより遅延制御信号４０１の変更を停止するために設置される。
【００６７】フリップフロップ５１０がエラー信号を出力するとカウンタ部５５０のカウント数が１カウントだけ上昇するようにフリップフロップ５１０はカウンタ部５５０に接続される。フリップフロップ５５１およびＮＯＲ５５２はフリップフロップ５１０が出力するエラー信号の立ち下がりに起動されて１クロック幅のパルスを発生する回路を構成している。カウンタ５５３は上記パルス信号に起動されて遅延制御信号４０１を１カウントだけ上昇させ、保持するための回路である。
【００６８】ＮＡＮＤ５１４および５１５よりなるＳ−Ｒ型フリップフロップは、遅延制御信号４０１の修正が完了した後に、ＲＥＡＤＹ信号２３２を出力する目的で設置されている。ゲート回路５２０は、フリップフロップ５１６の出力、５０４の反転出力および５１７の出力を入力とし、ＲＥＡＤＹ信号２３２を出力するための回路である。
【００６９】フリップフロップ５１７の出力からカウンタ５５３への信号は、ＲＥＳＥＴ信号を受けたときにカウンタ５５３のカウント値を”０”に初期化するためのものである。
【００７０】次に、制御部５００およびカウンタ部５５０の動作を説明する。ＲＥＳＥＴ信号２３０とＤＩＳＡＢＬＥ信号２３１が共に”Ｈ”の状態で、何サイクルかの間クロック信号２０１が加えられると、フリップフロップ５１７の出力は”Ｈ”、５１８の出力は”Ｌ”となり、カウンタ５５３のカウント値は”０”となる。この時、ＮＡＮＤ回路４６０の出力が”Ｌ”すなわちエラーがなければ、フリップフロップ５０４と５０５の出力は”Ｌ”、５０６の出力は”Ｈ”となる。すると、何サイクルか後には、５１０、５１１の出力は”Ｈ”となる。
【００７１】すなわち、もし５１１の出力が”Ｌ”であれば５０９の出力が”Ｈ”となり５０８の出力は”Ｌ”となる。以後、５０６の出力が”Ｌ”にならない限り５０８の出力が”Ｌ”で５０９の出力が”Ｈ”の状態は保持され、その何サイクルか後には５１０、５１１の出力は”Ｈ”となる。
【００７２】ところが、エラーが検出されると４６０の出力は”Ｈ”となり３サイクル後には５０６の出力は”Ｌ”となり５０８の出力は”Ｈ”となる。すると、５１１の出力が５０９で反転されて５１０に加えられる。
【００７３】フリップフロップ５１０〜５１２のクロック端子には送信側ユニット１００内の分周器１１０で８分周された分周信号１１２が多数のフリップフロップ等を介して４５４から出力されたものが加えられているため、５０９の出力は８周期後に５１０に取り込まれ、さらに８周期後には５１１に取り込まれる。これがまた５０９で反転されるため、５０９〜５１２の出力はクロック信号の３２倍の周期で変化する。
【００７４】５１０の出力が変化すると、その立ち下がりに起動されて５５１および５５２が構成する回路は１クロック幅のパルスを出力し、これがカウンタ５５３に加えられる。この後ＲＥＳＥＴ信号２３０を”Ｌ”にしてリセットを解除するとカウンタ５５３のカウント値は３２サイクルごとに１カウントずつ増加し、その結果が遅延制御信号４０１を介して可変遅延回路２０３および２１３に伝えられる。そしてエラーが解消するまでカウンタ値は１カウントずつ増加し、それに伴って可変遅延回路２０３および２１３の遅延時間も少しずつ増加する。
【００７５】そして、図７のケース１の状態になったところで、エラーが解消され、４６０の出力が”Ｌ”となり、５０６の出力は”Ｈ”となる。すると、その後に５０９の出力が”Ｈ”になったときに５０８の出力が”Ｌ”となり、再びエラーが検出されない限り５０１から５０９の出力は変化しない。そして、５１０〜５１２の出力も順次保持される。
【００７６】カウント値の変化を３２サイクル毎に１カウントと定めたのは、遅延時間を変化させた結果が位相比較結果に反映されるまでの時間を十分に確保するためである。
【００７７】ＲＥＡＤＹ信号２３２は、ＲＥＳＥＴ信号２３０が解除され、エラー信号が消え、位相調整の動作が終了してから８サイクル以上経過後に”Ｈ”となる。
【００７８】すなわち、ＲＥＳＥＴ信号２３０が”Ｈ”の間は５１７の出力が”Ｈ”であり、この間にエラー状態であれば、５０４および５１５、５１６の出力はすべて”Ｈ”である。その後、ＲＥＳＥＴ信号２３０が”Ｌ”となり、さらに十分な時間が経過して５１２の出力が５１５の出力を反転させて５１６に取り込まれるとＲＥＡＤＹ信号２３２が”Ｈ”となる。これを待って、ＤＩＳＡＢＬＥ信号２３１を”Ｌ”にすると、以後はエラーが検出されても遅延制御信号４０１は変化しなくなる。
【００７９】遅延回路２２６、２１６の遅延時間α、βが伝送路の遅延時間ばらつきγ１、γ２より十分に大きくなるように設定しておけば、調整が一度終了した後に時々エラーが検出されても、データ信号１０２は正常に伝送されていると見做すことができる。
【００８０】可変遅延回路２０３および２１３は、例えば当社の出願にかかる特開平６−９７７８８号公報に記載したもの等が使用可能である。そのうちの一例を図１４R>４に示す。バッファ６００は入力バッファ２０２の出力を受けるバッファである。ゲート回路６１１、６１２、６１３、６１４および６１５はそれぞれデータ信号を遅延するために接続されている。セレクタ６０１、６０２、６０３および６０４に入力する信号はいずれも図の上側の入力に対し下側の入力がそれぞれの回路を通過する分遅延が大きい。
【００８１】例えば、遅延制御信号４０１Ａ、４０１Ｂ、４０１Ｃおよび４０１Ｄが”Ｌ”のときセレクタ６０１〜６０４は各々遅延時間の小さい上側の入力を選択してその反転信号を出力し、”Ｈ”のときは逆にセレクタ６０１〜６０４は各々遅延時間の大きい下側の入力を選択しその反転信号を出力する。したがって、遅延制御信号４０１Ａ、４０１Ｂ、４０１Ｃおよび４０１Ｄを変えることによりバッファ６００がデータ信号を受けてからセレクタ６０１がその信号を出力するまでの遅延時間を変えることができる。すなわち、遅延制御信号４０１Ａ、４０１Ｂ、４０１Ｃおよび４０１Ｄが全て”Ｈ”であり、全てのセレクタが図の下側の入力を選択しているときに遅延時間は最も大きい。遅延制御信号４０１Ｄ、４０１Ｃ、４０１Ｂ、４０１Ａの順に”Ｌ”となる毎に遅延時間は小さくなり、すべて”Ｌ”のときに遅延時間は最小になる。
【００８２】ここで、可変遅延回路２０３および２１３の可変幅Ａおよび分解能Ｓの設計方法の一例を示す。まず、クロック信号２０１のジッタ幅および信号伝送路の温度変化による遅延時間の変化等の総和をΔＴとおく。
【００８３】可変幅Ａの決定方法を図３を用いて説明する。可変幅Ａは、フリップフロップ群２０４の入力のうち最も遅いものがデータを取り込むべき周期２４３で必ず取り込むことが保証されなくなった場合に、データを一斉にずらせて、必ず次の周期で取りこめると保証される位相まで移動できる大きさが必要である。
【００８４】前者の位相は図３のフリップフロップ２０４、２１４および２２４の入力を一斉に少し前に移動してフリップフロップ２１４の入力の立ち上がりがクロック周期の後ろの境界２４２に一致する場合である。この時２２４の入力の立ち下がりは２４２から（β＋｜δ｜）だけ前にある。後者の位相は、図３のフリップフロップ２０４、２１４および２２４の入力を一斉に後に移動して２２４の入力の立ち下がりが境界２４２のαだけ後ろに一致する場合である。
【００８５】従って、この時移動させる位相の総和は（α＋β＋｜δ｜）であり、可変幅Ａはこれ以上であればよい。なお、Ａ、α、βが製造ばらつきにより（１±ｘ）の範囲で変化することを考慮して、Ａの設計値は、 式３： Ａ×（１−ｘ）≧（α＋β）×（１＋ｘ）＋｜δ｜となるように決める。
【００８６】次に、分解能Ｓの設計方法を図４を用いて説明する。分解能Ｓは、フリップフロップ群２０４の入力のうち最も早いものがデータを取り込むべき周期２４３で必ず取り込むことが保証されなくなった場合に、データを分解能Ｓだけ一斉にずらせても、最も遅いデータがクロックの周期の後ろの境界２４２を越えないようにしなくてはならない。
【００８７】前者の位相は図４のフリップフロップ２０４、２１４および２２４の入力を一斉に少し後に移動して、フリップフロップ２２４の入力の立ち下がりが２２４に対する前の境界２４１に一致する場合である。この時２１４の入力の立ち上がりは２４０から（α＋β＋｜δ｜）だけ後にある。後者の位相は、図３のフリップフロップ２０４、２１４および２２４の入力を一斉に後に移動して２１４の入力の立ち上がりが境界２４２に一致する場合である。
【００８８】この時可変遅延回路で位相を移動させ得る限度は（Ｔ−（α＋β＋｜δ｜））であり、可変幅Ｓはこれ以下であればよい。なお、ジッタ等で周期が最小で（Ｔ−ΔＴ）になる場合があることと、さらにＳ、α、βが製造ばらつきにより（１±ｘ）の範囲で変化することとを考慮して、Ｓの設計値は、 式４： Ｔ≧（α＋β＋Ｓ）×（１＋ｘ）＋｜δ｜＋ΔＴとなるように決める。
【００８９】また、Ｓの設計値の上限がＡの設計値の下限よりも大きい場合は、Ａ＝Ｓで設計することができる。言い換えると、可変遅延回路を１段で構成できる。そのための条件は式３および式４より、 式５：（Ｔ−（（α＋β）×（１＋ｘ）＋｜δ｜＋ΔＴ））÷（１＋ｘ）≧ （（α＋β）×（１＋ｘ）＋｜δ｜）÷（１−ｘ）
となる。
【００９０】なお、本実施の形態例の説明で、データ信号群１０２として３つの信号を示してあるが、１つ以上任意である。遅延制御信号４０１のビット数も説明のため４ビットで示したが、可変遅延回路の切り替え段数により変わる。また、分周器１１０の分周数は８を仮定したが本発明はこれに限定されない。
【００９１】（２）実施の形態例２図１５は本発明の他の実施の形態例を示したものである。図１５の実施の形態例は図１の実施の形態例と似た構成であるが、主な相違点は可変遅延回路２０３の構成と、位相比較制御回路４００の構成及び動作である。本実施の形態例では切り替え段数１段の可変遅延回路２０３を遅延回路２６１およびセレクタ２６０で構成している。前述した通り、式５が成立する時にはこの構成の可変遅延回路が使える。この回路は遅延回路２６１を通過した信号と通過しない信号のいずれかを遅延制御信号４０１を用いて選択する。切り替え段数が１段なので遅延制御信号４０１は１ビットである。遅延回路２６２はセレクタ２６０が図の上側の信号を選択した時の遅延時間に等しくなるように設計する。
【００９２】図１６は本実施の形態例等に使用する位相比較制御回路４００の構成の一実施の形態例である。実施の形態例１の機能の一部分を省略し、より単純な構成で本発明を実現した一例であり、主な相違点はＤＩＳＡＢＬＥおよびＲＥＡＤＹ機能の省略と位相比較器の数である。
【００９３】位相比較器の数が少ないのは、本実施の形態例において前述のケース４が起こらないことを前提としており、ケース４を検出するための位相比較器が不要であるからである。その前提条件は図５の説明より、式６：｜δ｜≦α＋βで示される。
【００９４】４１５および４２５はセット機能付き、７１１および７１２はリセット機能付きのフリップフロップである。
【００９５】図１６の回路の動作を説明する。ＲＥＳＥＴ信号が”Ｈ”であり、クロック信号２０１が加えられると、フリップフロップ７１０の”Ｌ”出力がフリップフロップ４１５、４２５、７１１および７１２に加えられ、７１１および７１２の出力は”Ｌ”に、４１５と４２５の出力は”Ｈ”になる。
【００９６】ＲＥＳＥＴ信号が”Ｌ”に解除されると、位相比較器４１１および４２１はフリップフロップ７１２の出力が”Ｌ”である間は、実施の形態例１と同様に位相比較を行い、エラーを検出したら”Ｌ”を出力し、それはゲート回路４６０を介して遅延制御信号４０１を反転する。但し、この実施の形態例で比較される信号は、遅延制御信号の状態にかかわらず、セレクタが遅延時間の短い側を選択した場合に相当する信号であり、その比較結果を保持する。
【００９７】フリップフロップ７１１および７１２はＮＯＲ４２４の立ち上がりに同期してデータを取り込む。比較器の入力２２７と２１７の少なくとも一方が”Ｈ”の状態から共に”Ｌ”になると、ＮＯＲ４２４の出力は”Ｌ”から”Ｈ”となりフリップフロップ７１１は７１０の出力”Ｈ”を取り込む。さらに比較器の入力２２７と２１７が”Ｈ”となりその後再び”Ｌ”になると、ＮＯＲ４２４の出力は一度”Ｌ”となった後再び”Ｈ”となりフリップフロップ７１２は７１１の出力”Ｈ”を取り込む。するとそれ以後は、ＮＯＲ４１４および４２４の出力は”Ｌ”を保持するので、フリップフロップ４１５と４２５の出力は変化しなくなる。
【００９８】この間、位相比較器４２１は位相比較を２回行ない、４１１は少なくとも１回以上行うので、実施の形態例１で説明したケース２、３および５のエラーを検出できる。そして、位相比較器４１１および４２１がそれぞれ最後に行った位相比較で、いずれもエラーが検出されなかった時には、可変遅延回路の遅延時間が短い側の状態で正常に伝送できると判断され、遅延制御信号４０１は短い側を選択する状態になる。逆に、少なくとも一方でエラーが検出された場合には、遅延制御信号４０１は可変遅延回路の遅延時間が長い側の状態で正常に伝送できると判断され、遅延制御信号４０１は長い側を選択する状態になる。
【００９９】（３）実施の形態例３本発明のさらに他の実施の形態例を図１７に示す。本実施の形態例と実施の形態例１の主な相違点は、位相比較に使用する分周信号１１２を伝送するための経路を、データ信号群１０２を伝送するための経路の１つと共用している点であり、これにより信号伝送路の削減が可能である。
【０１００】可変遅延回路２０３の遅延時間を設定する場合、セレクタ１２０は分周信号１１２を選択しフリップフロップ１０３へ出力する。設定が終了し、ＲＥＡＤＹ信号が”Ｈ”になった後、データ切替信号１３０を変更してセレクタ１２０がデータ信号１０２を選択する。
【０１０１】（４）実施の形態例４本発明のさらに他の実施の形態例を図１８に示す。本実施の形態例は実施の形態例２において、位相比較に使用する分周信号１１２を伝送するための経路を、データ信号群１０２を伝送するための経路の１つと共用した一例である。
【０１０２】（５）実施の形態例５本発明のさらに他の実施の形態例を図１９に示す。本実施の形態例と他の実施の形態例の主な相違点は、双方向バッファを用いて送受信可能な複数のユニット間を接続し、同一の伝送路を使用して相互に信号を送受信することである。
【０１０３】１５０はクロック信号１０１に従い動作する送受信ユニット、１５０Ａはクロック信号１０１Ａに従い動作する送受信ユニットである。
【０１０４】送受信ユニット１５０および１５０Ａの可変遅延回路の遅延時間は例えば次のように設定する。
【０１０５】装置全体を制御するユニットにより送受切替信号１０５および１０５Ａのいずれか一方のみが送信を有効にするように決められる。以下、送受信ユニット１５０の可変遅延回路の遅延時間を先に決定する場合を仮定して説明する。
【０１０６】まず、送受切替信号１０５Ａが送信を有効にし、分周信号１１２Ａはバッファ１１４Ａおよび伝送路３１０を介して送受信ユニット１５０へ送られる。送受信ユニット１５０はこれを使用して可変遅延回路の遅延時間を設定し、ＲＥＡＤＹ信号２３２を出力すると、装置全体を制御するユニットは送受切替信号１０５Ａを変更し、その後１０５を変更する。すると、分周信号１１２はバッファ１１４および伝送路３１０を介して送受信ユニット１５０Ａへ送られる。送受信ユニット１５０Ａはこれを使用して可変遅延回路の遅延時間を設定し、ＲＥＡＤＹ信号２３２Ａを出力する。以後、送受信ユニット１５０と１５０Ａの間で信号の送受信が正しく行われる。
【０１０７】なお、本実施の形態例は実施の形態例１の構成の一部分を変更して双方向通信可能な構成を示したが、上記いずれの実施の形態例においても双方向通信可能な構成を実現できる。さらに、本実施の形態例は送受信ユニットが３個以上ある場合にも適用可能である。
【０１０８】（６）実施の形態例６次に、図６に示した位相比較制御回路４００の他の実施の形態例について述べる。図２０にその回路図を示す。図２０において、２０００、２００１はＮＡＮＤ回路、２００２はＳ−Ｒ型のフリップフロップ、その他の構成要素は図６とほぼ同じである。なお、カウンタ回路５５３の下位の３ビットは使用せず、上位の数ビットだけを遅延制御信号４０１として使用する。図２０の構成と図６R>６の構成の主な違いは、ＤＩＳＡＢＬＥ信号２３１およびＲＥＡＤＹ信号２３２を省略しＲＥＳＥＴ信号２３０のみで制御できるようにした点と、位相比較部４１０内の４３１および４４１の部分とフリップフロップ４５１〜４５４の部分を除いた点である。
【０１０９】図２０の回路の制御部の動作を示すタイミングチャートの例を図２１に示す。図２１の２０１〜２０５４は、それぞれ図２０の同じ符号で示す信号の電圧の変化を表わす。図２０の回路のリセット信号２３０は、図２１に示すようにある時刻にローレベルからハイレベルに立ち上がり所定時間後に立ち下がるように変化をさせる。この信号が立ち上がった時点の約２サイクル後より初期設定が開始され、立ち下がった時点の約２サイクル後に初期設定が終了する。
【０１１０】具体的には、リセット信号２３０が立ち上がった次のサイクルには、２０５１の信号がハイレベル、２０５４の信号がローレベルとなり、カウンタ回路５５３がリセットされる。そしてその次のサイクルでは、２０５４の信号がハイレベルとなってカウンタ回路５５３のリセットが解除されるとともに、２０５２の信号がハイレベルとなる。すると、その時にＮＡＮＤ回路４６０の出力２０５５がハイレベルであれば、カウンタ回路５５３のイネーブル信号２０５７はハイレベルとなって１サイクル毎にカウントが進行する。カウンタ回路５５３の下位の３ビットを除いた上位のビットだけが遅延制御信号４０１として使用されるため、遅延制御信号４０１は８サイクル毎に１ステップずつ上昇し、従って、可変遅延回路２０３および２１３の遅延時間は８サイクル毎に１ステップずつ増大する。
【０１１１】そしてフリップフロップ２１４と２２４が同じサイクル内に分周信号を取り込むようになって信号２０５５がローレベルになった時、あるいは、最初から信号２０５５がローレベルであった場合には、カウンタ回路５５３のイネーブル信号２０５７はローレベルとなってその時のカウント値が保持される。
【０１１２】その後、リセット信号２３０がローレベルになると、その２サイクル後には２０５２の信号がローレベルになり、以後はカウンタ回路５５３のイネーブル信号２０５７が立ち上がることはない。従って、リセット信号２３０は、電源投入後に電源電圧と温度が安定するまでの時間を待ってから立ち上げ、装置内部で発生するノイズの周期より長い時間ハイレベルを保った後に立ち下げるようにする。フリップフロップ２００２を設けた理由は、初期設定終了の直前に２０５５の信号がハイレベルとなって遅延制御信号４０１が上昇を始めた場合に、その後再び２０５５の信号がローレベルとなるまで初期設定を継続させるためである。
【０１１３】また、図２０の回路では図６の回路に設けた４３１および４４１の部分とフリップフロップ４５１〜４５４の部分を除いてある。この部分が不要となるのは、図１６の説明にも述べた通り式６の条件が成り立つ場合である。すなわち、式６の条件が成り立つ場合には図５に示したケース４が起こり得ないため、ケース４を検出するためのこの部分が不要となる。
【０１１４】（７）実施の形態例７次に、図１６に示した位相比較制御回路４００の他の実施の形態例について述べる。図２２にその回路図を示す。図２２において、２２００はＳ−Ｒ型のフリップフロップ、その他の構成要素は図２０とほぼ同じである。図２２の回路についても、図２０の回路と同様に、リセット信号２３０は電源投入後に電源電圧と温度が安定するまでの時間を待ってから立ち上げ、装置内部で発生するノイズの周期より長い時間ハイレベルを保った後に立ち下げる。
【０１１５】すると、リセット信号２３０を立ち上げた次のサイクルでフリップフロップ２２００がリセットされ、その後２０５２の信号がハイレベルの間に１回でも２０５５の信号がハイレベルになれば、遅延制御信号４０１はハイレベルになる。２０５２の信号がハイレベルの間に１回も２０５５の信号がハイレベルにならなければ、遅延制御信号４０１はローレベルのままである。そしてリセット信号を立ち下げた後は、その時の遅延制御信号４０１が保持される。
【０１１６】図１６に示した位相比較制御回路では、分周信号１１２の立ち上がりおよび立ち下がりに対してそれぞれ初期設定終了の直前の１回ずつの位相比較結果のみによって遅延制御信号４０１が決まるのに対し、図２２R>２の回路では、リセット信号２３０がハイレベルを保っている間に行なわれる複数回の位相比較結果によって遅延制御信号４０１が決まるため、その間に発生するノイズによる位相変動分も含めたより精度の高い判定が可能であり、従って図１６の場合よりαとβの値を小さく設定できる。
【０１１７】（８）実施の形態例８図２３は、図２２に示した位相比較制御回路４００の更に他の実施の形態例を示す回路図であり、フリップフロップ２１４または２２４がハザードを出した時にこれが後段に伝播するのを防ぐためのフリップフロップ２１５および２２５を除いた構成になっている。フリップフロップ２１４がハザードを出す場合はケース１とケース２のちょうど境界の状態であり、フリップフロップ２２４がハザードを出す場合はケース１とケース３のちょうど境界の状態である。このような場合には、図１５のセレクタ２６０がいずれの経路を選択してもフリップフロップ２０４は正しくデータを取り込むはずであり、従って遅延制御信号４０１はいずれのレベルに固定されても構わない。特に図２２のように位相比較結果を保持するフリップフロップ４１５および４２５と遅延制御信号４０１を保持するフリップフロップ２２００を別々に設けた場合は、フリップフロップ２１５および２２５は殆どの場合不要であると考えられる。
【０１１８】（９）実施の形態例９本発明のさらに他の実施の形態例を図２４に示す。図２４R>４の実施の形態例は図１８の実施の形態例をさらに変形したもので、分周信号用の伝送路３１０とデータ信号用の伝送路３００の兼用を、データ信号用伝送路３００の全てのビットに対して行なった構成である。図２４において、２４００はセレクタ、２４５０はセレクタ２４００を切り替えるための信号である。
【０１１９】また図２４には、クロック信号１０１および２０１の供給方法の一例も併せて示す。図２４において、２４３０はクロック信号１０１および２０１の元になるクロック信号を発生する発振回路、２４３１はそのクロック信号を送信側ユニット１００および受信側ユニット２００に分配するためのバッファ回路である。発振回路２４３０やバッファ回路２４３１は、それぞれ別々のＬＳＩ内に構成することもできるし、このうちのいくつかを同一のＬＳＩ内に構成することもできる。２４１０および２４２０はバッファ回路２４３１から供給されるクロック信号をそれぞれ送信側ユニット１００または受信側ユニット２００を構成するＬＳＩ内に取り込むための入力バッファ回路、２４１１および２４２１はそのクロック信号を元に所定の周波数のクロック信号を発生するためのＰＬＬ回路、２４１２および２４２２はそのクロック信号をそれぞれ送信側ユニット１００または受信側ユニット２００を構成するＬＳＩ内の多数の回路に分配するためのバッファ回路である。
【０１２０】２４５０の信号は、たとえばクロック信号２０１を分周することによって発生し、セレクタ回路２４００がデータ信号の全てのビットを順次選択するように切り替える。これにより、データ信号の経路の全てのビットに対して位相比較制御回路４００による判定が行なわれるため、データ信号の経路のビット毎の遅延時間ばらつきによる誤差を除いたより精度の高い判定が可能であり、従って図１５や図１８の場合よりαとβの値を小さく設定できる。
【０１２１】（１０）実施の形態例１０本発明のさらに他の実施の形態例を図２５に示す。図２５R>５の実施の形態例は、図１または図１５の実施の形態例において、１個の送信側ユニット１００に対して複数の受信側ユニット２００ａおよび２００ｂを設けた例である。図２５では、送信側ユニット１００と受信側ユニット２００ａおよび２００ｂの内部の回路は一部省略して記載したが、それぞれ図１または図１５の送信側ユニット１００および受信側ユニット２００と同じ構成である。この図に示すように複数の受信側ユニットに信号を伝送する場合、送信側ユニット１００から受信側ユニット２００ａにデータ信号が伝わる伝播時間と送信側ユニット１００から受信側ユニット２００ｂにデータ信号が伝わる伝播時間とを一致させなくても、本発明によれば各受信側ユニット毎に位相調整が可能である。また、このように複数の受信側ユニットを設ける構成は、図１７〜１９および図２４の実施の形態例に対しても可能である。
【０１２２】（１１）実施の形態例１１本発明のさらに他の実施の形態例を図２６に示す。図２６R>６の実施の形態例は、図１または図１５の実施の形態例において、１個の受信側ユニット２００に対して複数の送信側ユニット１００ａおよび１００ｂを設けた例である。図２６において、２６００は複数の送信側ユニットの内のいずれがその時に信号を出力するのかを制御するための回路であり、この図に示すように各ユニットの外部に設置することもできるし、送信側ユニット１００ａもしくは１００ｂもしくは受信側ユニット２００の内のいずれかの中に設置することもできる。
【０１２３】また、この実施の形態例で送信側ユニット１００ａおよび１００ｂの中に設ける出力バッファ１０４および１１４は、図１９の実施の形態例と同様にイネーブル端子によって制御可能な出力バッファを使用する。この実施の形態例における初期設定は、最初に送信側ユニット１００ａと受信側ユニット２００の間で図１または図１５の実施の形態例における初期設定と同様に行ない、その時の遅延制御信号４０１を受信側ユニット２００の内部に記憶した後、送信側ユニット１００ｂと受信側ユニット２００の間で図１または図１５の実施の形態例における初期設定と同様に行なう。
【０１２４】そして、その時の遅延制御信号４０１も受信側ユニット２００の内部に記憶する。実際にデータの伝送を行なう時には、その時の送信側ユニットがいずれであるかに応じて、その送信側ユニットに対応する遅延制御信号４０１を使用する。また、図２６でも、送信側ユニット１００ａおよび１００ｂと受信側ユニット２００の内部の回路は一部省略して記載したが、上記に説明した部分以外はそれぞれ図１または図１５の送信側ユニット１００および受信側ユニット２００とほぼ同じ構成である。また、この実施の形態例においても、送信側ユニット１００ａから受信側ユニット２００に信号が伝わる伝播時間と送信側ユニット１００ｂから受信側ユニット２００に信号が伝わる伝播時間とを一致させなくても、本発明によれば各送信側ユニット毎に位相調整が可能である。また、このように複数の受信側ユニットを設ける構成は、図１７〜１９および図２４、２５の実施の形態例に対しても可能である。
【０１２５】
【発明の効果】以上述べたように本発明によれば、周波数は等しいが位相の異なるクロックで動作する回路間でデータを送受信する場合に、併送クロックを用いることなく正しくデータを送受信できるため、情報処理装置のクロック周期を短縮し高性能な情報処理装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態例を示す回路図である。
【図２】図１の実施の形態例の回路の動作を示すタイミングチャートの例である。
【図３】図１の実施の形態例の回路の動作を示すタイミングチャートの例である。
【図４】図１の実施の形態例の回路の動作を示すタイミングチャートの例である。
【図５】図１の実施の形態例の回路の動作を示すタイミングチャートの例である。
【図６】図１の実施の形態例に使用する位相比較制御回路の構成を示す回路図である。
【図７】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図８】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図９】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図１０】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図１１】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図１２】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図１３】図６の位相比較器の回路の動作を示すタイミングチャートの例である。
【図１４】図１の実施の形態例に使用する可変遅延回路の構成を示す回路図である。
【図１５】本発明の他の実施の形態例を示す回路図である。
【図１６】図１５の実施の形態例に使用する位相比較制御回路の構成を示す回路図である。
【図１７】本発明の他の実施の形態例を示す回路図である。
【図１８】本発明の他の実施の形態例を示す回路図である。
【図１９】本発明の他の実施の形態例を示す回路図である。
【図２０】図１の実施の形態例に使用する位相比較制御回路の他の構成を示す回路図である。
【図２１】図２０の位相比較制御回路の動作を示すタイミングチャートの例である。
【図２２】図１５の実施の形態例に使用する位相比較制御回路の他の構成を示す回路図である。
【図２３】図１５の実施の形態例に使用する位相比較制御回路の他の構成を示す回路図である。
【図２４】本発明の他の実施の形態例を示す回路図である。
【図２５】本発明の他の実施の形態例を示す回路図である。
【図２６】本発明の他の実施の形態例を示す回路図である。
【符号の説明】
１００ 送信側ユニット
２００ 受信側ユニット
１５０ 送受信ユニット
１０１、２０１、２２１ クロック信号
１０２、２１７、２１８、２２７、２２８、２３７、２３８ データ信号
１０３、１１３、２０４、２１４、２１５、２２４、２２５、４１５、４２５、４３５、４４５、４５１〜４５４、５０４〜５０６、５１０〜５１２、５１６〜５１８、５５１、７１０〜７１２ フリップフロップ
１０４、１１４、２０２、２１２、６００ バッファ
１０５、１３０、２３０〜２３２、４０１ 制御信号
１１０ 分周器
１１２ 分周信号
１２０、２６０、６０１〜６０４ セレクタ
２０３、２１３ 可変遅延回路
２１６、２２６、２６１、２６２ 遅延回路
２４０〜２４２ 時間の境界
２４３ クロック周期
３００、３１０ 信号伝送路
４００ 位相比較制御回路
４１０、５００、５５０ 位相比較制御回路内の部分
４１１、４２１、４３１、４４１ 位相比較器
４１２〜４１４、４２２〜４２４、４３２〜４３４、４４２〜４４４、４６０、５０１〜５０３、５０８、５０９、５１３〜５１５、５１９、５２０、５５２、６１１〜６１５ ゲート回路
５５３ カウンタ。
【特許請求の範囲】
【請求項１】第１のクロックに同期してデジタル信号を出力する第１の回路と、上記第１のクロックと同じ周波数の第２のクロックに同期して上記デジタル信号を取り込む第２の回路と、上記第１の回路から上記第２の回路へ上記デジタル信号を伝達するための信号伝送路と、上記第２のクロック信号に応答して、かつ、上記第２の回路と異なるタイミングで上記デジタル信号を取り込む第３の回路と、上記信号伝送路の伝搬時間を変更する第４の回路と、上記第２の回路が取り込んだデジタル信号と上記第３の回路が取り込んだデジタル信号を比較し、その結果により上記第４の回路を制御する第５の回路と、および上記第２の回路が上記デジタル信号を取り込むタイミングと上記第３の回路が上記デジタル信号を取り込むタイミングの中間のタイミングで、上記デジタル信号または上記デジタル信号で伝送される第２のデジタル信号を取り込む第６の回路とを有する情報処理装置。
【請求項２】所定の変化をする上記デジタル信号を発生し、上記第１の回路へ供給する信号発生回路を有する請求項１記載の情報処理装置。
【請求項３】上記信号発生回路は、上記第１のクロックを分周して上記デジタル信号を発生することを特徴とする請求項２記載の情報処理装置。
【請求項４】上記第５の回路は、上記第２の回路と上記第３の回路が同じ信号を取り込んだ場合は上記伝搬時間を変更しないように上記第４の回路を制御し、上記第２の回路と上記第３の回路が異なる信号を取り込んだ場合は上記伝搬時間を変更するように上記第４の回路を制御することを特徴とする請求項１記載の情報処理装置。
【請求項５】上記第５の回路は、外部から入力される信号に従って上記第４の回路を制御するか制御しないかを決定することを特徴とする請求項４記載の情報処理装置。
【請求項６】上記第５の回路は、外部から入力される信号が当該情報処理装置を初期設定する信号であるとき上記第４の回路を制御することを特徴とする請求項５記載の情報処理装置。
【請求項７】第１のクロックに同期して第１のデジタル信号を出力する第１の回路と、第１のクロックに同期して第２のデジタル信号を出力する複数の第６の回路と、上記第１のクロックと同じ周波数の第２のクロックに同期して上記第１のデジタル信号を取り込む第２の回路と、上記第１のクロックと同じ周波数の第２のクロックに同期して上記第２のデジタル信号を取り込む複数の第７の回路と、上記第１の回路から上記第２の回路へ上記第１のデジタル信号を伝達するための第１の信号伝送路と、上記複数の第６の回路から上記複数の第７の回路へ上記第２のデジタル信号を伝達するための複数の第２の信号伝送路と、上記第２のクロック信号に応答して、かつ、上記第２の回路と異なるタイミングで上記第１のデジタル信号を取り込む第３の回路と、上記第１の信号伝送路の伝搬時間を変更する第４の回路と、上記複数の第２の信号伝送路の伝搬時間を変更する複数の第８の回路と、および上記第２の回路が取り込んだデジタル信号と上記第３の回路が取り込んだデジタル信号を比較し、その結果により上記第４の回路および上記複数の第８の回路を制御する第５の回路とを有する情報処理装置。
【請求項８】上記第５の回路は、上記第２の回路と上記第３の回路が同じ信号を取り込んだ場合は上記伝搬時間を変更しないように上記第４の回路および上記複数の第８の回路を制御し、上記第２の回路と上記第３の回路が異なる信号を取り込んだ場合は上記伝搬時間を変更するように上記第４の回路および上記複数の第８の回路を制御することを特徴とする請求項７記載の情報処理装置。
【請求項９】上記第５の回路は、外部から入力される信号に従って上記第４の回路および上記複数の第８の回路を制御するか制御しないかを決定することを特徴とする請求項８記載の情報処理装置。
【請求項１０】上記第５の回路は、外部から入力される信号が当該情報処理装置を初期設定する信号であるとき上記第４の回路および上記複数の第８の回路を制御することを特徴とする請求項９記載の情報処理装置。
【請求項１１】第１のクロックに同期して第２のデジタル信号を出力する複数の第６の回路と、上記第１のクロックと同じ周波数の第２のクロックに同期して上記第２のデジタル信号を取り込む複数の第７の回路と、上記複数の第６の回路から上記複数の第７の回路へデジタル信号を伝達するための複数の信号伝送路と、第１のデジタル信号を発生する第１の回路と、上記第１のデジタル信号を上記複数の第６の回路の内の少なくとも１つに供給する第８の回路と、上記第１のクロックと同じ周波数の第２のクロックに同期して上記第１のデジタル信号を上記複数の信号伝送路の内の少なくとも１つから取り込む第２の回路と、上記第２のクロック信号に応答して、かつ、上記第２の回路と異なるタイミングで上記第２の回路が取り込む第１のデジタル信号を取り込む第３の回路と、上記複数の信号伝送路の伝搬時間を変更する複数の第４の回路と、および、上記第２の回路が取り込んだデジタル信号と上記第３の回路が取り込んだデジタル信号を比較し、その結果により上記複数の第４の回路を制御する第５の回路とを有する情報処理装置。
【請求項１２】上記第８の回路は、上記第１のデジタル信号を上記複数の第６の回路の内の１つに供給する回路であり、上記第２の回路は、上記第１のデジタル信号を上記複数の信号伝送路の内の１つから取り込む回路であることを特徴とする請求項１１記載の情報処理装置。
【請求項１３】上記第１のデジタル信号を上記信号伝送路に伝送する時間と、上記第２のデジタル信号を上記信号伝送路に伝送する時間とは異なることを特徴とする請求項１２記載の情報処理装置。
【請求項１４】上記第１のデジタル信号を上記信号伝送路に伝送する時間は当該情報処理装置の初期設定中の時間であり、上記第２のデジタル信号を上記信号伝送路に伝送する時間は上記初期設定後の時間であることを特徴とする請求項１３記載の情報処理装置。
【請求項１５】上記第５の回路は、上記第２の回路と上記第３の回路が同じ信号を取り込んだ場合は上記伝搬時間を変更しないように上記複数の第４の回路を制御し、上記第２の回路と上記第３の回路が異なる信号を取り込んだ場合は上記伝搬時間を変更するように上記複数の第４の回路を制御することを特徴とする請求項１１記載の情報処理装置。
【請求項１６】上記第５の回路は、外部から入力される信号に従って上記複数の第４の回路を制御するか制御しないかを決定することを特徴とする請求項１５記載の情報処理装置。
【請求項１７】上記第５の回路は、外部から入力される信号が当該情報処理装置を初期設定する信号であるとき上記複数の第４の回路を制御することを特徴とする請求項１５記載の情報処理装置。
【請求項１８】上記第１のデジタル信号を上記信号伝送路に伝送する時間と、上記第２のデジタル信号を上記信号伝送路に伝送する時間とは異なることを特徴とする請求項１５記載の情報処理装置。
【請求項１９】上記第１のデジタル信号を上記信号伝送路に伝送する時間は当該情報処理装置の初期設定中の時間であり、上記第２のデジタル信号を上記信号伝送路に伝送する時間は上記初期設定後の時間であることを特徴とする請求項１５記載の情報処理装置。
【請求項１】第１のクロックに同期してデジタル信号を出力する第１の回路と、上記第１のクロックと同じ周波数の第２のクロックに同期して上記デジタル信号を取り込む第２の回路と、上記第１の回路から上記第２の回路へ上記デジタル信号を伝達するための信号伝送路と、上記第２のクロック信号に応答して、かつ、上記第２の回路と異なるタイミングで上記デジタル信号を取り込む第３の回路と、上記信号伝送路の伝搬時間を変更する第４の回路と、上記第２の回路が取り込んだデジタル信号と上記第３の回路が取り込んだデジタル信号を比較し、その結果により上記第４の回路を制御する第５の回路と、および上記第２の回路が上記デジタル信号を取り込むタイミングと上記第３の回路が上記デジタル信号を取り込むタイミングの中間のタイミングで、上記デジタル信号または上記デジタル信号で伝送される第２のデジタル信号を取り込む第６の回路とを有する情報処理装置。
【請求項２】所定の変化をする上記デジタル信号を発生し、上記第１の回路へ供給する信号発生回路を有する請求項１記載の情報処理装置。
【請求項３】上記信号発生回路は、上記第１のクロックを分周して上記デジタル信号を発生することを特徴とする請求項２記載の情報処理装置。
【請求項４】上記第５の回路は、上記第２の回路と上記第３の回路が同じ信号を取り込んだ場合は上記伝搬時間を変更しないように上記第４の回路を制御し、上記第２の回路と上記第３の回路が異なる信号を取り込んだ場合は上記伝搬時間を変更するように上記第４の回路を制御することを特徴とする請求項１記載の情報処理装置。
【請求項５】上記第５の回路は、外部から入力される信号に従って上記第４の回路を制御するか制御しないかを決定することを特徴とする請求項４記載の情報処理装置。
【請求項６】上記第５の回路は、外部から入力される信号が当該情報処理装置を初期設定する信号であるとき上記第４の回路を制御することを特徴とする請求項５記載の情報処理装置。
【請求項７】第１のクロックに同期して第１のデジタル信号を出力する第１の回路と、第１のクロックに同期して第２のデジタル信号を出力する複数の第６の回路と、上記第１のクロックと同じ周波数の第２のクロックに同期して上記第１のデジタル信号を取り込む第２の回路と、上記第１のクロックと同じ周波数の第２のクロックに同期して上記第２のデジタル信号を取り込む複数の第７の回路と、上記第１の回路から上記第２の回路へ上記第１のデジタル信号を伝達するための第１の信号伝送路と、上記複数の第６の回路から上記複数の第７の回路へ上記第２のデジタル信号を伝達するための複数の第２の信号伝送路と、上記第２のクロック信号に応答して、かつ、上記第２の回路と異なるタイミングで上記第１のデジタル信号を取り込む第３の回路と、上記第１の信号伝送路の伝搬時間を変更する第４の回路と、上記複数の第２の信号伝送路の伝搬時間を変更する複数の第８の回路と、および上記第２の回路が取り込んだデジタル信号と上記第３の回路が取り込んだデジタル信号を比較し、その結果により上記第４の回路および上記複数の第８の回路を制御する第５の回路とを有する情報処理装置。
【請求項８】上記第５の回路は、上記第２の回路と上記第３の回路が同じ信号を取り込んだ場合は上記伝搬時間を変更しないように上記第４の回路および上記複数の第８の回路を制御し、上記第２の回路と上記第３の回路が異なる信号を取り込んだ場合は上記伝搬時間を変更するように上記第４の回路および上記複数の第８の回路を制御することを特徴とする請求項７記載の情報処理装置。
【請求項９】上記第５の回路は、外部から入力される信号に従って上記第４の回路および上記複数の第８の回路を制御するか制御しないかを決定することを特徴とする請求項８記載の情報処理装置。
【請求項１０】上記第５の回路は、外部から入力される信号が当該情報処理装置を初期設定する信号であるとき上記第４の回路および上記複数の第８の回路を制御することを特徴とする請求項９記載の情報処理装置。
【請求項１１】第１のクロックに同期して第２のデジタル信号を出力する複数の第６の回路と、上記第１のクロックと同じ周波数の第２のクロックに同期して上記第２のデジタル信号を取り込む複数の第７の回路と、上記複数の第６の回路から上記複数の第７の回路へデジタル信号を伝達するための複数の信号伝送路と、第１のデジタル信号を発生する第１の回路と、上記第１のデジタル信号を上記複数の第６の回路の内の少なくとも１つに供給する第８の回路と、上記第１のクロックと同じ周波数の第２のクロックに同期して上記第１のデジタル信号を上記複数の信号伝送路の内の少なくとも１つから取り込む第２の回路と、上記第２のクロック信号に応答して、かつ、上記第２の回路と異なるタイミングで上記第２の回路が取り込む第１のデジタル信号を取り込む第３の回路と、上記複数の信号伝送路の伝搬時間を変更する複数の第４の回路と、および、上記第２の回路が取り込んだデジタル信号と上記第３の回路が取り込んだデジタル信号を比較し、その結果により上記複数の第４の回路を制御する第５の回路とを有する情報処理装置。
【請求項１２】上記第８の回路は、上記第１のデジタル信号を上記複数の第６の回路の内の１つに供給する回路であり、上記第２の回路は、上記第１のデジタル信号を上記複数の信号伝送路の内の１つから取り込む回路であることを特徴とする請求項１１記載の情報処理装置。
【請求項１３】上記第１のデジタル信号を上記信号伝送路に伝送する時間と、上記第２のデジタル信号を上記信号伝送路に伝送する時間とは異なることを特徴とする請求項１２記載の情報処理装置。
【請求項１４】上記第１のデジタル信号を上記信号伝送路に伝送する時間は当該情報処理装置の初期設定中の時間であり、上記第２のデジタル信号を上記信号伝送路に伝送する時間は上記初期設定後の時間であることを特徴とする請求項１３記載の情報処理装置。
【請求項１５】上記第５の回路は、上記第２の回路と上記第３の回路が同じ信号を取り込んだ場合は上記伝搬時間を変更しないように上記複数の第４の回路を制御し、上記第２の回路と上記第３の回路が異なる信号を取り込んだ場合は上記伝搬時間を変更するように上記複数の第４の回路を制御することを特徴とする請求項１１記載の情報処理装置。
【請求項１６】上記第５の回路は、外部から入力される信号に従って上記複数の第４の回路を制御するか制御しないかを決定することを特徴とする請求項１５記載の情報処理装置。
【請求項１７】上記第５の回路は、外部から入力される信号が当該情報処理装置を初期設定する信号であるとき上記複数の第４の回路を制御することを特徴とする請求項１５記載の情報処理装置。
【請求項１８】上記第１のデジタル信号を上記信号伝送路に伝送する時間と、上記第２のデジタル信号を上記信号伝送路に伝送する時間とは異なることを特徴とする請求項１５記載の情報処理装置。
【請求項１９】上記第１のデジタル信号を上記信号伝送路に伝送する時間は当該情報処理装置の初期設定中の時間であり、上記第２のデジタル信号を上記信号伝送路に伝送する時間は上記初期設定後の時間であることを特徴とする請求項１５記載の情報処理装置。
【図２】
【図１】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２１】
【図１５】
【図１６】
【図２０】
【図１７】
【図１８】
【図１９】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図１】
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【図４】
【図５】
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【図１１】
【図１２】
【図１３】
【図１４】
【図２１】
【図１５】
【図１６】
【図２０】
【図１７】
【図１８】
【図１９】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開平８−３２９０００
【公開日】平成８年（１９９６）１２月１３日
【国際特許分類】
【出願番号】特願平８−５１３３２
【出願日】平成８年（１９９６）３月８日
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【公開日】平成８年（１９９６）１２月１３日
【国際特許分類】
【出願日】平成８年（１９９６）３月８日
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
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