放電回路及び液晶表示装置
【課題】液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行う。
【解決手段】外部電源ＶＣＣをカップリングした電圧が第１の閾値まで低下するとＰチャネル型電界効果トランジスタＦＥＴ１が導通して負電源であるゲートオブ電源ＶＧＬを接地電位ＧＮＤに接続して該ゲートオブ電源ＶＧＬを放電し、この放電に伴って前記ゲートオフ電源ＶＧＬがカップリングされた電圧が第２の閾値を超えるとＮＰＮ型トランジスタＴｒ１が導通して正電源であるロジック回路の電源ＡＶＤＤを前記外部電源ＶＣＣに接続して該電源ＡＶＤＤを放電するので、外部電源ＶＣＣが異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことができる。
【解決手段】外部電源ＶＣＣをカップリングした電圧が第１の閾値まで低下するとＰチャネル型電界効果トランジスタＦＥＴ１が導通して負電源であるゲートオブ電源ＶＧＬを接地電位ＧＮＤに接続して該ゲートオブ電源ＶＧＬを放電し、この放電に伴って前記ゲートオフ電源ＶＧＬがカップリングされた電圧が第２の閾値を超えるとＮＰＮ型トランジスタＴｒ１が導通して正電源であるロジック回路の電源ＡＶＤＤを前記外部電源ＶＣＣに接続して該電源ＡＶＤＤを放電するので、外部電源ＶＣＣが異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源遮断時に放電を行う放電回路、及びそれを用いた液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、該液晶表示パネルを表示駆動する表示駆動装置と、該表示駆動装置に種々の駆動電圧を供給するための電源回路と、を備える。電源回路は、当該液晶表示装置が組み込まれる電子機器本体の電源で生成された外部電源を受けて、表示駆動装置用の種々の正電源及び負電源を生成する。
【０００３】
このような液晶表示装置においては、電源遮断時の残像や、その残像による液晶の劣化、電源遮断時の表示駆動装置内のロジックの状態が不安定となってテストモードや特殊な操作をしないと動作しない回路が動作する状態に陥る等がないように、例えば特許文献１に開示されているように、電子機器本体の電源遮断時に、終了処理として該液晶表示装置内に蓄えられた電気を放出する放電回路が形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２１２６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前記特許文献１に開示された放電回路では、その終了処理は、電子機器本体からの外部電源が液晶表示装置に供給されている間に、終了信号が放電回路に供給されることで開始される。しかしながら、例えば、停電等によって液晶表示装置への外部電源が異常遮断された場合、終了信号を放電回路に供給することができず、正常に終了処理としての放電処理が行なわれないという問題点があった。
【０００６】
本発明は、前記の点に鑑みてなされたもので、液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことが出来る放電回路、及びそれを用いた液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載の放電回路は、外部電源からそれぞれ生成される所定の負電源及び所定の正電源を放電するための放電回路であって、前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第２のスイッチング素子を備える正電源放電回路と、を具備することを特徴としている。
請求項２に記載の放電回路は、外部電源からそれぞれ生成される所定の負電源及び所定の第１及び第２の正電源を放電するための放電回路であって、前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記第１の正電源を前記外部電源に接続する第２のスイッチング素子を備える第１の正電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第３の閾値を超えたときに導通して前記第２の正電源を前記外部電源に接続する第３のスイッチング素子を備える第２の正電源放電回路と、を具備することを特徴としている。
請求項３に記載の放電回路は、前記請求項２に記載の放電回路において、前記第２の正電源放電回路は、前記第１の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴としている。
請求項４に記載の液晶表示装置は、それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、前記液晶表示パネルを表示駆動する表示駆動装置と、外部電源から所定の負電源及び所定の正電源を生成して前記表示駆動装置に供給する電源回路と、を具備する液晶表示装置であって、前記電源回路は、前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第２のスイッチング素子を備える正電源放電回路と、を有する放電回路を備えることを特徴としている。
請求項５に記載の液晶表示装置は、それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、前記液晶表示パネルを表示駆動する表示駆動装置と、外部電源から所定の負電源及び所定の第１及び第２の正電源を生成して前記表示駆動装置に供給する電源回路と、を具備する液晶表示装置であって、前記電源回路は、前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記第１の正電源を前記外部電源に接続する第２のスイッチング素子を備える第１の正電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第３の閾値を超えたときに導通して前記第２の正電源を前記外部電源に接続する第３のスイッチング素子を備える第２の正電源放電回路と、を有する放電回路を備えることを特徴としている。
請求項６に記載の液晶表示装置は、前記請求項５に記載の液晶表示装置において、前記第２の正電源放電回路は、前記第１の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴としている。
請求項７に記載の液晶表示装置は、前記請求項４又は５に記載の液晶表示装置において、前記第１の閾値は、前記表示駆動装置が動作する電圧よりも低い電圧であることを特徴としている。
【発明の効果】
【０００８】
本発明によれば、液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことが出来る。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の第１実施形態に係る放電回路の適用された液晶表示装置の構成の一例を示す図である。
【図２】図２は、第１実施形態に係る放電回路の構成の一例を示す図である。
【図３】図３は、第１実施形態に係る放電回路の動作を説明するための電圧波形の一例を示す図である。
【図４】図４は、本発明の第２実施形態に係る放電回路の構成の一例を示す図である。
【図５】図５は、第２実施形態に係る放電回路の動作を説明するための電圧波形の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態を図面を参照して説明する。
【００１１】
［第１実施形態］
まず、図１乃至図３を参照して、本発明の第１実施形態を説明する。なお、ここでは、液晶表示装置として、アクティブマトリックス型の液晶表示パネルを用いた液晶表示装置について説明する。
【００１２】
図１に示すように、液晶表示装置１０は、液晶表示パネル１２と、表示駆動装置１４と、電源回路１６と、から構成されている。表示駆動装置１４は、ゲートドライバ（走査線駆動回路）１８と、ソースドライバ（信号線駆動回路）２０と、ロジック部（コントロール回路）２２と、を含む。
【００１３】
以下、各構成について説明する。液晶表示パネル１２は、マトリクス状に配置された画素電極、及び、画素電極に対向して配置された共通電極（コモン電極；コモン電圧Ｖｃｏｍ）、画素電極と共通電極の間に充填された液晶からなる液晶容量Ｃｌｃと、画素電極にソースが接続されたＴＦＴ（以下、「画素トランジスタＩＴＦＴ」と記す）と、マトリクスの行方向に延伸し、複数の画素トランジスタＩＴＦＴのゲートに接続された走査ラインＬｇと、マトリクスの列方向に延伸し、複数の画素トランジスタＩＴＦＴのドレインに接続された信号ラインＬｄと、を有して構成され、後述するゲートドライバ１８及びソースドライバ２０により、選択される画素電極に信号電圧を印加することにより、液晶の配列を制御して所定の画像情報を表示出力する。ここで、Ｃｓは、蓄積容量であり、前記液晶容量Ｃｌｃ、蓄積容量Ｃｓ及び画素トランジスタＩＴＦＴは、液晶画素（表示画素）を構成する。
【００１４】
一方、表示駆動装置１４のゲートドライバ１８は、後述する電源回路１６によって発生した所定電圧（ＶＧＨ，ＶＧＬ）の走査信号を、後述するロジック部２２から供給される垂直制御信号に基づいて、各走査ラインＬｇに順次印加して選択状態とし、前記信号ラインＬｄと交差する位置に配置された画素電極（表示画素）に対して、前記ソースドライバ２０により信号ラインＬｄに供給された信号電圧を印加する（書き込む）線順次駆動が行われる。ここで、ゲートドライバ１８は、特に図示はしないが、概略、シフトレジスタとバッファとを有して構成され、シフトレジスタにより一定方向に順次シフトして出力された信号がバッファを介して所定電圧の走査信号として液晶表示パネル１２の各走査ラインＬｇに印加されることにより、各画素トランジスタＩＴＦＴがオン状態とされ、前記ソースドライバ２０により各信号ラインＬｄに印加された信号電圧が、画素トランジスタＩＴＦＴを介して、各画素電極に印加される。
【００１５】
ソースドライバ２０は、ロジック部２２から供給される表示データに対応する信号電圧を生成して、ロジック部２２から供給される水平制御信号に基づいて、信号ラインＬｄを介して各画素電極に供給する。ここで、ソースドライバ２０は、特に図示しないが、概略、表示データを取り込んで保持するとともに、保持した表示データに対応する信号電圧を出力するサンプルホールド回路と該サンプルホールド回路のサンプルホールド動作を制御するシフトレジスタとを有して構成され、シフトレジスタにより一定方向に順次シフトして出力されたサンプルホールド制御信号が、サンプルホールド回路に順次印加されることにより、供給された表示データを取り込んで保持し、保持した各画像信号に対応した信号電圧が、液晶表示パネル１２の各信号ラインＬｄに送出される。
【００１６】
ロジック部２２は、複数の外部入力端子を有し、この外部入力端子は、例えば８ビット（Ｄ００：Ｄ０７）の表示データが入力される入力端子（表示データ入力端子）２６（図１では簡略化のために１つの端子として示すが、実際には８個の端子よりなる）や、システムクロックＣＬＫ、シリアル通信用チップセレクト信号ＣＳ、シリアル通信用データＤＩ、シリアル通信用クロックＳＣＫ等の複数の制御信号が入力される入力端子２８、３０、３２、３４、等の複数の制御信号入力端子からなる。また、特に図示はしていないが、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣが入力される入力端子も備えている。これら複数の外部入力端子は、当該液晶表示装置１０が組み込まれる電子機器本体内の図示しないシステムコントローラにＦＰＣを介して接続され、そのシステムコントローラから前述の各種信号が供給されるようになっている。
【００１７】
液晶表示パネル１２の駆動において、同期信号は、データ入力タイミングを決定するために必要な信号である。通常の駆動では、垂直同期信号ＶＳＹＮＣが入力された位置から数えられる垂直バックポーチと水平同期信号ＨＳＹＮＣが入力された位置から数えられる水平バックポーチの位置から、データ入力のタイミングを決定する。表示駆動装置１４内部においては、垂直同期信号ＶＳＹＮＣは、ゲートドライバ１８を構成する垂直カウンタのスタート位置決めの信号であり、水平同期信号ＨＳＹＮＣは、ソースドライバ２０を構成する水平カウンタのスタート位置決めの信号となっている。ゲートドライバ１８及びソースドライバ２０は、これら垂直カウンタ及び水平カウンタに基づいて所定のタイミングで画素電極に信号電圧を印加して、液晶表示パネル１２に所望の画像情報を表示させる制御を行う。
【００１８】
電源回路１６は、レギュレータ３６やＤＣ／ＤＣコンバータ３８等を含み、当該液晶表示装置１０が組み込まれる電子機器本体の図示しない電源回路から供給される外部電源ＶＣＣからゲートドライバ１８の動作に必要な電源（ＶＧＨ、ＶＧＬ）や、ソースドライバ２０の動作に必要な電源（ＡＶＤＤ）等の各種電源を生成して供給する。例えば、レギュレータ３６は、前記外部電源ＶＣＣをレギュレートして、ゲートドライバ１８、ソースドライバ２０及びロジック部２２等の内部に構成されたロジック回路に供給する。また、ＤＣ／ＤＣコンバータ３８は、前記外部電源ＶＣＣから、ゲートドライバ１８のゲートオン電圧を規定するゲートオン電源ＶＧＨ及びゲートオフ電圧を規定するゲートオフ電源ＶＧＬを生成すると共に、ソースドライバ２０やＶｃｏｍ生成用のアナログ回路（図示せず）の電源ＡＶＤＤを生成する。
【００１９】
さらに、電源回路１６は、放電回路４０を備えている。この放電回路４０は、図２示すように、前記外部電源ＶＣＣは、コンデンサＣ１の一方の端子に印加される。該コンデンサＣ１の他端は、Ｐチャネル型電界効果トランジスタＦＥＴ１のゲート端子に接続されると共に、抵抗Ｒ１を介して接地電位ＧＮＤに接続されている。Ｐチャネル型電界効果トランジスタＦＥＴ１のドレイン端子は、前記接地電位ＧＮＤに接続され、ソース端子には、前記ＤＣ／ＤＣコンバータ３８が生成するゲートオフ電源ＶＧＬが印加されている。これらコンデンサＣ１、抵抗Ｒ１及びＰチャネル型電界効果トランジスタＦＥＴ１により、負電源放電回路が構成されている。このようにコンデンサＣ１を配置することにより、Ｐチャネル型電界効果トランジスタＦＥＴ１のゲート端子を外部電源ＶＣＣと同電位にすることなく、外部電源ＶＣＣの電圧の立下りをＰチャネル型電界効果トランジスタＦＥＴ１のゲート端子に印加する電圧として利用することができる。
【００２０】
また、前記ゲートオフ電源ＶＧＬは、コンデンサＣ２の一方の端子に印加される。該コンデンサＣ２の他端は、ＮＰＮ型トランジスタＴｒ１のベース端子に接続されると共に、抵抗Ｒ２を介して前記外部電源ＶＣＣに接続されている。ＮＰＮ型トランジスタＴｒ１のコレクタ端子には、前記ＤＣ／ＤＣコンバータ３８が生成する電源ＡＶＤＤが印加され、エミッタ端子には、前記外部電源ＶＣＣが印加されている。これらコンデンサＣ２、抵抗Ｒ２及びＮＰＮ型トランジスタＴｒ１により、正電源放電回路が構成されている。この場合も、コンデンサＣ２を配置していることにより、ＮＰＮ型トランジスタＴｒ１のベース端子をゲートオフ電源ＶＧＬと同電位にすることなく、ゲートオフ電源ＶＧＬの電圧の立上がりをＮＰＮ型トランジスタＴｒ１のベース端子に印加する電圧として利用することができる。
【００２１】
なお、前記ＤＣ／ＤＣコンバータ３８に供給される電源と前記ロジック回路へ供給される電源とを別個の電源としないのであれば、前記負電源放電回路及び正電源放電回路における外部電源ＶＣＣは同一で構わない。これに対して、両者の電源を別個の電源として構成する場合には、負電源放電回路におけるコンデンサＣ１の一方の端子に印加される外部電源ＶＣＣは前記ロジック回路へ供給されるレギュレートされた電源、正電源放電回路におけるＮＰＮ型トランジスタＴｒ１のエミッタ端子に印加される外部電源ＶＣＣは前記ＤＣ／ＤＣコンバータ３８へ供給される電源、のように分ける必要がある。
【００２２】
次に、このような構成の放電回路４０の動作を説明する。
図３に示すように、通常動作時には、前記ゲートオフ電源ＶＧＬは、負電圧である。また、前記ソースドライバ２０の電源ＡＶＤＤは、正電圧であって、その電位は、前記外部電源ＶＣＣの電位よりも高い。
【００２３】
今、時刻ｔ１において外部電源ＶＣＣが強制的に遮断されると、図３に示すように、外部電源ＶＣＣの電圧値は接地電位ＧＮＤに向けて低下していき、これに伴い、ＤＣ／ＤＣコンバータ３８へ供給される電源ないしレギュレータ３６に接続されたロジック回路への電源も低下する。よって、ＤＣ／ＤＣコンバータ３８が生成する負電源であるゲートオフ電源ＶＧＬの電圧値は低下（接地電位ＧＮＤに向けて上昇）し、正電源であるソースドライバ２０の電源ＡＶＤＤの電圧値は接地電位ＧＮＤに向けて低下していく。放電回路４０は、このＤＣ／ＤＣコンバータ３８の動作しなくなる電圧を外部電源ＶＣＣがＯＦＦする電圧とみなして、電源ＶＧＬ及びＡＶＤＤを放電することを目的とするものである。
【００２４】
そのために、該放電回路４０に供給される外部電源ＶＣＣの状態により、外部電源ＶＣＣのＯＦＦを検出する。即ち、負電源放電回路においては、Ｐチャネル型電界効果トランジスタＦＥＴ１のゲート端子に印加される、ロジック回路の電源となる外部電源ＶＣＣをコンデンサＣ１によってカップリングした電圧が、該Ｐチャネル型電界効果トランジスタＦＥＴ１の閾値ＦＥＴ１Ｖｔｈだけ下がると、該Ｐチャネル型電界効果トランジスタＦＥＴ１がＯＮする（時刻ｔ２）。これにより、該Ｐチャネル型電界効果トランジスタＦＥＴ１のドレイン・ソース経路を通して負電源であるゲートオフ電源ＶＧＬが接地電位ＧＮＤに放電される。
【００２５】
このＰチャネル型電界効果トランジスタＦＥＴ１がＯＮする時が放電のスタートとなるので、そのときのＦＥＴ１のゲート電圧がＶＣＣ ＯＦＦ検出電圧となる。この電圧は、ロジック回路が動作しなくなる電圧が理想であり、また、外部電源ＶＣＣのノイズによる誤動作を防止する上でも出来るだけ低くなるように、該負電源放電回路のスイッチング素子は電界効果トランジスタで構成している。また、電界効果トランジスタの方が、バイポーラトランジスタよりも閾値Ｖｔｈが大きく取れるので、本実施形態では、電界効果トランジスタとしている。
【００２６】
なお、ロジック回路が動作中に放電させる場合には、スイッチング素子として電界効果トランジスタではなくバイポーラトランジスタとしても良い。但しこの場合は、ゲートオフ電源ＶＧＬとトランジスタとの間に抵抗を挿入して、外部電源ＶＣＣに過電流が流れないようにすることが好ましい。なお、ロジック回路が動作中であっても、ゲートオフ電源ＶＧＬを放電することで、液晶表示パネルの画素トランジスタＩＴＦＴがＯＦＦを維持できないので画素電圧も放電されるため、残像が発生することはない。
【００２７】
次に、正電源放電回路においては、ＮＰＮ型トランジスタＴｒ１のベース端子に印加される、前記負電源放電回路によって放電されているゲートオフ電源ＶＧＬをコンデンサＣ２によってカップリングした電圧が、該ＮＰＮ型トランジスタＴｒ１のＶＢＥ電圧（閾値Ｔｒ１Ｖｔｈ）を越えると、該ＮＰＮ型トランジスタＴｒ１がＯＮする（時刻ｔ３）。これにより、該ＮＰＮ型トランジスタＴｒ１のコレクタ・エミッタ経路を通して正電源であるロジック回路の電源ＡＶＤＤが前記外部電源ＶＣＣに放電される。
【００２８】
ここで、ロジック回路の電源ＡＶＤＤを前記負電源放電回路と同様に接地電位ＧＮＤに放電するよう構成すると、外部電源ＶＣＣが放電中にロジック回路の電源ＡＶＤＤの電位が該外部電源ＶＣＣの電位よりも低い電位になってしまう可能性が生じる。電源ＡＶＤＤ回路と外部電源ＶＣＣ回路との間には、逆流防止用にダイオード等が設置されていることが多く、電源ＶＣＣの電位が電源ＡＶＤＤの電位よりも高くなってしまうと、このダイオード等がＯＮしてしまい、誤動作の原因となる場合がある。このことから、正電源放電回路では、電源ＡＶＤＤを外部電源ＶＣＣに放電するようにしている。
【００２９】
なお、この正電源放電回路のスイッチング素子も、バイポーラトランジスタではなく、電界効果トランジスタで構成しても良いことは勿論である。
【００３０】
以上のように、本実施形態に係る放電回路４０では、外部電源ＶＣＣのＯＦＦを、該外部電源ＶＣＣをカップリングした電圧からトランジスタで検出して、負電源であるゲートオフ電源ＶＧＬを放電するトリガとし、さらに、該ゲートオフ電源ＶＧＬを放電した時のゲートオフ電源ＶＧＬを同様にカップリングして正電源であるロジック回路のＡＶＤＤを放電するトリガとしている。つまり、外部電源ＶＣＣをカップリングした電圧がＰチャネル型電界効果トランジスタＦＥＴ１の閾値ＦＥＴ１Ｖｔｈまで低下したときにＰチャネル型電界効果トランジスタＦＥＴ１が導通してゲートオブ電源ＶＧＬを接地電位ＧＮＤに接続して該ゲートオブ電源ＶＧＬを放電し、この放電に伴って前記ゲートオフ電源ＶＧＬがカップリングされた電圧がＮＰＮ型トランジスタＴｒ１のＶＢＥ電圧（閾値Ｔｒ１Ｖｔｈ）を超えたときにＮＰＮ型トランジスタＴｒ１が導通して前記電源ＡＶＤＤを前記外部電源ＶＣＣに接続して該電源ＡＶＤＤを放電するので、液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことが出来るようになる。
【００３１】
なお、外部電源ＶＣＣまたはゲートオフ電源ＶＧＬのノイズや揺れによる電圧の立下り分（立ち上がり分）でＯＮにならないような値に、Ｐチャネル型電界効果トランジスタＦＥＴ１またはＮＰＮ型トランジスタＴｒ１の閾値Ｖｔｈ、または抵抗Ｒ１、Ｒ２を調整し設定しておくことで、液晶表示装置１０が動作中において、放電開始してしまうことを防止できる。
【００３２】
また、Ｐチャネル型電界効果トランジスタＦＥＴ１の閾値ＦＥＴ１Ｖｔｈを、表示駆動装置１４内のゲートドライバ１８、ソースドライバ２０及びロジック部２２等の内部に構成されたロジック回路が動作してしまう電圧よりも低い電圧に設定してやることで、放電時にロジック回路の誤動作を防止することができる。
【００３３】
［第２実施形態］
次に、本発明の第２実施形態を説明する。本実施形態に係る液晶表示装置１０の構成は、前記第１実施形態と同様であり、放電回路４０の構成のみが異なる。即ち、本第２実施形態に係る放電回路４０は、図４に示すように、前記第１実施形態に係る放電回路の構成に、更にもう１つ正電源放電回路を付加したものである。従って、以下は、前記第１の実施形態と異なる部分のみを説明する。
【００３４】
本第２実施形態に係る放電回路４０においては、前記第１実施形態における正電源放電回路（以下、第１の正電源放電回路と記す。また、該第１の正電源放電回路のＮＰＮ型トランジスタＴｒ１を第１のＮＰＮ型トランジスタＴｒ１と記す。）と同様、前記ゲートオフ電源ＶＧＬは、コンデンサＣ３の一方の端子にも印加される。該コンデンサＣ３の他端は、抵抗Ｒ４を介して、第２のＮＰＮ型トランジスタＴｒ２のベース端子に接続されると共に、抵抗Ｒ３を介して前記外部電源ＶＣＣに接続されている。第２のＮＰＮ型トランジスタＴｒ２のコレクタ端子には、前記ＤＣ／ＤＣコンバータ３８が生成するゲートオン電源ＶＧＨが印加され、エミッタ端子には、前記外部電源ＶＣＣが印加されている。これらコンデンサＣ３、抵抗Ｒ３，Ｒ４及び第２のＮＰＮ型トランジスタＴｒ２により、第２の正電源放電回路が構成されている。この場合も、コンデンサＣ３を配置していることにより、第２のＮＰＮ型トランジスタＴｒ２のベース端子をゲートオフ電源ＶＧＬと同電位にすることなく、ゲートオフ電源ＶＧＬの電圧の立上がりを第２のＮＰＮ型トランジスタＴｒ２のベース端子に印加する電圧として利用することができる。また、ゲートオン電源ＶＧＨを前記ロジック回路の電源ＡＶＤＤよりも後に放電させるために、抵抗Ｒ４を挿入して遅延時間を確保している。
【００３５】
なお、前記ＤＣ／ＤＣコンバータ３８に供給される電源と前記ロジック回路へ供給される電源とを別個の電源として構成する場合には、前記負電源放電回路への外部電源ＶＣＣは前記ロジック回路へ供給されるレギュレートされた電源、前記第１及び第２の正電源放電回路への外部電源ＶＣＣは前記ＤＣ／ＤＣコンバータ３８へ供給される電源、のように分ける必要がある。
【００３６】
次に、このような構成の放電回路４０の動作を説明する。
図５に示すように、通常動作時には、前記ゲートオフ電源ＶＧＬは、負電圧である。また、前記ソースドライバ２０の電源ＡＶＤＤは、正電圧であって、その電位は、前記外部電源ＶＣＣの電位よりも高い。そして、前記ゲートオン電圧ＶＧＨは、その外部電源ＶＣＣの電位よりもさらに高い正電圧である。
【００３７】
外部電源ＶＣＣが強制的に遮断されたとき（時刻ｔ１）からロジック回路の電源ＡＶＤＤが前記外部電源ＶＣＣに放電されるまで（時刻ｔ３）の動作は、前記第１実施形態で説明した通りである。
【００３８】
そしてその後、第２の正電源放電回路において、第２のＮＰＮ型トランジスタＴｒ２のベース端子に印加される、前記負電源放電回路によって放電されているゲートオフ電源ＶＧＬをコンデンサＣ３によってカップリングし、抵抗Ｒ４で遅延された電圧が、該第２のＮＰＮ型トランジスタＴｒ２のＶＢＥ電圧（閾値Ｔｒ２Ｖｔｈ）を越えることで、該第２のＮＰＮ型トランジスタＴｒ２がＯＮする（時刻ｔ４）。これにより、該第２のＮＰＮ型トランジスタＴｒ２のコレクタ・エミッタ経路を通して正電源であるゲートオン電源ＶＧＨが前記外部電源ＶＣＣに放電される。
【００３９】
ここで、前記第１の正電源放電回路の第１のＮＰＮ型トランジスタＴｒ１と該第２の正電源放電回路の第２のＮＰＮ型トランジスタＴｒ２とを同じトランジスタで構成した場合、ＶＢＥ電圧（閾値Ｖｔｈ）のバラツキによっては、第２のＮＰＮ型トランジスタＴｒ２の方が第１のＮＰＮ型トランジスタＴｒ１よりも早くＯＮすることがある。このように第２のＮＰＮ型トランジスタが先にＯＮしてしまうと、ゲートオン電源ＶＧＨがロジック回路の電源ＡＶＤＤよりも低い電圧となり、表示駆動装置１４内部に設けられている電源の保護回路（ダイオード等）に電流が流れて、誤動作の原因となる場合がある。そこで、第２の正電源放電回路に抵抗Ｒ４を入れる事で、第２のＮＰＮ型トランジスタＴｒ２のＶＢＥ電圧が第１のＮＰＮ型トランジスタＴｒ１のＶＢＥ電圧よりも低くなるようにして、第２のＮＰＮ型トランジスタＴｒ２が第１のＮＰＮ型トランジスタＴｒ１よりも遅れてＯＮするように構成している。尚、第１のＮＰＮ型トランジスタＴｒ１と第２のＮＰＮ型トランジスタＴｒ２とを異なるトランジスタで構成した場合、第２のＮＰＮ型トランジスタＴｒ２が第１のＮＰＮ型トランジスタＴｒ１よりも遅れてＯＮするように、Ｔｒ１のＶＢＥ電圧とＴｒ２のＶＢＥ電圧を調整する。また、その場合には、抵抗Ｒ４を第２の正電源放電回路に配置しなくてもよい。
【００４０】
また、ゲートオン電源ＶＧＨを前記負電源放電回路と同様に接地電位ＧＮＤに放電するよう構成すると、外部電源ＶＣＣが放電中にゲートオン電源ＶＧＨの電位が該外部電源ＶＣＣの電位よりも低い電位になってしまう可能性が生じる。ゲートオン電源ＶＧＨ回路と外部電源ＶＣＣ回路との間には、逆流防止用にダイオード等が設置されていることが多く、外部電源ＶＣＣの電位がゲートオン電源ＶＧＨの電位よりも高くなってしまうと、このダイオード等がＯＮしてしまい、誤動作の原因となる場合がある。このことから、第２の正電源放電回路では、ゲートオン電源ＶＧＨを外部電源ＶＣＣに放電するようにしている。
【００４１】
なお、この第２の正電源放電回路のスイッチング素子も、バイポーラトランジスタではなく、電界効果トランジスタで構成しても良いことは勿論である。
【００４２】
以上のように、本第２実施形態に係る実施形態に係る放電回路４０では、外部電源ＶＣＣのＯＦＦを、該外部電源ＶＣＣをカップリングした電圧からトランジスタで検出して、負電源であるゲートオフ電源ＶＧＬを放電するトリガとし、さらに、該ゲートオブ電源ＶＧＬを放電した時のゲートオフ電源ＶＧＬを同様にカップリングして正電源であるロジック回路のＡＶＤＤ及び正電源であるゲートオン電源ＶＧＨを放電するトリガとしている。つまり、外部電源ＶＣＣをカップリングした電圧がＰチャネル型電界効果トランジスタＦＥＴ１の閾値ＦＥＴ１Ｖｔｈまで低下したときにＰチャネル型電界効果トランジスタＦＥＴ１が導通してゲートオブ電源ＶＧＬを接地電位ＧＮＤに接続して該ゲートオブ電源ＶＧＬを放電し、この放電に伴って、前記ゲートオフ電源ＶＧＬがカップリングされた電圧がＮＰＮ型トランジスタＴｒ１のＶＢＥ電圧（閾値Ｔｒ１Ｖｔｈ）を超えたときにＮＰＮ型トランジスタＴｒ１が導通して前記電源ＡＶＤＤを前記外部電源ＶＣＣに接続して該電源ＡＶＤＤを放電し、且つ、前記ゲートオフ電源ＶＧＬがカップリングされた電圧が第２のＮＰＮ型トランジスタＴｒ２のＶＢＥ電圧（閾値Ｔｒ２Ｖｔｈ）を超えたときに第２のＮＰＮ型トランジスタＴｒ２が導通して前記ゲートオン電源ＶＧＨを前記外部電源ＶＣＣに接続して該ゲートオン電源ＶＧＨを放電するので、液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことが出来るようになる。
【００４３】
なお、外部電源ＶＣＣまたはゲートオフ電源ＶＧＬのノイズや揺れによる電圧の立下り分（立ち上がり分）でＯＮにならないような値に、Ｐチャネル型電界効果トランジスタＦＥＴ１またはＮＰＮ型トランジスタＴｒ１，Ｔｒ２の閾値Ｖｔｈ、または抵抗Ｒ１、Ｒ２、Ｒ３を調整し設定しておくことで、液晶表示装置１０が動作中において、放電開始してしまうことを防止できる。
【００４４】
また、Ｐチャネル型電界効果トランジスタＦＥＴ１の閾値ＦＥＴ１Ｖｔｈを、表示駆動装置１４内のゲートドライバ１８、ソースドライバ２０及びロジック部２２等の内部に構成されたロジック回路が動作してしまう電圧よりも低い電圧に設定してやることで、放電時にロジック回路の誤動作を防止することができることは、前記第１実施形態と同様である。
【００４５】
さらに、前記第２の正電源放電回路の抵抗Ｒ４は、ゲートオフ電源ＶＧＬの揺れによる誤動作を防ぐ機能も備える。即ち、第２のＮＰＮ型トランジスタＴｒ２のベース電圧は、ゲートオフ電源ＶＧＬの電圧変化を抵抗Ｒ４と抵抗Ｒ３で分圧した電圧となる。このような分圧をしていない第１の正電源放電回路では、コンデンサＣ２からのゲートオフ電源ＶＧＬの電圧変化がダイレクトに作用することで、ＶＢＥ電圧相当のゲートオフ電源ＶＧＬの揺れがあると第１のＮＰＮ型トランジスタＴｒ１がＯＮしてしまうが、第２の正電源放電回路では、同じゲートオフ電源ＶＧＬの電圧変化があっても、分圧した電圧であるために第２のＮＰＮ型トランジスタＴｒ２はＯＮしない。
【００４６】
勿論、第１の正電源放電回路（及び負電源放電回路）に、このような電源の揺れによる誤動作を捧持する抵抗を設けても構わない。
【００４７】
なお、本発明は前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
【００４８】
例えば、前記実施例では、放電回路を含む電源回路を表示駆動装置の外に形成しているが、トラジスタや抵抗は表示駆動装置に内蔵しても良く、コンデンサのみ表示駆動装置外部に形成しその他を表示駆動装置に内蔵するなど、表示駆動装置のサイズに影響しにくい物だけを表示駆動装置に内蔵しても良い。
【００４９】
さらに、前記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。
【符号の説明】
【００５０】
１０…液晶表示装置
１２…液晶表示パネル
１４…表示駆動装置
１６…電源回路
１８…ゲートドライバ
２０…ソースドライバ
２２…ロジック部
３６…レギュレータ
３８…ＤＣ／ＤＣコンバータ
４０…放電回路
ＶＣＣ…外部電源
ＶＧＨ…ゲートオン電源
ＶＧＬ…ゲートオフ電源
ＡＶＤＤ…ロジック回路の電源
【技術分野】
【０００１】
本発明は、電源遮断時に放電を行う放電回路、及びそれを用いた液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、該液晶表示パネルを表示駆動する表示駆動装置と、該表示駆動装置に種々の駆動電圧を供給するための電源回路と、を備える。電源回路は、当該液晶表示装置が組み込まれる電子機器本体の電源で生成された外部電源を受けて、表示駆動装置用の種々の正電源及び負電源を生成する。
【０００３】
このような液晶表示装置においては、電源遮断時の残像や、その残像による液晶の劣化、電源遮断時の表示駆動装置内のロジックの状態が不安定となってテストモードや特殊な操作をしないと動作しない回路が動作する状態に陥る等がないように、例えば特許文献１に開示されているように、電子機器本体の電源遮断時に、終了処理として該液晶表示装置内に蓄えられた電気を放出する放電回路が形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２１２６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前記特許文献１に開示された放電回路では、その終了処理は、電子機器本体からの外部電源が液晶表示装置に供給されている間に、終了信号が放電回路に供給されることで開始される。しかしながら、例えば、停電等によって液晶表示装置への外部電源が異常遮断された場合、終了信号を放電回路に供給することができず、正常に終了処理としての放電処理が行なわれないという問題点があった。
【０００６】
本発明は、前記の点に鑑みてなされたもので、液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことが出来る放電回路、及びそれを用いた液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載の放電回路は、外部電源からそれぞれ生成される所定の負電源及び所定の正電源を放電するための放電回路であって、前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第２のスイッチング素子を備える正電源放電回路と、を具備することを特徴としている。
請求項２に記載の放電回路は、外部電源からそれぞれ生成される所定の負電源及び所定の第１及び第２の正電源を放電するための放電回路であって、前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記第１の正電源を前記外部電源に接続する第２のスイッチング素子を備える第１の正電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第３の閾値を超えたときに導通して前記第２の正電源を前記外部電源に接続する第３のスイッチング素子を備える第２の正電源放電回路と、を具備することを特徴としている。
請求項３に記載の放電回路は、前記請求項２に記載の放電回路において、前記第２の正電源放電回路は、前記第１の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴としている。
請求項４に記載の液晶表示装置は、それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、前記液晶表示パネルを表示駆動する表示駆動装置と、外部電源から所定の負電源及び所定の正電源を生成して前記表示駆動装置に供給する電源回路と、を具備する液晶表示装置であって、前記電源回路は、前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第２のスイッチング素子を備える正電源放電回路と、を有する放電回路を備えることを特徴としている。
請求項５に記載の液晶表示装置は、それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、前記液晶表示パネルを表示駆動する表示駆動装置と、外部電源から所定の負電源及び所定の第１及び第２の正電源を生成して前記表示駆動装置に供給する電源回路と、を具備する液晶表示装置であって、前記電源回路は、前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記第１の正電源を前記外部電源に接続する第２のスイッチング素子を備える第１の正電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第３の閾値を超えたときに導通して前記第２の正電源を前記外部電源に接続する第３のスイッチング素子を備える第２の正電源放電回路と、を有する放電回路を備えることを特徴としている。
請求項６に記載の液晶表示装置は、前記請求項５に記載の液晶表示装置において、前記第２の正電源放電回路は、前記第１の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴としている。
請求項７に記載の液晶表示装置は、前記請求項４又は５に記載の液晶表示装置において、前記第１の閾値は、前記表示駆動装置が動作する電圧よりも低い電圧であることを特徴としている。
【発明の効果】
【０００８】
本発明によれば、液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことが出来る。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の第１実施形態に係る放電回路の適用された液晶表示装置の構成の一例を示す図である。
【図２】図２は、第１実施形態に係る放電回路の構成の一例を示す図である。
【図３】図３は、第１実施形態に係る放電回路の動作を説明するための電圧波形の一例を示す図である。
【図４】図４は、本発明の第２実施形態に係る放電回路の構成の一例を示す図である。
【図５】図５は、第２実施形態に係る放電回路の動作を説明するための電圧波形の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態を図面を参照して説明する。
【００１１】
［第１実施形態］
まず、図１乃至図３を参照して、本発明の第１実施形態を説明する。なお、ここでは、液晶表示装置として、アクティブマトリックス型の液晶表示パネルを用いた液晶表示装置について説明する。
【００１２】
図１に示すように、液晶表示装置１０は、液晶表示パネル１２と、表示駆動装置１４と、電源回路１６と、から構成されている。表示駆動装置１４は、ゲートドライバ（走査線駆動回路）１８と、ソースドライバ（信号線駆動回路）２０と、ロジック部（コントロール回路）２２と、を含む。
【００１３】
以下、各構成について説明する。液晶表示パネル１２は、マトリクス状に配置された画素電極、及び、画素電極に対向して配置された共通電極（コモン電極；コモン電圧Ｖｃｏｍ）、画素電極と共通電極の間に充填された液晶からなる液晶容量Ｃｌｃと、画素電極にソースが接続されたＴＦＴ（以下、「画素トランジスタＩＴＦＴ」と記す）と、マトリクスの行方向に延伸し、複数の画素トランジスタＩＴＦＴのゲートに接続された走査ラインＬｇと、マトリクスの列方向に延伸し、複数の画素トランジスタＩＴＦＴのドレインに接続された信号ラインＬｄと、を有して構成され、後述するゲートドライバ１８及びソースドライバ２０により、選択される画素電極に信号電圧を印加することにより、液晶の配列を制御して所定の画像情報を表示出力する。ここで、Ｃｓは、蓄積容量であり、前記液晶容量Ｃｌｃ、蓄積容量Ｃｓ及び画素トランジスタＩＴＦＴは、液晶画素（表示画素）を構成する。
【００１４】
一方、表示駆動装置１４のゲートドライバ１８は、後述する電源回路１６によって発生した所定電圧（ＶＧＨ，ＶＧＬ）の走査信号を、後述するロジック部２２から供給される垂直制御信号に基づいて、各走査ラインＬｇに順次印加して選択状態とし、前記信号ラインＬｄと交差する位置に配置された画素電極（表示画素）に対して、前記ソースドライバ２０により信号ラインＬｄに供給された信号電圧を印加する（書き込む）線順次駆動が行われる。ここで、ゲートドライバ１８は、特に図示はしないが、概略、シフトレジスタとバッファとを有して構成され、シフトレジスタにより一定方向に順次シフトして出力された信号がバッファを介して所定電圧の走査信号として液晶表示パネル１２の各走査ラインＬｇに印加されることにより、各画素トランジスタＩＴＦＴがオン状態とされ、前記ソースドライバ２０により各信号ラインＬｄに印加された信号電圧が、画素トランジスタＩＴＦＴを介して、各画素電極に印加される。
【００１５】
ソースドライバ２０は、ロジック部２２から供給される表示データに対応する信号電圧を生成して、ロジック部２２から供給される水平制御信号に基づいて、信号ラインＬｄを介して各画素電極に供給する。ここで、ソースドライバ２０は、特に図示しないが、概略、表示データを取り込んで保持するとともに、保持した表示データに対応する信号電圧を出力するサンプルホールド回路と該サンプルホールド回路のサンプルホールド動作を制御するシフトレジスタとを有して構成され、シフトレジスタにより一定方向に順次シフトして出力されたサンプルホールド制御信号が、サンプルホールド回路に順次印加されることにより、供給された表示データを取り込んで保持し、保持した各画像信号に対応した信号電圧が、液晶表示パネル１２の各信号ラインＬｄに送出される。
【００１６】
ロジック部２２は、複数の外部入力端子を有し、この外部入力端子は、例えば８ビット（Ｄ００：Ｄ０７）の表示データが入力される入力端子（表示データ入力端子）２６（図１では簡略化のために１つの端子として示すが、実際には８個の端子よりなる）や、システムクロックＣＬＫ、シリアル通信用チップセレクト信号ＣＳ、シリアル通信用データＤＩ、シリアル通信用クロックＳＣＫ等の複数の制御信号が入力される入力端子２８、３０、３２、３４、等の複数の制御信号入力端子からなる。また、特に図示はしていないが、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣが入力される入力端子も備えている。これら複数の外部入力端子は、当該液晶表示装置１０が組み込まれる電子機器本体内の図示しないシステムコントローラにＦＰＣを介して接続され、そのシステムコントローラから前述の各種信号が供給されるようになっている。
【００１７】
液晶表示パネル１２の駆動において、同期信号は、データ入力タイミングを決定するために必要な信号である。通常の駆動では、垂直同期信号ＶＳＹＮＣが入力された位置から数えられる垂直バックポーチと水平同期信号ＨＳＹＮＣが入力された位置から数えられる水平バックポーチの位置から、データ入力のタイミングを決定する。表示駆動装置１４内部においては、垂直同期信号ＶＳＹＮＣは、ゲートドライバ１８を構成する垂直カウンタのスタート位置決めの信号であり、水平同期信号ＨＳＹＮＣは、ソースドライバ２０を構成する水平カウンタのスタート位置決めの信号となっている。ゲートドライバ１８及びソースドライバ２０は、これら垂直カウンタ及び水平カウンタに基づいて所定のタイミングで画素電極に信号電圧を印加して、液晶表示パネル１２に所望の画像情報を表示させる制御を行う。
【００１８】
電源回路１６は、レギュレータ３６やＤＣ／ＤＣコンバータ３８等を含み、当該液晶表示装置１０が組み込まれる電子機器本体の図示しない電源回路から供給される外部電源ＶＣＣからゲートドライバ１８の動作に必要な電源（ＶＧＨ、ＶＧＬ）や、ソースドライバ２０の動作に必要な電源（ＡＶＤＤ）等の各種電源を生成して供給する。例えば、レギュレータ３６は、前記外部電源ＶＣＣをレギュレートして、ゲートドライバ１８、ソースドライバ２０及びロジック部２２等の内部に構成されたロジック回路に供給する。また、ＤＣ／ＤＣコンバータ３８は、前記外部電源ＶＣＣから、ゲートドライバ１８のゲートオン電圧を規定するゲートオン電源ＶＧＨ及びゲートオフ電圧を規定するゲートオフ電源ＶＧＬを生成すると共に、ソースドライバ２０やＶｃｏｍ生成用のアナログ回路（図示せず）の電源ＡＶＤＤを生成する。
【００１９】
さらに、電源回路１６は、放電回路４０を備えている。この放電回路４０は、図２示すように、前記外部電源ＶＣＣは、コンデンサＣ１の一方の端子に印加される。該コンデンサＣ１の他端は、Ｐチャネル型電界効果トランジスタＦＥＴ１のゲート端子に接続されると共に、抵抗Ｒ１を介して接地電位ＧＮＤに接続されている。Ｐチャネル型電界効果トランジスタＦＥＴ１のドレイン端子は、前記接地電位ＧＮＤに接続され、ソース端子には、前記ＤＣ／ＤＣコンバータ３８が生成するゲートオフ電源ＶＧＬが印加されている。これらコンデンサＣ１、抵抗Ｒ１及びＰチャネル型電界効果トランジスタＦＥＴ１により、負電源放電回路が構成されている。このようにコンデンサＣ１を配置することにより、Ｐチャネル型電界効果トランジスタＦＥＴ１のゲート端子を外部電源ＶＣＣと同電位にすることなく、外部電源ＶＣＣの電圧の立下りをＰチャネル型電界効果トランジスタＦＥＴ１のゲート端子に印加する電圧として利用することができる。
【００２０】
また、前記ゲートオフ電源ＶＧＬは、コンデンサＣ２の一方の端子に印加される。該コンデンサＣ２の他端は、ＮＰＮ型トランジスタＴｒ１のベース端子に接続されると共に、抵抗Ｒ２を介して前記外部電源ＶＣＣに接続されている。ＮＰＮ型トランジスタＴｒ１のコレクタ端子には、前記ＤＣ／ＤＣコンバータ３８が生成する電源ＡＶＤＤが印加され、エミッタ端子には、前記外部電源ＶＣＣが印加されている。これらコンデンサＣ２、抵抗Ｒ２及びＮＰＮ型トランジスタＴｒ１により、正電源放電回路が構成されている。この場合も、コンデンサＣ２を配置していることにより、ＮＰＮ型トランジスタＴｒ１のベース端子をゲートオフ電源ＶＧＬと同電位にすることなく、ゲートオフ電源ＶＧＬの電圧の立上がりをＮＰＮ型トランジスタＴｒ１のベース端子に印加する電圧として利用することができる。
【００２１】
なお、前記ＤＣ／ＤＣコンバータ３８に供給される電源と前記ロジック回路へ供給される電源とを別個の電源としないのであれば、前記負電源放電回路及び正電源放電回路における外部電源ＶＣＣは同一で構わない。これに対して、両者の電源を別個の電源として構成する場合には、負電源放電回路におけるコンデンサＣ１の一方の端子に印加される外部電源ＶＣＣは前記ロジック回路へ供給されるレギュレートされた電源、正電源放電回路におけるＮＰＮ型トランジスタＴｒ１のエミッタ端子に印加される外部電源ＶＣＣは前記ＤＣ／ＤＣコンバータ３８へ供給される電源、のように分ける必要がある。
【００２２】
次に、このような構成の放電回路４０の動作を説明する。
図３に示すように、通常動作時には、前記ゲートオフ電源ＶＧＬは、負電圧である。また、前記ソースドライバ２０の電源ＡＶＤＤは、正電圧であって、その電位は、前記外部電源ＶＣＣの電位よりも高い。
【００２３】
今、時刻ｔ１において外部電源ＶＣＣが強制的に遮断されると、図３に示すように、外部電源ＶＣＣの電圧値は接地電位ＧＮＤに向けて低下していき、これに伴い、ＤＣ／ＤＣコンバータ３８へ供給される電源ないしレギュレータ３６に接続されたロジック回路への電源も低下する。よって、ＤＣ／ＤＣコンバータ３８が生成する負電源であるゲートオフ電源ＶＧＬの電圧値は低下（接地電位ＧＮＤに向けて上昇）し、正電源であるソースドライバ２０の電源ＡＶＤＤの電圧値は接地電位ＧＮＤに向けて低下していく。放電回路４０は、このＤＣ／ＤＣコンバータ３８の動作しなくなる電圧を外部電源ＶＣＣがＯＦＦする電圧とみなして、電源ＶＧＬ及びＡＶＤＤを放電することを目的とするものである。
【００２４】
そのために、該放電回路４０に供給される外部電源ＶＣＣの状態により、外部電源ＶＣＣのＯＦＦを検出する。即ち、負電源放電回路においては、Ｐチャネル型電界効果トランジスタＦＥＴ１のゲート端子に印加される、ロジック回路の電源となる外部電源ＶＣＣをコンデンサＣ１によってカップリングした電圧が、該Ｐチャネル型電界効果トランジスタＦＥＴ１の閾値ＦＥＴ１Ｖｔｈだけ下がると、該Ｐチャネル型電界効果トランジスタＦＥＴ１がＯＮする（時刻ｔ２）。これにより、該Ｐチャネル型電界効果トランジスタＦＥＴ１のドレイン・ソース経路を通して負電源であるゲートオフ電源ＶＧＬが接地電位ＧＮＤに放電される。
【００２５】
このＰチャネル型電界効果トランジスタＦＥＴ１がＯＮする時が放電のスタートとなるので、そのときのＦＥＴ１のゲート電圧がＶＣＣ ＯＦＦ検出電圧となる。この電圧は、ロジック回路が動作しなくなる電圧が理想であり、また、外部電源ＶＣＣのノイズによる誤動作を防止する上でも出来るだけ低くなるように、該負電源放電回路のスイッチング素子は電界効果トランジスタで構成している。また、電界効果トランジスタの方が、バイポーラトランジスタよりも閾値Ｖｔｈが大きく取れるので、本実施形態では、電界効果トランジスタとしている。
【００２６】
なお、ロジック回路が動作中に放電させる場合には、スイッチング素子として電界効果トランジスタではなくバイポーラトランジスタとしても良い。但しこの場合は、ゲートオフ電源ＶＧＬとトランジスタとの間に抵抗を挿入して、外部電源ＶＣＣに過電流が流れないようにすることが好ましい。なお、ロジック回路が動作中であっても、ゲートオフ電源ＶＧＬを放電することで、液晶表示パネルの画素トランジスタＩＴＦＴがＯＦＦを維持できないので画素電圧も放電されるため、残像が発生することはない。
【００２７】
次に、正電源放電回路においては、ＮＰＮ型トランジスタＴｒ１のベース端子に印加される、前記負電源放電回路によって放電されているゲートオフ電源ＶＧＬをコンデンサＣ２によってカップリングした電圧が、該ＮＰＮ型トランジスタＴｒ１のＶＢＥ電圧（閾値Ｔｒ１Ｖｔｈ）を越えると、該ＮＰＮ型トランジスタＴｒ１がＯＮする（時刻ｔ３）。これにより、該ＮＰＮ型トランジスタＴｒ１のコレクタ・エミッタ経路を通して正電源であるロジック回路の電源ＡＶＤＤが前記外部電源ＶＣＣに放電される。
【００２８】
ここで、ロジック回路の電源ＡＶＤＤを前記負電源放電回路と同様に接地電位ＧＮＤに放電するよう構成すると、外部電源ＶＣＣが放電中にロジック回路の電源ＡＶＤＤの電位が該外部電源ＶＣＣの電位よりも低い電位になってしまう可能性が生じる。電源ＡＶＤＤ回路と外部電源ＶＣＣ回路との間には、逆流防止用にダイオード等が設置されていることが多く、電源ＶＣＣの電位が電源ＡＶＤＤの電位よりも高くなってしまうと、このダイオード等がＯＮしてしまい、誤動作の原因となる場合がある。このことから、正電源放電回路では、電源ＡＶＤＤを外部電源ＶＣＣに放電するようにしている。
【００２９】
なお、この正電源放電回路のスイッチング素子も、バイポーラトランジスタではなく、電界効果トランジスタで構成しても良いことは勿論である。
【００３０】
以上のように、本実施形態に係る放電回路４０では、外部電源ＶＣＣのＯＦＦを、該外部電源ＶＣＣをカップリングした電圧からトランジスタで検出して、負電源であるゲートオフ電源ＶＧＬを放電するトリガとし、さらに、該ゲートオフ電源ＶＧＬを放電した時のゲートオフ電源ＶＧＬを同様にカップリングして正電源であるロジック回路のＡＶＤＤを放電するトリガとしている。つまり、外部電源ＶＣＣをカップリングした電圧がＰチャネル型電界効果トランジスタＦＥＴ１の閾値ＦＥＴ１Ｖｔｈまで低下したときにＰチャネル型電界効果トランジスタＦＥＴ１が導通してゲートオブ電源ＶＧＬを接地電位ＧＮＤに接続して該ゲートオブ電源ＶＧＬを放電し、この放電に伴って前記ゲートオフ電源ＶＧＬがカップリングされた電圧がＮＰＮ型トランジスタＴｒ１のＶＢＥ電圧（閾値Ｔｒ１Ｖｔｈ）を超えたときにＮＰＮ型トランジスタＴｒ１が導通して前記電源ＡＶＤＤを前記外部電源ＶＣＣに接続して該電源ＡＶＤＤを放電するので、液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことが出来るようになる。
【００３１】
なお、外部電源ＶＣＣまたはゲートオフ電源ＶＧＬのノイズや揺れによる電圧の立下り分（立ち上がり分）でＯＮにならないような値に、Ｐチャネル型電界効果トランジスタＦＥＴ１またはＮＰＮ型トランジスタＴｒ１の閾値Ｖｔｈ、または抵抗Ｒ１、Ｒ２を調整し設定しておくことで、液晶表示装置１０が動作中において、放電開始してしまうことを防止できる。
【００３２】
また、Ｐチャネル型電界効果トランジスタＦＥＴ１の閾値ＦＥＴ１Ｖｔｈを、表示駆動装置１４内のゲートドライバ１８、ソースドライバ２０及びロジック部２２等の内部に構成されたロジック回路が動作してしまう電圧よりも低い電圧に設定してやることで、放電時にロジック回路の誤動作を防止することができる。
【００３３】
［第２実施形態］
次に、本発明の第２実施形態を説明する。本実施形態に係る液晶表示装置１０の構成は、前記第１実施形態と同様であり、放電回路４０の構成のみが異なる。即ち、本第２実施形態に係る放電回路４０は、図４に示すように、前記第１実施形態に係る放電回路の構成に、更にもう１つ正電源放電回路を付加したものである。従って、以下は、前記第１の実施形態と異なる部分のみを説明する。
【００３４】
本第２実施形態に係る放電回路４０においては、前記第１実施形態における正電源放電回路（以下、第１の正電源放電回路と記す。また、該第１の正電源放電回路のＮＰＮ型トランジスタＴｒ１を第１のＮＰＮ型トランジスタＴｒ１と記す。）と同様、前記ゲートオフ電源ＶＧＬは、コンデンサＣ３の一方の端子にも印加される。該コンデンサＣ３の他端は、抵抗Ｒ４を介して、第２のＮＰＮ型トランジスタＴｒ２のベース端子に接続されると共に、抵抗Ｒ３を介して前記外部電源ＶＣＣに接続されている。第２のＮＰＮ型トランジスタＴｒ２のコレクタ端子には、前記ＤＣ／ＤＣコンバータ３８が生成するゲートオン電源ＶＧＨが印加され、エミッタ端子には、前記外部電源ＶＣＣが印加されている。これらコンデンサＣ３、抵抗Ｒ３，Ｒ４及び第２のＮＰＮ型トランジスタＴｒ２により、第２の正電源放電回路が構成されている。この場合も、コンデンサＣ３を配置していることにより、第２のＮＰＮ型トランジスタＴｒ２のベース端子をゲートオフ電源ＶＧＬと同電位にすることなく、ゲートオフ電源ＶＧＬの電圧の立上がりを第２のＮＰＮ型トランジスタＴｒ２のベース端子に印加する電圧として利用することができる。また、ゲートオン電源ＶＧＨを前記ロジック回路の電源ＡＶＤＤよりも後に放電させるために、抵抗Ｒ４を挿入して遅延時間を確保している。
【００３５】
なお、前記ＤＣ／ＤＣコンバータ３８に供給される電源と前記ロジック回路へ供給される電源とを別個の電源として構成する場合には、前記負電源放電回路への外部電源ＶＣＣは前記ロジック回路へ供給されるレギュレートされた電源、前記第１及び第２の正電源放電回路への外部電源ＶＣＣは前記ＤＣ／ＤＣコンバータ３８へ供給される電源、のように分ける必要がある。
【００３６】
次に、このような構成の放電回路４０の動作を説明する。
図５に示すように、通常動作時には、前記ゲートオフ電源ＶＧＬは、負電圧である。また、前記ソースドライバ２０の電源ＡＶＤＤは、正電圧であって、その電位は、前記外部電源ＶＣＣの電位よりも高い。そして、前記ゲートオン電圧ＶＧＨは、その外部電源ＶＣＣの電位よりもさらに高い正電圧である。
【００３７】
外部電源ＶＣＣが強制的に遮断されたとき（時刻ｔ１）からロジック回路の電源ＡＶＤＤが前記外部電源ＶＣＣに放電されるまで（時刻ｔ３）の動作は、前記第１実施形態で説明した通りである。
【００３８】
そしてその後、第２の正電源放電回路において、第２のＮＰＮ型トランジスタＴｒ２のベース端子に印加される、前記負電源放電回路によって放電されているゲートオフ電源ＶＧＬをコンデンサＣ３によってカップリングし、抵抗Ｒ４で遅延された電圧が、該第２のＮＰＮ型トランジスタＴｒ２のＶＢＥ電圧（閾値Ｔｒ２Ｖｔｈ）を越えることで、該第２のＮＰＮ型トランジスタＴｒ２がＯＮする（時刻ｔ４）。これにより、該第２のＮＰＮ型トランジスタＴｒ２のコレクタ・エミッタ経路を通して正電源であるゲートオン電源ＶＧＨが前記外部電源ＶＣＣに放電される。
【００３９】
ここで、前記第１の正電源放電回路の第１のＮＰＮ型トランジスタＴｒ１と該第２の正電源放電回路の第２のＮＰＮ型トランジスタＴｒ２とを同じトランジスタで構成した場合、ＶＢＥ電圧（閾値Ｖｔｈ）のバラツキによっては、第２のＮＰＮ型トランジスタＴｒ２の方が第１のＮＰＮ型トランジスタＴｒ１よりも早くＯＮすることがある。このように第２のＮＰＮ型トランジスタが先にＯＮしてしまうと、ゲートオン電源ＶＧＨがロジック回路の電源ＡＶＤＤよりも低い電圧となり、表示駆動装置１４内部に設けられている電源の保護回路（ダイオード等）に電流が流れて、誤動作の原因となる場合がある。そこで、第２の正電源放電回路に抵抗Ｒ４を入れる事で、第２のＮＰＮ型トランジスタＴｒ２のＶＢＥ電圧が第１のＮＰＮ型トランジスタＴｒ１のＶＢＥ電圧よりも低くなるようにして、第２のＮＰＮ型トランジスタＴｒ２が第１のＮＰＮ型トランジスタＴｒ１よりも遅れてＯＮするように構成している。尚、第１のＮＰＮ型トランジスタＴｒ１と第２のＮＰＮ型トランジスタＴｒ２とを異なるトランジスタで構成した場合、第２のＮＰＮ型トランジスタＴｒ２が第１のＮＰＮ型トランジスタＴｒ１よりも遅れてＯＮするように、Ｔｒ１のＶＢＥ電圧とＴｒ２のＶＢＥ電圧を調整する。また、その場合には、抵抗Ｒ４を第２の正電源放電回路に配置しなくてもよい。
【００４０】
また、ゲートオン電源ＶＧＨを前記負電源放電回路と同様に接地電位ＧＮＤに放電するよう構成すると、外部電源ＶＣＣが放電中にゲートオン電源ＶＧＨの電位が該外部電源ＶＣＣの電位よりも低い電位になってしまう可能性が生じる。ゲートオン電源ＶＧＨ回路と外部電源ＶＣＣ回路との間には、逆流防止用にダイオード等が設置されていることが多く、外部電源ＶＣＣの電位がゲートオン電源ＶＧＨの電位よりも高くなってしまうと、このダイオード等がＯＮしてしまい、誤動作の原因となる場合がある。このことから、第２の正電源放電回路では、ゲートオン電源ＶＧＨを外部電源ＶＣＣに放電するようにしている。
【００４１】
なお、この第２の正電源放電回路のスイッチング素子も、バイポーラトランジスタではなく、電界効果トランジスタで構成しても良いことは勿論である。
【００４２】
以上のように、本第２実施形態に係る実施形態に係る放電回路４０では、外部電源ＶＣＣのＯＦＦを、該外部電源ＶＣＣをカップリングした電圧からトランジスタで検出して、負電源であるゲートオフ電源ＶＧＬを放電するトリガとし、さらに、該ゲートオブ電源ＶＧＬを放電した時のゲートオフ電源ＶＧＬを同様にカップリングして正電源であるロジック回路のＡＶＤＤ及び正電源であるゲートオン電源ＶＧＨを放電するトリガとしている。つまり、外部電源ＶＣＣをカップリングした電圧がＰチャネル型電界効果トランジスタＦＥＴ１の閾値ＦＥＴ１Ｖｔｈまで低下したときにＰチャネル型電界効果トランジスタＦＥＴ１が導通してゲートオブ電源ＶＧＬを接地電位ＧＮＤに接続して該ゲートオブ電源ＶＧＬを放電し、この放電に伴って、前記ゲートオフ電源ＶＧＬがカップリングされた電圧がＮＰＮ型トランジスタＴｒ１のＶＢＥ電圧（閾値Ｔｒ１Ｖｔｈ）を超えたときにＮＰＮ型トランジスタＴｒ１が導通して前記電源ＡＶＤＤを前記外部電源ＶＣＣに接続して該電源ＡＶＤＤを放電し、且つ、前記ゲートオフ電源ＶＧＬがカップリングされた電圧が第２のＮＰＮ型トランジスタＴｒ２のＶＢＥ電圧（閾値Ｔｒ２Ｖｔｈ）を超えたときに第２のＮＰＮ型トランジスタＴｒ２が導通して前記ゲートオン電源ＶＧＨを前記外部電源ＶＣＣに接続して該ゲートオン電源ＶＧＨを放電するので、液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことが出来るようになる。
【００４３】
なお、外部電源ＶＣＣまたはゲートオフ電源ＶＧＬのノイズや揺れによる電圧の立下り分（立ち上がり分）でＯＮにならないような値に、Ｐチャネル型電界効果トランジスタＦＥＴ１またはＮＰＮ型トランジスタＴｒ１，Ｔｒ２の閾値Ｖｔｈ、または抵抗Ｒ１、Ｒ２、Ｒ３を調整し設定しておくことで、液晶表示装置１０が動作中において、放電開始してしまうことを防止できる。
【００４４】
また、Ｐチャネル型電界効果トランジスタＦＥＴ１の閾値ＦＥＴ１Ｖｔｈを、表示駆動装置１４内のゲートドライバ１８、ソースドライバ２０及びロジック部２２等の内部に構成されたロジック回路が動作してしまう電圧よりも低い電圧に設定してやることで、放電時にロジック回路の誤動作を防止することができることは、前記第１実施形態と同様である。
【００４５】
さらに、前記第２の正電源放電回路の抵抗Ｒ４は、ゲートオフ電源ＶＧＬの揺れによる誤動作を防ぐ機能も備える。即ち、第２のＮＰＮ型トランジスタＴｒ２のベース電圧は、ゲートオフ電源ＶＧＬの電圧変化を抵抗Ｒ４と抵抗Ｒ３で分圧した電圧となる。このような分圧をしていない第１の正電源放電回路では、コンデンサＣ２からのゲートオフ電源ＶＧＬの電圧変化がダイレクトに作用することで、ＶＢＥ電圧相当のゲートオフ電源ＶＧＬの揺れがあると第１のＮＰＮ型トランジスタＴｒ１がＯＮしてしまうが、第２の正電源放電回路では、同じゲートオフ電源ＶＧＬの電圧変化があっても、分圧した電圧であるために第２のＮＰＮ型トランジスタＴｒ２はＯＮしない。
【００４６】
勿論、第１の正電源放電回路（及び負電源放電回路）に、このような電源の揺れによる誤動作を捧持する抵抗を設けても構わない。
【００４７】
なお、本発明は前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
【００４８】
例えば、前記実施例では、放電回路を含む電源回路を表示駆動装置の外に形成しているが、トラジスタや抵抗は表示駆動装置に内蔵しても良く、コンデンサのみ表示駆動装置外部に形成しその他を表示駆動装置に内蔵するなど、表示駆動装置のサイズに影響しにくい物だけを表示駆動装置に内蔵しても良い。
【００４９】
さらに、前記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。
【符号の説明】
【００５０】
１０…液晶表示装置
１２…液晶表示パネル
１４…表示駆動装置
１６…電源回路
１８…ゲートドライバ
２０…ソースドライバ
２２…ロジック部
３６…レギュレータ
３８…ＤＣ／ＤＣコンバータ
４０…放電回路
ＶＣＣ…外部電源
ＶＧＨ…ゲートオン電源
ＶＧＬ…ゲートオフ電源
ＡＶＤＤ…ロジック回路の電源
【特許請求の範囲】
【請求項１】
外部電源からそれぞれ生成される所定の負電源及び所定の正電源を放電するための放電回路であって、
前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第２のスイッチング素子を備える正電源放電回路と、
を具備することを特徴とする放電回路。
【請求項２】
外部電源からそれぞれ生成される所定の負電源及び所定の第１及び第２の正電源を放電するための放電回路であって、
前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記第１の正電源を前記外部電源に接続する第２のスイッチング素子を備える第１の正電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第３の閾値を超えたときに導通して前記第２の正電源を前記外部電源に接続する第３のスイッチング素子を備える第２の正電源放電回路と、
を具備することを特徴とする放電回路。
【請求項３】
前記第２の正電源放電回路は、前記第１の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴とする請求項２に記載の放電回路。
【請求項４】
それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、
前記液晶表示パネルを表示駆動する表示駆動装置と、
外部電源から所定の負電源及び所定の正電源を生成して前記表示駆動装置に供給する電源回路と、
を具備する液晶表示装置であって、
前記電源回路は、
前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第２のスイッチング素子を備える正電源放電回路と、
を有する放電回路を備えることを特徴とする液晶表示装置。
【請求項５】
それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、
前記液晶表示パネルを表示駆動する表示駆動装置と、
外部電源から所定の負電源及び所定の第１及び第２の正電源を生成して前記表示駆動装置に供給する電源回路と、
を具備する液晶表示装置であって、
前記電源回路は、
前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記第１の正電源を前記外部電源に接続する第２のスイッチング素子を備える第１の正電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第３の閾値を超えたときに導通して前記第２の正電源を前記外部電源に接続する第３のスイッチング素子を備える第２の正電源放電回路と、
を有する放電回路を備えることを特徴とする液晶表示装置。
【請求項６】
前記第２の正電源放電回路は、前記第１の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
前記第１の閾値は、前記表示駆動装置が動作する電圧よりも低い電圧であることを特徴とする請求項４又は５に記載の液晶表示装置。
【請求項１】
外部電源からそれぞれ生成される所定の負電源及び所定の正電源を放電するための放電回路であって、
前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第２のスイッチング素子を備える正電源放電回路と、
を具備することを特徴とする放電回路。
【請求項２】
外部電源からそれぞれ生成される所定の負電源及び所定の第１及び第２の正電源を放電するための放電回路であって、
前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記第１の正電源を前記外部電源に接続する第２のスイッチング素子を備える第１の正電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第３の閾値を超えたときに導通して前記第２の正電源を前記外部電源に接続する第３のスイッチング素子を備える第２の正電源放電回路と、
を具備することを特徴とする放電回路。
【請求項３】
前記第２の正電源放電回路は、前記第１の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴とする請求項２に記載の放電回路。
【請求項４】
それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、
前記液晶表示パネルを表示駆動する表示駆動装置と、
外部電源から所定の負電源及び所定の正電源を生成して前記表示駆動装置に供給する電源回路と、
を具備する液晶表示装置であって、
前記電源回路は、
前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第２のスイッチング素子を備える正電源放電回路と、
を有する放電回路を備えることを特徴とする液晶表示装置。
【請求項５】
それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、
前記液晶表示パネルを表示駆動する表示駆動装置と、
外部電源から所定の負電源及び所定の第１及び第２の正電源を生成して前記表示駆動装置に供給する電源回路と、
を具備する液晶表示装置であって、
前記電源回路は、
前記外部電源をカップリングした電圧が第１の閾値まで低下したときに導通して前記負電源を接地電位に接続する第１のスイッチング素子を備える負電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第２の閾値を超えたときに導通して前記第１の正電源を前記外部電源に接続する第２のスイッチング素子を備える第１の正電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第３の閾値を超えたときに導通して前記第２の正電源を前記外部電源に接続する第３のスイッチング素子を備える第２の正電源放電回路と、
を有する放電回路を備えることを特徴とする液晶表示装置。
【請求項６】
前記第２の正電源放電回路は、前記第１の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
前記第１の閾値は、前記表示駆動装置が動作する電圧よりも低い電圧であることを特徴とする請求項４又は５に記載の液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−７８４９２（Ｐ２０１２−７８４９２Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２２５３８（Ｐ２０１０−２２２５３８）
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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