液晶ディスプレイ装置及びこれを有する電子機器
【課題】高い透過率及び／又は反射率を確保しながら安定に多色表示可能な液晶ディスプレイ装置等を提供する。
【解決手段】液晶ディスプレイ装置は、マトリクス状に配置された複数の画素を有する。夫々の画素は、その画素による表示色を示すデジタル値を記憶するメモリ回路（２４）と、メモリ回路（２４）に記憶されているデジタル値を表示色に対応する電圧に変換するデジタル−アナログ変換回路（２５）と、電圧に応じて異なる波長の光を透過又は反射する液晶セル（２２）とを有する。
【解決手段】液晶ディスプレイ装置は、マトリクス状に配置された複数の画素を有する。夫々の画素は、その画素による表示色を示すデジタル値を記憶するメモリ回路（２４）と、メモリ回路（２４）に記憶されているデジタル値を表示色に対応する電圧に変換するデジタル−アナログ変換回路（２５）と、電圧に応じて異なる波長の光を透過又は反射する液晶セル（２２）とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に配置された複数の画素を有する多色表示可能な液晶ディスプレイ装置及びこれを有する電子機器に係る。
【背景技術】
【０００２】
一般的に、カラー液晶ディスプレイ装置としては、光を透過することが可能な着色層を有するカラーフィルタを用いてカラー表示を実現するものと、液晶の複屈折効果を利用してカラー表示を実現するものとが知られている。カラーフィルタを用いたカラー液晶ディスプレイ装置では、特定の色のカラーフィルタが色成分に対応する光の波長帯域を吸収することで着色光を生成することができる。しかしながら、カラーフィルタは所望の波長帯域外の光も吸収するので、表示モニタ背面に設置されたバックライト光源からの光の透過を利用する透過型では透過率が、反射体を設けて外光を反射することで表示を行う反射型では反射率が、又はそれらを組み合わせた半透過型では透過率及び反射率の両方が低下する。
【０００３】
一方、複屈折効果を用いたカラー液晶ディスプレイ装置では、一対の対向する偏光板の間に挟まれている液晶層を通る光の複屈折により着色光を得ることができ、カラーフィルタを用いないことから、高い透過率及び／又は反射率が得られる。複屈折効果を用いたカラー液晶ディスプレイ装置については、例えば、特開平６−０９５１５１号公報（特許文献１）及び特開平１１−１９０８４９号公報（特許文献２）等に詳述されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−０９５１５１号公報
【特許文献２】特開平１１−１９０８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、複屈折効果を用いたカラー液晶ディスプレイ装置は、液晶層に印加する電圧に応じて液晶分子の配向を変化させることで表示色を変えるので、印加電圧の変化に敏感であるという問題がある。
【０００６】
本発明は、このような問題を鑑み、高い透過率及び／又は反射率を確保しながら安定に多色表示可能な液晶ディスプレイ装置及びこれを有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、マトリクス状に配置された複数の画素を有する液晶ディスプレイ装置であって、夫々の画素は、当該画素による表示色を示すデジタル値を記憶するメモリ回路と、前記メモリ回路に記憶されているデジタル値を前記表示色に対応する電圧に変換するデジタル−アナログ変換回路と、前記電圧に応じて異なる波長の光を透過又は反射する液晶セルとを有する液晶ディスプレイ装置が提供される。
【０００８】
本発明の実施形態に係る液晶ディスプレイ装置は、夫々の画素へ該画素による表示色に対応する電圧を供給する電圧源を更に有してよい。この電圧源は、複数の色の夫々に対応する複数の電圧供給ラインを有する。なお、前記複数の色は、少なくともＲＧＢ三原色を有する。
【０００９】
望ましい実施形態で、夫々の画素は、２又はそれ以上のサブ画素を有してよく、前記メモリ回路、前記デジタル−アナログ回路及び前記液晶セルはサブ画素ごとに設けられる。
【００１０】
上記実施形態の一態様において、夫々の画素は、３つのサブ画素を有してよく、前記３つのサブ画素の夫々のデジタル−アナログ回路はＲＧＢ三原色の各色に対応する電圧を出力する。
【００１１】
上記実施形態の他の態様において、夫々の画素は、第１及び第２のサブ画素を有してよく、前記第１のサブ画素のデジタル−アナログ回路は、ＲＧＢ三原色のうちのいずれか２色の夫々に対応する電圧を出力し、前記第２のサブ画素のデジタル−アナログ回路は、前記２色の混色に対応する電圧又はＲＧＢ三原色のうちの残り１色に対応する電圧を出力する。
【００１２】
望ましい代替の実施形態で、夫々の画素は２つのサブ画素を有してよく、前記液晶セルはサブ画素ごとに設けられ、前記メモリ回路及び前記デジタル−アナログ回路は前記２つのサブ画素に共有される。この実施形態で、前記デジタル−アナログ回路は、ＲＧＢ三原色のうちのいずれか２色の夫々に対応する電圧を一方の液晶セルに印加し、前記２色の混色に対応する電圧又はＲＧＢ三原色のうちの残り１色に対応する電圧を他方の液晶セルに印加する。
【００１３】
夫々の画素が２又はそれ以上のサブ画素を有する本発明の実施形態において、前記液晶セルは、サブ画素ごとに異なるセルギャップを有してよく、異なるセルギャップを有する液晶セルは、同じ電圧を印加される場合に異なる波長の光を透過する。
【００１４】
望ましい実施形態で、隣接する２つの画素の組において、１つの画素のデジタル−アナログ回路は、ＲＧＢ三原色のうちのいずれか２色の夫々に対応する電圧を出力し、他の画素のデジタル−アナログ回路は、前記２色の混色に対応する電圧又はＲＧＢ三原色のうちの残り１色に対応する電圧を出力する。
【００１５】
望ましい実施形態で、夫々の画素は、同じ構成を有する２又はそれ以上の領域に分割され、前記２又はそれ以上の領域は、夫々、個別にイネーブル又はディスイネーブルにされる。
【００１６】
望ましい実施形態で、前記メモリ回路は、ＳＲＡＭ又はＤＲＡＭを有してよい。
【００１７】
本発明の実施形態に係る液晶ディスプレイ装置は、ユーザへの画像提示のために電子機器で用いられてよい。電子機器は、例えば、テレビ受像機、ラップトップ型若しくはデスクトップ型若しくはタブレット型のパーソナルコンピュータ（ＰＣ）、携帯電話機、デジタルカメラ、パーソナルデジタルアシスタント（ＰＤＡ）、カーナビゲーション装置、ポータブルゲーム機、又はオーロラビジョン等であってよい。
【発明の効果】
【００１８】
本開示の実施形態により、高い透過率及び／又は反射率を確保しながら安定に多色表示可能な液晶ディスプレイ装置及びこれを有する電子機器を提供することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係る液晶ディスプレイ装置のブロック構成図である。
【図２】本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の例を表すブロック図である。
【図３】図２に示される画素の構成に対応する回路図である。
【図４】本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第２の例を表すブロック図である。
【図５】図４に示される画素の構成に対応する回路図である。
【図６】本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第３の例を表す回路図である。
【図７】本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第４の例を表すブロック図である
【図８】図７に示される画素の構成に対応する回路図である。
【図９】本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第５の例を表す回路図である。
【図１０】図９に示される画素回路を構成するための画素の構造を示す断面図である。
【図１１】画素電極に印加される電圧、セルギャップ及び画素によって表示される色の波長の関係を表す図である。
【図１２】本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第６の例を表す平面図である。
【図１３】図１２に示される構成を有する画素に対する表示制御を説明する図である。
【図１４】本発明の実施形態に係る液晶ディスプレイ装置を備える電子機器の例を表す。
【発明を実施するための形態】
【００２０】
本発明を実施するための形態を、以下、添付の図面を参照して説明する。
【００２１】
図１は、本発明の実施形態に係る液晶ディスプレイ装置の構成を表すブロック図である。図１のディスプレイ装置１０は、表示パネル１１と、ソースドライバ１２と、ゲートドライバ１３と、電圧源１４と、コントローラ１５とを有する。
【００２２】
表示パネル１１は、行及び列のマトリクス状に配置されている複数の画素Ｐ１１〜Ｐｎｍ（ｍ、ｎは整数）を有する。表示パネル１１は、更に、画素の列又は行ごとに設けられている複数のソースライン１６−１〜１６−ｍと、ソースライン１６−１〜１６−ｍと直交するよう画素の行又は列ごとに設けられている複数のゲートライン１７−１〜１７−ｎとを有する。
【００２３】
ソースドライバ１２は、画像データ信号に従ってソースライン１６−１〜１６−ｍを駆動する信号線駆動回路であり、ソースライン１６−１〜１６−ｍを介して画素Ｐ１１〜Ｐｎｍの夫々へ信号電圧を印加する。ゲートドライバ１３は、ゲートライン１７−１〜１７−ｎを順次に駆動する走査線駆動回路であり、ゲートライン１７−１〜１７−ｎを介して画素Ｐ１１〜Ｐｎｍの夫々について信号電圧の印加を制御する。ゲートドライバ１３は、例えばインターレース方式又はプログレッシブ方式等の走査方式に従って、行単位で画素を選択し、それらの選択された画素にソースラインを介して信号電圧が印加されるようにする。
【００２４】
電圧源１４は、画素Ｐ１１〜Ｐｎｍの夫々に表示色に対応する電圧を供給する。本実施形態に係る液晶ディスプレイ装置では、印加される信号電圧に応じて電圧源１４から供給される電圧を選択することで、所望の表示色が得られるよう液晶分子の配向を変化させる。
【００２５】
コントローラ１５は、ソースドライバ１２、ゲートドライバ１３及び電圧源１４を同期させ、それらの動作を制御する。
【００２６】
図２は、本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の例を表すブロック図である。
【００２７】
画素Ｐｊｉ（ｉ及びｊは整数であり、１≦ｉ≦ｍ且つ１≦ｊ≦ｎ。）は、その画素が属するｉ番目の列に対して設けられているソースライン１６−ｉと、その画素が属するｊ番目の行に対して設けられているゲートライン１７−ｊとの交差領域に配置されている。
【００２８】
画素Ｐｊｉは、透明基板（図示せず。）の上に形成された画素電極２０と、これと対向する透明基板（図示せず。）の上に形成された対向電極２１とを有する。対向電極は、定電圧源（図示せず。）に接続されており、全ての画素に共通であることから「コモン電極」とも呼ばれる。２枚の透明基板の間には液晶が注入されており、画素電極２０と対向電極２１との間には液晶セル２２が形成される。
【００２９】
画素Ｐｊｉは、更に、スイッチング回路２３、メモリ回路２４及びデジタル−アナログ（Ｄ／Ａ）変換回路２５を有する。スイッチング回路２３は、ソースライン１６−ｉ及びゲートライン１７−ｊに接続されており、ゲートライン１７−ｊ上の走査信号に応答して切り替わり、ソースライン１６−ｉをメモリ回路２４に接続する。メモリ回路２４は、ソースライン１６−ｉ上の信号電圧を０及び１の２進値データで記憶することができる。Ｄ／Ａ変換回路２５は、電圧供給ライン２６を介して電圧源１４（図１）に接続されており、電圧供給ライン２６を介して電圧源１４から供給される電圧を用いて、メモリ回路２４に記憶されている２進値データをアナログ電圧に変換する。Ｄ／Ａ変換回路２５によって変換されたアナログ電圧は画素電極２０に印加され、これにより、液晶セル２２の液晶分子の配向が変化し、アナログ電圧に対応する色が表示される。
【００３０】
図２に示されるように画素にメモリを組み込む技術は、一般にＭＩＰ（Memory in Pixel）技術として知られている。ＭＩＰ技術は、画素ごとにメモリを設け、静止画表示時に、メモリに記憶されているデータを画素に書き込むことで、ドライバの駆動を停止し、消費電力を削減するものである。ＭＩＰ技術は、特に、バックライト光源を用いないために消費電力が小さく、バッテリー駆動のモバイル機器で利用されることが多い反射型液晶ディスプレイ装置に適している。例えば、携帯電話機は使用時のほとんどの時間が待ち受け状態であり、その間は、ディスプレイ部の大部分又は全体は静止画を表示するのが一般的であるため、ＭＩＰ技術が用いられることで電池消耗を抑えることができる。
【００３１】
また、ＭＩＰ技術は、メモリに記憶されているデータに対応する一定の電圧を画素電極に印加するので、画素電極に印加される電圧の変動がほとんどない。従って、ＭＩＰ技術は、画素電極への印加電圧の変化に敏感である複屈折効果を用いたカラー液晶ディスプレイ装置での使用に適している。
【００３２】
図３は、図２に示される画素の構成に対応する回路図である。
【００３３】
スイッチング回路２３は６個のスイッチング素子ＳＷ１１〜ＳＷ１６を有する。スイッチング素子ＳＷ１１及びＳＷ１２は直列に接続されて、ソースライン１６−ｉとメモリ回路２４との間に配置されている。スイッチング素子ＳＷ１３及びＳＷ１４は直列に接続されて、ソースライン１６−ｉとメモリ回路２４との間に配置されている。スイッチング素子ＳＷ１５及びＳＷ１６は直列に接続されて、ソースライン１６−ｉとメモリ回路２４との間に配置されている。スイッチング素子ＳＷ１１、ＳＷ１３及びＳＷ１５の制御端子は第１のゲートライン１７−ｊ１に接続され、スイッチング素子ＳＷ１２、ＳＷ１４及びＳＷ１６の制御端子は第２のゲートライン１７−ｊ２に接続されている。スイッチング素子ＳＷ１２及びＳＷ１３は、他のスイッチング素子ＳＷ１１、ＳＷ１４、ＳＷ１５及びＳＷ１６と相反するスイッチング特性を有する。従って、スイッチング素子ＳＷ１２は、第２のゲートライン１７−ｊ２上の走査信号に応答して、スイッチング素子ＳＷ１４及びＳＷ１６がオンするときにオフし、スイッチング素子ＳＷ１４及びＳＷ１６がオフするときにオンする。同様に、スイッチング素子ＳＷ１３は、第１のゲートライン１７−ｊ１上の走査信号に応答して、スイッチング素子ＳＷ１１及びＳＷ１５がオンするときにオフし、スイッチング素子ＳＷ１１及びＳＷ１５がオフするときにオンする。
【００３４】
メモリ回路２４は３つの１ビットメモリＭ１１〜Ｍ１３を有する。第１のメモリＭ１１は、スイッチング素子ＳＷ１１及びＳＷ１２の直列配置に接続されており、これらのスイッチング素子ＳＷ１１、ＳＷ１２がオンするとソースライン１６−ｉに接続される。第２のメモリＭ１２は、スイッチング素子ＳＷ１３及びＳＷ１４の直列配置に接続されており、これらのスイッチング素子ＳＷ１３、ＳＷ１４がオンするとソースライン１６−ｉに接続される。第３のメモリＭ１３は、スイッチング素子ＳＷ１５及びＳＷ１６の直列配置に接続されており、これらのスイッチング素子ＳＷ１５、ＳＷ１６がオンするとソースライン１６−ｉに接続される。
【００３５】
メモリＭ１１〜Ｍ１３は、例えば、ＳＲＡＭ（Static Random Access Memory）又はＤＲＡＭ（Dynamic Random Access Memory）であってよい。一般的に、ＭＩＰ技術では、各画素においてメモリに記憶されているデータを保持するために、ＳＲＡＭ又はＤＲＡＭが用いられる。ＳＲＡＭがトランジスタによる順序回路で構成される一方、ＤＲＡＭはトランジスタ及びキャパシタ各１つずつで構成されるので、回路面積の縮小化及び画素ピッチの狭小化の点で、ＤＲＡＭの方が有利である。しかし、ＤＲＡＭは、キャパシタに蓄えられた微小電荷を保持するためにリフレッシュ動作を要する。
【００３６】
Ｄ／Ａ変換回路２５は２４個のスイッチング素子ＳＷ１０１〜ＳＷ１２４を有する。スイッチング素子ＳＷ１０１、ＳＷ１０９及びＳＷ１１７の第１の直列配置は、画素電極２０と第１の電圧供給ライン２６１との間に配置されている。スイッチング素子ＳＷ１０２、ＳＷ１１０及びＳＷ１１８の第２の直列配置は、画素電極２０と第２の電圧供給ライン２６２との間に配置されている。スイッチング素子ＳＷ１０３、ＳＷ１１１及びＳＷ１１９の第３の直列配置は、画素電極２０と第３の電圧供給ライン２６３との間に配置されている。スイッチング素子ＳＷ１０４、ＳＷ１１２及びＳＷ１２０の第４の直列配置は、画素電極２０と第４の電圧供給ライン２６４との間に配置されている。スイッチング素子ＳＷ１０５、ＳＷ１１３及びＳＷ１２１の第５の直列配置は、画素電極２０と第５の電圧供給ライン２６５との間に配置されている。スイッチング素子ＳＷ１０６、ＳＷ１１４及びＳＷ１２２の第６の直列配置は、画素電極２０と第６の電圧供給ライン２６６との間に配置されている。スイッチング素子ＳＷ１０７、ＳＷ１１５及びＳＷ１２３の第７の直列配置は、画素電極２０と第７の電圧供給ライン２６７との間に配置されている。スイッチング素子ＳＷ１０８、ＳＷ１１６及びＳＷ１２４の第８の直列配置は、画素電極２０と第８の電圧供給ライン２６８との間に配置されている。
【００３７】
スイッチング素子ＳＷ１０１〜ＳＷ１０８の制御端子は第１のメモリＭ１１の出力部に接続されている。スイッチング素子ＳＷ１０１〜ＳＷ１０４は、スイッチング素子ＳＷ１０５〜ＳＷ１０８と相反するスイッチング特性を有し、第１のメモリＭ１１の出力に応答して、スイッチング素子ＳＷ１０５〜ＳＷ１０８がオンするときにオフし、スイッチング素子ＳＷ１０５〜ＳＷ１０８がオフするときにオンする。
【００３８】
スイッチング素子ＳＷ１０９〜ＳＷ１１６の制御端子は第２のメモリＭ１２の出力部に接続されている。スイッチング素子ＳＷ１０９、１１０、ＳＷ１１３及びＳＷ１１４は、スイッチング素子ＳＷ１１１、ＳＷ１１２、ＳＷ１１５及びＳＷ１１６と相反するスイッチング特性を有し、第２のメモリＭ１２の出力に応答して、スイッチング素子ＳＷ１１１、ＳＷ１１２、ＳＷ１１５及びＳＷ１１６がオンするときにオフし、スイッチング素子ＳＷ１１１、ＳＷ１１２、ＳＷ１１５及びＳＷ１１６がオフするときにオンする。
【００３９】
スイッチング素子ＳＷ１１７〜ＳＷ１２４の制御端子は第３のメモリＭ１３の出力部に接続されている。スイッチング素子ＳＷ１１７、ＳＷ１１９、ＳＷ１２１及びＳＷ１２３は、スイッチング素子ＳＷ１１８、ＳＷ１２０、ＳＷ１２２及びＳＷ１２４と相反するスイッチング特性を有し、スイッチング素子ＳＷ１１８、ＳＷ１２０、ＳＷ１２２及びＳＷ１２４がオンするときにオフし、スイッチング素子ＳＷ１１８、ＳＷ１２０、ＳＷ１２２及びＳＷ１２４がオフするときにオンする。
【００４０】
第１乃至第８の電圧供給ライン２６１〜２６８は、夫々、特定の色成分に対応する異なる電圧を電圧源１４（図１）によって印加されている。例えば、第１乃至第８の電圧供給ライン２６１〜２６８は、夫々、黒、青、緑、シアン、赤、マゼンタ、イエロー及び白に対応する電圧Ｖｋ、Ｖｂ、Ｖｇ、Ｖｃ、Ｖｒ、Ｖｍ、Ｖｙ及びＶｗを印加されている。
【００４１】
ゲートライン１７−ｊ上の走査信号は３ビットデータ用に時分割される。例えば、走査信号は電圧パルスの形をとり、その存続期間をＴとする。最初のＴ／３の期間に、第１のゲートライン１７−ｊ１はハイに駆動され、第２のゲートライン１７−ｊ２はローに駆動される。このとき、スイッチング回路２３ではスイッチング素子ＳＷ１１及びＳＷ１２がオンし、メモリ回路２４の第１のメモリＭ１１はソースライン１６−ｉに接続される。次のＴ／３の期間に、第１のゲート１７−ｊ１はローに駆動され、第２のゲートライン１７−ｊ２はハイに駆動される。このとき、スイッチング回路２３ではスイッチング素子ＳＷ１３及びＳＷ１４がオンし、メモリ回路２４の第２のメモリＭ１２はソースライン１６−ｉに接続される。最後のＴ／３の期間に、第１のゲートライン１７−ｊ１及び第２のゲートライン１７−ｊ２はいずれもハイに駆動される。このとき、スイッチング回路２３ではスイッチング素子ＳＷ１５及びＳＷ１６がオンし、メモリ回路２４の第３のメモリＭ１３はソースライン１６−ｉに接続される。このようにして、第１、第２及び第３のメモリＭ１１〜Ｍ１３は順次にソースライン１６−ｉに接続される。ソースライン１６−ｉは、第１のゲートライン１７−ｊ１及び第２のゲートライン１７−ｊ２の駆動に同期してソースドライバ１２（図１）によって駆動される。
【００４２】
例えば、画素Ｐｊｉに赤を表示させる場合を考えると、ｊ番目の画素の行が選択された直前の走査期間Ｔにおいて、ソースライン１６−ｉは最初のＴ／３の期間にのみハイに駆動され、第１乃至第３のメモリＭ１１〜Ｍ１３は、夫々、２進値‘１’、‘０’、‘０’を記憶する。結果として、走査期間Ｔの終了後から次の走査期間の開始まで、第１乃至第３のメモリＭ１１〜Ｍ１３は、夫々、２進値‘１’、‘０’、‘０’を出力する。これにより、画素電極２０は、スイッチング素子ＳＷ１０５、ＳＷ１１３及びＳＷ１２１を介して、赤に対応する電圧Ｖｒに保たれている第５の電圧供給ライン２６５に接続される。
【００４３】
図４は、本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第２の例を表すブロック図である。
【００４４】
画素Ｐ’ｊｉは、２つのサブ画素ＳＰ１１及びＳＰ１２と、スイッチング回路４３とを有する。サブ画素ＳＰ１１及びＳＰ１２は、夫々、画素電極４０ａ、４０ｂ、対向電極４１ａ、４１ｂ、画素電極と対向電極との間にある液晶セル４２ａ、４２ｂ、メモリ回路４４ａ、４４ｂ、及びＤ／Ａ変換回路４５ａ、４５ｂを有する。
【００４５】
スイッチング回路４３は、ソースライン１６−ｉ及びゲートライン１７−ｊに接続されており、ゲートライン１７−ｊ上の走査信号に応答して切り替わり、ソースライン１６−ｉをメモリ回路４４ａ及び４４ｂの夫々に接続する。各メモリ回路４４ａ、４４ｂは、ソースライン１６−ｉ上の信号電圧を０及び１の２進値データで記憶することができる。Ｄ／Ａ変換回路４５ａ、４５ｂは、電圧供給ライン４６を介して電圧源１４（図１）に接続されており、電圧供給ライン４６を介して電圧源１４から供給される電圧を用いて、対応するメモリ回路４４ａ、４４ｂに記憶されている２進値データをアナログ電圧に変換する。Ｄ／Ａ変換回路４５ａ、４５ｂによって変換されたアナログ電圧は対応する画素電極４０ａ、４０ｂに印加される。
【００４６】
図５は、図４に示される画素の構成に対応する回路図である。
【００４７】
スイッチング回路４３は９個のスイッチング素子ＳＷ２１〜ＳＷ２９を有する。スイッチング素子ＳＷ２１及びＳＷ２２は直列に接続されて、ソースライン１６−ｉと第１のサブ画素ＳＰ１１（図４）に設けられている第１のメモリ回路４４ａとの間に配置されている。スイッチング素子ＳＷ２３及びＳＷ２４は直列に接続されて、ソースライン１６−ｉと第１のメモリ回路４４ａとの間に配置されている。スイッチング素子ＳＷ２５及びＳＷ２６は直列に接続されて、ソースライン１６−ｉと第２のサブ画素ＳＰ１２（図４）に設けられている第２のメモリ回路４４ｂとの間に配置されている。スイッチング素子ＳＷ２７〜ＳＷ２９は直列に接続されて、ソースライン１６−ｉと第２のメモリ回路４４ｂとの間に配置されている。スイッチング素子ＳＷ２１、ＳＷ２３、ＳＷ２５、ＳＷ２７の制御端子は第１のゲートライン１７−ｊ１に接続され、スイッチング素子ＳＷ２２、ＳＷ２４、ＳＷ２６、ＳＷ２８の制御端子は第２のゲートライン１７−ｊ２に接続され、スイッチング素子ＳＷ２９の制御端子は第３のゲートライン１７−ｊ３に接続されている。スイッチング素子ＳＷ２２及びＳＷ２８は、スイッチング素子ＳＷ２４及びＳＷ２６と相反するスイッチング特性を有し、第２のゲートライン１７−ｊ２上の走査信号に応答に応答して、スイッチング素子ＳＷ２４及びＳＷ２６がオンするときにオフし、スイッチング素子ＳＷ２４及びＳＷ２６がオフするときにオンする。同様に、スイッチング素子ＳＷ２３及びＳＷ２７は、スイッチング素子ＳＷ２１及びＳＷ２５と相反するスイッチング特性を有し、第１のゲートライン１７−ｊ１上の走査信号に応答に応答して、スイッチング素子ＳＷ２１及びＳＷ２５がオンするときにオフし、スイッチング素子ＳＷ２１及びＳＷ２５がオフするときにオンする。
【００４８】
第１のメモリ回路４４ａは２つの１ビットメモリＭ２１及びＭ２２を有する。第１のメモリＭ２１は、スイッチング素子ＳＷ２１及びＳＷ２２の直列配置に接続されており、スイッチング素子ＳＷ２１及びＳＷ２２がオンするとソースライン１６−ｉに接続される。第２のメモリＭ２２は、スイッチング素子ＳＷ２３及びＳＷ２４の直列配置に接続されており、スイッチング素子ＳＷ２３及びＳＷ２４がオンするとソースライン１６−ｉに接続される。
【００４９】
第１のサブ画素ＳＰ１１（図４）に設けられている第１のＤ／Ａ変換回路４５ａは８個のスイッチング素子ＳＷ２０１〜ＳＷ２０８を有する。スイッチング素子ＳＷ２０１及びＳＷ２０５の第１の直列配置は、画素電極４０ａと第１の電圧供給ライン４６１との間に配置されている。スイッチング素子ＳＷ２０２及びＳＷ２０６の第２の直列配置は、画素電極４０ａと第６の電圧供給ライン４６６との間に配置されている。スイッチング素子ＳＷ２０３及びＳＷ２０７の第３の直列配置は、画素電極４０ａと第４の電圧供給ライン４６４との間に配置されている。スイッチング素子ＳＷ２０４及びＳＷ２０８の第４の直列配置は、画素電極４０ａと第３の電圧供給ライン４６３との間に配置されている。
【００５０】
スイッチング素子ＳＷ２０１〜ＳＷ２０４の制御端子は第１のメモリＭ２１の出力部に接続されている。スイッチング素子ＳＷ２０１及び２０２は、スイッチング素子ＳＷ２０３及び２０４と相反するスイッチング特性を有し、第１のメモリＭ２１の出力に応答して、スイッチング素子ＳＷ２０３及びＳＷ２０４がオンするときにオフし、スイッチング素子ＳＷ２０３及びＳＷ２０４がオフするときにオンする。
【００５１】
スイッチング素子ＳＷ２０５〜ＳＷ２０８の制御端子は第２のメモリＭ２２の出力部に接続されている。スイッチング素子ＳＷ２０５及びＳＷ２０７は、スイッチング素子ＳＷ２０６及びＳＷ２０８と相反するスイッチング特性を有し、第２のメモリＭ２２の出力に応答して、スイッチング素子ＳＷ２０６及びＳＷ２０８がオンするときにオフし、スイッチング素子ＳＷ２０６及びＳＷ２０８がオフするときにオンする。
【００５２】
第２のメモリ回路４４ｂは２つの１ビットメモリＭ２３及びＭ２４を有する。第３のメモリＭ２３は、スイッチング素子ＳＷ２５及びＳＷ２６の直列配置に接続されており、スイッチング素子ＳＷ２５及びＳＷ２６がオンするとソースライン１６−ｉに接続される。第４のメモリＭ２４は、スイッチング素子ＳＷ２７〜ＳＷ２９の直列配置に接続されており、スイッチング素子ＳＷ２７〜ＳＷ２９がオンするとソースライン１６−ｉに接続される。
【００５３】
第２のサブ画素ＳＰ１２（図４）に設けられている第２のＤ／Ａ変換回路４５ｂは８個のスイッチング素子ＳＷ２０９〜ＳＷ２１６を有する。スイッチング素子ＳＷ２０９及びＳＷ２１３の第１の直列配置は、画素電極４０ｂと第１の電圧供給ライン４６１との間に配置されている。スイッチング素子ＳＷ２１０及びＳＷ２１４の第２の直列配置は、画素電極４０ｂと第６の電圧供給ライン４６６との間に配置されている。スイッチング素子ＳＷ２１１及びＳＷ２１５の第３の直列配置は、画素電極４０ｂと第５の電圧供給ライン４６５との間に配置されている。スイッチング素子ＳＷ２１２及びＳＷ２１６の第４の直列配置は、画素電極４０ｂと第２の電圧供給ライン４６２との間に配置されている。
【００５４】
スイッチング素子ＳＷ２０９〜ＳＷ２１２の制御端子は第３のメモリＭ２３の出力部に接続されている。スイッチング素子ＳＷ２０９及びＳＷ２１０は、スイッチング素子ＳＷ２１１及びＳＷ２１２と相反するスイッチング特性を有し、第３のメモリＭ２３の出力に応答して、スイッチング素子ＳＷ２１１及びＳＷ２１２がオンするときにオフし、スイッチング素子ＳＷ２１１及びＳＷ２１２がオフするときにオンする。
【００５５】
スイッチング素子ＳＷ２１３〜ＳＷ２１６の制御端子は第４のメモリＭ２４の出力部に接続されている。スイッチング素子ＳＷ２１３及びＳＷ２１５は、スイッチング素子ＳＷ２１４及びＳＷ２１６と相反するスイッチング特性を有し、第４のメモリＭ２４の出力に応答して、スイッチング素子ＳＷ２１４及びＳＷ２１６がオンするときにオフし、スイッチング素子ＳＷ２１４及びＳＷ２１６がオフするときにオンする。
【００５６】
第１乃至第６の電圧供給ライン４６１〜４６６は、夫々、特定の色成分に対応する異なる電圧を電圧源１４（図１）によって印加されている。例えば、第１乃至第６の電圧供給ライン４６１〜４６８は、夫々、黒、青、緑、赤、イエロー及び白に対応する電圧Ｖｋ、Ｖｂ、Ｖｇ、Ｖｒ、Ｖｙ及びＶｗを印加されている。
【００５７】
ゲートライン１７−ｊ上の走査信号は４ビットデータ用に時分割される。例えば、走査信号は電圧パルスの形をとり、その存続期間をＴとする。最初のＴ／４の期間に、第１のゲートライン１７−ｊ１はハイに駆動され、残りのゲートライン１７−ｊ２及び１７−ｊ３はローに駆動される。このとき、スイッチング回路４３ではスイッチング素子ＳＷ２１及びＳＷ２２がオンし、第１のメモリ回路４４ａの第１のメモリＭ２１はソースライン１６−ｉに接続される。第２のＴ／４の期間に、第２のゲートライン１７−ｊ２はハイに駆動され、残りのゲートライン１７−ｊ１及び１７−ｊ３はローに駆動される。このとき、スイッチング回路４３ではスイッチング素子ＳＷ２３及びＳＷ２４がオンする。これにより、第１のメモリ回路４４ａの第２のメモリＭ２２はソースライン１６−ｉに接続される。第３のＴ／４の期間に、第１のゲートライン１７−ｊ１及び第２のゲートライン１７−ｊ２はいずれもハイに駆動され、第３のゲートライン１７−ｊ３はローに駆動される。このとき、スイッチング回路４３ではスイッチング素子ＳＷ２５及びＳＷ２６がオンし、第２のメモリ回路４４ｂの第３のメモリＭ２３はソースライン１６−ｉに接続される。最後のＴ／４の期間に、第３のゲートライン１７−ｊ３はハイに駆動され、残りのゲートライン１７−ｊ１及び１７−ｊ２はローに駆動される。このとき、スイッチング回路４３ではスイッチング素子ＳＷ２７〜ＳＷ２９がオンし、第２のメモリ回路４４ｂの第４のメモリＭ２４はソースライン１６−ｉに接続される。このようにして、第１乃至第４のメモリＭ２１〜Ｍ２４は順次にソースライン１６−ｉに接続される。ソースライン１６−ｉは、第１乃至第３のゲートライン１７−ｊ１、１７−ｊ２、１７−ｊ３の駆動に同期してソースドライバ１２（図１）によって駆動される。
【００５８】
例えば、画素Ｐ’ｊｉにマゼンタを表示させる場合を考えると、ｊ番目の画素の行が選択された直前の走査期間Ｔにおいて、ソースライン１６−ｉは第２のＴ／４（すなわち、Ｔ／４〜２Ｔ／４）の期間を除いてハイに駆動され、第１乃至第４のメモリＭ２１〜Ｍ２４は、夫々、２進値‘１’、‘０’、‘１’、‘１’を記憶する。結果として、走査期間Ｔの終了後から次の走査期間の開始まで、第１乃至第４のメモリＭ２１〜Ｍ２４は、夫々、２進値‘１’、‘０’、‘１’、‘１’を出力する。これにより、画素電極４０ａは、スイッチング素子ＳＷ２０３及びＳＷ２０７を介して、赤に対応する電圧Ｖｒに保たれている第４の電圧供給ライン４６４に接続され、画素電極４０ｂは、スイッチング素子ＳＷ２１２及びＳＷ２１６を介して、青に対応する電圧Ｖｂに保たれている第２の電圧供給ライン４６２に接続される。従って、画素Ｐ’ｊｉ全体としては、赤及び青の混色であるマゼンタを表示することができる。
【００５９】
図５に示される画素回路は、画素をサブ画素に分割することでサブ画素どうしの混色表示が可能であることから、色成分ごとに１つの電力供給ラインを設ける必要がなくなり、図３の画素回路と比較して開口率を改善することができ、より高解像度の表示に対応可能となる。
【００６０】
図５の例で、画素Ｐ’ｊｉは、第１のサブ画素ＳＰ１１が赤（Ｒ）、緑（Ｇ）、白（Ｗ）及び黒（Ｋ）を表示することができ、第２のサブ画素ＳＰ１２が青（Ｂ）、黄（Ｙ）、白（Ｗ）及び黒（Ｋ）を表示することができるように構成されている。白及び黒を除いて、ＲＧＢ三原色以外に必要とされる色は、１つのサブ画素で表示可能な色の組み合わせに依存する。図５の例では、赤及び緑を同時に表示することができないため、赤及び緑の混色である黄（Ｙ）が別途に表示可能とされる必要がある。
【００６１】
図６は、本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第３の例を表す回路図である。
【００６２】
図６の画素は、２つのサブ画素に分割されており、各サブ画素は、画素電極６０ａ、６０ｂ、対向電極６１ａ、６１ｂ、及び画素電極と対向電極の間にある液晶セル６２ａ、６２ｂを有する。画素は、更に、スイッチング回路６３、メモリ回路６４及びＤ／Ａ変換回路６５を有する。スイッチング回路６３は、ソースライン１６−ｉと、第１及び第２のゲートライン１７−ｊ１、１７−ｊ２とに接続されており、第１及び第２のゲートライン１７−ｊ１、１７−ｊ２上の走査信号に応答して導通し、ソースライン１６−ｉをメモリ回路６４に接続する。メモリ回路６４は、ソースライン１６−ｉ上の信号電圧を０及び１の２進値データで記憶することができる。Ｄ／Ａ変換回路６５は、電圧供給ライン６６を介して電圧源１４（図１）に接続されており、電圧供給ライン６６を介して電圧源１４から供給される電圧を用いて、メモリ回路６４に記憶されている２進値データをアナログ電圧に変換する。Ｄ／Ａ変換回路６５によって変換されたアナログ電圧は画素電極６０ａ及び６０ｂの夫々に印加され、液晶セル６２ａ及び６２ｂの夫々の液晶分子の配向が変化し、各液晶セル６２ａ、６２ｂはアナログ電圧に対応する色を表示する。
【００６３】
スイッチング回路６３及びメモリ回路６４の構成及び動作は、図３を参照して説明された画素回路のものと同じであることから、ここでは詳述しない。
【００６４】
Ｄ／Ａ変換回路６５は１５個のスイッチング素子ＳＷ３０１〜ＳＷ３１５及び１つのＮＡＮＤ回路Ｌ３０１を有する。スイッチング素子ＳＷ３０１及びＳＷ３０４の第１の直列配置は、第１の画素電極６０ａと第１の電圧供給ライン６６１との間に配置されている。スイッチング素子ＳＷ３０２及びＳＷ３０５の第２の直列配置は、第１の画素電極６０ａと第３の電圧供給ライン６６３との間に配置されている。スイッチング素子ＳＷ３０３及びＳＷ３０６の第３の直列配置は、画素電極６０ａと第４の電圧供給ライン６６４との間に配置されている。
【００６５】
スイッチング素子ＳＷ３０１〜ＳＷ３０３の制御端子は第１のメモリＭ３１の出力部に接続されている。スイッチング素子ＳＷ３０１及びＳＷ３０２は、スイッチング素子ＳＷ３０３と相反するスイッチング特性を有し、第１のメモリＭ３１の出力に応答して、スイッチング素子ＳＷ３０３がオンするときにオフし、スイッチング素子ＳＷ３０３がオフするときにオンする。
【００６６】
スイッチング素子ＳＷ３０４〜ＳＷ３０６の制御端子は第２のメモリＭ３２の出力部に接続されている。スイッチング素子ＳＷ３０４及びＳＷ３０６は、スイッチング素子ＳＷ３０５と相反するスイッチング特性を有し、第２のメモリＭ３２の出力に応答して、スイッチング素子ＳＷ３０５がオンするときにオフし、スイッチング素子ＳＷ３０５がオフするときにオンする。
【００６７】
第１及び第２のメモリＭ３１、Ｍ３２の出力部は、更に、夫々、ＮＡＮＤ回路Ｌ３０１の２つの入力部の夫々に接続されている。
【００６８】
スイッチング素子ＳＷ３０７は、第１の画素電極６０ａとスイッチング素子ＳＷ３１０及びＳＷ３１１の並列配置との間に配置されている。スイッチング素子ＳＷ３１０及びＳＷ３１１は、それらの制御端子を第３のメモリＭ３３の出力部に接続されており、お互いに相反するスイッチング特性を有する。スイッチング素子ＳＷ３１０は、第３のメモリＭ３３の出力に応答してスイッチング素子ＳＷ３０７の導通経路を第１の電力供給ライン６６１に接続し、スイッチング素子ＳＷ３１１は、第３のメモリＭ３３の出力に応答してスイッチング素子ＳＷ３０７の導通経路を第６の電力供給ライン６６６に接続する。
【００６９】
スイッチング素子ＳＷ３０８は、第２の画素電極６０ｂとスイッチング素子ＳＷ３１２及びＳＷ３１３の並列配置との間に配置されている。スイッチング素子ＳＷ３１２及びＳＷ３１３は、それらの制御端子を第３のメモリＭ３３の出力部に接続されており、お互いに相反するスイッチング特性を有する。スイッチング素子ＳＷ３１２は、第３のメモリＭ３３の出力に応答してスイッチング素子ＳＷ３０８の導通経路を第１の電力供給ライン６６１に接続し、スイッチング素子ＳＷ３１３は、第３のメモリＭ３３の出力に応答してスイッチング素子ＳＷ３０８の導通経路を第２の電力供給ライン６６２に接続する。
【００７０】
スイッチング素子ＳＷ３０９は、第２の画素電極６０ｂとスイッチング素子ＳＷ３１４及びＳＷ３１５の並列配置との間に配置されている。スイッチング素子ＳＷ３１４及びＳＷ３１５は、それらの制御端子を第３のメモリＭ３３の出力部に接続されており、お互いに相反するスイッチング特性を有する。スイッチング素子ＳＷ３１４は、第３のメモリＭ３３の出力に応答してスイッチング素子ＳＷ３０９の導通経路を第５の電力供給ライン６６５に接続し、スイッチング素子ＳＷ３１５は、第３のメモリＭ３３の出力に応答してスイッチング素子ＳＷ３０９の導通経路を第６の電力供給ライン６６６に接続する。
【００７１】
スイッチング素子ＳＷ３０７〜ＳＷ３０９の制御端子はＮＡＮＤ回路Ｌ３０１の出力部に接続されている。スイッチング素子Ｓ３０７及びＳ３０９は、スイッチング素子ＳＷ３０８と相反するスイッチング特性を有し、スイッチング素子ＳＷ３０８がオンするときにオフし、スイッチング素子ＳＷ３０８がオフするときにオンする。
【００７２】
第１乃至第６の電圧供給ライン６６１〜６６６は、夫々、特定の色成分に対応する異なる電圧を電圧源１４（図１）によって印加されている。例えば、第１乃至第６の電圧供給ライン６６１〜６６６は、夫々、黒、青、緑、赤、イエロー及び白に対応する電圧Ｖｋ、Ｖｂ、Ｖｇ、Ｖｒ、Ｖｙ及びＶｗを印加されている。
【００７３】
例えば、図６に示されるような構成の画素にマゼンタを表示させる場合を考えると、ｊ番目の画素の行が選択された直前の走査期間Ｔにおいて、ソースライン１６−ｉは第２のＴ／３（すなわち、Ｔ／３〜２Ｔ／３）の期間を除いてハイに駆動され、第１乃至第３のメモリＭ３１〜Ｍ３３は、夫々、２進値‘１’、‘０’、‘１’を記憶する。結果として、走査期間Ｔの終了後から次の走査期間の開始まで、第１乃至第３のメモリＭ３１〜Ｍ３３は、夫々、２進値‘１’、‘０’、‘１’を出力する。これにより、第１の画素電極６０ａは、スイッチング素子ＳＷ３０３及びＳＷ３０６を介して、赤に対応する電圧Ｖｒに保たれている第４の電圧供給ライン６６４に接続され、第２の画素電極６０ｂは、スイッチング素子ＳＷ３１３及びＳＷ３０８を介して、青に対応する電圧Ｖｂに保たれている第２の電圧供給ライン６６２に接続される。従って、画素全体としては、赤及び青の混色であるマゼンタを表示することができる。
【００７４】
図６に示される画素回路は、スイッチング回路、メモリ回路及びＤ／Ａ変換回路をサブ画素に共通とすることで、図５の画素回路と比較して少ない部品点数及びゲートライン本数で構成することができ、開口率の更なる改善若しくは、より高解像度の表示に対応可能となる。
【００７５】
図７は、本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第４の例を表すブロック図である。
【００７６】
画素Ｐ”ｊｉは、３つのサブ画素ＳＰ２１〜ＳＰ２３と、スイッチング回路７３とを有する。サブ画素ＳＰ２１〜ＳＰ２３は、夫々、画素電極７０ａ、７０ｂ、７０ｃ、対向電極７１ａ、７１ｂ、７１ｃ、画素電極と対向電極との間にある液晶セル７２ａ、７２ｂ、７２ｃ、メモリ回路７４ａ、７４ｂ、７４ｃ、及びＤ／Ａ変換回路７５ａ、７５ｂ、７５ｃを有する。
【００７７】
スイッチング回路７３は、ソースライン１６−ｉ及びゲートライン１７−ｊに接続されており、ゲートライン１７−ｊ上の走査信号に応答して切り替わり、ソースライン１６−ｉをメモリ回路７４ａ、７４ｂ及び７４ｃの夫々に接続する。各メモリ回路７４ａ、７４ｂ、７４ｃは、ソースライン１６−ｉ上の信号電圧を０及び１の２進値データで記憶することができる。Ｄ／Ａ変換回路７５ａ、７５ｂ、７５ｃは、電圧供給ライン７６を介して電圧源１４（図１）に接続されており、電圧供給ライン７６を介して電圧源１４から供給される電圧を用いて、対応するメモリ回路７４ａ、７４ｂ、７４ｃに記憶されている２進値データをアナログ電圧に変換する。Ｄ／Ａ変換回路７５ａ、７５ｂ、７５ｃによって変換されたアナログ電圧は対応する画素電極７０ａ、７０ｂ、７０ｃに印加される。
【００７８】
図８は、図７に示される画素の構成に対応する回路図である。
【００７９】
スイッチング回路７３は１８個のスイッチング素子ＳＷ４０１〜ＳＷ４１８を有する。スイッチング素子ＳＷ４０１〜ＳＷ４０３の第１の直列配置及びスイッチング素子ＳＷ４０４〜ＳＷ４０６の第２の直列配置は、ソースライン１６−ｉと第１のサブ画素ＳＰ２１（図７）に設けられている第１のメモリ回路７４ａとの間に配置されている。スイッチング素子ＳＷ４０７〜ＳＷ４０９の第３の直列配置及びスイッチング素子ＳＷ４１０〜ＳＷ４１２の第４の直列配置は、ソースライン１６−ｉと第２のサブ画素ＳＰ２２（図７）に設けられている第２のメモリ回路７４ｂとの間に配置されている。スイッチング素子ＳＷ４１３〜ＳＷ４１５の第５の直列配置及びスイッチング素子ＳＷ４１６〜ＳＷ４１８の第６の直列配置は、ソースライン１６−ｉと第３のサブ画素ＳＰ２３（図７）に設けられている第３のメモリ回路７４ｃとの間に配置されている。
【００８０】
スイッチング素子ＳＷ４０１、ＳＷ４０４、ＳＷ４０７、ＳＷ４１０、ＳＷ４１３、ＳＷ４１６の制御端子は第１のゲートライン１７−ｊ１に接続されている。スイッチング素子ＳＷ４０４、ＳＷ４０７、ＳＷ４１６は、スイッチング素子ＳＷ４０１、ＳＷ４１０、ＳＷ４１３と相反するスイッチング特性を有し、第１のゲートライン１７−ｊ１上の走査信号に応答して、スイッチング素子ＳＷ４０１、ＳＷ４１０、ＳＷ４１３がオンするときにオフし、スイッチング素子ＳＷ４０１、ＳＷ４１０、ＳＷ４１３がオフするときにオンする。
【００８１】
スイッチング素子ＳＷ４０２、ＳＷ４０５、ＳＷ４０８、ＳＷ４１１、ＳＷ４１４、ＳＷ４１７の制御端子は第２のゲートライン１７−ｊ２に接続されている。スイッチング素子ＳＷ４０２、ＳＷ４０８、ＳＷ４１４は、スイッチング素子ＳＷ４０５、ＳＷ４１１、ＳＷ４１７と相反するスイッチング特性を有し、第２のゲートライン１７−ｊ２上の走査信号に応答して、スイッチング素子ＳＷ４０５、ＳＷ４１１、ＳＷ４１７がオンするときにオフし、スイッチング素子ＳＷ４０５、ＳＷ４１１、ＳＷ４１７がオフするときにオンする。
【００８２】
スイッチング素子ＳＷ４０３、ＳＷ４０６、ＳＷ４０９、ＳＷ４１２、ＳＷ４１５、ＳＷ４１８の制御端子は第３のゲートライン１７−ｊ３に接続されている。スイッチング素子ＳＷ４０３、ＳＷ４０６、ＳＷ４１２は、スイッチング素子ＳＷ４０９、ＳＷ４１５、ＳＷ４１８と相反するスイッチング特性を有し、第３のゲートライン１７−ｊ３上の走査信号に応答して、スイッチング素子ＳＷ４０９、ＳＷ４１５、ＳＷ４１８がオンするときにオフし、スイッチング素子ＳＷ４０９、ＳＷ４１５、ＳＷ４１８がオフするときにオンする。
【００８３】
第１のメモリ回路７４ａは２つの１ビットメモリＭ４１及びＭ４２を有する。第１のメモリＭ４１は、スイッチング素子ＳＷ４０１〜ＳＷ４０３の第１の直列配置に接続されており、これらのスイッチング素子ＳＷ４０１〜ＳＷ４０３がオンするとソースライン１６−ｉに接続される。第２のメモリＭ４２は、スイッチング素子ＳＷ４０４〜ＳＷ４０６の第２の直列配置に接続されており、これらのスイッチング素子ＳＷ４０４〜ＳＷ４０６がオンするとソースライン１６−ｉに接続される。
【００８４】
第１のサブ画素ＳＰ２１（図７）に設けられている第１のＤ／Ａ変換回路７５ａは４個のスイッチング素子ＳＷ４２１〜ＳＷ４２４を有する。スイッチング素子ＳＷ４２１は、画素電極７０ａと第５の電圧供給ライン７６５との間に配置されている。スイッチング素子ＳＷ４２２は、画素電極７０ａとスイッチング素子ＳＷ４２３及び４２４の並列配置との間に配置されている。スイッチング素子ＳＷ４２３及びＳＷ４２４は、それらの制御端子を第１のメモリＭ４１の出力部に接続されており、お互いに相反するスイッチング特性を有する。スイッチング素子ＳＷ４２３は、第１のメモリＭ４１の出力に応答してスイッチング素子ＳＷ４２２の導通経路を第２の電圧供給ライン７６２に接続し、スイッチング素子ＳＷ４２４は、第１のメモリＭ４１の出力に応答してスイッチング素子ＳＷ４２２の導通経路を第１の電圧供給ライン７６１に接続する。スイッチング素子ＳＷ４２１及びＳＷ４２２は、それらの制御端子を第２のメモリＭ４２の出力部に接続されており、お互いに相反するスイッチング特性を有する。
【００８５】
第２のメモリ回路７４ｂは２つの１ビットメモリＭ４３及びＭ４４を有する。第３のメモリＭ４３は、スイッチング素子ＳＷ４０７〜ＳＷ４０９の第３の直列配置に接続されており、これらのスイッチング素子ＳＷ４０７〜ＳＷ４０９がオンするとソースライン１６−ｉに接続される。第４のメモリＭ４４は、スイッチング素子ＳＷ４１０〜ＳＷ４１２の第４の直列配置に接続されており、これらのスイッチング素子ＳＷ４１０〜ＳＷ４１２がオンするとソースライン１６−ｉに接続される。
【００８６】
第２のサブ画素ＳＰ２２（図７）に設けられている第２のＤ／Ａ変換回路７５ｂは４個のスイッチング素子ＳＷ４２５〜ＳＷ４２８を有する。スイッチング素子ＳＷ４２５は、画素電極７０ｂと第５の電圧供給ライン７６５との間に配置されている。スイッチング素子ＳＷ４２６は、画素電極７０ｂとスイッチング素子ＳＷ４２７及び４２８の並列配置との間に配置されている。スイッチング素子ＳＷ４２７及びＳＷ４２８は、それらの制御端子を第３のメモリＭ４３の出力部に接続されており、お互いに相反するスイッチング特性を有する。スイッチング素子ＳＷ４２７は、第３のメモリＭ４３の出力に応答してスイッチング素子ＳＷ４２６の導通経路を第３の電圧供給ライン７６３に接続し、スイッチング素子ＳＷ４２８は、第３のメモリＭ４３の出力に応答してスイッチング素子ＳＷ４２６の導通経路を第１の電圧供給ライン７６１に接続する。スイッチング素子ＳＷ４２５及びＳＷ４２６は、それらの制御端子を第４のメモリＭ４４の出力部に接続されており、お互いに相反するスイッチング特性を有する。
【００８７】
第３のメモリ回路７４ｃは２つの１ビットメモリＭ４５及びＭ４６を有する。第５のメモリＭ４５は、スイッチング素子ＳＷ４１３〜ＳＷ４１５の第５の直列配置に接続されており、これらのスイッチング素子ＳＷ４１３〜ＳＷ４１５がオンするとソースライン１６−ｉに接続される。第６のメモリＭ４６は、スイッチング素子ＳＷ４１６〜ＳＷ４１８の第６の直列配置に接続されており、これらのスイッチング素子ＳＷ４１６〜ＳＷ４１８がオンするとソースライン１６−ｉに接続される。
【００８８】
第３のサブ画素ＳＰ２３（図７）に設けられている第３のＤ／Ａ変換回路７５ｃは４個のスイッチング素子ＳＷ４２９〜ＳＷ４３２を有する。スイッチング素子ＳＷ４２９は、画素電極７０ｃと第５の電圧供給ライン７６５との間に配置されている。スイッチング素子ＳＷ４３０は、画素電極７０ｃとスイッチング素子ＳＷ４３１及び４３２の並列配置との間に配置されている。スイッチング素子ＳＷ４３１及びＳＷ４３２は、それらの制御端子を第５のメモリＭ４５の出力部に接続されており、お互いに相反するスイッチング特性を有する。スイッチング素子ＳＷ４３１は、第５のメモリＭ４５の出力に応答してスイッチング素子ＳＷ４３０の導通経路を第４の電圧供給ライン７６４に接続し、スイッチング素子ＳＷ４３２は、第５のメモリＭ４５の出力に応答してスイッチング素子ＳＷ４３０の導通経路を第１の電圧供給ライン７６１に接続する。スイッチング素子ＳＷ４２９及びＳＷ４３０は、それらの制御端子を第６のメモリＭ４６の出力部に接続されており、お互いに相反するスイッチング特性を有する。
【００８９】
第１乃至第５の電圧供給ライン７６１〜７６５は、夫々、特定の色成分に対応する異なる電圧を電圧源１４（図１）によって印加されている。例えば、第１乃至第５の電圧供給ライン７６１〜７６５は、夫々、黒、青、緑、赤及び白に対応する電圧Ｖｋ、Ｖｂ、Ｖｇ、Ｖｒ及びＶｗを印加されている。
【００９０】
ゲートライン１７−ｊ上の走査信号は６ビットデータ用に時分割される。例えば、走査信号は電圧パルスの形をとり、その存続期間をＴとする。最初のＴ／６の期間に、第１のゲートライン１７−ｊ１はハイに駆動され、残りのゲートライン１７−ｊ２及び１７−ｊ３はローに駆動される。このとき、スイッチング回路７３ではスイッチング素子ＳＷ４０１〜ＳＷ４０３がオンし、第１のメモリ回路７４ａの第１のメモリＭ４１はソースライン１６−ｉに接続される。第２のＴ／６の期間に、第２のゲートライン１７−ｊ２はハイに駆動され、残りのゲートライン１７−ｊ１及び１７−ｊ３はローに駆動される。このとき、スイッチング回路７３ではスイッチング素子ＳＷ４０４〜ＳＷ４０６がオンし、第１のメモリ回路７４ａの第２のメモリＭ４２はソースライン１６−ｉに接続される。第３のＴ／６の期間に、第３のゲートライン１７−ｊ３はハイに駆動され、残りのゲートライン１７−ｊ１及び１７−ｊ２はローに駆動される。このとき、スイッチング回路７３ではスイッチング素子ＳＷ４０７〜ＳＷ４０９がオンし、第２のメモリ回路７４ｂの第３のメモリＭ４３はソースライン１６−ｉに接続される。第４のＴ／６の期間に、第１のゲートライン１７−ｊ１及び第２のゲートライン１７−ｊ２はいずれもハイに駆動され、第３のゲートライン１７−ｊ３はローに駆動される。このとき、スイッチング回路７３ではスイッチング素子ＳＷ４１０〜ＳＷ４１２がオンし、第２のメモリ回路７４ｂの第４のメモリＭ４４はソースライン１６−ｉに接続される。第５のＴ／６の期間に、第１のゲートライン１７−ｊ１及び第３のゲートライン１７−ｊ３はいずれもハイに駆動され、第２のゲートライン１７−ｊ２はローに駆動される。このとき、スイッチング回路７３ではスイッチング素子ＳＷ４１３〜ＳＷ４１５がオンし、第３のメモリ回路７４ｃの第５のメモリＭ４５はソースライン１６−ｉに接続される。最後のＴ／６の期間に、第２のゲートライン１７−ｊ２及び第３のゲートライン１７−ｊ３はいずれもハイに駆動され、第１のゲートライン１７−ｊ１はローに駆動される。このとき、スイッチング回路７３ではスイッチング素子ＳＷ４１６〜ＳＷ４１８がオンし、第３のメモリ回路７４ｃの第６のメモリＭ４６はソースライン１６−ｉに接続される。このようにして、第１乃至第６のメモリＭ４１〜Ｍ４６は順次にソースライン１６−ｉに接続される。ソースライン１６−ｉは、第１乃至第３のゲートライン１７−ｊ１、１７−ｊ２、１７−ｊ３の駆動に同期してソースドライバ１２（図１）によって駆動される。
【００９１】
例えば、画素Ｐ”ｊｉにマゼンタを表示させる場合を考えると、ｊ番目の画素の行が選択された直前の走査期間Ｔにおいて、ソースライン１６−ｉは最初のＴ／６（すなわち、０〜Ｔ／６）の期間及び第５のＴ／６（４Ｔ／６〜５Ｔ／６）の期間にのみハイに駆動され、第１乃至第６のメモリＭ４１〜Ｍ４６は、夫々、２進値‘１’、‘０’、‘０’、‘０’、‘１’、‘０’を記憶する。結果として、走査期間Ｔの終了後から次の走査期間の開始まで、第１乃至第６のメモリＭ４１〜Ｍ４６は、夫々、２進値‘１’、‘０’、‘０’、‘０’、‘１’、‘０’を出力する。画素電極７０ａは、スイッチング素子ＳＷ４２３及びＳＷ４２２を介して、青に対応する電圧Ｖｂに保たれている第２の電圧供給ライン７６２に接続され、画素電極７０ｂは、スイッチング素子ＳＷ４２８及びＳＷ４２６を介して、黒に対応する電圧Ｖｋに保たれている第１の電圧供給ライン７６１に接続され、画素電極７０ｃは、スイッチング素子ＳＷ４３１及びＳＷ４３０を介して、赤に対応する電圧Ｖｒに保たれている第４の電圧供給ライン７６４に接続される。従って、画素Ｐ”ｊｉ全体としては、赤及び青の混色であるマゼンタを表示することができる。
【００９２】
図８に示される画素回路では、３つのサブ画素ＳＰ２１〜ＳＰ２３により赤（Ｒ）、緑（Ｇ）及び青（Ｂ）を表示することができるので、これらＲＧＢ三原色に白及び黒を加えた５色に対応する少なくとも５本の電力供給ラインがあれば十分である。
【００９３】
図９は、本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第５の例を表す回路図である。
【００９４】
図９に示される画素回路は、電力供給ライン４６’の数を除いて、図５の回路と同じである。電力供給ライン４６’は、第１乃至第４の電力供給ライン４６’１〜４６’４を有する。第１乃至第４の電圧供給ライン４６’１〜４６’４は、夫々、特定の色成分に対応する異なる電圧を電圧源１４（図１）によって印加されている。例えば、第１の電圧供給ライン４６’１は黒に対応する電圧Ｖｋを印加され、第２の電圧供給ライン４６’２は赤及び黄に対応する電圧Ｖｒ／ｙを印加され、第３の電圧供給ライン４６’３は緑及び青に対応する電圧Ｖｇ／ｂを印加され、第４の電圧供給ライン４６’４は白に対応する電圧Ｖｗを印加されている。このように、図９の例では、本来１つの色成分ごとに設けられるべき電圧供給ラインが、２つの色成分によって共有されている。
【００９５】
図１０は、図９に示される画素回路を構成するための画素の構造を示す断面図である。
【００９６】
画素は、画素電極１０２が形成される第１の透明基板１０１と、画素電極と対向するよう対向電極１０４が形成されている第２の透明基板１０３と、第１の透明基板１０１と第２の透明基板１０３との間に液晶が注入されている液晶層１０５と、第２の透明基板１０３の上に設けられている偏光板１０６とを有する。画素電極１０２は、第１の透明基板１０１上に形成された透明樹脂層１０７の上に形成されており、本例では、第２の透明基板１０３を通って入射した外光を反射する反射板としても機能する。そのため、対向電極１０４は、光を透過する透明電極である。対向電極１０４は、第２の透明基板１０３上に形成された透明樹脂層１０８の上に形成されている。
【００９７】
画素の領域は、２つのサブ画素ＳＰ１１及びＳＰ１２に分割されている。サブ画素ＳＰ１１及びＳＰ１２の夫々で画素電極１０２と対向電極１０４との間の距離（この距離は、一般的に「セルギャップ」と呼ばれる。）を異ならせるよう、透明樹脂層１０８の厚みは適宜選択される。複屈折効果を利用したカラー液晶ディスプレイ装置において、画素は、画素電極に印加される電圧に応じて異なる色を表示することができるが、同じ電圧が印加される場合にセルギャップを異ならせることで異なる色を表示することもできる。
【００９８】
図１１は、画素電極に印加される電圧、セルギャップ、及び画素によって表示される色の波長の関係を表す図である。ｘ軸は電圧を示し、ｙ軸はセルギャップを示す、ｚ軸は波長を示す。
【００９９】
本例で、第１のサブ画素ＳＰ１１におけるセルギャップはｄ１であり、第２のサブ画素ＳＰ２におけるセルギャップはｄ２であり、ｄ１＞ｄ２であるとする。画素電極１０２に電圧Ｖｒ／ｙが印加されると、第１のサブ画素ＳＰ１１は波長λｒの光を表示し、第２のサブ画素ＳＰ１２は波長λｙの光を表示する。また、画素電極１０２に電圧Ｖｇ／ｂが印加されると、第１のサブ画素ＳＰ１１は波長λｇの光を表示し、第２のサブ画素ＳＰ１２は波長λｂの光を表示する。具体的に、例えば、波長λｒ、λｇ、λｂ、λｙは、夫々、赤、緑、青、黄の光に対応し、Ｖｇ／ｂ＞Ｖｒ／ｙである。
【０１００】
このように画素電極への印加電圧及びセルギャップを適切に選択することで、図９に示される画素回路のように、１つの電圧供給ラインを複数の色成分によって共有することが可能となる。すなわち、画素が複数のサブ画素に分割される場合に夫々のサブ画素について適切なセルギャップを設定することで、図９の画素回路を図５の画素回路と比較して明らかなように、開口率を改善することができ、より高解像度の表示に対応可能となる。
【０１０１】
図１２は、本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第６の例を表す平面図である。
【０１０２】
図１２の画素１２００は２つの領域Ａ１１及びＡ１２に分けられている。第１の領域Ａ１１は、その周囲を第２の領域Ａ１２によって囲まれるよう第２の領域Ａ１２の内側にある。第１及び第２の領域Ａ１１、Ａ１２は、夫々、図３に示されるような同一の画素回路を有する。このような構成とすることで、画素１２００は、夫々の画素回路に同じ色を表示させる場合に、夫々の画素回路のイネーブル／ディスイネーブルに応じて、図１３（ａ）乃至（ｄ）に示されるような４段階の階調表示が可能となる。画素回路のイネーブル／ディスイネーブルは、例えば、コントローラ１５によって制御される。
【０１０３】
画素１２００は、第１及び第２の領域Ａ１１、Ａ１２の画素回路が両方ともディスイネーブルにされる場合に最も低い階調をとり（図１３（ａ））、第１及び第２の領域Ａ１１、Ａ１２の画素回路が両方ともイネーブルにされる場合に最も高い階調をとる（図１３（ｄ））。また、画素１２００は、第１及び第２の領域Ａ１１の画素回路のいずれか一方のみがイネーブルにされる場合に中階調をとる（図１３（ｂ）及び（ｃ））。
【０１０４】
このように画素を分割することによる階調表示は、上述されたように多色表示のために画素が２又はそれ以上のサブ画素に分割されている場合にも適用可能である。例えば、図５に示されるように画素が２つのサブ画素に分割されている場合には、それらのサブ画素を更に２又はそれ以上に分割して、分割されたサブ画素に同じ構成を有する回路をつなぐことで、複数段階の階調表示が可能となる。
【０１０５】
図１４は、本発明の実施形態に係る液晶ディスプレイ装置を備える電子機器の例である。図１４の電子機器１４００は、タブレット型ＰＣとして表されているが、例えば、テレビ受像機、ラップトップ型若しくはデスクトップ型のパーソナルコンピュータ（ＰＣ）、携帯電話機、デジタルカメラ、パーソナルデジタルアシスタント（ＰＤＡ）、カーナビゲーション装置、ポータブルゲーム機、又はオーロラビジョン等の他の電子機器であってもよい。
【０１０６】
タブレット型ＰＣ１４００は、情報を画像として表示可能な表示パネルを備えたディスプレイ装置１４１０を有する。ディスプレイ装置１４１０は、図１乃至図１３を参照して説明されたカラー液晶ディスプレイ装置であってよく、高い透過率及び／又は反射率を確保しながら安定に多色表示を行うことができ且つ電力消費量も低いことから、例えば、ある時間期間にわたって同じ画像を表示し続ける電子書籍等の用途における使用に適する。
【０１０７】
まとめると、本発明の実施形態に係る液晶ディスプレイ装置は、複屈折効果を利用したカラー表示技術をＭＩＰ技術と組み合わせることで、高い透過率及び／又は反射率を確保しながら安定に多色表示を行うことができる。
【０１０８】
以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。
【０１０９】
例えば、隣接する２又はそれ以上の画素を組として、図４乃至８を参照して説明されたように、隣接画素による混色表示を行うことも可能である。
【符号の説明】
【０１１０】
１０，１４１０ ディスプレイ装置
１１ 表示パネル
１２ ソースドライバ
１３ ゲートドライバ
１４ 電圧源
１５ コントローラ
１６−１〜１６−ｍ，１６−ｉ ソースライン
１７−１〜１７−ｎ，１７−ｊ ゲートライン
１２００，Ｐ１１〜Ｐｎｍ，Ｐｊｉ，Ｐ’ｊｉ，Ｐ”ｊｉ 画素
１４００ 電子機器
２０，４０ａ，４０ｂ，６０ａ，６０ｂ，７０ａ〜７０ｃ 画素電極
２１，４１ａ，４１ｂ，６１ａ，６１ｂ，７１ａ〜７１ｃ 対向電極
２２，４２ａ，４２ｂ，６２ａ，６２ｂ，７２ａ〜７２ｃ 液晶セル
２３，４３，６３，７３ スイッチング回路
２４，４４ａ，４４ｂ，６４，７４ａ〜７４ｃ メモリ回路
２５，４５ａ，４５ｂ，６５，７５ａ〜７５ｂ Ｄ／Ａ変換回路
２６，４６，４６’，６６，７６ 電圧供給ライン
ｄ１，ｄ２ セルギャップ
ＳＰ１１，ＳＰ１２，ＳＰ２１〜ＳＰ２３ サブ画素
【技術分野】
【０００１】
本発明は、マトリクス状に配置された複数の画素を有する多色表示可能な液晶ディスプレイ装置及びこれを有する電子機器に係る。
【背景技術】
【０００２】
一般的に、カラー液晶ディスプレイ装置としては、光を透過することが可能な着色層を有するカラーフィルタを用いてカラー表示を実現するものと、液晶の複屈折効果を利用してカラー表示を実現するものとが知られている。カラーフィルタを用いたカラー液晶ディスプレイ装置では、特定の色のカラーフィルタが色成分に対応する光の波長帯域を吸収することで着色光を生成することができる。しかしながら、カラーフィルタは所望の波長帯域外の光も吸収するので、表示モニタ背面に設置されたバックライト光源からの光の透過を利用する透過型では透過率が、反射体を設けて外光を反射することで表示を行う反射型では反射率が、又はそれらを組み合わせた半透過型では透過率及び反射率の両方が低下する。
【０００３】
一方、複屈折効果を用いたカラー液晶ディスプレイ装置では、一対の対向する偏光板の間に挟まれている液晶層を通る光の複屈折により着色光を得ることができ、カラーフィルタを用いないことから、高い透過率及び／又は反射率が得られる。複屈折効果を用いたカラー液晶ディスプレイ装置については、例えば、特開平６−０９５１５１号公報（特許文献１）及び特開平１１−１９０８４９号公報（特許文献２）等に詳述されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−０９５１５１号公報
【特許文献２】特開平１１−１９０８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、複屈折効果を用いたカラー液晶ディスプレイ装置は、液晶層に印加する電圧に応じて液晶分子の配向を変化させることで表示色を変えるので、印加電圧の変化に敏感であるという問題がある。
【０００６】
本発明は、このような問題を鑑み、高い透過率及び／又は反射率を確保しながら安定に多色表示可能な液晶ディスプレイ装置及びこれを有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、マトリクス状に配置された複数の画素を有する液晶ディスプレイ装置であって、夫々の画素は、当該画素による表示色を示すデジタル値を記憶するメモリ回路と、前記メモリ回路に記憶されているデジタル値を前記表示色に対応する電圧に変換するデジタル−アナログ変換回路と、前記電圧に応じて異なる波長の光を透過又は反射する液晶セルとを有する液晶ディスプレイ装置が提供される。
【０００８】
本発明の実施形態に係る液晶ディスプレイ装置は、夫々の画素へ該画素による表示色に対応する電圧を供給する電圧源を更に有してよい。この電圧源は、複数の色の夫々に対応する複数の電圧供給ラインを有する。なお、前記複数の色は、少なくともＲＧＢ三原色を有する。
【０００９】
望ましい実施形態で、夫々の画素は、２又はそれ以上のサブ画素を有してよく、前記メモリ回路、前記デジタル−アナログ回路及び前記液晶セルはサブ画素ごとに設けられる。
【００１０】
上記実施形態の一態様において、夫々の画素は、３つのサブ画素を有してよく、前記３つのサブ画素の夫々のデジタル−アナログ回路はＲＧＢ三原色の各色に対応する電圧を出力する。
【００１１】
上記実施形態の他の態様において、夫々の画素は、第１及び第２のサブ画素を有してよく、前記第１のサブ画素のデジタル−アナログ回路は、ＲＧＢ三原色のうちのいずれか２色の夫々に対応する電圧を出力し、前記第２のサブ画素のデジタル−アナログ回路は、前記２色の混色に対応する電圧又はＲＧＢ三原色のうちの残り１色に対応する電圧を出力する。
【００１２】
望ましい代替の実施形態で、夫々の画素は２つのサブ画素を有してよく、前記液晶セルはサブ画素ごとに設けられ、前記メモリ回路及び前記デジタル−アナログ回路は前記２つのサブ画素に共有される。この実施形態で、前記デジタル−アナログ回路は、ＲＧＢ三原色のうちのいずれか２色の夫々に対応する電圧を一方の液晶セルに印加し、前記２色の混色に対応する電圧又はＲＧＢ三原色のうちの残り１色に対応する電圧を他方の液晶セルに印加する。
【００１３】
夫々の画素が２又はそれ以上のサブ画素を有する本発明の実施形態において、前記液晶セルは、サブ画素ごとに異なるセルギャップを有してよく、異なるセルギャップを有する液晶セルは、同じ電圧を印加される場合に異なる波長の光を透過する。
【００１４】
望ましい実施形態で、隣接する２つの画素の組において、１つの画素のデジタル−アナログ回路は、ＲＧＢ三原色のうちのいずれか２色の夫々に対応する電圧を出力し、他の画素のデジタル−アナログ回路は、前記２色の混色に対応する電圧又はＲＧＢ三原色のうちの残り１色に対応する電圧を出力する。
【００１５】
望ましい実施形態で、夫々の画素は、同じ構成を有する２又はそれ以上の領域に分割され、前記２又はそれ以上の領域は、夫々、個別にイネーブル又はディスイネーブルにされる。
【００１６】
望ましい実施形態で、前記メモリ回路は、ＳＲＡＭ又はＤＲＡＭを有してよい。
【００１７】
本発明の実施形態に係る液晶ディスプレイ装置は、ユーザへの画像提示のために電子機器で用いられてよい。電子機器は、例えば、テレビ受像機、ラップトップ型若しくはデスクトップ型若しくはタブレット型のパーソナルコンピュータ（ＰＣ）、携帯電話機、デジタルカメラ、パーソナルデジタルアシスタント（ＰＤＡ）、カーナビゲーション装置、ポータブルゲーム機、又はオーロラビジョン等であってよい。
【発明の効果】
【００１８】
本開示の実施形態により、高い透過率及び／又は反射率を確保しながら安定に多色表示可能な液晶ディスプレイ装置及びこれを有する電子機器を提供することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係る液晶ディスプレイ装置のブロック構成図である。
【図２】本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の例を表すブロック図である。
【図３】図２に示される画素の構成に対応する回路図である。
【図４】本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第２の例を表すブロック図である。
【図５】図４に示される画素の構成に対応する回路図である。
【図６】本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第３の例を表す回路図である。
【図７】本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第４の例を表すブロック図である
【図８】図７に示される画素の構成に対応する回路図である。
【図９】本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第５の例を表す回路図である。
【図１０】図９に示される画素回路を構成するための画素の構造を示す断面図である。
【図１１】画素電極に印加される電圧、セルギャップ及び画素によって表示される色の波長の関係を表す図である。
【図１２】本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第６の例を表す平面図である。
【図１３】図１２に示される構成を有する画素に対する表示制御を説明する図である。
【図１４】本発明の実施形態に係る液晶ディスプレイ装置を備える電子機器の例を表す。
【発明を実施するための形態】
【００２０】
本発明を実施するための形態を、以下、添付の図面を参照して説明する。
【００２１】
図１は、本発明の実施形態に係る液晶ディスプレイ装置の構成を表すブロック図である。図１のディスプレイ装置１０は、表示パネル１１と、ソースドライバ１２と、ゲートドライバ１３と、電圧源１４と、コントローラ１５とを有する。
【００２２】
表示パネル１１は、行及び列のマトリクス状に配置されている複数の画素Ｐ１１〜Ｐｎｍ（ｍ、ｎは整数）を有する。表示パネル１１は、更に、画素の列又は行ごとに設けられている複数のソースライン１６−１〜１６−ｍと、ソースライン１６−１〜１６−ｍと直交するよう画素の行又は列ごとに設けられている複数のゲートライン１７−１〜１７−ｎとを有する。
【００２３】
ソースドライバ１２は、画像データ信号に従ってソースライン１６−１〜１６−ｍを駆動する信号線駆動回路であり、ソースライン１６−１〜１６−ｍを介して画素Ｐ１１〜Ｐｎｍの夫々へ信号電圧を印加する。ゲートドライバ１３は、ゲートライン１７−１〜１７−ｎを順次に駆動する走査線駆動回路であり、ゲートライン１７−１〜１７−ｎを介して画素Ｐ１１〜Ｐｎｍの夫々について信号電圧の印加を制御する。ゲートドライバ１３は、例えばインターレース方式又はプログレッシブ方式等の走査方式に従って、行単位で画素を選択し、それらの選択された画素にソースラインを介して信号電圧が印加されるようにする。
【００２４】
電圧源１４は、画素Ｐ１１〜Ｐｎｍの夫々に表示色に対応する電圧を供給する。本実施形態に係る液晶ディスプレイ装置では、印加される信号電圧に応じて電圧源１４から供給される電圧を選択することで、所望の表示色が得られるよう液晶分子の配向を変化させる。
【００２５】
コントローラ１５は、ソースドライバ１２、ゲートドライバ１３及び電圧源１４を同期させ、それらの動作を制御する。
【００２６】
図２は、本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の例を表すブロック図である。
【００２７】
画素Ｐｊｉ（ｉ及びｊは整数であり、１≦ｉ≦ｍ且つ１≦ｊ≦ｎ。）は、その画素が属するｉ番目の列に対して設けられているソースライン１６−ｉと、その画素が属するｊ番目の行に対して設けられているゲートライン１７−ｊとの交差領域に配置されている。
【００２８】
画素Ｐｊｉは、透明基板（図示せず。）の上に形成された画素電極２０と、これと対向する透明基板（図示せず。）の上に形成された対向電極２１とを有する。対向電極は、定電圧源（図示せず。）に接続されており、全ての画素に共通であることから「コモン電極」とも呼ばれる。２枚の透明基板の間には液晶が注入されており、画素電極２０と対向電極２１との間には液晶セル２２が形成される。
【００２９】
画素Ｐｊｉは、更に、スイッチング回路２３、メモリ回路２４及びデジタル−アナログ（Ｄ／Ａ）変換回路２５を有する。スイッチング回路２３は、ソースライン１６−ｉ及びゲートライン１７−ｊに接続されており、ゲートライン１７−ｊ上の走査信号に応答して切り替わり、ソースライン１６−ｉをメモリ回路２４に接続する。メモリ回路２４は、ソースライン１６−ｉ上の信号電圧を０及び１の２進値データで記憶することができる。Ｄ／Ａ変換回路２５は、電圧供給ライン２６を介して電圧源１４（図１）に接続されており、電圧供給ライン２６を介して電圧源１４から供給される電圧を用いて、メモリ回路２４に記憶されている２進値データをアナログ電圧に変換する。Ｄ／Ａ変換回路２５によって変換されたアナログ電圧は画素電極２０に印加され、これにより、液晶セル２２の液晶分子の配向が変化し、アナログ電圧に対応する色が表示される。
【００３０】
図２に示されるように画素にメモリを組み込む技術は、一般にＭＩＰ（Memory in Pixel）技術として知られている。ＭＩＰ技術は、画素ごとにメモリを設け、静止画表示時に、メモリに記憶されているデータを画素に書き込むことで、ドライバの駆動を停止し、消費電力を削減するものである。ＭＩＰ技術は、特に、バックライト光源を用いないために消費電力が小さく、バッテリー駆動のモバイル機器で利用されることが多い反射型液晶ディスプレイ装置に適している。例えば、携帯電話機は使用時のほとんどの時間が待ち受け状態であり、その間は、ディスプレイ部の大部分又は全体は静止画を表示するのが一般的であるため、ＭＩＰ技術が用いられることで電池消耗を抑えることができる。
【００３１】
また、ＭＩＰ技術は、メモリに記憶されているデータに対応する一定の電圧を画素電極に印加するので、画素電極に印加される電圧の変動がほとんどない。従って、ＭＩＰ技術は、画素電極への印加電圧の変化に敏感である複屈折効果を用いたカラー液晶ディスプレイ装置での使用に適している。
【００３２】
図３は、図２に示される画素の構成に対応する回路図である。
【００３３】
スイッチング回路２３は６個のスイッチング素子ＳＷ１１〜ＳＷ１６を有する。スイッチング素子ＳＷ１１及びＳＷ１２は直列に接続されて、ソースライン１６−ｉとメモリ回路２４との間に配置されている。スイッチング素子ＳＷ１３及びＳＷ１４は直列に接続されて、ソースライン１６−ｉとメモリ回路２４との間に配置されている。スイッチング素子ＳＷ１５及びＳＷ１６は直列に接続されて、ソースライン１６−ｉとメモリ回路２４との間に配置されている。スイッチング素子ＳＷ１１、ＳＷ１３及びＳＷ１５の制御端子は第１のゲートライン１７−ｊ１に接続され、スイッチング素子ＳＷ１２、ＳＷ１４及びＳＷ１６の制御端子は第２のゲートライン１７−ｊ２に接続されている。スイッチング素子ＳＷ１２及びＳＷ１３は、他のスイッチング素子ＳＷ１１、ＳＷ１４、ＳＷ１５及びＳＷ１６と相反するスイッチング特性を有する。従って、スイッチング素子ＳＷ１２は、第２のゲートライン１７−ｊ２上の走査信号に応答して、スイッチング素子ＳＷ１４及びＳＷ１６がオンするときにオフし、スイッチング素子ＳＷ１４及びＳＷ１６がオフするときにオンする。同様に、スイッチング素子ＳＷ１３は、第１のゲートライン１７−ｊ１上の走査信号に応答して、スイッチング素子ＳＷ１１及びＳＷ１５がオンするときにオフし、スイッチング素子ＳＷ１１及びＳＷ１５がオフするときにオンする。
【００３４】
メモリ回路２４は３つの１ビットメモリＭ１１〜Ｍ１３を有する。第１のメモリＭ１１は、スイッチング素子ＳＷ１１及びＳＷ１２の直列配置に接続されており、これらのスイッチング素子ＳＷ１１、ＳＷ１２がオンするとソースライン１６−ｉに接続される。第２のメモリＭ１２は、スイッチング素子ＳＷ１３及びＳＷ１４の直列配置に接続されており、これらのスイッチング素子ＳＷ１３、ＳＷ１４がオンするとソースライン１６−ｉに接続される。第３のメモリＭ１３は、スイッチング素子ＳＷ１５及びＳＷ１６の直列配置に接続されており、これらのスイッチング素子ＳＷ１５、ＳＷ１６がオンするとソースライン１６−ｉに接続される。
【００３５】
メモリＭ１１〜Ｍ１３は、例えば、ＳＲＡＭ（Static Random Access Memory）又はＤＲＡＭ（Dynamic Random Access Memory）であってよい。一般的に、ＭＩＰ技術では、各画素においてメモリに記憶されているデータを保持するために、ＳＲＡＭ又はＤＲＡＭが用いられる。ＳＲＡＭがトランジスタによる順序回路で構成される一方、ＤＲＡＭはトランジスタ及びキャパシタ各１つずつで構成されるので、回路面積の縮小化及び画素ピッチの狭小化の点で、ＤＲＡＭの方が有利である。しかし、ＤＲＡＭは、キャパシタに蓄えられた微小電荷を保持するためにリフレッシュ動作を要する。
【００３６】
Ｄ／Ａ変換回路２５は２４個のスイッチング素子ＳＷ１０１〜ＳＷ１２４を有する。スイッチング素子ＳＷ１０１、ＳＷ１０９及びＳＷ１１７の第１の直列配置は、画素電極２０と第１の電圧供給ライン２６１との間に配置されている。スイッチング素子ＳＷ１０２、ＳＷ１１０及びＳＷ１１８の第２の直列配置は、画素電極２０と第２の電圧供給ライン２６２との間に配置されている。スイッチング素子ＳＷ１０３、ＳＷ１１１及びＳＷ１１９の第３の直列配置は、画素電極２０と第３の電圧供給ライン２６３との間に配置されている。スイッチング素子ＳＷ１０４、ＳＷ１１２及びＳＷ１２０の第４の直列配置は、画素電極２０と第４の電圧供給ライン２６４との間に配置されている。スイッチング素子ＳＷ１０５、ＳＷ１１３及びＳＷ１２１の第５の直列配置は、画素電極２０と第５の電圧供給ライン２６５との間に配置されている。スイッチング素子ＳＷ１０６、ＳＷ１１４及びＳＷ１２２の第６の直列配置は、画素電極２０と第６の電圧供給ライン２６６との間に配置されている。スイッチング素子ＳＷ１０７、ＳＷ１１５及びＳＷ１２３の第７の直列配置は、画素電極２０と第７の電圧供給ライン２６７との間に配置されている。スイッチング素子ＳＷ１０８、ＳＷ１１６及びＳＷ１２４の第８の直列配置は、画素電極２０と第８の電圧供給ライン２６８との間に配置されている。
【００３７】
スイッチング素子ＳＷ１０１〜ＳＷ１０８の制御端子は第１のメモリＭ１１の出力部に接続されている。スイッチング素子ＳＷ１０１〜ＳＷ１０４は、スイッチング素子ＳＷ１０５〜ＳＷ１０８と相反するスイッチング特性を有し、第１のメモリＭ１１の出力に応答して、スイッチング素子ＳＷ１０５〜ＳＷ１０８がオンするときにオフし、スイッチング素子ＳＷ１０５〜ＳＷ１０８がオフするときにオンする。
【００３８】
スイッチング素子ＳＷ１０９〜ＳＷ１１６の制御端子は第２のメモリＭ１２の出力部に接続されている。スイッチング素子ＳＷ１０９、１１０、ＳＷ１１３及びＳＷ１１４は、スイッチング素子ＳＷ１１１、ＳＷ１１２、ＳＷ１１５及びＳＷ１１６と相反するスイッチング特性を有し、第２のメモリＭ１２の出力に応答して、スイッチング素子ＳＷ１１１、ＳＷ１１２、ＳＷ１１５及びＳＷ１１６がオンするときにオフし、スイッチング素子ＳＷ１１１、ＳＷ１１２、ＳＷ１１５及びＳＷ１１６がオフするときにオンする。
【００３９】
スイッチング素子ＳＷ１１７〜ＳＷ１２４の制御端子は第３のメモリＭ１３の出力部に接続されている。スイッチング素子ＳＷ１１７、ＳＷ１１９、ＳＷ１２１及びＳＷ１２３は、スイッチング素子ＳＷ１１８、ＳＷ１２０、ＳＷ１２２及びＳＷ１２４と相反するスイッチング特性を有し、スイッチング素子ＳＷ１１８、ＳＷ１２０、ＳＷ１２２及びＳＷ１２４がオンするときにオフし、スイッチング素子ＳＷ１１８、ＳＷ１２０、ＳＷ１２２及びＳＷ１２４がオフするときにオンする。
【００４０】
第１乃至第８の電圧供給ライン２６１〜２６８は、夫々、特定の色成分に対応する異なる電圧を電圧源１４（図１）によって印加されている。例えば、第１乃至第８の電圧供給ライン２６１〜２６８は、夫々、黒、青、緑、シアン、赤、マゼンタ、イエロー及び白に対応する電圧Ｖｋ、Ｖｂ、Ｖｇ、Ｖｃ、Ｖｒ、Ｖｍ、Ｖｙ及びＶｗを印加されている。
【００４１】
ゲートライン１７−ｊ上の走査信号は３ビットデータ用に時分割される。例えば、走査信号は電圧パルスの形をとり、その存続期間をＴとする。最初のＴ／３の期間に、第１のゲートライン１７−ｊ１はハイに駆動され、第２のゲートライン１７−ｊ２はローに駆動される。このとき、スイッチング回路２３ではスイッチング素子ＳＷ１１及びＳＷ１２がオンし、メモリ回路２４の第１のメモリＭ１１はソースライン１６−ｉに接続される。次のＴ／３の期間に、第１のゲート１７−ｊ１はローに駆動され、第２のゲートライン１７−ｊ２はハイに駆動される。このとき、スイッチング回路２３ではスイッチング素子ＳＷ１３及びＳＷ１４がオンし、メモリ回路２４の第２のメモリＭ１２はソースライン１６−ｉに接続される。最後のＴ／３の期間に、第１のゲートライン１７−ｊ１及び第２のゲートライン１７−ｊ２はいずれもハイに駆動される。このとき、スイッチング回路２３ではスイッチング素子ＳＷ１５及びＳＷ１６がオンし、メモリ回路２４の第３のメモリＭ１３はソースライン１６−ｉに接続される。このようにして、第１、第２及び第３のメモリＭ１１〜Ｍ１３は順次にソースライン１６−ｉに接続される。ソースライン１６−ｉは、第１のゲートライン１７−ｊ１及び第２のゲートライン１７−ｊ２の駆動に同期してソースドライバ１２（図１）によって駆動される。
【００４２】
例えば、画素Ｐｊｉに赤を表示させる場合を考えると、ｊ番目の画素の行が選択された直前の走査期間Ｔにおいて、ソースライン１６−ｉは最初のＴ／３の期間にのみハイに駆動され、第１乃至第３のメモリＭ１１〜Ｍ１３は、夫々、２進値‘１’、‘０’、‘０’を記憶する。結果として、走査期間Ｔの終了後から次の走査期間の開始まで、第１乃至第３のメモリＭ１１〜Ｍ１３は、夫々、２進値‘１’、‘０’、‘０’を出力する。これにより、画素電極２０は、スイッチング素子ＳＷ１０５、ＳＷ１１３及びＳＷ１２１を介して、赤に対応する電圧Ｖｒに保たれている第５の電圧供給ライン２６５に接続される。
【００４３】
図４は、本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第２の例を表すブロック図である。
【００４４】
画素Ｐ’ｊｉは、２つのサブ画素ＳＰ１１及びＳＰ１２と、スイッチング回路４３とを有する。サブ画素ＳＰ１１及びＳＰ１２は、夫々、画素電極４０ａ、４０ｂ、対向電極４１ａ、４１ｂ、画素電極と対向電極との間にある液晶セル４２ａ、４２ｂ、メモリ回路４４ａ、４４ｂ、及びＤ／Ａ変換回路４５ａ、４５ｂを有する。
【００４５】
スイッチング回路４３は、ソースライン１６−ｉ及びゲートライン１７−ｊに接続されており、ゲートライン１７−ｊ上の走査信号に応答して切り替わり、ソースライン１６−ｉをメモリ回路４４ａ及び４４ｂの夫々に接続する。各メモリ回路４４ａ、４４ｂは、ソースライン１６−ｉ上の信号電圧を０及び１の２進値データで記憶することができる。Ｄ／Ａ変換回路４５ａ、４５ｂは、電圧供給ライン４６を介して電圧源１４（図１）に接続されており、電圧供給ライン４６を介して電圧源１４から供給される電圧を用いて、対応するメモリ回路４４ａ、４４ｂに記憶されている２進値データをアナログ電圧に変換する。Ｄ／Ａ変換回路４５ａ、４５ｂによって変換されたアナログ電圧は対応する画素電極４０ａ、４０ｂに印加される。
【００４６】
図５は、図４に示される画素の構成に対応する回路図である。
【００４７】
スイッチング回路４３は９個のスイッチング素子ＳＷ２１〜ＳＷ２９を有する。スイッチング素子ＳＷ２１及びＳＷ２２は直列に接続されて、ソースライン１６−ｉと第１のサブ画素ＳＰ１１（図４）に設けられている第１のメモリ回路４４ａとの間に配置されている。スイッチング素子ＳＷ２３及びＳＷ２４は直列に接続されて、ソースライン１６−ｉと第１のメモリ回路４４ａとの間に配置されている。スイッチング素子ＳＷ２５及びＳＷ２６は直列に接続されて、ソースライン１６−ｉと第２のサブ画素ＳＰ１２（図４）に設けられている第２のメモリ回路４４ｂとの間に配置されている。スイッチング素子ＳＷ２７〜ＳＷ２９は直列に接続されて、ソースライン１６−ｉと第２のメモリ回路４４ｂとの間に配置されている。スイッチング素子ＳＷ２１、ＳＷ２３、ＳＷ２５、ＳＷ２７の制御端子は第１のゲートライン１７−ｊ１に接続され、スイッチング素子ＳＷ２２、ＳＷ２４、ＳＷ２６、ＳＷ２８の制御端子は第２のゲートライン１７−ｊ２に接続され、スイッチング素子ＳＷ２９の制御端子は第３のゲートライン１７−ｊ３に接続されている。スイッチング素子ＳＷ２２及びＳＷ２８は、スイッチング素子ＳＷ２４及びＳＷ２６と相反するスイッチング特性を有し、第２のゲートライン１７−ｊ２上の走査信号に応答に応答して、スイッチング素子ＳＷ２４及びＳＷ２６がオンするときにオフし、スイッチング素子ＳＷ２４及びＳＷ２６がオフするときにオンする。同様に、スイッチング素子ＳＷ２３及びＳＷ２７は、スイッチング素子ＳＷ２１及びＳＷ２５と相反するスイッチング特性を有し、第１のゲートライン１７−ｊ１上の走査信号に応答に応答して、スイッチング素子ＳＷ２１及びＳＷ２５がオンするときにオフし、スイッチング素子ＳＷ２１及びＳＷ２５がオフするときにオンする。
【００４８】
第１のメモリ回路４４ａは２つの１ビットメモリＭ２１及びＭ２２を有する。第１のメモリＭ２１は、スイッチング素子ＳＷ２１及びＳＷ２２の直列配置に接続されており、スイッチング素子ＳＷ２１及びＳＷ２２がオンするとソースライン１６−ｉに接続される。第２のメモリＭ２２は、スイッチング素子ＳＷ２３及びＳＷ２４の直列配置に接続されており、スイッチング素子ＳＷ２３及びＳＷ２４がオンするとソースライン１６−ｉに接続される。
【００４９】
第１のサブ画素ＳＰ１１（図４）に設けられている第１のＤ／Ａ変換回路４５ａは８個のスイッチング素子ＳＷ２０１〜ＳＷ２０８を有する。スイッチング素子ＳＷ２０１及びＳＷ２０５の第１の直列配置は、画素電極４０ａと第１の電圧供給ライン４６１との間に配置されている。スイッチング素子ＳＷ２０２及びＳＷ２０６の第２の直列配置は、画素電極４０ａと第６の電圧供給ライン４６６との間に配置されている。スイッチング素子ＳＷ２０３及びＳＷ２０７の第３の直列配置は、画素電極４０ａと第４の電圧供給ライン４６４との間に配置されている。スイッチング素子ＳＷ２０４及びＳＷ２０８の第４の直列配置は、画素電極４０ａと第３の電圧供給ライン４６３との間に配置されている。
【００５０】
スイッチング素子ＳＷ２０１〜ＳＷ２０４の制御端子は第１のメモリＭ２１の出力部に接続されている。スイッチング素子ＳＷ２０１及び２０２は、スイッチング素子ＳＷ２０３及び２０４と相反するスイッチング特性を有し、第１のメモリＭ２１の出力に応答して、スイッチング素子ＳＷ２０３及びＳＷ２０４がオンするときにオフし、スイッチング素子ＳＷ２０３及びＳＷ２０４がオフするときにオンする。
【００５１】
スイッチング素子ＳＷ２０５〜ＳＷ２０８の制御端子は第２のメモリＭ２２の出力部に接続されている。スイッチング素子ＳＷ２０５及びＳＷ２０７は、スイッチング素子ＳＷ２０６及びＳＷ２０８と相反するスイッチング特性を有し、第２のメモリＭ２２の出力に応答して、スイッチング素子ＳＷ２０６及びＳＷ２０８がオンするときにオフし、スイッチング素子ＳＷ２０６及びＳＷ２０８がオフするときにオンする。
【００５２】
第２のメモリ回路４４ｂは２つの１ビットメモリＭ２３及びＭ２４を有する。第３のメモリＭ２３は、スイッチング素子ＳＷ２５及びＳＷ２６の直列配置に接続されており、スイッチング素子ＳＷ２５及びＳＷ２６がオンするとソースライン１６−ｉに接続される。第４のメモリＭ２４は、スイッチング素子ＳＷ２７〜ＳＷ２９の直列配置に接続されており、スイッチング素子ＳＷ２７〜ＳＷ２９がオンするとソースライン１６−ｉに接続される。
【００５３】
第２のサブ画素ＳＰ１２（図４）に設けられている第２のＤ／Ａ変換回路４５ｂは８個のスイッチング素子ＳＷ２０９〜ＳＷ２１６を有する。スイッチング素子ＳＷ２０９及びＳＷ２１３の第１の直列配置は、画素電極４０ｂと第１の電圧供給ライン４６１との間に配置されている。スイッチング素子ＳＷ２１０及びＳＷ２１４の第２の直列配置は、画素電極４０ｂと第６の電圧供給ライン４６６との間に配置されている。スイッチング素子ＳＷ２１１及びＳＷ２１５の第３の直列配置は、画素電極４０ｂと第５の電圧供給ライン４６５との間に配置されている。スイッチング素子ＳＷ２１２及びＳＷ２１６の第４の直列配置は、画素電極４０ｂと第２の電圧供給ライン４６２との間に配置されている。
【００５４】
スイッチング素子ＳＷ２０９〜ＳＷ２１２の制御端子は第３のメモリＭ２３の出力部に接続されている。スイッチング素子ＳＷ２０９及びＳＷ２１０は、スイッチング素子ＳＷ２１１及びＳＷ２１２と相反するスイッチング特性を有し、第３のメモリＭ２３の出力に応答して、スイッチング素子ＳＷ２１１及びＳＷ２１２がオンするときにオフし、スイッチング素子ＳＷ２１１及びＳＷ２１２がオフするときにオンする。
【００５５】
スイッチング素子ＳＷ２１３〜ＳＷ２１６の制御端子は第４のメモリＭ２４の出力部に接続されている。スイッチング素子ＳＷ２１３及びＳＷ２１５は、スイッチング素子ＳＷ２１４及びＳＷ２１６と相反するスイッチング特性を有し、第４のメモリＭ２４の出力に応答して、スイッチング素子ＳＷ２１４及びＳＷ２１６がオンするときにオフし、スイッチング素子ＳＷ２１４及びＳＷ２１６がオフするときにオンする。
【００５６】
第１乃至第６の電圧供給ライン４６１〜４６６は、夫々、特定の色成分に対応する異なる電圧を電圧源１４（図１）によって印加されている。例えば、第１乃至第６の電圧供給ライン４６１〜４６８は、夫々、黒、青、緑、赤、イエロー及び白に対応する電圧Ｖｋ、Ｖｂ、Ｖｇ、Ｖｒ、Ｖｙ及びＶｗを印加されている。
【００５７】
ゲートライン１７−ｊ上の走査信号は４ビットデータ用に時分割される。例えば、走査信号は電圧パルスの形をとり、その存続期間をＴとする。最初のＴ／４の期間に、第１のゲートライン１７−ｊ１はハイに駆動され、残りのゲートライン１７−ｊ２及び１７−ｊ３はローに駆動される。このとき、スイッチング回路４３ではスイッチング素子ＳＷ２１及びＳＷ２２がオンし、第１のメモリ回路４４ａの第１のメモリＭ２１はソースライン１６−ｉに接続される。第２のＴ／４の期間に、第２のゲートライン１７−ｊ２はハイに駆動され、残りのゲートライン１７−ｊ１及び１７−ｊ３はローに駆動される。このとき、スイッチング回路４３ではスイッチング素子ＳＷ２３及びＳＷ２４がオンする。これにより、第１のメモリ回路４４ａの第２のメモリＭ２２はソースライン１６−ｉに接続される。第３のＴ／４の期間に、第１のゲートライン１７−ｊ１及び第２のゲートライン１７−ｊ２はいずれもハイに駆動され、第３のゲートライン１７−ｊ３はローに駆動される。このとき、スイッチング回路４３ではスイッチング素子ＳＷ２５及びＳＷ２６がオンし、第２のメモリ回路４４ｂの第３のメモリＭ２３はソースライン１６−ｉに接続される。最後のＴ／４の期間に、第３のゲートライン１７−ｊ３はハイに駆動され、残りのゲートライン１７−ｊ１及び１７−ｊ２はローに駆動される。このとき、スイッチング回路４３ではスイッチング素子ＳＷ２７〜ＳＷ２９がオンし、第２のメモリ回路４４ｂの第４のメモリＭ２４はソースライン１６−ｉに接続される。このようにして、第１乃至第４のメモリＭ２１〜Ｍ２４は順次にソースライン１６−ｉに接続される。ソースライン１６−ｉは、第１乃至第３のゲートライン１７−ｊ１、１７−ｊ２、１７−ｊ３の駆動に同期してソースドライバ１２（図１）によって駆動される。
【００５８】
例えば、画素Ｐ’ｊｉにマゼンタを表示させる場合を考えると、ｊ番目の画素の行が選択された直前の走査期間Ｔにおいて、ソースライン１６−ｉは第２のＴ／４（すなわち、Ｔ／４〜２Ｔ／４）の期間を除いてハイに駆動され、第１乃至第４のメモリＭ２１〜Ｍ２４は、夫々、２進値‘１’、‘０’、‘１’、‘１’を記憶する。結果として、走査期間Ｔの終了後から次の走査期間の開始まで、第１乃至第４のメモリＭ２１〜Ｍ２４は、夫々、２進値‘１’、‘０’、‘１’、‘１’を出力する。これにより、画素電極４０ａは、スイッチング素子ＳＷ２０３及びＳＷ２０７を介して、赤に対応する電圧Ｖｒに保たれている第４の電圧供給ライン４６４に接続され、画素電極４０ｂは、スイッチング素子ＳＷ２１２及びＳＷ２１６を介して、青に対応する電圧Ｖｂに保たれている第２の電圧供給ライン４６２に接続される。従って、画素Ｐ’ｊｉ全体としては、赤及び青の混色であるマゼンタを表示することができる。
【００５９】
図５に示される画素回路は、画素をサブ画素に分割することでサブ画素どうしの混色表示が可能であることから、色成分ごとに１つの電力供給ラインを設ける必要がなくなり、図３の画素回路と比較して開口率を改善することができ、より高解像度の表示に対応可能となる。
【００６０】
図５の例で、画素Ｐ’ｊｉは、第１のサブ画素ＳＰ１１が赤（Ｒ）、緑（Ｇ）、白（Ｗ）及び黒（Ｋ）を表示することができ、第２のサブ画素ＳＰ１２が青（Ｂ）、黄（Ｙ）、白（Ｗ）及び黒（Ｋ）を表示することができるように構成されている。白及び黒を除いて、ＲＧＢ三原色以外に必要とされる色は、１つのサブ画素で表示可能な色の組み合わせに依存する。図５の例では、赤及び緑を同時に表示することができないため、赤及び緑の混色である黄（Ｙ）が別途に表示可能とされる必要がある。
【００６１】
図６は、本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第３の例を表す回路図である。
【００６２】
図６の画素は、２つのサブ画素に分割されており、各サブ画素は、画素電極６０ａ、６０ｂ、対向電極６１ａ、６１ｂ、及び画素電極と対向電極の間にある液晶セル６２ａ、６２ｂを有する。画素は、更に、スイッチング回路６３、メモリ回路６４及びＤ／Ａ変換回路６５を有する。スイッチング回路６３は、ソースライン１６−ｉと、第１及び第２のゲートライン１７−ｊ１、１７−ｊ２とに接続されており、第１及び第２のゲートライン１７−ｊ１、１７−ｊ２上の走査信号に応答して導通し、ソースライン１６−ｉをメモリ回路６４に接続する。メモリ回路６４は、ソースライン１６−ｉ上の信号電圧を０及び１の２進値データで記憶することができる。Ｄ／Ａ変換回路６５は、電圧供給ライン６６を介して電圧源１４（図１）に接続されており、電圧供給ライン６６を介して電圧源１４から供給される電圧を用いて、メモリ回路６４に記憶されている２進値データをアナログ電圧に変換する。Ｄ／Ａ変換回路６５によって変換されたアナログ電圧は画素電極６０ａ及び６０ｂの夫々に印加され、液晶セル６２ａ及び６２ｂの夫々の液晶分子の配向が変化し、各液晶セル６２ａ、６２ｂはアナログ電圧に対応する色を表示する。
【００６３】
スイッチング回路６３及びメモリ回路６４の構成及び動作は、図３を参照して説明された画素回路のものと同じであることから、ここでは詳述しない。
【００６４】
Ｄ／Ａ変換回路６５は１５個のスイッチング素子ＳＷ３０１〜ＳＷ３１５及び１つのＮＡＮＤ回路Ｌ３０１を有する。スイッチング素子ＳＷ３０１及びＳＷ３０４の第１の直列配置は、第１の画素電極６０ａと第１の電圧供給ライン６６１との間に配置されている。スイッチング素子ＳＷ３０２及びＳＷ３０５の第２の直列配置は、第１の画素電極６０ａと第３の電圧供給ライン６６３との間に配置されている。スイッチング素子ＳＷ３０３及びＳＷ３０６の第３の直列配置は、画素電極６０ａと第４の電圧供給ライン６６４との間に配置されている。
【００６５】
スイッチング素子ＳＷ３０１〜ＳＷ３０３の制御端子は第１のメモリＭ３１の出力部に接続されている。スイッチング素子ＳＷ３０１及びＳＷ３０２は、スイッチング素子ＳＷ３０３と相反するスイッチング特性を有し、第１のメモリＭ３１の出力に応答して、スイッチング素子ＳＷ３０３がオンするときにオフし、スイッチング素子ＳＷ３０３がオフするときにオンする。
【００６６】
スイッチング素子ＳＷ３０４〜ＳＷ３０６の制御端子は第２のメモリＭ３２の出力部に接続されている。スイッチング素子ＳＷ３０４及びＳＷ３０６は、スイッチング素子ＳＷ３０５と相反するスイッチング特性を有し、第２のメモリＭ３２の出力に応答して、スイッチング素子ＳＷ３０５がオンするときにオフし、スイッチング素子ＳＷ３０５がオフするときにオンする。
【００６７】
第１及び第２のメモリＭ３１、Ｍ３２の出力部は、更に、夫々、ＮＡＮＤ回路Ｌ３０１の２つの入力部の夫々に接続されている。
【００６８】
スイッチング素子ＳＷ３０７は、第１の画素電極６０ａとスイッチング素子ＳＷ３１０及びＳＷ３１１の並列配置との間に配置されている。スイッチング素子ＳＷ３１０及びＳＷ３１１は、それらの制御端子を第３のメモリＭ３３の出力部に接続されており、お互いに相反するスイッチング特性を有する。スイッチング素子ＳＷ３１０は、第３のメモリＭ３３の出力に応答してスイッチング素子ＳＷ３０７の導通経路を第１の電力供給ライン６６１に接続し、スイッチング素子ＳＷ３１１は、第３のメモリＭ３３の出力に応答してスイッチング素子ＳＷ３０７の導通経路を第６の電力供給ライン６６６に接続する。
【００６９】
スイッチング素子ＳＷ３０８は、第２の画素電極６０ｂとスイッチング素子ＳＷ３１２及びＳＷ３１３の並列配置との間に配置されている。スイッチング素子ＳＷ３１２及びＳＷ３１３は、それらの制御端子を第３のメモリＭ３３の出力部に接続されており、お互いに相反するスイッチング特性を有する。スイッチング素子ＳＷ３１２は、第３のメモリＭ３３の出力に応答してスイッチング素子ＳＷ３０８の導通経路を第１の電力供給ライン６６１に接続し、スイッチング素子ＳＷ３１３は、第３のメモリＭ３３の出力に応答してスイッチング素子ＳＷ３０８の導通経路を第２の電力供給ライン６６２に接続する。
【００７０】
スイッチング素子ＳＷ３０９は、第２の画素電極６０ｂとスイッチング素子ＳＷ３１４及びＳＷ３１５の並列配置との間に配置されている。スイッチング素子ＳＷ３１４及びＳＷ３１５は、それらの制御端子を第３のメモリＭ３３の出力部に接続されており、お互いに相反するスイッチング特性を有する。スイッチング素子ＳＷ３１４は、第３のメモリＭ３３の出力に応答してスイッチング素子ＳＷ３０９の導通経路を第５の電力供給ライン６６５に接続し、スイッチング素子ＳＷ３１５は、第３のメモリＭ３３の出力に応答してスイッチング素子ＳＷ３０９の導通経路を第６の電力供給ライン６６６に接続する。
【００７１】
スイッチング素子ＳＷ３０７〜ＳＷ３０９の制御端子はＮＡＮＤ回路Ｌ３０１の出力部に接続されている。スイッチング素子Ｓ３０７及びＳ３０９は、スイッチング素子ＳＷ３０８と相反するスイッチング特性を有し、スイッチング素子ＳＷ３０８がオンするときにオフし、スイッチング素子ＳＷ３０８がオフするときにオンする。
【００７２】
第１乃至第６の電圧供給ライン６６１〜６６６は、夫々、特定の色成分に対応する異なる電圧を電圧源１４（図１）によって印加されている。例えば、第１乃至第６の電圧供給ライン６６１〜６６６は、夫々、黒、青、緑、赤、イエロー及び白に対応する電圧Ｖｋ、Ｖｂ、Ｖｇ、Ｖｒ、Ｖｙ及びＶｗを印加されている。
【００７３】
例えば、図６に示されるような構成の画素にマゼンタを表示させる場合を考えると、ｊ番目の画素の行が選択された直前の走査期間Ｔにおいて、ソースライン１６−ｉは第２のＴ／３（すなわち、Ｔ／３〜２Ｔ／３）の期間を除いてハイに駆動され、第１乃至第３のメモリＭ３１〜Ｍ３３は、夫々、２進値‘１’、‘０’、‘１’を記憶する。結果として、走査期間Ｔの終了後から次の走査期間の開始まで、第１乃至第３のメモリＭ３１〜Ｍ３３は、夫々、２進値‘１’、‘０’、‘１’を出力する。これにより、第１の画素電極６０ａは、スイッチング素子ＳＷ３０３及びＳＷ３０６を介して、赤に対応する電圧Ｖｒに保たれている第４の電圧供給ライン６６４に接続され、第２の画素電極６０ｂは、スイッチング素子ＳＷ３１３及びＳＷ３０８を介して、青に対応する電圧Ｖｂに保たれている第２の電圧供給ライン６６２に接続される。従って、画素全体としては、赤及び青の混色であるマゼンタを表示することができる。
【００７４】
図６に示される画素回路は、スイッチング回路、メモリ回路及びＤ／Ａ変換回路をサブ画素に共通とすることで、図５の画素回路と比較して少ない部品点数及びゲートライン本数で構成することができ、開口率の更なる改善若しくは、より高解像度の表示に対応可能となる。
【００７５】
図７は、本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第４の例を表すブロック図である。
【００７６】
画素Ｐ”ｊｉは、３つのサブ画素ＳＰ２１〜ＳＰ２３と、スイッチング回路７３とを有する。サブ画素ＳＰ２１〜ＳＰ２３は、夫々、画素電極７０ａ、７０ｂ、７０ｃ、対向電極７１ａ、７１ｂ、７１ｃ、画素電極と対向電極との間にある液晶セル７２ａ、７２ｂ、７２ｃ、メモリ回路７４ａ、７４ｂ、７４ｃ、及びＤ／Ａ変換回路７５ａ、７５ｂ、７５ｃを有する。
【００７７】
スイッチング回路７３は、ソースライン１６−ｉ及びゲートライン１７−ｊに接続されており、ゲートライン１７−ｊ上の走査信号に応答して切り替わり、ソースライン１６−ｉをメモリ回路７４ａ、７４ｂ及び７４ｃの夫々に接続する。各メモリ回路７４ａ、７４ｂ、７４ｃは、ソースライン１６−ｉ上の信号電圧を０及び１の２進値データで記憶することができる。Ｄ／Ａ変換回路７５ａ、７５ｂ、７５ｃは、電圧供給ライン７６を介して電圧源１４（図１）に接続されており、電圧供給ライン７６を介して電圧源１４から供給される電圧を用いて、対応するメモリ回路７４ａ、７４ｂ、７４ｃに記憶されている２進値データをアナログ電圧に変換する。Ｄ／Ａ変換回路７５ａ、７５ｂ、７５ｃによって変換されたアナログ電圧は対応する画素電極７０ａ、７０ｂ、７０ｃに印加される。
【００７８】
図８は、図７に示される画素の構成に対応する回路図である。
【００７９】
スイッチング回路７３は１８個のスイッチング素子ＳＷ４０１〜ＳＷ４１８を有する。スイッチング素子ＳＷ４０１〜ＳＷ４０３の第１の直列配置及びスイッチング素子ＳＷ４０４〜ＳＷ４０６の第２の直列配置は、ソースライン１６−ｉと第１のサブ画素ＳＰ２１（図７）に設けられている第１のメモリ回路７４ａとの間に配置されている。スイッチング素子ＳＷ４０７〜ＳＷ４０９の第３の直列配置及びスイッチング素子ＳＷ４１０〜ＳＷ４１２の第４の直列配置は、ソースライン１６−ｉと第２のサブ画素ＳＰ２２（図７）に設けられている第２のメモリ回路７４ｂとの間に配置されている。スイッチング素子ＳＷ４１３〜ＳＷ４１５の第５の直列配置及びスイッチング素子ＳＷ４１６〜ＳＷ４１８の第６の直列配置は、ソースライン１６−ｉと第３のサブ画素ＳＰ２３（図７）に設けられている第３のメモリ回路７４ｃとの間に配置されている。
【００８０】
スイッチング素子ＳＷ４０１、ＳＷ４０４、ＳＷ４０７、ＳＷ４１０、ＳＷ４１３、ＳＷ４１６の制御端子は第１のゲートライン１７−ｊ１に接続されている。スイッチング素子ＳＷ４０４、ＳＷ４０７、ＳＷ４１６は、スイッチング素子ＳＷ４０１、ＳＷ４１０、ＳＷ４１３と相反するスイッチング特性を有し、第１のゲートライン１７−ｊ１上の走査信号に応答して、スイッチング素子ＳＷ４０１、ＳＷ４１０、ＳＷ４１３がオンするときにオフし、スイッチング素子ＳＷ４０１、ＳＷ４１０、ＳＷ４１３がオフするときにオンする。
【００８１】
スイッチング素子ＳＷ４０２、ＳＷ４０５、ＳＷ４０８、ＳＷ４１１、ＳＷ４１４、ＳＷ４１７の制御端子は第２のゲートライン１７−ｊ２に接続されている。スイッチング素子ＳＷ４０２、ＳＷ４０８、ＳＷ４１４は、スイッチング素子ＳＷ４０５、ＳＷ４１１、ＳＷ４１７と相反するスイッチング特性を有し、第２のゲートライン１７−ｊ２上の走査信号に応答して、スイッチング素子ＳＷ４０５、ＳＷ４１１、ＳＷ４１７がオンするときにオフし、スイッチング素子ＳＷ４０５、ＳＷ４１１、ＳＷ４１７がオフするときにオンする。
【００８２】
スイッチング素子ＳＷ４０３、ＳＷ４０６、ＳＷ４０９、ＳＷ４１２、ＳＷ４１５、ＳＷ４１８の制御端子は第３のゲートライン１７−ｊ３に接続されている。スイッチング素子ＳＷ４０３、ＳＷ４０６、ＳＷ４１２は、スイッチング素子ＳＷ４０９、ＳＷ４１５、ＳＷ４１８と相反するスイッチング特性を有し、第３のゲートライン１７−ｊ３上の走査信号に応答して、スイッチング素子ＳＷ４０９、ＳＷ４１５、ＳＷ４１８がオンするときにオフし、スイッチング素子ＳＷ４０９、ＳＷ４１５、ＳＷ４１８がオフするときにオンする。
【００８３】
第１のメモリ回路７４ａは２つの１ビットメモリＭ４１及びＭ４２を有する。第１のメモリＭ４１は、スイッチング素子ＳＷ４０１〜ＳＷ４０３の第１の直列配置に接続されており、これらのスイッチング素子ＳＷ４０１〜ＳＷ４０３がオンするとソースライン１６−ｉに接続される。第２のメモリＭ４２は、スイッチング素子ＳＷ４０４〜ＳＷ４０６の第２の直列配置に接続されており、これらのスイッチング素子ＳＷ４０４〜ＳＷ４０６がオンするとソースライン１６−ｉに接続される。
【００８４】
第１のサブ画素ＳＰ２１（図７）に設けられている第１のＤ／Ａ変換回路７５ａは４個のスイッチング素子ＳＷ４２１〜ＳＷ４２４を有する。スイッチング素子ＳＷ４２１は、画素電極７０ａと第５の電圧供給ライン７６５との間に配置されている。スイッチング素子ＳＷ４２２は、画素電極７０ａとスイッチング素子ＳＷ４２３及び４２４の並列配置との間に配置されている。スイッチング素子ＳＷ４２３及びＳＷ４２４は、それらの制御端子を第１のメモリＭ４１の出力部に接続されており、お互いに相反するスイッチング特性を有する。スイッチング素子ＳＷ４２３は、第１のメモリＭ４１の出力に応答してスイッチング素子ＳＷ４２２の導通経路を第２の電圧供給ライン７６２に接続し、スイッチング素子ＳＷ４２４は、第１のメモリＭ４１の出力に応答してスイッチング素子ＳＷ４２２の導通経路を第１の電圧供給ライン７６１に接続する。スイッチング素子ＳＷ４２１及びＳＷ４２２は、それらの制御端子を第２のメモリＭ４２の出力部に接続されており、お互いに相反するスイッチング特性を有する。
【００８５】
第２のメモリ回路７４ｂは２つの１ビットメモリＭ４３及びＭ４４を有する。第３のメモリＭ４３は、スイッチング素子ＳＷ４０７〜ＳＷ４０９の第３の直列配置に接続されており、これらのスイッチング素子ＳＷ４０７〜ＳＷ４０９がオンするとソースライン１６−ｉに接続される。第４のメモリＭ４４は、スイッチング素子ＳＷ４１０〜ＳＷ４１２の第４の直列配置に接続されており、これらのスイッチング素子ＳＷ４１０〜ＳＷ４１２がオンするとソースライン１６−ｉに接続される。
【００８６】
第２のサブ画素ＳＰ２２（図７）に設けられている第２のＤ／Ａ変換回路７５ｂは４個のスイッチング素子ＳＷ４２５〜ＳＷ４２８を有する。スイッチング素子ＳＷ４２５は、画素電極７０ｂと第５の電圧供給ライン７６５との間に配置されている。スイッチング素子ＳＷ４２６は、画素電極７０ｂとスイッチング素子ＳＷ４２７及び４２８の並列配置との間に配置されている。スイッチング素子ＳＷ４２７及びＳＷ４２８は、それらの制御端子を第３のメモリＭ４３の出力部に接続されており、お互いに相反するスイッチング特性を有する。スイッチング素子ＳＷ４２７は、第３のメモリＭ４３の出力に応答してスイッチング素子ＳＷ４２６の導通経路を第３の電圧供給ライン７６３に接続し、スイッチング素子ＳＷ４２８は、第３のメモリＭ４３の出力に応答してスイッチング素子ＳＷ４２６の導通経路を第１の電圧供給ライン７６１に接続する。スイッチング素子ＳＷ４２５及びＳＷ４２６は、それらの制御端子を第４のメモリＭ４４の出力部に接続されており、お互いに相反するスイッチング特性を有する。
【００８７】
第３のメモリ回路７４ｃは２つの１ビットメモリＭ４５及びＭ４６を有する。第５のメモリＭ４５は、スイッチング素子ＳＷ４１３〜ＳＷ４１５の第５の直列配置に接続されており、これらのスイッチング素子ＳＷ４１３〜ＳＷ４１５がオンするとソースライン１６−ｉに接続される。第６のメモリＭ４６は、スイッチング素子ＳＷ４１６〜ＳＷ４１８の第６の直列配置に接続されており、これらのスイッチング素子ＳＷ４１６〜ＳＷ４１８がオンするとソースライン１６−ｉに接続される。
【００８８】
第３のサブ画素ＳＰ２３（図７）に設けられている第３のＤ／Ａ変換回路７５ｃは４個のスイッチング素子ＳＷ４２９〜ＳＷ４３２を有する。スイッチング素子ＳＷ４２９は、画素電極７０ｃと第５の電圧供給ライン７６５との間に配置されている。スイッチング素子ＳＷ４３０は、画素電極７０ｃとスイッチング素子ＳＷ４３１及び４３２の並列配置との間に配置されている。スイッチング素子ＳＷ４３１及びＳＷ４３２は、それらの制御端子を第５のメモリＭ４５の出力部に接続されており、お互いに相反するスイッチング特性を有する。スイッチング素子ＳＷ４３１は、第５のメモリＭ４５の出力に応答してスイッチング素子ＳＷ４３０の導通経路を第４の電圧供給ライン７６４に接続し、スイッチング素子ＳＷ４３２は、第５のメモリＭ４５の出力に応答してスイッチング素子ＳＷ４３０の導通経路を第１の電圧供給ライン７６１に接続する。スイッチング素子ＳＷ４２９及びＳＷ４３０は、それらの制御端子を第６のメモリＭ４６の出力部に接続されており、お互いに相反するスイッチング特性を有する。
【００８９】
第１乃至第５の電圧供給ライン７６１〜７６５は、夫々、特定の色成分に対応する異なる電圧を電圧源１４（図１）によって印加されている。例えば、第１乃至第５の電圧供給ライン７６１〜７６５は、夫々、黒、青、緑、赤及び白に対応する電圧Ｖｋ、Ｖｂ、Ｖｇ、Ｖｒ及びＶｗを印加されている。
【００９０】
ゲートライン１７−ｊ上の走査信号は６ビットデータ用に時分割される。例えば、走査信号は電圧パルスの形をとり、その存続期間をＴとする。最初のＴ／６の期間に、第１のゲートライン１７−ｊ１はハイに駆動され、残りのゲートライン１７−ｊ２及び１７−ｊ３はローに駆動される。このとき、スイッチング回路７３ではスイッチング素子ＳＷ４０１〜ＳＷ４０３がオンし、第１のメモリ回路７４ａの第１のメモリＭ４１はソースライン１６−ｉに接続される。第２のＴ／６の期間に、第２のゲートライン１７−ｊ２はハイに駆動され、残りのゲートライン１７−ｊ１及び１７−ｊ３はローに駆動される。このとき、スイッチング回路７３ではスイッチング素子ＳＷ４０４〜ＳＷ４０６がオンし、第１のメモリ回路７４ａの第２のメモリＭ４２はソースライン１６−ｉに接続される。第３のＴ／６の期間に、第３のゲートライン１７−ｊ３はハイに駆動され、残りのゲートライン１７−ｊ１及び１７−ｊ２はローに駆動される。このとき、スイッチング回路７３ではスイッチング素子ＳＷ４０７〜ＳＷ４０９がオンし、第２のメモリ回路７４ｂの第３のメモリＭ４３はソースライン１６−ｉに接続される。第４のＴ／６の期間に、第１のゲートライン１７−ｊ１及び第２のゲートライン１７−ｊ２はいずれもハイに駆動され、第３のゲートライン１７−ｊ３はローに駆動される。このとき、スイッチング回路７３ではスイッチング素子ＳＷ４１０〜ＳＷ４１２がオンし、第２のメモリ回路７４ｂの第４のメモリＭ４４はソースライン１６−ｉに接続される。第５のＴ／６の期間に、第１のゲートライン１７−ｊ１及び第３のゲートライン１７−ｊ３はいずれもハイに駆動され、第２のゲートライン１７−ｊ２はローに駆動される。このとき、スイッチング回路７３ではスイッチング素子ＳＷ４１３〜ＳＷ４１５がオンし、第３のメモリ回路７４ｃの第５のメモリＭ４５はソースライン１６−ｉに接続される。最後のＴ／６の期間に、第２のゲートライン１７−ｊ２及び第３のゲートライン１７−ｊ３はいずれもハイに駆動され、第１のゲートライン１７−ｊ１はローに駆動される。このとき、スイッチング回路７３ではスイッチング素子ＳＷ４１６〜ＳＷ４１８がオンし、第３のメモリ回路７４ｃの第６のメモリＭ４６はソースライン１６−ｉに接続される。このようにして、第１乃至第６のメモリＭ４１〜Ｍ４６は順次にソースライン１６−ｉに接続される。ソースライン１６−ｉは、第１乃至第３のゲートライン１７−ｊ１、１７−ｊ２、１７−ｊ３の駆動に同期してソースドライバ１２（図１）によって駆動される。
【００９１】
例えば、画素Ｐ”ｊｉにマゼンタを表示させる場合を考えると、ｊ番目の画素の行が選択された直前の走査期間Ｔにおいて、ソースライン１６−ｉは最初のＴ／６（すなわち、０〜Ｔ／６）の期間及び第５のＴ／６（４Ｔ／６〜５Ｔ／６）の期間にのみハイに駆動され、第１乃至第６のメモリＭ４１〜Ｍ４６は、夫々、２進値‘１’、‘０’、‘０’、‘０’、‘１’、‘０’を記憶する。結果として、走査期間Ｔの終了後から次の走査期間の開始まで、第１乃至第６のメモリＭ４１〜Ｍ４６は、夫々、２進値‘１’、‘０’、‘０’、‘０’、‘１’、‘０’を出力する。画素電極７０ａは、スイッチング素子ＳＷ４２３及びＳＷ４２２を介して、青に対応する電圧Ｖｂに保たれている第２の電圧供給ライン７６２に接続され、画素電極７０ｂは、スイッチング素子ＳＷ４２８及びＳＷ４２６を介して、黒に対応する電圧Ｖｋに保たれている第１の電圧供給ライン７６１に接続され、画素電極７０ｃは、スイッチング素子ＳＷ４３１及びＳＷ４３０を介して、赤に対応する電圧Ｖｒに保たれている第４の電圧供給ライン７６４に接続される。従って、画素Ｐ”ｊｉ全体としては、赤及び青の混色であるマゼンタを表示することができる。
【００９２】
図８に示される画素回路では、３つのサブ画素ＳＰ２１〜ＳＰ２３により赤（Ｒ）、緑（Ｇ）及び青（Ｂ）を表示することができるので、これらＲＧＢ三原色に白及び黒を加えた５色に対応する少なくとも５本の電力供給ラインがあれば十分である。
【００９３】
図９は、本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第５の例を表す回路図である。
【００９４】
図９に示される画素回路は、電力供給ライン４６’の数を除いて、図５の回路と同じである。電力供給ライン４６’は、第１乃至第４の電力供給ライン４６’１〜４６’４を有する。第１乃至第４の電圧供給ライン４６’１〜４６’４は、夫々、特定の色成分に対応する異なる電圧を電圧源１４（図１）によって印加されている。例えば、第１の電圧供給ライン４６’１は黒に対応する電圧Ｖｋを印加され、第２の電圧供給ライン４６’２は赤及び黄に対応する電圧Ｖｒ／ｙを印加され、第３の電圧供給ライン４６’３は緑及び青に対応する電圧Ｖｇ／ｂを印加され、第４の電圧供給ライン４６’４は白に対応する電圧Ｖｗを印加されている。このように、図９の例では、本来１つの色成分ごとに設けられるべき電圧供給ラインが、２つの色成分によって共有されている。
【００９５】
図１０は、図９に示される画素回路を構成するための画素の構造を示す断面図である。
【００９６】
画素は、画素電極１０２が形成される第１の透明基板１０１と、画素電極と対向するよう対向電極１０４が形成されている第２の透明基板１０３と、第１の透明基板１０１と第２の透明基板１０３との間に液晶が注入されている液晶層１０５と、第２の透明基板１０３の上に設けられている偏光板１０６とを有する。画素電極１０２は、第１の透明基板１０１上に形成された透明樹脂層１０７の上に形成されており、本例では、第２の透明基板１０３を通って入射した外光を反射する反射板としても機能する。そのため、対向電極１０４は、光を透過する透明電極である。対向電極１０４は、第２の透明基板１０３上に形成された透明樹脂層１０８の上に形成されている。
【００９７】
画素の領域は、２つのサブ画素ＳＰ１１及びＳＰ１２に分割されている。サブ画素ＳＰ１１及びＳＰ１２の夫々で画素電極１０２と対向電極１０４との間の距離（この距離は、一般的に「セルギャップ」と呼ばれる。）を異ならせるよう、透明樹脂層１０８の厚みは適宜選択される。複屈折効果を利用したカラー液晶ディスプレイ装置において、画素は、画素電極に印加される電圧に応じて異なる色を表示することができるが、同じ電圧が印加される場合にセルギャップを異ならせることで異なる色を表示することもできる。
【００９８】
図１１は、画素電極に印加される電圧、セルギャップ、及び画素によって表示される色の波長の関係を表す図である。ｘ軸は電圧を示し、ｙ軸はセルギャップを示す、ｚ軸は波長を示す。
【００９９】
本例で、第１のサブ画素ＳＰ１１におけるセルギャップはｄ１であり、第２のサブ画素ＳＰ２におけるセルギャップはｄ２であり、ｄ１＞ｄ２であるとする。画素電極１０２に電圧Ｖｒ／ｙが印加されると、第１のサブ画素ＳＰ１１は波長λｒの光を表示し、第２のサブ画素ＳＰ１２は波長λｙの光を表示する。また、画素電極１０２に電圧Ｖｇ／ｂが印加されると、第１のサブ画素ＳＰ１１は波長λｇの光を表示し、第２のサブ画素ＳＰ１２は波長λｂの光を表示する。具体的に、例えば、波長λｒ、λｇ、λｂ、λｙは、夫々、赤、緑、青、黄の光に対応し、Ｖｇ／ｂ＞Ｖｒ／ｙである。
【０１００】
このように画素電極への印加電圧及びセルギャップを適切に選択することで、図９に示される画素回路のように、１つの電圧供給ラインを複数の色成分によって共有することが可能となる。すなわち、画素が複数のサブ画素に分割される場合に夫々のサブ画素について適切なセルギャップを設定することで、図９の画素回路を図５の画素回路と比較して明らかなように、開口率を改善することができ、より高解像度の表示に対応可能となる。
【０１０１】
図１２は、本発明の実施形態に係る液晶ディスプレイ装置における画素の構成の第６の例を表す平面図である。
【０１０２】
図１２の画素１２００は２つの領域Ａ１１及びＡ１２に分けられている。第１の領域Ａ１１は、その周囲を第２の領域Ａ１２によって囲まれるよう第２の領域Ａ１２の内側にある。第１及び第２の領域Ａ１１、Ａ１２は、夫々、図３に示されるような同一の画素回路を有する。このような構成とすることで、画素１２００は、夫々の画素回路に同じ色を表示させる場合に、夫々の画素回路のイネーブル／ディスイネーブルに応じて、図１３（ａ）乃至（ｄ）に示されるような４段階の階調表示が可能となる。画素回路のイネーブル／ディスイネーブルは、例えば、コントローラ１５によって制御される。
【０１０３】
画素１２００は、第１及び第２の領域Ａ１１、Ａ１２の画素回路が両方ともディスイネーブルにされる場合に最も低い階調をとり（図１３（ａ））、第１及び第２の領域Ａ１１、Ａ１２の画素回路が両方ともイネーブルにされる場合に最も高い階調をとる（図１３（ｄ））。また、画素１２００は、第１及び第２の領域Ａ１１の画素回路のいずれか一方のみがイネーブルにされる場合に中階調をとる（図１３（ｂ）及び（ｃ））。
【０１０４】
このように画素を分割することによる階調表示は、上述されたように多色表示のために画素が２又はそれ以上のサブ画素に分割されている場合にも適用可能である。例えば、図５に示されるように画素が２つのサブ画素に分割されている場合には、それらのサブ画素を更に２又はそれ以上に分割して、分割されたサブ画素に同じ構成を有する回路をつなぐことで、複数段階の階調表示が可能となる。
【０１０５】
図１４は、本発明の実施形態に係る液晶ディスプレイ装置を備える電子機器の例である。図１４の電子機器１４００は、タブレット型ＰＣとして表されているが、例えば、テレビ受像機、ラップトップ型若しくはデスクトップ型のパーソナルコンピュータ（ＰＣ）、携帯電話機、デジタルカメラ、パーソナルデジタルアシスタント（ＰＤＡ）、カーナビゲーション装置、ポータブルゲーム機、又はオーロラビジョン等の他の電子機器であってもよい。
【０１０６】
タブレット型ＰＣ１４００は、情報を画像として表示可能な表示パネルを備えたディスプレイ装置１４１０を有する。ディスプレイ装置１４１０は、図１乃至図１３を参照して説明されたカラー液晶ディスプレイ装置であってよく、高い透過率及び／又は反射率を確保しながら安定に多色表示を行うことができ且つ電力消費量も低いことから、例えば、ある時間期間にわたって同じ画像を表示し続ける電子書籍等の用途における使用に適する。
【０１０７】
まとめると、本発明の実施形態に係る液晶ディスプレイ装置は、複屈折効果を利用したカラー表示技術をＭＩＰ技術と組み合わせることで、高い透過率及び／又は反射率を確保しながら安定に多色表示を行うことができる。
【０１０８】
以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。
【０１０９】
例えば、隣接する２又はそれ以上の画素を組として、図４乃至８を参照して説明されたように、隣接画素による混色表示を行うことも可能である。
【符号の説明】
【０１１０】
１０，１４１０ ディスプレイ装置
１１ 表示パネル
１２ ソースドライバ
１３ ゲートドライバ
１４ 電圧源
１５ コントローラ
１６−１〜１６−ｍ，１６−ｉ ソースライン
１７−１〜１７−ｎ，１７−ｊ ゲートライン
１２００，Ｐ１１〜Ｐｎｍ，Ｐｊｉ，Ｐ’ｊｉ，Ｐ”ｊｉ 画素
１４００ 電子機器
２０，４０ａ，４０ｂ，６０ａ，６０ｂ，７０ａ〜７０ｃ 画素電極
２１，４１ａ，４１ｂ，６１ａ，６１ｂ，７１ａ〜７１ｃ 対向電極
２２，４２ａ，４２ｂ，６２ａ，６２ｂ，７２ａ〜７２ｃ 液晶セル
２３，４３，６３，７３ スイッチング回路
２４，４４ａ，４４ｂ，６４，７４ａ〜７４ｃ メモリ回路
２５，４５ａ，４５ｂ，６５，７５ａ〜７５ｂ Ｄ／Ａ変換回路
２６，４６，４６’，６６，７６ 電圧供給ライン
ｄ１，ｄ２ セルギャップ
ＳＰ１１，ＳＰ１２，ＳＰ２１〜ＳＰ２３ サブ画素
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素を有する液晶ディスプレイ装置であって、
夫々の画素は、
当該画素による表示色を示すデジタル値を記憶するメモリ回路と、
前記メモリ回路に記憶されているデジタル値を前記表示色に対応する電圧に変換するデジタル−アナログ変換回路と、
前記電圧に応じて異なる波長の光を透過又は反射する液晶セルと
を有する液晶ディスプレイ装置。
【請求項２】
夫々の画素へ該画素による表示色に対応する電圧を供給する電圧源を更に有する、請求項１に記載の液晶ディスプレイ装置。
【請求項３】
前記電圧源は、複数の色の夫々に対応する複数の電圧供給ラインを有する、請求項２に記載の液晶ディスプレイ装置。
【請求項４】
前記複数の色は、少なくともＲＧＢ三原色を有する、請求項３に記載の液晶ディスプレイ装置。
【請求項５】
夫々の画素は、２又はそれ以上のサブ画素を有し、
前記メモリ回路、前記デジタル−アナログ回路及び前記液晶セルはサブ画素ごとに設けられる、請求項１乃至４のうちいずれか一項に記載の液晶ディスプレイ装置。
【請求項６】
夫々の画素は、３つのサブ画素を有し、
前記３つのサブ画素の夫々のデジタル−アナログ回路はＲＧＢ三原色の各色に対応する電圧を出力する、請求項５に記載の液晶ディスプレイ装置。
【請求項７】
夫々の画素は、第１及び第２のサブ画素を有し、
前記第１のサブ画素のデジタル−アナログ回路は、ＲＧＢ三原色のうちのいずれか２色の夫々に対応する電圧を出力し、
前記第２のサブ画素のデジタル−アナログ回路は、前記２色の混色に対応する電圧又はＲＧＢ三原色のうちの残り１色に対応する電圧を出力する、請求項５に記載の液晶ディスプレイ装置。
【請求項８】
夫々の画素は２つのサブ画素を有し、
前記液晶セルはサブ画素ごとに設けられ、前記メモリ回路及び前記デジタル−アナログ回路は前記２つのサブ画素に共有され、
前記デジタル−アナログ回路は、ＲＧＢ三原色のうちのいずれか２色の夫々に対応する電圧を一方の液晶セルに印加し、前記２色の混色に対応する電圧又はＲＧＢ三原色のうちの残り１色に対応する電圧を他方の液晶セルに印加する、請求項１乃至４のうちいずれか一項に記載の液晶ディスプレイ装置。
【請求項９】
前記液晶セルは、サブ画素ごとに異なるセルギャップを有し、
異なるセルギャップを有する液晶セルは、同じ電圧を印加される場合に異なる波長の光を透過する、請求項５乃至８のうちいずれか一項に記載の液晶ディスプレイ装置。
【請求項１０】
隣接する２つの画素の組において、１つの画素のデジタル−アナログ回路は、ＲＧＢ三原色のうちのいずれか２色の夫々に対応する電圧を出力し、他の画素のデジタル−アナログ回路は、前記２色の混色に対応する電圧又はＲＧＢ三原色のうちの残り１色に対応する電圧を出力する、請求項１乃至４に記載の液晶ディスプレイ装置。
【請求項１１】
夫々の画素は、同じ構成を有する２又はそれ以上の領域に分割され、
前記２又はそれ以上の領域は、夫々、個別にイネーブル又はディスイネーブルにされる、請求項１乃至１０のうちいずれか一項に記載の液晶ディスプレイ装置。
【請求項１２】
前記メモリ回路は、ＳＲＡＭ又はＤＲＡＭを有する、請求項１乃至１１のうちいずれか一項に記載の液晶ディスプレイ装置。
【請求項１３】
請求項１乃至１２のうちいずれか一項に記載の液晶ディスプレイ装置を有する電子機器。
【請求項１】
マトリクス状に配置された複数の画素を有する液晶ディスプレイ装置であって、
夫々の画素は、
当該画素による表示色を示すデジタル値を記憶するメモリ回路と、
前記メモリ回路に記憶されているデジタル値を前記表示色に対応する電圧に変換するデジタル−アナログ変換回路と、
前記電圧に応じて異なる波長の光を透過又は反射する液晶セルと
を有する液晶ディスプレイ装置。
【請求項２】
夫々の画素へ該画素による表示色に対応する電圧を供給する電圧源を更に有する、請求項１に記載の液晶ディスプレイ装置。
【請求項３】
前記電圧源は、複数の色の夫々に対応する複数の電圧供給ラインを有する、請求項２に記載の液晶ディスプレイ装置。
【請求項４】
前記複数の色は、少なくともＲＧＢ三原色を有する、請求項３に記載の液晶ディスプレイ装置。
【請求項５】
夫々の画素は、２又はそれ以上のサブ画素を有し、
前記メモリ回路、前記デジタル−アナログ回路及び前記液晶セルはサブ画素ごとに設けられる、請求項１乃至４のうちいずれか一項に記載の液晶ディスプレイ装置。
【請求項６】
夫々の画素は、３つのサブ画素を有し、
前記３つのサブ画素の夫々のデジタル−アナログ回路はＲＧＢ三原色の各色に対応する電圧を出力する、請求項５に記載の液晶ディスプレイ装置。
【請求項７】
夫々の画素は、第１及び第２のサブ画素を有し、
前記第１のサブ画素のデジタル−アナログ回路は、ＲＧＢ三原色のうちのいずれか２色の夫々に対応する電圧を出力し、
前記第２のサブ画素のデジタル−アナログ回路は、前記２色の混色に対応する電圧又はＲＧＢ三原色のうちの残り１色に対応する電圧を出力する、請求項５に記載の液晶ディスプレイ装置。
【請求項８】
夫々の画素は２つのサブ画素を有し、
前記液晶セルはサブ画素ごとに設けられ、前記メモリ回路及び前記デジタル−アナログ回路は前記２つのサブ画素に共有され、
前記デジタル−アナログ回路は、ＲＧＢ三原色のうちのいずれか２色の夫々に対応する電圧を一方の液晶セルに印加し、前記２色の混色に対応する電圧又はＲＧＢ三原色のうちの残り１色に対応する電圧を他方の液晶セルに印加する、請求項１乃至４のうちいずれか一項に記載の液晶ディスプレイ装置。
【請求項９】
前記液晶セルは、サブ画素ごとに異なるセルギャップを有し、
異なるセルギャップを有する液晶セルは、同じ電圧を印加される場合に異なる波長の光を透過する、請求項５乃至８のうちいずれか一項に記載の液晶ディスプレイ装置。
【請求項１０】
隣接する２つの画素の組において、１つの画素のデジタル−アナログ回路は、ＲＧＢ三原色のうちのいずれか２色の夫々に対応する電圧を出力し、他の画素のデジタル−アナログ回路は、前記２色の混色に対応する電圧又はＲＧＢ三原色のうちの残り１色に対応する電圧を出力する、請求項１乃至４に記載の液晶ディスプレイ装置。
【請求項１１】
夫々の画素は、同じ構成を有する２又はそれ以上の領域に分割され、
前記２又はそれ以上の領域は、夫々、個別にイネーブル又はディスイネーブルにされる、請求項１乃至１０のうちいずれか一項に記載の液晶ディスプレイ装置。
【請求項１２】
前記メモリ回路は、ＳＲＡＭ又はＤＲＡＭを有する、請求項１乃至１１のうちいずれか一項に記載の液晶ディスプレイ装置。
【請求項１３】
請求項１乃至１２のうちいずれか一項に記載の液晶ディスプレイ装置を有する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−９３４３７（Ｐ２０１２−９３４３７Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１０−２３８６７０（Ｐ２０１０−２３８６７０）
【出願日】平成２２年１０月２５日（２０１０．１０．２５）
【出願人】（５１０１３４５８１）奇美電子股▲ふん▼有限公司 (28)
【氏名又は名称原語表記】Ｃｈｉｍｅｉ Ｉｎｎｏｌｕｘ Ｃｏｒｐｏｒａｔｉｏｎ
【住所又は居所原語表記】Ｎｏ．１６０ Ｋｅｓｙｕｅ Ｒｄ．，Ｃｈｕ−Ｎａｎ Ｓｉｔｅ，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｃｈｕ−Ｎａｎ ３５０，Ｍｉａｏ−Ｌｉ Ｃｏｕｎｔｙ，Ｔａｉｗａｎ，
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２２年１０月２５日（２０１０．１０．２５）
【出願人】（５１０１３４５８１）奇美電子股▲ふん▼有限公司 (28)
【氏名又は名称原語表記】Ｃｈｉｍｅｉ Ｉｎｎｏｌｕｘ Ｃｏｒｐｏｒａｔｉｏｎ
【住所又は居所原語表記】Ｎｏ．１６０ Ｋｅｓｙｕｅ Ｒｄ．，Ｃｈｕ−Ｎａｎ Ｓｉｔｅ，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｃｈｕ−Ｎａｎ ３５０，Ｍｉａｏ−Ｌｉ Ｃｏｕｎｔｙ，Ｔａｉｗａｎ，
【Ｆターム（参考）】
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