液晶表示装置
【課題】静止画表示時の低消費電力化が可能な液晶表示装置及び液晶表示装置を用いた携
帯情報装置の提供を課題とする。
【解決手段】ｎビット（ｎは自然数）のデジタル信号を入力して画像表示を行う液晶表示
装置において、１画素あたりｎ個の記憶回路を内臓する。このｎ個の記憶回路に記憶され
たｎビットのデジタル信号は、画素毎に形成されたＤ／Ａコンバータにより対応するアナ
ログ信号に変換され、液晶素子に入力される。よって、静止画像を表示する際は、一旦記
憶回路にデジタル信号を書き込んだ後は、記憶されたデジタル信号を、反復して用いる。
この際、ソース信号線駆動回路その他の駆動を停止することができる。こうして液晶表示
装置の消費電力を低減する。
帯情報装置の提供を課題とする。
【解決手段】ｎビット（ｎは自然数）のデジタル信号を入力して画像表示を行う液晶表示
装置において、１画素あたりｎ個の記憶回路を内臓する。このｎ個の記憶回路に記憶され
たｎビットのデジタル信号は、画素毎に形成されたＤ／Ａコンバータにより対応するアナ
ログ信号に変換され、液晶素子に入力される。よって、静止画像を表示する際は、一旦記
憶回路にデジタル信号を書き込んだ後は、記憶されたデジタル信号を、反復して用いる。
この際、ソース信号線駆動回路その他の駆動を停止することができる。こうして液晶表示
装置の消費電力を低減する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体表示装置（以下、表示装置と表記する）に関し、特に、絶縁体上に作
製される薄膜トランジスタを有するアクティブマトリクス型表示装置に関する。その中で
特に、映像信号としてデジタル信号を用いるアクティブマトリクス型液晶表示装置に関す
る。また、この表示装置を用いた携帯情報装置に関する。特に、アクティブマトリクス型
液晶表示装置を用いた携帯電話、ＰＤＡ、携帯パーソナルコンピュータ、携帯ナビゲーシ
ョンシステム、電子書籍などの携帯情報装置に関する。
【背景技術】
【０００２】
近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特に薄膜トラン
ジスタ（以下、ＴＦＴと表記する）を用いたアクティブマトリクス型表示装置の普及が顕
著となっている。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に
配置された数十万から数百万個のＴＦＴを有し、各画素の電荷を制御することによって画
像の表示を行っている。
【０００３】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺部に、ＴＦ
Ｔを用いて駆動回路を同時形成するポリシリコンＴＦＴに関する技術が発展してきており
、装置の小型化、低消費電力化に大いに貢献している。それに伴って、近年その応用分野
の拡大が著しいモバイル機器の表示部等に、液晶表示装置は不可欠なデバイスとなってき
ている。
【０００４】
通常のデジタル方式の液晶表示装置の概略図を、図１３に示す。中央に画素部１３０８
が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆
動回路１３０１が配置されている。ソース信号線駆動回路１３０１は、シフトレジスタ回
路１３０３、第１のラッチ回路１３０４、第２のラッチ回路１３０５、Ｄ／Ａ変換回路（
Ｄ／Ａコンバータ）１３０６、アナログスイッチ１３０７等を有する。画素部の左右には
、ゲート信号線を制御するための、ゲート信号線駆動回路１３０２が配置されている。な
お、図１３においては、ゲート信号線駆動回路１３０２は、画素部の左右両側に配置され
ているが、片側配置でも構わない。ただし、両側配置としたほうが、駆動効率、駆動信頼
性の面から見て望ましい。
【０００５】
ソース信号線駆動回路１３０１に関しては、図１４に示すような構成を有している。図
１４に例として示す駆動回路は、水平方向解像度１０２４画素、３ビットデジタル階調信
号に対応したソース信号線駆動回路であり、シフトレジスタ回路（ＳＲ）１４０１、第１
のラッチ回路（ＬＡＴ１）１４０２、第２のラッチ回路（ＬＡＴ２）１４０３、Ｄ／Ａ変
換回路（Ｄ／Ａ）１４０４等を有する。なお、図１４では図示していないが、必要に応じ
てバッファ回路、レベルシフタ回路等を配置しても良い。
【０００６】
図１３および図１４を用いて動作について簡単に説明する。まず、シフトレジスタ回路
１３０３（図１４中、ＳＲと表記）にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）および
スタートパルス（Ｓ−ＳＰ）が入力され、順次パルスが出力される。続いて、それらのパ
ルスは第１のラッチ回路１３０４（図１４中、ＬＡＴ１と表記）に入力され、同じく第１
のラッチ回路１３０４に入力されたデジタル信号（Digital Data）をそれぞれ保持してい
く。ここで、Ｄ１が最上位ビット（ＭＳＢ：Most Significant Bit）、Ｄ３が最下位ビッ
ト（ＬＳＢ：Least Significant Bit）である。第１のラッチ回路１３０４において、１
水平周期分のデジタル信号の保持が完了すると、帰線期間中に、第１のラッチ回路１３０
４で保持されているデジタル信号は、ラッチ信号（Latch Pulse）の入力に従い、一斉に
第２のラッチ回路１３０５（図１４中、ＬＡＴ２と表記）へと転送される。
【０００７】
その後、再びシフトレジスタ回路１３０３が動作し、次の水平周期分のデジタル信号の
保持が開始される。同時に、第２のラッチ回路１３０５で保持されているデジタル信号は
、Ｄ／Ａコンバータ１３０６（図１４中、Ｄ／Ａと表記）にてアナログ信号へと変換され
る。このアナログ信号は、ソース信号線を経由して画素に書き込まれる。この動作を繰り
返すことによって、画像の表示が行われる。
【０００８】
また、上述の従来の液晶表示装置を用いた携帯情報端装置について説明する。
【０００９】
携帯情報装置として、携帯情報端末を例に説明する。図３４に、従来の携帯情報端末の
ブロック図を示す。携帯情報端末ではユーザーが必要に応じて、求める情報を引き出すこ
とが要求される。その情報は、まず、その携帯情報端末内の記憶装置（ＤＲＡＭ１５０９
、フラッシュメモリ１５１０など）に記憶されているもの、または携帯情報端末に差し込
まれるメモリーカード１５０３に記憶されているもの、外部インターフェイスポート１５
０５を介して外部機器と接続して情報を得る物などがある。これらの情報はペン入力タブ
レット１５０１より入力されるユーザーの指示に基づいて、ＣＰＵ１５０６により処理さ
れ、液晶表示装置１５１３は表示を行う。
【００１０】
具体的には、ペン入力ダブレット１５０１より入力された信号は、検出回路１５０２に
より検出され、ダブレットインターフェイス１５１８に入力される。この入力信号は、ダ
ブレットインターフェイス１５１８により処理され、映像信号入力回路１５０７等に入力
される。必要なデータをＣＰＵ１５０６が処理し、それをＶＲＡＭ１５１１に格納してあ
る画像フォーマットに基づき、画像データに変換し、ＬＣＤコントローラ１５１２に送付
する。ここでＬＣＤコントローラ１５１２は液晶表示装置１５１３を駆動する信号を生成
し、表示装置を駆動し、表示を行う。
【００１１】
携帯情報装置として、携帯電話を例に説明する。図３５に、従来の携帯電話のブロック
図を示す。携帯電話は電波を送受信する送受信回路１６１５と、受信した信号を音声処理
する音声処理回路１６０２、スピーカ１６１４、マイク１６０８、またデータを入力する
キーボード１６０１、キーボード１６０１より入力された信号を処理する、キーボードイ
ンターフェイス１６１８などを有している。
【００１２】
キーボードより入力されるユーザーの指示に基づいて、記憶装置（ＤＲＡＭ１６０９、
フラッシュメモリ１６１０など）に記憶されているもの、または携帯電話に差し込まれる
メモリーカード１６０３に記憶されているもの、外部インターフェイスポート１６０５を
介して外部機器と接続して得る情報等がＣＰＵ１６０６により処理され、液晶表示装置１
６１３は表示を行う。
【００１３】
具体的には、キーボード１６０１より入力された信号は、キーボードインターフェイス
１６１８により処理され、映像信号処理回路１６０７等に入力される。
必要なデータをＣＰＵ１６０６が処理し、それをＶＲＡＭ１６１１に格納してある画像フ
ォーマットに基づき、画像データに変換し、ＬＣＤコントローラ１６１２に送付する。こ
こでＬＣＤコントローラ１６１２は液晶表示装置１６１３を駆動する信号を生成し、表示
装置を駆動し、表示を行う。
【００１４】
なお、送受信回路１６１５の構造の例として、図２６を示す。
【００１５】
送受信回路１６１５は、アンテナ２６６２、フィルタ２６６３、２６６７、２６６８、
２６７２、２６７６、スイッチ２６６４、アンプ２６６５、２６６６、２６７７、第１周
波数変換回路２６６９、第２周波数変換回路２６７３、周波数変換回路２６７１、発振回
路２６７０、２６７４、直交変換器２６７５、データ復調回路２６７８、データ変調回路
２６７９を含む。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
一般的なアクティブマトリクス型液晶表示装置においては、動画の表示をスムーズに行
うため、１秒間に６０回前後、画面表示の更新が行われる。すなわち、１フレーム毎にデ
ジタル信号を供給し、その都度画素への書き込みを行う必要がある。たとえ、映像が静止
画であったとしても、１フレーム毎に同一の信号を供給しつづけなければならないため、
外部回路、駆動回路などが連続して同じデジタル信号の繰り返し処理を行う必要がある。
【００１７】
静止画のデジタル信号を一旦、外部の記憶回路に書き込み、以後は１フレーム毎に外部
の記憶回路から液晶表示装置にデジタル信号を供給する方法もあるが、いずれの場合にも
外部の記憶回路と駆動回路とは動作し続ける必要があることに変わりはない。
【００１８】
また、従来の携帯情報装置では、組み込まれた表示装置が画像を表示する場合、たとえ
その画像が静止画像であっても、同一の映像のデータを１秒間に６０回づつ、表示装置に
送り続けていた。即ち、図３４中、破線で囲った部分（ＣＰＵ１５０６にある映像信号処
理回路１５０７、ＶＲＡＭ１５１１、ＬＣＤコントローラ１５１２、液晶表示装置１５１
３のソース信号線駆動回路及びゲート信号線駆動回路、ペン入力ダブレット１５０１、検
出回路１５０２、ダブレットインターフェイス１５１８）は画像の表示を行っている限り
、動作を行い続けていた。
また、図３５中、破線で囲った部分（ＣＰＵ１６０６にある映像信号処理回路１６０７、
ＶＲＡＭ１６１１、ＬＣＤコントローラ１６１２、液晶表示装置１６１３のソース信号線
駆動回路及びゲート信号線駆動回路、キーボード１６０１、キーボードインターフェイス
１６１８）は画像の表示を行っている限り、動作を行い続けていた。
【００１９】
ここで、画素数の少ないパッシブマトリクス型表示装置においては、記憶回路を表示装
置のドライバＩＣもしくはコントローラの中に内蔵し、ＶＲＡＭを停止するものも存在す
るが、アクティブマトリクス型表示装置のような多数の画素を用いる表示装置では、ドラ
イバ内もしくはコントローラ内に記憶回路を有するのはチップサイズの観点から、非現実
的である。よって、従来の携帯情報装置では、静止画を表示する場合においても、多くの
回路は動作を続けねばならず、消費電力の低減に対して、妨げと成っていた。
【００２０】
また、モバイル機器においては、低消費電力化が大きく望まれている。さらに、このモ
バイル機器においては、静止画モードで使用されることが大部分を占めているにもかかわ
らず、前述のように駆動回路は静止画表示の際にも動作し続けているため、低消費電力化
への足かせとなっている。
【００２１】
本発明は前述のような問題点を鑑見て、静止画の表示時における駆動回路などの消費電
力を低減することを課題とする。
【課題を解決するための手段】
【００２２】
前述の課題を解決するために、本発明では次のような手段を用いた。
【００２３】
画素内に複数の記憶回路と、画素毎にデジタル信号を記憶させる。静止画の場合、一度
書き込みを行えば、それ以降、画素に書き込まれる情報は同様であるので、フレーム毎に
信号の入力を行わなくとも、記憶回路に記憶されている信号を読み出すことによって静止
画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム
分の信号の処理動作を行って以降は、ソース信号線駆動回路や画像信号処理回路等を停止
させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる
。
【００２４】
以下に、本発明の液晶表示装置及びそれを用いた携帯情報装置の構成について記載する
。
【００２５】
本発明によって、 画素を有する液晶表示装置において、 前記画素は、複数の記憶回
路と、Ｄ／Ａコンバータとを有することを特徴とする液晶表示装置が提供される。
【００２６】
本発明によって、 画素を有する液晶表示装置において、 前記画素は、ｎ（ｎは、２
以上の自然数）個の記憶回路と、前記ｎ個の記憶回路に記憶されたデジタル信号をアナロ
グ信号に変換するＤ／Ａコンバータとを有することを特徴とする液晶表示装置が提供され
る。
【００２７】
本発明によって、 画素を有し、 前記画素は、液晶素子を有し、 アナログ信号が前
記液晶素子に入力される液晶表示装置において、 前記画素は、ｎ（ｎは２以上の自然数
）個の記憶回路と、前記ｎ個の記憶回路に記憶されたデジタル信号を前記アナログ信号に
変換するＤ／Ａコンバータとを有することを特徴とする液晶表示装置が提供される。
【００２８】
本発明によって、 画素を有する液晶表示装置において、 前記画素は、ｎ×ｍ（ｎ及
びｍは、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶されたｎビッ
ト分のデジタル信号をアナログ信号に変換するＤ／Ａコンバータとを有することを特徴と
する液晶表示装置が提供される。
【００２９】
本発明によって、 画素を有する液晶表示装置の駆動方法において、 前記画素は、ｎ
×ｍ（ｎ及びｍは、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶さ
れたｎビット分のデジタル信号をアナログ信号に変換するＤ／Ａコンバータとを有し、
前記画素が、ｍフレーム分のデジタル信号を記憶することを特徴とする液晶表示装置が提
供される。
【００３０】
ソース信号線を有し、 前記記憶回路及び前記Ｄ／Ａコンバータは、前記ソース信号線
と重なって配置されていることを特徴とした液晶表示装置であってもよい。
【００３１】
ゲート信号線を有し、 前記記憶回路及び前記Ｄ／Ａコンバータは、前記ゲート信号線
と重なって配置されていることを特徴とした液晶表示装置であってもよい。
【００３２】
本発明によって、 画素を有し、 前記画素は、液晶素子を有する液晶表示装置におい
て、 前記画素は、ソース信号線と、ｎ（ｎは２以上の自然数）本のゲート信号線と、ｎ
個のＴＦＴと、ｎ個の記憶回路と、Ｄ／Ａコンバータとを有し、 前記ｎ個のＴＦＴのゲ
ート電極はそれぞれ、前記ｎ本のゲート信号線のうちのそれぞれ１本に接続され、ソース
領域とドレイン領域の一方は、前記ソース信号線に接続され、もう一方はそれぞれ、前記
ｎ個の記憶回路のうちのそれぞれ１つの入力端子に接続され、 前記ｎ個の記憶回路の出
力端子はそれぞれ、前記Ｄ／Ａコンバータの入力端子に接続され、 前記Ｄ／Ａコンバー
タの出力端子は、液晶素子に接続されていることを特徴とする液晶表示装置が提供される
。
【００３３】
本発明によって、 画素を有し、 前記画素は、液晶素子を有する液晶表示装置におい
て、 前記画素は、ｎ（ｎは２以上の自然数）本のソース信号線と、ゲート信号線と、ｎ
個のＴＦＴと、ｎ個の記憶回路と、Ｄ／Ａコンバータとを有し、 前記ｎ個のＴＦＴのゲ
ート電極は、前記ゲート信号線に接続され、ソース領域とドレイン領域の一方はそれぞれ
、前記ｎ本のソース信号線のうちのそれぞれ１つに接続され、もう一方はそれぞれ、前記
ｎ個の記憶回路のうちのそれぞれ１つの入力端子に接続され、 前記ｎ個の記憶回路の出
力端子はそれぞれ、前記Ｄ／Ａコンバータの入力端子に接続され、 前記Ｄ／Ａコンバー
タの出力端子は、前記液晶素子に接続されていることを特徴とする液晶表示装置が提供さ
れる。
【００３４】
ソース信号線駆動回路を有し、 前記ソース信号線駆動回路は、シフトレジスタと、前
記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する
第１のラッチ回路と、前記第１のラッチ回路に保持された前記ｎビットのデジタル信号が
転送される第２のラッチ回路と、前記第２のラッチ回路に転送された前記ｎビットのデジ
タル信号を１ビットずつ順に選択し前記ソース信号線に入力するスイッチとを有すること
を特徴とする液晶表示装置であってもよい。
【００３５】
ソース信号線駆動回路を有し、 前記ソース信号線駆動回路は、シフトレジスタと、前
記シフトレジスタからのサンプリングパルスによって１ビットのデジタル信号を保持する
第１のラッチ回路と、前記第１のラッチ回路に保持された前記１ビットのデジタル信号が
転送される第２のラッチ回路とを有することを特徴とする液晶表示装置であってもよい。
【００３６】
ソース信号線駆動回路を有し、 前記ソース信号線駆動回路は、シフトレジスタと、前
記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する
第１のラッチ回路とを有することを特徴とする液晶表示装置であってもよい。
【００３７】
ソース信号線駆動回路を有し、 前記ソース信号線駆動回路は、シフトレジスタと、前
記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する
第１のラッチ回路と、前記第１のラッチ回路に保持されたｎビットのデジタル信号を前記
ｎ本のソース信号線に入力するｎ個のスイッチとを有することを特徴とする液晶表示装置
であってもよい。
【００３８】
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）また
はダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする液晶表示装置であってもよ
い。
【００３９】
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶
ウェハ上に形成されていることを特徴とする液晶表示装置であってもよい。
【００４０】
前記液晶表示装置を用いることを特徴とするテレビ、パーソナルコンピュータ、携帯端
末、ビデオカメラまたはヘッドマウントディスプレイであってもよい。
【００４１】
本発明によって、 マトリクス状に配置された複数の画素を有する液晶表示装置の駆動
方法において、 前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａコンバータとを
有し、 前記複数の画素のうち、特定の行の画素または特定の列の画素が有する前記複数
の記憶回路のデータを書き換えることを特徴とする液晶表示装置の駆動方法が提供される
。
【００４２】
本発明によって、 複数の画素と、前記複数の画素に映像信号を入力するソース信号線
駆動回路とを有する液晶表示装置の駆動方法において、 前記複数の画素はそれぞれ、複
数の記憶回路と、Ｄ／Ａコンバータとを有し、 静止画を表示するとき、前記ソース信号
線駆動回路の動作を停止することを特徴とする液晶表示装置の駆動方法が提供される。
【００４３】
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）また
はダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする液晶表示装置の駆動方法で
あってもよい。
【００４４】
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶
ウェハ上に形成されていることを特徴とする液晶表示装置の駆動方法であってもよい。
【００４５】
前記駆動方法の前記液晶表示装置を用いることを特徴とするテレビ、パーソナルコンピ
ュータ、携帯端末、ビデオカメラまたはヘッドマウントディスプレイであってもよい。
【００４６】
本発明によって、 液晶表示装置と、ＣＰＵとを有する携帯情報装置の駆動方法におい
て、 前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコンバータと、前記複
数の記憶回路に信号を出力する駆動回路とを有し、 前記ＣＰＵは、前記駆動回路を制御
する第１の回路と、前記携帯情報装置に入力される信号を制御する第２の回路とを有し、
前記液晶表示装置が静止画を表示するとき、前記第１の回路を停止することを特徴とす
る携帯情報装置の駆動方法が提供される。
【００４７】
本発明によって、 液晶表示装置と、ＶＲＡＭとを有する携帯情報装置の駆動方法にお
いて、 前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコンバータとを有し
、 前記液晶表示装置が静止画を表示するとき、前記ＶＲＡＭのデータの読み出し操作を
停止することを特徴とする携帯情報装置の駆動方法が提供される。
【００４８】
本発明によって、 液晶表示装置を有する携帯情報装置の駆動方法において、 前記液
晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコンバータとを有し、 前記液晶表
示装置が静止画を表示するとき、前記液晶表示装置のソース信号線駆動回路を停止するこ
とを特徴とする携帯情報装置の駆動方法が提供される。
【００４９】
前記複数の記憶回路は、１フレーム期間に１度読み出し操作が行われることを特徴とす
る携帯情報装置の駆動方法であってもよい。
【００５０】
本発明によって、 液晶表示装置を有する携帯情報装置の駆動方法において、前記液晶
表示装置はマトリクス状に配置された複数の画素を有し、前記複数の画素はそれぞれ、複
数の記憶回路と、Ｄ／Ａコンバータとを有し、前記液晶表示装置は、前記複数の画素のう
ち、特定の行の画素または特定の列の画素が有する前記複数の記憶回路のデータを書き換
えることを特徴とする携帯情報装置の駆動方法が提供される。
【００５１】
前記携帯情報装置は、携帯電話、パーソナルコンピュータ、ナビゲーションシステム、
ＰＤＡまたは電子書籍であることを特徴とする携帯情報装置の駆動方法であってもよい。
【発明の効果】
【００５２】
各画素の内部に配置された複数の記憶回路を用いてデジタル信号の記憶を行うことによ
り、静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル信号を反復し
て用いる。これによって、継続的に静止画表示を行う際に、ソース信号線駆動回路を停止
させておくことが可能となる。よって、液晶表示装置全体の低消費電力化に大きく貢献す
ることが出来る。
【００５３】
また、液晶表示装置を組み込んだ携帯情報装置において、液晶表示装置に入力する信号
を処理する、映像信号処理回路等の回路も、継続的に静止画表示を行う際は、停止させて
おくことが可能になるため、携帯情報装置の低消費電力化に大きく貢献する。
【図面の簡単な説明】
【００５４】
【図１】複数の記憶回路を内部に有する本発明の画素の回路図。
【図２】本発明の画素を用いて表示を行うためのソース信号線駆動回路の回路構成を示す図。
【図３】本発明の画素を用いて表示を行うためのタイミングチャートを示す図。
【図４】記憶回路の詳細な回路図。
【図５】第２のラッチ回路を持たないソース信号線駆動回路の回路構成を示す図。
【図６】図５のソース信号線駆動回路によって駆動される本発明の画素の回路図。
【図７】図５及び図６に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図８】本発明の液晶表示装置のＤ／Ａコンバータの構成を示す図。
【図９】本発明の液晶表示装置のＤ／Ａコンバータの構成を示す図。
【図１０】本発明の画素を有する液晶表示装置の作製工程例を示す図。
【図１１】本発明の画素を有する液晶表示装置の作製工程例を示す図。
【図１２】本発明の画素を有する液晶表示装置の作製工程例を示す図。
【図１３】従来の液晶表示装置の全体の回路構成を簡略に示す図。
【図１４】従来の液晶表示装置のソース信号線駆動回路の回路構成を示す図。
【図１５】本発明の画素を有する表示装置の適用が可能な電子装置を示す図。
【図１６】本発明の画素を有する表示装置の適用が可能な電子装置を示す図。
【図１７】第２のラッチ回路を持たないソース信号線駆動回路の回路構成を示す図。
【図１８】図１７に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図１９】反射型液晶表示装置の作製工程例を示す図。
【図２０】本発明の液晶表示装置のＤ／Ａコンバータの構成を示す図。
【図２１】本発明の液晶表示装置のＤ／Ａコンバータの構成を示す図。
【図２２】１ビット処理分のラッチ回路を有するソース信号線駆動回路の回路構成を示す図。
【図２３】デコーダを用いたゲート信号線駆動回路を示す図。
【図２４】本発明を用いた携帯情報端末のブロック図。
【図２５】本発明を用いた携帯電話のブロック図。
【図２６】携帯電話の送受信部のブロック図。
【図２７】本発明の携帯情報装置の液晶表示装置の上面図及び断面図。
【図２８】本発明の携帯情報装置の応用例を示す図。
【図２９】本発明の携帯情報装置の応用例を示す図。
【図３０】本発明の携帯情報装置の液晶表示装置の画素の上面図。
【図３１】本発明の携帯情報端末の例を示す図。
【図３２】本発明の携帯情報端末の例を示す図。
【図３３】本発明の携帯情報端末の例を示す図。
【図３４】従来の携帯情報端末のブロック図。
【図３５】従来の携帯電話のブロック図。
【図３６】本発明の液晶表示装置の画素の構成を示す図。
【図３７】本発明の液晶表示装置の画素の構成を示す図。
【図３８】本発明の液晶表示装置の画素の構成を示す図。
【発明を実施するための形態】
【００５５】
図２は、記憶回路を有する画素を用いた表示装置における、ソース信号線駆動回路およ
び一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に対応
したものであり、シフトレジスタ回路（ＳＲ）２０１、第１のラッチ回路（ＬＡＴ１）２
０２、第２のラッチ回路（ＬＡＴ２）２０３、ビット信号選択スイッチ（ＳＷ）２０４、
画素（Ｐｉｘｅｌ）２０５を有する。２１０は、ゲート信号線駆動回路あるいは外部から
直接供給される信号であり、画素の説明とともに後述する。
【００５６】
図１は、図２における画素２０５における回路構成を詳細に示したものである。この画
素は、３ビットデジタル階調信号に対応したものであり、液晶素子（ＬＣ）、保持容量（
Ｃｓ）、記憶回路（１０５〜１０７）及びＤ／Ａ（Ｄ／Ａコンバータ：１１１）等を有し
ている。１０１はソース信号線、１０２〜１０４は書き込み用ゲート信号線、１０８〜１
１０は書き込み用ＴＦＴである。
【００５７】
Ｄ／Ａコンバータ１１１の具体例は実施例にて記述するが、実施例に記述された以外の
方式を用いてＤ／Ａコンバータを構成してもかまわない。
【００５８】
図３は、図１に示した本発明の表示装置におけるタイミングチャートである。
表示装置は３ビットデジタル階調信号、ＶＧＡのものを対象としている。図１〜図３を用
いて、駆動方法について説明する。なお、各番号は、図１〜図３のものをそのまま用いる
（図番は省略する）。
【００５９】
図２および図３（Ａ）（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、
β、γと表記して説明する。まず、区間αにおける回路動作について説明する。
【００６０】
従来のデジタル方式の駆動回路の場合と同様に、シフトレジスタ回路２０１にクロック
信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）
が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１
のラッチ回路２０２（ＬＡＴ１）に入力され、同じく第１のラッチ回路２０２に入力され
たデジタル信号（Digital Data）をそれぞれ保持していく。この期間を、本明細書におい
てはドットデータサンプリング期間と表記する。１水平期間分のドットデータサンプリン
グ期間は、図３（Ａ）において１〜４８０で示す各期間である。デジタル信号は３ビット
であり、Ｄ１がＭＳＢ（Most Significant Bit）、Ｄ３がＬＳＢ（Least Significant Bi
t）である。第１のラッチ回路２０２において、１水平周期分のデジタル信号の保持が完
了すると、帰線期間中に、第１のラッチ回路２０２で保持されているデジタル信号は、ラ
ッチ信号（Latch Pulse）の入力に従い、一斉に第２のラッチ回路２０３（ＬＡＴ２）へ
と転送される。
【００６１】
続いて、再びシフトレジスタ回路２０１から出力されるサンプリングパルスに従い、次
の水平周期分のデジタル信号の保持動作が行われる。
【００６２】
一方、第２のラッチ回路２０３に転送されたデジタル信号は、画素内に配置された記憶
回路に書き込まれる。図３（Ｂ）に示すように、次列のドットデータサンプリング期間を
I、IIおよびIIIと３分割し、第２のラッチ回路に保持されているデジタル信号をソース信
号線に出力する。このとき、ビット信号選択スイッチ２０４によって、各ビットの信号が
順番にソース信号線に出力されるようにする。
【００６３】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通
し、記憶回路１０５にデジタル信号が書き込まれる。続いて、期間IIでは、書き込み用ゲ
ート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路１０６にデジタ
ル信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルス
が入力されてＴＦＴ１１０が導通し、記憶回路１０７にデジタル信号が書き込まれる。
【００６４】
以上で、１水平期間分のデジタル信号の処理が終了する。図３（Ｂ）の期間は、図３（
Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フ
レーム分のデジタル信号が記憶回路１０５に書き込まれる。
【００６５】
書き込まれたデジタル信号は、Ｄ／Ａ１１１によってアナログ信号に変換され、液晶素
子に入力される。このアナログ信号に応じて液晶素子の透過率が変化し、階調を表現する
。ここでは、３ビットであるから、輝度は０〜７までの８段階が得られる。
【００６６】
以上の動作を繰り返して、映像の表示が継続的に行われる。ここで、静止画を表示する
場合には、最初の動作で記憶回路１０５〜１０７に、いったんデジタル信号が記憶されて
からは、各フレーム期間で記憶回路１０５〜１０７に記憶されたデジタル信号を反復して
読み出せば良い。
【００６７】
フレーム期間毎に、記憶回路にそれぞれ記憶されたデジタル信号を反復して読み出し、
Ｄ／Ａ１１１においてアナログ信号に変換する操作は、ＤＡＣコントローラを用いて制御
すればよい。
【００６８】
もしくは、記憶回路の出力をそれぞれ、読み出し用ＴＦＴ（図示せず）を介してＤ／Ａ
１１１に入力するようにする。この読み出し用ＴＦＴのオン・オフを操作することによっ
て、各フレーム期間毎に、記憶回路に記憶されたデジタル信号を反復して読み出してもよ
い。
【００６９】
このとき、読み出し用ＴＦＴのゲート電極が接続された読み出し用ゲート信号線（図示
せず）に信号を入力する動作は、読み出し用のゲート信号線駆動回路（図示せず）を用い
て行う。
【００７０】
したがって、静止画が表示されている期間中は、ソース信号線駆動回路の駆動を停止さ
せることが出来る。
【００７１】
さらに、記憶回路へのデジタル信号の書き込み、あるいは記憶回路からのデジタル信号
の読み出しは、ゲート信号線１本単位で行うことが可能である。すなわち、ソース信号線
駆動回路を短期間のみ動作させ、画面の一部のみを書き換えるなどといった表示方法をと
ることも出来る。
【００７２】
この場合は、ゲート信号線駆動回路として、デコーダを使うのが望ましい。デコーダを
使用する場合には、特開平８−１０１６６９に開示された回路を用いればよく、図２３に
一例を示す。また、ソース信号線駆動回路にもデコーダを用いて部分書き換えを行うこと
も可能である。
【００７３】
また、本実施形態においては、１画素内に３つの記憶回路を有し、３ビットのデジタル
信号を１フレーム分だけ記憶する機能を有しているが、本発明は、記憶回路をこの数に限
定しない。例えば、ｎ（ｎは、２以上の自然数）ビットのデジタル信号をｍ（ｍは、２以
上の自然数）フレーム分だけ記憶するには、１画素内にｎ×ｍ個の記憶回路を有していれ
ば良い。
【００７４】
以上の方法により、画素内に実装された記憶回路を用いてデジタル信号の記憶を行うこ
とにより、静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル信号を
反復して用いる。これによって、外部回路、ソース信号線駆動回路などを駆動することな
く、継続的に静止画表示が可能となる。よって、液晶表示装置の低消費電力化に大きく貢
献することが出来る。
【００７５】
また、ソース信号線駆動回路に関しては、ビット数に応じて増加するラッチ回路等の配
置の問題から、必ずしも絶縁体上に一体形成する必要はなく、その一部あるいは全部を外
付けで構成しても良い。
【００７６】
さらに、本実施形態にて示したソース信号線駆動回路においては、ビット数に応じたラ
ッチ回路を配置しているが、１ビット分のみ配置して動作させることも可能である。この
場合、上位ビットから下位ビットのデジタル信号を直列にラッチ回路に入力すれば良い。
【００７７】
図２４は、上述した構成の液晶表示装置を用いた本発明の携帯情報装置の構成を示した
ものである。静止画を表示する場合、表示装置２４１３の画素の内部にある、記憶回路に
映像信号を記憶させ、記憶した映像信号を呼び出すことによって、表示をおこなう。よっ
て、従来、動作させていたＣＰＵ２４０６の内部回路のうち、映像信号処理回路２４０７
、ＶＲＡＭ（Video RAM）２４１１、表示装置２４１３の中のソース信号線駆動回路を停
止することが可能となる。
【００７８】
以下その内容について、具体的に説明をおこなう。ペン入力タブレット２４０１からの
入力が一定時間の間行われない、もしくは外部インターフェイスポート２４０５から、映
像表示を変えなければならないような信号入力が一定時間されない場合、ＣＰＵ２４０６
は静止画モードであると判断をおこなう。ＣＰＵ２４０６がそのような判断を行った場合
、ＣＰＵ２４０６は以下のような動作をおこなう。ＬＣＤコントローラ２４１２を介して
、表示装置２４１３のソース信号線駆動回路を停止させる。具体的には、ソース信号線駆
動回路へのスタートパルス、クロック信号、映像データ信号の供給を停止することによっ
て、ソース信号線駆動回路の動作を停止させることができる。このときゲート信号線駆動
回路は停止させずに、信号の供給をうけ、記憶回路のデータを反復して読み出す操作をお
こなう。
【００７９】
ゲート信号線駆動回路はソース信号線駆動回路に比べて、一般的には、１／１００以下
の周波数で駆動されるため、動作を停止しなくとも，消費電力上は問題にならない。もち
ろん、液晶の画質上の問題、例えば、焼きつき現象が発生しないような液晶材料を使用す
る場合には、ゲート信号線駆動回路を停止してもよい。このような動作によって、表示装
置２４１３はゲート信号線駆動回路のみ、または、ソース信号線駆動回路とゲート信号線
駆動回路の両方の信号線駆動回路を停止させて、表示をおこなう。
【００８０】
次に、ＣＰＵ２４０６は、ＣＰＵ２４０６内部の映像信号処理回路２４０７および、Ｖ
ＲＡＭ２４１１を停止する。前述したように、表示装置２４１３は、その内部の記憶回路
に蓄えられた映像データで表示を行っているので、新たに映像データを表示装置に入力す
る必要性がない。よって、映像データを発生、加工する映像信号処理回路２４０７、ＶＲ
ＡＭ２４１１などは動作していなくてもかまわない。以上により、ＣＰＵ２４０６内部の
電力削減、ＶＲＡＭ２４１１の電力削減、ソース信号線駆動回路の電力削減が達成される
。
【００８１】
また、ペン入力タブレット２４０１に入力がされ、映像信号が入力された場合は、ペン
入力タブレットの検出回路２４０２からダブレットインターフェイス２４１８を介して、
ＣＰＵ２４０６に表示内容を変えるような指示がだされ、ＣＰＵ２４０６は停止していた
ＶＲＡＭ２４１１、映像信号処理回路２４０７を動作させる。そして、ＬＣＤコントロー
ラ２４１２を介して、表示装置２４１３のソース線信号駆動回路にスタートパルス、クロ
ック信号、映像データを供給し、新たな映像信号を画素に書き込むことができる。
【００８２】
この様に、図２４中、破線で囲った部分（ゲート信号線駆動回路、ＬＣＤコントローラ
２４１２、ペン入力ダブレット２４０１、検出回路２４０２、ダブレットインターフェイ
ス２４１８）が動作していれば、この携帯情報端末は静止画を表示し続けることができる
。
【００８３】
図２５は本発明を使用した携帯電話の例である。動作は図２４の携帯情報端末とおおよ
そ同じである。携帯情報端末と異なるのは、携帯電話では、入力は、キーボード２５０１
によって行われ、キーボードインターフェイス２５１８を介してＣＰＵ２５０６で制御さ
れることと、外部からのデータは、電話会社の通信系を介して、アンテナに入力され、送
受信回路２５１５で増幅されたのち、ＣＰＵ２５０６で制御されることである。静止画を
表示する場合は、携帯情報端末と同様に、映像信号処理回路２５０７、ＶＲＡＭ２５１１
、ソース信号線駆動回路などは停止させることができる。
【００８４】
この様に、図２５中、破線で囲った部分（ゲート信号線駆動回路、ＬＣＤコントローラ
２５１２、キーボード２５０１、キーボードインターフェイス２５１８）が動作していれ
ば、この携帯電話は静止画を表示し続けることができる。
【００８５】
以下に本発明の実施例について記述する。
【実施例１】
【００８６】
本実施例においては、実施形態において示した回路における画素を、具体的にトランジ
スタ等を用いて構成し、その動作について説明する。
【００８７】
図８は、図１に示した画素と同様のもので、Ｄ／Ａ１１１を実際に回路で構成した例で
ある。図中、各部に付した番号において、図１と同じ部位については、図１と同じ番号を
付している。記憶回路１０５〜１０７の各々に、書き込み用ＴＦＴ１０８〜１１０を設け
、記憶回路選択信号線（書き込み用ゲート信号線）１０２〜１０４をもって制御する。
【００８８】
図４は、記憶回路の一例を示したものである。点線枠４５０で示される部分が記憶回路
（図８中、１０５〜１０７で示す部分）であり、４５１は書き込み用ＴＦＴ（図８中、１
０８〜１１０で示す部分）である。ここで示した記憶回路４５０には、フリップフロップ
を利用したスタティック型メモリ（Static RAM : SRAM）を用いているが、記憶回路に関
してはこの構成に限定しない。
【００８９】
本実施例にて図８で示した回路の駆動は、実施形態にて図３を用いて示したタイミング
チャートに従って駆動することが出来る。図３、図８を用いて、記憶回路選択部の実際の
駆動方法を加えて、回路動作について説明する。なお、各番号は、図３、図８のものをそ
のまま用いる（図番は省略する）。
【００９０】
図３（Ａ）（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、β、γと表
記して説明する。まず、区間αにおける回路動作について説明する。
【００９１】
シフトレジスタ回路から第２のラッチ回路までの駆動方法に関しては実施形態にて示し
たものと同様であるのでそれに従う。
【００９２】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通
し、記憶回路１０５にデジタル信号が書き込まれる。続いて、期間IIでは、書き込み用ゲ
ート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路１０６にデジタ
ル信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルス
が入力されてＴＦＴ１１０が導通し、記憶回路１０７にデジタル信号が書き込まれる。
【００９３】
以上で、１水平期間分のデジタル信号の処理が終了する。図３（Ｂ）の期間は、図３（
Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フ
レーム分のデジタル信号が記憶回路１０５〜１０７に書き込まれる。
【００９４】
書き込まれたデジタル信号は、Ｄ／Ａ１１１によってアナログ信号に変換され、液晶素
子に入力される。このアナログ信号に応じて液晶素子の透過率は変化し、階調を表現する
。ここでは、３ビットであるから、輝度は０〜７までの８段階が得られる。
【００９５】
以上のようにして、１フレーム期間分の表示が行われる。一方、駆動回路側では、同時
に次のフレーム期間のデジタル信号の処理が行われている。
【００９６】
以上の手順を繰り返すことにより、映像の表示を行う。
【００９７】
なお、静止画の表示を行う場合には、あるフレームのデジタル信号の、記憶回路への書
き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれてい
る信号を、毎フレームで読み込んで表示を行う。
【００９８】
この際、図８において図示していないが、各画素の各記憶回路の出力が、読み出し用Ｔ
ＦＴを介してＤ／Ａに入力されるようにし、この読み出し用ＴＦＴを、操作することによ
って、フレーム期間毎に記憶回路の信号を反復して読み出すことができる。この読み出し
用ＴＦＴを操作する回路は、公知の構成の回路を自由に用いることができる。
【００９９】
また、記憶回路に入力された信号を、常にＤ／Ａ回路に入力し、対応するアナログ信号
を液晶素子に出力して、静止画の表示を行うこともできる。この場合は、書き込み用ＴＦ
Ｔが選択され、新たに記憶回路に情報が書き込まれるまで、画素は、同じ輝度の表示を続
ける。この駆動方法では、前述の読み出し用ＴＦＴ等は必要ない。
【０１００】
このような方法により、静止画の表示中における消費電力を大きく低減することが出来
る。
【実施例２】
【０１０１】
本実施例においては、画素部の記憶回路への書き込みを点順次で行うことにより、ソー
ス信号線駆動回路の第２のラッチ回路を省略した例について記す。
【０１０２】
図５は、記憶回路を有する画素を用いた液晶表示装置における、ソース信号線駆動回路
および一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に
対応したものであり、シフトレジスタ回路（ＳＲ）５０１、ラッチ回路（ＬＡＴ１）５０
２、画素（Ｐｉｘｅｌ）５０３を有する。５１０は、ゲート信号線駆動回路等から直接供
給される信号であり、画素の説明とともに後述する。
【０１０３】
図６は、図５に示した画素５０３の回路構成の詳細図である。実施例１と同様、３ビッ
トデジタル階調信号に対応したものであり、液晶素子（ＬＣ）、保持容量（Ｃｓ）、記憶
回路（６０５〜６０７）及びＤ／Ａ（Ｄ／Ａコンバータ：６１１）等を有している。６０
１は第１ビット（ＭＳＢ）信号用ソース信号線、６０２は第２ビット信号用ソース信号線
、６０３は第３ビット（ＬＳＢ）信号用ソース信号線、６０４は書き込み用ゲート信号線
、６０８〜６１０は書き込み用ＴＦＴである。
【０１０４】
図７は、本実施例にて示した回路の駆動に関するタイミングチャートである。
図６および図７を用いて説明する。
【０１０５】
シフトレジスタ回路５０１からラッチ回路（ＬＡＴ１）５０２までの動作は実施形態お
よび実施例１と同様に行われる。図７（Ｂ）に示すように、第１段目でのラッチ動作が終
了すると、直ちに画素の記憶回路への書き込みを開始する。書き込み用ゲート信号線６０
４にパルスが入力され、書き込み用ＴＦＴ６０８〜６１０が導通し、記憶回路への書き込
みが可能な状態となる。ラッチ回路５０２に保持されたビット毎のデジタル信号は、３本
のソース信号線６０１〜６０３を経由して、同時に書き込まれる。
【０１０６】
第１段目でラッチ回路に保持されたデジタル信号が、記憶回路へ書き込まれているとき
、次段では続くサンプリングパルスに従って、ラッチ回路においてデジタル信号の保持が
行われている。このようにして、順次記憶回路への書き込みが行われていく。
【０１０７】
最終段まで上記動作を繰り返し、１水平期間が終了する。
【０１０８】
なお、図７（Ｂ）で示す期間は、図７（Ａ）において、※※で示す期間に相当する。
【０１０９】
全ての水平期間１〜４８０に対して同様の操作を行う。
【０１１０】
以上で、１フレーム目の表示期間が完了する。区間βでは、次のフレームにおけるデジ
タル信号の処理が行われる。
【０１１１】
以上の手順を繰り返すことにより、映像の表示を行う。なお、静止画の表示を行う場合
には、あるフレームのデジタル信号の、記憶回路への書き込みが終了したら、ソース信号
線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレームで読み込んで
表示を行う。このような方法により、静止画の表示中における消費電力を大きく低減する
ことが出来る。さらに、実施形態にて示した回路と比較すると、ラッチ回路の数を１／２
とすることが出来、回路配置の省スペース化による装置全体の小型化に貢献出来る。
【実施例３】
【０１１２】
本実施例においては、実施例２にて示した、第２のラッチ回路を省略した液晶表示装置
の回路構成を応用し、線順次駆動により画素内の記憶回路への書き込みを行う方法を用い
た液晶表示装置の例について記す。
【０１１３】
図１７は、本実施例にて示す液晶表示装置のソース信号線駆動回路の回路構成例を示し
ている。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ
回路１７０１、ラッチ回路１７０２、スイッチ回路１７０３、画素１７０４を有する。１
７１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号である。画素の回
路構成に関しては、実施例２のものと同様で良いので、図６をそのまま参照する。
【０１１４】
図１８は、本実施例にて示した回路の駆動に関するタイミングチャートである。図６、
図１７および図１８を用いて説明する。
【０１１５】
シフトレジスタ回路１７０１からサンプリングパルスが出力され、ラッチ回路１７０２
で、サンプリングパルスに従ってデジタル信号を保持するまでの動作は、実施例１および
実施例２と同様である。本実施例では、ラッチ回路１７０２と画素１７０４内の記憶回路
との間に、スイッチ回路１７０３を有しているため、ラッチ回路でのデジタル信号の保持
が完了しても、直ちに記憶回路への書き込みが開始されない。ドットデータサンプリング
期間が終了するまでの間は、スイッチ回路１７０３は閉じたままであり、その間、ラッチ
回路ではデジタル信号が保持され続ける。
【０１１６】
図１８（Ｂ）に示すように、１水平期間分のデジタル信号の保持が完了すると、その後
の帰線期間中にラッチ信号（Latch Pulse）が入力されてスイッチ回路１７０３が一斉に
開き、ラッチ回路１７０２で保持されていたデジタル信号は一斉に画素１７０４内の記憶
回路に書き込まれる。このときの書き込み動作に関わる、画素１７０４内の動作、さらに
次のフレーム期間における表示の際の読み出し動作に関わる、画素１７０４内の動作につ
いては、実施例２と同様で良いので、ここでは説明を省略する。
【０１１７】
図１８（Ｂ）で示す期間は、図１８（Ａ）において、※※※で示す期間である。
【０１１８】
以上の方法によって、第２のラッチ回路を省略したソース信号線駆動回路においても、
線順次の書き込み駆動を容易に行うことが出来る。
【実施例４】
【０１１９】
本実施例では、Ｄ／Ａコンバータとして、複数の階調電圧線を選択する方式のものを用
いた例を示す。図８に、その回路図を示す。
【０１２０】
３ビットのデジタル信号を処理する場合、８本の階調電圧線があり、それぞれにスイッ
チＴＦＴが接続されている。記憶回路の出力は、デコーダを介して、それらのスイッチＴ
ＦＴを選択的に駆動する。スイッチはトランスミッションゲートを用いても良い。
【０１２１】
なお、図８において、記憶回路１０５〜１０７のそれぞれからの出力は、記憶回路に記
憶された信号及びその信号の反転信号によって構成される。
【０１２２】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【実施例５】
【０１２３】
本実施例では、実施例４において図８で示したＤ／Ａコンバータとは異なる構造のもの
を用いた例を示す。図９に、その回路図を示す。
【０１２４】
実施例４において図８で示したものと同様に階調電圧線を選択する方式であるが、図８
では、素子の数が多く、画素内で素子の占める面積が大きくなる。そのため、図９では、
スイッチを直列接続し、デコーダとスイッチを兼ねて素子数を減らしている。スイッチは
トランスミッションゲートを用いても良い。
【０１２５】
なお、図９において、記憶回路１０５〜１０７のそれぞれからの出力は、記憶回路に記
憶された信号及びその信号の反転信号によって構成される。
【０１２６】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【実施例６】
【０１２７】
本実施例では、実施例４や実施例５において図８や図９で示したＤ／Ａコンバータとは
異なる構造のものを用いた例を示す。図２０に、その回路図を示す。
【０１２８】
図８や図９で示したＤ／Ａコンバータでは、階調電圧線を用いるため、階調数の分だけ
配線が必要となり、多階調化には適さない。そのため、図２０では、容量Ｃ１〜Ｃ３の組
み合わせによって、基準電圧を分圧し、階調電圧を作っている。この様な容量分割方式で
は、容量Ｃ１〜Ｃ３の比で階調が作られるため、多様な階調が表現可能である。
【０１２９】
この様な容量分割方式のＤ／Ａコンバータは、AMLCD99 Digest of Technical Papers p29
〜32に記載してある。
【０１３０】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【実施例７】
【０１３１】
本実施例では、実施例４や実施例５及び実施例６において図８や図９及び図２０で示し
たＤ／Ａコンバータとは異なる構造のものを用いた例を示す。図２１に、その回路図を示
す。
【０１３２】
図２１に示したものは、実施例６で示した図２０のＤ／Ａコンバータをさらに簡略化し
たものである。容量Ｃ１〜Ｃ３それぞれの２つの電極のうち液晶素子と接続されていない
方の電極は、リセット時にはＶLに接続され、非リセット時には、ＶHまたはＶLのいずれ
かに接続されるが、その接続をスイッチのみで構成できる。スイッチはトランスミッショ
ンゲートを用いても良い。
【０１３３】
なお、図２１において、記憶回路１０５〜１０７のそれぞれからの出力は、記憶回路に
記憶された信号及びその信号の反転信号によって構成される。
【０１３４】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【実施例８】
【０１３５】
図２２に示す様に、ソース信号線駆動回路のラッチ回路を１ビット分のみ有し、代わり
にソース信号線駆動回路を３倍の速度で動作させ、１ライン期間中に、第１ビットデータ
、第２ビットデータ、第３ビットデータの順にデータをソース信号線駆動回路に入力し、
実施例１のソース信号線駆動回路と同様の効果を得られる。
【０１３６】
この方式では、外部にデータを順に入れ替えるための回路が必要であるが、ソース信号
線駆動回路は小さくすることが可能である。
【実施例９】
【０１３７】
本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部（ソース
信号線側駆動回路、ゲート信号線側駆動回路、画素選択信号線側駆動回路）のＴＦＴを同
時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関し
ては基本単位であるＣＭＯＳ回路を図示することとする。
【０１３８】
まず、図１０（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラ
スなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどの
ガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコ
ン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉ
Ｈ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（
好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水
素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さ
に積層形成する。
本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層
以上積層させた構造として形成しても良い。
【０１３９】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法
や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５０
０３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する
。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウ
ム（ＳｉＧｅ）合金などで形成すると良い。
【０１４０】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、
エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密
度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧ
レーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、
レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])
とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレ
ーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバー
ラップ率）を８０〜９８[％]として行う。
【０１４１】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲ
ート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[n
m]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例
えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ort
hosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、
高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成すること
が出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱
アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【０１４２】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８
と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５
０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。
【０１４３】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。
この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を
防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート
電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構
造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相の
Ｔａ膜を容易に得ることが出来る。
【０１４４】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フ
ッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにして
もゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[
μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図る
ことが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化
する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを
用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成す
ることにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【０１４５】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとした
が、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素
、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても
よい。本実施例以外の組み合わせの一例で望ましいものとしては、第１の導電膜５００８
を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１
の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとす
る組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜
５００９をＣｕとする組み合わせ等が挙げられる。
【０１４６】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１の
エッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型
プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生
成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投
入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜
及びＴａ膜とも同程度にエッチングされる。
【０１４７】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより
、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテ
ーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割
合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２
〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜
が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッ
チング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５
０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）
を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１
〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成
される。
（図１０（Ｂ））
【０１４８】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法
の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[
keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン
（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層
５０１１〜５０１６がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第
１の不純物領域５０１７〜５０２０が形成される。第１の不純物領域５０１７〜５０２０
には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加
する。（図１０（Ｂ））
【０１４９】
次に、図１０（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチン
グ処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチン
グする。この時、第２のエッチング処理により第２の形状の導電層５０２１〜５０２６（
第１の導電層５０２１ａ〜５０２６ａと第２の導電層５０２１ｂ〜５０２６ｂ）を形成す
る。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２１〜５０２
６で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成さ
れる。
【０１５０】
Ｗ膜やＴａ膜の、ＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカ
ルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物
と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及
びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4と
Ｏ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果
、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大して
も相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいの
で、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応
しないため、さらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッ
チング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくする
ことが可能となる。
【０１５１】
そして、図１１（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のド
ーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元
素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm
2]のドーズ量で行い、図１０（Ｂ）で島状半導体層に形成された第１の不純物領域の内側
に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２１〜５０２６
を不純物元素に対するマスクとして用い、第１の導電層５０２１ａ〜５０２６ａの下側の
領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第２の不
純物領域５０２７〜５０３１が形成される。この第２の不純物領域５０２７〜５０３１に
添加されたリン（Ｐ）の濃度は、第１の導電層５０２１ａ〜５０２６ａのテーパー部の膜
厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２１ａ〜５０２６ａ
のテーパー部と重なる半導体層において、第１の導電層５０２１ａ〜５０２６ａのテーパ
ー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の
濃度である。
【０１５２】
続いて、図１１（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣ
ＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。
第３のエッチング処理により、第１の導電層５０２１ａ〜５０２６ａのテーパー部を部分
的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチ
ング処理によって、第３の形状の導電層５０３２〜５０３７（第１の導電層５０３２ａ〜
５０３７ａと第２の導電層５０３２ｂ〜５０３７ｂ）
を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３２
〜５０３７で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域
が形成される。
【０１５３】
第３のエッチング処理によって、第２の不純物領域５０２７〜５０３１においては、第
１の導電層５０３２ａ〜５０３７ａと重なる第２の不純物領域５０２７ａ〜５０３１ａと
、第１の不純物領域と第２の不純物領域との間の第３の不純物領域５０２７ｂ〜５０３１
ｂとが形成される。
【０１５４】
そして、図１１（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５０
０４に、第1の導電型とは逆の導電型の第４の不純物領域５０３９〜５０４４を形成する
。第３の形状の導電層５０３３ｂを不純物元素に対するマスクとして用い、自己整合的に
不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３
、５００５、保持容量部５００６および配線部５０３４はレジストマスク５０３８で全面
を被覆しておく。不純物領域５０３９〜５０４４にはそれぞれ異なる濃度でリンが添加さ
れているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域に
おいても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１５５】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と
重なる第３の形状の導電層５０３２、５０３３、５０３５、５０３６がゲート電極として
機能する。また、５０３４は島状のソース信号線として機能する。５０３７は容量配線と
して機能する。
【０１５６】
レジストマスク５０３８を除去した後、導電型の制御を目的として、それぞれの島状半
導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール
炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法（ＲＴＡ法）を適用することが出来る。
熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で
４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５
００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３２〜５０３７に用
いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分
とする）を形成した後で活性化を行うことが好ましい。
【０１５７】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間
の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水
素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として
、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１５８】
次いで、第１の層間絶縁膜５０４５は酸化窒化シリコン膜を１００〜２００[nm]の厚さ
で形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０４６を形成する。次
いで、コンタクトホールを形成するためのエッチング工程を行う。
【０１５９】
そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース
配線５０４７、５０４８、ドレイン領域とコンタクトを形成するドレイン配線５０４９を
形成する。また、画素部においては、接続電極５０５０、画素電極５０５１、５０５２を
形成する（図１２（Ａ））。この接続電極５０５０により、ソース信号線５０３４は、画
素ＴＦＴと電気的に接続される。なお、画素電極５０５２及び保持容量は隣り合う画素の
ものである。
【０１６０】
以上のようにして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを有する駆動回路部と、
画素ＴＦＴ、保持容量を有する画素部とを同一基板上に形成することができる。本明細書
中ではこのような基板をアクティブマトリクス基板と呼ぶ。
【０１６１】
ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるよう
に、画素電極の端部をソース信号線やゲート信号線と重なるように配置されている。
【０１６２】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を５枚（島状半導体層パターン、第１配線パターン（ソース信号線、ゲート信
号線、容量配線）、ｐチャネル領域のマスクパターン、コンタクトホールパターン、第２
配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮
し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１６３】
続いて、図１２（Ａ）の状態のアクティブマトリクス基板を得た後、図１２（Ｂ）にお
いて、アクティブマトリクス基板上に配向膜５０５３を形成しラビング処理を行う。
【０１６４】
一方、対向基板５０５４を用意する。対向基板５０５４にはカラーフィルター層５０５
５〜５０５７、オーバーコート層５０５８を形成する。カラーフィルター層はＴＦＴの上
方で赤色のカラーフィルター層５０５５と青色のカラーフィルター層５０５６とを重ねて
形成し遮光膜を兼ねる構成とする。少なくともＴＦＴと、接続電極と画素電極との間を遮
光する必要があるため、それらの位置を遮光するように赤色のカラーフィルターと青色の
カラーフィルターを重ねて配置することが好ましい。
【０１６５】
また、接続電極５０５０に合わせて赤色のカラーフィルター層５０５５、青色のカラー
フィルター層５０５６、緑色のカラーフィルター層５０５７とを重ね合わせてスペーサを
形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので１〜３[μm]
の厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成する
ことができる。スペーサの高さはオーバーコート層５０５８の厚さ１〜４[μm]を考慮す
ることにより２〜７[μm]、好ましくは４〜６[μm]とすることができ、この高さによりア
クティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバー
コート層５０５８は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミ
ドやアクリル樹脂などを用いる。
【０１６６】
スペーサの配置は任意に決定すれば良いが、例えば図１２（Ｂ）で示すように接続電極
上に位置が合うように対向基板５０５４上に配置すると良い。また、駆動回路部のＴＦＴ
上にその位置を合わせてスペーサを対向基板５０５４上に配置してもよい。このスペーサ
は駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うよ
うにして配置しても良い。
【０１６７】
オーバーコート層５０５８を形成した後、対向電極５０５９をパターニング形成し、配
向膜５０６０を形成した後ラビング処理を行う。
【０１６８】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシ
ール剤５０６２で貼り合わせる。シール剤５０６２にはフィラーが混入されていて、この
フィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後
、両基板の間に液晶材料５０６１を注入し、封止剤（図示せず）によって完全に封止する
。液晶材料５０６１には公知の液晶材料を用いれば良い。このようにして図１２（Ｂ）に
示すアクティブマトリクス型液晶表示装置が完成する。
【０１６９】
なお、上記の行程により作製されるアクティブマトリクス型液晶表示装置におけるＴＦ
Ｔはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴやその他の構造のＴＦ
Ｔに対しても本実施例は容易に適用され得る。
【０１７０】
また、本実施例においては、ガラス基板上を使用しているが、ガラス基板に限らず、プ
ラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用するこ
とによっても実施が可能である。
【０１７１】
本実施例は、実施例１〜実施例８と自由に組み合わせて実施することが可能である。
【実施例１０】
【０１７２】
本発明の液晶表示装置は、その画素部に記憶回路を複数有するため、１つの画素を構成
する素子の数が通常の画素よりも多くなる。よって、透過型の液晶表示装置の場合、開口
率の低下による輝度不足が考えられることから、本発明は、反射型の液晶表示装置に適用
されるのが望ましい。本実施例において、作製工程の一例を示す。
【０１７３】
実施例９に従い、図１９（Ａ）に示すアクティブマトリクス基板（図１２（Ａ）と同様
）を作製する。続いて、第３の層間絶縁膜５２０１として、樹脂膜を形成した後、画素電
極部にコンタクトホールを開口し、反射電極５２０２を形成する。反射電極５２０２とし
ては、Ａｌ、Ａｇを主成分とする膜、あるいはそれらの積層膜等の、反射性に優れた材料
を用いることが望ましい。
【０１７４】
一方、対向基板５０５４を用意する。対向基板５０５４には、本実施例においては対向
電極５２０５をパターニングして形成している。対向電極５２０５は、透明導電膜として
形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれ
る）または酸化インジウムと酸化亜鉛との化合物からなる材料を用いることが出来る。
【０１７５】
特に図示していないが、カラー液晶表示装置の作製の際には、カラーフィルタ層を形成
する。このとき、隣接した色の異なるカラーフィルタ層を重ねて形成し、ＴＦＴ部分の遮
光膜を兼ねる構成とすると良い。
【０１７６】
その後、アクティブマトリクス基板および対向基板に、配向膜５２０３および５２０４
を形成し、ラビング処理を行う。
【０１７７】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシ
ール剤５２０６で貼り合わせる。シール剤５２０６にはフィラーが混入されていて、この
フィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後
、両基板の間に液晶材料５２０７を注入し、封止剤（図示せず）によって完全に封止する
。液晶材料５２０７には公知の液晶材料を用いれば良い。このようにして図１９（Ｂ）に
示す反射型の液晶表示装置が完成する。
【０１７８】
なお、本実施例においては、ガラス基板に限らず、プラスチック基板、ステンレス基板
、単結晶ウェハ等、ガラス基板以外のものを使用することも可能である。
【０１７９】
また、画素の半分を反射電極、残る半分を透明電極とした、半透過型の表示装置として
作製する場合にも、本発明は容易に適用することが出来る。
【０１８０】
本実施例は、実施例１〜実施例８と自由に組み合わせて実施することが可能である。
【実施例１１】
【０１８１】
本実施例では、本発明の液晶表示装置を作製した例について、図２７を用いて説明する
。
【０１８２】
図２７（Ａ）は、ＴＦＴ基板と対向基板との間に液晶を封止することによって形成され
た液晶表示装置の上面図であり、図２７（Ｂ）は、図２７（Ａ）のＡ−Ａ’における断面
図、図２７（Ｃ）は図２７（Ａ）のＢ−Ｂ’における断面図である。
【０１８３】
ＴＦＴ基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３
と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとを囲むようにして、シール材
４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、
第１及び第２のゲート信号線駆動回路４００４ａ、ｂとの上に対向基板４００８が設けら
れている。ＴＦＴ基板４００１とシール材４００９と対向基板４００８とで囲まれた空間
に液晶４２１０が充填されている。
【０１８４】
またＴＦＴ基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４０
０３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有し
ている。図２７（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動
回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型
ＴＦＴを図示する）４２０１及び画素部４００２に含まれる画素ＴＦＴ（画素電極にかか
る電圧を制御するＴＦＴ）４２０２を図示した。
【０１８５】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴ及
びｎチャネル型ＴＦＴが用いられ、画素ＴＦＴ４２０２には公知の方法で作製されたｐチ
ャネル型ＴＦＴが用いられる。また、画素部４００２には画素ＴＦＴ４２０２のゲート電
極に電気的に接続された保持容量（図示せず）が設けられる。
【０１８６】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が
形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極４２０３
が形成される。
【０１８７】
対向基板４００８上には対向電極４２０５が形成されている。なお図２７（Ｂ）では図
示していないが、カラーフィルターや偏光板を適宜設ける。そして対向電極４２０５には
所定の電圧が与えられている。
【０１８８】
以上のようにして、画素電極４２０３、液晶４２１０及び対向電極４２０５からなる液
晶セルが形成される。
【０１８９】
４００５は引き回し配線であり、画素部４００２、ソース信号線駆動回路４００３、第
１のゲート信号線駆動回路４００４ａ、第２のゲート信号線駆動回路４００４ｂと外部の
電源とを接続している。引き回し配線４００５ａはシール材４００９とＴＦＴ基板４００
１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用
配線４３０１に電気的に接続される。
【０１９０】
対向基板４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミッ
クス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラス
チック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔ
ｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエス
テルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホ
イルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１９１】
但し、画素電極からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透明物質を用いる。
【０１９２】
図２７（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４
００５ａ上に接するように導電性膜４２０３ａが形成される。
【０１９３】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。ＴＦＴ
基板４００１とＦＰＣ４００６とを熱圧着することで、ＴＦＴ基板４００１上の導電性膜
４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａ
によって電気的に接続される。
【０１９４】
本実施例は、実施例１〜実施例１０と自由に組み合わせて実施することが可能である。
【実施例１２】
【０１９５】
本実施例では、本発明の液晶表示装置として、透過型の液晶表示装置を使用した場合の
例を示す。
【０１９６】
デサインルールを１μｍルール、画素ピッチを１００ｐｐｉ程度とすれば、画素内部の
記憶回路及びＤ／Ａコンバータ等は、ソース信号線の下に配置することが可能となり、開
口率の低下の問題を解決することができる。これにより、本発明を反射型の液晶表示装置
だけでなく透過型の液晶表示装置にも適用できる。
【０１９７】
図３０に、上記構成の透過型液晶表示装置の画素の上面図を模式的に示す。
【０１９８】
３３０１は画素、３３０２〜３３０４は記憶回路、３３０５はＤ／Ａコンバータ（図中
Ｄ／Ａと記載）、３３０６は画素電極、３３０７はソース信号線である。なお、対向電極
やカラーフィルタ及び保持容量等は図示していない。ここで、記憶回路３３０２〜３３０
４及びＤ／Ａコンバータ３３０５は、ソース信号線３３０７と重ねて形成されている。
【０１９９】
なお図示していないが、ソース信号線３３０７の下ではなくゲート信号線と重ねて、こ
れらの記憶回路３３０２〜３３０４及びＤ／Ａコンバータ３３０５等を配置することも可
能である。
【実施例１３】
【０２００】
実施例１〜実施例１２にて示した、本発明の液晶表示装置の画素部においては、記憶回
路は、スタティック型メモリ（Static RAM : SRAM）を用いて構成していたが、記憶回路
はＳＲＡＭのみに限定されない。本発明の液晶表示装置の画素部に適用可能な記憶回路に
は、他にダイナミック型メモリ（Dynamic RAM : DRAM）等があげられる。
【０２０１】
さらに、特に図示しないが、他の形式の記憶回路として、強誘電体メモリ（Ferroelect
ric RAM : FRAM）を利用して本発明の液晶表示装置の画素部を構成することも可能である
。ＦＲＡＭは、ＳＲＡＭやＤＲＡＭと同等の書き込み速度を有する不揮発性メモリであり
、その書き込み電圧が低い等の特徴を利用して、本発明の液晶表示装置のさらなる低消費
電力化が可能である。またその他、フラッシュメモリ等によっても、構成は可能である。
【０２０２】
本実施例は、実施例１〜実施例１２と自由に組み合わせて実施することが可能である。
【実施例１４】
【０２０３】
本発明を適用して作製した駆動回路を用いたアクティブマトリクス型液晶表示装置には
様々な用途がある。本実施例では、本発明を適用して作製した駆動回路を用いた表示装置
を組み込んだ半導体装置について説明する。
【０２０４】
このような表示装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話
等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ等が挙げられる
。それらの一例を図１５および図１６に示す。
【０２０５】
図１５（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６
０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６から構成されている。
本発明は表示部２６０４に適用することができる。
【０２０６】
図１５（Ｂ）はビデオカメラであり、本体２６１１、表示部２６１２、音声入力部２６
１３、操作スイッチ２６１４、バッテリー２６１５、受像部２６１６から成っている。本
発明は表示部２６１２に適用することができる。
【０２０７】
図１５（Ｃ）はモバイルコンピュータあるいは携帯情報端末であり、本体２６２１、カ
メラ部２６２２、受像部２６２３、操作スイッチ２６２４、表示部２６２５で構成されて
いる。本発明は表示部２６２５に適用することができる。
【０２０８】
図１５（Ｄ）はヘッドマウントディスプレイであり、本体２６３１、表示部２６３２、
アーム部２６３３で構成される。本発明は表示部２６３２に適用することができる。
【０２０９】
図１５（Ｅ）はテレビであり、本体２６４１、スピーカー２６４２、表示部２６４３、
受信装置２６４４、増幅装置２６４５等で構成される。本発明は表示部２６４３に適用す
ることができる。
【０２１０】
図１５（Ｆ）は携帯書籍であり、本体２６５１、表示部２６５２、記憶媒体２６５３、
操作スイッチ２６５４、アンテナ２６５５から構成されており、ミニディスク（ＭＤ）や
ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は表示部２６５２に適用することが
できる。
【０２１１】
図１６（Ａ）はパーソナルコンピュータであり、本体２２０１、画像入力部２２０２、
表示部２２０３、キーボード２２０４で構成される。本発明は表示部２２０３に適用する
ことができる。
【０２１２】
図１６（Ｂ）はプログラムを記録した記録媒体を用いるプレーヤーであり、本体２２１
１、表示部２２１２、スピーカー部２２１３、記録媒体２２１４、操作スイッチ２２１５
で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔ
ｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行
うことができる。本発明は表示部２２１２に適用することができる。
【０２１３】
図１６（Ｃ）はデジタルカメラであり、本体２２２１、表示部２２２２、接眼部２２２
３、操作スイッチ２２２４、受像部（図示しない）で構成される。本発明は表示部２２２
２に適用することができる。
【０２１４】
図１６（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部２２３１、バンド部
２２３２で構成される。本発明は表示部２２３１に適用することができる。
【実施例１５】
【０２１５】
本実施例では、本発明の携帯情報端末の外観図について述べる。図３１に示すのは本発
明の構成を有する携帯情報端末であり、２７０１は表示用パネル、２７０２は操作用パネ
ルである。表示用パネル２７０１と操作用パネル２７０２とは接続部２７０３において接
続されている。そして接続部２７０３における、表示用パネル２７０１の表示部２７０４
が設けられている面と操作用パネル２７０２の操作キー２７０６が設けられている面との
角度θは、任意に変えることができる。
【０２１６】
表示用パネル２７０１は表示部２７０４を有している。また図３１に示した携帯情報端
末は電話としての機能を有しており、表示用パネル２７０１は音声出力部２７０５を有し
ており、音声が音声出力部２７０５から出力される。表示部２７０４には本発明の液晶表
示装置が用いられている。
【０２１７】
表示部２７０４のアスペクト比は１６：９、４：３など任意に選択することができる。
表示部２７０４のサイズは対角１インチ〜４．５インチ程度が望ましい。
【０２１８】
操作用パネル２７０２は操作キー２７０６、電源スイッチ２７０７、音声入力部２７０
８を有している。なお図３１では操作キー２７０６と電源スイッチ２７０７とを別個に設
けたが、操作キー２７０６の中に電源スイッチ２７０７が含まれる構成にしても良い。音
声入力部２７０８において、音声が入力される。
【０２１９】
なお図３１では表示用パネル２７０１が音声出力部２７０５を有し、操作用パネル２７
０２が音声入力部２７０８を有しているが、本実施例はこの構成に限定されない。表示用
パネル２７０１が音声入力部２７０８を有し、操作用パネル２７０２が音声出力部２７０
５を有していても良い。また音声出力部２７０５と音声入力部２７０８とが共に表示用パ
ネル２７０１に設けられていても良いし、音声出力部２７０５と音声入力部２７０８とが
共に操作用パネル２７０２に設けられていても良い。
【０２２０】
なお図３２では図３１で示した携帯情報端末の操作キー２７０６を人差し指で操作して
いる例について示した。また図３３では図３１で示した携帯情報端末の操作キー２７０６
を親指で操作している例について示した。なお操作キー２７０６は操作用パネル２７０２
の側面に設けても良い。操作は片手（きき手）の人差し指のみ、または親指のみでも可能
である。
【実施例１６】
【０２２１】
本実施例では、本発明の携帯情報装置を応用した電子機器について、図２８及び図２９
を用いて説明する。
【０２２２】
本発明の携帯情報装置としてパーソナルコンピュータがある。図２８（Ａ）はパーソナ
ルコンピュータであり、本体２８０１、画像入力部２８０２、表示部２８０３、キーボー
ド２８０４等を含む。表示部２８０３として、画素毎に記憶回路を有する液晶表示装置を
用いることで、パーソナルコンピュータの低消費電力化を実現できる。
【０２２３】
本発明の携帯情報装置としてナビゲーション装置がある。図２８（Ｂ）はナビゲーショ
ン装置であり、本体２８１１、表示部２８１２、スピーカ部２８１３、記憶媒体２８１４
、操作スイッチ２８１５等を含む。表示部２８１２として、画素毎に記憶回路を有する液
晶表示装置を用いることで、ナビゲーション装置の低消費電力化を実現できる。
【０２２４】
本発明の携帯情報装置として電子書籍がある。図２８（Ｃ）は電子書籍であり、本体２
８５１、表示部２８５２、記憶媒体２８５３、操作スイッチ２８５４、アンテナ２８５５
等を含み、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉ
ｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。表示部
２８５２として、画素毎に記憶回路を有する液晶表示装置を用いることで、電子書籍の低
消費電力化を実現できる。
【０２２５】
本発明の携帯情報装置として携帯電話がある。図２９（Ａ）は携帯電話であり、表示用
パネル２９０１、操作用パネル２９０２、接続部２９０３、表示部２９０４、音声出力部
２９０５、操作キー２９０６、電源スイッチ２９０７、音声入力部２９０８、アンテナ２
９０９、ＣＣＤ受光部２９１０、外部入力ポート２９１１等を含む。表示部２９０４とし
て、画素毎に記憶回路を有する液晶表示装置を用いることで、携帯電話の低消費電力化を
実現できる。
【０２２６】
本発明の携帯情報装置としてＰＤＡがある。図２９（Ｂ）はＰＤＡであり、表示部及び
ペン入力ダブレット３００４、操作キー３００６、電源スイッチ３００７、外部入力ポー
ト３０１１、入力用ペン３０１２等を含む。表示部３００４として、画素毎に記憶回路を
有する液晶表示装置を用いることで、ＰＤＡの低消費電力化を実現できる。
【実施例１７】
【０２２７】
本実施例では、図２０に示した構成と同様の構成の画素を有する液晶表示装置において
、各画素の有する記憶回路に保持されＤ／Ａコンバータに入力されている信号を、対応す
るアナログ信号に変換する操作を、ＤＡＣコントローラ（図示せず）を用いて制御する場
合について図３７を用いて説明する。
【０２２８】
なお、本実施例において、各画素の有する記憶回路に保持されＤ／Ａコンバータに入力
されている信号を、対応するアナログ信号に変換し、Ｄ／Ａコンバータから出力する操作
を、記憶回路の読み出し操作と呼ぶことにする。
【０２２９】
図３７において、画素は、書き込み用ＴＦＴ１０８〜１１０と、記憶回路１０５〜１０
７と、ソース信号線１０１と、書き込み用ゲート信号線１０２〜１０４と、Ｄ／Ａコンバ
ータ４００と、液晶素子ＬＣと、保持容量Ｃｓとを有する。
【０２３０】
書き込み用ＴＦＴ１０８〜１１０のソース領域もしくはドレイン領域の一方は、ソース
信号線１０１に接続され、もう一方はそれぞれ、記憶回路１０５〜１０７の入力にそれぞ
れ接続されている。書き込み用ＴＦＴ１０８〜１１０のゲート電極はそれぞれ、書き込み
用ゲート信号線１０２〜１０４にそれぞれ接続されている。記憶回路１０５〜１０７の出
力は、Ｄ／Ａコンバータ４００の入力ｉｎ１〜ｉｎ３にそれぞれ接続されている。Ｄ／Ａ
コンバータ４００の出力ｏｕｔは、液晶素子ＬＣ及び保持容量Ｃｓの一方の電極に接続さ
れている。
【０２３１】
Ｄ／Ａコンバータ４００は、ＮＡＮＤ回路４４１〜４４３、インバータ４４４〜４４６
及び４６１、スイッチ４４７ａ〜４４９ａ、スイッチ４４７ｂ〜４４９ｂ、スイッチ４６
０、コンデンサＣ１〜Ｃ３、リセット用信号線４５２、低圧側階調電源線４５３、高圧側
階調電源線４５４、中間圧側階調電源線４５５によって構成されている。
【０２３２】
記憶回路１０５〜１０７にデジタル信号を記憶するまでの動作については、実施の形態
や実施例１で示した動作と同様であるので、説明は省略する。
【０２３３】
以下、Ｄ／Ａコンバータ４００の動作について説明する。
【０２３４】
リセット用信号線４５２に入力された信号ｒｅｓによって、スイッチ４６０が導通状態
になり、容量Ｃ１〜Ｃ３の、ｏｕｔ端子に接続された側の電位は、中間圧側階調電源線４
５５の電位ＶMに固定されている。また、高圧側階調電源線４５４の電位は、低圧側階調
電源線４５３の電位ＶLと等しく設定されている。このとき、ｉｎ１〜ｉｎ３にデジタル
信号が入力されても、容量Ｃ１〜Ｃ３には、信号は書き込まれない。
【０２３５】
この後、リセット用信号線４５２の信号ｒｅｓが変化し、スイッチ４６０がオフとなっ
て、容量Ｃ１〜Ｃ３のｏｕｔ端子側の電位の固定が解除される。次に、高圧側階調電源線
４５４の電位が、低圧側階調電源線４５３の電位ＶLと異なる値ＶHに変化する。この時端
子ｉｎ１〜ｉｎ３に入力された信号に応じて、ＮＡＮＤ回路４４１〜４４３の出力が変化
し、スイッチ４４７〜４４９のそれぞれにおいて、２つのスイッチのどちらかがオンの状
態となって、高圧側階調電源線の電位ＶHもしくは低圧側階調電源線ＶLの電位が、容量Ｃ
１〜Ｃ３の電極に印加される。
【０２３６】
ここで、この容量Ｃ１〜Ｃ３の値は、各ビットに対応して設定されている。例えば、Ｃ
１：Ｃ２：Ｃ３が１：２：４となるように設定されている。
【０２３７】
この容量Ｃ１〜Ｃ３に印加された電圧によって容量Ｃ１〜Ｃ３のｏｕｔ端子側の電位が
変化し、出力の電位が変化する。つまり、入力されたｉｎ１〜ｉｎ３のデジタル信号に応
じたアナログの信号がｏｕｔ端子より出力される。
【０２３８】
リセット用信号線４５２に入力された信号ｒｅｓ及び、高圧側階調電源線４５４の電位
等を、ＤＡＣコントローラによって制御することによって、入力されたデジタル信号に対
するアナログ信号の、Ｄ／Ａコンバータ４００からの出力を制御することができる。
【０２３９】
一旦画素の有する記憶回路にデジタル信号を書き込んだ後は、ＤＡＣコントローラを用
いて上記動作を繰り返し、記憶回路に保持されたデジタル信号の読み出し操作を反復する
ことによって、静止画を表示することができる。
【０２４０】
このとき、ソース信号線駆動回路及びゲート信号線駆動回路の動作を停止することがで
きる。
【０２４１】
なお、図３７では、３個の記憶回路を配置した構成の画素を例に説明したが、これに限
定されない。一般に、各画素にｎ（ｎは、２以上の自然数）個の記憶回路を配置した構成
の画素を有する液晶表示装置に応用することができる。
【０２４２】
ＤＡＣコントローラは、公知の構成の回路を自由に用いることができる。
【実施例１８】
【０２４３】
本実施例では、本発明の画素の構成の例について図３６を用いて説明する。
【０２４４】
図３６において、図１と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２４５】
図３６において、記憶回路１０５〜１０７の出力はそれぞれ、読み出し用ＴＦＴ１２１
〜１２３を介して、Ｄ／Ａ１１１に入力されている。ここで、読み出し用ＴＦＴ１２１〜
１２３のゲート電極は、読み出し用ゲート信号線１２４に接続されている。
【０２４６】
図３６の構成の画素において、各記憶回路１０５〜１０７に信号を書き込む動作は、実
施形態及び実施例と同じであるので、ここでは説明は省略する。
【０２４７】
静止画を表示する際、一旦記憶回路１０５〜１０７にデジタル信号を記憶した後は、読
み出し用ゲート信号線１２４に信号を入力することによって、読み出し用ＴＦＴ１２１〜
１２３をオンにし、記憶回路１０５〜１０７に保持されたデジタル信号をＤ／Ａ１１１に
入力する。ここで本実施例のように各画素が読み出し用ＴＦＴを有する場合、記憶回路１
０５〜１０７に保持されたデジタル信号をＤ／Ａ１１１に入力することを、記憶回路の信
号の読み出し操作と呼ぶことにする。
【０２４８】
読み出し用ＴＦＴ１２１〜１２３のオン・オフを切り換え、読み出し操作を、反復する
ことによって、静止画を表示することができる。
【０２４９】
ここで、読み出し操作は、読み出し用ゲート信号線を選択して行われるが、この読み出
し用ゲート信号線１２４は、読み出し用ゲート信号線駆動回路を用いて駆動することがで
きる。
【０２５０】
この読み出し用ゲート信号線駆動回路は、公知のゲート信号線駆動回路等を自由に用い
ることができる。
【０２５１】
なお、図３６では、３個の記憶回路を配置した構成の画素を例に説明したが、これに限
定されない。一般に、各画素にｎ（ｎは、２以上の自然数）個の記憶回路を配置した構成
の画素を有する液晶表示装置に応用することができる。
【実施例１９】
【０２５２】
本実施例では、本発明の液晶表示装置の画素の構成を図３８に示す。
【０２５３】
図３８において、図１と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２５４】
記憶回路１４１ａ〜１４３ａと、記憶回路１４１ｂ〜１４３ｂが各画素に配置されてい
る。
【０２５５】
選択スイッチ１５１は、書き込み用ＴＦＴ１０８と記憶回路１４１ａまたは記憶回路１
４１ｂとの接続を選択する。選択スイッチ１５２は、書き込み用ＴＦＴ１０９と記憶回路
１４２ａまたは記憶回路１４２ｂとの接続を選択する。選択スイッチ１５３は、書き込み
用ＴＦＴ１１０と記憶回路１４３ａまたは記憶回路１４３ｂとの接続を選択する。
【０２５６】
選択スイッチ１５４は、Ｄ／Ａ１１１と記憶回路１４１ａまたは記憶回路１４１ｂとの
接続を選択する。選択スイッチ１５５は、Ｄ／Ａ１１１と記憶回路１４２ａまたは記憶回
路１４２ｂとの接続を選択する。選択スイッチ１５６は、Ｄ／Ａ１１１と記憶回路１４３
ａまたは記憶回路１４３ｂとの接続を選択する。
【０２５７】
選択スイッチ１５１〜１５３及び選択スイッチ１５４〜１５６によって、記憶回路１４
１ａ〜１４３ａにデジタル信号を記憶する場合と、記憶回路１４１ｂ〜１４３ｂにデジタ
ル信号を記憶する場合とを選択することができる。また、記憶回路１４１ａ〜１４３ａか
らデジタル信号をＤ／Ａ１１１に入力する場合と、記憶回路１４１ｂ〜１４３ｂからデジ
タル信号をＤ／Ａ１１１に入力する場合とを選択することができる。
【０２５８】
各画素において、選択された各記憶回路にデジタル信号を入力する動作、及び選択され
た各記憶回路に保持されたデジタル信号を読み出す動作については、実施の形態や実施例
１と同様であるので説明は省略する。
【０２５９】
画素は、記憶回路１４１ａ〜１４３ａを用いて、１フレーム期間分の３ビットのデジタ
ル信号を記憶し、記憶回路１４１ｂ〜１４３ｂを用いて、前記フレーム期間とは別のフレ
ーム期間の３ビット分の信号を記憶することができる。
【０２６０】
図３８においては、３ビット分のデジタル信号を２フレーム分記憶する回路を示すが、
本実施例はこれに限定されない。一般に、ｎ（ｎは、２以上の自然数）
ビット分のデジタル信号をｍ（ｍは、２以上の自然数）フレーム分記憶可能な画素を有す
る液晶表示装置に応用することができる。
【技術分野】
【０００１】
本発明は、半導体表示装置（以下、表示装置と表記する）に関し、特に、絶縁体上に作
製される薄膜トランジスタを有するアクティブマトリクス型表示装置に関する。その中で
特に、映像信号としてデジタル信号を用いるアクティブマトリクス型液晶表示装置に関す
る。また、この表示装置を用いた携帯情報装置に関する。特に、アクティブマトリクス型
液晶表示装置を用いた携帯電話、ＰＤＡ、携帯パーソナルコンピュータ、携帯ナビゲーシ
ョンシステム、電子書籍などの携帯情報装置に関する。
【背景技術】
【０００２】
近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特に薄膜トラン
ジスタ（以下、ＴＦＴと表記する）を用いたアクティブマトリクス型表示装置の普及が顕
著となっている。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に
配置された数十万から数百万個のＴＦＴを有し、各画素の電荷を制御することによって画
像の表示を行っている。
【０００３】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺部に、ＴＦ
Ｔを用いて駆動回路を同時形成するポリシリコンＴＦＴに関する技術が発展してきており
、装置の小型化、低消費電力化に大いに貢献している。それに伴って、近年その応用分野
の拡大が著しいモバイル機器の表示部等に、液晶表示装置は不可欠なデバイスとなってき
ている。
【０００４】
通常のデジタル方式の液晶表示装置の概略図を、図１３に示す。中央に画素部１３０８
が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆
動回路１３０１が配置されている。ソース信号線駆動回路１３０１は、シフトレジスタ回
路１３０３、第１のラッチ回路１３０４、第２のラッチ回路１３０５、Ｄ／Ａ変換回路（
Ｄ／Ａコンバータ）１３０６、アナログスイッチ１３０７等を有する。画素部の左右には
、ゲート信号線を制御するための、ゲート信号線駆動回路１３０２が配置されている。な
お、図１３においては、ゲート信号線駆動回路１３０２は、画素部の左右両側に配置され
ているが、片側配置でも構わない。ただし、両側配置としたほうが、駆動効率、駆動信頼
性の面から見て望ましい。
【０００５】
ソース信号線駆動回路１３０１に関しては、図１４に示すような構成を有している。図
１４に例として示す駆動回路は、水平方向解像度１０２４画素、３ビットデジタル階調信
号に対応したソース信号線駆動回路であり、シフトレジスタ回路（ＳＲ）１４０１、第１
のラッチ回路（ＬＡＴ１）１４０２、第２のラッチ回路（ＬＡＴ２）１４０３、Ｄ／Ａ変
換回路（Ｄ／Ａ）１４０４等を有する。なお、図１４では図示していないが、必要に応じ
てバッファ回路、レベルシフタ回路等を配置しても良い。
【０００６】
図１３および図１４を用いて動作について簡単に説明する。まず、シフトレジスタ回路
１３０３（図１４中、ＳＲと表記）にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）および
スタートパルス（Ｓ−ＳＰ）が入力され、順次パルスが出力される。続いて、それらのパ
ルスは第１のラッチ回路１３０４（図１４中、ＬＡＴ１と表記）に入力され、同じく第１
のラッチ回路１３０４に入力されたデジタル信号（Digital Data）をそれぞれ保持してい
く。ここで、Ｄ１が最上位ビット（ＭＳＢ：Most Significant Bit）、Ｄ３が最下位ビッ
ト（ＬＳＢ：Least Significant Bit）である。第１のラッチ回路１３０４において、１
水平周期分のデジタル信号の保持が完了すると、帰線期間中に、第１のラッチ回路１３０
４で保持されているデジタル信号は、ラッチ信号（Latch Pulse）の入力に従い、一斉に
第２のラッチ回路１３０５（図１４中、ＬＡＴ２と表記）へと転送される。
【０００７】
その後、再びシフトレジスタ回路１３０３が動作し、次の水平周期分のデジタル信号の
保持が開始される。同時に、第２のラッチ回路１３０５で保持されているデジタル信号は
、Ｄ／Ａコンバータ１３０６（図１４中、Ｄ／Ａと表記）にてアナログ信号へと変換され
る。このアナログ信号は、ソース信号線を経由して画素に書き込まれる。この動作を繰り
返すことによって、画像の表示が行われる。
【０００８】
また、上述の従来の液晶表示装置を用いた携帯情報端装置について説明する。
【０００９】
携帯情報装置として、携帯情報端末を例に説明する。図３４に、従来の携帯情報端末の
ブロック図を示す。携帯情報端末ではユーザーが必要に応じて、求める情報を引き出すこ
とが要求される。その情報は、まず、その携帯情報端末内の記憶装置（ＤＲＡＭ１５０９
、フラッシュメモリ１５１０など）に記憶されているもの、または携帯情報端末に差し込
まれるメモリーカード１５０３に記憶されているもの、外部インターフェイスポート１５
０５を介して外部機器と接続して情報を得る物などがある。これらの情報はペン入力タブ
レット１５０１より入力されるユーザーの指示に基づいて、ＣＰＵ１５０６により処理さ
れ、液晶表示装置１５１３は表示を行う。
【００１０】
具体的には、ペン入力ダブレット１５０１より入力された信号は、検出回路１５０２に
より検出され、ダブレットインターフェイス１５１８に入力される。この入力信号は、ダ
ブレットインターフェイス１５１８により処理され、映像信号入力回路１５０７等に入力
される。必要なデータをＣＰＵ１５０６が処理し、それをＶＲＡＭ１５１１に格納してあ
る画像フォーマットに基づき、画像データに変換し、ＬＣＤコントローラ１５１２に送付
する。ここでＬＣＤコントローラ１５１２は液晶表示装置１５１３を駆動する信号を生成
し、表示装置を駆動し、表示を行う。
【００１１】
携帯情報装置として、携帯電話を例に説明する。図３５に、従来の携帯電話のブロック
図を示す。携帯電話は電波を送受信する送受信回路１６１５と、受信した信号を音声処理
する音声処理回路１６０２、スピーカ１６１４、マイク１６０８、またデータを入力する
キーボード１６０１、キーボード１６０１より入力された信号を処理する、キーボードイ
ンターフェイス１６１８などを有している。
【００１２】
キーボードより入力されるユーザーの指示に基づいて、記憶装置（ＤＲＡＭ１６０９、
フラッシュメモリ１６１０など）に記憶されているもの、または携帯電話に差し込まれる
メモリーカード１６０３に記憶されているもの、外部インターフェイスポート１６０５を
介して外部機器と接続して得る情報等がＣＰＵ１６０６により処理され、液晶表示装置１
６１３は表示を行う。
【００１３】
具体的には、キーボード１６０１より入力された信号は、キーボードインターフェイス
１６１８により処理され、映像信号処理回路１６０７等に入力される。
必要なデータをＣＰＵ１６０６が処理し、それをＶＲＡＭ１６１１に格納してある画像フ
ォーマットに基づき、画像データに変換し、ＬＣＤコントローラ１６１２に送付する。こ
こでＬＣＤコントローラ１６１２は液晶表示装置１６１３を駆動する信号を生成し、表示
装置を駆動し、表示を行う。
【００１４】
なお、送受信回路１６１５の構造の例として、図２６を示す。
【００１５】
送受信回路１６１５は、アンテナ２６６２、フィルタ２６６３、２６６７、２６６８、
２６７２、２６７６、スイッチ２６６４、アンプ２６６５、２６６６、２６７７、第１周
波数変換回路２６６９、第２周波数変換回路２６７３、周波数変換回路２６７１、発振回
路２６７０、２６７４、直交変換器２６７５、データ復調回路２６７８、データ変調回路
２６７９を含む。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
一般的なアクティブマトリクス型液晶表示装置においては、動画の表示をスムーズに行
うため、１秒間に６０回前後、画面表示の更新が行われる。すなわち、１フレーム毎にデ
ジタル信号を供給し、その都度画素への書き込みを行う必要がある。たとえ、映像が静止
画であったとしても、１フレーム毎に同一の信号を供給しつづけなければならないため、
外部回路、駆動回路などが連続して同じデジタル信号の繰り返し処理を行う必要がある。
【００１７】
静止画のデジタル信号を一旦、外部の記憶回路に書き込み、以後は１フレーム毎に外部
の記憶回路から液晶表示装置にデジタル信号を供給する方法もあるが、いずれの場合にも
外部の記憶回路と駆動回路とは動作し続ける必要があることに変わりはない。
【００１８】
また、従来の携帯情報装置では、組み込まれた表示装置が画像を表示する場合、たとえ
その画像が静止画像であっても、同一の映像のデータを１秒間に６０回づつ、表示装置に
送り続けていた。即ち、図３４中、破線で囲った部分（ＣＰＵ１５０６にある映像信号処
理回路１５０７、ＶＲＡＭ１５１１、ＬＣＤコントローラ１５１２、液晶表示装置１５１
３のソース信号線駆動回路及びゲート信号線駆動回路、ペン入力ダブレット１５０１、検
出回路１５０２、ダブレットインターフェイス１５１８）は画像の表示を行っている限り
、動作を行い続けていた。
また、図３５中、破線で囲った部分（ＣＰＵ１６０６にある映像信号処理回路１６０７、
ＶＲＡＭ１６１１、ＬＣＤコントローラ１６１２、液晶表示装置１６１３のソース信号線
駆動回路及びゲート信号線駆動回路、キーボード１６０１、キーボードインターフェイス
１６１８）は画像の表示を行っている限り、動作を行い続けていた。
【００１９】
ここで、画素数の少ないパッシブマトリクス型表示装置においては、記憶回路を表示装
置のドライバＩＣもしくはコントローラの中に内蔵し、ＶＲＡＭを停止するものも存在す
るが、アクティブマトリクス型表示装置のような多数の画素を用いる表示装置では、ドラ
イバ内もしくはコントローラ内に記憶回路を有するのはチップサイズの観点から、非現実
的である。よって、従来の携帯情報装置では、静止画を表示する場合においても、多くの
回路は動作を続けねばならず、消費電力の低減に対して、妨げと成っていた。
【００２０】
また、モバイル機器においては、低消費電力化が大きく望まれている。さらに、このモ
バイル機器においては、静止画モードで使用されることが大部分を占めているにもかかわ
らず、前述のように駆動回路は静止画表示の際にも動作し続けているため、低消費電力化
への足かせとなっている。
【００２１】
本発明は前述のような問題点を鑑見て、静止画の表示時における駆動回路などの消費電
力を低減することを課題とする。
【課題を解決するための手段】
【００２２】
前述の課題を解決するために、本発明では次のような手段を用いた。
【００２３】
画素内に複数の記憶回路と、画素毎にデジタル信号を記憶させる。静止画の場合、一度
書き込みを行えば、それ以降、画素に書き込まれる情報は同様であるので、フレーム毎に
信号の入力を行わなくとも、記憶回路に記憶されている信号を読み出すことによって静止
画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム
分の信号の処理動作を行って以降は、ソース信号線駆動回路や画像信号処理回路等を停止
させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる
。
【００２４】
以下に、本発明の液晶表示装置及びそれを用いた携帯情報装置の構成について記載する
。
【００２５】
本発明によって、 画素を有する液晶表示装置において、 前記画素は、複数の記憶回
路と、Ｄ／Ａコンバータとを有することを特徴とする液晶表示装置が提供される。
【００２６】
本発明によって、 画素を有する液晶表示装置において、 前記画素は、ｎ（ｎは、２
以上の自然数）個の記憶回路と、前記ｎ個の記憶回路に記憶されたデジタル信号をアナロ
グ信号に変換するＤ／Ａコンバータとを有することを特徴とする液晶表示装置が提供され
る。
【００２７】
本発明によって、 画素を有し、 前記画素は、液晶素子を有し、 アナログ信号が前
記液晶素子に入力される液晶表示装置において、 前記画素は、ｎ（ｎは２以上の自然数
）個の記憶回路と、前記ｎ個の記憶回路に記憶されたデジタル信号を前記アナログ信号に
変換するＤ／Ａコンバータとを有することを特徴とする液晶表示装置が提供される。
【００２８】
本発明によって、 画素を有する液晶表示装置において、 前記画素は、ｎ×ｍ（ｎ及
びｍは、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶されたｎビッ
ト分のデジタル信号をアナログ信号に変換するＤ／Ａコンバータとを有することを特徴と
する液晶表示装置が提供される。
【００２９】
本発明によって、 画素を有する液晶表示装置の駆動方法において、 前記画素は、ｎ
×ｍ（ｎ及びｍは、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶さ
れたｎビット分のデジタル信号をアナログ信号に変換するＤ／Ａコンバータとを有し、
前記画素が、ｍフレーム分のデジタル信号を記憶することを特徴とする液晶表示装置が提
供される。
【００３０】
ソース信号線を有し、 前記記憶回路及び前記Ｄ／Ａコンバータは、前記ソース信号線
と重なって配置されていることを特徴とした液晶表示装置であってもよい。
【００３１】
ゲート信号線を有し、 前記記憶回路及び前記Ｄ／Ａコンバータは、前記ゲート信号線
と重なって配置されていることを特徴とした液晶表示装置であってもよい。
【００３２】
本発明によって、 画素を有し、 前記画素は、液晶素子を有する液晶表示装置におい
て、 前記画素は、ソース信号線と、ｎ（ｎは２以上の自然数）本のゲート信号線と、ｎ
個のＴＦＴと、ｎ個の記憶回路と、Ｄ／Ａコンバータとを有し、 前記ｎ個のＴＦＴのゲ
ート電極はそれぞれ、前記ｎ本のゲート信号線のうちのそれぞれ１本に接続され、ソース
領域とドレイン領域の一方は、前記ソース信号線に接続され、もう一方はそれぞれ、前記
ｎ個の記憶回路のうちのそれぞれ１つの入力端子に接続され、 前記ｎ個の記憶回路の出
力端子はそれぞれ、前記Ｄ／Ａコンバータの入力端子に接続され、 前記Ｄ／Ａコンバー
タの出力端子は、液晶素子に接続されていることを特徴とする液晶表示装置が提供される
。
【００３３】
本発明によって、 画素を有し、 前記画素は、液晶素子を有する液晶表示装置におい
て、 前記画素は、ｎ（ｎは２以上の自然数）本のソース信号線と、ゲート信号線と、ｎ
個のＴＦＴと、ｎ個の記憶回路と、Ｄ／Ａコンバータとを有し、 前記ｎ個のＴＦＴのゲ
ート電極は、前記ゲート信号線に接続され、ソース領域とドレイン領域の一方はそれぞれ
、前記ｎ本のソース信号線のうちのそれぞれ１つに接続され、もう一方はそれぞれ、前記
ｎ個の記憶回路のうちのそれぞれ１つの入力端子に接続され、 前記ｎ個の記憶回路の出
力端子はそれぞれ、前記Ｄ／Ａコンバータの入力端子に接続され、 前記Ｄ／Ａコンバー
タの出力端子は、前記液晶素子に接続されていることを特徴とする液晶表示装置が提供さ
れる。
【００３４】
ソース信号線駆動回路を有し、 前記ソース信号線駆動回路は、シフトレジスタと、前
記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する
第１のラッチ回路と、前記第１のラッチ回路に保持された前記ｎビットのデジタル信号が
転送される第２のラッチ回路と、前記第２のラッチ回路に転送された前記ｎビットのデジ
タル信号を１ビットずつ順に選択し前記ソース信号線に入力するスイッチとを有すること
を特徴とする液晶表示装置であってもよい。
【００３５】
ソース信号線駆動回路を有し、 前記ソース信号線駆動回路は、シフトレジスタと、前
記シフトレジスタからのサンプリングパルスによって１ビットのデジタル信号を保持する
第１のラッチ回路と、前記第１のラッチ回路に保持された前記１ビットのデジタル信号が
転送される第２のラッチ回路とを有することを特徴とする液晶表示装置であってもよい。
【００３６】
ソース信号線駆動回路を有し、 前記ソース信号線駆動回路は、シフトレジスタと、前
記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する
第１のラッチ回路とを有することを特徴とする液晶表示装置であってもよい。
【００３７】
ソース信号線駆動回路を有し、 前記ソース信号線駆動回路は、シフトレジスタと、前
記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する
第１のラッチ回路と、前記第１のラッチ回路に保持されたｎビットのデジタル信号を前記
ｎ本のソース信号線に入力するｎ個のスイッチとを有することを特徴とする液晶表示装置
であってもよい。
【００３８】
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）また
はダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする液晶表示装置であってもよ
い。
【００３９】
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶
ウェハ上に形成されていることを特徴とする液晶表示装置であってもよい。
【００４０】
前記液晶表示装置を用いることを特徴とするテレビ、パーソナルコンピュータ、携帯端
末、ビデオカメラまたはヘッドマウントディスプレイであってもよい。
【００４１】
本発明によって、 マトリクス状に配置された複数の画素を有する液晶表示装置の駆動
方法において、 前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａコンバータとを
有し、 前記複数の画素のうち、特定の行の画素または特定の列の画素が有する前記複数
の記憶回路のデータを書き換えることを特徴とする液晶表示装置の駆動方法が提供される
。
【００４２】
本発明によって、 複数の画素と、前記複数の画素に映像信号を入力するソース信号線
駆動回路とを有する液晶表示装置の駆動方法において、 前記複数の画素はそれぞれ、複
数の記憶回路と、Ｄ／Ａコンバータとを有し、 静止画を表示するとき、前記ソース信号
線駆動回路の動作を停止することを特徴とする液晶表示装置の駆動方法が提供される。
【００４３】
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）また
はダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする液晶表示装置の駆動方法で
あってもよい。
【００４４】
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶
ウェハ上に形成されていることを特徴とする液晶表示装置の駆動方法であってもよい。
【００４５】
前記駆動方法の前記液晶表示装置を用いることを特徴とするテレビ、パーソナルコンピ
ュータ、携帯端末、ビデオカメラまたはヘッドマウントディスプレイであってもよい。
【００４６】
本発明によって、 液晶表示装置と、ＣＰＵとを有する携帯情報装置の駆動方法におい
て、 前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコンバータと、前記複
数の記憶回路に信号を出力する駆動回路とを有し、 前記ＣＰＵは、前記駆動回路を制御
する第１の回路と、前記携帯情報装置に入力される信号を制御する第２の回路とを有し、
前記液晶表示装置が静止画を表示するとき、前記第１の回路を停止することを特徴とす
る携帯情報装置の駆動方法が提供される。
【００４７】
本発明によって、 液晶表示装置と、ＶＲＡＭとを有する携帯情報装置の駆動方法にお
いて、 前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコンバータとを有し
、 前記液晶表示装置が静止画を表示するとき、前記ＶＲＡＭのデータの読み出し操作を
停止することを特徴とする携帯情報装置の駆動方法が提供される。
【００４８】
本発明によって、 液晶表示装置を有する携帯情報装置の駆動方法において、 前記液
晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコンバータとを有し、 前記液晶表
示装置が静止画を表示するとき、前記液晶表示装置のソース信号線駆動回路を停止するこ
とを特徴とする携帯情報装置の駆動方法が提供される。
【００４９】
前記複数の記憶回路は、１フレーム期間に１度読み出し操作が行われることを特徴とす
る携帯情報装置の駆動方法であってもよい。
【００５０】
本発明によって、 液晶表示装置を有する携帯情報装置の駆動方法において、前記液晶
表示装置はマトリクス状に配置された複数の画素を有し、前記複数の画素はそれぞれ、複
数の記憶回路と、Ｄ／Ａコンバータとを有し、前記液晶表示装置は、前記複数の画素のう
ち、特定の行の画素または特定の列の画素が有する前記複数の記憶回路のデータを書き換
えることを特徴とする携帯情報装置の駆動方法が提供される。
【００５１】
前記携帯情報装置は、携帯電話、パーソナルコンピュータ、ナビゲーションシステム、
ＰＤＡまたは電子書籍であることを特徴とする携帯情報装置の駆動方法であってもよい。
【発明の効果】
【００５２】
各画素の内部に配置された複数の記憶回路を用いてデジタル信号の記憶を行うことによ
り、静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル信号を反復し
て用いる。これによって、継続的に静止画表示を行う際に、ソース信号線駆動回路を停止
させておくことが可能となる。よって、液晶表示装置全体の低消費電力化に大きく貢献す
ることが出来る。
【００５３】
また、液晶表示装置を組み込んだ携帯情報装置において、液晶表示装置に入力する信号
を処理する、映像信号処理回路等の回路も、継続的に静止画表示を行う際は、停止させて
おくことが可能になるため、携帯情報装置の低消費電力化に大きく貢献する。
【図面の簡単な説明】
【００５４】
【図１】複数の記憶回路を内部に有する本発明の画素の回路図。
【図２】本発明の画素を用いて表示を行うためのソース信号線駆動回路の回路構成を示す図。
【図３】本発明の画素を用いて表示を行うためのタイミングチャートを示す図。
【図４】記憶回路の詳細な回路図。
【図５】第２のラッチ回路を持たないソース信号線駆動回路の回路構成を示す図。
【図６】図５のソース信号線駆動回路によって駆動される本発明の画素の回路図。
【図７】図５及び図６に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図８】本発明の液晶表示装置のＤ／Ａコンバータの構成を示す図。
【図９】本発明の液晶表示装置のＤ／Ａコンバータの構成を示す図。
【図１０】本発明の画素を有する液晶表示装置の作製工程例を示す図。
【図１１】本発明の画素を有する液晶表示装置の作製工程例を示す図。
【図１２】本発明の画素を有する液晶表示装置の作製工程例を示す図。
【図１３】従来の液晶表示装置の全体の回路構成を簡略に示す図。
【図１４】従来の液晶表示装置のソース信号線駆動回路の回路構成を示す図。
【図１５】本発明の画素を有する表示装置の適用が可能な電子装置を示す図。
【図１６】本発明の画素を有する表示装置の適用が可能な電子装置を示す図。
【図１７】第２のラッチ回路を持たないソース信号線駆動回路の回路構成を示す図。
【図１８】図１７に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図１９】反射型液晶表示装置の作製工程例を示す図。
【図２０】本発明の液晶表示装置のＤ／Ａコンバータの構成を示す図。
【図２１】本発明の液晶表示装置のＤ／Ａコンバータの構成を示す図。
【図２２】１ビット処理分のラッチ回路を有するソース信号線駆動回路の回路構成を示す図。
【図２３】デコーダを用いたゲート信号線駆動回路を示す図。
【図２４】本発明を用いた携帯情報端末のブロック図。
【図２５】本発明を用いた携帯電話のブロック図。
【図２６】携帯電話の送受信部のブロック図。
【図２７】本発明の携帯情報装置の液晶表示装置の上面図及び断面図。
【図２８】本発明の携帯情報装置の応用例を示す図。
【図２９】本発明の携帯情報装置の応用例を示す図。
【図３０】本発明の携帯情報装置の液晶表示装置の画素の上面図。
【図３１】本発明の携帯情報端末の例を示す図。
【図３２】本発明の携帯情報端末の例を示す図。
【図３３】本発明の携帯情報端末の例を示す図。
【図３４】従来の携帯情報端末のブロック図。
【図３５】従来の携帯電話のブロック図。
【図３６】本発明の液晶表示装置の画素の構成を示す図。
【図３７】本発明の液晶表示装置の画素の構成を示す図。
【図３８】本発明の液晶表示装置の画素の構成を示す図。
【発明を実施するための形態】
【００５５】
図２は、記憶回路を有する画素を用いた表示装置における、ソース信号線駆動回路およ
び一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に対応
したものであり、シフトレジスタ回路（ＳＲ）２０１、第１のラッチ回路（ＬＡＴ１）２
０２、第２のラッチ回路（ＬＡＴ２）２０３、ビット信号選択スイッチ（ＳＷ）２０４、
画素（Ｐｉｘｅｌ）２０５を有する。２１０は、ゲート信号線駆動回路あるいは外部から
直接供給される信号であり、画素の説明とともに後述する。
【００５６】
図１は、図２における画素２０５における回路構成を詳細に示したものである。この画
素は、３ビットデジタル階調信号に対応したものであり、液晶素子（ＬＣ）、保持容量（
Ｃｓ）、記憶回路（１０５〜１０７）及びＤ／Ａ（Ｄ／Ａコンバータ：１１１）等を有し
ている。１０１はソース信号線、１０２〜１０４は書き込み用ゲート信号線、１０８〜１
１０は書き込み用ＴＦＴである。
【００５７】
Ｄ／Ａコンバータ１１１の具体例は実施例にて記述するが、実施例に記述された以外の
方式を用いてＤ／Ａコンバータを構成してもかまわない。
【００５８】
図３は、図１に示した本発明の表示装置におけるタイミングチャートである。
表示装置は３ビットデジタル階調信号、ＶＧＡのものを対象としている。図１〜図３を用
いて、駆動方法について説明する。なお、各番号は、図１〜図３のものをそのまま用いる
（図番は省略する）。
【００５９】
図２および図３（Ａ）（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、
β、γと表記して説明する。まず、区間αにおける回路動作について説明する。
【００６０】
従来のデジタル方式の駆動回路の場合と同様に、シフトレジスタ回路２０１にクロック
信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）
が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１
のラッチ回路２０２（ＬＡＴ１）に入力され、同じく第１のラッチ回路２０２に入力され
たデジタル信号（Digital Data）をそれぞれ保持していく。この期間を、本明細書におい
てはドットデータサンプリング期間と表記する。１水平期間分のドットデータサンプリン
グ期間は、図３（Ａ）において１〜４８０で示す各期間である。デジタル信号は３ビット
であり、Ｄ１がＭＳＢ（Most Significant Bit）、Ｄ３がＬＳＢ（Least Significant Bi
t）である。第１のラッチ回路２０２において、１水平周期分のデジタル信号の保持が完
了すると、帰線期間中に、第１のラッチ回路２０２で保持されているデジタル信号は、ラ
ッチ信号（Latch Pulse）の入力に従い、一斉に第２のラッチ回路２０３（ＬＡＴ２）へ
と転送される。
【００６１】
続いて、再びシフトレジスタ回路２０１から出力されるサンプリングパルスに従い、次
の水平周期分のデジタル信号の保持動作が行われる。
【００６２】
一方、第２のラッチ回路２０３に転送されたデジタル信号は、画素内に配置された記憶
回路に書き込まれる。図３（Ｂ）に示すように、次列のドットデータサンプリング期間を
I、IIおよびIIIと３分割し、第２のラッチ回路に保持されているデジタル信号をソース信
号線に出力する。このとき、ビット信号選択スイッチ２０４によって、各ビットの信号が
順番にソース信号線に出力されるようにする。
【００６３】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通
し、記憶回路１０５にデジタル信号が書き込まれる。続いて、期間IIでは、書き込み用ゲ
ート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路１０６にデジタ
ル信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルス
が入力されてＴＦＴ１１０が導通し、記憶回路１０７にデジタル信号が書き込まれる。
【００６４】
以上で、１水平期間分のデジタル信号の処理が終了する。図３（Ｂ）の期間は、図３（
Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フ
レーム分のデジタル信号が記憶回路１０５に書き込まれる。
【００６５】
書き込まれたデジタル信号は、Ｄ／Ａ１１１によってアナログ信号に変換され、液晶素
子に入力される。このアナログ信号に応じて液晶素子の透過率が変化し、階調を表現する
。ここでは、３ビットであるから、輝度は０〜７までの８段階が得られる。
【００６６】
以上の動作を繰り返して、映像の表示が継続的に行われる。ここで、静止画を表示する
場合には、最初の動作で記憶回路１０５〜１０７に、いったんデジタル信号が記憶されて
からは、各フレーム期間で記憶回路１０５〜１０７に記憶されたデジタル信号を反復して
読み出せば良い。
【００６７】
フレーム期間毎に、記憶回路にそれぞれ記憶されたデジタル信号を反復して読み出し、
Ｄ／Ａ１１１においてアナログ信号に変換する操作は、ＤＡＣコントローラを用いて制御
すればよい。
【００６８】
もしくは、記憶回路の出力をそれぞれ、読み出し用ＴＦＴ（図示せず）を介してＤ／Ａ
１１１に入力するようにする。この読み出し用ＴＦＴのオン・オフを操作することによっ
て、各フレーム期間毎に、記憶回路に記憶されたデジタル信号を反復して読み出してもよ
い。
【００６９】
このとき、読み出し用ＴＦＴのゲート電極が接続された読み出し用ゲート信号線（図示
せず）に信号を入力する動作は、読み出し用のゲート信号線駆動回路（図示せず）を用い
て行う。
【００７０】
したがって、静止画が表示されている期間中は、ソース信号線駆動回路の駆動を停止さ
せることが出来る。
【００７１】
さらに、記憶回路へのデジタル信号の書き込み、あるいは記憶回路からのデジタル信号
の読み出しは、ゲート信号線１本単位で行うことが可能である。すなわち、ソース信号線
駆動回路を短期間のみ動作させ、画面の一部のみを書き換えるなどといった表示方法をと
ることも出来る。
【００７２】
この場合は、ゲート信号線駆動回路として、デコーダを使うのが望ましい。デコーダを
使用する場合には、特開平８−１０１６６９に開示された回路を用いればよく、図２３に
一例を示す。また、ソース信号線駆動回路にもデコーダを用いて部分書き換えを行うこと
も可能である。
【００７３】
また、本実施形態においては、１画素内に３つの記憶回路を有し、３ビットのデジタル
信号を１フレーム分だけ記憶する機能を有しているが、本発明は、記憶回路をこの数に限
定しない。例えば、ｎ（ｎは、２以上の自然数）ビットのデジタル信号をｍ（ｍは、２以
上の自然数）フレーム分だけ記憶するには、１画素内にｎ×ｍ個の記憶回路を有していれ
ば良い。
【００７４】
以上の方法により、画素内に実装された記憶回路を用いてデジタル信号の記憶を行うこ
とにより、静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル信号を
反復して用いる。これによって、外部回路、ソース信号線駆動回路などを駆動することな
く、継続的に静止画表示が可能となる。よって、液晶表示装置の低消費電力化に大きく貢
献することが出来る。
【００７５】
また、ソース信号線駆動回路に関しては、ビット数に応じて増加するラッチ回路等の配
置の問題から、必ずしも絶縁体上に一体形成する必要はなく、その一部あるいは全部を外
付けで構成しても良い。
【００７６】
さらに、本実施形態にて示したソース信号線駆動回路においては、ビット数に応じたラ
ッチ回路を配置しているが、１ビット分のみ配置して動作させることも可能である。この
場合、上位ビットから下位ビットのデジタル信号を直列にラッチ回路に入力すれば良い。
【００７７】
図２４は、上述した構成の液晶表示装置を用いた本発明の携帯情報装置の構成を示した
ものである。静止画を表示する場合、表示装置２４１３の画素の内部にある、記憶回路に
映像信号を記憶させ、記憶した映像信号を呼び出すことによって、表示をおこなう。よっ
て、従来、動作させていたＣＰＵ２４０６の内部回路のうち、映像信号処理回路２４０７
、ＶＲＡＭ（Video RAM）２４１１、表示装置２４１３の中のソース信号線駆動回路を停
止することが可能となる。
【００７８】
以下その内容について、具体的に説明をおこなう。ペン入力タブレット２４０１からの
入力が一定時間の間行われない、もしくは外部インターフェイスポート２４０５から、映
像表示を変えなければならないような信号入力が一定時間されない場合、ＣＰＵ２４０６
は静止画モードであると判断をおこなう。ＣＰＵ２４０６がそのような判断を行った場合
、ＣＰＵ２４０６は以下のような動作をおこなう。ＬＣＤコントローラ２４１２を介して
、表示装置２４１３のソース信号線駆動回路を停止させる。具体的には、ソース信号線駆
動回路へのスタートパルス、クロック信号、映像データ信号の供給を停止することによっ
て、ソース信号線駆動回路の動作を停止させることができる。このときゲート信号線駆動
回路は停止させずに、信号の供給をうけ、記憶回路のデータを反復して読み出す操作をお
こなう。
【００７９】
ゲート信号線駆動回路はソース信号線駆動回路に比べて、一般的には、１／１００以下
の周波数で駆動されるため、動作を停止しなくとも，消費電力上は問題にならない。もち
ろん、液晶の画質上の問題、例えば、焼きつき現象が発生しないような液晶材料を使用す
る場合には、ゲート信号線駆動回路を停止してもよい。このような動作によって、表示装
置２４１３はゲート信号線駆動回路のみ、または、ソース信号線駆動回路とゲート信号線
駆動回路の両方の信号線駆動回路を停止させて、表示をおこなう。
【００８０】
次に、ＣＰＵ２４０６は、ＣＰＵ２４０６内部の映像信号処理回路２４０７および、Ｖ
ＲＡＭ２４１１を停止する。前述したように、表示装置２４１３は、その内部の記憶回路
に蓄えられた映像データで表示を行っているので、新たに映像データを表示装置に入力す
る必要性がない。よって、映像データを発生、加工する映像信号処理回路２４０７、ＶＲ
ＡＭ２４１１などは動作していなくてもかまわない。以上により、ＣＰＵ２４０６内部の
電力削減、ＶＲＡＭ２４１１の電力削減、ソース信号線駆動回路の電力削減が達成される
。
【００８１】
また、ペン入力タブレット２４０１に入力がされ、映像信号が入力された場合は、ペン
入力タブレットの検出回路２４０２からダブレットインターフェイス２４１８を介して、
ＣＰＵ２４０６に表示内容を変えるような指示がだされ、ＣＰＵ２４０６は停止していた
ＶＲＡＭ２４１１、映像信号処理回路２４０７を動作させる。そして、ＬＣＤコントロー
ラ２４１２を介して、表示装置２４１３のソース線信号駆動回路にスタートパルス、クロ
ック信号、映像データを供給し、新たな映像信号を画素に書き込むことができる。
【００８２】
この様に、図２４中、破線で囲った部分（ゲート信号線駆動回路、ＬＣＤコントローラ
２４１２、ペン入力ダブレット２４０１、検出回路２４０２、ダブレットインターフェイ
ス２４１８）が動作していれば、この携帯情報端末は静止画を表示し続けることができる
。
【００８３】
図２５は本発明を使用した携帯電話の例である。動作は図２４の携帯情報端末とおおよ
そ同じである。携帯情報端末と異なるのは、携帯電話では、入力は、キーボード２５０１
によって行われ、キーボードインターフェイス２５１８を介してＣＰＵ２５０６で制御さ
れることと、外部からのデータは、電話会社の通信系を介して、アンテナに入力され、送
受信回路２５１５で増幅されたのち、ＣＰＵ２５０６で制御されることである。静止画を
表示する場合は、携帯情報端末と同様に、映像信号処理回路２５０７、ＶＲＡＭ２５１１
、ソース信号線駆動回路などは停止させることができる。
【００８４】
この様に、図２５中、破線で囲った部分（ゲート信号線駆動回路、ＬＣＤコントローラ
２５１２、キーボード２５０１、キーボードインターフェイス２５１８）が動作していれ
ば、この携帯電話は静止画を表示し続けることができる。
【００８５】
以下に本発明の実施例について記述する。
【実施例１】
【００８６】
本実施例においては、実施形態において示した回路における画素を、具体的にトランジ
スタ等を用いて構成し、その動作について説明する。
【００８７】
図８は、図１に示した画素と同様のもので、Ｄ／Ａ１１１を実際に回路で構成した例で
ある。図中、各部に付した番号において、図１と同じ部位については、図１と同じ番号を
付している。記憶回路１０５〜１０７の各々に、書き込み用ＴＦＴ１０８〜１１０を設け
、記憶回路選択信号線（書き込み用ゲート信号線）１０２〜１０４をもって制御する。
【００８８】
図４は、記憶回路の一例を示したものである。点線枠４５０で示される部分が記憶回路
（図８中、１０５〜１０７で示す部分）であり、４５１は書き込み用ＴＦＴ（図８中、１
０８〜１１０で示す部分）である。ここで示した記憶回路４５０には、フリップフロップ
を利用したスタティック型メモリ（Static RAM : SRAM）を用いているが、記憶回路に関
してはこの構成に限定しない。
【００８９】
本実施例にて図８で示した回路の駆動は、実施形態にて図３を用いて示したタイミング
チャートに従って駆動することが出来る。図３、図８を用いて、記憶回路選択部の実際の
駆動方法を加えて、回路動作について説明する。なお、各番号は、図３、図８のものをそ
のまま用いる（図番は省略する）。
【００９０】
図３（Ａ）（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、β、γと表
記して説明する。まず、区間αにおける回路動作について説明する。
【００９１】
シフトレジスタ回路から第２のラッチ回路までの駆動方法に関しては実施形態にて示し
たものと同様であるのでそれに従う。
【００９２】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通
し、記憶回路１０５にデジタル信号が書き込まれる。続いて、期間IIでは、書き込み用ゲ
ート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路１０６にデジタ
ル信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルス
が入力されてＴＦＴ１１０が導通し、記憶回路１０７にデジタル信号が書き込まれる。
【００９３】
以上で、１水平期間分のデジタル信号の処理が終了する。図３（Ｂ）の期間は、図３（
Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フ
レーム分のデジタル信号が記憶回路１０５〜１０７に書き込まれる。
【００９４】
書き込まれたデジタル信号は、Ｄ／Ａ１１１によってアナログ信号に変換され、液晶素
子に入力される。このアナログ信号に応じて液晶素子の透過率は変化し、階調を表現する
。ここでは、３ビットであるから、輝度は０〜７までの８段階が得られる。
【００９５】
以上のようにして、１フレーム期間分の表示が行われる。一方、駆動回路側では、同時
に次のフレーム期間のデジタル信号の処理が行われている。
【００９６】
以上の手順を繰り返すことにより、映像の表示を行う。
【００９７】
なお、静止画の表示を行う場合には、あるフレームのデジタル信号の、記憶回路への書
き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれてい
る信号を、毎フレームで読み込んで表示を行う。
【００９８】
この際、図８において図示していないが、各画素の各記憶回路の出力が、読み出し用Ｔ
ＦＴを介してＤ／Ａに入力されるようにし、この読み出し用ＴＦＴを、操作することによ
って、フレーム期間毎に記憶回路の信号を反復して読み出すことができる。この読み出し
用ＴＦＴを操作する回路は、公知の構成の回路を自由に用いることができる。
【００９９】
また、記憶回路に入力された信号を、常にＤ／Ａ回路に入力し、対応するアナログ信号
を液晶素子に出力して、静止画の表示を行うこともできる。この場合は、書き込み用ＴＦ
Ｔが選択され、新たに記憶回路に情報が書き込まれるまで、画素は、同じ輝度の表示を続
ける。この駆動方法では、前述の読み出し用ＴＦＴ等は必要ない。
【０１００】
このような方法により、静止画の表示中における消費電力を大きく低減することが出来
る。
【実施例２】
【０１０１】
本実施例においては、画素部の記憶回路への書き込みを点順次で行うことにより、ソー
ス信号線駆動回路の第２のラッチ回路を省略した例について記す。
【０１０２】
図５は、記憶回路を有する画素を用いた液晶表示装置における、ソース信号線駆動回路
および一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に
対応したものであり、シフトレジスタ回路（ＳＲ）５０１、ラッチ回路（ＬＡＴ１）５０
２、画素（Ｐｉｘｅｌ）５０３を有する。５１０は、ゲート信号線駆動回路等から直接供
給される信号であり、画素の説明とともに後述する。
【０１０３】
図６は、図５に示した画素５０３の回路構成の詳細図である。実施例１と同様、３ビッ
トデジタル階調信号に対応したものであり、液晶素子（ＬＣ）、保持容量（Ｃｓ）、記憶
回路（６０５〜６０７）及びＤ／Ａ（Ｄ／Ａコンバータ：６１１）等を有している。６０
１は第１ビット（ＭＳＢ）信号用ソース信号線、６０２は第２ビット信号用ソース信号線
、６０３は第３ビット（ＬＳＢ）信号用ソース信号線、６０４は書き込み用ゲート信号線
、６０８〜６１０は書き込み用ＴＦＴである。
【０１０４】
図７は、本実施例にて示した回路の駆動に関するタイミングチャートである。
図６および図７を用いて説明する。
【０１０５】
シフトレジスタ回路５０１からラッチ回路（ＬＡＴ１）５０２までの動作は実施形態お
よび実施例１と同様に行われる。図７（Ｂ）に示すように、第１段目でのラッチ動作が終
了すると、直ちに画素の記憶回路への書き込みを開始する。書き込み用ゲート信号線６０
４にパルスが入力され、書き込み用ＴＦＴ６０８〜６１０が導通し、記憶回路への書き込
みが可能な状態となる。ラッチ回路５０２に保持されたビット毎のデジタル信号は、３本
のソース信号線６０１〜６０３を経由して、同時に書き込まれる。
【０１０６】
第１段目でラッチ回路に保持されたデジタル信号が、記憶回路へ書き込まれているとき
、次段では続くサンプリングパルスに従って、ラッチ回路においてデジタル信号の保持が
行われている。このようにして、順次記憶回路への書き込みが行われていく。
【０１０７】
最終段まで上記動作を繰り返し、１水平期間が終了する。
【０１０８】
なお、図７（Ｂ）で示す期間は、図７（Ａ）において、※※で示す期間に相当する。
【０１０９】
全ての水平期間１〜４８０に対して同様の操作を行う。
【０１１０】
以上で、１フレーム目の表示期間が完了する。区間βでは、次のフレームにおけるデジ
タル信号の処理が行われる。
【０１１１】
以上の手順を繰り返すことにより、映像の表示を行う。なお、静止画の表示を行う場合
には、あるフレームのデジタル信号の、記憶回路への書き込みが終了したら、ソース信号
線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレームで読み込んで
表示を行う。このような方法により、静止画の表示中における消費電力を大きく低減する
ことが出来る。さらに、実施形態にて示した回路と比較すると、ラッチ回路の数を１／２
とすることが出来、回路配置の省スペース化による装置全体の小型化に貢献出来る。
【実施例３】
【０１１２】
本実施例においては、実施例２にて示した、第２のラッチ回路を省略した液晶表示装置
の回路構成を応用し、線順次駆動により画素内の記憶回路への書き込みを行う方法を用い
た液晶表示装置の例について記す。
【０１１３】
図１７は、本実施例にて示す液晶表示装置のソース信号線駆動回路の回路構成例を示し
ている。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ
回路１７０１、ラッチ回路１７０２、スイッチ回路１７０３、画素１７０４を有する。１
７１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号である。画素の回
路構成に関しては、実施例２のものと同様で良いので、図６をそのまま参照する。
【０１１４】
図１８は、本実施例にて示した回路の駆動に関するタイミングチャートである。図６、
図１７および図１８を用いて説明する。
【０１１５】
シフトレジスタ回路１７０１からサンプリングパルスが出力され、ラッチ回路１７０２
で、サンプリングパルスに従ってデジタル信号を保持するまでの動作は、実施例１および
実施例２と同様である。本実施例では、ラッチ回路１７０２と画素１７０４内の記憶回路
との間に、スイッチ回路１７０３を有しているため、ラッチ回路でのデジタル信号の保持
が完了しても、直ちに記憶回路への書き込みが開始されない。ドットデータサンプリング
期間が終了するまでの間は、スイッチ回路１７０３は閉じたままであり、その間、ラッチ
回路ではデジタル信号が保持され続ける。
【０１１６】
図１８（Ｂ）に示すように、１水平期間分のデジタル信号の保持が完了すると、その後
の帰線期間中にラッチ信号（Latch Pulse）が入力されてスイッチ回路１７０３が一斉に
開き、ラッチ回路１７０２で保持されていたデジタル信号は一斉に画素１７０４内の記憶
回路に書き込まれる。このときの書き込み動作に関わる、画素１７０４内の動作、さらに
次のフレーム期間における表示の際の読み出し動作に関わる、画素１７０４内の動作につ
いては、実施例２と同様で良いので、ここでは説明を省略する。
【０１１７】
図１８（Ｂ）で示す期間は、図１８（Ａ）において、※※※で示す期間である。
【０１１８】
以上の方法によって、第２のラッチ回路を省略したソース信号線駆動回路においても、
線順次の書き込み駆動を容易に行うことが出来る。
【実施例４】
【０１１９】
本実施例では、Ｄ／Ａコンバータとして、複数の階調電圧線を選択する方式のものを用
いた例を示す。図８に、その回路図を示す。
【０１２０】
３ビットのデジタル信号を処理する場合、８本の階調電圧線があり、それぞれにスイッ
チＴＦＴが接続されている。記憶回路の出力は、デコーダを介して、それらのスイッチＴ
ＦＴを選択的に駆動する。スイッチはトランスミッションゲートを用いても良い。
【０１２１】
なお、図８において、記憶回路１０５〜１０７のそれぞれからの出力は、記憶回路に記
憶された信号及びその信号の反転信号によって構成される。
【０１２２】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【実施例５】
【０１２３】
本実施例では、実施例４において図８で示したＤ／Ａコンバータとは異なる構造のもの
を用いた例を示す。図９に、その回路図を示す。
【０１２４】
実施例４において図８で示したものと同様に階調電圧線を選択する方式であるが、図８
では、素子の数が多く、画素内で素子の占める面積が大きくなる。そのため、図９では、
スイッチを直列接続し、デコーダとスイッチを兼ねて素子数を減らしている。スイッチは
トランスミッションゲートを用いても良い。
【０１２５】
なお、図９において、記憶回路１０５〜１０７のそれぞれからの出力は、記憶回路に記
憶された信号及びその信号の反転信号によって構成される。
【０１２６】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【実施例６】
【０１２７】
本実施例では、実施例４や実施例５において図８や図９で示したＤ／Ａコンバータとは
異なる構造のものを用いた例を示す。図２０に、その回路図を示す。
【０１２８】
図８や図９で示したＤ／Ａコンバータでは、階調電圧線を用いるため、階調数の分だけ
配線が必要となり、多階調化には適さない。そのため、図２０では、容量Ｃ１〜Ｃ３の組
み合わせによって、基準電圧を分圧し、階調電圧を作っている。この様な容量分割方式で
は、容量Ｃ１〜Ｃ３の比で階調が作られるため、多様な階調が表現可能である。
【０１２９】
この様な容量分割方式のＤ／Ａコンバータは、AMLCD99 Digest of Technical Papers p29
〜32に記載してある。
【０１３０】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【実施例７】
【０１３１】
本実施例では、実施例４や実施例５及び実施例６において図８や図９及び図２０で示し
たＤ／Ａコンバータとは異なる構造のものを用いた例を示す。図２１に、その回路図を示
す。
【０１３２】
図２１に示したものは、実施例６で示した図２０のＤ／Ａコンバータをさらに簡略化し
たものである。容量Ｃ１〜Ｃ３それぞれの２つの電極のうち液晶素子と接続されていない
方の電極は、リセット時にはＶLに接続され、非リセット時には、ＶHまたはＶLのいずれ
かに接続されるが、その接続をスイッチのみで構成できる。スイッチはトランスミッショ
ンゲートを用いても良い。
【０１３３】
なお、図２１において、記憶回路１０５〜１０７のそれぞれからの出力は、記憶回路に
記憶された信号及びその信号の反転信号によって構成される。
【０１３４】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【実施例８】
【０１３５】
図２２に示す様に、ソース信号線駆動回路のラッチ回路を１ビット分のみ有し、代わり
にソース信号線駆動回路を３倍の速度で動作させ、１ライン期間中に、第１ビットデータ
、第２ビットデータ、第３ビットデータの順にデータをソース信号線駆動回路に入力し、
実施例１のソース信号線駆動回路と同様の効果を得られる。
【０１３６】
この方式では、外部にデータを順に入れ替えるための回路が必要であるが、ソース信号
線駆動回路は小さくすることが可能である。
【実施例９】
【０１３７】
本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部（ソース
信号線側駆動回路、ゲート信号線側駆動回路、画素選択信号線側駆動回路）のＴＦＴを同
時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関し
ては基本単位であるＣＭＯＳ回路を図示することとする。
【０１３８】
まず、図１０（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラ
スなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどの
ガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコ
ン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉ
Ｈ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（
好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水
素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さ
に積層形成する。
本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層
以上積層させた構造として形成しても良い。
【０１３９】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法
や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５０
０３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する
。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウ
ム（ＳｉＧｅ）合金などで形成すると良い。
【０１４０】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、
エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密
度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧ
レーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、
レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])
とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレ
ーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバー
ラップ率）を８０〜９８[％]として行う。
【０１４１】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲ
ート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[n
m]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例
えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ort
hosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、
高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成すること
が出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱
アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【０１４２】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８
と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５
０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。
【０１４３】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。
この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を
防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート
電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構
造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相の
Ｔａ膜を容易に得ることが出来る。
【０１４４】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フ
ッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにして
もゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[
μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図る
ことが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化
する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを
用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成す
ることにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【０１４５】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとした
が、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素
、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても
よい。本実施例以外の組み合わせの一例で望ましいものとしては、第１の導電膜５００８
を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１
の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとす
る組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜
５００９をＣｕとする組み合わせ等が挙げられる。
【０１４６】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１の
エッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型
プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生
成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投
入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜
及びＴａ膜とも同程度にエッチングされる。
【０１４７】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより
、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテ
ーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割
合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２
〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜
が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッ
チング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５
０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）
を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１
〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成
される。
（図１０（Ｂ））
【０１４８】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法
の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[
keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン
（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層
５０１１〜５０１６がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第
１の不純物領域５０１７〜５０２０が形成される。第１の不純物領域５０１７〜５０２０
には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加
する。（図１０（Ｂ））
【０１４９】
次に、図１０（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチン
グ処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチン
グする。この時、第２のエッチング処理により第２の形状の導電層５０２１〜５０２６（
第１の導電層５０２１ａ〜５０２６ａと第２の導電層５０２１ｂ〜５０２６ｂ）を形成す
る。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２１〜５０２
６で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成さ
れる。
【０１５０】
Ｗ膜やＴａ膜の、ＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカ
ルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物
と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及
びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4と
Ｏ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果
、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大して
も相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいの
で、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応
しないため、さらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッ
チング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくする
ことが可能となる。
【０１５１】
そして、図１１（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のド
ーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元
素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm
2]のドーズ量で行い、図１０（Ｂ）で島状半導体層に形成された第１の不純物領域の内側
に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２１〜５０２６
を不純物元素に対するマスクとして用い、第１の導電層５０２１ａ〜５０２６ａの下側の
領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第２の不
純物領域５０２７〜５０３１が形成される。この第２の不純物領域５０２７〜５０３１に
添加されたリン（Ｐ）の濃度は、第１の導電層５０２１ａ〜５０２６ａのテーパー部の膜
厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２１ａ〜５０２６ａ
のテーパー部と重なる半導体層において、第１の導電層５０２１ａ〜５０２６ａのテーパ
ー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の
濃度である。
【０１５２】
続いて、図１１（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣ
ＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。
第３のエッチング処理により、第１の導電層５０２１ａ〜５０２６ａのテーパー部を部分
的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチ
ング処理によって、第３の形状の導電層５０３２〜５０３７（第１の導電層５０３２ａ〜
５０３７ａと第２の導電層５０３２ｂ〜５０３７ｂ）
を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３２
〜５０３７で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域
が形成される。
【０１５３】
第３のエッチング処理によって、第２の不純物領域５０２７〜５０３１においては、第
１の導電層５０３２ａ〜５０３７ａと重なる第２の不純物領域５０２７ａ〜５０３１ａと
、第１の不純物領域と第２の不純物領域との間の第３の不純物領域５０２７ｂ〜５０３１
ｂとが形成される。
【０１５４】
そして、図１１（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５０
０４に、第1の導電型とは逆の導電型の第４の不純物領域５０３９〜５０４４を形成する
。第３の形状の導電層５０３３ｂを不純物元素に対するマスクとして用い、自己整合的に
不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３
、５００５、保持容量部５００６および配線部５０３４はレジストマスク５０３８で全面
を被覆しておく。不純物領域５０３９〜５０４４にはそれぞれ異なる濃度でリンが添加さ
れているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域に
おいても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１５５】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と
重なる第３の形状の導電層５０３２、５０３３、５０３５、５０３６がゲート電極として
機能する。また、５０３４は島状のソース信号線として機能する。５０３７は容量配線と
して機能する。
【０１５６】
レジストマスク５０３８を除去した後、導電型の制御を目的として、それぞれの島状半
導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール
炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法（ＲＴＡ法）を適用することが出来る。
熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で
４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５
００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３２〜５０３７に用
いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分
とする）を形成した後で活性化を行うことが好ましい。
【０１５７】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間
の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水
素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として
、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１５８】
次いで、第１の層間絶縁膜５０４５は酸化窒化シリコン膜を１００〜２００[nm]の厚さ
で形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０４６を形成する。次
いで、コンタクトホールを形成するためのエッチング工程を行う。
【０１５９】
そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース
配線５０４７、５０４８、ドレイン領域とコンタクトを形成するドレイン配線５０４９を
形成する。また、画素部においては、接続電極５０５０、画素電極５０５１、５０５２を
形成する（図１２（Ａ））。この接続電極５０５０により、ソース信号線５０３４は、画
素ＴＦＴと電気的に接続される。なお、画素電極５０５２及び保持容量は隣り合う画素の
ものである。
【０１６０】
以上のようにして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを有する駆動回路部と、
画素ＴＦＴ、保持容量を有する画素部とを同一基板上に形成することができる。本明細書
中ではこのような基板をアクティブマトリクス基板と呼ぶ。
【０１６１】
ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるよう
に、画素電極の端部をソース信号線やゲート信号線と重なるように配置されている。
【０１６２】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を５枚（島状半導体層パターン、第１配線パターン（ソース信号線、ゲート信
号線、容量配線）、ｐチャネル領域のマスクパターン、コンタクトホールパターン、第２
配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮
し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１６３】
続いて、図１２（Ａ）の状態のアクティブマトリクス基板を得た後、図１２（Ｂ）にお
いて、アクティブマトリクス基板上に配向膜５０５３を形成しラビング処理を行う。
【０１６４】
一方、対向基板５０５４を用意する。対向基板５０５４にはカラーフィルター層５０５
５〜５０５７、オーバーコート層５０５８を形成する。カラーフィルター層はＴＦＴの上
方で赤色のカラーフィルター層５０５５と青色のカラーフィルター層５０５６とを重ねて
形成し遮光膜を兼ねる構成とする。少なくともＴＦＴと、接続電極と画素電極との間を遮
光する必要があるため、それらの位置を遮光するように赤色のカラーフィルターと青色の
カラーフィルターを重ねて配置することが好ましい。
【０１６５】
また、接続電極５０５０に合わせて赤色のカラーフィルター層５０５５、青色のカラー
フィルター層５０５６、緑色のカラーフィルター層５０５７とを重ね合わせてスペーサを
形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので１〜３[μm]
の厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成する
ことができる。スペーサの高さはオーバーコート層５０５８の厚さ１〜４[μm]を考慮す
ることにより２〜７[μm]、好ましくは４〜６[μm]とすることができ、この高さによりア
クティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバー
コート層５０５８は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミ
ドやアクリル樹脂などを用いる。
【０１６６】
スペーサの配置は任意に決定すれば良いが、例えば図１２（Ｂ）で示すように接続電極
上に位置が合うように対向基板５０５４上に配置すると良い。また、駆動回路部のＴＦＴ
上にその位置を合わせてスペーサを対向基板５０５４上に配置してもよい。このスペーサ
は駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うよ
うにして配置しても良い。
【０１６７】
オーバーコート層５０５８を形成した後、対向電極５０５９をパターニング形成し、配
向膜５０６０を形成した後ラビング処理を行う。
【０１６８】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシ
ール剤５０６２で貼り合わせる。シール剤５０６２にはフィラーが混入されていて、この
フィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後
、両基板の間に液晶材料５０６１を注入し、封止剤（図示せず）によって完全に封止する
。液晶材料５０６１には公知の液晶材料を用いれば良い。このようにして図１２（Ｂ）に
示すアクティブマトリクス型液晶表示装置が完成する。
【０１６９】
なお、上記の行程により作製されるアクティブマトリクス型液晶表示装置におけるＴＦ
Ｔはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴやその他の構造のＴＦ
Ｔに対しても本実施例は容易に適用され得る。
【０１７０】
また、本実施例においては、ガラス基板上を使用しているが、ガラス基板に限らず、プ
ラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用するこ
とによっても実施が可能である。
【０１７１】
本実施例は、実施例１〜実施例８と自由に組み合わせて実施することが可能である。
【実施例１０】
【０１７２】
本発明の液晶表示装置は、その画素部に記憶回路を複数有するため、１つの画素を構成
する素子の数が通常の画素よりも多くなる。よって、透過型の液晶表示装置の場合、開口
率の低下による輝度不足が考えられることから、本発明は、反射型の液晶表示装置に適用
されるのが望ましい。本実施例において、作製工程の一例を示す。
【０１７３】
実施例９に従い、図１９（Ａ）に示すアクティブマトリクス基板（図１２（Ａ）と同様
）を作製する。続いて、第３の層間絶縁膜５２０１として、樹脂膜を形成した後、画素電
極部にコンタクトホールを開口し、反射電極５２０２を形成する。反射電極５２０２とし
ては、Ａｌ、Ａｇを主成分とする膜、あるいはそれらの積層膜等の、反射性に優れた材料
を用いることが望ましい。
【０１７４】
一方、対向基板５０５４を用意する。対向基板５０５４には、本実施例においては対向
電極５２０５をパターニングして形成している。対向電極５２０５は、透明導電膜として
形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれ
る）または酸化インジウムと酸化亜鉛との化合物からなる材料を用いることが出来る。
【０１７５】
特に図示していないが、カラー液晶表示装置の作製の際には、カラーフィルタ層を形成
する。このとき、隣接した色の異なるカラーフィルタ層を重ねて形成し、ＴＦＴ部分の遮
光膜を兼ねる構成とすると良い。
【０１７６】
その後、アクティブマトリクス基板および対向基板に、配向膜５２０３および５２０４
を形成し、ラビング処理を行う。
【０１７７】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシ
ール剤５２０６で貼り合わせる。シール剤５２０６にはフィラーが混入されていて、この
フィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後
、両基板の間に液晶材料５２０７を注入し、封止剤（図示せず）によって完全に封止する
。液晶材料５２０７には公知の液晶材料を用いれば良い。このようにして図１９（Ｂ）に
示す反射型の液晶表示装置が完成する。
【０１７８】
なお、本実施例においては、ガラス基板に限らず、プラスチック基板、ステンレス基板
、単結晶ウェハ等、ガラス基板以外のものを使用することも可能である。
【０１７９】
また、画素の半分を反射電極、残る半分を透明電極とした、半透過型の表示装置として
作製する場合にも、本発明は容易に適用することが出来る。
【０１８０】
本実施例は、実施例１〜実施例８と自由に組み合わせて実施することが可能である。
【実施例１１】
【０１８１】
本実施例では、本発明の液晶表示装置を作製した例について、図２７を用いて説明する
。
【０１８２】
図２７（Ａ）は、ＴＦＴ基板と対向基板との間に液晶を封止することによって形成され
た液晶表示装置の上面図であり、図２７（Ｂ）は、図２７（Ａ）のＡ−Ａ’における断面
図、図２７（Ｃ）は図２７（Ａ）のＢ−Ｂ’における断面図である。
【０１８３】
ＴＦＴ基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３
と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとを囲むようにして、シール材
４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、
第１及び第２のゲート信号線駆動回路４００４ａ、ｂとの上に対向基板４００８が設けら
れている。ＴＦＴ基板４００１とシール材４００９と対向基板４００８とで囲まれた空間
に液晶４２１０が充填されている。
【０１８４】
またＴＦＴ基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４０
０３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有し
ている。図２７（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動
回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型
ＴＦＴを図示する）４２０１及び画素部４００２に含まれる画素ＴＦＴ（画素電極にかか
る電圧を制御するＴＦＴ）４２０２を図示した。
【０１８５】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴ及
びｎチャネル型ＴＦＴが用いられ、画素ＴＦＴ４２０２には公知の方法で作製されたｐチ
ャネル型ＴＦＴが用いられる。また、画素部４００２には画素ＴＦＴ４２０２のゲート電
極に電気的に接続された保持容量（図示せず）が設けられる。
【０１８６】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が
形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極４２０３
が形成される。
【０１８７】
対向基板４００８上には対向電極４２０５が形成されている。なお図２７（Ｂ）では図
示していないが、カラーフィルターや偏光板を適宜設ける。そして対向電極４２０５には
所定の電圧が与えられている。
【０１８８】
以上のようにして、画素電極４２０３、液晶４２１０及び対向電極４２０５からなる液
晶セルが形成される。
【０１８９】
４００５は引き回し配線であり、画素部４００２、ソース信号線駆動回路４００３、第
１のゲート信号線駆動回路４００４ａ、第２のゲート信号線駆動回路４００４ｂと外部の
電源とを接続している。引き回し配線４００５ａはシール材４００９とＴＦＴ基板４００
１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用
配線４３０１に電気的に接続される。
【０１９０】
対向基板４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミッ
クス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラス
チック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔ
ｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエス
テルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホ
イルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１９１】
但し、画素電極からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透明物質を用いる。
【０１９２】
図２７（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４
００５ａ上に接するように導電性膜４２０３ａが形成される。
【０１９３】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。ＴＦＴ
基板４００１とＦＰＣ４００６とを熱圧着することで、ＴＦＴ基板４００１上の導電性膜
４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａ
によって電気的に接続される。
【０１９４】
本実施例は、実施例１〜実施例１０と自由に組み合わせて実施することが可能である。
【実施例１２】
【０１９５】
本実施例では、本発明の液晶表示装置として、透過型の液晶表示装置を使用した場合の
例を示す。
【０１９６】
デサインルールを１μｍルール、画素ピッチを１００ｐｐｉ程度とすれば、画素内部の
記憶回路及びＤ／Ａコンバータ等は、ソース信号線の下に配置することが可能となり、開
口率の低下の問題を解決することができる。これにより、本発明を反射型の液晶表示装置
だけでなく透過型の液晶表示装置にも適用できる。
【０１９７】
図３０に、上記構成の透過型液晶表示装置の画素の上面図を模式的に示す。
【０１９８】
３３０１は画素、３３０２〜３３０４は記憶回路、３３０５はＤ／Ａコンバータ（図中
Ｄ／Ａと記載）、３３０６は画素電極、３３０７はソース信号線である。なお、対向電極
やカラーフィルタ及び保持容量等は図示していない。ここで、記憶回路３３０２〜３３０
４及びＤ／Ａコンバータ３３０５は、ソース信号線３３０７と重ねて形成されている。
【０１９９】
なお図示していないが、ソース信号線３３０７の下ではなくゲート信号線と重ねて、こ
れらの記憶回路３３０２〜３３０４及びＤ／Ａコンバータ３３０５等を配置することも可
能である。
【実施例１３】
【０２００】
実施例１〜実施例１２にて示した、本発明の液晶表示装置の画素部においては、記憶回
路は、スタティック型メモリ（Static RAM : SRAM）を用いて構成していたが、記憶回路
はＳＲＡＭのみに限定されない。本発明の液晶表示装置の画素部に適用可能な記憶回路に
は、他にダイナミック型メモリ（Dynamic RAM : DRAM）等があげられる。
【０２０１】
さらに、特に図示しないが、他の形式の記憶回路として、強誘電体メモリ（Ferroelect
ric RAM : FRAM）を利用して本発明の液晶表示装置の画素部を構成することも可能である
。ＦＲＡＭは、ＳＲＡＭやＤＲＡＭと同等の書き込み速度を有する不揮発性メモリであり
、その書き込み電圧が低い等の特徴を利用して、本発明の液晶表示装置のさらなる低消費
電力化が可能である。またその他、フラッシュメモリ等によっても、構成は可能である。
【０２０２】
本実施例は、実施例１〜実施例１２と自由に組み合わせて実施することが可能である。
【実施例１４】
【０２０３】
本発明を適用して作製した駆動回路を用いたアクティブマトリクス型液晶表示装置には
様々な用途がある。本実施例では、本発明を適用して作製した駆動回路を用いた表示装置
を組み込んだ半導体装置について説明する。
【０２０４】
このような表示装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話
等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ等が挙げられる
。それらの一例を図１５および図１６に示す。
【０２０５】
図１５（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６
０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６から構成されている。
本発明は表示部２６０４に適用することができる。
【０２０６】
図１５（Ｂ）はビデオカメラであり、本体２６１１、表示部２６１２、音声入力部２６
１３、操作スイッチ２６１４、バッテリー２６１５、受像部２６１６から成っている。本
発明は表示部２６１２に適用することができる。
【０２０７】
図１５（Ｃ）はモバイルコンピュータあるいは携帯情報端末であり、本体２６２１、カ
メラ部２６２２、受像部２６２３、操作スイッチ２６２４、表示部２６２５で構成されて
いる。本発明は表示部２６２５に適用することができる。
【０２０８】
図１５（Ｄ）はヘッドマウントディスプレイであり、本体２６３１、表示部２６３２、
アーム部２６３３で構成される。本発明は表示部２６３２に適用することができる。
【０２０９】
図１５（Ｅ）はテレビであり、本体２６４１、スピーカー２６４２、表示部２６４３、
受信装置２６４４、増幅装置２６４５等で構成される。本発明は表示部２６４３に適用す
ることができる。
【０２１０】
図１５（Ｆ）は携帯書籍であり、本体２６５１、表示部２６５２、記憶媒体２６５３、
操作スイッチ２６５４、アンテナ２６５５から構成されており、ミニディスク（ＭＤ）や
ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は表示部２６５２に適用することが
できる。
【０２１１】
図１６（Ａ）はパーソナルコンピュータであり、本体２２０１、画像入力部２２０２、
表示部２２０３、キーボード２２０４で構成される。本発明は表示部２２０３に適用する
ことができる。
【０２１２】
図１６（Ｂ）はプログラムを記録した記録媒体を用いるプレーヤーであり、本体２２１
１、表示部２２１２、スピーカー部２２１３、記録媒体２２１４、操作スイッチ２２１５
で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔ
ｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行
うことができる。本発明は表示部２２１２に適用することができる。
【０２１３】
図１６（Ｃ）はデジタルカメラであり、本体２２２１、表示部２２２２、接眼部２２２
３、操作スイッチ２２２４、受像部（図示しない）で構成される。本発明は表示部２２２
２に適用することができる。
【０２１４】
図１６（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部２２３１、バンド部
２２３２で構成される。本発明は表示部２２３１に適用することができる。
【実施例１５】
【０２１５】
本実施例では、本発明の携帯情報端末の外観図について述べる。図３１に示すのは本発
明の構成を有する携帯情報端末であり、２７０１は表示用パネル、２７０２は操作用パネ
ルである。表示用パネル２７０１と操作用パネル２７０２とは接続部２７０３において接
続されている。そして接続部２７０３における、表示用パネル２７０１の表示部２７０４
が設けられている面と操作用パネル２７０２の操作キー２７０６が設けられている面との
角度θは、任意に変えることができる。
【０２１６】
表示用パネル２７０１は表示部２７０４を有している。また図３１に示した携帯情報端
末は電話としての機能を有しており、表示用パネル２７０１は音声出力部２７０５を有し
ており、音声が音声出力部２７０５から出力される。表示部２７０４には本発明の液晶表
示装置が用いられている。
【０２１７】
表示部２７０４のアスペクト比は１６：９、４：３など任意に選択することができる。
表示部２７０４のサイズは対角１インチ〜４．５インチ程度が望ましい。
【０２１８】
操作用パネル２７０２は操作キー２７０６、電源スイッチ２７０７、音声入力部２７０
８を有している。なお図３１では操作キー２７０６と電源スイッチ２７０７とを別個に設
けたが、操作キー２７０６の中に電源スイッチ２７０７が含まれる構成にしても良い。音
声入力部２７０８において、音声が入力される。
【０２１９】
なお図３１では表示用パネル２７０１が音声出力部２７０５を有し、操作用パネル２７
０２が音声入力部２７０８を有しているが、本実施例はこの構成に限定されない。表示用
パネル２７０１が音声入力部２７０８を有し、操作用パネル２７０２が音声出力部２７０
５を有していても良い。また音声出力部２７０５と音声入力部２７０８とが共に表示用パ
ネル２７０１に設けられていても良いし、音声出力部２７０５と音声入力部２７０８とが
共に操作用パネル２７０２に設けられていても良い。
【０２２０】
なお図３２では図３１で示した携帯情報端末の操作キー２７０６を人差し指で操作して
いる例について示した。また図３３では図３１で示した携帯情報端末の操作キー２７０６
を親指で操作している例について示した。なお操作キー２７０６は操作用パネル２７０２
の側面に設けても良い。操作は片手（きき手）の人差し指のみ、または親指のみでも可能
である。
【実施例１６】
【０２２１】
本実施例では、本発明の携帯情報装置を応用した電子機器について、図２８及び図２９
を用いて説明する。
【０２２２】
本発明の携帯情報装置としてパーソナルコンピュータがある。図２８（Ａ）はパーソナ
ルコンピュータであり、本体２８０１、画像入力部２８０２、表示部２８０３、キーボー
ド２８０４等を含む。表示部２８０３として、画素毎に記憶回路を有する液晶表示装置を
用いることで、パーソナルコンピュータの低消費電力化を実現できる。
【０２２３】
本発明の携帯情報装置としてナビゲーション装置がある。図２８（Ｂ）はナビゲーショ
ン装置であり、本体２８１１、表示部２８１２、スピーカ部２８１３、記憶媒体２８１４
、操作スイッチ２８１５等を含む。表示部２８１２として、画素毎に記憶回路を有する液
晶表示装置を用いることで、ナビゲーション装置の低消費電力化を実現できる。
【０２２４】
本発明の携帯情報装置として電子書籍がある。図２８（Ｃ）は電子書籍であり、本体２
８５１、表示部２８５２、記憶媒体２８５３、操作スイッチ２８５４、アンテナ２８５５
等を含み、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉ
ｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。表示部
２８５２として、画素毎に記憶回路を有する液晶表示装置を用いることで、電子書籍の低
消費電力化を実現できる。
【０２２５】
本発明の携帯情報装置として携帯電話がある。図２９（Ａ）は携帯電話であり、表示用
パネル２９０１、操作用パネル２９０２、接続部２９０３、表示部２９０４、音声出力部
２９０５、操作キー２９０６、電源スイッチ２９０７、音声入力部２９０８、アンテナ２
９０９、ＣＣＤ受光部２９１０、外部入力ポート２９１１等を含む。表示部２９０４とし
て、画素毎に記憶回路を有する液晶表示装置を用いることで、携帯電話の低消費電力化を
実現できる。
【０２２６】
本発明の携帯情報装置としてＰＤＡがある。図２９（Ｂ）はＰＤＡであり、表示部及び
ペン入力ダブレット３００４、操作キー３００６、電源スイッチ３００７、外部入力ポー
ト３０１１、入力用ペン３０１２等を含む。表示部３００４として、画素毎に記憶回路を
有する液晶表示装置を用いることで、ＰＤＡの低消費電力化を実現できる。
【実施例１７】
【０２２７】
本実施例では、図２０に示した構成と同様の構成の画素を有する液晶表示装置において
、各画素の有する記憶回路に保持されＤ／Ａコンバータに入力されている信号を、対応す
るアナログ信号に変換する操作を、ＤＡＣコントローラ（図示せず）を用いて制御する場
合について図３７を用いて説明する。
【０２２８】
なお、本実施例において、各画素の有する記憶回路に保持されＤ／Ａコンバータに入力
されている信号を、対応するアナログ信号に変換し、Ｄ／Ａコンバータから出力する操作
を、記憶回路の読み出し操作と呼ぶことにする。
【０２２９】
図３７において、画素は、書き込み用ＴＦＴ１０８〜１１０と、記憶回路１０５〜１０
７と、ソース信号線１０１と、書き込み用ゲート信号線１０２〜１０４と、Ｄ／Ａコンバ
ータ４００と、液晶素子ＬＣと、保持容量Ｃｓとを有する。
【０２３０】
書き込み用ＴＦＴ１０８〜１１０のソース領域もしくはドレイン領域の一方は、ソース
信号線１０１に接続され、もう一方はそれぞれ、記憶回路１０５〜１０７の入力にそれぞ
れ接続されている。書き込み用ＴＦＴ１０８〜１１０のゲート電極はそれぞれ、書き込み
用ゲート信号線１０２〜１０４にそれぞれ接続されている。記憶回路１０５〜１０７の出
力は、Ｄ／Ａコンバータ４００の入力ｉｎ１〜ｉｎ３にそれぞれ接続されている。Ｄ／Ａ
コンバータ４００の出力ｏｕｔは、液晶素子ＬＣ及び保持容量Ｃｓの一方の電極に接続さ
れている。
【０２３１】
Ｄ／Ａコンバータ４００は、ＮＡＮＤ回路４４１〜４４３、インバータ４４４〜４４６
及び４６１、スイッチ４４７ａ〜４４９ａ、スイッチ４４７ｂ〜４４９ｂ、スイッチ４６
０、コンデンサＣ１〜Ｃ３、リセット用信号線４５２、低圧側階調電源線４５３、高圧側
階調電源線４５４、中間圧側階調電源線４５５によって構成されている。
【０２３２】
記憶回路１０５〜１０７にデジタル信号を記憶するまでの動作については、実施の形態
や実施例１で示した動作と同様であるので、説明は省略する。
【０２３３】
以下、Ｄ／Ａコンバータ４００の動作について説明する。
【０２３４】
リセット用信号線４５２に入力された信号ｒｅｓによって、スイッチ４６０が導通状態
になり、容量Ｃ１〜Ｃ３の、ｏｕｔ端子に接続された側の電位は、中間圧側階調電源線４
５５の電位ＶMに固定されている。また、高圧側階調電源線４５４の電位は、低圧側階調
電源線４５３の電位ＶLと等しく設定されている。このとき、ｉｎ１〜ｉｎ３にデジタル
信号が入力されても、容量Ｃ１〜Ｃ３には、信号は書き込まれない。
【０２３５】
この後、リセット用信号線４５２の信号ｒｅｓが変化し、スイッチ４６０がオフとなっ
て、容量Ｃ１〜Ｃ３のｏｕｔ端子側の電位の固定が解除される。次に、高圧側階調電源線
４５４の電位が、低圧側階調電源線４５３の電位ＶLと異なる値ＶHに変化する。この時端
子ｉｎ１〜ｉｎ３に入力された信号に応じて、ＮＡＮＤ回路４４１〜４４３の出力が変化
し、スイッチ４４７〜４４９のそれぞれにおいて、２つのスイッチのどちらかがオンの状
態となって、高圧側階調電源線の電位ＶHもしくは低圧側階調電源線ＶLの電位が、容量Ｃ
１〜Ｃ３の電極に印加される。
【０２３６】
ここで、この容量Ｃ１〜Ｃ３の値は、各ビットに対応して設定されている。例えば、Ｃ
１：Ｃ２：Ｃ３が１：２：４となるように設定されている。
【０２３７】
この容量Ｃ１〜Ｃ３に印加された電圧によって容量Ｃ１〜Ｃ３のｏｕｔ端子側の電位が
変化し、出力の電位が変化する。つまり、入力されたｉｎ１〜ｉｎ３のデジタル信号に応
じたアナログの信号がｏｕｔ端子より出力される。
【０２３８】
リセット用信号線４５２に入力された信号ｒｅｓ及び、高圧側階調電源線４５４の電位
等を、ＤＡＣコントローラによって制御することによって、入力されたデジタル信号に対
するアナログ信号の、Ｄ／Ａコンバータ４００からの出力を制御することができる。
【０２３９】
一旦画素の有する記憶回路にデジタル信号を書き込んだ後は、ＤＡＣコントローラを用
いて上記動作を繰り返し、記憶回路に保持されたデジタル信号の読み出し操作を反復する
ことによって、静止画を表示することができる。
【０２４０】
このとき、ソース信号線駆動回路及びゲート信号線駆動回路の動作を停止することがで
きる。
【０２４１】
なお、図３７では、３個の記憶回路を配置した構成の画素を例に説明したが、これに限
定されない。一般に、各画素にｎ（ｎは、２以上の自然数）個の記憶回路を配置した構成
の画素を有する液晶表示装置に応用することができる。
【０２４２】
ＤＡＣコントローラは、公知の構成の回路を自由に用いることができる。
【実施例１８】
【０２４３】
本実施例では、本発明の画素の構成の例について図３６を用いて説明する。
【０２４４】
図３６において、図１と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２４５】
図３６において、記憶回路１０５〜１０７の出力はそれぞれ、読み出し用ＴＦＴ１２１
〜１２３を介して、Ｄ／Ａ１１１に入力されている。ここで、読み出し用ＴＦＴ１２１〜
１２３のゲート電極は、読み出し用ゲート信号線１２４に接続されている。
【０２４６】
図３６の構成の画素において、各記憶回路１０５〜１０７に信号を書き込む動作は、実
施形態及び実施例と同じであるので、ここでは説明は省略する。
【０２４７】
静止画を表示する際、一旦記憶回路１０５〜１０７にデジタル信号を記憶した後は、読
み出し用ゲート信号線１２４に信号を入力することによって、読み出し用ＴＦＴ１２１〜
１２３をオンにし、記憶回路１０５〜１０７に保持されたデジタル信号をＤ／Ａ１１１に
入力する。ここで本実施例のように各画素が読み出し用ＴＦＴを有する場合、記憶回路１
０５〜１０７に保持されたデジタル信号をＤ／Ａ１１１に入力することを、記憶回路の信
号の読み出し操作と呼ぶことにする。
【０２４８】
読み出し用ＴＦＴ１２１〜１２３のオン・オフを切り換え、読み出し操作を、反復する
ことによって、静止画を表示することができる。
【０２４９】
ここで、読み出し操作は、読み出し用ゲート信号線を選択して行われるが、この読み出
し用ゲート信号線１２４は、読み出し用ゲート信号線駆動回路を用いて駆動することがで
きる。
【０２５０】
この読み出し用ゲート信号線駆動回路は、公知のゲート信号線駆動回路等を自由に用い
ることができる。
【０２５１】
なお、図３６では、３個の記憶回路を配置した構成の画素を例に説明したが、これに限
定されない。一般に、各画素にｎ（ｎは、２以上の自然数）個の記憶回路を配置した構成
の画素を有する液晶表示装置に応用することができる。
【実施例１９】
【０２５２】
本実施例では、本発明の液晶表示装置の画素の構成を図３８に示す。
【０２５３】
図３８において、図１と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２５４】
記憶回路１４１ａ〜１４３ａと、記憶回路１４１ｂ〜１４３ｂが各画素に配置されてい
る。
【０２５５】
選択スイッチ１５１は、書き込み用ＴＦＴ１０８と記憶回路１４１ａまたは記憶回路１
４１ｂとの接続を選択する。選択スイッチ１５２は、書き込み用ＴＦＴ１０９と記憶回路
１４２ａまたは記憶回路１４２ｂとの接続を選択する。選択スイッチ１５３は、書き込み
用ＴＦＴ１１０と記憶回路１４３ａまたは記憶回路１４３ｂとの接続を選択する。
【０２５６】
選択スイッチ１５４は、Ｄ／Ａ１１１と記憶回路１４１ａまたは記憶回路１４１ｂとの
接続を選択する。選択スイッチ１５５は、Ｄ／Ａ１１１と記憶回路１４２ａまたは記憶回
路１４２ｂとの接続を選択する。選択スイッチ１５６は、Ｄ／Ａ１１１と記憶回路１４３
ａまたは記憶回路１４３ｂとの接続を選択する。
【０２５７】
選択スイッチ１５１〜１５３及び選択スイッチ１５４〜１５６によって、記憶回路１４
１ａ〜１４３ａにデジタル信号を記憶する場合と、記憶回路１４１ｂ〜１４３ｂにデジタ
ル信号を記憶する場合とを選択することができる。また、記憶回路１４１ａ〜１４３ａか
らデジタル信号をＤ／Ａ１１１に入力する場合と、記憶回路１４１ｂ〜１４３ｂからデジ
タル信号をＤ／Ａ１１１に入力する場合とを選択することができる。
【０２５８】
各画素において、選択された各記憶回路にデジタル信号を入力する動作、及び選択され
た各記憶回路に保持されたデジタル信号を読み出す動作については、実施の形態や実施例
１と同様であるので説明は省略する。
【０２５９】
画素は、記憶回路１４１ａ〜１４３ａを用いて、１フレーム期間分の３ビットのデジタ
ル信号を記憶し、記憶回路１４１ｂ〜１４３ｂを用いて、前記フレーム期間とは別のフレ
ーム期間の３ビット分の信号を記憶することができる。
【０２６０】
図３８においては、３ビット分のデジタル信号を２フレーム分記憶する回路を示すが、
本実施例はこれに限定されない。一般に、ｎ（ｎは、２以上の自然数）
ビット分のデジタル信号をｍ（ｍは、２以上の自然数）フレーム分記憶可能な画素を有す
る液晶表示装置に応用することができる。
【特許請求の範囲】
【請求項１】
画素を有する液晶表示装置において、
前記画素は、ｎ×ｍ（ｎ及びｍは、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶されたｎビット分のデジタル信号をアナログ信号に変換するＤ／Ａコンバータとを有することを特徴とする液晶表示装置。
【請求項２】
画素を有する液晶表示装置において、
前記画素は、ｎ×ｍ（ｎ及びｍは、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶されたｎビット分のデジタル信号をアナログ信号に変換するＤ／Ａコンバータとを有し、
前記画素が、ｍフレーム分のデジタル信号を記憶することを特徴とする液晶表示装置。
【請求項３】
請求項１または請求項２において、
ソース信号線を有し、
前記記憶回路及び前記Ｄ／Ａコンバータは、前記ソース信号線と重なって配置されていることを特徴とした液晶表示装置。
【請求項４】
請求項１または請求項２において、
ゲート信号線を有し、
前記記憶回路及び前記Ｄ／Ａコンバータは、前記ゲート信号線と重なって配置されていることを特徴とした液晶表示装置。
【請求項５】
画素を有し、
前記画素は、液晶素子を有する液晶表示装置において、
前記画素は、ｎ（ｎは２以上の自然数）本のソース信号線と、ゲート信号線と、ｎ個のＴＦＴと、ｎ個の記憶回路と、Ｄ／Ａコンバータとを有し、
前記ｎ個のＴＦＴのゲート電極は、前記ゲート信号線に接続され、ソース領域とドレイン領域の一方はそれぞれ、前記ｎ本のソース信号線のうちのそれぞれ１つに接続され、もう一方はそれぞれ、前記ｎ個の記憶回路のうちのそれぞれ１つの入力端子に接続され、
前記ｎ個の記憶回路の出力端子はそれぞれ、前記Ｄ／Ａコンバータの入力端子に接続され、
前記Ｄ／Ａコンバータの出力端子は、前記液晶素子に接続されていることを特徴とする液晶表示装置。
【請求項６】
画素を有し、
前記画素は、液晶素子を有する液晶表示装置において、
前記画素は、ｎ（ｎは２以上の自然数）本のソース信号線と、ゲート信号線と、ｎ個のＴＦＴと、ｎ個の記憶回路と、ｎ個の入力端子を有するＤ／Ａコンバータとを有し、
前記ｎ個のＴＦＴのゲート電極は、前記ゲート信号線に接続され、ソース領域とドレイン領域の一方はそれぞれ、前記ｎ本のソース信号線のうちのそれぞれ１つに接続され、もう一方はそれぞれ、前記ｎ個の記憶回路のうちのそれぞれ１つの入力端子に接続され、
前記ｎ個の記憶回路の出力端子はそれぞれ、前記Ｄ／Ａコンバータのｎ個の入力端子のうちのそれぞれ１つに接続され、
前記Ｄ／Ａコンバータの出力端子は、前記液晶素子に接続されていることを特徴とする液晶表示装置。
【請求項７】
請求項５または請求項６において、
ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する第１のラッチ回路とを有することを特徴とする液晶表示装置。
【請求項８】
請求項５または請求項６において、
ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する第１のラッチ回路と、前記第１のラッチ回路に保持されたｎビットのデジタル信号を前記ｎ本のソース信号線に入力するｎ個のスイッチとを有することを特徴とする液晶表示装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）またはダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする液晶表示装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶ウェハ上に形成されていることを特徴とする液晶表示装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記液晶表示装置を用いることを特徴とするテレビ、パーソナルコンピュータ、携帯端末、ビデオカメラまたはヘッドマウントディスプレイ。
【請求項１２】
マトリクス状に配置された複数の画素を有する液晶表示装置の駆動方法において、
前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａコンバータとを有し、
前記複数の画素のうち、特定の行の画素または特定の列の画素が有する前記複数の記憶回路のデータを書き換えることを特徴とする液晶表示装置の駆動方法。
【請求項１３】
複数の画素と、前記複数の画素に映像信号を入力するソース信号線駆動回路とを有する液晶表示装置の駆動方法において、
前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａコンバータとを有し、
静止画を表示するとき、前記ソース信号線駆動回路の動作を停止することを特徴とする液晶表示装置の駆動方法。
【請求項１４】
請求項１２または請求項１３において、
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）またはダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする液晶表示装置の駆動方法。
【請求項１５】
請求項１２乃至請求項１４のいずれか一項において、
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶ウェハ上に形成されていることを特徴とする液晶表示装置の駆動方法。
【請求項１６】
請求項１２乃至請求項１５のいずれか一項において、
前記駆動方法の前記液晶表示装置を用いることを特徴とするテレビ、パーソナルコンピュータ、携帯端末、ビデオカメラまたはヘッドマウントディスプレイ。
【請求項１７】
液晶表示装置と、ＣＰＵとを有する携帯情報装置の駆動方法において、
前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコンバータと、前記複数の記憶回路に信号を出力する駆動回路とを有し、
前記ＣＰＵは、前記駆動回路を制御する第１の回路と、前記携帯情報装置に入力される信号を制御する第２の回路とを有し、
前記液晶表示装置が静止画を表示するとき、前記第１の回路を停止することを特徴とする携帯情報装置の駆動方法。
【請求項１８】
液晶表示装置と、ＶＲＡＭとを有する携帯情報装置の駆動方法において、
前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコンバータとを有し、
前記液晶表示装置が静止画を表示するとき、前記ＶＲＡＭのデータの読み出し操作を停止することを特徴とする携帯情報装置の駆動方法。
【請求項１９】
液晶表示装置を有する携帯情報装置の駆動方法において、
前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコンバータとを有し、
前記液晶表示装置が静止画を表示するとき、前記液晶表示装置のソース信号線駆動回路を停止することを特徴とする携帯情報装置の駆動方法。
【請求項２０】
請求項１７乃至請求項１９のいずれか一項において、
前記複数の記憶回路は、１フレーム期間に１度読み出し操作が行われることを特徴とする携帯情報装置の駆動方法。
【請求項２１】
液晶表示装置を有する携帯情報装置の駆動方法において、
前記液晶表示装置はマトリクス状に配置された複数の画素を有し、
前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａコンバータとを有し、
前記液晶表示装置は、前記複数の画素のうち、特定の行の画素または特定の列の画素が有する前記複数の記憶回路のデータを書き換えることを特徴とする携帯情報装置の駆動方法。
【請求項２２】
請求項１７乃至請求項２１のいずれか一項において、
前記携帯情報装置は、携帯電話、パーソナルコンピュータ、ナビゲーションシステム、ＰＤＡまたは電子書籍であることを特徴とする携帯情報装置の駆動方法。
【請求項１】
画素を有する液晶表示装置において、
前記画素は、ｎ×ｍ（ｎ及びｍは、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶されたｎビット分のデジタル信号をアナログ信号に変換するＤ／Ａコンバータとを有することを特徴とする液晶表示装置。
【請求項２】
画素を有する液晶表示装置において、
前記画素は、ｎ×ｍ（ｎ及びｍは、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶されたｎビット分のデジタル信号をアナログ信号に変換するＤ／Ａコンバータとを有し、
前記画素が、ｍフレーム分のデジタル信号を記憶することを特徴とする液晶表示装置。
【請求項３】
請求項１または請求項２において、
ソース信号線を有し、
前記記憶回路及び前記Ｄ／Ａコンバータは、前記ソース信号線と重なって配置されていることを特徴とした液晶表示装置。
【請求項４】
請求項１または請求項２において、
ゲート信号線を有し、
前記記憶回路及び前記Ｄ／Ａコンバータは、前記ゲート信号線と重なって配置されていることを特徴とした液晶表示装置。
【請求項５】
画素を有し、
前記画素は、液晶素子を有する液晶表示装置において、
前記画素は、ｎ（ｎは２以上の自然数）本のソース信号線と、ゲート信号線と、ｎ個のＴＦＴと、ｎ個の記憶回路と、Ｄ／Ａコンバータとを有し、
前記ｎ個のＴＦＴのゲート電極は、前記ゲート信号線に接続され、ソース領域とドレイン領域の一方はそれぞれ、前記ｎ本のソース信号線のうちのそれぞれ１つに接続され、もう一方はそれぞれ、前記ｎ個の記憶回路のうちのそれぞれ１つの入力端子に接続され、
前記ｎ個の記憶回路の出力端子はそれぞれ、前記Ｄ／Ａコンバータの入力端子に接続され、
前記Ｄ／Ａコンバータの出力端子は、前記液晶素子に接続されていることを特徴とする液晶表示装置。
【請求項６】
画素を有し、
前記画素は、液晶素子を有する液晶表示装置において、
前記画素は、ｎ（ｎは２以上の自然数）本のソース信号線と、ゲート信号線と、ｎ個のＴＦＴと、ｎ個の記憶回路と、ｎ個の入力端子を有するＤ／Ａコンバータとを有し、
前記ｎ個のＴＦＴのゲート電極は、前記ゲート信号線に接続され、ソース領域とドレイン領域の一方はそれぞれ、前記ｎ本のソース信号線のうちのそれぞれ１つに接続され、もう一方はそれぞれ、前記ｎ個の記憶回路のうちのそれぞれ１つの入力端子に接続され、
前記ｎ個の記憶回路の出力端子はそれぞれ、前記Ｄ／Ａコンバータのｎ個の入力端子のうちのそれぞれ１つに接続され、
前記Ｄ／Ａコンバータの出力端子は、前記液晶素子に接続されていることを特徴とする液晶表示装置。
【請求項７】
請求項５または請求項６において、
ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する第１のラッチ回路とを有することを特徴とする液晶表示装置。
【請求項８】
請求項５または請求項６において、
ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってｎビットのデジタル信号を保持する第１のラッチ回路と、前記第１のラッチ回路に保持されたｎビットのデジタル信号を前記ｎ本のソース信号線に入力するｎ個のスイッチとを有することを特徴とする液晶表示装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）またはダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする液晶表示装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶ウェハ上に形成されていることを特徴とする液晶表示装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記液晶表示装置を用いることを特徴とするテレビ、パーソナルコンピュータ、携帯端末、ビデオカメラまたはヘッドマウントディスプレイ。
【請求項１２】
マトリクス状に配置された複数の画素を有する液晶表示装置の駆動方法において、
前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａコンバータとを有し、
前記複数の画素のうち、特定の行の画素または特定の列の画素が有する前記複数の記憶回路のデータを書き換えることを特徴とする液晶表示装置の駆動方法。
【請求項１３】
複数の画素と、前記複数の画素に映像信号を入力するソース信号線駆動回路とを有する液晶表示装置の駆動方法において、
前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａコンバータとを有し、
静止画を表示するとき、前記ソース信号線駆動回路の動作を停止することを特徴とする液晶表示装置の駆動方法。
【請求項１４】
請求項１２または請求項１３において、
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）またはダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする液晶表示装置の駆動方法。
【請求項１５】
請求項１２乃至請求項１４のいずれか一項において、
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶ウェハ上に形成されていることを特徴とする液晶表示装置の駆動方法。
【請求項１６】
請求項１２乃至請求項１５のいずれか一項において、
前記駆動方法の前記液晶表示装置を用いることを特徴とするテレビ、パーソナルコンピュータ、携帯端末、ビデオカメラまたはヘッドマウントディスプレイ。
【請求項１７】
液晶表示装置と、ＣＰＵとを有する携帯情報装置の駆動方法において、
前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコンバータと、前記複数の記憶回路に信号を出力する駆動回路とを有し、
前記ＣＰＵは、前記駆動回路を制御する第１の回路と、前記携帯情報装置に入力される信号を制御する第２の回路とを有し、
前記液晶表示装置が静止画を表示するとき、前記第１の回路を停止することを特徴とする携帯情報装置の駆動方法。
【請求項１８】
液晶表示装置と、ＶＲＡＭとを有する携帯情報装置の駆動方法において、
前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコンバータとを有し、
前記液晶表示装置が静止画を表示するとき、前記ＶＲＡＭのデータの読み出し操作を停止することを特徴とする携帯情報装置の駆動方法。
【請求項１９】
液晶表示装置を有する携帯情報装置の駆動方法において、
前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコンバータとを有し、
前記液晶表示装置が静止画を表示するとき、前記液晶表示装置のソース信号線駆動回路を停止することを特徴とする携帯情報装置の駆動方法。
【請求項２０】
請求項１７乃至請求項１９のいずれか一項において、
前記複数の記憶回路は、１フレーム期間に１度読み出し操作が行われることを特徴とする携帯情報装置の駆動方法。
【請求項２１】
液晶表示装置を有する携帯情報装置の駆動方法において、
前記液晶表示装置はマトリクス状に配置された複数の画素を有し、
前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａコンバータとを有し、
前記液晶表示装置は、前記複数の画素のうち、特定の行の画素または特定の列の画素が有する前記複数の記憶回路のデータを書き換えることを特徴とする携帯情報装置の駆動方法。
【請求項２２】
請求項１７乃至請求項２１のいずれか一項において、
前記携帯情報装置は、携帯電話、パーソナルコンピュータ、ナビゲーションシステム、ＰＤＡまたは電子書籍であることを特徴とする携帯情報装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【公開番号】特開２０１３−１１９０１（Ｐ２０１３−１１９０１Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１２−１９４８５８（Ｐ２０１２−１９４８５８）
【出願日】平成２４年９月５日（２０１２．９．５）
【分割の表示】特願２００７−７５１７３（Ｐ２００７−７５１７３）の分割
【原出願日】平成１３年８月９日（２００１．８．９）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２４年９月５日（２０１２．９．５）
【分割の表示】特願２００７−７５１７３（Ｐ２００７−７５１７３）の分割
【原出願日】平成１３年８月９日（２００１．８．９）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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