画像処理装置及びその制御方法
【課題】 矩形画像からラスタ画像データへの変換処理において、メモリ容量が増大することを避けつつ、メモリアクセスの際のアドレッシングを単純化する。
【解決手段】 ｎ×ｎ画素で構成される矩形画像をｍ個入力し、ｎ×ｍ画素を１ラインとするライン単位の画像データをｎライン出力する画像処理装置とその制御方法であって、第１の方向にｎ×ｍのアドレスを有し、前記第１の方向に直交する第２の方向にｎのアドレスを有する記憶手段と、第１の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第１の読出方式で前記記憶手段から前記ｎラインのライン画像データを読み出すとともに、第２の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第２の読出方式で前記記憶手段から前記ｎラインの画像データの読み出しを行う制御手段とを有する。
【解決手段】 ｎ×ｎ画素で構成される矩形画像をｍ個入力し、ｎ×ｍ画素を１ラインとするライン単位の画像データをｎライン出力する画像処理装置とその制御方法であって、第１の方向にｎ×ｍのアドレスを有し、前記第１の方向に直交する第２の方向にｎのアドレスを有する記憶手段と、第１の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第１の読出方式で前記記憶手段から前記ｎラインのライン画像データを読み出すとともに、第２の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第２の読出方式で前記記憶手段から前記ｎラインの画像データの読み出しを行う制御手段とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の矩形画像を入力して点順次のラスタイメージデータへ変換する画像処理装置及びその制御方法に関するものである。
【背景技術】
【０００２】
複数の矩形画像で構成されるページ単位の画像データを、画像データ用のバッファメモリを用いてライン単位の画像データに変換して出力する場合を考える。この場合、矩形画像を単位として入力されるページ単位の画像データを、ライン単位の画像データへ変換する必要がある。この変換方法の最も一般的なものとしては、（矩形画像に含まれる画像データのライン数）×（１ライン分の画素数）に相当するデータ量の２倍のバッファメモリを用い、ダブルバッファ方式により変換する方法がある。
【０００３】
また他の方法としては、（矩形画像に含まれる画像データのライン数）×（１ライン分の画素数）に相当する容量のバッファメモリを用いて、シングルバッファ方式で矩形画像からラスタ画像データへ変換する方法がある。この方法では、バッファメモリから１ライン分の画像データを読み出した後に、読み出したアドレスに対して、次の矩形画像を書き込むように処理している（特許文献１，２参照）。
【０００４】
次に、従来例１として、前者のダブルバッファ方式による矩形画像からライン単位の画像データへの変換処理について説明する。
【０００５】
この例における矩形画像は、矩形画像に含まれる画像データのライン数は４ラインであり、各ラインが４画素からなるものとする。そうすると、矩形画像は、４画素×４画素の合計１６画素の画素データから構成されることとなる。
【０００６】
図２（Ａ），（Ｂ）は、ｎ×ｎ画素からなる矩形画像を示す図で、図２（Ａ）は、バッファメモリに最初に入力される矩形画像を示し、図２（Ｂ）はバッファメモリに次に入力される矩形画像を示す。
【０００７】
バッファメモリに入力される画素データの順番は、図の数字の順番通りである。即ち、１つの矩形画像内で１ライン分（ｎ×ｎ×ｍ画素）の画素データを入力すると、次のラインの画素データを入力している。即ち、図２（Ａ）の例では、１ライン目の画素１〜画素４の画素データを入力すると、次に２ライン目の画素５〜画素８の画素データを入力する。こうして画素１６までをバッファメモリに入力すると、図２（Ａ）に示す矩形画像の入力が完了する。そして次に図２（Ｂ）に示す矩形画像が入力されると画素１７〜画素３２の画素データも同様の順番で入力される。尚、図２では、２つの矩形画像のみを示しているが、３番目の矩形画像も同様に、画素３３乃至画素４８の画素データが図２に示す矩形画像の画素の順番に配置されている。そしてそれ以降の矩形画素に関しても同様である。
【０００８】
図３は、ダブルバッファ方式のメモリ回路構成を示すブロック図である。
【０００９】
４２０，４３０はそれぞれ図２に示す（矩形画像に含まれる画像データのライン数）×（１ライン分の画素数（ｘ））の容量を有するラインバッファメモリである。メモリ制御部４１０は、ラインバッファ４２０，４３０への矩形画像の書込み、及びラインバッファメモリからの画像データの読み出しを制御する。ここでｘ＝３２のとき、ページ単位の画像データの１ライン分に含まれる３２画素に相当する８つの矩形画像を「１矩形画像アレイ」と表現する。この場合にラインバッファメモリに格納できる全画素数は３２×８＝２５６画素となる。この場合、ラインバッファ４２０に２５６画素（８矩形画像分）の画像データを書き込むと、書込み制御部は、ラインバッファ４３０に切替えて、次から入力される矩形画像を、ラインバッファ４３０に格納する。一方、読み出し制御部は、書込み制御部が書き込みを完了したラインバッファ４２０から画像データをライン単位で読み出すように動作する。
【００１０】
図４は、この書込み制御部によるラインバッファメモリへの矩形画像の書込み順を説明する図であり、図５は、読み出し制御部によるラインバッファメモリからの画像データの読み出し順を説明する図である。このように画像データの書込み時は、矩形画像の単位で画像データをラインバッファメモリに書込み、読み出し時には、ライン単位で画像データを読み出している。しかし、このようなダブルバッファ方式の場合には、１ラインを３２画素とした４ライン分のラインバッファが２つ必要になり、矩形画像のサイズが大きくなればなるほど、大容量のラインバッファメモリが必要になりコストアップの要因になっている。
【００１１】
次に従来例２として、シングルバッファ（例えばラインバッファ４２０のみ）による矩形画像からライン単位の画像データへの変換処理について説明する。
【００１２】
最初の１矩形画像アレイの画像データの書込みの順序は、前述の図４と同じである。そして、その最初の１矩形画像アレイの画像データの読み出しの順序は図５に示す通りである。但し、ここではシングルバッファであるため、このラインバッファメモリからライン単位で画像データを読み出したときに次に入力される矩形画像を格納するアドレスが異なってくる。
【００１３】
図６は、ラインバッファメモリから１ライン分の画像データを読み出した後に、読み出したアドレスに対して、次に入力された２つの矩形画像が格納された状態を示す図である。
【００１４】
ここではライン６００に、２つの矩形画像（図２に示す）の画素１乃至画素１６と、画素１７乃至画素３２までが格納されている。以下同様にして、各１主走査分の画像データの読み出しが完了して最初の１矩形画像アレイの読み出しが完了した後には、各ライン６０１〜６０３のそれぞれには、画素３３〜画素６４、画素６５〜画素９６、画素９７〜画素１２８の画素データが格納されている。
【００１５】
図７は、２番目の１矩形画像アレイの画像データの読み出しを説明する図である。
【００１６】
１行目の画像データの読み出し時には、１番目の矩形画像の画素１〜画素４、２番目の矩形画像の画素１７〜画素２０、３番目の矩形画像の画素３３〜画素３６、以下同様にして８番目の矩形画像の画素１１３〜画素１１６までが読み出される。この読み出し順は、図７の点線で示すようになる。２行目の画像データ、即ち、画素５〜画素８、画素２１〜画素２４に関しても同様にアドレッシングされて読み出される。
【００１７】
図８は、図７に示す順に読み出した画素の位置に次に入力される矩形画像の各画素を書き込んだ様子を示す図である。図８では、２番目の１矩形画像アレイの画像データの読み出し時に、３番目の１矩形画像アレイの最初と２番目の矩形画像（図２）が入力されて格納された状態を示している。
【００１８】
図９は、こうして３番目の１矩形画像アレイがラインバッファに格納された後、次に入力される４番目の１矩形画像アレイの最初の矩形画像（図２（Ａ））が、その読み出した画像データの位置に格納された状態を示す図である。即ち、３番目の１矩形画像アレイがラインバッファに格納された後、その１主走査の画像データの読み出しが開始され、そのデータの読み出しに伴って、４番目の１矩形画像アレイの最初の矩形画像が、その読み出した画像データの位置に格納される。
【００１９】
以下詳しい説明を省略するが、５番目の矩形画像アレイの画像データの読み出し時、つまり６番目の矩形画像アレイの画像データの書込み時には、１番目の矩形画像アレイの画像データの書き込み時と同様のアドレッシング方法を採ることになる。
【００２０】
このように、この方法では、４画素×４ラインで、主走査が３２画素という小さい画像の中でさえ、このような６通りものアドレッシングが必要となる。従って、変換処理を行う矩形画像のサイズが大きくなり、また、実際に用いられる画像サイズを想定した場合には、データの書込み及び読み出しにおけるアドレス制御はより複雑なものとなる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００４−４０３８１号公報
【特許文献２】特開２００１−２８５６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
このように上述した従来技術では、矩形画像からラスタ画像データへの変換処理が複雑になっていた。即ち、前者の方法では、副走査ライン数の２倍のメモリ容量が必要となるため、高速動作を行わせるためにＩＣにメモリを内蔵するためにはメモリ容量が非常に大きくなる。
【００２３】
また後者の方法では、前述したように、画像データを読み出したアドレスに対して、次に矩形画像を書き込み、その書き込んだ画像データを主走査方向に読み出すという処理が必要になり、矩形画像の数が増えるたびに処理が複雑になる。特に、このようなアドレッシング方法をハードウェアのみで実現しようとすると、これらの動作検証にも時間を要する。また、全てのアドレッシング方法が検証されずにハードウェア化されることも起こりうるため、バグ発生のリスクも高かった。
【００２４】
本発明の目的は上記従来技術の問題点を解決することにある。
【００２５】
本願発明の一態様に係る特徴は、矩形画像からラスタ画像データへの変換処理において、メモリ容量が増大することを避けつつ、メモリアクセスの際のアドレッシングを単純化する画像処理装置及びその制御方法を提供することにある。
【課題を解決するための手段】
【００２６】
上記目的を達成するために本発明の一態様に係る画像処理装置は以下のような構成を備える。即ち、
ｎ×ｎ画素で構成される矩形画像をｍ個入力し、ｎ×ｍ画素を１ラインとするライン単位の画像データをｎライン出力する画像処理装置であって、
第１の方向にｎ×ｍのアドレスを有し、前記第１の方向に直交する第２の方向にｎのアドレスを有する記憶手段と、
第１の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第１の読出方式で前記記憶手段から前記ｎラインのライン画像データを読み出すとともに、第２の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第２の読出方式で前記記憶手段から前記ｎラインの画像データの読み出しを行う制御手段とを有し、
前記第１の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記各矩形画像内の各画素の配置に対応するアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ画素分ずれたアドレスに書き込む方式であり、
前記第１の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ画素分ずれたアドレスから読み出す方式であり、
前記第２の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ×ｎ画素分連続したアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第２の方向に１画素分ずれたアドレスに書き込む方式であり、
前記第２の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第２の方向に１画素分ずれたアドレスから読み出す方式であることを特徴とする。
【００２７】
上記目的を達成するために本発明の一態様に係る画像処理装置の制御方法は以下のような構成を備える。即ち、
第１の方向にｎ×ｍのアドレスを有し、前記第１の方向に直交する第２の方向にｎのアドレスを有する記憶手段を有し、ｎ×ｎ画素で構成される矩形画像をｍ個入力し、ｎ×ｍ画素を１ラインとするライン単位の画像データをｎライン出力する画像処理装置を制御する制御方法であって、
第１の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第１の読出方式で前記記憶手段から前記ｎラインのライン画像データを読み出すとともに、第２の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第２の読出方式で前記記憶手段から前記ｎラインの画像データの読み出しを行う制御工程を有し、
前記第１の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記各矩形画像内の各画素の配置に対応するアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ画素分ずれたアドレスに書き込む方式であり、
前記第１の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ画素分ずれたアドレスから読み出す方式であり、
前記第２の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ×ｎ画素分連続したアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第２の方向に１画素分ずれたアドレスに書き込む方式であり、
前記第２の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第２の方向に１画素分ずれたアドレスから読み出す方式であることを特徴とする。
【発明の効果】
【００２８】
本発明によれば、矩形画像からラスタ画像データへの変換処理において、メモリ容量が増大することを避けつつ、メモリアクセスの際のアドレッシングを単純化できる。
【図面の簡単な説明】
【００２９】
【図１】本実施の形態に係る矩形画像から点順次のラスタ画像データへ変換する画像処理装置の概略構成を示すブロック図である。
【図２】矩形画像の構成例を示す図で、図２（Ａ）は、最初の矩形画像、図２（Ｂ）は次に入力される矩形画像をそれぞれ示している。
【図３】ダブルバッファ方式のメモリ回路構成を示すブロック図である。
【図４】書込み制御部によるラインバッファへの画像データの書込み順を説明する図である。
【図５】読み出し制御部によるラインバッファからの画像データの読み出し順を説明する図である。
【図６】１主走査ライン分のデータの読み出しが完了した後、その読み出したメモリエリアに次に入力された２つの矩形画像が格納された状態を示す図である。
【図７】２番目の矩形画像アレイの画像データの読み出しを説明する図である。
【図８】図７に示す順に読み出した画素の位置に次に入力される矩形画像の各画素を書き込んだ様子を示す図である。
【図９】３番目の矩形画像アレイがラインバッファに格納された後、その１主走査の画像データの読み出しが開始され、そのデータの読み出しに伴って次に入力される４番目の矩形画像アレイの最初の矩形画像が、その読み出した画像データの位置に格納された状態を示す図である。
【図１０】本実施の形態において、最初の矩形画像アレイの画像データをラインバッファに書込む際のアドレス順を説明する図である。
【図１１】本実施の形態において、図１０のようにして格納された矩形画像アレイ分の１行目の画像データの読み出し順を説明する図である。
【図１２】本実施の形態において、図１１の最初の矩形画像アレイ分の１行目の画像データの読み出し後、次に入力される２番目の矩形画像アレイ分の画像データのうち、１番目と２番目の矩形画像をラインバッファに書き込んだ状態を示す図である。
【図１３】本実施の形態において、２番目の矩形画像アレイ分の画像データがラインバッファに書き込まれた状態を示す図である。
【図１４】本実施の形態において、図１３に示す２番目の矩形画像アレイ分の画像データをラインバッファから読み出す処理を説明する図である。
【図１５】本実施の形態に係る制御部の構成を示すブロック図である。
【図１６】本実施の形態に係るラインメモリにおける矩形画像のデータ配列を示す図である。
【図１７】本実施の形態に係るラインメモリのアドレスとデータの関係を示す図である。
【図１８】本実施の形態における、各オフセットの種類とモードによるオフセットの意味合いを説明する図である。
【図１９】本実施の形態に係るアクセス調停部により制御される状態遷移を説明する図である。
【図２０】、
【図２１】、
【図２２】本実施の形態に係る制御部によるデータ変換処理を説明するフローチャートである。
【発明を実施するための形態】
【００３０】
以下、添付図面を参照して本発明の好適な実施の形態を詳しく説明する。尚、以下の実施の形態は特許請求の範囲に係る本発明を限定するものでなく、また本実施の形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。
【００３１】
まず最初に本実施の形態に係るアドレッシングの概念を図１０〜図１４を参照して説明する。
【００３２】
図１０は、最初のｍ個（ｍ＝８）の矩形画像アレイ（８矩形画像）の画像データをラインバッファに書込む際のアドレス順を説明する図である。ここでも前述の従来技術の説明のように、１ラインが３２画素、１矩形画像が４×４画素の場合で説明している。尚、図中の○数字は、矩形画像の書き込む順を表している。
【００３３】
ここでは１番目の矩形画像（図２（Ａ））を、１００１で示すように、アドレス１〜４，３３〜３６，６５〜６８，９７〜１００に書き込む。次に２番目の矩形画像（図２（Ｂ））を、１００２で示すように、アドレス１７〜２０，４９〜５２，８１〜８４，１１３〜１１６に書き込む。同様に、３番目の矩形画像は、１００３で示すように、アドレス５〜８，３７〜４０，６９〜７２，１０１〜１０４に書き込む。また４番目の矩形画像は、１００４で示すように、アドレス２１〜２４，５３〜５６，８５〜８８，１１７〜１２０に書き込む。
【００３４】
これは、１矩形画像内のデータは、１行ごとに３２アドレスのオフセットで書込み、次の矩形画像は１６アドレスのオフセットで書き込むことを意味している。但し、２番目、４番目、６番目の矩形画像の次は、１６アドレス分進めると、図１０のラインバッファの容量を越えてしまうので、折り返して、合計１６アドレス分だけ進めている。
【００３５】
図１１は、図１０のようにして格納された１矩形画像アレイの１行目の画像データの読み出し順を説明する図である。
【００３６】
ここでは元の矩形画像の１行目のデータ順に、アドレス１〜４のデータ１１１１、次はアドレス１７〜２０のデータ１１１２、次はアドレス５〜８のデータ１１１３、そしてアドレス２１〜２４のデータ１１１４の順に読み出される。
【００３７】
前述の従来例２では、画像データを読み出したアドレスに、次に入力された矩形画像が書き込まれていたが、本実施の形態では、矩形画像アレイの１行目の画像データの読み出しが完了するまで次の矩形画像データの書き込みを開始しない。
【００３８】
図１２は、図１１の最初の矩形画像アレイの１行目の画像データの読み出し後、次に入力される２番目の矩形画像アレイの画像データのうち、１番目と２番目の矩形画像をラインバッファに書き込んだ状態を示す図である。ここでは１番目と２番目の矩形画像の画素データが、アドレスの順に格納されている。
【００３９】
このように２番目の矩形画像アレイの矩形画像データは、アドレス１から順番にアドレスの順に各矩形画像の画素データを図２で示す画素の順に書き込むだけでよい。但し、最初の矩形画像アレイの１ライン目の画像データを読み出しても、２つの矩形画像分の画像データ（図１２の例では３２画素）しか書き込むことができない。このため、読み出し速度に対してデータの入力が早い場合には、２ライン目のデータの読み出し終了を待って、後続の２つの矩形画像の画像データを書き込むように制御する必要がある。
【００４０】
図１３は、こうして２番目の矩形画像アレイの画像データがラインバッファに書き込まれた状態を示す図である。ここでは、ラインバッファの最初の行に、１番目と２番目の矩形画像の画素データがアドレス順に記憶され、次の行に３番目と４番目の矩形画像の画素データがアドレス順に記憶されている。以下同様に、５番目と６番目の矩形画像の画素データが３行目に、７番目と８番目の矩形画像の画素データが４行目にそれぞれアドレスの順に記憶されている。
【００４１】
図１４は、図１３に示す２番目の矩形画像アレイの画像データを主走査ラインの順にラインバッファから読み出す処理を説明する図である。
【００４２】
ここで主走査１ライン目のデータの読み出し時には、アドレス１〜４、アドレス１７〜２０、アドレス３３〜３６、アドレス４９〜５２、アドレス６５〜６８、アドレス８１〜８４、アドレス９７〜１００、そしてアドレス１１３〜１１６の順番で読み出される。
【００４３】
この場合、最初の矩形画像アレイの画像データのアクセスと同様に、２番目の矩形画像アレイの１ライン目のデータを読み終わるまでは、３番目の矩形画像アレイの画像データを書き込むことができないものとする。そして、この２番目の矩形画像アレイの１ライン目の画像データの読み出しが完了すると３番目の矩形画像アレイの最初の２つの矩形画像が書き込まれる。この時の、書き込み順は、図１０に示す最初の矩形画像アレイの画像データの書込み時のアドレッシング方法と同じとする。
【００４４】
このようなアドレッシング方法によれば、矩形画像に分割された１ページの画像データを入力してラスタイメージに変換するのが容易になる。即ち、入力される画像データが奇数番目の矩形画像アレイであるか、偶数番目の矩形画像アレイであるかに応じて、各矩形画像アレイの画像データを書込むアドレス及び読み出しアドレスを変更すればよい。
【００４５】
このアドレッシングの概念に基づいて、実際に想定されるシステムへの適用例を説明する。
【００４６】
図１は、本実施の形態に係る矩形画像から点順次のラスタ画像へ変換する画像処理装置の概略構成を示すブロック図である。
【００４７】
ＣＰＵ１００には、大容量のメインメモリ１０５が接続されている。またチップ間バス１１０，１３０を介して、画像処理部（プロセッサ）２００及び３００が接続されている。尚、メインメモリ１０５には、不図示の画像入力部から入力されるページ単位の画像データが記憶されているものとする。メインメモリ１０５に記憶されたページ単位の画像データに画像処理を行う場合、ページ単位の画像データのままで画像処理を行おうとすると、１ページ分の画像データを格納するためのバッファメモリを画像処理部３００に設ける必要がある。しかし、画像処理部３００に、１ページ分の画像データを格納できるような大容量のバッファメモリを設けるのはコストアップになってしまう。
【００４８】
そこで本実施の形態では、メインメモリ１０５に記憶されたページ単位の画像データを、複数の矩形領域に分割した画像（矩形画像）を単位として、画像処理部３００に画像処理を行わせるものとする。この場合、画像処理部３００には、矩形画像を格納できる分のバッファメモリがあれば画像処理を実行可能である。但し本実施の形態では、画像処理部２００から出力する画像データは、ページ単位の画像データの１ライン分に相当するライン単位の画像データとして、画像データを出力するものとする。そして、ライン単位の画像データとして画像データを出力するには、矩形画像をライン単位の画像データに変換する必要があり、その変換の仕組みが画像処理部２００に組み込まれている。
【００４９】
尚、図１で、メインメモリ１０５からチップ間バス１１０を介して画像処理部２００に入力された画像データは、判定部２６０により画像処理部２００で処理する画像データであるか否かが判定される。ここで画像処理部２００で処理する画像データであると判定されると、その画像データは内部データバス２４０に送られる。一方、画像処理部２００で処理する画像データでないと判定されると、その画像データはチップ間バス１２０を介して画像処理部３００に送られる。
【００５０】
制御部２２０は、矩形画像からラスタ画像データへの変換処理を実行しており、内部のメモリバス２３０を介して、ラインメモリ２１０に接続される。この制御部２２０は、矩形画像から点順次のラスタ画像データに変換し、その結果を内部データバス２５０へ出力している。そしてデータ出力制御部２７０の制御の下に、その処理済みの画像データは画像処理部２００からバス２８０に出力される。
【００５１】
図１５は、本実施の形態に係る制御部２２０の構成を示すブロック図である。
【００５２】
入力信号１６０１に制御されて入力される矩形画像の画像データ１６００は、データ分割部１６１１によって、ライン単位に分割される。そして、データ分割部１６１１に一定量のデータが溜まると書込み制御部１６２０は、アクセス調停部１６３０に対して、書込み要求１６０６と、書込みアドレス１６０３を出力する。アクセス調停部１６３０で、この書込み要求が許可されると、書き込み制御部１６２０は、データ分割部１６１１のバッファに記憶された画像データをメモリバス２３０を介してラインメモリ２１０に書き込む。
【００５３】
一方、アクセス調停部１６３０は、ラインメモリ２１０へのデータの書き込みと読み出しの状態を監視している。前述したような１ラインの読み出し終了タイミングや、書込み或は読み出しのアクセスを優先するモードなどの状態管理を行う。
【００５４】
読出し制御部１６４０は、アクセス調停部１６３０によりラインメモリ２１０からのデータの読み出しが許可されると、ラインメモリ２１０からメモリバス２３０を介して画像データを読み出す。データ送信部１６５０は、制御信号１６０８により通知を受けると、メモリバス２３０のデータを取り込んでデータ送信部１６５０のバッファ（不図示）に格納する。
【００５５】
１画素はＣ（シアン）Ｍ（マゼンタ）Ｙ（イエロー）Ｋ（黒）の各色成分のデータで構成され、各色を１２ビット（４０９６階調）で表現するために、４８ビット（１２ビット×４色）のデータで構成される。１つの矩形画像のサイズを３２画素×３２ラインとする。ライン方向の画素数は最大８１９２画素（２５６矩形画像分）であるシステムの例で説明する。
【００５６】
図１６は、ラインメモリ２１０における矩形画像のデータ配列を示す図である。
【００５７】
縦方向の番号（１〜３２）は、ラインメモリにおけるライン（ライン番号）を示しており、１は１番目のライン、２は２番目のラインというように、番号に対してラインが設定されているものとする。
【００５８】
ここで１つの矩形画像の１ライン分の画素数は３２（画素）であるため、矩形画像の１ライン分のデータ量は、４８ビット×３２（画素）で１５３６ビットとなる。いまラインメモリ２１０が、１アドレスあたり２５６ビット幅のものを使用すると、１つの矩形画像の１ラインについて６アドレスが必要となる。また上述のライン方向の画素数（８１９２画素）では、１５３６アドレスが必要となる。よって、いまラインメモリ２１０を１ライン（８１９２画素）単位で切ってあるとすると、２ライン目の先頭アドレスは、アドレス「１５３６」となる。以後、各ラインの先頭アドレスは「１５３６」ずつ加算されていく。
【００５９】
図１６は、各ラインの先頭部分のアドレスオフセット番号（上部）と、各ライン番号（左部）を示しており、各ラインの先頭部分を拡大して示している。
【００６０】
次に実際のアドレッシング順序を説明する。
【００６１】
まず始めに、奇数番目の矩形画像アレイをラインメモリ２１０に書き込む際のアドレッシング順序（第１の書き込みアドレス生成方式）を説明する。
【００６２】
奇数番目の矩形画像アレイの画像データの入力時、書き込み制御部１６２０は、１番目の矩形画像を、アドレスオフセット番号０〜５の位置に合わせて書き込む（１６０１で示す図１６の０〜５の縦方向）。また、書き込み制御部１６２０は、２番目の矩形画像を、１矩形画像における３２ライン分のアドレスオフセット（３２×６アドレス＝１９２アドレス）を持たせて、１６０２で示すアドレス１９２〜１９７に対して書き込む。
【００６３】
これらを繰り返していくと、図１７の１７００〜１７０７で示すように、８つの矩形画像が書き込まれる。そして次に９番目の矩形画像を書き込むときには、アドレスが折り返される。このアドレスが折り返された時は、ブロックを１つ分ずらして、図１６の１６０３で示すアドレス６〜１１に対応する領域に、それ９番目の矩形画像がラインメモリ２１０に書き込まれることになる。
【００６４】
以上のような方式（第１の書き込みアドレス生成方式）で、２５６個の矩形画像のラインメモリ２１０への書き込みを行うことで、奇数番目の矩形画像アレイが、ラインメモリ２１０の全領域に書き込まれる。
【００６５】
そして、第１の書き込みアドレス生成方式により矩形画像アレイが書き込まれたラインメモリ２１０からライン単位の画像データを読み出す場合、図１６に示す１６０４の領域、１６０５の領域，…と１ライン目に書き込まれた画素データを読み出す。これにより、読み出し制御部１６４０は、３２画素×２５６＝８１９２画素を１ラインの画素数とするライン単位の画像データを読み出す。そして、読み出し制御部１６４０は、ライン単位の画像データの読み出しを、２ライン目、３ライン目，…，３２ライン目と繰り返すことで、奇数番目の矩形画像アレイをラインメモリ２１０から読み出す。そして、第１の書き込みアドレス生成方式で矩形画像アレイが書き込まれたラインメモリ２１０から、特定のラインに格納されるライン単位の画像データを読み出す方式を第１の読み出しアドレス生成方式と呼ぶこととする。
【００６６】
次に偶数番目の矩形画像アレイをラインメモリ２１０に書込む際のアドレッシング順序（第２の書き込みアドレス生成方式）を説明する。
【００６７】
偶数番目の矩形画像アレイの場合、書き込み制御部１６２０は、図１６に示す１６０４の領域に対して、１番目の矩形画像を書き込む。また各矩形画像は、１ライン分（３２画素＝１５３６ビット）を１つのブロック（６アドレス分）としてラインメモリ２１０に書き込むようにする。そして、書き込み制御部１６２０は、２番目の矩形画像を、図１６に示す１６０５の領域に対して書き込む。そして、書き込み制御部１６２０は、３番目以降の矩形画像を、ラインメモリ２１０上で１ライン目に相当する領域に書き込む動作を繰り返す。そして、書き込み制御部１６２０は、８個の矩形画像を書き込むことでラインメモリ２１０上の１ライン目を、全ての領域に矩形画像が書き込まれた状態とする。そして、９番目〜１６番目の矩形画像は、ラインメモリ２１０上で２ライン目に相当する領域に書き込まれる。同様に、１７番目〜２４番目の矩形画像は３ライン目に、２５番目〜３２番目の矩形画像は４ライン目に書き込まれる。最終的には、２４９番目〜２５６番目の矩形画像が３２ライン目に書き込まれ、偶数番目の矩形画像アレイがラインメモリ２１０の全領域に書き込まれた状態となる。
【００６８】
一方、偶数番目の矩形画像アレイをラインメモリ２１０から読み出す際に、読み出し制御部１６４０は、アドレス０〜５、アドレス１９２〜１９７、アドレス３８４〜３８９というように、１９２アドレスずつアドレスをスキップしながら読み出す。そして１ラインの最終まで折り返した場合は、６アドレス分のオフセットを与えて、アドレス６〜１１、アドレス１９８〜２０３、アドレス３９０〜３９５というようにデータを読み出していく。こうして１ライン分の画像データの読み出しが終了すると、８つの矩形画像分のデータ領域が解放される。以上のように、第２の書き込みアドレス生成方式で、矩形画像アレイが書き込まれたラインメモリ２１０からライン単位の画像データを読み出す方式を第２の読み出しアドレス生成方式と呼ぶこととする。
【００６９】
以上の第１の書き込みアドレス生成方式、第２の書き込みアドレス生成方式、第１の読み出しアドレス生成方式、第２の読み出しアドレス生成方式を実現するためのオフセットアドレス生成方式は、ラインメモリ２１０の使用方法に応じて、数式化が可能である。
【００７０】
今回は、line_offset，rect_offset，return_offset，in_block_offsetの４つのオフセットを使用し、奇数番目の矩形画像アレイ、偶数番目の矩形画像アレイに応じて、オフセットの内容を切り替えて、アドレスの生成を行う。
【００７１】
このアドレス生成のための演算式は以下で示すことができる。
【００７２】
address＝line_offset＋rect_offset＋return_offset＋in_block_offset
図１８は、各オフセットの種類とモードによるオフセットの意味合いを説明する図である。
【００７３】
今回の例では、
（１）書込みモード：
（奇数番目の矩形画像アレイ）odd line Address＝（current_line−１）×１５３６＋（（current_rect−１）％８）×１９２＋Int（（current_rect−１）／８）×６＋current_beat ...式（１）
（偶数番目の矩形画像アレイ）odd line Address＝（current_line−１）×６＋（current_rect−１）×１９２＋０＋current_beat ...式（２）
尚、前述の図１０の場合には、上記式は以下のようになる。
【００７４】
（奇数番目の矩形画像アレイ）odd line Address＝（current_line−１）×３２＋（（current_rect−１）％２）×１６＋Int（（current_rect−１）／２）×４＋current_beat
（偶数番目の矩形画像アレイ）odd line Address＝（current_line−１）×４＋（current_rect−１）×１６＋０＋current_beat
（２）読出しモード：
（奇数番目の矩形画像アレイ）odd line Address＝（rcurrent_line−１）×１５３６＋（（current_block−１）％８）×１９２＋Int（（current_block−１）／８）×６＋current_beat ...式（３）
（偶数番目の矩形画像アレイ）even line Address＝（rcurrent_line−１）×６＋（（current_block−１）×１９２＋０＋current_beat ...式（４）
というようになる。尚、上記式において、「（current_rect−１）％８」は、（current_rect−１）を「８」で割ったときの余りを表している。また（current_block−１）は、１つの矩形画像を構成するライン数である。更に、Int（（current_block−１）／８）は、（current_block−１）を８で割った商の整数部分を表している。
【００７５】
書込みモードでのcurrent_rectは、１矩形画像アレイにおける矩形画像の順番（最初は１）を示し、読出し時のcurrent_blockは、３２画素を１ブロックとしたブロック数を示している。またcurrent_beatは、３２画素を入力するために必要なラインメモリ２１０上のメモリアドレス数をオフセットとしている。またrcurrent_lineは、読出し時のライン位置（１〜３２のいずれか）を示している。
【００７６】
また、１ライン中に書き込まれる矩形画像数である「８」は、各矩形画像を図１２のようにラインバッファに格納した場合の矩形画像数で、８１９２／１０２４（３２画素×３２ライン）から求めている。
【００７７】
以上のように、現在の矩形画像のラインと１矩形画像アレイにおける矩形画像の位置がわかれば、アドレスが生成できる。
【００７８】
次に、図１９を参照して、アクセス調停部１６３０の動作について説明する。
【００７９】
図１９は、本実施の形態に係るアクセス調停部１６３０により制御される状態遷移を説明する図である。
【００８０】
ここでは、あるページの処理を行うために８個の状態（Ｓ０〜Ｓ７）を定義している。ここで、ライトアクセスプライオリティハイ（Ｓ２）、リードプライオリティハイ（Ｓ４）、最終矩形画像アレイリード（Ｓ６）の３つの状態がメインのステートとなる。状態Ｓ０はリセット状態、状態Ｓ１はアイドル（スタンバイ）状態を示す。状態Ｓ３は、予め定められた矩形画像データの書き込みが終了した状態を示し、状態Ｓ５は、主走査１ライン分の画像データの読み出しが終了した状態を示す。
【００８１】
状態Ｓ２では、書込み要求（ライトアクセス）があった場合は、その書き込みが優先的に実行される。尚、読出し要求（リードアクセス）は、それまでに書き込んでいる矩形画像の数に応じて、その読出し要求が許可される場合と、許可されずに待たされる場合とがある。
【００８２】
状態Ｓ４では、読出し要求が優先される。書込み要求は、例えば図１７の例では、主走査方向の１ラインのデータを読み出すと８個の矩形画像の書き込みが許可される。しかしこの１ラインのデータを読み出すまでは、データの書込み要求は許可されない状態のままになる。
【００８３】
最終の状態Ｓ６では、読出し要求のみが実行される。ここではページの最後の２矩形画像アレイ分のデータが既にラインメモリ２１０に記憶されており、それの読出しを行う状態である。この時、次のページの書込み要求があったとしても、現ページの画像データが完全に読み出されて出力されるまでは、次ページの画像データの書込みは許可されない。こうして現ページの画像データが全て読み出されると、状態Ｓ７に移行する。
【００８４】
これらの制御方法によれば、ラインメモリの容量は、（矩形画像を構成するライン数）×（１ライン画素数）の容量とすれば良い。そして、書き込みと読み出しで各々２種類のアドレッシング方法によって、ページ単位の画像データを、ライン単位の画像データに変換して出力できる。
【００８５】
この例は、図１にあるシステムのように、ＩＣ内にラインメモリを持つ構成としているが、例えばＤＲＡＭのような大容量メモリの一部の領域を用いても可能である。また、これらの制御をハードウェア化するだけでなく、ソフトウェアによって実施することも可能である。
【００８６】
図２０〜図２２は、図１の制御部２２０によるデータ変換処理を説明するフローチャートである。
【００８７】
図２０のステップＳ１００〜Ｓ１１２は、複数の矩形画像を入力して、ラインメモリ２１０に１矩形画像アレイの画像データを格納する処理を示している。
【００８８】
まずステップＳ１００で、current_line，current_rectを共に「１」に初期化する。次にステップＳ１０１で，１番目の矩形画像を入力する。ステップＳ１０２では，その矩形画像の１ライン目の画素データを格納するアドレスを生成し、ステップＳ１０３で、制御部２２０は、そのアドレスに矩形画像の１ライン分の画素データを書き込む。この場合のアドレスの生成は、前述の式（１）に基づいて行われる。こうして矩形画像の１ライン分の画素データをラインメモリ２１０に書き込むと、ステップＳ１０４で、current_lineを＋１し、ステップＳ１０５で、１矩形画像をラインメモリ２１０に書き込むまでステップＳ１０２〜Ｓ１０５を繰り返す。こうして１番目の矩形画像をラインメモリ２１０に書き込むとステップＳ１０６に進み、current_lineを「１」に戻し、ステップＳ１０８で次の矩形画像を入力する。ステップＳ１０８では、矩形画像の順番を示すcurrent_rectを＋１する。そしてステップＳ１０９で、制御部２２０は、前述のステップＳ１０２〜Ｓ１０５の処理（ステップＳ１４０）を実行して、その矩形画像をラインメモリ２１０に書き込む。こうして２番目の矩形画像のラインメモリ２１０への書き込みが終了するとステップＳ１１０に進み、current_lineを「１」に戻してステップＳ１１１に進む。そして、ステップＳ１１１で、制御部２２０は、１矩形画像アレイの画像データをラインメモリ２１０に格納したか否かを判定する。格納が完了していればステップＳ１１２に進むが、そうでないときはステップＳ１０６に戻る。こうして１矩形画像アレイの画像データがラインメモリ２１０に記憶された状態は、例えば図１０のようになっている。
【００８９】
次に図２１に進み、ステップＳ１１３〜Ｓ１１９で、その１矩形画像アレイの画像データのラインメモリ２１０からの読出しを行う。即ち、ステップＳ１１３で、１番目の矩形画像の１ライン目（current_block = 1）が格納されているアドレスを算出する。これは例えば前述の式（３）により求めることができる。次にステップＳ１１４で、制御部２２０は、その１ライン分の画像データを読み出す。次にステップＳ１１５で、current_blockを＋１し、ステップＳ１１６で、ページ単位の画像データの１ライン分（８１９２画素）の画像データを読み出すまでステップＳ１１３〜Ｓ１１６を繰り返す。こうしてページ単位の画像データの１ライン分の画像データを読み出すと、次の矩形画像の書き込みが可能になるためステップＳ１１７で、次の矩形画像が入力されているかを調べ、入力されているとステップＳ１１８に進む。ステップＳ１１８では、その入力された矩形画像を構成する複数のラインの各ラインを、その読み出しが完了したラインメモリ２１０の１ライン分のエリアに格納する。この場合の書き込むアドレスの計算は、例えば前述の式（２）に基づいて行われる。こうして、後続の２つの矩形画像が書き込まれた状態は、例えば図１２のようになる。
【００９０】
ステップＳ１１７で、次の矩形画像が入力されていないとき、或はステップＳ１１８が終了するとステップＳ１１９に進み、１矩形画像アレイの画像データの読み出しが完了したかをみる。完了していないときはステップＳ１２０に進み、current_blockを「１」に戻し、rcurrent_lineを＋１してステップＳ１１３に進む。こうして１矩形画像アレイの読み出しが完了し、次の１矩形画像アレイの画像データが格納された状態は、例えば図１３のようになる。
【００９１】
次にステップＳ１２１では、次の１矩形画像アレイの画像データが少しでも格納されているかを調べる。ここで次の矩形画像アレイの画像データが全く存在しないときは、これ以降、矩形画像の入力がないと判断して処理を終了する。尚、この終了判定はこれに限定されるものでなく、予め入力される矩形画像数が分かっているときはその数により判断しても良く、或は所定時間経過しても入力が無いときに、この処理を終了すると判断しても良い。
【００９２】
次にステップＳ１２２以降では、この２つ目の矩形画像アレイデータの読み出しを行う。ステップＳ１２２では、current_block、current_lineを共に「１」に初期化し、ステップＳ１２３で、例えば上述の式（４）に従って読出しアドレスを算出し、current_blockの矩形画像の１行目を読出す。次にステップＳ１２４で、current_blockを＋１し、次のcurrent_blockの矩形画像の１行目を読出す準備を行う。こうしてステップＳ１２５で、矩形画像の１行目の画像データをページ単位の画像データの１ライン分を読み出したと判断するとステップＳ１２６に進む。ステップＳ１２６では、current_blockを「１」にセットし、current_lineを＋１して、次に矩形画像の２行目の画像データの読み出しに進む。
【００９３】
ステップＳ１２７では、ページ単位の画像データの１ライン分の読み出しが完了して、次の矩形画像の書き込みが可能になっているため、次の矩形画像が入力されているかを判断する。そして入力されていればステップＳ１２８に進み、ステップＳ１４０のようにして、その矩形画像を、既に読み出した１行目の画像エリアに格納する。そしてステップＳ１２９では、例えば図１３のように格納された、１矩形画像アレイの画像データの読み出しが完了したかをみる。読み出しが完了していないときはステップＳ１２３に戻るが、完了したときはステップＳ１３０に進み、次の１矩形画像アレイの画像データの格納が完了しているかを判定する。ここで格納が完了している場合は、例えば前述の図１０のように画像データが格納されていることになる。その場合はステップＳ１１３に進み、その矩形画像アレイの画像データの読み出しを行う。そうでないときはステップＳ１３１に進み、次に矩形画像アレイの画像データが全く格納されていなければ終了と判断する。これはステップＳ１２１の場合と同じである。一方、何らかの画像データが格納されていれば、次の矩形画像アレイの画像データが入力されると判断してステップＳ１２７に進む。
【００９４】
尚、ここでは説明を分かりやすくするために、１つのフローチャートで説明した。しかし、矩形画像の入力とラインバッファへの書込みと、ラインバッファに格納された画像データの読出し処理とをそれぞれ別のタスクで実行する、所謂マルチタスク処理で実行されても良い。また上述の式で示すアドレスの計算式は、矩形画像のサイズ、ページ単位の画像データの１ライン分の画素数に応じて変更されるため、あくまでも一例として説明したもので、本願発明を限定するものではないことはもちろんである。例えば、rectangular imageのsizeをn×ｎ画素とすると、ｎは２以上の整数であれば任意の値であってよい。また、rectangular imageのsizeをn×ｎ画素とした場合、line-by-lineのimage dataの画素数はn×n×ｍ 画素とするのが望ましい。この際、ｎ及びｍは２以上の整数であれば任意の値であって良い。
【００９５】
また、上記の説明では、１ライン分の画像データをラインメモリ２１０から読み出したことに応じて、rectangular imageの書込みを開始することとしたが、他の態様であっても良い。例えば、rectangular imageのsizeをn×ｎ画素（ｎは２以上の整数）とした場合、ラインメモリ２１０から１ライン以上かつｎライン未満の画像データを読み出すと、rectangular imageの書込みを開始するようにしても良い。この場合でも、ラインメモリ２１０からｎライン分の画像データを読み出した後にrectangular image の書込みを開始する場合に比べて、画像データの読みだし及び書込みに要する時間を短縮することができる。
【００９６】
（他の実施形態）
以上、本発明の実施形態について詳述したが、本発明は、複数の機器から構成されるシステムに適用しても良いし、また一つの機器からなる装置に適用しても良い。
【００９７】
なお、本発明は、前述した実施形態の機能を実現するソフトウェアのプログラムを、システム或いは装置に直接或いは遠隔から供給し、そのシステム或いは装置のコンピュータが該供給されたプログラムを読み出して実行することによっても達成され得る。その場合、プログラムの機能を有していれば、形態は、プログラムである必要はない。
【００９８】
従って、本発明の機能処理をコンピュータで実現するために、該コンピュータにインストールされるプログラムコード自体も本発明を実現するものである。つまり、本発明のクレームでは、本発明の機能処理を実現するためのコンピュータプログラム自体も含まれる。その場合、プログラムの機能を有していれば、オブジェクトコード、インタプリタにより実行されるプログラム、ＯＳに供給するスクリプトデータ等、プログラムの形態を問わない。
【００９９】
プログラムを供給するための記録媒体としては、様々なものが使用できる。例えば、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＭＯ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、不揮発性のメモリカード、ＲＯＭ、ＤＶＤ（ＤＶＤ−ＲＯＭ，ＤＶＤ−Ｒ）などである。
【０１００】
その他、プログラムの供給方法としては、クライアントコンピュータのブラウザを用いてインターネットのホームページに接続し、該ホームページからハードディスク等の記録媒体にダウンロードすることによっても供給できる。その場合、ダウンロードされるのは、本発明のコンピュータプログラムそのもの、もしくは圧縮され自動インストール機能を含むファイルであってもよい。また、本発明のプログラムを構成するプログラムコードを複数のファイルに分割し、それぞれのファイルを異なるホームページからダウンロードすることによっても実現可能である。つまり、本発明の機能処理をコンピュータで実現するためのプログラムファイルを複数のユーザに対してダウンロードさせるＷＷＷサーバも、本発明のクレームに含まれるものである。
【０１０１】
また、本発明のプログラムを暗号化してＣＤ−ＲＯＭ等の記憶媒体に格納してユーザに配布する形態としても良い。その場合、所定の条件をクリアしたユーザに対し、インターネットを介してホームページから暗号化を解く鍵情報をダウンロードさせ、その鍵情報を使用することにより暗号化されたプログラムが実行可能な形式でコンピュータにインストールされるようにする。
【０１０２】
また、コンピュータが、読み出したプログラムを実行することによって、前述した実施形態の機能が実現される形態以外の形態でも実現可能である。例えば、そのプログラムの指示に基づき、コンピュータ上で稼動しているＯＳなどが、実際の処理の一部または全部を行ない、その処理によっても前述した実施形態の機能が実現され得る。
【０１０３】
更に、記録媒体から読み出されたプログラムが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれるようにしてもよい。この場合、その後で、そのプログラムの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行ない、その処理によって前述した実施形態の機能が実現される。
【技術分野】
【０００１】
本発明は、複数の矩形画像を入力して点順次のラスタイメージデータへ変換する画像処理装置及びその制御方法に関するものである。
【背景技術】
【０００２】
複数の矩形画像で構成されるページ単位の画像データを、画像データ用のバッファメモリを用いてライン単位の画像データに変換して出力する場合を考える。この場合、矩形画像を単位として入力されるページ単位の画像データを、ライン単位の画像データへ変換する必要がある。この変換方法の最も一般的なものとしては、（矩形画像に含まれる画像データのライン数）×（１ライン分の画素数）に相当するデータ量の２倍のバッファメモリを用い、ダブルバッファ方式により変換する方法がある。
【０００３】
また他の方法としては、（矩形画像に含まれる画像データのライン数）×（１ライン分の画素数）に相当する容量のバッファメモリを用いて、シングルバッファ方式で矩形画像からラスタ画像データへ変換する方法がある。この方法では、バッファメモリから１ライン分の画像データを読み出した後に、読み出したアドレスに対して、次の矩形画像を書き込むように処理している（特許文献１，２参照）。
【０００４】
次に、従来例１として、前者のダブルバッファ方式による矩形画像からライン単位の画像データへの変換処理について説明する。
【０００５】
この例における矩形画像は、矩形画像に含まれる画像データのライン数は４ラインであり、各ラインが４画素からなるものとする。そうすると、矩形画像は、４画素×４画素の合計１６画素の画素データから構成されることとなる。
【０００６】
図２（Ａ），（Ｂ）は、ｎ×ｎ画素からなる矩形画像を示す図で、図２（Ａ）は、バッファメモリに最初に入力される矩形画像を示し、図２（Ｂ）はバッファメモリに次に入力される矩形画像を示す。
【０００７】
バッファメモリに入力される画素データの順番は、図の数字の順番通りである。即ち、１つの矩形画像内で１ライン分（ｎ×ｎ×ｍ画素）の画素データを入力すると、次のラインの画素データを入力している。即ち、図２（Ａ）の例では、１ライン目の画素１〜画素４の画素データを入力すると、次に２ライン目の画素５〜画素８の画素データを入力する。こうして画素１６までをバッファメモリに入力すると、図２（Ａ）に示す矩形画像の入力が完了する。そして次に図２（Ｂ）に示す矩形画像が入力されると画素１７〜画素３２の画素データも同様の順番で入力される。尚、図２では、２つの矩形画像のみを示しているが、３番目の矩形画像も同様に、画素３３乃至画素４８の画素データが図２に示す矩形画像の画素の順番に配置されている。そしてそれ以降の矩形画素に関しても同様である。
【０００８】
図３は、ダブルバッファ方式のメモリ回路構成を示すブロック図である。
【０００９】
４２０，４３０はそれぞれ図２に示す（矩形画像に含まれる画像データのライン数）×（１ライン分の画素数（ｘ））の容量を有するラインバッファメモリである。メモリ制御部４１０は、ラインバッファ４２０，４３０への矩形画像の書込み、及びラインバッファメモリからの画像データの読み出しを制御する。ここでｘ＝３２のとき、ページ単位の画像データの１ライン分に含まれる３２画素に相当する８つの矩形画像を「１矩形画像アレイ」と表現する。この場合にラインバッファメモリに格納できる全画素数は３２×８＝２５６画素となる。この場合、ラインバッファ４２０に２５６画素（８矩形画像分）の画像データを書き込むと、書込み制御部は、ラインバッファ４３０に切替えて、次から入力される矩形画像を、ラインバッファ４３０に格納する。一方、読み出し制御部は、書込み制御部が書き込みを完了したラインバッファ４２０から画像データをライン単位で読み出すように動作する。
【００１０】
図４は、この書込み制御部によるラインバッファメモリへの矩形画像の書込み順を説明する図であり、図５は、読み出し制御部によるラインバッファメモリからの画像データの読み出し順を説明する図である。このように画像データの書込み時は、矩形画像の単位で画像データをラインバッファメモリに書込み、読み出し時には、ライン単位で画像データを読み出している。しかし、このようなダブルバッファ方式の場合には、１ラインを３２画素とした４ライン分のラインバッファが２つ必要になり、矩形画像のサイズが大きくなればなるほど、大容量のラインバッファメモリが必要になりコストアップの要因になっている。
【００１１】
次に従来例２として、シングルバッファ（例えばラインバッファ４２０のみ）による矩形画像からライン単位の画像データへの変換処理について説明する。
【００１２】
最初の１矩形画像アレイの画像データの書込みの順序は、前述の図４と同じである。そして、その最初の１矩形画像アレイの画像データの読み出しの順序は図５に示す通りである。但し、ここではシングルバッファであるため、このラインバッファメモリからライン単位で画像データを読み出したときに次に入力される矩形画像を格納するアドレスが異なってくる。
【００１３】
図６は、ラインバッファメモリから１ライン分の画像データを読み出した後に、読み出したアドレスに対して、次に入力された２つの矩形画像が格納された状態を示す図である。
【００１４】
ここではライン６００に、２つの矩形画像（図２に示す）の画素１乃至画素１６と、画素１７乃至画素３２までが格納されている。以下同様にして、各１主走査分の画像データの読み出しが完了して最初の１矩形画像アレイの読み出しが完了した後には、各ライン６０１〜６０３のそれぞれには、画素３３〜画素６４、画素６５〜画素９６、画素９７〜画素１２８の画素データが格納されている。
【００１５】
図７は、２番目の１矩形画像アレイの画像データの読み出しを説明する図である。
【００１６】
１行目の画像データの読み出し時には、１番目の矩形画像の画素１〜画素４、２番目の矩形画像の画素１７〜画素２０、３番目の矩形画像の画素３３〜画素３６、以下同様にして８番目の矩形画像の画素１１３〜画素１１６までが読み出される。この読み出し順は、図７の点線で示すようになる。２行目の画像データ、即ち、画素５〜画素８、画素２１〜画素２４に関しても同様にアドレッシングされて読み出される。
【００１７】
図８は、図７に示す順に読み出した画素の位置に次に入力される矩形画像の各画素を書き込んだ様子を示す図である。図８では、２番目の１矩形画像アレイの画像データの読み出し時に、３番目の１矩形画像アレイの最初と２番目の矩形画像（図２）が入力されて格納された状態を示している。
【００１８】
図９は、こうして３番目の１矩形画像アレイがラインバッファに格納された後、次に入力される４番目の１矩形画像アレイの最初の矩形画像（図２（Ａ））が、その読み出した画像データの位置に格納された状態を示す図である。即ち、３番目の１矩形画像アレイがラインバッファに格納された後、その１主走査の画像データの読み出しが開始され、そのデータの読み出しに伴って、４番目の１矩形画像アレイの最初の矩形画像が、その読み出した画像データの位置に格納される。
【００１９】
以下詳しい説明を省略するが、５番目の矩形画像アレイの画像データの読み出し時、つまり６番目の矩形画像アレイの画像データの書込み時には、１番目の矩形画像アレイの画像データの書き込み時と同様のアドレッシング方法を採ることになる。
【００２０】
このように、この方法では、４画素×４ラインで、主走査が３２画素という小さい画像の中でさえ、このような６通りものアドレッシングが必要となる。従って、変換処理を行う矩形画像のサイズが大きくなり、また、実際に用いられる画像サイズを想定した場合には、データの書込み及び読み出しにおけるアドレス制御はより複雑なものとなる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００４−４０３８１号公報
【特許文献２】特開２００１−２８５６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
このように上述した従来技術では、矩形画像からラスタ画像データへの変換処理が複雑になっていた。即ち、前者の方法では、副走査ライン数の２倍のメモリ容量が必要となるため、高速動作を行わせるためにＩＣにメモリを内蔵するためにはメモリ容量が非常に大きくなる。
【００２３】
また後者の方法では、前述したように、画像データを読み出したアドレスに対して、次に矩形画像を書き込み、その書き込んだ画像データを主走査方向に読み出すという処理が必要になり、矩形画像の数が増えるたびに処理が複雑になる。特に、このようなアドレッシング方法をハードウェアのみで実現しようとすると、これらの動作検証にも時間を要する。また、全てのアドレッシング方法が検証されずにハードウェア化されることも起こりうるため、バグ発生のリスクも高かった。
【００２４】
本発明の目的は上記従来技術の問題点を解決することにある。
【００２５】
本願発明の一態様に係る特徴は、矩形画像からラスタ画像データへの変換処理において、メモリ容量が増大することを避けつつ、メモリアクセスの際のアドレッシングを単純化する画像処理装置及びその制御方法を提供することにある。
【課題を解決するための手段】
【００２６】
上記目的を達成するために本発明の一態様に係る画像処理装置は以下のような構成を備える。即ち、
ｎ×ｎ画素で構成される矩形画像をｍ個入力し、ｎ×ｍ画素を１ラインとするライン単位の画像データをｎライン出力する画像処理装置であって、
第１の方向にｎ×ｍのアドレスを有し、前記第１の方向に直交する第２の方向にｎのアドレスを有する記憶手段と、
第１の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第１の読出方式で前記記憶手段から前記ｎラインのライン画像データを読み出すとともに、第２の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第２の読出方式で前記記憶手段から前記ｎラインの画像データの読み出しを行う制御手段とを有し、
前記第１の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記各矩形画像内の各画素の配置に対応するアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ画素分ずれたアドレスに書き込む方式であり、
前記第１の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ画素分ずれたアドレスから読み出す方式であり、
前記第２の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ×ｎ画素分連続したアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第２の方向に１画素分ずれたアドレスに書き込む方式であり、
前記第２の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第２の方向に１画素分ずれたアドレスから読み出す方式であることを特徴とする。
【００２７】
上記目的を達成するために本発明の一態様に係る画像処理装置の制御方法は以下のような構成を備える。即ち、
第１の方向にｎ×ｍのアドレスを有し、前記第１の方向に直交する第２の方向にｎのアドレスを有する記憶手段を有し、ｎ×ｎ画素で構成される矩形画像をｍ個入力し、ｎ×ｍ画素を１ラインとするライン単位の画像データをｎライン出力する画像処理装置を制御する制御方法であって、
第１の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第１の読出方式で前記記憶手段から前記ｎラインのライン画像データを読み出すとともに、第２の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第２の読出方式で前記記憶手段から前記ｎラインの画像データの読み出しを行う制御工程を有し、
前記第１の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記各矩形画像内の各画素の配置に対応するアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ画素分ずれたアドレスに書き込む方式であり、
前記第１の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ画素分ずれたアドレスから読み出す方式であり、
前記第２の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ×ｎ画素分連続したアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第２の方向に１画素分ずれたアドレスに書き込む方式であり、
前記第２の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第２の方向に１画素分ずれたアドレスから読み出す方式であることを特徴とする。
【発明の効果】
【００２８】
本発明によれば、矩形画像からラスタ画像データへの変換処理において、メモリ容量が増大することを避けつつ、メモリアクセスの際のアドレッシングを単純化できる。
【図面の簡単な説明】
【００２９】
【図１】本実施の形態に係る矩形画像から点順次のラスタ画像データへ変換する画像処理装置の概略構成を示すブロック図である。
【図２】矩形画像の構成例を示す図で、図２（Ａ）は、最初の矩形画像、図２（Ｂ）は次に入力される矩形画像をそれぞれ示している。
【図３】ダブルバッファ方式のメモリ回路構成を示すブロック図である。
【図４】書込み制御部によるラインバッファへの画像データの書込み順を説明する図である。
【図５】読み出し制御部によるラインバッファからの画像データの読み出し順を説明する図である。
【図６】１主走査ライン分のデータの読み出しが完了した後、その読み出したメモリエリアに次に入力された２つの矩形画像が格納された状態を示す図である。
【図７】２番目の矩形画像アレイの画像データの読み出しを説明する図である。
【図８】図７に示す順に読み出した画素の位置に次に入力される矩形画像の各画素を書き込んだ様子を示す図である。
【図９】３番目の矩形画像アレイがラインバッファに格納された後、その１主走査の画像データの読み出しが開始され、そのデータの読み出しに伴って次に入力される４番目の矩形画像アレイの最初の矩形画像が、その読み出した画像データの位置に格納された状態を示す図である。
【図１０】本実施の形態において、最初の矩形画像アレイの画像データをラインバッファに書込む際のアドレス順を説明する図である。
【図１１】本実施の形態において、図１０のようにして格納された矩形画像アレイ分の１行目の画像データの読み出し順を説明する図である。
【図１２】本実施の形態において、図１１の最初の矩形画像アレイ分の１行目の画像データの読み出し後、次に入力される２番目の矩形画像アレイ分の画像データのうち、１番目と２番目の矩形画像をラインバッファに書き込んだ状態を示す図である。
【図１３】本実施の形態において、２番目の矩形画像アレイ分の画像データがラインバッファに書き込まれた状態を示す図である。
【図１４】本実施の形態において、図１３に示す２番目の矩形画像アレイ分の画像データをラインバッファから読み出す処理を説明する図である。
【図１５】本実施の形態に係る制御部の構成を示すブロック図である。
【図１６】本実施の形態に係るラインメモリにおける矩形画像のデータ配列を示す図である。
【図１７】本実施の形態に係るラインメモリのアドレスとデータの関係を示す図である。
【図１８】本実施の形態における、各オフセットの種類とモードによるオフセットの意味合いを説明する図である。
【図１９】本実施の形態に係るアクセス調停部により制御される状態遷移を説明する図である。
【図２０】、
【図２１】、
【図２２】本実施の形態に係る制御部によるデータ変換処理を説明するフローチャートである。
【発明を実施するための形態】
【００３０】
以下、添付図面を参照して本発明の好適な実施の形態を詳しく説明する。尚、以下の実施の形態は特許請求の範囲に係る本発明を限定するものでなく、また本実施の形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。
【００３１】
まず最初に本実施の形態に係るアドレッシングの概念を図１０〜図１４を参照して説明する。
【００３２】
図１０は、最初のｍ個（ｍ＝８）の矩形画像アレイ（８矩形画像）の画像データをラインバッファに書込む際のアドレス順を説明する図である。ここでも前述の従来技術の説明のように、１ラインが３２画素、１矩形画像が４×４画素の場合で説明している。尚、図中の○数字は、矩形画像の書き込む順を表している。
【００３３】
ここでは１番目の矩形画像（図２（Ａ））を、１００１で示すように、アドレス１〜４，３３〜３６，６５〜６８，９７〜１００に書き込む。次に２番目の矩形画像（図２（Ｂ））を、１００２で示すように、アドレス１７〜２０，４９〜５２，８１〜８４，１１３〜１１６に書き込む。同様に、３番目の矩形画像は、１００３で示すように、アドレス５〜８，３７〜４０，６９〜７２，１０１〜１０４に書き込む。また４番目の矩形画像は、１００４で示すように、アドレス２１〜２４，５３〜５６，８５〜８８，１１７〜１２０に書き込む。
【００３４】
これは、１矩形画像内のデータは、１行ごとに３２アドレスのオフセットで書込み、次の矩形画像は１６アドレスのオフセットで書き込むことを意味している。但し、２番目、４番目、６番目の矩形画像の次は、１６アドレス分進めると、図１０のラインバッファの容量を越えてしまうので、折り返して、合計１６アドレス分だけ進めている。
【００３５】
図１１は、図１０のようにして格納された１矩形画像アレイの１行目の画像データの読み出し順を説明する図である。
【００３６】
ここでは元の矩形画像の１行目のデータ順に、アドレス１〜４のデータ１１１１、次はアドレス１７〜２０のデータ１１１２、次はアドレス５〜８のデータ１１１３、そしてアドレス２１〜２４のデータ１１１４の順に読み出される。
【００３７】
前述の従来例２では、画像データを読み出したアドレスに、次に入力された矩形画像が書き込まれていたが、本実施の形態では、矩形画像アレイの１行目の画像データの読み出しが完了するまで次の矩形画像データの書き込みを開始しない。
【００３８】
図１２は、図１１の最初の矩形画像アレイの１行目の画像データの読み出し後、次に入力される２番目の矩形画像アレイの画像データのうち、１番目と２番目の矩形画像をラインバッファに書き込んだ状態を示す図である。ここでは１番目と２番目の矩形画像の画素データが、アドレスの順に格納されている。
【００３９】
このように２番目の矩形画像アレイの矩形画像データは、アドレス１から順番にアドレスの順に各矩形画像の画素データを図２で示す画素の順に書き込むだけでよい。但し、最初の矩形画像アレイの１ライン目の画像データを読み出しても、２つの矩形画像分の画像データ（図１２の例では３２画素）しか書き込むことができない。このため、読み出し速度に対してデータの入力が早い場合には、２ライン目のデータの読み出し終了を待って、後続の２つの矩形画像の画像データを書き込むように制御する必要がある。
【００４０】
図１３は、こうして２番目の矩形画像アレイの画像データがラインバッファに書き込まれた状態を示す図である。ここでは、ラインバッファの最初の行に、１番目と２番目の矩形画像の画素データがアドレス順に記憶され、次の行に３番目と４番目の矩形画像の画素データがアドレス順に記憶されている。以下同様に、５番目と６番目の矩形画像の画素データが３行目に、７番目と８番目の矩形画像の画素データが４行目にそれぞれアドレスの順に記憶されている。
【００４１】
図１４は、図１３に示す２番目の矩形画像アレイの画像データを主走査ラインの順にラインバッファから読み出す処理を説明する図である。
【００４２】
ここで主走査１ライン目のデータの読み出し時には、アドレス１〜４、アドレス１７〜２０、アドレス３３〜３６、アドレス４９〜５２、アドレス６５〜６８、アドレス８１〜８４、アドレス９７〜１００、そしてアドレス１１３〜１１６の順番で読み出される。
【００４３】
この場合、最初の矩形画像アレイの画像データのアクセスと同様に、２番目の矩形画像アレイの１ライン目のデータを読み終わるまでは、３番目の矩形画像アレイの画像データを書き込むことができないものとする。そして、この２番目の矩形画像アレイの１ライン目の画像データの読み出しが完了すると３番目の矩形画像アレイの最初の２つの矩形画像が書き込まれる。この時の、書き込み順は、図１０に示す最初の矩形画像アレイの画像データの書込み時のアドレッシング方法と同じとする。
【００４４】
このようなアドレッシング方法によれば、矩形画像に分割された１ページの画像データを入力してラスタイメージに変換するのが容易になる。即ち、入力される画像データが奇数番目の矩形画像アレイであるか、偶数番目の矩形画像アレイであるかに応じて、各矩形画像アレイの画像データを書込むアドレス及び読み出しアドレスを変更すればよい。
【００４５】
このアドレッシングの概念に基づいて、実際に想定されるシステムへの適用例を説明する。
【００４６】
図１は、本実施の形態に係る矩形画像から点順次のラスタ画像へ変換する画像処理装置の概略構成を示すブロック図である。
【００４７】
ＣＰＵ１００には、大容量のメインメモリ１０５が接続されている。またチップ間バス１１０，１３０を介して、画像処理部（プロセッサ）２００及び３００が接続されている。尚、メインメモリ１０５には、不図示の画像入力部から入力されるページ単位の画像データが記憶されているものとする。メインメモリ１０５に記憶されたページ単位の画像データに画像処理を行う場合、ページ単位の画像データのままで画像処理を行おうとすると、１ページ分の画像データを格納するためのバッファメモリを画像処理部３００に設ける必要がある。しかし、画像処理部３００に、１ページ分の画像データを格納できるような大容量のバッファメモリを設けるのはコストアップになってしまう。
【００４８】
そこで本実施の形態では、メインメモリ１０５に記憶されたページ単位の画像データを、複数の矩形領域に分割した画像（矩形画像）を単位として、画像処理部３００に画像処理を行わせるものとする。この場合、画像処理部３００には、矩形画像を格納できる分のバッファメモリがあれば画像処理を実行可能である。但し本実施の形態では、画像処理部２００から出力する画像データは、ページ単位の画像データの１ライン分に相当するライン単位の画像データとして、画像データを出力するものとする。そして、ライン単位の画像データとして画像データを出力するには、矩形画像をライン単位の画像データに変換する必要があり、その変換の仕組みが画像処理部２００に組み込まれている。
【００４９】
尚、図１で、メインメモリ１０５からチップ間バス１１０を介して画像処理部２００に入力された画像データは、判定部２６０により画像処理部２００で処理する画像データであるか否かが判定される。ここで画像処理部２００で処理する画像データであると判定されると、その画像データは内部データバス２４０に送られる。一方、画像処理部２００で処理する画像データでないと判定されると、その画像データはチップ間バス１２０を介して画像処理部３００に送られる。
【００５０】
制御部２２０は、矩形画像からラスタ画像データへの変換処理を実行しており、内部のメモリバス２３０を介して、ラインメモリ２１０に接続される。この制御部２２０は、矩形画像から点順次のラスタ画像データに変換し、その結果を内部データバス２５０へ出力している。そしてデータ出力制御部２７０の制御の下に、その処理済みの画像データは画像処理部２００からバス２８０に出力される。
【００５１】
図１５は、本実施の形態に係る制御部２２０の構成を示すブロック図である。
【００５２】
入力信号１６０１に制御されて入力される矩形画像の画像データ１６００は、データ分割部１６１１によって、ライン単位に分割される。そして、データ分割部１６１１に一定量のデータが溜まると書込み制御部１６２０は、アクセス調停部１６３０に対して、書込み要求１６０６と、書込みアドレス１６０３を出力する。アクセス調停部１６３０で、この書込み要求が許可されると、書き込み制御部１６２０は、データ分割部１６１１のバッファに記憶された画像データをメモリバス２３０を介してラインメモリ２１０に書き込む。
【００５３】
一方、アクセス調停部１６３０は、ラインメモリ２１０へのデータの書き込みと読み出しの状態を監視している。前述したような１ラインの読み出し終了タイミングや、書込み或は読み出しのアクセスを優先するモードなどの状態管理を行う。
【００５４】
読出し制御部１６４０は、アクセス調停部１６３０によりラインメモリ２１０からのデータの読み出しが許可されると、ラインメモリ２１０からメモリバス２３０を介して画像データを読み出す。データ送信部１６５０は、制御信号１６０８により通知を受けると、メモリバス２３０のデータを取り込んでデータ送信部１６５０のバッファ（不図示）に格納する。
【００５５】
１画素はＣ（シアン）Ｍ（マゼンタ）Ｙ（イエロー）Ｋ（黒）の各色成分のデータで構成され、各色を１２ビット（４０９６階調）で表現するために、４８ビット（１２ビット×４色）のデータで構成される。１つの矩形画像のサイズを３２画素×３２ラインとする。ライン方向の画素数は最大８１９２画素（２５６矩形画像分）であるシステムの例で説明する。
【００５６】
図１６は、ラインメモリ２１０における矩形画像のデータ配列を示す図である。
【００５７】
縦方向の番号（１〜３２）は、ラインメモリにおけるライン（ライン番号）を示しており、１は１番目のライン、２は２番目のラインというように、番号に対してラインが設定されているものとする。
【００５８】
ここで１つの矩形画像の１ライン分の画素数は３２（画素）であるため、矩形画像の１ライン分のデータ量は、４８ビット×３２（画素）で１５３６ビットとなる。いまラインメモリ２１０が、１アドレスあたり２５６ビット幅のものを使用すると、１つの矩形画像の１ラインについて６アドレスが必要となる。また上述のライン方向の画素数（８１９２画素）では、１５３６アドレスが必要となる。よって、いまラインメモリ２１０を１ライン（８１９２画素）単位で切ってあるとすると、２ライン目の先頭アドレスは、アドレス「１５３６」となる。以後、各ラインの先頭アドレスは「１５３６」ずつ加算されていく。
【００５９】
図１６は、各ラインの先頭部分のアドレスオフセット番号（上部）と、各ライン番号（左部）を示しており、各ラインの先頭部分を拡大して示している。
【００６０】
次に実際のアドレッシング順序を説明する。
【００６１】
まず始めに、奇数番目の矩形画像アレイをラインメモリ２１０に書き込む際のアドレッシング順序（第１の書き込みアドレス生成方式）を説明する。
【００６２】
奇数番目の矩形画像アレイの画像データの入力時、書き込み制御部１６２０は、１番目の矩形画像を、アドレスオフセット番号０〜５の位置に合わせて書き込む（１６０１で示す図１６の０〜５の縦方向）。また、書き込み制御部１６２０は、２番目の矩形画像を、１矩形画像における３２ライン分のアドレスオフセット（３２×６アドレス＝１９２アドレス）を持たせて、１６０２で示すアドレス１９２〜１９７に対して書き込む。
【００６３】
これらを繰り返していくと、図１７の１７００〜１７０７で示すように、８つの矩形画像が書き込まれる。そして次に９番目の矩形画像を書き込むときには、アドレスが折り返される。このアドレスが折り返された時は、ブロックを１つ分ずらして、図１６の１６０３で示すアドレス６〜１１に対応する領域に、それ９番目の矩形画像がラインメモリ２１０に書き込まれることになる。
【００６４】
以上のような方式（第１の書き込みアドレス生成方式）で、２５６個の矩形画像のラインメモリ２１０への書き込みを行うことで、奇数番目の矩形画像アレイが、ラインメモリ２１０の全領域に書き込まれる。
【００６５】
そして、第１の書き込みアドレス生成方式により矩形画像アレイが書き込まれたラインメモリ２１０からライン単位の画像データを読み出す場合、図１６に示す１６０４の領域、１６０５の領域，…と１ライン目に書き込まれた画素データを読み出す。これにより、読み出し制御部１６４０は、３２画素×２５６＝８１９２画素を１ラインの画素数とするライン単位の画像データを読み出す。そして、読み出し制御部１６４０は、ライン単位の画像データの読み出しを、２ライン目、３ライン目，…，３２ライン目と繰り返すことで、奇数番目の矩形画像アレイをラインメモリ２１０から読み出す。そして、第１の書き込みアドレス生成方式で矩形画像アレイが書き込まれたラインメモリ２１０から、特定のラインに格納されるライン単位の画像データを読み出す方式を第１の読み出しアドレス生成方式と呼ぶこととする。
【００６６】
次に偶数番目の矩形画像アレイをラインメモリ２１０に書込む際のアドレッシング順序（第２の書き込みアドレス生成方式）を説明する。
【００６７】
偶数番目の矩形画像アレイの場合、書き込み制御部１６２０は、図１６に示す１６０４の領域に対して、１番目の矩形画像を書き込む。また各矩形画像は、１ライン分（３２画素＝１５３６ビット）を１つのブロック（６アドレス分）としてラインメモリ２１０に書き込むようにする。そして、書き込み制御部１６２０は、２番目の矩形画像を、図１６に示す１６０５の領域に対して書き込む。そして、書き込み制御部１６２０は、３番目以降の矩形画像を、ラインメモリ２１０上で１ライン目に相当する領域に書き込む動作を繰り返す。そして、書き込み制御部１６２０は、８個の矩形画像を書き込むことでラインメモリ２１０上の１ライン目を、全ての領域に矩形画像が書き込まれた状態とする。そして、９番目〜１６番目の矩形画像は、ラインメモリ２１０上で２ライン目に相当する領域に書き込まれる。同様に、１７番目〜２４番目の矩形画像は３ライン目に、２５番目〜３２番目の矩形画像は４ライン目に書き込まれる。最終的には、２４９番目〜２５６番目の矩形画像が３２ライン目に書き込まれ、偶数番目の矩形画像アレイがラインメモリ２１０の全領域に書き込まれた状態となる。
【００６８】
一方、偶数番目の矩形画像アレイをラインメモリ２１０から読み出す際に、読み出し制御部１６４０は、アドレス０〜５、アドレス１９２〜１９７、アドレス３８４〜３８９というように、１９２アドレスずつアドレスをスキップしながら読み出す。そして１ラインの最終まで折り返した場合は、６アドレス分のオフセットを与えて、アドレス６〜１１、アドレス１９８〜２０３、アドレス３９０〜３９５というようにデータを読み出していく。こうして１ライン分の画像データの読み出しが終了すると、８つの矩形画像分のデータ領域が解放される。以上のように、第２の書き込みアドレス生成方式で、矩形画像アレイが書き込まれたラインメモリ２１０からライン単位の画像データを読み出す方式を第２の読み出しアドレス生成方式と呼ぶこととする。
【００６９】
以上の第１の書き込みアドレス生成方式、第２の書き込みアドレス生成方式、第１の読み出しアドレス生成方式、第２の読み出しアドレス生成方式を実現するためのオフセットアドレス生成方式は、ラインメモリ２１０の使用方法に応じて、数式化が可能である。
【００７０】
今回は、line_offset，rect_offset，return_offset，in_block_offsetの４つのオフセットを使用し、奇数番目の矩形画像アレイ、偶数番目の矩形画像アレイに応じて、オフセットの内容を切り替えて、アドレスの生成を行う。
【００７１】
このアドレス生成のための演算式は以下で示すことができる。
【００７２】
address＝line_offset＋rect_offset＋return_offset＋in_block_offset
図１８は、各オフセットの種類とモードによるオフセットの意味合いを説明する図である。
【００７３】
今回の例では、
（１）書込みモード：
（奇数番目の矩形画像アレイ）odd line Address＝（current_line−１）×１５３６＋（（current_rect−１）％８）×１９２＋Int（（current_rect−１）／８）×６＋current_beat ...式（１）
（偶数番目の矩形画像アレイ）odd line Address＝（current_line−１）×６＋（current_rect−１）×１９２＋０＋current_beat ...式（２）
尚、前述の図１０の場合には、上記式は以下のようになる。
【００７４】
（奇数番目の矩形画像アレイ）odd line Address＝（current_line−１）×３２＋（（current_rect−１）％２）×１６＋Int（（current_rect−１）／２）×４＋current_beat
（偶数番目の矩形画像アレイ）odd line Address＝（current_line−１）×４＋（current_rect−１）×１６＋０＋current_beat
（２）読出しモード：
（奇数番目の矩形画像アレイ）odd line Address＝（rcurrent_line−１）×１５３６＋（（current_block−１）％８）×１９２＋Int（（current_block−１）／８）×６＋current_beat ...式（３）
（偶数番目の矩形画像アレイ）even line Address＝（rcurrent_line−１）×６＋（（current_block−１）×１９２＋０＋current_beat ...式（４）
というようになる。尚、上記式において、「（current_rect−１）％８」は、（current_rect−１）を「８」で割ったときの余りを表している。また（current_block−１）は、１つの矩形画像を構成するライン数である。更に、Int（（current_block−１）／８）は、（current_block−１）を８で割った商の整数部分を表している。
【００７５】
書込みモードでのcurrent_rectは、１矩形画像アレイにおける矩形画像の順番（最初は１）を示し、読出し時のcurrent_blockは、３２画素を１ブロックとしたブロック数を示している。またcurrent_beatは、３２画素を入力するために必要なラインメモリ２１０上のメモリアドレス数をオフセットとしている。またrcurrent_lineは、読出し時のライン位置（１〜３２のいずれか）を示している。
【００７６】
また、１ライン中に書き込まれる矩形画像数である「８」は、各矩形画像を図１２のようにラインバッファに格納した場合の矩形画像数で、８１９２／１０２４（３２画素×３２ライン）から求めている。
【００７７】
以上のように、現在の矩形画像のラインと１矩形画像アレイにおける矩形画像の位置がわかれば、アドレスが生成できる。
【００７８】
次に、図１９を参照して、アクセス調停部１６３０の動作について説明する。
【００７９】
図１９は、本実施の形態に係るアクセス調停部１６３０により制御される状態遷移を説明する図である。
【００８０】
ここでは、あるページの処理を行うために８個の状態（Ｓ０〜Ｓ７）を定義している。ここで、ライトアクセスプライオリティハイ（Ｓ２）、リードプライオリティハイ（Ｓ４）、最終矩形画像アレイリード（Ｓ６）の３つの状態がメインのステートとなる。状態Ｓ０はリセット状態、状態Ｓ１はアイドル（スタンバイ）状態を示す。状態Ｓ３は、予め定められた矩形画像データの書き込みが終了した状態を示し、状態Ｓ５は、主走査１ライン分の画像データの読み出しが終了した状態を示す。
【００８１】
状態Ｓ２では、書込み要求（ライトアクセス）があった場合は、その書き込みが優先的に実行される。尚、読出し要求（リードアクセス）は、それまでに書き込んでいる矩形画像の数に応じて、その読出し要求が許可される場合と、許可されずに待たされる場合とがある。
【００８２】
状態Ｓ４では、読出し要求が優先される。書込み要求は、例えば図１７の例では、主走査方向の１ラインのデータを読み出すと８個の矩形画像の書き込みが許可される。しかしこの１ラインのデータを読み出すまでは、データの書込み要求は許可されない状態のままになる。
【００８３】
最終の状態Ｓ６では、読出し要求のみが実行される。ここではページの最後の２矩形画像アレイ分のデータが既にラインメモリ２１０に記憶されており、それの読出しを行う状態である。この時、次のページの書込み要求があったとしても、現ページの画像データが完全に読み出されて出力されるまでは、次ページの画像データの書込みは許可されない。こうして現ページの画像データが全て読み出されると、状態Ｓ７に移行する。
【００８４】
これらの制御方法によれば、ラインメモリの容量は、（矩形画像を構成するライン数）×（１ライン画素数）の容量とすれば良い。そして、書き込みと読み出しで各々２種類のアドレッシング方法によって、ページ単位の画像データを、ライン単位の画像データに変換して出力できる。
【００８５】
この例は、図１にあるシステムのように、ＩＣ内にラインメモリを持つ構成としているが、例えばＤＲＡＭのような大容量メモリの一部の領域を用いても可能である。また、これらの制御をハードウェア化するだけでなく、ソフトウェアによって実施することも可能である。
【００８６】
図２０〜図２２は、図１の制御部２２０によるデータ変換処理を説明するフローチャートである。
【００８７】
図２０のステップＳ１００〜Ｓ１１２は、複数の矩形画像を入力して、ラインメモリ２１０に１矩形画像アレイの画像データを格納する処理を示している。
【００８８】
まずステップＳ１００で、current_line，current_rectを共に「１」に初期化する。次にステップＳ１０１で，１番目の矩形画像を入力する。ステップＳ１０２では，その矩形画像の１ライン目の画素データを格納するアドレスを生成し、ステップＳ１０３で、制御部２２０は、そのアドレスに矩形画像の１ライン分の画素データを書き込む。この場合のアドレスの生成は、前述の式（１）に基づいて行われる。こうして矩形画像の１ライン分の画素データをラインメモリ２１０に書き込むと、ステップＳ１０４で、current_lineを＋１し、ステップＳ１０５で、１矩形画像をラインメモリ２１０に書き込むまでステップＳ１０２〜Ｓ１０５を繰り返す。こうして１番目の矩形画像をラインメモリ２１０に書き込むとステップＳ１０６に進み、current_lineを「１」に戻し、ステップＳ１０８で次の矩形画像を入力する。ステップＳ１０８では、矩形画像の順番を示すcurrent_rectを＋１する。そしてステップＳ１０９で、制御部２２０は、前述のステップＳ１０２〜Ｓ１０５の処理（ステップＳ１４０）を実行して、その矩形画像をラインメモリ２１０に書き込む。こうして２番目の矩形画像のラインメモリ２１０への書き込みが終了するとステップＳ１１０に進み、current_lineを「１」に戻してステップＳ１１１に進む。そして、ステップＳ１１１で、制御部２２０は、１矩形画像アレイの画像データをラインメモリ２１０に格納したか否かを判定する。格納が完了していればステップＳ１１２に進むが、そうでないときはステップＳ１０６に戻る。こうして１矩形画像アレイの画像データがラインメモリ２１０に記憶された状態は、例えば図１０のようになっている。
【００８９】
次に図２１に進み、ステップＳ１１３〜Ｓ１１９で、その１矩形画像アレイの画像データのラインメモリ２１０からの読出しを行う。即ち、ステップＳ１１３で、１番目の矩形画像の１ライン目（current_block = 1）が格納されているアドレスを算出する。これは例えば前述の式（３）により求めることができる。次にステップＳ１１４で、制御部２２０は、その１ライン分の画像データを読み出す。次にステップＳ１１５で、current_blockを＋１し、ステップＳ１１６で、ページ単位の画像データの１ライン分（８１９２画素）の画像データを読み出すまでステップＳ１１３〜Ｓ１１６を繰り返す。こうしてページ単位の画像データの１ライン分の画像データを読み出すと、次の矩形画像の書き込みが可能になるためステップＳ１１７で、次の矩形画像が入力されているかを調べ、入力されているとステップＳ１１８に進む。ステップＳ１１８では、その入力された矩形画像を構成する複数のラインの各ラインを、その読み出しが完了したラインメモリ２１０の１ライン分のエリアに格納する。この場合の書き込むアドレスの計算は、例えば前述の式（２）に基づいて行われる。こうして、後続の２つの矩形画像が書き込まれた状態は、例えば図１２のようになる。
【００９０】
ステップＳ１１７で、次の矩形画像が入力されていないとき、或はステップＳ１１８が終了するとステップＳ１１９に進み、１矩形画像アレイの画像データの読み出しが完了したかをみる。完了していないときはステップＳ１２０に進み、current_blockを「１」に戻し、rcurrent_lineを＋１してステップＳ１１３に進む。こうして１矩形画像アレイの読み出しが完了し、次の１矩形画像アレイの画像データが格納された状態は、例えば図１３のようになる。
【００９１】
次にステップＳ１２１では、次の１矩形画像アレイの画像データが少しでも格納されているかを調べる。ここで次の矩形画像アレイの画像データが全く存在しないときは、これ以降、矩形画像の入力がないと判断して処理を終了する。尚、この終了判定はこれに限定されるものでなく、予め入力される矩形画像数が分かっているときはその数により判断しても良く、或は所定時間経過しても入力が無いときに、この処理を終了すると判断しても良い。
【００９２】
次にステップＳ１２２以降では、この２つ目の矩形画像アレイデータの読み出しを行う。ステップＳ１２２では、current_block、current_lineを共に「１」に初期化し、ステップＳ１２３で、例えば上述の式（４）に従って読出しアドレスを算出し、current_blockの矩形画像の１行目を読出す。次にステップＳ１２４で、current_blockを＋１し、次のcurrent_blockの矩形画像の１行目を読出す準備を行う。こうしてステップＳ１２５で、矩形画像の１行目の画像データをページ単位の画像データの１ライン分を読み出したと判断するとステップＳ１２６に進む。ステップＳ１２６では、current_blockを「１」にセットし、current_lineを＋１して、次に矩形画像の２行目の画像データの読み出しに進む。
【００９３】
ステップＳ１２７では、ページ単位の画像データの１ライン分の読み出しが完了して、次の矩形画像の書き込みが可能になっているため、次の矩形画像が入力されているかを判断する。そして入力されていればステップＳ１２８に進み、ステップＳ１４０のようにして、その矩形画像を、既に読み出した１行目の画像エリアに格納する。そしてステップＳ１２９では、例えば図１３のように格納された、１矩形画像アレイの画像データの読み出しが完了したかをみる。読み出しが完了していないときはステップＳ１２３に戻るが、完了したときはステップＳ１３０に進み、次の１矩形画像アレイの画像データの格納が完了しているかを判定する。ここで格納が完了している場合は、例えば前述の図１０のように画像データが格納されていることになる。その場合はステップＳ１１３に進み、その矩形画像アレイの画像データの読み出しを行う。そうでないときはステップＳ１３１に進み、次に矩形画像アレイの画像データが全く格納されていなければ終了と判断する。これはステップＳ１２１の場合と同じである。一方、何らかの画像データが格納されていれば、次の矩形画像アレイの画像データが入力されると判断してステップＳ１２７に進む。
【００９４】
尚、ここでは説明を分かりやすくするために、１つのフローチャートで説明した。しかし、矩形画像の入力とラインバッファへの書込みと、ラインバッファに格納された画像データの読出し処理とをそれぞれ別のタスクで実行する、所謂マルチタスク処理で実行されても良い。また上述の式で示すアドレスの計算式は、矩形画像のサイズ、ページ単位の画像データの１ライン分の画素数に応じて変更されるため、あくまでも一例として説明したもので、本願発明を限定するものではないことはもちろんである。例えば、rectangular imageのsizeをn×ｎ画素とすると、ｎは２以上の整数であれば任意の値であってよい。また、rectangular imageのsizeをn×ｎ画素とした場合、line-by-lineのimage dataの画素数はn×n×ｍ 画素とするのが望ましい。この際、ｎ及びｍは２以上の整数であれば任意の値であって良い。
【００９５】
また、上記の説明では、１ライン分の画像データをラインメモリ２１０から読み出したことに応じて、rectangular imageの書込みを開始することとしたが、他の態様であっても良い。例えば、rectangular imageのsizeをn×ｎ画素（ｎは２以上の整数）とした場合、ラインメモリ２１０から１ライン以上かつｎライン未満の画像データを読み出すと、rectangular imageの書込みを開始するようにしても良い。この場合でも、ラインメモリ２１０からｎライン分の画像データを読み出した後にrectangular image の書込みを開始する場合に比べて、画像データの読みだし及び書込みに要する時間を短縮することができる。
【００９６】
（他の実施形態）
以上、本発明の実施形態について詳述したが、本発明は、複数の機器から構成されるシステムに適用しても良いし、また一つの機器からなる装置に適用しても良い。
【００９７】
なお、本発明は、前述した実施形態の機能を実現するソフトウェアのプログラムを、システム或いは装置に直接或いは遠隔から供給し、そのシステム或いは装置のコンピュータが該供給されたプログラムを読み出して実行することによっても達成され得る。その場合、プログラムの機能を有していれば、形態は、プログラムである必要はない。
【００９８】
従って、本発明の機能処理をコンピュータで実現するために、該コンピュータにインストールされるプログラムコード自体も本発明を実現するものである。つまり、本発明のクレームでは、本発明の機能処理を実現するためのコンピュータプログラム自体も含まれる。その場合、プログラムの機能を有していれば、オブジェクトコード、インタプリタにより実行されるプログラム、ＯＳに供給するスクリプトデータ等、プログラムの形態を問わない。
【００９９】
プログラムを供給するための記録媒体としては、様々なものが使用できる。例えば、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＭＯ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、不揮発性のメモリカード、ＲＯＭ、ＤＶＤ（ＤＶＤ−ＲＯＭ，ＤＶＤ−Ｒ）などである。
【０１００】
その他、プログラムの供給方法としては、クライアントコンピュータのブラウザを用いてインターネットのホームページに接続し、該ホームページからハードディスク等の記録媒体にダウンロードすることによっても供給できる。その場合、ダウンロードされるのは、本発明のコンピュータプログラムそのもの、もしくは圧縮され自動インストール機能を含むファイルであってもよい。また、本発明のプログラムを構成するプログラムコードを複数のファイルに分割し、それぞれのファイルを異なるホームページからダウンロードすることによっても実現可能である。つまり、本発明の機能処理をコンピュータで実現するためのプログラムファイルを複数のユーザに対してダウンロードさせるＷＷＷサーバも、本発明のクレームに含まれるものである。
【０１０１】
また、本発明のプログラムを暗号化してＣＤ−ＲＯＭ等の記憶媒体に格納してユーザに配布する形態としても良い。その場合、所定の条件をクリアしたユーザに対し、インターネットを介してホームページから暗号化を解く鍵情報をダウンロードさせ、その鍵情報を使用することにより暗号化されたプログラムが実行可能な形式でコンピュータにインストールされるようにする。
【０１０２】
また、コンピュータが、読み出したプログラムを実行することによって、前述した実施形態の機能が実現される形態以外の形態でも実現可能である。例えば、そのプログラムの指示に基づき、コンピュータ上で稼動しているＯＳなどが、実際の処理の一部または全部を行ない、その処理によっても前述した実施形態の機能が実現され得る。
【０１０３】
更に、記録媒体から読み出されたプログラムが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれるようにしてもよい。この場合、その後で、そのプログラムの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行ない、その処理によって前述した実施形態の機能が実現される。
【特許請求の範囲】
【請求項１】
ｎ×ｎ画素で構成される矩形画像をｍ個入力し、ｎ×ｍ画素を１ラインとするライン単位の画像データをｎライン出力する画像処理装置であって、
第１の方向にｎ×ｍのアドレスを有し、前記第１の方向に直交する第２の方向にｎのアドレスを有する記憶手段と、
第１の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第１の読出方式で前記記憶手段から前記ｎラインのライン画像データを読み出すとともに、第２の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第２の読出方式で前記記憶手段から前記ｎラインの画像データの読み出しを行う制御手段とを有し、
前記第１の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記各矩形画像内の各画素の配置に対応するアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ画素分ずれたアドレスに書き込む方式であり、
前記第１の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ画素分ずれたアドレスから読み出す方式であり、
前記第２の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ×ｎ画素分連続したアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第２の方向に１画素分ずれたアドレスに書き込む方式であり、
前記第２の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第２の方向に１画素分ずれたアドレスから読み出す方式であることを特徴とする画像処理装置。
【請求項２】
前記制御手段は、前記１ライン分の画像データを前記記憶手段から読み出したことに応じて、前記矩形画像の書き込みを開始させることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記制御手段は、前記１ライン分の画像データを前記記憶手段から読み出した後、当該記憶手段の領域のうち当該画像データが記憶されていた領域に、次に入力される矩形画像を記憶することを特徴とする請求項１又は２に記載の画像処理装置。
【請求項４】
第１の方向にｎ×ｍのアドレスを有し、前記第１の方向に直交する第２の方向にｎのアドレスを有する記憶手段を有し、ｎ×ｎ画素で構成される矩形画像をｍ個入力し、ｎ×ｍ画素を１ラインとするライン単位の画像データをｎライン出力する画像処理装置を制御する制御方法であって、
第１の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第１の読出方式で前記記憶手段から前記ｎラインのライン画像データを読み出すとともに、第２の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第２の読出方式で前記記憶手段から前記ｎラインの画像データの読み出しを行う制御工程を有し、
前記第１の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記各矩形画像内の各画素の配置に対応するアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ画素分ずれたアドレスに書き込む方式であり、
前記第１の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ画素分ずれたアドレスから読み出す方式であり、
前記第２の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ×ｎ画素分連続したアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第２の方向に１画素分ずれたアドレスに書き込む方式であり、
前記第２の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第２の方向に１画素分ずれたアドレスから読み出す方式であることを特徴とする画像処理装置の制御方法。
【請求項５】
コンピュータを、請求項１乃至３のいずれか１項に記載の画像処理装置として機能させるためのプログラム。
【請求項１】
ｎ×ｎ画素で構成される矩形画像をｍ個入力し、ｎ×ｍ画素を１ラインとするライン単位の画像データをｎライン出力する画像処理装置であって、
第１の方向にｎ×ｍのアドレスを有し、前記第１の方向に直交する第２の方向にｎのアドレスを有する記憶手段と、
第１の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第１の読出方式で前記記憶手段から前記ｎラインのライン画像データを読み出すとともに、第２の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第２の読出方式で前記記憶手段から前記ｎラインの画像データの読み出しを行う制御手段とを有し、
前記第１の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記各矩形画像内の各画素の配置に対応するアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ画素分ずれたアドレスに書き込む方式であり、
前記第１の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ画素分ずれたアドレスから読み出す方式であり、
前記第２の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ×ｎ画素分連続したアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第２の方向に１画素分ずれたアドレスに書き込む方式であり、
前記第２の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第２の方向に１画素分ずれたアドレスから読み出す方式であることを特徴とする画像処理装置。
【請求項２】
前記制御手段は、前記１ライン分の画像データを前記記憶手段から読み出したことに応じて、前記矩形画像の書き込みを開始させることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記制御手段は、前記１ライン分の画像データを前記記憶手段から読み出した後、当該記憶手段の領域のうち当該画像データが記憶されていた領域に、次に入力される矩形画像を記憶することを特徴とする請求項１又は２に記載の画像処理装置。
【請求項４】
第１の方向にｎ×ｍのアドレスを有し、前記第１の方向に直交する第２の方向にｎのアドレスを有する記憶手段を有し、ｎ×ｎ画素で構成される矩形画像をｍ個入力し、ｎ×ｍ画素を１ラインとするライン単位の画像データをｎライン出力する画像処理装置を制御する制御方法であって、
第１の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第１の読出方式で前記記憶手段から前記ｎラインのライン画像データを読み出すとともに、第２の書込方式で前記記憶手段に前記ｍ個の矩形画像データを書き込んだ後に、第２の読出方式で前記記憶手段から前記ｎラインの画像データの読み出しを行う制御工程を有し、
前記第１の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記各矩形画像内の各画素の配置に対応するアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ画素分ずれたアドレスに書き込む方式であり、
前記第１の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ画素分ずれたアドレスから読み出す方式であり、
前記第２の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ×ｎ画素分連続したアドレスに書き込む方式であって、
（ｋ＋１）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第１の方向にｎ×ｎ画素分ずれたアドレスに書き込み、
（ｋ＋２）番目の矩形画像を、前記記憶手段のアドレスのうちｋ番目の矩形画像から前記第２の方向に１画素分ずれたアドレスに書き込む方式であり、
前記第２の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第１の方向にｎ画素分連続したアドレスからｍセット分読み出す方式であって、
（ｋ＋１）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第１の方向にｎ×ｎ画素分ずれたアドレスから読み出し、
（ｋ＋２）番目のセットを、前記記憶手段のアドレスのうちｋ番目のセットから前記第２の方向に１画素分ずれたアドレスから読み出す方式であることを特徴とする画像処理装置の制御方法。
【請求項５】
コンピュータを、請求項１乃至３のいずれか１項に記載の画像処理装置として機能させるためのプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−２４８２２６（Ｐ２０１２−２４８２２６Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１２−２０５０３２（Ｐ２０１２−２０５０３２）
【出願日】平成２４年９月１８日（２０１２．９．１８）
【分割の表示】特願２００７−２１６４０５（Ｐ２００７−２１６４０５）の分割
【原出願日】平成１９年８月２２日（２００７．８．２２）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２４年９月１８日（２０１２．９．１８）
【分割の表示】特願２００７−２１６４０５（Ｐ２００７−２１６４０５）の分割
【原出願日】平成１９年８月２２日（２００７．８．２２）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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