画素回路、及び当該画素回路を有する画像表示装置
【課題】表示素子を駆動するトランジスタが有するヒステリシス特性を考慮した、画素回路及び画像表示装置を提供する。
【解決手段】オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係とは異なる第2の関係とを兼ね備えたトランジスタTr1、トランジスタによって供給される電流のスイッチング動作が行われる表示素子LED1、トランジスタのゲート電極に接続される容量素子C1を具備する。そして表示素子に供給する駆動電流を設定する第1の期間では第1及び第2の関係の一方の関係を利用し、表示素子に駆動電流を供給して発光させる第2の期間では他方の関係を利用する。
【解決手段】オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係とは異なる第2の関係とを兼ね備えたトランジスタTr1、トランジスタによって供給される電流のスイッチング動作が行われる表示素子LED1、トランジスタのゲート電極に接続される容量素子C1を具備する。そして表示素子に供給する駆動電流を設定する第1の期間では第1及び第2の関係の一方の関係を利用し、表示素子に駆動電流を供給して発光させる第2の期間では他方の関係を利用する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、有機エレクトロルミネッセンス(Electro−Luminescence以下EL)素子や有機発光ダイオード素子(OLED素子)等の表示素子を用いた画素回路、及びそれを用いた画像表示装置に関するものである。
【背景技術】
【0002】
近年、OLEDや有機EL素子と駆動回路で構成される画素をマトリックス状に備えた発光表示デバイスとしてアクティブマトリックス(Active−Matrix,以下AM)型有機ELディスプレイが検討されている。
【0003】
図26は有機EL素子と駆動回路で構成される画素回路の概略構成である。そして、図27は、上記画素回路をマトリックス状に配置したAM型有機ELディスプレイを示している。
【0004】
また、図28には、画素回路の例を示す。SW1およびSW2をオンにして、画素回路内のゲート−ドレイン間が短絡したTFT(Tr1)に、外部(L3)から電流を供給する。これにより、TFTのゲート電圧値Vg1を、当該外部からの電流がドレイン電流として流れる電圧とすることができる。こうして発光素子に流す電流が設定される。
【0005】
この後、ゲート電圧値Vg1を保持した状態で、SW1及びSW2をオフして、SW3をオンにすることで、電流経路を有機EL素子(LED1)側に切り替える。TFTのゲート−ソース間電圧が、外部L3からの電流が流れた電圧と同じであるため、TFT(Tr1)は、外部からの電流と同じ大きさの一定電流を供給する電流源として働く。すなわち、外部(L3)からの電流と同じ大きさの電流を有機EL素子に流すことになる。
【0006】
このような電流駆動による表示素子に関して、特許文献1(特表2002−517806号公報)に記載されている。
【特許文献1】特表2002−517806号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
ところで、トランジスタのチャネル層を構成する材料として、多結晶シリコン(polycrystal-Si,以下p−Si)、非晶質シリコン(amorpohus-Si,以下a−Si)等がある。また、有機半導体(Organic Semiconductor,以下OS)等があり、これらの半導体を用いたTFTの開発が進められている。
【0008】
本発明者らの知見によると、a−SiやOSや酸化物半導体をチャネル層に利用したTFTでは、ゲート電圧とドレイン電流との関係がヒステリシス特性を示す場合がある。
【0009】
ここで、ヒステリシス特性とは、以下の第1の場合と第2の場合とで、同じゲート電圧値でもドレイン電流値が異なることを意味する。
【0010】
第1の場合:ゲート電圧を、ドレイン電流が少ない状態(あるいは実質的にドレイン電流が流れていない状態)である電圧値(オフ状態)から、それよりも大きなドレイン電流が流れる状態である電圧値(オン状態)に連続的に変える場合のことである。
【0011】
第2の場合:第1の場合とは、逆に、オン状態からオフ状態に連続的に変える場合のことである。
【0012】
本発明者らは、トランジスタにヒステリシス特性があることを考慮した画素回路を提供するという目的の下、以下に示す本発明をなすに至った。なお、以下では、表示素子に供給される電流を駆動電流と表現する。
【課題を解決するための手段】
【0013】
第1の本発明に係る画素回路は、
オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である、前記第1の関係とは異なる第2の関係とを兼ね備えているトランジスタと、
前記トランジスタによって制御された電流が駆動電流として供給される表示素子と、
前記トランジスタのゲート電極に接続される容量素子と、
を備え、
前記表示素子に供給する駆動電流を設定するための第1の期間では、前記第1及び第2の関係の一方の関係に基づき前記トランジスタが動作し、
前記表示素子に駆動電流を供給して発光させるための第2の期間では、他方の関係に基づき前記トランジスタが動作することを特徴とする。
【0014】
ここで、上記第1の本発明において前記駆動電流を流すための前記トランジスタのゲート電圧値は、前記オン状態とオフ状態の間になるように設定され得る。
【0015】
また、第2の本発明に係る画素回路は、
オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である、前記第1の関係とは異なる第2の関係とを兼ね備えているトランジスタと、
前記トランジスタによって制御された電流が駆動電流として供給される表示素子と、
前記トランジスタのゲート電極に接続される容量素子と、
を備え、
前記表示素子に供給する駆動電流を設定するための第1の期間と、前記表示素子に駆動電流を供給して発光させるための第2の期間とを有し、
前記第1及び第2の期間の両方において、前記第1及び第2の関係のうちの一方の関係のみを利用するために、
(1)前記駆動電流を設定する。その後、前記トランジスタをオフ状態にしてから、前記表示素子に前記駆動電流を供給するか、あるいは
(2)前記駆動電流を設定する。その後、前記トランジスタをオン状態にしてから、前記表示素子に前記駆動電流を供給することを特徴とする。
【0016】
更にまた、第3の本発明に係る画像表示装置は、
一つの画素が、前記いずれかの画素回路を含み構成され、
前記画素はマトリックス状に複数個配置されており、
前記画素回路に接続されるデータ線と走査線と、
を有することを特徴とする。
【0017】
また、別の本発明は、表示素子を駆動するトランジスタを有し、前記表示素子に供給する電流を設定する第1の期間と、前記表示素子に駆動電流を供給する第2の期間とを有する表示素子の駆動方法において、同じゲート電圧値でも、オフ状態から設定した場合より、オン状態から設定した場合のドレイン電流値が小さくなる時計回りのヒステリシス特性を有する前記トランジスタを用い、前記第1の期間において、前記トランジスタのゲート電圧を、オフ状態から第1の電流値になるように設定し、その後、前記トランジスタをオン状態にした後に戻し、前記第2の期間において、第1の電流値よりも小さい第2の電流を前記表示素子に駆動電流として供給することを特徴とする。
【0018】
また、別の本発明は、表示素子を駆動するトランジスタを有し、前記表示素子に供給する電流を設定する第1の期間と、前記表示素子に駆動電流を供給する第2の期間とを有する表示素子の駆動方法において、同じゲート電圧値でも、オン状態から設定した場合より、オフ状態から設定した場合のドレイン電流値が小さくなる反時計回りのヒステリシス特性を有する前記トランジスタを用い、前記第1の期間において、前記トランジスタのゲート電圧を、オン状態から第3の電流値になるように設定し、その後、前記トランジスタをオフ状態にした後に戻し、前記第2の期間において、前記第3の電流値より小さい第4の電流値を前記表示素子に駆動電流として供給することを特徴とする。
【0019】
また、別の本発明は、表示素子を駆動するトランジスタを有し、表示素子に供給する電流を設定する第1の期間と、表示素子に駆動電流を供給する第2の期間とを有する表示素子の駆動方法において、第1の期間の前及び第2の期間の前にトランジスタを共にオン状態、あるいは、オフ状態とすることを特徴とする。
【発明の効果】
【0020】
本発明によれば、トランジスタのヒステリシス特性を利用して、電流設定期間における書き込み電流を発光時の駆動電流よりも大きくでき、電流設定期間の長期化を軽減することができる。
【発明を実施するための最良の形態】
【0021】
(第1の実施形態:ヒステリシスにおける第1及び第2の関係の両方を積極的に利用した画素回路)
第1の本実施形態に係る発明について説明する。まず、ゲート電圧値とドレイン電流との関係がヒステリシス特性を有するトランジスタを用意する。
【0022】
具体的には、例えば図3に示すように、オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係3001を備えたトランジスタがある。またオン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である第2の関係3002を備えたトランジスタがある。この第1の関係3001と第2の関係3002とを兼ね備えているトランジスタを用意する。
【0023】
本実施形態に係る発明は、ヒステリシス特性を有するトランジスタであれば、その特性の大小問わず適用され得る。
【0024】
例えば、ドレイン電流が1nAの電流となる場合のゲート電圧値が、前記第1の関係と第2の関係との間で、0.05V以上、または、0.5V以上の差を示すトランジスタに適用され得る。ゲート電圧値の差異の上限値は特に限定されないが、例えば、5Vである。
【0025】
本実施形態に係る発明に適用される画素回路の例として、図1を参照しながら説明する。勿論、本実施形態に係る発明が適用され得る画素回路は、図1に記載される画素回路に限定されるものではない。
【0026】
上記用意したトランジスタが、図1に示すTr1(1001)に該当する。そして、表示素子LED1(1002)を用意する。ここで、LED1に供給される電流は、前記Tr1により制御される。
【0027】
さらに、容量素子C1(1003)を前記トランジスタ1001のゲート電極に接続する。そして、前記表示素子1002に供給する駆動電流を設定するための第1の期間では、前記第1及び第2の関係(図3の3001、3002)の一方の関係に基づき前記トランジスタが動作する。
【0028】
更に、前記表示素子1002に駆動電流を供給して発光させるための第2の期間では、他方の関係に基づき前記トランジスタが動作する。即ち、前記第1の期間では、前記第1の関係3001に基づき前記トランジスタが動作させ、前記第2の期間では、前記第2の関係3002に基づき前記トランジスタを動作させる。また、前記第1の期間では、前記第2の関係を利用し、前記第2の期間では、第1の関係を利用することもできる。
【0029】
ここで、第1の期間で設定される電流値は、ゲート電極の接続される容量素子1003によって記憶保持される。そして、第2の期間即ち発光期間が開始するまでにゲート電圧値を一旦上昇させた後、降下させる等することによりゲート電圧とドレイン電流との関係を前記第1の関係から第2の関係に(或いは第2の関係から第1の関係に)移行させることができる。
【0030】
その結果、前記第1の期間で設定されるドレイン電流値を、前記第2の期間に前記表示素子に供給される駆動電流値よりも大きくすることができる。
【0031】
階調表現を表示素子への電流供給量によって制御しようとする場合、特に低階調の場合は電流供給量を少なくせざるを得ないが、斯かる場合、低電流ゆえに、第1の期間である電流設定期間が長くなってしまうことが懸念される。
【0032】
しかしながら、本実施形態に斯かる発明を用いれば、第1の期間における書き込み電流を発光時の駆動電流よりも大きくできるため、電流設定期間の長期化を軽減することができる。
【0033】
有機ELやOLED素子を表示素子に用いる場合、今後、当該素子の電流−輝度特性の向上が進み、有機EL素子やOLEDへの供給電流が低下することが考えられる。このような点からもトランジスタのヒステリシス特性を積極的に利用する本発明は有効なものとなる。
【0034】
なお、前記第1の期間で定まるゲート電圧値と、前記表示素子に駆動電流を供給する際のゲート電圧値が等しくなるようにすることも好ましい形態である。
【0035】
また、図3においては、トランジスタがオフ状態からオン状態を経て、再度オフ状態になる場合に、時計回りのヒステリシス特性を示す場合を示している。本発明は上記の通り、図3のような時計回りのヒステリシスのみではなく、反時計回りのヒステリシス特性を示すトランジスタを適用することもできる。
【0036】
更にまた、前記第1の期間で設定されるドレイン電流値が、前記第2の期間に前記表示素子に供給される駆動電流値よりも小さくなるように構成することも可能である。これは、第1の期間で設定するのに要した電流値を低くしつつ、発光のための駆動電流を高くすることができることを意味する。
【0037】
以下に、時計回りのヒステリシス特性を有するトランジスタを用いる場合と、反時計回りのヒステリシス特性を有するトランジスタを用いる場合の回路動作について、それぞれ例示する。
【0038】
1)時計回りのヒステリシスの場合
トランジスタは、オフ状態からオン状態にする場合と、オン状態からオフ状態にする場合とで、同じゲート電圧値で異なるドレイン電流値となる時計回りのヒステリシス特性を有することになる。
【0039】
そして、前記第1の期間内において、オフ状態の前記トランジスタのゲート電圧値を上げて、第1の電流値(ドレイン電流)を流すように設定する。
【0040】
続いて、前記トランジスタのゲート電圧値を更に上げる等して一旦オン状態にする。その後、ゲート電圧値を下げるなどして、前記第1の電流値より小さい第2の電流値を、前記第2の期間内において、前記表示素子に駆動電流として供給する。
【0041】
2)反時計回りのヒステリシスの場合
トランジスタは、オン状態からオフ状態にする場合と、オフ状態からオン状態にする場合とで、同じゲート電圧値で異なるドレイン電流値となる反時計回りのヒステリシス特性を有する。
【0042】
そして、前記第1の期間内において、オン状態の前記トランジスタが第3の電流値を流すように設定する(例えば、ゲート電圧値を下げながら第3の電流値を設定する)。
【0043】
続いて、前記第2の期間においては、前記トランジスタを一旦オフ状態にした後に前記ゲート電圧値を上げるなどして、前記第3の電流値より小さい第4の電流値を、前記表示素子に駆動電流として供給する。
【0044】
なお、ヒステリシス特性を有するトランジスタの製造方法について例示する。
【0045】
(a)時計回りのヒステリシス特性を有するトランジスタの構成例
ガラス基板上にレジスト膜形成後、フォトリソグラフィ法によりゲート電極パターンを形成する。その後、電子ビーム蒸着により、下から、Ti、Auを積層し、リフトオフ法にてゲート電極を形成する。
【0046】
続いて、レジスト膜形成後、フォトリソグラフィ法により絶縁層パターンを形成する。その後、スパッタ法にてSiO2を成膜し、リフトオフ法にて、絶縁層を形成する。
【0047】
続いて、レジスト膜形成後、フォトリソグラフィ法により活性層パターンを形成する。その後、スパッタ法にて金属酸化物半導体であるIn−Ga−Zn−Oを成膜し、リフトオフ法にて活性層を形成する。
【0048】
続いて、レジスト膜形成後、フォトリソグラフィ法によりソース・ドレイン電極パターンを形成する。その後、電子ビーム蒸着により、下から、Ti、Auを積層し、リフトオフ法にてソース・ドレイン電極を形成する。
【0049】
以上の製造法を用いることで、ゲート絶縁膜にSiO2を用いたボトムゲート(逆スタガ)型の薄膜トランジスタ(Thin−Film−Transistor,TFT)を作製することができる。実際には、活性層の厚さや成膜条件などにもよるが、このようにして作製すると時計回りのヒステリシス特性を有するトランジスタになり易い。
【0050】
(b)反時計回りのヒステリシス特性を有するトランジスタの構成例
ガラス基板上にレジスト膜形成後、フォトリソグラフィ法によりソース・ドレイン電極パターンを形成する。その後、電子ビーム蒸着により、下から、Ti、Au、Tiを積層し、リフトオフ法にてソース・ドレイン電極を形成する。
【0051】
続いて、レジスト膜形成後、フォトリソグラフィ法により活性層パターンを形成する。その後、スパッタ法にて金属酸化物半導体であるIn−Ga−Zn−Oを成膜し、リフトオフ法にて活性層を形成する。
【0052】
続いて、レジスト膜形成後、フォトリソグラフィ法により絶縁層パターンを形成する。その後、スパッタ法にてY2O3を成膜し、リフトオフ法にて、絶縁層を形成する。
【0053】
続いて、レジスト膜形成後、フォトリソグラフィ法によりゲート電極パターンを形成する。その後、電子ビーム蒸着により、下から、Ti、Auを積層し、リフトオフ法にてゲート電極を形成する。
【0054】
以上の製造法を用いることで、ゲート絶縁膜にY2O3を用いたトップゲート型の薄膜トランジスタ(Thin−Film−Transistor,TFT)を作製することができる。実際には、活性層の厚さや成膜条件などにもよるが、このようにして作製すると反時計回りのヒステリシス特性を有するトランジスタになり易い。
【0055】
なお、本実施形態に係る発明に適用されるトランジスタの、ヒステリシス特性について説明する。画素回路内には、通常、スイッチとして動作するトランジスタを備えている。前記表示素子に駆動電流を供給するトランジスタのオン状態の電圧値が、前記スイッチとして働くトランジスタのゲート電圧最大値VDDより大きい場合、回路が正常に動作しない。
【0056】
同様に、前記駆動電流を供給するトランジスタのオフ状態の電圧値が、前記スイッチとして働くトランジスタのゲート電圧最小値VSSより小さい場合にも、回路が正常に働かない。
【0057】
従って、前記オン状態とオフ状態の電圧値は、それぞれ、(VDD−5V)以下、(VSS+5V)以上であることが好ましい。VDDとVSSの値は、そのTFTの電流能力により決められる設計事項であるが、多くの場合、VDDは10Vより大きく、VSSは−5Vより小さい。
【0058】
従って、第1の期間において設定されるゲート電圧値が、(VDD−5V)−(VSS+5V)=5Vの範囲に収まるヒステリシス特性を備えるトランジスタであれば、本発明が利用できる。ただし、前記範囲は、VDDやVSSの電圧を変えることで広げる事ができ、上記範囲はあくまで一例である。
【0059】
(第2の実施形態:ヒステリシスにおける第1または第2の関係の一方のみを積極的に利用した画素回路)
次に、第2の実施形態に係る発明について説明する。まず、第1の実施形態に係る発明と同様に、オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係を備えたトランジスタがある。また、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である前記第1の関係とは異なる第2の関係を備えたトランジスタがある。この第1の関係と第2の関係とを兼ね備えているトランジスタを用意する。
【0060】
そして、前記トランジスタによって、供給される電流のスイッチング動作が行われる表示素子と、前記トランジスタのゲート電極に接続される容量素子とを備えていることも、上記実施形態で説明した事項と同様である。
【0061】
本実施形態に係る画素回路は、前記表示素子に供給する駆動電流を設定するための第1の期間と、前記表示素子に駆動電流を供給して発光させるための第2の期間とを有するように動作する。
【0062】
そして、前記第1及び第2の期間の両方の期間において、前記第1及び第2の関係のうちの一方の関係のみを利用するために、以下の(1)あるいは(2)のようにする。
【0063】
即ち、(1)前記駆動電流を設定し、その後、前記トランジスタをオフ状態にしてから、前記表示素子に前記駆動電流を供給するか、あるいは、
(2)前記駆動電流を設定し、その後、前記トランジスタをオン状態にしてから、前記表示素子に前記駆動電流を供給する。
【0064】
なお、前記(1)では、まず前記トランジスタをオフ状態にした後に、ゲート電圧値を上げるなどして前記駆動電流を設定し(第1の期間)、その後、トランジスタを一旦オフ状態に戻す。その後、ゲート電圧値を上げるなどして表示素子に駆動電流を供給する(第2の期間)ことができる。
また、前記(2)前記トランジスタをオン状態にした後で、前記駆動電流を設定し(第1の期間)、その後、前記トランジスタを一旦オン状態に戻してから、前記表示素子に前記駆動電流を供給する(第2の期間)ことができる。
【0065】
なお、第1の期間の前に所定の状態(上記(1)の場合はオフ状態、(2)の場合はオン状態)を経由せず、前記2つの関係のいずれか1つのみに基づいて駆動電流を前記表示素子に供給する事も可能である。
【0066】
この場合、第1の期間での駆動電流を設定は、前記トランジスタのソース−ドレイン間に電流を流さずに行うことができる必要がある。これは、例えば、前記トランジスタのソースやドレインと非接続としたゲートに電圧を印加することで実現できる。その後、前記所定の状態を経由して、該第1の期間における設定状態に戻し、駆動電流を前記表示素子に供給する。これにより、前記2つの内、いずれか1つの関係のみに基づいて駆動電流を前記表示素子に供給する事ができる。
【0067】
ただし、前記第1の期間の後に、所定の前記設定状態に戻す際には、必ずしも、元の状態そのものに戻す必要はない。
【0068】
たとえば、第1の期間において、前記駆動電流を設定するためのドレイン電流値を、前記第2の期間において、前記表示素子に供給して駆動するための駆動電流よりも大きくすることもできる。また、その逆あるいは、両者同じ値にすることもできる。
【0069】
このように画素回路を構成し、そして動作させることにより、前記第1及び第2の期間の両方において、前記第1及び第2の関係のうちの一方の関係のみに基づいて前記トランジスタを動作させることができる。
【0070】
(第3の実施形態:画像表示装置)
本実施形態に係る画像表示装置は、上記第1及び第2の実施形態に係る発明において説明した画素回路2799を含み、1画素が構成される。
【0071】
図27に示すように、前記画素はマトリックス状に複数個配置されている。そして、データ線2701と走査線2702とが前記画素回路2799に接続されることで、画像表示装置が実現される。
【0072】
以下では、上述した実施形態について、具体的な回路構成、及びその動作を示しながら、本発明について説明する。なお、実施例1から3、5から7、9及び10では、ヒステリシス特性における前述の第1の関係と第2の関係の両方の関係を利用する構成例である(即ち、実施形態1に該当する)。
【0073】
また、実施例4、及び8は、ヒステリシス特性における前述の第1の関係と第2の関係の一方の関係のみに基づいて前記トランジスタを動作させる構成例である(即ち、実施形態2に該当する)。
【0074】
以下の実施例においては、前記画素回路が具備する有機EL素子(有機エレクトロルミネッセンス素子)を用いた場合の駆動方法を例として説明する。但し、本発明は、有機EL素子やOLED素子に限定されるものではなく、他の表示素子の駆動にも使用することができる。また、以下で説明するトランジスタのチャネル層は、アモルファスシリコンやアモルファス酸化物材料や有機半導体材料で構成できる。
【実施例】
【0075】
(実施例1)
画素回路1000の構成例を図1に示す。本実施例では、一端が第一の配線L2(1005)に接続されている有機EL素子LED1(1002)を備えている。有機EL素子LED1(1002)は表示素子の一例を示すものである。また、有機EL素子LED1を駆動する駆動回路を備えている。駆動回路は以下のように構成されている。尚、以下では、有機EL素子と表現せずに、OLED素子と表現することもできるが、この表現の言い換えは、省略する。
【0076】
まず、ソースが第一の配線L1(1006)に、ゲートが容量素子C1(1003)の一端に接続されている第一のトランジスタであるn型トランジスタTr1(1001)を備えている。
【0077】
また、一端がn型トランジスタTr1(1001)のゲートに接続され、他の一端が第四の配線L4(1007)に接続されている容量C1を備えている。また一端がn型トランジスタTr1のドレインに接続され、他の一端が第三の配線L3(1008)に接続されている第一のスイッチSW1(1011)を備えている。
【0078】
更に、一端がトランジスタTr1のゲートに接続され、他の一端がトランジスタTr1のドレインに接続されている第二のスイッチSW2(1012)を備えている。また、一端がトランジスタTr1のドレインに接続され、他の一端が有機EL素子LED1に接続されている第三のスイッチSW3(1013)を備えている。更に一端がトランジスタTr1のドレインに接続され、他の一端が配線L4に接続されている第四のスイッチSW4(1014)を備えている。
【0079】
画素回路の動作を示すタイミングチャートを図2に示す。なお、配線L1,L2(1006、1005)には一定電圧VSS1、VDD1が印加され、配線L3には適当な電流Idが供給されている。また、トランジスタTr1のゲート電圧をVgとして示す。トランジスタTr1は図3に示す時計回りのヒステリシスを持つ特性を有するものとする。
【0080】
まず、図2に示すように電流設定期間(第1の期間)において、スイッチSW1,SW2をオンし、スイッチSW3,SW4をオフする。その場合の状態を図4に示す。配線L4の電圧レベルはLレベルとする。
【0081】
この時、トランジスタTr1には配線L3より電流Id1が供給され、安定状態ではトランジスタTr1のゲート電圧Vgは電流Id1が流れるような電圧となる。その後、電流設定期間の終了とともにスイッチSW1,SW2がオフするため、電流Id1が流れるような電圧が、トランジスタTr1のゲート並びに容量C1に保持される。
【0082】
次に、図2に示すように昇圧期間において、スイッチSW4をオンし、スイッチSW1〜SW3をオフする。その場合の状態を図5に示す。配線L4の電圧レベルはHとする。
ここで、前記容量素子C1と前記トランジスタのデート電極とが電気的に接続される。
【0083】
この時、チャージポンプ効果によりトランジスタTr1のゲート電圧Vgが上昇し、そのドレインも配線L4に接続されるため、トランジスタTr1には大きな電流が流れ、トランジスタTr1はオンとなる。その後、配線L4の電圧レベルをL、スイッチSW4をオフすると、ゲート電圧Vgの電圧が元に戻る。チャージポンプ効果を利用することにより、前記第1の期間において定まるゲート電圧値を上下させることができる。
【0084】
次に、図2に示すように発光期間(第2の期間)において、スイッチSW3をオンする。その場合の状態を図6に示す。この時、電流設定期間に設定された電圧に相当する電流が有機EL素子LED1とトランジスタTr1のソース−ドレイン間にId2として流れ、有機EL素子LED1が発光する。
【0085】
次いで、図2に示すように降圧期間において、スイッチSW2,SW4をオンする。その場合の状態を図7に示す。この時、トランジスタTr1のドレインとゲートが短絡し、配線L4よりLレベルが印加され、トランジスタTr1はオフとなる。
【0086】
本実施例では、以上の電流設定期間、昇圧期間、発光期間、降圧期間を繰り返し動作する。この場合、トランジスタTr1は電流設定期間の前にオフ、発光期間の前にはオン状態を経由する。そのため、図3に示すトランジスタTr1のヒステリシス特性により発光期間の電流Id2に比べ、電流設定期間の電流Id1を大きくする事ができる。従って、電流設定期間を短縮できる。
【0087】
また、電流設定期間において、流れる電流により電圧を設定するため、トランジスタTr1のしきい値がばらついていても、ヒステリシス特性のばらつきがなければ、ばらつきの無い電流を有機EL素子LED1に供給することが可能である。例えば、前記図3に示すヒステリシス特性がゲート電圧に対し平行移動していても、同様の動作が可能である。
【0088】
(実施例2)
画素回路の構成例を図8に示す。本実施例では、一端が第一の配線L2に接続されている有機EL素子LED1と、その駆動回路を備えている。駆動回路は以下のように構成されている。
【0089】
まず、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。また、一端がトランジスタTr1のドレインに接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1と、一端がトランジスタTr1のゲートに接続され、他の一端がドレインに接続されている第二のスイッチSW2を備えている。
【0090】
更に、一端がトランジスタTr1のドレインに接続され、他の一端が有機EL素子LED1に接続されている第三のスイッチSW3と、一端がトランジスタTr1のドレインに接続され、他の一端が配線L4に接続されている第四のスイッチSW4を備えている。
【0091】
また、一端が配線L4に接続され、他の一端が容量C1のトランジスタTr1のゲートに接続されていない側の一端と接続されている第五のスイッチSW5を備えている。また、一端が配線L1に接続され、他の一端が容量C1のトランジスタTr1のゲートに接続されていない側の一端と接続されている第六のスイッチSW6を備えている。トランジスタTr1は図3に示す時計回りのヒステリシス特性を有するものとする。
【0092】
本実施例のタイミングチャートを図9に示す。スイッチSW1〜SW4の動作は図2の場合と同様である。また、図2の場合と同様に配線L1,L2には一定電圧VSS1、VDD1が印加され、配線L3には適当な電流Idが供給されている。トランジスタTr1のゲート電圧をVgとして示す。
【0093】
本実施例では、実施例1の構成にスイッチSW5,SW6を加えている。図9に示すように電流設定期間と発光期間にそれぞれスイッチSW5をオフ、スイッチSW6をオンする。
【0094】
これにより、電流設定期間と発光期間に容量C1の一端をトランジスタTr1のゲートに、他の一端をトランジスタTr1のソースに接続できる。そのため、配線L1に好ましくない電圧変動があるような場合でも、容量C1のチャージポンプ動作によりトランジスタTr1のゲート−ソース間電圧を固定できる。
【0095】
従って、実施例1と同じ効果が得られるばかりでなく、発光期間に有機EL素子LED1,トランジスタTr1のドレイン−ソース間に流れる電流精度の低下を避けることができる。
【0096】
(実施例3)
画素回路の構成例を図10に示す。本実施例では、一端が第一の配線L2に接続されている有機EL素子LED1とその駆動回路を備えている。駆動回路は以下のように構成されている。
【0097】
まず、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。また、一端がトランジスタTr1のゲートに接続されている容量C1と、一端がトランジスタTr1のドレインに接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。
【0098】
更に、一端がトランジスタTr1のゲートに接続され、他の一端がトランジスタTr1のドレインに接続されている第二のスイッチSW2を備えている。また、一端がトランジスタTr1のドレインに接続され、他の一端が有機EL素子LED1の配線L2と接続されていない側の一端に接続されている第三のスイッチSW3を備えている。トランジスタTr1は図3に示す時計回りのヒステリシス特性を有するものとする。
【0099】
本実施例のタイミングチャートを図11に示す。但し、配線L1の電圧はVSS1固定ではなく、変動する。他の配線L2、L3、L4は図2の場合と同様である。スイッチSW1〜SW3の動作も図2の場合と同様である。
【0100】
本実施例では、実施例1の図1からスイッチSW4が取り除がれており、図12に示すように昇圧期間において配線L1の電圧を下げる。そのため、昇圧期間にトランジスタTr1のゲート−ソース間電圧が大きくなり、トランジスタTr1をオン状態にすることができる。従って、素子数が少なくても、実施例1と同様な動作・効果を実現することができる。
【0101】
(実施例4)
次に、実施例4における画素回路の構成例を説明する。回路の構成は実施例1と同じであるが、動作が異なっている。また、各配線の電圧に関しては配線L4以外は実施例1の場合と同様である。本実施例では、後述するように電流設定期間における電流と発光期間における電流を同じとするものである。これは、後述する実施例8でも同様である。
【0102】
本実施例のタイミングチャートを図12に示す。本実施例では、図12に示すように実施例1の昇圧期間に相当する期間において、配線L4の電圧を下げることで降圧期間1とし、実施例1の降圧期間を降圧期間2とする。降圧期間1において、配線L4の電圧を下げることにより、チャージポンプ効果の結果、トランジスタTr1のゲートの電圧はトランジスタTr1がオフする電圧となる。
【0103】
この結果、電流設定期間、発光期間の前で、共にトランジスタTr1をオフにする。そのため、トランジスタTr1がヒステリシス特性を持っていても電流設定期間に駆動回路に供給される電流と、発光期間に駆動回路から有機EL素子LED1に供給する電流が同一となる。この場合のヒステリシス特性は、図3に示す時計回りのヒステリシス特性を言う。また、反時計回りのヒステリシス特性を含むものである。
【0104】
更に、発光期間、電流設定期間の前の電圧条件を固定しているため、ヒステリシスの影響による電流ばらつきを抑制することができる。従って、本実施形態では、ヒステリシス特性の影響を受けることなく、電流設定期間に供給される電流にばらつきがなければ、発光期間にトランジスタ特性のばらつきによらず、ばらつきのない電流をLED1に供給する事ができる。
【0105】
また、電流設定期間、発光期間の前で、降圧期間に代わりに昇圧期間を設けても、同様の効果が得られる。即ち、本実施形態では、電流設定期間、発光期間の前で共にトランジスタTr1をオフすると説明したが、トランジスタTr1を電流設定期間、発光期間の前で共にオンしても良い。
【0106】
(実施例5)
実施例5から実施例8は、図29に示した画素回路を更に改良したものである。
【0107】
まず、図29の画素回路について説明する。2つのTFT(Tr1とTr2)がカレントミラー構成をとり、カレントミラーの内の1つのTFTのゲートとドレインを短絡し、外部から電流を供給する。カレントミラーの内の1つのTFTのゲート電圧は、外部からの電流を流すような電圧とすることができる。
【0108】
これに伴い、カレントミラーの他のTFTは、電圧に従い有機EL素子(LED1)に電流を供給する。カレントミラーを構成する2つのTFTは近接するため、それらの間の特性ばらつきは小さく、有機EL素子に供給する電流は外部からの電流により決定される。
【0109】
以下、回路構成を具体的に説明する。一端が第一の配線L2に接続されている有機EL素子LED1とその駆動回路を備えている。駆動回路はソースが第一の配線L1に、ゲートが容量C1の一端に、ドレインが有機EL素子LED1の配線L2と接続していない一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。
【0110】
また、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第二のトランジスタであるn型トランジスタTr2を備えている。容量Cの他の一端は第一、第二のトランジスタTr1,Tr2のゲートに接続されている。
【0111】
更に、一端がトランジスタTr2のドレインに接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。また、一端がトランジスタTr1,Tr2のゲートに接続され、他の一端がトランジスタTr2のドレインに接続されている第二のスイッチSW2を備えている。ここで、少なくともトランジスタTr1は図3に示す時計回りのヒステリシス特性を有するものとする。
【0112】
本実施例では、電流設定期間においてスイッチSW1,SW2をオンし、配線L3からトランジスタTr2に電流を供給する。安定状態では、トランジスタTr2のゲートにその電流が流れるような電圧が印加される。その後、スイッチSW1,SW2をオフすると、トランジスタTr2のゲートの電圧は容量C1に蓄積される。トランジスタTr1はその蓄積された電圧に従って有機EL素子LED1に電流を流す。
【0113】
次に、実施例5における画素回路の構成例を図13に示す。図13は上述のように図29の回路を改良したものである。本実施例では、一端が第一の配線L2に接続されている有機EL素子LED1と、その駆動回路を備えている。
【0114】
駆動回路は、まず、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。また、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第二のトランジスタであるn型トランジスタTr2を備えている。容量C1の他の一端は配線L4に接続され、トランジスタTr1とTr2のゲート同士は接続されている。
【0115】
また、一端がトランジスタTr2のドレインに接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。また、一端がトランジスタTr1,Tr2のゲートに接続され、他の一端がトランジスタTr2のドレインに接続されている第二のスイッチSW2を備えている。
【0116】
更に、一端が配線L4に接続され、他の一端がトランジスタTr1のドレインに接続されている第三のスイッチSW3を備えている。また、一端が有機EL素子LED1の配線L2と接続されていない側の一端に接続され、他の一端がトランジスタTr1のドレインに接続されている第四のスイッチSW4を備えている。ここで、少なくともトランジスタTr1は図3に示す時計回りのヒステリシス特性を有するものとする。
【0117】
本実施例の動作のタイミングチャートを図14に示す。但し、配線L1,L2には一定電圧VSS1,VDD1が印加され、配線L3には適当な電流Id1が供給されている。トランジスタTr1のゲート電圧をVgとして示す。また、簡単のため、本実施例では、トランジスタTr1とTr2の電気特性は同じであるとする。
【0118】
まず、図14に示すように電流設定期間において、スイッチSW1,SW2,SW4をオンし、スイッチSW3をオフする。配線L4の電圧レベルをLとする。この時、トランジスタTr2には、配線L3より電流Id1が供給され、安定状態ではトランジスタTr2のゲート電圧Vgは、電流Id1が流れるような電圧となる。その後、電流設定期間の終了とともにスイッチSW1,SW2をオフするため、電流Id1が流れるような電圧が、トランジスタTr1のゲート並びに容量C1に保持される。
【0119】
次に、図14に示すように昇圧期間において、スイッチSW3をオンし、スイッチSW1,SW2,SW4をオフする。配線L4の電圧レベルをHとする。この時、チャージポンプ効果により、トランジスタTr1のゲート電圧Vgが上昇し、更にドレインも配線L4に接続されるため、トランジスタTr1には大きな電流が流れ、トランジスタTr1はオンとなる。その後、配線L4の電圧レベルをL、スイッチSW3をオフとすると、Vgの電圧が元に戻る。
【0120】
次に、図14に示すように発光期間において、スイッチSW4をオン、スイッチSW1〜SW3をオフする。この時、電流設定期間に設定された電圧に相当する電流が、有機EL素子LED1とトランジスタTr1のソース−ドレイン間に電流Id2が流れ、有機EL素子LED1が発光する。
【0121】
次に、降圧期間においてスイッチSW2,SW3をオンし、スイッチSW1,SW4をオフする。この時、トランジスタTr2のドレインとゲートが短絡するため、トランジスタTr1とTr2のゲート電圧は、トランジスタTr1とTr2をオフする電圧となる。
【0122】
以上の電流設定期間、昇圧期間、発光期間、降圧期間を繰り返し動作する。この場合、電流設定期間の前にトランジスタTr1とTr2をオフ、発光期間の前にはトランジスタTr1をオン状態とする。そのため、トランジスタTr1のヒステリシス特性により発光期間の電流Id2に比べ、電流設定期間の電流Id1を大きくする事ができる。従って、電流設定期間を短縮できる。
【0123】
また、電流設定期間において、電流を流す事により電圧を設定するため、例えば、しきい値の絶対値がばらついていても、トランジスタTr1とTr2の間での特性ばらつきが無い。そして、ヒステリシス特性にばらつきがなければ、ばらつきの無い電流を有機EL素子LED1に供給することが可能である。更に、発光期間、電流設定期間の前の電圧条件が固定されているため、トランジスタのヒステリシスの影響による電流ばらつきを抑制することができる。
【0124】
(実施例6)
本実施例に係る画素回路の構成例を図15に示す。本実施例では、一端が第一の配線L2に接続されている有機EL素子LED1とその駆動回路を備えている。駆動回路は、以下のように構成されている。
【0125】
まず、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。また、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第二のトランジスタであるn型トランジスタTr2を備えている。
【0126】
更に、一端がトランジスタTr2のドレインに接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。また、一端がトランジスタTr1,Tr2のゲートに接続され、他の一端がトランジスタTr2のドレインに接続されている第二のスイッチSW2を備えている。
【0127】
また、一端が配線L4に接続され、他の一端がトランジスタTr1のドレインに接続されている第三のスイッチSW3を備えている。また、一端が有機EL素子LED1の配線L2と接続されていない側の一端に接続され、他の一端がトランジスタTr1のドレインに接続されている第四のスイッチSW4を備えている。
【0128】
更に、一端が配線L4に接続され、他の一端が容量C1に接続されている第五のスイッチSW5、一端が配線L1に接続され、他の一端が容量C1の一端に接続されている第六のスイッチSW6を備えている。ここで、少なくともトランジスタTr1は図3に示す時計回りのヒステリシス特性を有するものとする。
【0129】
本実施例のタイミングチャートを図16に示す。本実施例では、図13の構成にスイッチSW5,SW6を加えている。スイッチSW1〜SW4の動作や配線L1〜L4の電圧条件は図14の場合と同様である。また、簡単のため、本実施例では、トランジスタTr1とTr2の電気特性は同じであるとする。
【0130】
本実施例では、図16に示すように電流設定期間と発光期間にスイッチSW5をオフし、スイッチSW6をオンする。これにより、電流設定期間と発光期間において、容量C1の一端をトランジスタTr1のゲートに、他の一端をトランジスタTr1のソースに接続できる。
【0131】
そのため、配線L1に好ましくない電圧変動があるような場合でも、容量C1のチャージポンプ動作によりトランジスタTr1のゲート−ソース間電圧を固定できる。従って、発光期間に有機EL素子LED1,トランジスタTr1のドレイン−ソース間に流れる電流精度の低下を避けることができる。
【0132】
(実施例7)
実施例7におけり画素回路の構成例を図17に示す。本実施例では、一端が第一の配線L2に接続されている有機EL素子LED1とその駆動回路を備えている。駆動回路は以下のように構成されている。
【0133】
まず、ソースが第一の配線L1に、ゲートが容量C1の一端に、ドレインが有機EL素子LED1の配線L2と接続されていない側の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。
【0134】
また、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第二のトランジスタであるn型トランジスタTr2を備えている。容量C1の他の一端は配線L4に接続され、トランジスタTr1,Tr2のゲート同士は接続されている。
【0135】
更に、一端がトランジスタTr2のドレインに接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。また、一端がトランジスタTr1,Tr2のゲートに接続され、他の一端がトランジスタTr2のドレインに接続されている第二のスイッチSW2を備えている。ここで、少なくともトランジスタTr1は、図3に示す時計回りのヒステリシス特性を有するものとする。
【0136】
本実施例のタイミングチャートを図18に示す。但し、本実施例では、配線L1の電圧をVSS1固定ではなく、変動する。他の配線L2〜L4の条件等は図14の場合と同様である。また、簡単のため、本実施例では、トランジスタTr1とTr2の電気特性は同じであるとする。
【0137】
本実施例では、図13の実施例5の構成からスイッチSW3,SW4が取り除かれており、図18に示すように昇圧期間において配線L1の電圧を下げる。そのため、トランジスタTr1のゲート−ソース間電圧が大きくなり、トランジスタTr1をオン状態にすることができる。従って、素子数が少なくても実施例5と同様な動作・効果を実現できる。
【0138】
(実施例8)
本実施例の画素回路の構成は図13を用いて説明した実施例5における画素回路と同じ構成であるが、一部動作が異なっている。本実施例のタイミングチャートを図19に示す。各配線の条件は配線L4を除いて実施例5の図14と同様である。
【0139】
スイッチSW1〜SW4の動作も図14と同様である。本実施例は、上述のように実施例4と同様に電流設定期間の電流と発光期間の電流を同一とするものである。また、簡単のため、本実施例では、トランジスタTr1とTr2の電気特性は同じであるとする。
【0140】
本実施例では、図19に示すように昇圧期間に相当する期間において、配線L4の電圧を下げることで降圧期間1とし、実施例5の降圧期間を降圧期間2とする。降圧期間1において、配線L4の電圧を下げることでチャージポンプ効果の結果、トランジスタTr1のゲートの電圧は、トランジスタTr1がオフする電圧となる。
【0141】
この結果、電流設定期間,発光期間の前で、共にトランジスタTr1をオフにする。そのため、トランジスタTr1がヒステリシス特性を持っていても、電流設定期間に駆動回路に供給される電流と、発光期間に駆動回路から有機EL素子LED1に供給する電流が同一となる。この場合のヒステリシス特性は、図3に示す時計回りのヒステリシス特性を言う。また、反時計回りのヒステリシス特性を含むものである。
【0142】
更に、発光期間、電流設定期間の前の電圧条件が固定されているため、ヒステリシスの影響による電流ばらつきを抑制することができる。従って、本実施例では、ヒステリシス特性の影響を受けることなく、電流設定期間に供給される電流にばらつきがなければ、発光期間にトランジスタ特性のばらつきによらず、ばらつきのない電流を有機EL素子LED1に供給する事ができる。
【0143】
また、電流設定期間、発光期間の前で、降圧期間に代わりに昇圧期間を設けても同様の効果が得られる。即ち、本実施例では、電流設定期間、発光期間の前で共にトランジスタTr1をオフすると説明したが、トランジスタTr1を電流設定期間、発光期間の前で共にオンしても良い。
【0144】
以上のように実施例5から8では、実施例1から4と異なる回路構成でも、それと同じ機能を果たすことができる。電流設定期間において供給される電流に従って発光期間に有機EL素子LED1に供給する電流を設定する駆動回路を含む発光表示デバイス全てについても同じことが可能である。
【0145】
つまり、電流設定期間と発酵期間の前に有機EL素子LED1に供給する電流を決めるトランジスタの動作をオン又はオフに固定する動作を行うことで、実施例1から4と同様の効果が得られる。
【0146】
更に、電流設定期間において、電圧を供給することで、発光期間に有機EL素子LED1に供給する電流を設定する方式の駆動回路を含む発光表示デバイスでも同じ事が可能である。
【0147】
(実施例9)
まず実施例9を説明する前に、実施例9及び実施例10の元となる技術を説明する。図20はその場合の駆動回路を示す。
【0148】
図20では、一端が第一の配線L2に接続されている有機EL素子LED1とその駆動回路を備えている。駆動回路は以下のように構成されている。
【0149】
まず、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。また、一端が容量C1のトランジスタTr1のゲートに接続されていない側の一端に接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。
【0150】
更に、一端がトランジスタTr1のゲートに接続され、他の一端がトランジスタTr1のドレインに接続されている第二のスイッチSW2を備えている。また、一端が容量C1のトランジスタTr1のゲートに接続されていない側の一端に接続され、他の一端が第四の配線L4に接続されている第三のスイッチSW3を備えている。
【0151】
また、一端が有機EL素子LED1の配線L2に接続されていない側の一端に接続され、他の一端がトランジスタTr1のドレインに接続されている第四のスイッチSW4を備えている。ここで、少なくともトランジスタTr1は図3に示す時計回りのヒステリシス特性を有するものとする。
【0152】
図20の画素回路構成におけるタイミングチャートを図21に示す。但し、配線L1,L2,L4の電圧は、一定電圧VSS1,VDD1,Vbとする。配線L3の電圧は適当な電圧Vaとする。また、トランジスタTr1のゲートの端子電圧をVg、容量C1のトランジスタTr1のゲートと接続していない側の端子電圧をV1とする。
【0153】
本実施例では、図22に示すように電流設定期間において、スイッチSW1,SW2をオンし、スイッチSW3をオフする。また、スイッチSW4は、スイッチSW1,SW2に遅れてオフする。つまり、有機EL素子LED1からトランジスタTr1のドレイン−ソース間に電流が流れた後、スイッチSW4がオフする。
【0154】
このため、Vgの電圧はスイッチSW4がオンの間にトランジスタTr1のしきい値電圧Vthよりも高い電圧となった後、スイッチSW4がオフすることでVthとなる。一方、配線L3よりスイッチSW1を通して、V1の電圧はVaとなる。
【0155】
続く発光期間において、スイッチSW1,SW2をオフし、スイッチSW3,SW4をオンする。その場合、チャージポンプ効果によりVgの電圧はVb−Va+Vthとなる。従って、トランジスタTr1に流れる電流は、トランジスタの飽和領域におけるドレイン電流の式より、(Vg−Vth)2、つまり、(Vb−Va)2に比例する電流が流れ、しきい値に依存しなくなる。
【0156】
実施例9では、上述の構成を図22の構成に改良している。図20とは、第五のスイッチSW5を配線L4とトランジスタTr1のドレイン間に接続した点が異なっている。本実施例では、一端が第一の配線L2に接続されている有機EL素子LED1とその駆動回路を備えている。駆動回路は以下のように構成されている。
【0157】
まず、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。また、一端が容量C1のトランジスタTr1のゲートに接続されていない側の一端に接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。
【0158】
更に、一端がトランジスタTr1のゲートに接続され、他の一端がトランジスタTr1のドレインに接続されている第二のスイッチSW2を備えている。また、一端が容量C1のトランジスタTr1のゲートに接続されていない側の一端に接続され、他の一端が第四の配線L4に接続されている第三のスイッチSW3を備えている。
【0159】
また、一端が有機EL素子LED1の配線L2に接続されていない側の一端に接続され、他の一端がトランジスタTr1のドレインに接続されている第四のスイッチSW4を備えている。また、一端が配線L4に接続され、他の一端がトランジスタTr1のドレインに接続されている第五のスイッチSW5を備えている。ここで、少なくともトランジスタTr1は、図3に示す時計回りのヒステリシス特性を有するものとする。
【0160】
本実施例のタイミングチャートを図23に示す。但し、配線L1,L2の電圧は一定電圧VSS1,VDD1とする。配線L3からは適当な電圧Vaが供給される。電圧VaはトランジスタTr1のしきい値電圧より大きくすることが好ましい。また、トランジスタTr1のゲートの端子電圧をVg、容量C1のトランジスタTr1のゲートと接続していない側の端子電圧をV1とする。
【0161】
まず、図23に示すように電流設定期間において、スイッチSW1,SW2をオン、スイッチSW3,SW4,SW5をオフする。この時、V1はスイッチSW1を経由し、配線L3より印加される電圧Vaとなる。一方、Vgはチャージポンプ効果により電圧が上昇するが、スイッチSW4が切断され、トランジスタTr1のゲートとドレインが短絡しているために、しきい値Vthで安定する。
【0162】
次に、図23に示すように続く昇圧期間において、スイッチSW1,SW2,SW4をオフし、スイッチSW3,SW5をオンする。また、配線L4の電圧を適当に高くする。この時、Vgの電圧はチャージポンプ効果により高められ、トランジスタTr1を確実にオン状態とすることができる。
【0163】
更に、図23に示すように続く発光期間において、スイッチSW1,SW2,SW5をオフし、スイッチSW3,SW4をオンする。配線L4の電圧をVbとする。この場合、チャージポンプ効果により、Vgの電圧はVb−Va+Vthとなる。従って、トランジスタ,Tr1に流れる電流は、トランジスタの飽和領域におけるドレイン電流の式より、(Vg−Vth)2、つまり、(Vb−Va)2に比例する電流が流れ、しきい値に依存しなくなる。
【0164】
次に、続く降圧期間において、スイッチSW1,SW4をオフし、スイッチSW2,SW3,SW5をオンする。また、配線L4の電圧をVSS1とする。この時、トランジスタTr1のゲート,ソース,ドレインが全てVSS1となり、オフに固定される。更に、容量C1の両端が同じ電圧となる。
【0165】
以上の期間を繰り返し動作する。この場合、図20と同様な動作ができると共に、発光期間、電流設定期間の前の電圧条件を固定しているため、ヒステリシスの影響による電流ばらつきを抑制することができる。
【0166】
同様の効果は、本実施例の構成を用い、上記昇圧期間を降圧期間1に、上記降圧期間を降圧期間2とすることでも可能である。その場合のタイミングチャートを図24に示す。また、降圧期間1を昇圧期間1、降圧期間2を昇圧期間2としても同じ効果が得られる。つまり、本効果は、実施例4において、電流設定期間に供給される電流を用いて、発光期間に有機EL素子LED1に供給する電流を決める駆動回路の場合に得られる効果と同じである。
【0167】
但し、本実施例のように電圧を印加することで電流を設定する場合には、電流設定期間前の昇圧期間、あるいは降圧期間を必ずしも必要としない。
【0168】
(実施例10)
次に、実施例10における画素回路の構成例を示す。本実施例の構成は図20と同じであるが、動作が異なっている。本実施例では、配線L1の電圧VSS1は固定ではなく、変動する。そのタイミングチャートを図25に示す。
【0169】
本実施例では、図25に示すように昇圧期間において、配線L1の電圧を下げる。そのため、トランジスタTr1のゲート−ソース間電圧が大きくなり、トランジスタTr1をオン状態にすることができる。従って、素子数が少なくても、実施例1と同様な動作・効果を実現できる。ただし、実施例9、10のように電圧を印加することで電流を設定する場合には、電圧−電流の関係と無関係に電圧を設定するため、電流設定期間前の昇圧期間、あるいは、降圧期間を必ずしも必要としない。
【0170】
なお、以上のような電流設定設定期間の前と発光期間の前にトランジスタのゲートにトランジスタがオン(オフ)する電圧を印加する構成は、上記実施例の駆動回路だけでなく、例えば、特許文献1のような駆動回路等にも適用可能である。
【0171】
また、実施例1から10において、トランジスタのヒステリシスは常に時計回り(図3)としているが、反時計回りの場合でも同様の動作が可能である。その際には、発光期間の前に行う昇圧期間の昇圧動作、或いは降圧期間1の降圧動作を、降圧期間の降圧動作、或いは昇圧期間1の昇圧動作とする。また、電流設定期間の前に行う降圧期間の降圧動作、或いは降圧期間2の降圧動作を、昇圧期間の昇圧動作、或いは昇圧期間2の昇圧動作とする。
【0172】
具体的には、実施例1から10の構成(実施例4及び8は除く。)において、ヒステリシスが時計回りの場合には、電流設定期間の前にトランジスタのゲートにオフする電圧を、発光期間の前にオンする電圧を印加している。ヒステリシスが反時計回りの場合には、電流設定期間の前にトランジスタのゲートにオンする電圧を、発光期間の前にオフする電圧を印加することで同様の効果が得られる。
【0173】
また、実施例1から10において、n型トランジスタと定義しているトランジスタは、印加電圧の極性や有機EL素子の接続を変えること等により、逆極性のp型トランジスタを用いることが可能である。更に、実施例1から6では、スイッチをトランジスタで構成することが可能である。また、トランジスタとスイッチを、n型トランジスタ,p型トランジスタのみで構成することも可能である。
【0174】
また、実施例1から10において、スイッチを含む全てのトランジスタは、チャネル領域に結晶Siを用いた電界効果トランジスタ,チャネルにアモルファスSi,ポリSi,有機半導体,酸化物半導体を用いた薄膜トランジスタを用いることができる。特に、薄膜トランジスタを用いることで、ガラスやプラスチック基板上に大型のマトリックス型発光表示デバイスを作製することが可能となる。
【0175】
より好ましくは、キャリア密度が1016(cm−3)程度,電界効果移動度が1(cm2/Vs)以上であるアモルファス酸化物半導体をチャネル層とする薄膜トランジスタを用いるのが良い。そうすることで、アモルファスSi薄膜トランジスタより移動度が高く、オフ時の電流の少ない、室温形成が可能な薄膜トランジスタによりマトリックス型発光表示デバイスが作製できる。
【0176】
更に、アモルファス酸化物半導体は移動度が高く、回路動作を高速に行えることから、大型で、高精細、且つ、安価なマトリックス型発光表示デバイスを作製することが可能となる。このアモルファス酸化物半導体の例として、国際公開2005/088726号公報パンフレットに記載されているような透明アモルファス酸化物材料を適用することができる。具体的には、InとGaとZnを含むアモルファス酸化物材料、InとGaとを含む酸化物材料、InとZnを含むアモルファス酸化物材料、InとSnを含むアモルファス酸化物材料などである。電子キャリア濃度としては、1018(cm−3)未満、より好ましくは、1017(cm−3)以下であるのがよい。
【0177】
また、本発明は、基板上に、表示素子として、例えば、有機EL素子LED1及び第一から第十の実施形態の駆動回路をマトリックス状に配置することにより画像表示装置を構成することができる。
【0178】
更に、国際公開2005/088726号公報パンフレットに記載されているような透明アモルファス酸化物をTFTの活性層に用いる場合にも、リペア回路の概念を導入することができる。例えば、有機ELなどの表示素子の駆動用TFTとして、1画素内に複数のTFTを用意しておく。そして、不良箇所があった場合には、エキシマレーザを用いてスペア用のTFTを用いるようにするのである。
【0179】
より具体的には、各画素毎のスイッチングトランジスタとして、2組のTFTを用意し、有機EL(ダイオード)を駆動するためのTFTとして、2組のTFTを用意する。不良箇所がなければ、2組の内、一方はダミーのTFTとなる。透明なTFTであれば、リペア用に複数のTFTを用意しても、開口率には大きな影響は与えない。なお、リペア回路に関しては、特開2000−227769号公報に詳しい記載がある。
【図面の簡単な説明】
【0180】
【図1】本発明を説明するための回路図の例である。
【図2】本発明に係る画素回路の動作例を示すタイミングチャートである。
【図3】時計回りのヒステリシスのあるトランジスタの電圧−電流特性を示す図である。
【図4】実施例1の電流設定期間におけるスイッチの状態を示す図である。
【図5】実施例1の昇圧期間におけるスイッチの状態を示す図である。
【図6】実施例1の発光期間におけるスイッチの状態を示す図である。
【図7】実施例1の降圧期間におけるスイッチの状態を示す図である。
【図8】実施例2を示す回路図である。
【図9】実施例2における回路の動作を示すタイミングチャートである。
【図10】実施例3を示す回路図である。
【図11】実施例3における回路の動作を示すタイミングチャートである。
【図12】実施例4における回路の動作を示すタイミングチャートである。
【図13】実施例5を示す回路図である。
【図14】実施例5における回路の動作を示すタイミングチャートである。
【図15】実施例6を示す回路図である。
【図16】実施例6における回路の動作を示すタイミングチャートである。
【図17】実施例7を示す回路図である。
【図18】実施例7における回路の動作を示すタイミングチャートである。
【図19】実施例8における回路の動作を示すタイミングチャートである。
【図20】実施例9と10の元となる技術を示す回路図である。
【図21】図20の回路の動作を示すタイミングチャートである。
【図22】実施例9を示す回路図である。
【図23】実施例9で説明する回路図の動作を示すタイミングチャートである。
【図24】実施例9で説明する回路図の動作を示すタイミングチャートである。
【図25】実施例10で説明する回路の動作を示すタイミングチャートである。
【図26】発光表示デバイスの画素の構成例を示す図である。
【図27】有機EL表示装置の構成例を示す図である。
【図28】従来技術における画素回路図の例である。
【図29】実施例5から8のもととなる回路図である。
【符号の説明】
【0181】
LED1 有機EL素子
Tr1〜Tr2 n形トランジスタ
SW1〜SW6 スイッチ
L1〜L4 配線
C1 容量
ILED LED1に流れる電流
【技術分野】
【0001】
本発明は、有機エレクトロルミネッセンス(Electro−Luminescence以下EL)素子や有機発光ダイオード素子(OLED素子)等の表示素子を用いた画素回路、及びそれを用いた画像表示装置に関するものである。
【背景技術】
【0002】
近年、OLEDや有機EL素子と駆動回路で構成される画素をマトリックス状に備えた発光表示デバイスとしてアクティブマトリックス(Active−Matrix,以下AM)型有機ELディスプレイが検討されている。
【0003】
図26は有機EL素子と駆動回路で構成される画素回路の概略構成である。そして、図27は、上記画素回路をマトリックス状に配置したAM型有機ELディスプレイを示している。
【0004】
また、図28には、画素回路の例を示す。SW1およびSW2をオンにして、画素回路内のゲート−ドレイン間が短絡したTFT(Tr1)に、外部(L3)から電流を供給する。これにより、TFTのゲート電圧値Vg1を、当該外部からの電流がドレイン電流として流れる電圧とすることができる。こうして発光素子に流す電流が設定される。
【0005】
この後、ゲート電圧値Vg1を保持した状態で、SW1及びSW2をオフして、SW3をオンにすることで、電流経路を有機EL素子(LED1)側に切り替える。TFTのゲート−ソース間電圧が、外部L3からの電流が流れた電圧と同じであるため、TFT(Tr1)は、外部からの電流と同じ大きさの一定電流を供給する電流源として働く。すなわち、外部(L3)からの電流と同じ大きさの電流を有機EL素子に流すことになる。
【0006】
このような電流駆動による表示素子に関して、特許文献1(特表2002−517806号公報)に記載されている。
【特許文献1】特表2002−517806号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
ところで、トランジスタのチャネル層を構成する材料として、多結晶シリコン(polycrystal-Si,以下p−Si)、非晶質シリコン(amorpohus-Si,以下a−Si)等がある。また、有機半導体(Organic Semiconductor,以下OS)等があり、これらの半導体を用いたTFTの開発が進められている。
【0008】
本発明者らの知見によると、a−SiやOSや酸化物半導体をチャネル層に利用したTFTでは、ゲート電圧とドレイン電流との関係がヒステリシス特性を示す場合がある。
【0009】
ここで、ヒステリシス特性とは、以下の第1の場合と第2の場合とで、同じゲート電圧値でもドレイン電流値が異なることを意味する。
【0010】
第1の場合:ゲート電圧を、ドレイン電流が少ない状態(あるいは実質的にドレイン電流が流れていない状態)である電圧値(オフ状態)から、それよりも大きなドレイン電流が流れる状態である電圧値(オン状態)に連続的に変える場合のことである。
【0011】
第2の場合:第1の場合とは、逆に、オン状態からオフ状態に連続的に変える場合のことである。
【0012】
本発明者らは、トランジスタにヒステリシス特性があることを考慮した画素回路を提供するという目的の下、以下に示す本発明をなすに至った。なお、以下では、表示素子に供給される電流を駆動電流と表現する。
【課題を解決するための手段】
【0013】
第1の本発明に係る画素回路は、
オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である、前記第1の関係とは異なる第2の関係とを兼ね備えているトランジスタと、
前記トランジスタによって制御された電流が駆動電流として供給される表示素子と、
前記トランジスタのゲート電極に接続される容量素子と、
を備え、
前記表示素子に供給する駆動電流を設定するための第1の期間では、前記第1及び第2の関係の一方の関係に基づき前記トランジスタが動作し、
前記表示素子に駆動電流を供給して発光させるための第2の期間では、他方の関係に基づき前記トランジスタが動作することを特徴とする。
【0014】
ここで、上記第1の本発明において前記駆動電流を流すための前記トランジスタのゲート電圧値は、前記オン状態とオフ状態の間になるように設定され得る。
【0015】
また、第2の本発明に係る画素回路は、
オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である、前記第1の関係とは異なる第2の関係とを兼ね備えているトランジスタと、
前記トランジスタによって制御された電流が駆動電流として供給される表示素子と、
前記トランジスタのゲート電極に接続される容量素子と、
を備え、
前記表示素子に供給する駆動電流を設定するための第1の期間と、前記表示素子に駆動電流を供給して発光させるための第2の期間とを有し、
前記第1及び第2の期間の両方において、前記第1及び第2の関係のうちの一方の関係のみを利用するために、
(1)前記駆動電流を設定する。その後、前記トランジスタをオフ状態にしてから、前記表示素子に前記駆動電流を供給するか、あるいは
(2)前記駆動電流を設定する。その後、前記トランジスタをオン状態にしてから、前記表示素子に前記駆動電流を供給することを特徴とする。
【0016】
更にまた、第3の本発明に係る画像表示装置は、
一つの画素が、前記いずれかの画素回路を含み構成され、
前記画素はマトリックス状に複数個配置されており、
前記画素回路に接続されるデータ線と走査線と、
を有することを特徴とする。
【0017】
また、別の本発明は、表示素子を駆動するトランジスタを有し、前記表示素子に供給する電流を設定する第1の期間と、前記表示素子に駆動電流を供給する第2の期間とを有する表示素子の駆動方法において、同じゲート電圧値でも、オフ状態から設定した場合より、オン状態から設定した場合のドレイン電流値が小さくなる時計回りのヒステリシス特性を有する前記トランジスタを用い、前記第1の期間において、前記トランジスタのゲート電圧を、オフ状態から第1の電流値になるように設定し、その後、前記トランジスタをオン状態にした後に戻し、前記第2の期間において、第1の電流値よりも小さい第2の電流を前記表示素子に駆動電流として供給することを特徴とする。
【0018】
また、別の本発明は、表示素子を駆動するトランジスタを有し、前記表示素子に供給する電流を設定する第1の期間と、前記表示素子に駆動電流を供給する第2の期間とを有する表示素子の駆動方法において、同じゲート電圧値でも、オン状態から設定した場合より、オフ状態から設定した場合のドレイン電流値が小さくなる反時計回りのヒステリシス特性を有する前記トランジスタを用い、前記第1の期間において、前記トランジスタのゲート電圧を、オン状態から第3の電流値になるように設定し、その後、前記トランジスタをオフ状態にした後に戻し、前記第2の期間において、前記第3の電流値より小さい第4の電流値を前記表示素子に駆動電流として供給することを特徴とする。
【0019】
また、別の本発明は、表示素子を駆動するトランジスタを有し、表示素子に供給する電流を設定する第1の期間と、表示素子に駆動電流を供給する第2の期間とを有する表示素子の駆動方法において、第1の期間の前及び第2の期間の前にトランジスタを共にオン状態、あるいは、オフ状態とすることを特徴とする。
【発明の効果】
【0020】
本発明によれば、トランジスタのヒステリシス特性を利用して、電流設定期間における書き込み電流を発光時の駆動電流よりも大きくでき、電流設定期間の長期化を軽減することができる。
【発明を実施するための最良の形態】
【0021】
(第1の実施形態:ヒステリシスにおける第1及び第2の関係の両方を積極的に利用した画素回路)
第1の本実施形態に係る発明について説明する。まず、ゲート電圧値とドレイン電流との関係がヒステリシス特性を有するトランジスタを用意する。
【0022】
具体的には、例えば図3に示すように、オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係3001を備えたトランジスタがある。またオン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である第2の関係3002を備えたトランジスタがある。この第1の関係3001と第2の関係3002とを兼ね備えているトランジスタを用意する。
【0023】
本実施形態に係る発明は、ヒステリシス特性を有するトランジスタであれば、その特性の大小問わず適用され得る。
【0024】
例えば、ドレイン電流が1nAの電流となる場合のゲート電圧値が、前記第1の関係と第2の関係との間で、0.05V以上、または、0.5V以上の差を示すトランジスタに適用され得る。ゲート電圧値の差異の上限値は特に限定されないが、例えば、5Vである。
【0025】
本実施形態に係る発明に適用される画素回路の例として、図1を参照しながら説明する。勿論、本実施形態に係る発明が適用され得る画素回路は、図1に記載される画素回路に限定されるものではない。
【0026】
上記用意したトランジスタが、図1に示すTr1(1001)に該当する。そして、表示素子LED1(1002)を用意する。ここで、LED1に供給される電流は、前記Tr1により制御される。
【0027】
さらに、容量素子C1(1003)を前記トランジスタ1001のゲート電極に接続する。そして、前記表示素子1002に供給する駆動電流を設定するための第1の期間では、前記第1及び第2の関係(図3の3001、3002)の一方の関係に基づき前記トランジスタが動作する。
【0028】
更に、前記表示素子1002に駆動電流を供給して発光させるための第2の期間では、他方の関係に基づき前記トランジスタが動作する。即ち、前記第1の期間では、前記第1の関係3001に基づき前記トランジスタが動作させ、前記第2の期間では、前記第2の関係3002に基づき前記トランジスタを動作させる。また、前記第1の期間では、前記第2の関係を利用し、前記第2の期間では、第1の関係を利用することもできる。
【0029】
ここで、第1の期間で設定される電流値は、ゲート電極の接続される容量素子1003によって記憶保持される。そして、第2の期間即ち発光期間が開始するまでにゲート電圧値を一旦上昇させた後、降下させる等することによりゲート電圧とドレイン電流との関係を前記第1の関係から第2の関係に(或いは第2の関係から第1の関係に)移行させることができる。
【0030】
その結果、前記第1の期間で設定されるドレイン電流値を、前記第2の期間に前記表示素子に供給される駆動電流値よりも大きくすることができる。
【0031】
階調表現を表示素子への電流供給量によって制御しようとする場合、特に低階調の場合は電流供給量を少なくせざるを得ないが、斯かる場合、低電流ゆえに、第1の期間である電流設定期間が長くなってしまうことが懸念される。
【0032】
しかしながら、本実施形態に斯かる発明を用いれば、第1の期間における書き込み電流を発光時の駆動電流よりも大きくできるため、電流設定期間の長期化を軽減することができる。
【0033】
有機ELやOLED素子を表示素子に用いる場合、今後、当該素子の電流−輝度特性の向上が進み、有機EL素子やOLEDへの供給電流が低下することが考えられる。このような点からもトランジスタのヒステリシス特性を積極的に利用する本発明は有効なものとなる。
【0034】
なお、前記第1の期間で定まるゲート電圧値と、前記表示素子に駆動電流を供給する際のゲート電圧値が等しくなるようにすることも好ましい形態である。
【0035】
また、図3においては、トランジスタがオフ状態からオン状態を経て、再度オフ状態になる場合に、時計回りのヒステリシス特性を示す場合を示している。本発明は上記の通り、図3のような時計回りのヒステリシスのみではなく、反時計回りのヒステリシス特性を示すトランジスタを適用することもできる。
【0036】
更にまた、前記第1の期間で設定されるドレイン電流値が、前記第2の期間に前記表示素子に供給される駆動電流値よりも小さくなるように構成することも可能である。これは、第1の期間で設定するのに要した電流値を低くしつつ、発光のための駆動電流を高くすることができることを意味する。
【0037】
以下に、時計回りのヒステリシス特性を有するトランジスタを用いる場合と、反時計回りのヒステリシス特性を有するトランジスタを用いる場合の回路動作について、それぞれ例示する。
【0038】
1)時計回りのヒステリシスの場合
トランジスタは、オフ状態からオン状態にする場合と、オン状態からオフ状態にする場合とで、同じゲート電圧値で異なるドレイン電流値となる時計回りのヒステリシス特性を有することになる。
【0039】
そして、前記第1の期間内において、オフ状態の前記トランジスタのゲート電圧値を上げて、第1の電流値(ドレイン電流)を流すように設定する。
【0040】
続いて、前記トランジスタのゲート電圧値を更に上げる等して一旦オン状態にする。その後、ゲート電圧値を下げるなどして、前記第1の電流値より小さい第2の電流値を、前記第2の期間内において、前記表示素子に駆動電流として供給する。
【0041】
2)反時計回りのヒステリシスの場合
トランジスタは、オン状態からオフ状態にする場合と、オフ状態からオン状態にする場合とで、同じゲート電圧値で異なるドレイン電流値となる反時計回りのヒステリシス特性を有する。
【0042】
そして、前記第1の期間内において、オン状態の前記トランジスタが第3の電流値を流すように設定する(例えば、ゲート電圧値を下げながら第3の電流値を設定する)。
【0043】
続いて、前記第2の期間においては、前記トランジスタを一旦オフ状態にした後に前記ゲート電圧値を上げるなどして、前記第3の電流値より小さい第4の電流値を、前記表示素子に駆動電流として供給する。
【0044】
なお、ヒステリシス特性を有するトランジスタの製造方法について例示する。
【0045】
(a)時計回りのヒステリシス特性を有するトランジスタの構成例
ガラス基板上にレジスト膜形成後、フォトリソグラフィ法によりゲート電極パターンを形成する。その後、電子ビーム蒸着により、下から、Ti、Auを積層し、リフトオフ法にてゲート電極を形成する。
【0046】
続いて、レジスト膜形成後、フォトリソグラフィ法により絶縁層パターンを形成する。その後、スパッタ法にてSiO2を成膜し、リフトオフ法にて、絶縁層を形成する。
【0047】
続いて、レジスト膜形成後、フォトリソグラフィ法により活性層パターンを形成する。その後、スパッタ法にて金属酸化物半導体であるIn−Ga−Zn−Oを成膜し、リフトオフ法にて活性層を形成する。
【0048】
続いて、レジスト膜形成後、フォトリソグラフィ法によりソース・ドレイン電極パターンを形成する。その後、電子ビーム蒸着により、下から、Ti、Auを積層し、リフトオフ法にてソース・ドレイン電極を形成する。
【0049】
以上の製造法を用いることで、ゲート絶縁膜にSiO2を用いたボトムゲート(逆スタガ)型の薄膜トランジスタ(Thin−Film−Transistor,TFT)を作製することができる。実際には、活性層の厚さや成膜条件などにもよるが、このようにして作製すると時計回りのヒステリシス特性を有するトランジスタになり易い。
【0050】
(b)反時計回りのヒステリシス特性を有するトランジスタの構成例
ガラス基板上にレジスト膜形成後、フォトリソグラフィ法によりソース・ドレイン電極パターンを形成する。その後、電子ビーム蒸着により、下から、Ti、Au、Tiを積層し、リフトオフ法にてソース・ドレイン電極を形成する。
【0051】
続いて、レジスト膜形成後、フォトリソグラフィ法により活性層パターンを形成する。その後、スパッタ法にて金属酸化物半導体であるIn−Ga−Zn−Oを成膜し、リフトオフ法にて活性層を形成する。
【0052】
続いて、レジスト膜形成後、フォトリソグラフィ法により絶縁層パターンを形成する。その後、スパッタ法にてY2O3を成膜し、リフトオフ法にて、絶縁層を形成する。
【0053】
続いて、レジスト膜形成後、フォトリソグラフィ法によりゲート電極パターンを形成する。その後、電子ビーム蒸着により、下から、Ti、Auを積層し、リフトオフ法にてゲート電極を形成する。
【0054】
以上の製造法を用いることで、ゲート絶縁膜にY2O3を用いたトップゲート型の薄膜トランジスタ(Thin−Film−Transistor,TFT)を作製することができる。実際には、活性層の厚さや成膜条件などにもよるが、このようにして作製すると反時計回りのヒステリシス特性を有するトランジスタになり易い。
【0055】
なお、本実施形態に係る発明に適用されるトランジスタの、ヒステリシス特性について説明する。画素回路内には、通常、スイッチとして動作するトランジスタを備えている。前記表示素子に駆動電流を供給するトランジスタのオン状態の電圧値が、前記スイッチとして働くトランジスタのゲート電圧最大値VDDより大きい場合、回路が正常に動作しない。
【0056】
同様に、前記駆動電流を供給するトランジスタのオフ状態の電圧値が、前記スイッチとして働くトランジスタのゲート電圧最小値VSSより小さい場合にも、回路が正常に働かない。
【0057】
従って、前記オン状態とオフ状態の電圧値は、それぞれ、(VDD−5V)以下、(VSS+5V)以上であることが好ましい。VDDとVSSの値は、そのTFTの電流能力により決められる設計事項であるが、多くの場合、VDDは10Vより大きく、VSSは−5Vより小さい。
【0058】
従って、第1の期間において設定されるゲート電圧値が、(VDD−5V)−(VSS+5V)=5Vの範囲に収まるヒステリシス特性を備えるトランジスタであれば、本発明が利用できる。ただし、前記範囲は、VDDやVSSの電圧を変えることで広げる事ができ、上記範囲はあくまで一例である。
【0059】
(第2の実施形態:ヒステリシスにおける第1または第2の関係の一方のみを積極的に利用した画素回路)
次に、第2の実施形態に係る発明について説明する。まず、第1の実施形態に係る発明と同様に、オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係を備えたトランジスタがある。また、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である前記第1の関係とは異なる第2の関係を備えたトランジスタがある。この第1の関係と第2の関係とを兼ね備えているトランジスタを用意する。
【0060】
そして、前記トランジスタによって、供給される電流のスイッチング動作が行われる表示素子と、前記トランジスタのゲート電極に接続される容量素子とを備えていることも、上記実施形態で説明した事項と同様である。
【0061】
本実施形態に係る画素回路は、前記表示素子に供給する駆動電流を設定するための第1の期間と、前記表示素子に駆動電流を供給して発光させるための第2の期間とを有するように動作する。
【0062】
そして、前記第1及び第2の期間の両方の期間において、前記第1及び第2の関係のうちの一方の関係のみを利用するために、以下の(1)あるいは(2)のようにする。
【0063】
即ち、(1)前記駆動電流を設定し、その後、前記トランジスタをオフ状態にしてから、前記表示素子に前記駆動電流を供給するか、あるいは、
(2)前記駆動電流を設定し、その後、前記トランジスタをオン状態にしてから、前記表示素子に前記駆動電流を供給する。
【0064】
なお、前記(1)では、まず前記トランジスタをオフ状態にした後に、ゲート電圧値を上げるなどして前記駆動電流を設定し(第1の期間)、その後、トランジスタを一旦オフ状態に戻す。その後、ゲート電圧値を上げるなどして表示素子に駆動電流を供給する(第2の期間)ことができる。
また、前記(2)前記トランジスタをオン状態にした後で、前記駆動電流を設定し(第1の期間)、その後、前記トランジスタを一旦オン状態に戻してから、前記表示素子に前記駆動電流を供給する(第2の期間)ことができる。
【0065】
なお、第1の期間の前に所定の状態(上記(1)の場合はオフ状態、(2)の場合はオン状態)を経由せず、前記2つの関係のいずれか1つのみに基づいて駆動電流を前記表示素子に供給する事も可能である。
【0066】
この場合、第1の期間での駆動電流を設定は、前記トランジスタのソース−ドレイン間に電流を流さずに行うことができる必要がある。これは、例えば、前記トランジスタのソースやドレインと非接続としたゲートに電圧を印加することで実現できる。その後、前記所定の状態を経由して、該第1の期間における設定状態に戻し、駆動電流を前記表示素子に供給する。これにより、前記2つの内、いずれか1つの関係のみに基づいて駆動電流を前記表示素子に供給する事ができる。
【0067】
ただし、前記第1の期間の後に、所定の前記設定状態に戻す際には、必ずしも、元の状態そのものに戻す必要はない。
【0068】
たとえば、第1の期間において、前記駆動電流を設定するためのドレイン電流値を、前記第2の期間において、前記表示素子に供給して駆動するための駆動電流よりも大きくすることもできる。また、その逆あるいは、両者同じ値にすることもできる。
【0069】
このように画素回路を構成し、そして動作させることにより、前記第1及び第2の期間の両方において、前記第1及び第2の関係のうちの一方の関係のみに基づいて前記トランジスタを動作させることができる。
【0070】
(第3の実施形態:画像表示装置)
本実施形態に係る画像表示装置は、上記第1及び第2の実施形態に係る発明において説明した画素回路2799を含み、1画素が構成される。
【0071】
図27に示すように、前記画素はマトリックス状に複数個配置されている。そして、データ線2701と走査線2702とが前記画素回路2799に接続されることで、画像表示装置が実現される。
【0072】
以下では、上述した実施形態について、具体的な回路構成、及びその動作を示しながら、本発明について説明する。なお、実施例1から3、5から7、9及び10では、ヒステリシス特性における前述の第1の関係と第2の関係の両方の関係を利用する構成例である(即ち、実施形態1に該当する)。
【0073】
また、実施例4、及び8は、ヒステリシス特性における前述の第1の関係と第2の関係の一方の関係のみに基づいて前記トランジスタを動作させる構成例である(即ち、実施形態2に該当する)。
【0074】
以下の実施例においては、前記画素回路が具備する有機EL素子(有機エレクトロルミネッセンス素子)を用いた場合の駆動方法を例として説明する。但し、本発明は、有機EL素子やOLED素子に限定されるものではなく、他の表示素子の駆動にも使用することができる。また、以下で説明するトランジスタのチャネル層は、アモルファスシリコンやアモルファス酸化物材料や有機半導体材料で構成できる。
【実施例】
【0075】
(実施例1)
画素回路1000の構成例を図1に示す。本実施例では、一端が第一の配線L2(1005)に接続されている有機EL素子LED1(1002)を備えている。有機EL素子LED1(1002)は表示素子の一例を示すものである。また、有機EL素子LED1を駆動する駆動回路を備えている。駆動回路は以下のように構成されている。尚、以下では、有機EL素子と表現せずに、OLED素子と表現することもできるが、この表現の言い換えは、省略する。
【0076】
まず、ソースが第一の配線L1(1006)に、ゲートが容量素子C1(1003)の一端に接続されている第一のトランジスタであるn型トランジスタTr1(1001)を備えている。
【0077】
また、一端がn型トランジスタTr1(1001)のゲートに接続され、他の一端が第四の配線L4(1007)に接続されている容量C1を備えている。また一端がn型トランジスタTr1のドレインに接続され、他の一端が第三の配線L3(1008)に接続されている第一のスイッチSW1(1011)を備えている。
【0078】
更に、一端がトランジスタTr1のゲートに接続され、他の一端がトランジスタTr1のドレインに接続されている第二のスイッチSW2(1012)を備えている。また、一端がトランジスタTr1のドレインに接続され、他の一端が有機EL素子LED1に接続されている第三のスイッチSW3(1013)を備えている。更に一端がトランジスタTr1のドレインに接続され、他の一端が配線L4に接続されている第四のスイッチSW4(1014)を備えている。
【0079】
画素回路の動作を示すタイミングチャートを図2に示す。なお、配線L1,L2(1006、1005)には一定電圧VSS1、VDD1が印加され、配線L3には適当な電流Idが供給されている。また、トランジスタTr1のゲート電圧をVgとして示す。トランジスタTr1は図3に示す時計回りのヒステリシスを持つ特性を有するものとする。
【0080】
まず、図2に示すように電流設定期間(第1の期間)において、スイッチSW1,SW2をオンし、スイッチSW3,SW4をオフする。その場合の状態を図4に示す。配線L4の電圧レベルはLレベルとする。
【0081】
この時、トランジスタTr1には配線L3より電流Id1が供給され、安定状態ではトランジスタTr1のゲート電圧Vgは電流Id1が流れるような電圧となる。その後、電流設定期間の終了とともにスイッチSW1,SW2がオフするため、電流Id1が流れるような電圧が、トランジスタTr1のゲート並びに容量C1に保持される。
【0082】
次に、図2に示すように昇圧期間において、スイッチSW4をオンし、スイッチSW1〜SW3をオフする。その場合の状態を図5に示す。配線L4の電圧レベルはHとする。
ここで、前記容量素子C1と前記トランジスタのデート電極とが電気的に接続される。
【0083】
この時、チャージポンプ効果によりトランジスタTr1のゲート電圧Vgが上昇し、そのドレインも配線L4に接続されるため、トランジスタTr1には大きな電流が流れ、トランジスタTr1はオンとなる。その後、配線L4の電圧レベルをL、スイッチSW4をオフすると、ゲート電圧Vgの電圧が元に戻る。チャージポンプ効果を利用することにより、前記第1の期間において定まるゲート電圧値を上下させることができる。
【0084】
次に、図2に示すように発光期間(第2の期間)において、スイッチSW3をオンする。その場合の状態を図6に示す。この時、電流設定期間に設定された電圧に相当する電流が有機EL素子LED1とトランジスタTr1のソース−ドレイン間にId2として流れ、有機EL素子LED1が発光する。
【0085】
次いで、図2に示すように降圧期間において、スイッチSW2,SW4をオンする。その場合の状態を図7に示す。この時、トランジスタTr1のドレインとゲートが短絡し、配線L4よりLレベルが印加され、トランジスタTr1はオフとなる。
【0086】
本実施例では、以上の電流設定期間、昇圧期間、発光期間、降圧期間を繰り返し動作する。この場合、トランジスタTr1は電流設定期間の前にオフ、発光期間の前にはオン状態を経由する。そのため、図3に示すトランジスタTr1のヒステリシス特性により発光期間の電流Id2に比べ、電流設定期間の電流Id1を大きくする事ができる。従って、電流設定期間を短縮できる。
【0087】
また、電流設定期間において、流れる電流により電圧を設定するため、トランジスタTr1のしきい値がばらついていても、ヒステリシス特性のばらつきがなければ、ばらつきの無い電流を有機EL素子LED1に供給することが可能である。例えば、前記図3に示すヒステリシス特性がゲート電圧に対し平行移動していても、同様の動作が可能である。
【0088】
(実施例2)
画素回路の構成例を図8に示す。本実施例では、一端が第一の配線L2に接続されている有機EL素子LED1と、その駆動回路を備えている。駆動回路は以下のように構成されている。
【0089】
まず、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。また、一端がトランジスタTr1のドレインに接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1と、一端がトランジスタTr1のゲートに接続され、他の一端がドレインに接続されている第二のスイッチSW2を備えている。
【0090】
更に、一端がトランジスタTr1のドレインに接続され、他の一端が有機EL素子LED1に接続されている第三のスイッチSW3と、一端がトランジスタTr1のドレインに接続され、他の一端が配線L4に接続されている第四のスイッチSW4を備えている。
【0091】
また、一端が配線L4に接続され、他の一端が容量C1のトランジスタTr1のゲートに接続されていない側の一端と接続されている第五のスイッチSW5を備えている。また、一端が配線L1に接続され、他の一端が容量C1のトランジスタTr1のゲートに接続されていない側の一端と接続されている第六のスイッチSW6を備えている。トランジスタTr1は図3に示す時計回りのヒステリシス特性を有するものとする。
【0092】
本実施例のタイミングチャートを図9に示す。スイッチSW1〜SW4の動作は図2の場合と同様である。また、図2の場合と同様に配線L1,L2には一定電圧VSS1、VDD1が印加され、配線L3には適当な電流Idが供給されている。トランジスタTr1のゲート電圧をVgとして示す。
【0093】
本実施例では、実施例1の構成にスイッチSW5,SW6を加えている。図9に示すように電流設定期間と発光期間にそれぞれスイッチSW5をオフ、スイッチSW6をオンする。
【0094】
これにより、電流設定期間と発光期間に容量C1の一端をトランジスタTr1のゲートに、他の一端をトランジスタTr1のソースに接続できる。そのため、配線L1に好ましくない電圧変動があるような場合でも、容量C1のチャージポンプ動作によりトランジスタTr1のゲート−ソース間電圧を固定できる。
【0095】
従って、実施例1と同じ効果が得られるばかりでなく、発光期間に有機EL素子LED1,トランジスタTr1のドレイン−ソース間に流れる電流精度の低下を避けることができる。
【0096】
(実施例3)
画素回路の構成例を図10に示す。本実施例では、一端が第一の配線L2に接続されている有機EL素子LED1とその駆動回路を備えている。駆動回路は以下のように構成されている。
【0097】
まず、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。また、一端がトランジスタTr1のゲートに接続されている容量C1と、一端がトランジスタTr1のドレインに接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。
【0098】
更に、一端がトランジスタTr1のゲートに接続され、他の一端がトランジスタTr1のドレインに接続されている第二のスイッチSW2を備えている。また、一端がトランジスタTr1のドレインに接続され、他の一端が有機EL素子LED1の配線L2と接続されていない側の一端に接続されている第三のスイッチSW3を備えている。トランジスタTr1は図3に示す時計回りのヒステリシス特性を有するものとする。
【0099】
本実施例のタイミングチャートを図11に示す。但し、配線L1の電圧はVSS1固定ではなく、変動する。他の配線L2、L3、L4は図2の場合と同様である。スイッチSW1〜SW3の動作も図2の場合と同様である。
【0100】
本実施例では、実施例1の図1からスイッチSW4が取り除がれており、図12に示すように昇圧期間において配線L1の電圧を下げる。そのため、昇圧期間にトランジスタTr1のゲート−ソース間電圧が大きくなり、トランジスタTr1をオン状態にすることができる。従って、素子数が少なくても、実施例1と同様な動作・効果を実現することができる。
【0101】
(実施例4)
次に、実施例4における画素回路の構成例を説明する。回路の構成は実施例1と同じであるが、動作が異なっている。また、各配線の電圧に関しては配線L4以外は実施例1の場合と同様である。本実施例では、後述するように電流設定期間における電流と発光期間における電流を同じとするものである。これは、後述する実施例8でも同様である。
【0102】
本実施例のタイミングチャートを図12に示す。本実施例では、図12に示すように実施例1の昇圧期間に相当する期間において、配線L4の電圧を下げることで降圧期間1とし、実施例1の降圧期間を降圧期間2とする。降圧期間1において、配線L4の電圧を下げることにより、チャージポンプ効果の結果、トランジスタTr1のゲートの電圧はトランジスタTr1がオフする電圧となる。
【0103】
この結果、電流設定期間、発光期間の前で、共にトランジスタTr1をオフにする。そのため、トランジスタTr1がヒステリシス特性を持っていても電流設定期間に駆動回路に供給される電流と、発光期間に駆動回路から有機EL素子LED1に供給する電流が同一となる。この場合のヒステリシス特性は、図3に示す時計回りのヒステリシス特性を言う。また、反時計回りのヒステリシス特性を含むものである。
【0104】
更に、発光期間、電流設定期間の前の電圧条件を固定しているため、ヒステリシスの影響による電流ばらつきを抑制することができる。従って、本実施形態では、ヒステリシス特性の影響を受けることなく、電流設定期間に供給される電流にばらつきがなければ、発光期間にトランジスタ特性のばらつきによらず、ばらつきのない電流をLED1に供給する事ができる。
【0105】
また、電流設定期間、発光期間の前で、降圧期間に代わりに昇圧期間を設けても、同様の効果が得られる。即ち、本実施形態では、電流設定期間、発光期間の前で共にトランジスタTr1をオフすると説明したが、トランジスタTr1を電流設定期間、発光期間の前で共にオンしても良い。
【0106】
(実施例5)
実施例5から実施例8は、図29に示した画素回路を更に改良したものである。
【0107】
まず、図29の画素回路について説明する。2つのTFT(Tr1とTr2)がカレントミラー構成をとり、カレントミラーの内の1つのTFTのゲートとドレインを短絡し、外部から電流を供給する。カレントミラーの内の1つのTFTのゲート電圧は、外部からの電流を流すような電圧とすることができる。
【0108】
これに伴い、カレントミラーの他のTFTは、電圧に従い有機EL素子(LED1)に電流を供給する。カレントミラーを構成する2つのTFTは近接するため、それらの間の特性ばらつきは小さく、有機EL素子に供給する電流は外部からの電流により決定される。
【0109】
以下、回路構成を具体的に説明する。一端が第一の配線L2に接続されている有機EL素子LED1とその駆動回路を備えている。駆動回路はソースが第一の配線L1に、ゲートが容量C1の一端に、ドレインが有機EL素子LED1の配線L2と接続していない一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。
【0110】
また、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第二のトランジスタであるn型トランジスタTr2を備えている。容量Cの他の一端は第一、第二のトランジスタTr1,Tr2のゲートに接続されている。
【0111】
更に、一端がトランジスタTr2のドレインに接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。また、一端がトランジスタTr1,Tr2のゲートに接続され、他の一端がトランジスタTr2のドレインに接続されている第二のスイッチSW2を備えている。ここで、少なくともトランジスタTr1は図3に示す時計回りのヒステリシス特性を有するものとする。
【0112】
本実施例では、電流設定期間においてスイッチSW1,SW2をオンし、配線L3からトランジスタTr2に電流を供給する。安定状態では、トランジスタTr2のゲートにその電流が流れるような電圧が印加される。その後、スイッチSW1,SW2をオフすると、トランジスタTr2のゲートの電圧は容量C1に蓄積される。トランジスタTr1はその蓄積された電圧に従って有機EL素子LED1に電流を流す。
【0113】
次に、実施例5における画素回路の構成例を図13に示す。図13は上述のように図29の回路を改良したものである。本実施例では、一端が第一の配線L2に接続されている有機EL素子LED1と、その駆動回路を備えている。
【0114】
駆動回路は、まず、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。また、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第二のトランジスタであるn型トランジスタTr2を備えている。容量C1の他の一端は配線L4に接続され、トランジスタTr1とTr2のゲート同士は接続されている。
【0115】
また、一端がトランジスタTr2のドレインに接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。また、一端がトランジスタTr1,Tr2のゲートに接続され、他の一端がトランジスタTr2のドレインに接続されている第二のスイッチSW2を備えている。
【0116】
更に、一端が配線L4に接続され、他の一端がトランジスタTr1のドレインに接続されている第三のスイッチSW3を備えている。また、一端が有機EL素子LED1の配線L2と接続されていない側の一端に接続され、他の一端がトランジスタTr1のドレインに接続されている第四のスイッチSW4を備えている。ここで、少なくともトランジスタTr1は図3に示す時計回りのヒステリシス特性を有するものとする。
【0117】
本実施例の動作のタイミングチャートを図14に示す。但し、配線L1,L2には一定電圧VSS1,VDD1が印加され、配線L3には適当な電流Id1が供給されている。トランジスタTr1のゲート電圧をVgとして示す。また、簡単のため、本実施例では、トランジスタTr1とTr2の電気特性は同じであるとする。
【0118】
まず、図14に示すように電流設定期間において、スイッチSW1,SW2,SW4をオンし、スイッチSW3をオフする。配線L4の電圧レベルをLとする。この時、トランジスタTr2には、配線L3より電流Id1が供給され、安定状態ではトランジスタTr2のゲート電圧Vgは、電流Id1が流れるような電圧となる。その後、電流設定期間の終了とともにスイッチSW1,SW2をオフするため、電流Id1が流れるような電圧が、トランジスタTr1のゲート並びに容量C1に保持される。
【0119】
次に、図14に示すように昇圧期間において、スイッチSW3をオンし、スイッチSW1,SW2,SW4をオフする。配線L4の電圧レベルをHとする。この時、チャージポンプ効果により、トランジスタTr1のゲート電圧Vgが上昇し、更にドレインも配線L4に接続されるため、トランジスタTr1には大きな電流が流れ、トランジスタTr1はオンとなる。その後、配線L4の電圧レベルをL、スイッチSW3をオフとすると、Vgの電圧が元に戻る。
【0120】
次に、図14に示すように発光期間において、スイッチSW4をオン、スイッチSW1〜SW3をオフする。この時、電流設定期間に設定された電圧に相当する電流が、有機EL素子LED1とトランジスタTr1のソース−ドレイン間に電流Id2が流れ、有機EL素子LED1が発光する。
【0121】
次に、降圧期間においてスイッチSW2,SW3をオンし、スイッチSW1,SW4をオフする。この時、トランジスタTr2のドレインとゲートが短絡するため、トランジスタTr1とTr2のゲート電圧は、トランジスタTr1とTr2をオフする電圧となる。
【0122】
以上の電流設定期間、昇圧期間、発光期間、降圧期間を繰り返し動作する。この場合、電流設定期間の前にトランジスタTr1とTr2をオフ、発光期間の前にはトランジスタTr1をオン状態とする。そのため、トランジスタTr1のヒステリシス特性により発光期間の電流Id2に比べ、電流設定期間の電流Id1を大きくする事ができる。従って、電流設定期間を短縮できる。
【0123】
また、電流設定期間において、電流を流す事により電圧を設定するため、例えば、しきい値の絶対値がばらついていても、トランジスタTr1とTr2の間での特性ばらつきが無い。そして、ヒステリシス特性にばらつきがなければ、ばらつきの無い電流を有機EL素子LED1に供給することが可能である。更に、発光期間、電流設定期間の前の電圧条件が固定されているため、トランジスタのヒステリシスの影響による電流ばらつきを抑制することができる。
【0124】
(実施例6)
本実施例に係る画素回路の構成例を図15に示す。本実施例では、一端が第一の配線L2に接続されている有機EL素子LED1とその駆動回路を備えている。駆動回路は、以下のように構成されている。
【0125】
まず、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。また、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第二のトランジスタであるn型トランジスタTr2を備えている。
【0126】
更に、一端がトランジスタTr2のドレインに接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。また、一端がトランジスタTr1,Tr2のゲートに接続され、他の一端がトランジスタTr2のドレインに接続されている第二のスイッチSW2を備えている。
【0127】
また、一端が配線L4に接続され、他の一端がトランジスタTr1のドレインに接続されている第三のスイッチSW3を備えている。また、一端が有機EL素子LED1の配線L2と接続されていない側の一端に接続され、他の一端がトランジスタTr1のドレインに接続されている第四のスイッチSW4を備えている。
【0128】
更に、一端が配線L4に接続され、他の一端が容量C1に接続されている第五のスイッチSW5、一端が配線L1に接続され、他の一端が容量C1の一端に接続されている第六のスイッチSW6を備えている。ここで、少なくともトランジスタTr1は図3に示す時計回りのヒステリシス特性を有するものとする。
【0129】
本実施例のタイミングチャートを図16に示す。本実施例では、図13の構成にスイッチSW5,SW6を加えている。スイッチSW1〜SW4の動作や配線L1〜L4の電圧条件は図14の場合と同様である。また、簡単のため、本実施例では、トランジスタTr1とTr2の電気特性は同じであるとする。
【0130】
本実施例では、図16に示すように電流設定期間と発光期間にスイッチSW5をオフし、スイッチSW6をオンする。これにより、電流設定期間と発光期間において、容量C1の一端をトランジスタTr1のゲートに、他の一端をトランジスタTr1のソースに接続できる。
【0131】
そのため、配線L1に好ましくない電圧変動があるような場合でも、容量C1のチャージポンプ動作によりトランジスタTr1のゲート−ソース間電圧を固定できる。従って、発光期間に有機EL素子LED1,トランジスタTr1のドレイン−ソース間に流れる電流精度の低下を避けることができる。
【0132】
(実施例7)
実施例7におけり画素回路の構成例を図17に示す。本実施例では、一端が第一の配線L2に接続されている有機EL素子LED1とその駆動回路を備えている。駆動回路は以下のように構成されている。
【0133】
まず、ソースが第一の配線L1に、ゲートが容量C1の一端に、ドレインが有機EL素子LED1の配線L2と接続されていない側の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。
【0134】
また、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第二のトランジスタであるn型トランジスタTr2を備えている。容量C1の他の一端は配線L4に接続され、トランジスタTr1,Tr2のゲート同士は接続されている。
【0135】
更に、一端がトランジスタTr2のドレインに接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。また、一端がトランジスタTr1,Tr2のゲートに接続され、他の一端がトランジスタTr2のドレインに接続されている第二のスイッチSW2を備えている。ここで、少なくともトランジスタTr1は、図3に示す時計回りのヒステリシス特性を有するものとする。
【0136】
本実施例のタイミングチャートを図18に示す。但し、本実施例では、配線L1の電圧をVSS1固定ではなく、変動する。他の配線L2〜L4の条件等は図14の場合と同様である。また、簡単のため、本実施例では、トランジスタTr1とTr2の電気特性は同じであるとする。
【0137】
本実施例では、図13の実施例5の構成からスイッチSW3,SW4が取り除かれており、図18に示すように昇圧期間において配線L1の電圧を下げる。そのため、トランジスタTr1のゲート−ソース間電圧が大きくなり、トランジスタTr1をオン状態にすることができる。従って、素子数が少なくても実施例5と同様な動作・効果を実現できる。
【0138】
(実施例8)
本実施例の画素回路の構成は図13を用いて説明した実施例5における画素回路と同じ構成であるが、一部動作が異なっている。本実施例のタイミングチャートを図19に示す。各配線の条件は配線L4を除いて実施例5の図14と同様である。
【0139】
スイッチSW1〜SW4の動作も図14と同様である。本実施例は、上述のように実施例4と同様に電流設定期間の電流と発光期間の電流を同一とするものである。また、簡単のため、本実施例では、トランジスタTr1とTr2の電気特性は同じであるとする。
【0140】
本実施例では、図19に示すように昇圧期間に相当する期間において、配線L4の電圧を下げることで降圧期間1とし、実施例5の降圧期間を降圧期間2とする。降圧期間1において、配線L4の電圧を下げることでチャージポンプ効果の結果、トランジスタTr1のゲートの電圧は、トランジスタTr1がオフする電圧となる。
【0141】
この結果、電流設定期間,発光期間の前で、共にトランジスタTr1をオフにする。そのため、トランジスタTr1がヒステリシス特性を持っていても、電流設定期間に駆動回路に供給される電流と、発光期間に駆動回路から有機EL素子LED1に供給する電流が同一となる。この場合のヒステリシス特性は、図3に示す時計回りのヒステリシス特性を言う。また、反時計回りのヒステリシス特性を含むものである。
【0142】
更に、発光期間、電流設定期間の前の電圧条件が固定されているため、ヒステリシスの影響による電流ばらつきを抑制することができる。従って、本実施例では、ヒステリシス特性の影響を受けることなく、電流設定期間に供給される電流にばらつきがなければ、発光期間にトランジスタ特性のばらつきによらず、ばらつきのない電流を有機EL素子LED1に供給する事ができる。
【0143】
また、電流設定期間、発光期間の前で、降圧期間に代わりに昇圧期間を設けても同様の効果が得られる。即ち、本実施例では、電流設定期間、発光期間の前で共にトランジスタTr1をオフすると説明したが、トランジスタTr1を電流設定期間、発光期間の前で共にオンしても良い。
【0144】
以上のように実施例5から8では、実施例1から4と異なる回路構成でも、それと同じ機能を果たすことができる。電流設定期間において供給される電流に従って発光期間に有機EL素子LED1に供給する電流を設定する駆動回路を含む発光表示デバイス全てについても同じことが可能である。
【0145】
つまり、電流設定期間と発酵期間の前に有機EL素子LED1に供給する電流を決めるトランジスタの動作をオン又はオフに固定する動作を行うことで、実施例1から4と同様の効果が得られる。
【0146】
更に、電流設定期間において、電圧を供給することで、発光期間に有機EL素子LED1に供給する電流を設定する方式の駆動回路を含む発光表示デバイスでも同じ事が可能である。
【0147】
(実施例9)
まず実施例9を説明する前に、実施例9及び実施例10の元となる技術を説明する。図20はその場合の駆動回路を示す。
【0148】
図20では、一端が第一の配線L2に接続されている有機EL素子LED1とその駆動回路を備えている。駆動回路は以下のように構成されている。
【0149】
まず、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。また、一端が容量C1のトランジスタTr1のゲートに接続されていない側の一端に接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。
【0150】
更に、一端がトランジスタTr1のゲートに接続され、他の一端がトランジスタTr1のドレインに接続されている第二のスイッチSW2を備えている。また、一端が容量C1のトランジスタTr1のゲートに接続されていない側の一端に接続され、他の一端が第四の配線L4に接続されている第三のスイッチSW3を備えている。
【0151】
また、一端が有機EL素子LED1の配線L2に接続されていない側の一端に接続され、他の一端がトランジスタTr1のドレインに接続されている第四のスイッチSW4を備えている。ここで、少なくともトランジスタTr1は図3に示す時計回りのヒステリシス特性を有するものとする。
【0152】
図20の画素回路構成におけるタイミングチャートを図21に示す。但し、配線L1,L2,L4の電圧は、一定電圧VSS1,VDD1,Vbとする。配線L3の電圧は適当な電圧Vaとする。また、トランジスタTr1のゲートの端子電圧をVg、容量C1のトランジスタTr1のゲートと接続していない側の端子電圧をV1とする。
【0153】
本実施例では、図22に示すように電流設定期間において、スイッチSW1,SW2をオンし、スイッチSW3をオフする。また、スイッチSW4は、スイッチSW1,SW2に遅れてオフする。つまり、有機EL素子LED1からトランジスタTr1のドレイン−ソース間に電流が流れた後、スイッチSW4がオフする。
【0154】
このため、Vgの電圧はスイッチSW4がオンの間にトランジスタTr1のしきい値電圧Vthよりも高い電圧となった後、スイッチSW4がオフすることでVthとなる。一方、配線L3よりスイッチSW1を通して、V1の電圧はVaとなる。
【0155】
続く発光期間において、スイッチSW1,SW2をオフし、スイッチSW3,SW4をオンする。その場合、チャージポンプ効果によりVgの電圧はVb−Va+Vthとなる。従って、トランジスタTr1に流れる電流は、トランジスタの飽和領域におけるドレイン電流の式より、(Vg−Vth)2、つまり、(Vb−Va)2に比例する電流が流れ、しきい値に依存しなくなる。
【0156】
実施例9では、上述の構成を図22の構成に改良している。図20とは、第五のスイッチSW5を配線L4とトランジスタTr1のドレイン間に接続した点が異なっている。本実施例では、一端が第一の配線L2に接続されている有機EL素子LED1とその駆動回路を備えている。駆動回路は以下のように構成されている。
【0157】
まず、ソースが第一の配線L1に、ゲートが容量C1の一端に接続されている第一のトランジスタであるn型トランジスタTr1を備えている。また、一端が容量C1のトランジスタTr1のゲートに接続されていない側の一端に接続され、他の一端が第三の配線L3に接続されている第一のスイッチSW1を備えている。
【0158】
更に、一端がトランジスタTr1のゲートに接続され、他の一端がトランジスタTr1のドレインに接続されている第二のスイッチSW2を備えている。また、一端が容量C1のトランジスタTr1のゲートに接続されていない側の一端に接続され、他の一端が第四の配線L4に接続されている第三のスイッチSW3を備えている。
【0159】
また、一端が有機EL素子LED1の配線L2に接続されていない側の一端に接続され、他の一端がトランジスタTr1のドレインに接続されている第四のスイッチSW4を備えている。また、一端が配線L4に接続され、他の一端がトランジスタTr1のドレインに接続されている第五のスイッチSW5を備えている。ここで、少なくともトランジスタTr1は、図3に示す時計回りのヒステリシス特性を有するものとする。
【0160】
本実施例のタイミングチャートを図23に示す。但し、配線L1,L2の電圧は一定電圧VSS1,VDD1とする。配線L3からは適当な電圧Vaが供給される。電圧VaはトランジスタTr1のしきい値電圧より大きくすることが好ましい。また、トランジスタTr1のゲートの端子電圧をVg、容量C1のトランジスタTr1のゲートと接続していない側の端子電圧をV1とする。
【0161】
まず、図23に示すように電流設定期間において、スイッチSW1,SW2をオン、スイッチSW3,SW4,SW5をオフする。この時、V1はスイッチSW1を経由し、配線L3より印加される電圧Vaとなる。一方、Vgはチャージポンプ効果により電圧が上昇するが、スイッチSW4が切断され、トランジスタTr1のゲートとドレインが短絡しているために、しきい値Vthで安定する。
【0162】
次に、図23に示すように続く昇圧期間において、スイッチSW1,SW2,SW4をオフし、スイッチSW3,SW5をオンする。また、配線L4の電圧を適当に高くする。この時、Vgの電圧はチャージポンプ効果により高められ、トランジスタTr1を確実にオン状態とすることができる。
【0163】
更に、図23に示すように続く発光期間において、スイッチSW1,SW2,SW5をオフし、スイッチSW3,SW4をオンする。配線L4の電圧をVbとする。この場合、チャージポンプ効果により、Vgの電圧はVb−Va+Vthとなる。従って、トランジスタ,Tr1に流れる電流は、トランジスタの飽和領域におけるドレイン電流の式より、(Vg−Vth)2、つまり、(Vb−Va)2に比例する電流が流れ、しきい値に依存しなくなる。
【0164】
次に、続く降圧期間において、スイッチSW1,SW4をオフし、スイッチSW2,SW3,SW5をオンする。また、配線L4の電圧をVSS1とする。この時、トランジスタTr1のゲート,ソース,ドレインが全てVSS1となり、オフに固定される。更に、容量C1の両端が同じ電圧となる。
【0165】
以上の期間を繰り返し動作する。この場合、図20と同様な動作ができると共に、発光期間、電流設定期間の前の電圧条件を固定しているため、ヒステリシスの影響による電流ばらつきを抑制することができる。
【0166】
同様の効果は、本実施例の構成を用い、上記昇圧期間を降圧期間1に、上記降圧期間を降圧期間2とすることでも可能である。その場合のタイミングチャートを図24に示す。また、降圧期間1を昇圧期間1、降圧期間2を昇圧期間2としても同じ効果が得られる。つまり、本効果は、実施例4において、電流設定期間に供給される電流を用いて、発光期間に有機EL素子LED1に供給する電流を決める駆動回路の場合に得られる効果と同じである。
【0167】
但し、本実施例のように電圧を印加することで電流を設定する場合には、電流設定期間前の昇圧期間、あるいは降圧期間を必ずしも必要としない。
【0168】
(実施例10)
次に、実施例10における画素回路の構成例を示す。本実施例の構成は図20と同じであるが、動作が異なっている。本実施例では、配線L1の電圧VSS1は固定ではなく、変動する。そのタイミングチャートを図25に示す。
【0169】
本実施例では、図25に示すように昇圧期間において、配線L1の電圧を下げる。そのため、トランジスタTr1のゲート−ソース間電圧が大きくなり、トランジスタTr1をオン状態にすることができる。従って、素子数が少なくても、実施例1と同様な動作・効果を実現できる。ただし、実施例9、10のように電圧を印加することで電流を設定する場合には、電圧−電流の関係と無関係に電圧を設定するため、電流設定期間前の昇圧期間、あるいは、降圧期間を必ずしも必要としない。
【0170】
なお、以上のような電流設定設定期間の前と発光期間の前にトランジスタのゲートにトランジスタがオン(オフ)する電圧を印加する構成は、上記実施例の駆動回路だけでなく、例えば、特許文献1のような駆動回路等にも適用可能である。
【0171】
また、実施例1から10において、トランジスタのヒステリシスは常に時計回り(図3)としているが、反時計回りの場合でも同様の動作が可能である。その際には、発光期間の前に行う昇圧期間の昇圧動作、或いは降圧期間1の降圧動作を、降圧期間の降圧動作、或いは昇圧期間1の昇圧動作とする。また、電流設定期間の前に行う降圧期間の降圧動作、或いは降圧期間2の降圧動作を、昇圧期間の昇圧動作、或いは昇圧期間2の昇圧動作とする。
【0172】
具体的には、実施例1から10の構成(実施例4及び8は除く。)において、ヒステリシスが時計回りの場合には、電流設定期間の前にトランジスタのゲートにオフする電圧を、発光期間の前にオンする電圧を印加している。ヒステリシスが反時計回りの場合には、電流設定期間の前にトランジスタのゲートにオンする電圧を、発光期間の前にオフする電圧を印加することで同様の効果が得られる。
【0173】
また、実施例1から10において、n型トランジスタと定義しているトランジスタは、印加電圧の極性や有機EL素子の接続を変えること等により、逆極性のp型トランジスタを用いることが可能である。更に、実施例1から6では、スイッチをトランジスタで構成することが可能である。また、トランジスタとスイッチを、n型トランジスタ,p型トランジスタのみで構成することも可能である。
【0174】
また、実施例1から10において、スイッチを含む全てのトランジスタは、チャネル領域に結晶Siを用いた電界効果トランジスタ,チャネルにアモルファスSi,ポリSi,有機半導体,酸化物半導体を用いた薄膜トランジスタを用いることができる。特に、薄膜トランジスタを用いることで、ガラスやプラスチック基板上に大型のマトリックス型発光表示デバイスを作製することが可能となる。
【0175】
より好ましくは、キャリア密度が1016(cm−3)程度,電界効果移動度が1(cm2/Vs)以上であるアモルファス酸化物半導体をチャネル層とする薄膜トランジスタを用いるのが良い。そうすることで、アモルファスSi薄膜トランジスタより移動度が高く、オフ時の電流の少ない、室温形成が可能な薄膜トランジスタによりマトリックス型発光表示デバイスが作製できる。
【0176】
更に、アモルファス酸化物半導体は移動度が高く、回路動作を高速に行えることから、大型で、高精細、且つ、安価なマトリックス型発光表示デバイスを作製することが可能となる。このアモルファス酸化物半導体の例として、国際公開2005/088726号公報パンフレットに記載されているような透明アモルファス酸化物材料を適用することができる。具体的には、InとGaとZnを含むアモルファス酸化物材料、InとGaとを含む酸化物材料、InとZnを含むアモルファス酸化物材料、InとSnを含むアモルファス酸化物材料などである。電子キャリア濃度としては、1018(cm−3)未満、より好ましくは、1017(cm−3)以下であるのがよい。
【0177】
また、本発明は、基板上に、表示素子として、例えば、有機EL素子LED1及び第一から第十の実施形態の駆動回路をマトリックス状に配置することにより画像表示装置を構成することができる。
【0178】
更に、国際公開2005/088726号公報パンフレットに記載されているような透明アモルファス酸化物をTFTの活性層に用いる場合にも、リペア回路の概念を導入することができる。例えば、有機ELなどの表示素子の駆動用TFTとして、1画素内に複数のTFTを用意しておく。そして、不良箇所があった場合には、エキシマレーザを用いてスペア用のTFTを用いるようにするのである。
【0179】
より具体的には、各画素毎のスイッチングトランジスタとして、2組のTFTを用意し、有機EL(ダイオード)を駆動するためのTFTとして、2組のTFTを用意する。不良箇所がなければ、2組の内、一方はダミーのTFTとなる。透明なTFTであれば、リペア用に複数のTFTを用意しても、開口率には大きな影響は与えない。なお、リペア回路に関しては、特開2000−227769号公報に詳しい記載がある。
【図面の簡単な説明】
【0180】
【図1】本発明を説明するための回路図の例である。
【図2】本発明に係る画素回路の動作例を示すタイミングチャートである。
【図3】時計回りのヒステリシスのあるトランジスタの電圧−電流特性を示す図である。
【図4】実施例1の電流設定期間におけるスイッチの状態を示す図である。
【図5】実施例1の昇圧期間におけるスイッチの状態を示す図である。
【図6】実施例1の発光期間におけるスイッチの状態を示す図である。
【図7】実施例1の降圧期間におけるスイッチの状態を示す図である。
【図8】実施例2を示す回路図である。
【図9】実施例2における回路の動作を示すタイミングチャートである。
【図10】実施例3を示す回路図である。
【図11】実施例3における回路の動作を示すタイミングチャートである。
【図12】実施例4における回路の動作を示すタイミングチャートである。
【図13】実施例5を示す回路図である。
【図14】実施例5における回路の動作を示すタイミングチャートである。
【図15】実施例6を示す回路図である。
【図16】実施例6における回路の動作を示すタイミングチャートである。
【図17】実施例7を示す回路図である。
【図18】実施例7における回路の動作を示すタイミングチャートである。
【図19】実施例8における回路の動作を示すタイミングチャートである。
【図20】実施例9と10の元となる技術を示す回路図である。
【図21】図20の回路の動作を示すタイミングチャートである。
【図22】実施例9を示す回路図である。
【図23】実施例9で説明する回路図の動作を示すタイミングチャートである。
【図24】実施例9で説明する回路図の動作を示すタイミングチャートである。
【図25】実施例10で説明する回路の動作を示すタイミングチャートである。
【図26】発光表示デバイスの画素の構成例を示す図である。
【図27】有機EL表示装置の構成例を示す図である。
【図28】従来技術における画素回路図の例である。
【図29】実施例5から8のもととなる回路図である。
【符号の説明】
【0181】
LED1 有機EL素子
Tr1〜Tr2 n形トランジスタ
SW1〜SW6 スイッチ
L1〜L4 配線
C1 容量
ILED LED1に流れる電流
【特許請求の範囲】
【請求項1】
画素回路であって、
オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である、前記第1の関係とは異なる第2の関係とを兼ね備えているトランジスタと、
前記トランジスタによって制御された電流が駆動電流として供給される表示素子と、
前記トランジスタのゲート電極に接続される容量素子と、
を備え、
前記表示素子に供給する駆動電流を設定するための第1の期間では、前記第1及び第2の関係の一方の関係に基づき前記トランジスタが動作し、
前記表示素子に駆動電流を供給して発光させるための第2の期間では、他方の関係に基づき前記トランジスタが動作することを特徴とする画素回路。
【請求項2】
前記第1の期間で設定されるドレイン電流値は、前記第2の期間に前記表示素子に供給される駆動電流値よりも大きいことを特徴とする請求項1に記載の画素回路。
【請求項3】
前記第1の期間で設定されるドレイン電流値は、前記第2の期間に前記表示素子に供給される駆動電流値よりも小さいことを特徴とする請求項1に記載の画素回路。
【請求項4】
前記第1の期間で定まるゲート電圧値と、前記表示素子に駆動電流を供給する際のゲート電圧値が等しいことを特徴とする請求項1に記載の画素回路。
【請求項5】
前記トランジスタは、
同じゲート電圧値でも、オフ状態から設定した場合のドレイン電流値より、オン状態から設定した場合のドレイン電流値が小さくなる時計回りのヒステリシス特性を有し、
前記トランジスタをオフ状態とした後に、前記第1の期間内において、前記トランジスタのゲート電圧値をドレイン電流が第1の電流値となるように設定し、
前記トランジスタのゲート電圧値を一旦オン状態にした後に戻し、前記第2の期間内において、前記第1の電流値より小さい第2の電流値を、前記表示素子に駆動電流として供給することを特徴とする請求項2に記載の画素回路。
【請求項6】
前記トランジスタは、
同じゲート電圧値でも、オフ状態から設定した場合のドレイン電流値より、オン状態から設定した場合のドレイン電流値が大きくなる反時計回りのヒステリシス特性を有し、
前記トランジスタをオン状態とした後に、前記第1の期間内において、前記トランジスタのゲート電圧値をドレイン電流が第3の電流値となるように設定し、前記トランジスタのゲート電圧値を一旦オフ状態にした後に戻し、前記第2の期間内において、前記第3の電流値より小さい第4の電流値を、前記表示素子に駆動電流を供給することを特徴とする請求項2に記載の画素回路。
【請求項7】
前記容量素子と前記トランジスタの前記ゲート電極とを電気的に接続しておき、前記容量素子のチャージポンプ効果によって、前記第1の期間において定まるゲート電圧値を上下させることを特徴とする請求項2に記載の画素回路。
【請求項8】
画像表示装置であって、
一つの画素は、請求項1から7のいずれか1項に記載の前記画素回路を含み構成され、
前記画素はマトリックス状に複数個配置されており、
前記画素回路に接続されるデータ線と走査線と、
を有することを特徴とする画像表示装置。
【請求項9】
前記画素回路が具備する前記表示素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項8に記載の画像表示装置。
【請求項10】
前記画素回路を構成するトランジスタのチャネル層が、アモルファスシリコン、アモルファス酸化物材料、あるいは有機半導体材料を含み構成されていることを特徴とする請求項8に記載の画像表示装置。
【請求項11】
画素回路であって、
オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である、前記第1の関係とは異なる第2の関係とを兼ね備えているトランジスタと、
前記トランジスタによって制御された電流が駆動電流として供給される表示素子と、
前記トランジスタのゲート電極に接続される容量素子と、
を備え、
前記表示素子に供給する駆動電流を設定するための第1の期間と、前記表示素子に駆動電流を供給して発光させるための第2の期間とを有し、
前記第1及び第2の期間の両方の期間において、前記第1及び第2の関係のうちの一方の関係のみを利用するために、
(1)前記駆動電流を設定し、その後、前記トランジスタをオフ状態にしてから、前記表示素子に前記駆動電流を供給するか、あるいは
(2)前記駆動電流を設定し、その後、前記トランジスタをオン状態にしてから、前記表示素子に前記駆動電流を供給することを特徴とする画素回路。
【請求項12】
前記第1及び第2の期間の両方の期間において、前記第1及び第2の関係のうちの一方の関係のみを利用するために、
(1)前記トランジスタをオフ状態にした後に、前記駆動電流を設定し、その後、前記トランジスタを一旦オフ状態に戻してから、前記表示素子に前記駆動電流を供給するか、あるいは、
(2)前記トランジスタをオン状態にした後に、前記駆動電流を設定し、その後、前記トランジスタを一旦オン状態に戻してから、前記表示素子に前記駆動電流を供給することを特徴とする請求項11に記載の画素回路。
【請求項13】
画像表示装置であって、
一つの画素は、請求項11に記載の前記画素回路を含み構成され、
前記画素はマトリックス状に複数個配置されており、
前記画素回路に接続されるデータ線と走査線と、
を有することを特徴とする画像表示装置。
【請求項1】
画素回路であって、
オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である、前記第1の関係とは異なる第2の関係とを兼ね備えているトランジスタと、
前記トランジスタによって制御された電流が駆動電流として供給される表示素子と、
前記トランジスタのゲート電極に接続される容量素子と、
を備え、
前記表示素子に供給する駆動電流を設定するための第1の期間では、前記第1及び第2の関係の一方の関係に基づき前記トランジスタが動作し、
前記表示素子に駆動電流を供給して発光させるための第2の期間では、他方の関係に基づき前記トランジスタが動作することを特徴とする画素回路。
【請求項2】
前記第1の期間で設定されるドレイン電流値は、前記第2の期間に前記表示素子に供給される駆動電流値よりも大きいことを特徴とする請求項1に記載の画素回路。
【請求項3】
前記第1の期間で設定されるドレイン電流値は、前記第2の期間に前記表示素子に供給される駆動電流値よりも小さいことを特徴とする請求項1に記載の画素回路。
【請求項4】
前記第1の期間で定まるゲート電圧値と、前記表示素子に駆動電流を供給する際のゲート電圧値が等しいことを特徴とする請求項1に記載の画素回路。
【請求項5】
前記トランジスタは、
同じゲート電圧値でも、オフ状態から設定した場合のドレイン電流値より、オン状態から設定した場合のドレイン電流値が小さくなる時計回りのヒステリシス特性を有し、
前記トランジスタをオフ状態とした後に、前記第1の期間内において、前記トランジスタのゲート電圧値をドレイン電流が第1の電流値となるように設定し、
前記トランジスタのゲート電圧値を一旦オン状態にした後に戻し、前記第2の期間内において、前記第1の電流値より小さい第2の電流値を、前記表示素子に駆動電流として供給することを特徴とする請求項2に記載の画素回路。
【請求項6】
前記トランジスタは、
同じゲート電圧値でも、オフ状態から設定した場合のドレイン電流値より、オン状態から設定した場合のドレイン電流値が大きくなる反時計回りのヒステリシス特性を有し、
前記トランジスタをオン状態とした後に、前記第1の期間内において、前記トランジスタのゲート電圧値をドレイン電流が第3の電流値となるように設定し、前記トランジスタのゲート電圧値を一旦オフ状態にした後に戻し、前記第2の期間内において、前記第3の電流値より小さい第4の電流値を、前記表示素子に駆動電流を供給することを特徴とする請求項2に記載の画素回路。
【請求項7】
前記容量素子と前記トランジスタの前記ゲート電極とを電気的に接続しておき、前記容量素子のチャージポンプ効果によって、前記第1の期間において定まるゲート電圧値を上下させることを特徴とする請求項2に記載の画素回路。
【請求項8】
画像表示装置であって、
一つの画素は、請求項1から7のいずれか1項に記載の前記画素回路を含み構成され、
前記画素はマトリックス状に複数個配置されており、
前記画素回路に接続されるデータ線と走査線と、
を有することを特徴とする画像表示装置。
【請求項9】
前記画素回路が具備する前記表示素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項8に記載の画像表示装置。
【請求項10】
前記画素回路を構成するトランジスタのチャネル層が、アモルファスシリコン、アモルファス酸化物材料、あるいは有機半導体材料を含み構成されていることを特徴とする請求項8に記載の画像表示装置。
【請求項11】
画素回路であって、
オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第1の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である、前記第1の関係とは異なる第2の関係とを兼ね備えているトランジスタと、
前記トランジスタによって制御された電流が駆動電流として供給される表示素子と、
前記トランジスタのゲート電極に接続される容量素子と、
を備え、
前記表示素子に供給する駆動電流を設定するための第1の期間と、前記表示素子に駆動電流を供給して発光させるための第2の期間とを有し、
前記第1及び第2の期間の両方の期間において、前記第1及び第2の関係のうちの一方の関係のみを利用するために、
(1)前記駆動電流を設定し、その後、前記トランジスタをオフ状態にしてから、前記表示素子に前記駆動電流を供給するか、あるいは
(2)前記駆動電流を設定し、その後、前記トランジスタをオン状態にしてから、前記表示素子に前記駆動電流を供給することを特徴とする画素回路。
【請求項12】
前記第1及び第2の期間の両方の期間において、前記第1及び第2の関係のうちの一方の関係のみを利用するために、
(1)前記トランジスタをオフ状態にした後に、前記駆動電流を設定し、その後、前記トランジスタを一旦オフ状態に戻してから、前記表示素子に前記駆動電流を供給するか、あるいは、
(2)前記トランジスタをオン状態にした後に、前記駆動電流を設定し、その後、前記トランジスタを一旦オン状態に戻してから、前記表示素子に前記駆動電流を供給することを特徴とする請求項11に記載の画素回路。
【請求項13】
画像表示装置であって、
一つの画素は、請求項11に記載の前記画素回路を含み構成され、
前記画素はマトリックス状に複数個配置されており、
前記画素回路に接続されるデータ線と走査線と、
を有することを特徴とする画像表示装置。
【図25】
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図26】
【図27】
【図28】
【図29】
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図26】
【図27】
【図28】
【図29】
【公開番号】特開2007−279701(P2007−279701A)
【公開日】平成19年10月25日(2007.10.25)
【国際特許分類】
【出願番号】特願2007−57257(P2007−57257)
【出願日】平成19年3月7日(2007.3.7)
【出願人】(000001007)キヤノン株式会社 (59,756)
【Fターム(参考)】
【公開日】平成19年10月25日(2007.10.25)
【国際特許分類】
【出願日】平成19年3月7日(2007.3.7)
【出願人】(000001007)キヤノン株式会社 (59,756)
【Fターム(参考)】
[ Back to top ]