画素回路及び表示装置
【課題】ドライブトランジスタの閾電圧に加え、移動度の影響を補正可能な画素回路を提供する。
【解決手段】画素回路２は補正用トランジスタＴｒ５を備えており、サンプリング期間に先行して設定された補正期間に動作し、容量部Ｃｓ１，Ｃｓ２に通電して容量部が保持していた電位をリセットした後通電を遮断しドライブトランジスタＴｒ２のソースＳとゲートＧ間に現れる電位差を検出する。容量部Ｃｓ１，Ｃｓ２は検出した電位差に応じた電位を保持する。保持した電位はドライブトランジスタＴｒ２の出力電流Ｉｄｓに対する閾電圧Ｖｔｈの影響を相殺する。更にドライブトランジスタＴｒ２はそのチャネル領域の長さを短縮化して出力電流にソースＳ・ドレインＤ間電圧に対する依存性を与え、これにより出力電流Ｉｄｓのキャリア移動度μに対する依存性を自己補正する。
【解決手段】画素回路２は補正用トランジスタＴｒ５を備えており、サンプリング期間に先行して設定された補正期間に動作し、容量部Ｃｓ１，Ｃｓ２に通電して容量部が保持していた電位をリセットした後通電を遮断しドライブトランジスタＴｒ２のソースＳとゲートＧ間に現れる電位差を検出する。容量部Ｃｓ１，Ｃｓ２は検出した電位差に応じた電位を保持する。保持した電位はドライブトランジスタＴｒ２の出力電流Ｉｄｓに対する閾電圧Ｖｔｈの影響を相殺する。更にドライブトランジスタＴｒ２はそのチャネル領域の長さを短縮化して出力電流にソースＳ・ドレインＤ間電圧に対する依存性を与え、これにより出力電流Ｉｄｓのキャリア移動度μに対する依存性を自己補正する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に配した発光素子を電流駆動する画素回路に関する。又この画素回路がマトリクス状（行列状）に配列された表示装置であって、特に各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって、有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
【特許文献１】特開２００３−２５５８５６
【特許文献２】特開２００３−２７１０９５
【特許文献３】特開２００４−１３３２４０
【特許文献４】特開２００４−０２９７９１
【特許文献５】特開２００４−０９３６８２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の画素回路は、制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含む。サンプリングトランジスタは、走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングする。容量部は、サンプリングされた映像信号に応じた入力電位を保持する。ドライブトランジスタは、容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給する。尚一般に、出力電流はドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、ドライブトランジスタから供給された出力電流により映像信号に応じた輝度で発光する。
【０００５】
ドライブトランジスタは、容量部に保持された入力電位をゲートに受けてソース／ドレイン間に出力電流を流し、発光素子に通電する。一般に発光素子の発光輝度は通電量に比例している。更にドライブトランジスタの出力電流供給量はゲート電圧すなわち容量部に書き込まれた入力電位によって制御される。従来の画素回路は、ドライブトランジスタのゲートに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。
【０００６】
ここでドライブトランジスタの動作特性は以下の式で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２
このトランジスタ特性式において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート印加電圧を表わしており、画素回路では上述した入力電位である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの入力信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。
【０００７】
しかしながら実際には、ポリシリコンなどの半導体薄膜で構成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがある。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式から明らかな様に、各ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート印加電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。
【０００８】
閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路は、ある程度画面のユニフォーミティを改善する事が可能である。しかしながら、ポリシリコン薄膜トランジスタの特性は、閾電圧ばかりでなく移動度μも素子毎にばらつきがある。前述のトランジスタ特性式から明らかなように、ドレイン電流Ｉｄｓは移動度μに比例している。したがって移動度μがばらつくと、ゲート電圧Ｖｇｓが一定であってもドレイン電流Ｉｄｓにばらつきが出てしまう。この結果発光輝度が画素毎に変化する為、画面のユニフォーミティを損なうという課題がある。なお、本願発明に直接の関連性はないが、画面のユニフォーミティを改善する為の技術として、以下の特許文献６ないし１１が挙げられる。
【特許文献６】特開２００２−１３２２１８
【特許文献７】特開２００３−１８６４３８
【特許文献８】特開２０００−２７６０７５
【特許文献９】特開２００４−１２６５５９
【特許文献１０】特開２００４−００４９１１
【特許文献１１】特開２００４−０５４２３４
【課題を解決するための手段】
【０００９】
上述した従来の技術の課題に鑑み、本発明はドライブトランジスタの閾電圧のばらつきに加え移動度のばらつきの補正も可能な表示装置及び画素回路を提供する事を目的とする。かかる目的を達成する為に以下の手段を講じた。即ち本発明は、制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する画素回路において、該出力電流の閾電圧に対する依存性を補正するための補正手段を備えており、 前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該容量部に通電して該容量部が保持していた電位をリセットした後該通電を遮断し該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を相殺し、更に前記ドライブトランジスタはそのチャネル領域の長さを短縮化して出力電流にソース・ドレイン間電圧に対する依存性を与え、これにより該出力電流のキャリア移動度に対する依存性を自己補正することを特徴とする。好ましくは、前記ドライブトランジスタは、そのチャネル領域の長さが５μｍ以下に短縮化されている。
【００１０】
又本発明は、画素アレイ部とスキャナ部と信号部とを含み、前記画素アレイ部は、行状に配された走査線と、列状に配された信号線と、両者が交差する部分に配された行列状の画素とからなり、前記信号部は、該信号線に映像信号を供給し、前記スキャナ部は、該走査線に制御パルスを供給して順次行ごとに画素を走査し、各画素は、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給されるサンプリング用制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する表示装置において、各画素は、該出力電流の閾電圧に対する依存性を補正するための補正手段を備えており、前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該容量部に通電して該容量部が保持していた電位をリセットした後該通電を遮断し該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を相殺し、更に前記ドライブトランジスタはそのチャネル領域の長さを短縮化して出力電流にソース・ドレイン間電圧に対する依存性を与え、これにより該出力電流のキャリア移動度に対する依存性を自己補正することを特徴とする。好ましくは、前記ドライブトランジスタは、そのチャネル領域の長さが５μｍ以下に短縮化されている。
【発明の効果】
【００１１】
本発明によれば、画素回路は出力電流の閾電圧に対する依存性に加えキャリア移動度に対する依存性も補正している。まず閾電圧に対する依存性の補正であるが、所定の補正期間でドライブトランジスタに検出用の過渡電流を流し、これがカットオフする時点でドライブトランジスタのソースとゲート間に現れる電位差を検出し、これを容量部に保持している。ドライブトランジスタがカットオフする時に現れる電位差は丁度閾電圧Ｖｔｈに等しく、これを容量部に保持して入力電位に足し込む様にする。これによりドライブトランジスタの閾電圧の影響をキャンセル可能である。
【００１２】
次にキャリア移動度のばらつき補正であるが、ドライブトランジスタのチャネル領域を短縮化して、いわゆるアーリ効果を付与し、これを利用して移動度ばらつきを自己補正している。具体的には、チャネル領域の長さを５μｍ以下に短縮化することで移動度のばらつき抑制に有効なアーリ効果を付与できる。一般にドライブトランジスタが飽和領域で動作する時、出力電流（ドレイン電流）はソース・ゲート間に現れるゲート電圧のみに依存し、ソース・ドレイン間に現れるドレイン電圧には依存しない。しかしながら、チャネル領域を短縮化してアーリ効果を付与すると、ドレイン電流がドレイン電圧に対して依存性を有するようになる。画素回路ではドライブトランジスタが発光素子を駆動する様になっており、発光素子との動作点でドレイン電圧が決まる。換言すると、発光素子のアノード電位の上下によってドレイン電圧が変動する。ドライブトランジスタにアーリ効果を付与すると、移動度が高く電流供給能力が大きい場合、アノード電位が上昇する方向に動作点が変化し、これに伴ってドレイン電圧が小さくなる。アーリ効果によってドレイン電圧が小さくなるとドレイン電流が下がる。この様にして移動度が高い場合ドレイン電流が下がる方向に自己補正がかかる。逆に移動度が小さく出力電流供給能力が少ない場合、アノード電位は下方に変化する傾向になりその分ドレイン電圧が拡大する。アーリ効果によってドレイン電圧の拡大に伴いドレイン電流が増大する。即ち少ない出力電流供給能力を補う方向にアーリ効果が作用するので、やはり自己補正がかかる。この様にしてドライブトランジスタのアーリ効果により移動度のばらつきを自動的に補正する事が可能である。
【発明を実施するための最良の形態】
【００１３】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明にかかる表示装置の第１実施形態を示すブロック図である。図示するように、アクティブマトリクス型の表示装置は、主要部となる画素アレイ１と周辺の回路群とで構成されている。画素アレイ１は画素回路２を含んでいる。周辺の回路群は水平セレクタ３、ライトスキャナ４、第一ドライブスキャナ５、第二ドライブスキャナ６、補正用スキャナ７などを含んでいる。
【００１４】
画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素回路２とで構成されている。本例の場合、カラー表示を行うため、画素回路２はＲＧＢ三原色に分かれて設けてある。信号線ＳＬは水平セレクタ３によって駆動される。走査線ＷＳはライトスキャナ４によって走査される。なお、走査線ＷＳと平行に別の走査線ＤＳ１，ＤＳ２，ＡＺも配線されている。走査線ＤＳ１は第一ドライブスキャナ５によって走査される。走査線ＤＳ２は第二ドライブスキャナ６によって走査される。なお、走査線ＤＳ２はＲＧＢに分かれて３本配されている。これに対し走査線ＤＳ１はＲＧＢ共通で１本配されている。残りの走査線ＡＺは補正用スキャナ７によって走査される。
【００１５】
図２は、図１に示した画素回路２の基本的な構成を示す回路図である。本画素回路２は、サンプリングトランジスタＴｒ１、ドライブトランジスタＴｒ２、スイッチングトランジスタＴｒ３、スイッチングトランジスタＴｒ４、検出トランジスタＴｒ５、スイッチングトランジスタＴｒ６、一対の容量素子Ｃｓ１，Ｃｓ２及び発光素子ＥＬとで構成されている。本実施形態では各トランジスタＴｒ１ないしＴｒ６が全てＮチャネル型のアモルファスシリコン薄膜トランジスタ（ＴＦＴ）で構成されている。また発光素子ＥＬは、例えば有機ＥＬ素子を用いることができる。本発明の特徴事項として、ドライブトランジスタＴｒ２はチャネル領域の長さが５μｍ以下に短縮化されており、アーリ効果が付与されている。このアーリ効果により、ドライブトランジスタＴｒ２の出力電流（ドレイン電流Ｉｄｓ）はソースＳ・ドレインＤ間電圧（ドレイン電圧Ｖｄｓ）に対する依存性が生じる。具体的には、ドレイン電圧が小さくなるほどドレイン電流が少なくなる傾向になる。
【００１６】
引き続き図２を参照して画素回路２の構成を具体的に説明する。ドライブトランジスタＴｒ２は入力ノードとなるゲートＧ、出力ノードとなるソースＳ及び電源ノードとなるドレインＤとを備えている。出力ノード（Ｓ）には発光素子ＥＬのアノードが接続している。発光素子ＥＬのカソードは接地（ＧＮＤ）されている。本例では、発光素子ＥＬはアノード及びカソードを備えた二端子形である。ドライブトランジスタＴｒ２の電源側ノード（Ｄ）は、スイッチングトランジスタＴｒ４を介して電源Ｖｃｃに接続されている。このスイッチングトランジスタＴｒ４のゲートは、走査線ＤＳ２に接続されている。
【００１７】
ドライブトランジスタＴｒ２の入力ノード（Ｇ）には保持容量Ｃｓ２の一端が接続されている。この保持容量Ｃｓ２の他端は出力ノード（Ｓ）に接続するとともに、スイッチングトランジスタＴｒ３を介して接地されている。スイッチングトランジスタＴｒ３のゲートは走査線ＤＳ１に接続されている。さらに入力ノード（Ｇ）には結合容量Ｃｓ１を介してサンプリングトランジスタＴｒ１が接続している。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。またサンプリングトランジスタＴｒ１のソースは信号線ＳＬに接続している。加えて結合容量Ｃｓ１とサンプリングトランジスタＴｒ１の接続ノードは、スイッチングトランジスタＴｒ６を介して接地されている。スイッチングトランジスタＴｒ６のゲートは走査線ＡＺに接続している。最後に、ドライブトランジスタＴｒ２のゲートＧとドレインＤとの間に検出トランジスタＴｒ５が接続されている。検出トランジスタＴｒ５のゲートは走査線ＡＺに接続している。
【００１８】
図３のタイミングチャートを参照して、図２に示した第１実施形態にかかる画素回路の動作を詳細に説明する。図示のタイミングチャートは、タイミングＴ１で１フィールド（１ｆ）がスタートし、タイミングＴ８で１フィールドが終わるように表してある。時間軸に沿って、走査線ＷＳ，ＡＺ，ＤＳ１及びＤＳ２にそれぞれ印加される制御パルスＷＳ、ＡＺ、ＤＳ１及びＤＳ２の波形を表してある。また同じ時間軸に沿って、ドライブトランジスタＴｒ２の入力ノード（Ｇ）及び出力ノード（Ｓ）の電位変化を表してある。
【００１９】
当該フィールドがスタートするタイミングＴ１の前のタイミングＴ０で、走査線ＷＳ，ＡＺ，ＤＳ１がローレベルにある一方、走査線ＤＳ２がハイレベルにある。したがってスイッチングトランジスタＴｒ４のみがオン状態で、残りのトランジスタＴｒ１，Ｔｒ３，Ｔｒ５及びＴｒ６はオフ状態となっている。この状態でドライブトランジスタＴｒ２のドレインＤはオン状態のスイッチングトランジスタＴｒ４を介して電源Ｖｃｃに接続される。ドライブトランジスタＴｒ２はゲートＧとソースＳとの間に印加されるゲート電圧Ｖｇｓに応じて出力電流（ドレイン電流）Ｉｄｓを発光素子ＥＬに供給する。これにより発光素子ＥＬは所定の輝度で発光している。
【００２０】
タイミングＴ１となって当該フィールドがスタートすると、制御パルスＡＺが立ち上がる。これにより検出トランジスタＴｒ５とスイッチングトランジスタＴｒ６がオンする。Ｔｒ６がオンすることで結合容量Ｃｓ１の一端が接地電位ＧＮＤに固定され、ドライブトランジスタＴｒ２の閾電圧（Ｖｔｈ）の検出準備状態に入る。検出トランジスタＴｒ５もオンするため、ドライブトランジスタＴｒ２のゲートＧとドレインＤが直結する。このときスイッチングトランジスタＴｒ４はまだオン状態に保たれているため、ドライブトランジスタＴｒ２のゲート電位は急激に上昇する。これと連動してドライブトランジスタＴｒ２のソース電位も急激に上昇する。この様にして容量素子Ｃｓ１，Ｃｓ２に保持されていた電位を一旦リセットする。
【００２１】
続いてタイミングＴ２になると、制御パルスＤＳ２がローレベルとなりスイッチングトランジスタＴｒ４がオフする。これにより、ドライブトランジスタＴｒ２は電源Ｖｃｃから切り離され非発光状態になる。同時に制御パルスＤＳ１が立ち上がるので、スイッチングトランジスタＴｒ３がオンし、ドライブトランジスタＴｒ２のソースＳ及び保持容量Ｃｓ２の一端が接地される。スイッチングトランジスタＴｒ４がオフすることで、ドライブトランジスタＴｒ２のゲート電位Ｇは低下していく。丁度ゲート電位Ｇとソース電位Ｓとの差Ｖｇｓが閾電圧Ｖｔｈとなったところで、ドレイン電流Ｉｄｓは流れなくなる。この結果、ゲートＧとソースＳとの間に接続された保持容量Ｃｓ２にドライブトランジスタＴｒ２の閾電圧Ｖｔｈが保持される。
【００２２】
この後タイミングＴ３で制御パルスＡＺが立ち下がり、検出トランジスタＴｒ５がオフとなってＶｔｈ検出動作が終了する。
【００２３】
続いてタイミングＴ４になると、制御パルスＷＳが立ち上がり、サンプリングトランジスタＴｒ１がオンする。これにより信号線ＳＬから供給された映像信号が結合容量Ｃｓ１を介して保持容量Ｃｓ２にカップリングされる。この結果、保持容量Ｃｓ２には先に書き込まれたＶｔｈに足し込むかたちで映像信号に対応した信号電圧Ｖｉｎが書き込まれる。この結果、保持容量Ｃｓ２はドライブトランジスタＴｒ２の入力ノード（Ｇ）に対して、入力電位Ｖｉｎ＋Ｖｔｈを供給することになる。入力電位には常に閾電圧Ｖｔｈが足し込まれているので、例え画素ごとにドライブトランジスタの閾電圧がばらついていても、常にキャンセルすることができる。
【００２４】
この後映像信号のサンプリングに割り当てられた１水平期間（１Ｈ）が経過するタイミングＴ５で制御パルスＷＳが立ち下がり、サンプリングトランジスタＴｒ１がオフする。
【００２５】
続いてタイミングＴ６に至ると、制御パルスＤＳ１が立ち下がり、スイッチングトランジスタＴｒ３がオフする。これにより、ドライブトランジスタＴｒ２のソースＳ及び保持容量Ｃｓ２の一端が接地レベルから切り離され、発光動作の準備状態となる。
【００２６】
この後タイミングＴ７になると制御パルスＤＳ２が立ち上がり、スイッチングトランジスタＴｒ４がオンする。この結果ドライブトランジスタＴｒ２のドレインＤが電源電位Ｖｃｃに接続し、入力電位Ｖｉｎ＋Ｖｔｈに応じたドレイン電流Ｉｄｓが流れ、発光素子ＥＬは信号電位Ｖｉｎに応じた輝度で発光する。タイミングＴ７では既にドライブトランジスタＴｒ２のソースＳが接地電位ＧＮＤから切り離されているので、発光素子ＥＬに出力電流Ｉｄｓが流れると電圧降下によりアノード電位（したがってドライブトランジスタＴｒ２のソース電位）が上昇する。このときブートストラップ動作でゲート電位もそのまま上昇するので、保持容量Ｃｓ２に保持された入力電位（ゲート電位Ｖｇｓ）は一定に維持される。この結果ドライブトランジスタＴｒ２は定電源として動作する。
【００２７】
最後にタイミングＴ８に至ると当該フィールドが完了するとともに次のフィールドに入る。
【００２８】
ここで、発光期間Ｔ７−Ｔ８で行われるドライブトランジスタＴｒ２の自己補正動作を詳細に説明する。図４はドライブトランジスタのドレイン電流Ｉｄｓ／ドレイン電圧Ｖｄｓ特性を示すグラフである（Ａ）はアーリ効果を有さない通常のドライブトランジスタの特性を示し、（Ｂ）はアーリ効果を付与されたドライブトランジスタの特性を表している。グラフ中、カーブＨは移動度が比較的高いドライブトランジスタの特性を表し、カーブＬは移動度が比較的低いドライブトランジスタの特性を表している。また各特性カーブ上の黒点はドライブトランジスタが発光素子を駆動する場合の動作点を表している。発光素子側から見るとアノード電位であり、ドライブトランジスタ側から見るとソース電位となっている。
【００２９】
まずアーリ効果のない場合（Ａ）であるが、ドライブトランジスタは飽和領域で動作し、ドレイン電流Ｉｄｓはドレイン電圧Ｖｄｓに対する依存性が見られない。即ちＶｄｓに関わらずドレイン電流Ｉｄｓは一定である。前述のトランジスタ特性式から明らかなように、ドレイン電流Ｉｄｓはゲート電圧Ｖｇｓによって決定される。但し、Ｖｇｓが一定であっても移動度μ及び閾電圧Ｖｔｈがばらつく為、Ｉｄｓも画素間で変動する。本発明では、閾電圧Ｖｔｈのばらつきは予めキャンセルされている。したがって移動度μの影響のみが残る。グラフから明らかなように、移動度μが高いと、ドライブトランジスタの電流供給能力が大きい為、移動度が高いドライブトランジスタのドレイン電流Ｉｄｓｈは高くなる。この分発光素子内で生じる電圧降下が大きくなるのでアノード電位が上昇し、結果的にドレイン電圧Ｖｄｓｈは比較的低い。但し、通常のドライブトランジスタの場合、ドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓの依存性はない為、動作点がどこにあろうとも、常にゲート電圧Ｖｇｓで決まるドレイン電流Ｉｄｓｈが流れる事になる。
【００３０】
一方、特性カーブＬで示すように、移動度μの小さなドライブトランジスタの場合、電流供給能力が低い為ドレイン電流Ｉｄｓｌは比較的低レベルにある。その分動作点（Ｖｄｓｌ）は移動度が高い場合（Ｖｄｓｈ）に比べ上方にシフトする。以上の結果から明らかなように、通常のドライブトランジスタでは移動度μの相違が直接出力電流Ｉｄｓの違いとなって現れ、何ら補正をしない限り画面のユニフォーミティを維持する事はできない。ドライブトランジスタが飽和領域で動作している場合は（Ａ）に示すように理想的な定電流源となる為、動作点が変化しても出力電流値は変わらず、移動度のばらつきによる出力電流のばらつきは補正できない。
【００３１】
これに対しドライブトランジスタにアーリ効果が付与された場合（Ｂ）、ドレイン電流Ｉｄｓはドレイン電圧Ｖｄｓに対する依存性が生じるようになる。（Ｂ）に示すように、ドレイン電圧Ｖｄｓの上昇に伴いドレイン電流Ｉｄｓが上昇する傾向が生じる。その割合は特性カーブの傾きで表され、移動度が小さい場合よりも移動度が大きい場合の方が傾斜が大きくなっている。このアーリ効果の為、発光素子に対する動作点が変動する。まず移動度が大きい場合であるが、比較的高いアノード電圧が低下する為、動作点Ｖｄｓｈがアーリ効果のない場合に比べて下方に移動する。この結果ドレイン電流Ｉｄｓｈもアーリ効果のない場合に比べて小さくなる。一方移動度が小さい場合であるが、比較的低いアノード電圧がアーリ効果によって逆に上昇し、動作点Ｖｄｓｌがアーリ効果のない場合に比べて上方にシフトする。これにより移動度が小さいドライブトランジスタのドレイン電流Ｉｄｓｌはアーリ効果のない場合に比べて大きくなる。以上により、アーリ効果によってＩｄｓｈとＩｄｓｌの差は縮小する方向に変化し、ドライブトランジスタの移動度のばらつきを吸収する方向に自己補正機能が作用する。よって本発明により移動度のばらつきを補正する事が可能である。
【００３２】
図５は、出力電流のばらつきとドライブトランジスタのチャネル長（Ｌ長）との関係を示すグラフである。横軸にドライブトランジスタの出力電流の画素間ばらつきを％で取り、横軸にドライブトランジスタのＬ長（単位μｍ）を取ってある。グラフから明らかなように、Ｌ長を５μｍ以下に短縮化することで、出力電流のばらつきは急激に改善されている。この様にドライブトランジスタのチャネル長を５μｍ以下に短縮化する事で、移動度のばらつきを自己補正する事ができ、低温ポリシリコンＴＦＴなどばらつきの大きいトランジスタを用いたパネルにおいても、ユニフォーミティの高い画質を得る事ができる。
【００３３】
図６は、本発明にかかる表示装置及び画素回路の第２実施形態を示す回路図である。基本的には、図２に示した第１実施形態と類似しており、対応する部分には対応する参照番号を付してある。異なる点は、スイッチングトランジスタＴｒ３のゲートを走査線ＷＳに接続し、ライトスキャナ４によってスイッチングトランジスタＴｒ３を動作させている事である。ライトスキャナ４をサンプリングトランジスタＴｒ１とスイッチングトランジスタＴｒ３の動作に共用する事で、ドライブスキャナが１個不用になる。
【００３４】
図７は、図６に示した第２実施形態にかかる画素回路の動作説明に供するタイミングチャートである。補正準備期間Ｔ１−Ｔ２で制御パルスＤＳ及びＡＺがハイレベルにある一方、制御パルスＷＳはローレベルである。この結果トランジスタＴｒ１，Ｔｒ３がオフする一方、トランジスタＴｒ４，Ｔｒ５，Ｔｒ６がオンする。これにより容量部（Ｃｓ１，Ｃｓ２）に保持されていた電位が一旦リセットされる。次にＶｔｈ補正期間Ｔ２−Ｔ３で制御パルスＤＳがローレベルに切り替わり、スイッチングトランジスタＴｒ４がオフする。この結果ドライブトランジスタＴｒ２の閾電圧Ｖｔｈが検出され、容量部（Ｃｓ１，Ｃｓ２）に保持される。続いてサンプリング期間Ｔ４−Ｔ５になると制御パルスＷＳがハイレベルに切り替わり今までオフしていたサンプリングトランジスタＴｒ１とスイッチングトランジスタＴｒ３がオンする。これにより信号線ＳＬから供給された映像信号がサンプリングされ、容量部（Ｃｓ１，Ｃｓ２）に保持される。最後に発光期間Ｔ６〜に入ると、制御パルスＤＳがハイレベルとなりスイッチングトランジスタＴｒ４がオンになる。この時点で他のトランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ６は全てオフしている。ドレイン電流Ｉｄｓが発光素子ＥＬに流れ映像信号に応じた輝度で発光する。この時トランジスタＴｒ３はオフしているのでブートストラップ動作が行われる。本発明の特徴事項として、ドライブトランジスタＴｒ２のチャネル長を５μｍ以下に短縮化する事で、移動度のばらつきを自己補正する事ができ、低温ポリシリコンＴＦＴなどばらつきの大きいトランジスタを用いたパネルにおいても、ユニフォーミティの高い画質を得る事ができる。
【００３５】
図８は、本発明にかかる表示装置及び画素回路の第３実施形態を示す回路図である。基本的には図６に示した第２実施形態と類似しており、対応する部分には対応する参照番号を付してある。異なる点は、スイッチングトランジスタＴｒ３のゲートが走査線ＷＳではなく走査線ＡＺに接続されている事である。この場合の動作タイミングは図７に示したタイミングチャートと同じになる。本実施形態でも、ドライブトランジスタＴｒ２のチャネル長を好ましくは５μｍ以下に短縮化する事で、移動度のばらつきを自己補正する事ができ、低温ポリシリコンＴＦＴなどばらつきの大きいトランジスタを用いたパネルにおいても、ユニフォーミティの高い画質を得る事ができる。
【００３６】
図９は本発明にかかる表示装置及び画素回路の第４実施形態を示す回路図である。基本的には、図８に示した先の実施形態と同様であり、全てのトランジスタがＮチャネル型となっている。異なる点は、画素回路を構成するトランジスタの素子数が１個減って５個になっている事である。また容量素子も２個から１個に減っており、容量部が１個の容量素子Ｃｓで構成されている。この関係で、画素回路２の接続関係が若干先の実施形態と異なっている。加えて先の実施形態では１個の補正用スキャナ７を用いていたが、これに代えて本実施形態では第一補正用スキャナ７１と第二補正用スキャナ７２を用いている。
【００３７】
引き続き画素回路２の具体的な構成を説明する。ドライブトランジスタＴｒ２は、そのドレインＤがスイッチングトランジスタＴｒ４を介して電源電位Ｖｃｃに接続している。スイッチングトランジスタＴｒ４のゲートは走査線ＤＳを介してドライブスキャナ５に接続している。ドライブトランジスタＴｒ２のソースＳは発光素子ＥＬのアノードに接続している。発光素子ＥＬのカソードは接地されている。ドライブトランジスタＴｒ２のゲートＧは保持容量Ｃｓ及びスイッチングトランジスタＴｒ３を介して所定の基準電位Ｖｓｓ２に接続している。トランジスタＴｒ３のゲートは走査線ＡＺ２を介して第二補正用スキャナ７２に接続している。またドライブトランジスタＴｒ２のゲートＧと別の基準電位Ｖｓｓ１との間にスイッチングトランジスタＴｒ６が接続している。このスイッチングトランジスタＴｒ６のゲートは走査線ＡＺ１を介して第一補正用スキャナ７１に接続している。最後にサンプリングトランジスタＴｒ１は信号線ＳＬとドライブトランジスタＴｒ２のゲートＧとの間に接続している。このサンプリングトランジスタＴｒ１のゲートは走査線ＷＳを介してライトスキャナ４に接続している。
【００３８】
図１０は、図９に示した第４実施形態の動作説明に供するタイミングチャートである。タイミングＴ１で制御パルスＤＳがハイレベルからローレベルに切り替わり、スイッチングトランジスタＴｒ４がオフする。発光素子ＥＬに対する通電路が遮断されるので、画素回路２は非発光期間に入る。この時点で他の制御パルスＡＺ１，ＡＺ２，ＷＳは全てローレベルである。したがってタイミングＴ１では全てのトランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６がオフになっている。
【００３９】
続いて補正準備期間Ｔ２−Ｔ３に入ると、制御パルスＡＺ１，ＡＺ２がローレベルからハイレベルに切り替わる。この結果スイッチングトランジスタＴｒ３及びＴｒ６がオンになり、保持容量Ｃｓに保持された電位がＶｓｓ１，Ｖｓｓ２でリセットされる。この後Ｖｔｈ補正期間Ｔ４−Ｔ５になると、制御パルスＤＳがハイレベルになり、スイッチングトランジスタＴｒ４がオンする。この時点でＴｒ６は引き続きオン状態にある一方、トランジスタＴｒ３はオフ状態に戻っている。これによりドレイン電流Ｉｄｓが保持容量Ｃｓに流れ込み、カットオフになった時点でのゲートＧ／ソースＳ間の電位が保持容量Ｃｓに保持される。保持された電位はドライブトランジスタＴｒ２のカットオフ電圧即ち閾電圧Ｖｔｈに相当する。この後サンプリング期間Ｔ７−Ｔ８に進むと制御パルスＷＳがハイレベルになり、サンプリングトランジスタＴｒ１がオンする。この時点でトランジスタＴｒ６はオフしている。サンプリングトランジスタＴｒ１がオンする事で信号線ＳＬから映像信号がサンプリングされ保持容量Ｃｓに保持される。最後に発光期間Ｔ９〜に進むと、制御パルスＤＳが再びハイレベルとなり、スイッチングトランジスタＴｒ４がオンする。この結果電源電位Ｖｃｃと接地電位との間に電流路が形成され、ドライブトランジスタＴｒ２から出力電流が発光素子ＥＬに流れ、発光が開始する。本実施形態でも、ドライブトランジスタＴｒ２のチャネル長を例えば５μｍ以下に短縮化する事で、移動度のばらつきを自己補正する事ができ、低温ポリシリコンＴＦＴなどばらつきの大きいトランジスタを用いたパネルにおいても、ユニフォーミティの高い画質を得る事ができる。
【００４０】
図１１は、本発明にかかる画素回路及び表示装置の第５実施形態を示す模式的な回路図である。理解を容易にする為、先の実施形態と対応する部分には対応する参照番号を付してある。異なる点は、ドライブトランジスタＴｒ２としてＮチャネル型のＴＦＴに代えてＰチャネル型のＴＦＴを使った事である。Ｐチャネル型のドライブトランジスタでも、そのチャネル領域の長さを短縮化してアーリ効果を付与する事で、キャリア移動度のばらつきを自己補正する事ができる。
【００４１】
図示するように、画素回路２は５個の薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ６と、２個の容量素子Ｃｓ１，Ｃｓ２と、１個の発光素子ＥＬとで構成されている。ドライブトランジスタＴｒ２はＰチャネル型のポリシリコンＴＦＴである。残りのサンプリングトランジスタＴｒ１，スイッチングトランジスタＴｒ４，検出トランジスタＴｒ５及びスイッチングトランジスタＴｒ６は全てＮチャネル型のポリシリコンＴＦＴである。２個の要領素子Ｃｓ１とＣｓ２は両者合わせて画素回路２の容量部を構成している。発光素子ＥＬは例えばアノード及びカソードを備えた２端子型の有機ＥＬ素子からなる、但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光するすべてのデバイスを含む。
【００４２】
画素回路２の具体的な構成であるが、中心となるドライブトランジスタＴｒ２のソースＳが電源Ｖｃｃに接続し、ドレインＤがスイッチングトランジスタＴｒ４を介して発光素子ＥＬのアノードＡに接続している。このトランジスタＴｒ４のゲートは走査線ＤＳに接続している。発光素子ＥＬのカソードＫは接地電位ＧＮＤに接続している。ドライブトランジスタＴｒ２のゲートＧとドレインＤとの間に閾電圧検出用のトランジスタＴｒ５が接続している。この検出トランジスタＴｒ５のゲートは走査線ＡＺに接続している。ドライブトランジスタＴｒ２のゲートＧは保持容量Ｃｓ２を介してサンプリングトランジスタＴｒ１に接続している。サンプリングトランジスタＴｒ１はこの保持容量Ｃｓ２と信号線ＳＬとの間に介在している。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。保持容量Ｃｓ２とサンプリングトランジスタＴｒ１の接続ノードには、電位固定用のスイッチングトランジスタＴｒ６が接続している。このスイッチングトランジスタＴｒ６のゲートは走査線ＡＺに接続している。またこの接続ノードと電源電位Ｖｃｃとの間に別の保持容量Ｃｓ１が接続している。なお、図では、ドライブトランジスタＴｒ２のゲートＧとソースＳとの間に現れるゲート電圧をＶｇｓとしている。またドライブトランジスタＴｒ２のソースＳとドレインＤとの間を流れるドレイン電流をＩｄｓで表してある。
【００４３】
図１２は、図１１に示した実施形態の動作説明に供するタイミングチャートである。図示のタイミングチャートは、タイミングＴ１で１フィールド（１ｆ）がスタートし、タイミングＴ８で１フィールドが終わるように表してある。時間軸に沿って、走査線ＷＳ，ＡＺ，ＤＳにそれぞれ印加される制御パルスＷＳ，ＡＺ，ＤＳの波形を表してある。また同じ時間軸に沿って、ドライブトランジスタＴｒ２のゲートＧ及び発光素子ＥＬのアノードＡの電位変化を表してある。まずタイミングＴ１で制御パルスＡＺが立ち上がり、検出トランジスタＴｒ５及び電位固定用のスイッチングトランジスタＴｒ６がオンする。これによりドライブトランジスタＴｒ２のゲート電位が急激に低下すると共に、発光素子ＥＬのアノード電位Ａが急激に上昇する。即ち検出トランジスタＴｒ５をオンしてドレイン電流Ｉｄｓを保持容量Ｃｓ２に通電し、これが保持していた電位を一旦リセットしている。
【００４４】
タイミングＴ２になると、制御パルスＤＳが立ち下がり、スイッチングトランジスタＴｒ４がオフして非発光期間に入る。この時ゲート電位が上昇し、丁度Ｖｃｃとの差がＶｔｈとなった所でドレイン電流Ｉｄｓがカットオフする。したがってアノード電位は接地電位ＧＮＤまで低下する。この様にして検出されたドライブトランジスタＴｒ２の閾電圧Ｖｔｈは保持容量Ｃｓ２に保持される。
【００４５】
この後タイミングＴ３で制御パルスＡＺが立ち下がった後、タイミングＴ４で制御パルスＷＳが立ち上がる。これによりサンプリングトランジスタＴｒ１がオンし、信号線ＳＬから供給された映像信号に応じた信号電位Ｖｉｎが保持容量Ｃｓ１にサンプリングされる。これにより、保持容量Ｃｓ２に保持された入力電位はＶｔｈ＋Ｖｉｎとなり、これがドライブトランジスタＴｒ２のゲート電位Ｖｇとして与えられる。タイミングＴ４から１水平期間（１Ｈ）経過後のタイミングＴ５で、制御パルスＷＳがローレベルに戻る
【００４６】
この後タイミングＴ７に至ると制御パルスＤＳが立ち上がりスイッチングトランジスタＴｒ４がオンする。この結果入力電位Ｖｔｈ＋Ｖｉｎに応じたドレイン電流Ｉｄｓが発光素子ＥＬに流れ、タイミングＴ８までの間発光期間となる。なお、タイミングＴ２からタイミングＴ３までの期間Ｔ２−Ｔ３はＶｔｈ補正期間と呼ばれる。またタイミングＴ４からタイミングＴ５までの期間Ｔ４−Ｔ５はサンプリング期間と呼ばれる。このサンプリング期間Ｔ４−Ｔ５は１水平期間１Ｈに相当する。加えてタイミングＴ７からタイミングＴ８までの期間Ｔ７−Ｔ８は発光期間と呼ばれる。
【００４７】
図１３は、本発明にかかる表示装置及び画素回路の第６実施形態を示す回路図である。理解を容易にする為、先の実施形態と対応する部分には対応する参照番号を付してある。本実施形態は全てのトランジスタをＰチャネル型で構成した点に特徴がある。図示するように、本画素回路２は５個のトランジスタＴｒ１ないしＴｒ５と、２個の容量素子Ｃｓ１，Ｃｓ２と、１個の発光素子ＥＬとで構成されている。
【００４８】
ドライブトランジスタＴｒ２のソースＳはスイッチングトランジスタＴｒ４を介して電源電位Ｖｃｃに接続されている。スイッチングトランジスタＴｒ４のゲートは走査線ＤＳを介してドライブスキャナ５に接続されている。ドライブトランジスタＴｒ２のドレインＤは発光素子ＥＬのアノードに接続されている。発光素子ＥＬのカソードは接地されている。ドライブトランジスタＴｒ２のゲートＧはスイッチングトランジスタＴｒ３を介して所定のオフセット電位Ｖｏｆｓに接続している。スイッチングトランジスタＴｒ３のゲートは走査線ＡＺを介して補正用スキャナ７に接続している。ドライブトランジスタＴｒ２のゲートＧと入力側のノードＸとの間に保持容量Ｃｓ２が配されている。またドライブトランジスタＴｒ２のソースＳと入力ノードＸとの間にＶｔｈ検出用のトランジスタＴｒ５が接続している。この検出トランジスタＴｒ５のゲートは走査線ＡＺに接続している。入力ノードＸと電源電位Ｖｃｃとの間に他の容量素子Ｃｓ１が接続している。最後に、サンプリングトランジスタＴｒ１が信号線ＳＬと入力ノードＸとの間に接続している。このサンプリングトランジスタＴｒ１のゲートは走査線ＷＳを介してライトスキャナ４に接続している。なお信号線ＳＬは水平セレクタ３に接続している。
【００４９】
図１４は、図１３に示した第６実施形態の動作説明に供するタイミングチャートであり、制御パルスＤＳ，ＡＺ，ＷＳの経時的な変化を表している。補正準備期間Ｔ１−Ｔ２で制御パルスＤＳ及びＡＺがローレベルにあり、制御パルスＷＳがハイレベルである。この結果、トランジスタＴｒ３，Ｔｒ４，Ｔｒ５がオンする一方、Ｔｒ１はオフしている。この結果、ドライブトランジスタＴｒ２のドレイン電流が容量部（Ｃｓ１，Ｃｓ２）に流れ、これらが保持していた電位をリセットする。続いてＶｔｈ補正期間Ｔ２−Ｔ３で制御パルスＤＳがハイレベルとなり、スイッチングトランジスタＴｒ４がオフに切り替わる。これによりドレイン電流の通電が遮断され、ドライブトランジスタＴｒ２がカットオフした時にソースとゲート間に現れる電位差Ｖｔｈを検出する。この検出された電位差Ｖｔｈは容量部（Ｃｓ１，Ｃｓ２）に保持される。保持した電位ＶｔｈはドライブトランジスタＴｒ２の出力電流Ｉｄｓに対する閾電圧Ｖｔｈの影響を相殺する為に用いられる。さらにサンプリング期間Ｔ４−Ｔ５になると、制御パルスＷＳがローレベルとなり、サンプリングトランジスタＴｒ１がオンして、信号線ＳＬから供給された映像信号をサンプリングし、容量部（Ｃｓ１，Ｃｓ２）に保持する。このあと発光期間Ｔ６〜になると、制御パルスＤＳがローレベルとなり、スイッチングトランジスタＴｒ４がオンして出力電流Ｉｄｓが発光素子ＥＬに流れ込み、発光が開始する。本発明の特徴事項として、ドライブトランジスタＴｒ２のチャネル長を短縮化する事で、移動度のばらつきを自己補正する事ができ、低温ポリシリコンＴＦＴなどばらつきの大きいトランジスタを用いたパネルにおいても、ユニフォーミティの高い画質を得る事ができる。
【００５０】
以上の説明から明らかなように、本発明の画素回路は、例えば図２及び図３を参照すると、基本的に制御パルスＷＳ，ＤＳ１，ＤＳ２，ＡＺを供給する行状の走査線ＷＳ，ＤＳ１，ＤＳ２，ＡＺと映像信号を供給する列状の信号線ＳＬとが交差する部分に配されている。画素回路２は、少なくともサンプリングトランジスタＴｒ１と容量部Ｃｓ１，Ｃｓ２とドライブトランジスタＴｒ２と発光素子ＥＬを含む。サンプリングトランジスタＴｒ１は、所定のサンプリング期間Ｔ４−Ｔ５に走査線ＷＳから供給される制御パルスＷＳに応じ導通して信号線ＳＬから供給された映像信号をサンプリングする。容量部（Ｃｓ１，Ｃｓ２）は、サンプリングされた映像信号に応じた入力電位Ｖｉｎを保持する。ドライブトランジスタＴｒ２は、容量部（Ｃｓ１，Ｃｓ２）に保持された入力電位Ｖｉｎに応じて所定の発光期間Ｔ７−Ｔ８に出力電流Ｉｄｓを供給する。この出力電流ＩｄｓはドライブトランジスタＴｒ２のチャネル領域のキャリア移動度μ及び閾電圧Ｖｔｈに対して依存性を有する。発光素子ＥＬは、ドライブトランジスタＴｒ２から供給された出力電流Ｉｄｓにより映像信号に応じた輝度で発光する。特徴事項として、本画素回路２は出力電流Ｉｄｓの閾電圧Ｖｔｈに対する依存性を補正する為の補正手段を備えている。この補正手段は図２の実施形態の場合検出トランジスタＴｒ５を含んでいる。この補正手段はドライブトランジスタＴｒ２及び容量部（Ｃｓ１，Ｃｓ２）に接続しており、サンプリング期間Ｔ７−Ｔ８に先行して設定された補正期間Ｔ１−Ｔ３に動作し、容量部（Ｃｓ１，Ｃｓ２）に通電して容量部（Ｃｓ１，Ｃｓ２）が保持していた電位をリセットした後通電を遮断しドライブトランジスタＴｒ２のソースＳとゲートＧ間に現れる電位差Ｖｇｓを検出する。容量部の容量素子Ｃｓ２は検出した電位差Ｖｇｓに応じた電位を保持する。この保持した電位ＶｇｓはドライブトランジスタＴｒ２の閾電圧Ｖｔｈに相当する。この検出電圧を入力電位に足しこむ事で、ドライブトランジスタＴｒ２の出力電流Ｉｄｓに対する閾電圧Ｖｔｈの影響をキャンセルする。さらにドライブトランジスタＴｒ２はそのチャネル領域の長さを短縮化して出力電流ＩｄｓにソースＳ・ドレインＤ間電圧に対する依存性を与え、これにより出力電流Ｉｄｓのキャリア移動度μに対する依存性を自己補正している。
【図面の簡単な説明】
【００５１】
【図１】本発明にかかる表示装置の第１実施形態を示すブロック図である。
【図２】図１に示した表示装置に含まれる画素回路の構成を示す回路図である。
【図３】第１実施形態の動作説明に供するタイミングチャートである。
【図４】同じく第１実施形態の動作説明に供するグラフである。
【図５】同じく動作説明に供するグラフである。
【図６】本発明にかかる表示装置及び画素回路の第２実施形態を示す回路図である。
【図７】第２実施形態の動作説明に供するタイミングチャートである。
【図８】本発明にかかる表示装置及び画素回路の第３実施形態を示す回路図である。
【図９】本発明にかかる表示装置及び画素回路の第４実施形態を示す回路図である。
【図１０】第４実施形態の動作説明に供するタイミングチャートである。
【図１１】本発明にかかる表示装置及び画素回路の第５実施形態を示す回路図である。
【図１２】第５実施形態の動作説明に供するタイミングチャートである。
【図１３】本発明にかかる表示装置及び画素回路の第６実施形態を示す回路図である。
【図１４】第６実施形態の動作説明に供するタイミングチャートである。
【符号の説明】
【００５２】
１・・・画素アレイ、２・・・画素回路、３・・・水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、６・・・ドライブスキャナ、７・・・補正用スキャナ、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ２・・・ドライブトランジスタ、Ｃｓ１・・・容量素子、Ｃｓ２・・・容量素子、ＥＬ・・・発光素子
【技術分野】
【０００１】
本発明は、画素毎に配した発光素子を電流駆動する画素回路に関する。又この画素回路がマトリクス状（行列状）に配列された表示装置であって、特に各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって、有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
【特許文献１】特開２００３−２５５８５６
【特許文献２】特開２００３−２７１０９５
【特許文献３】特開２００４−１３３２４０
【特許文献４】特開２００４−０２９７９１
【特許文献５】特開２００４−０９３６８２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の画素回路は、制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含む。サンプリングトランジスタは、走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングする。容量部は、サンプリングされた映像信号に応じた入力電位を保持する。ドライブトランジスタは、容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給する。尚一般に、出力電流はドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、ドライブトランジスタから供給された出力電流により映像信号に応じた輝度で発光する。
【０００５】
ドライブトランジスタは、容量部に保持された入力電位をゲートに受けてソース／ドレイン間に出力電流を流し、発光素子に通電する。一般に発光素子の発光輝度は通電量に比例している。更にドライブトランジスタの出力電流供給量はゲート電圧すなわち容量部に書き込まれた入力電位によって制御される。従来の画素回路は、ドライブトランジスタのゲートに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。
【０００６】
ここでドライブトランジスタの動作特性は以下の式で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２
このトランジスタ特性式において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート印加電圧を表わしており、画素回路では上述した入力電位である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの入力信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。
【０００７】
しかしながら実際には、ポリシリコンなどの半導体薄膜で構成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがある。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式から明らかな様に、各ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート印加電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。
【０００８】
閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路は、ある程度画面のユニフォーミティを改善する事が可能である。しかしながら、ポリシリコン薄膜トランジスタの特性は、閾電圧ばかりでなく移動度μも素子毎にばらつきがある。前述のトランジスタ特性式から明らかなように、ドレイン電流Ｉｄｓは移動度μに比例している。したがって移動度μがばらつくと、ゲート電圧Ｖｇｓが一定であってもドレイン電流Ｉｄｓにばらつきが出てしまう。この結果発光輝度が画素毎に変化する為、画面のユニフォーミティを損なうという課題がある。なお、本願発明に直接の関連性はないが、画面のユニフォーミティを改善する為の技術として、以下の特許文献６ないし１１が挙げられる。
【特許文献６】特開２００２−１３２２１８
【特許文献７】特開２００３−１８６４３８
【特許文献８】特開２０００−２７６０７５
【特許文献９】特開２００４−１２６５５９
【特許文献１０】特開２００４−００４９１１
【特許文献１１】特開２００４−０５４２３４
【課題を解決するための手段】
【０００９】
上述した従来の技術の課題に鑑み、本発明はドライブトランジスタの閾電圧のばらつきに加え移動度のばらつきの補正も可能な表示装置及び画素回路を提供する事を目的とする。かかる目的を達成する為に以下の手段を講じた。即ち本発明は、制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する画素回路において、該出力電流の閾電圧に対する依存性を補正するための補正手段を備えており、 前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該容量部に通電して該容量部が保持していた電位をリセットした後該通電を遮断し該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を相殺し、更に前記ドライブトランジスタはそのチャネル領域の長さを短縮化して出力電流にソース・ドレイン間電圧に対する依存性を与え、これにより該出力電流のキャリア移動度に対する依存性を自己補正することを特徴とする。好ましくは、前記ドライブトランジスタは、そのチャネル領域の長さが５μｍ以下に短縮化されている。
【００１０】
又本発明は、画素アレイ部とスキャナ部と信号部とを含み、前記画素アレイ部は、行状に配された走査線と、列状に配された信号線と、両者が交差する部分に配された行列状の画素とからなり、前記信号部は、該信号線に映像信号を供給し、前記スキャナ部は、該走査線に制御パルスを供給して順次行ごとに画素を走査し、各画素は、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給されるサンプリング用制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する表示装置において、各画素は、該出力電流の閾電圧に対する依存性を補正するための補正手段を備えており、前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該容量部に通電して該容量部が保持していた電位をリセットした後該通電を遮断し該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を相殺し、更に前記ドライブトランジスタはそのチャネル領域の長さを短縮化して出力電流にソース・ドレイン間電圧に対する依存性を与え、これにより該出力電流のキャリア移動度に対する依存性を自己補正することを特徴とする。好ましくは、前記ドライブトランジスタは、そのチャネル領域の長さが５μｍ以下に短縮化されている。
【発明の効果】
【００１１】
本発明によれば、画素回路は出力電流の閾電圧に対する依存性に加えキャリア移動度に対する依存性も補正している。まず閾電圧に対する依存性の補正であるが、所定の補正期間でドライブトランジスタに検出用の過渡電流を流し、これがカットオフする時点でドライブトランジスタのソースとゲート間に現れる電位差を検出し、これを容量部に保持している。ドライブトランジスタがカットオフする時に現れる電位差は丁度閾電圧Ｖｔｈに等しく、これを容量部に保持して入力電位に足し込む様にする。これによりドライブトランジスタの閾電圧の影響をキャンセル可能である。
【００１２】
次にキャリア移動度のばらつき補正であるが、ドライブトランジスタのチャネル領域を短縮化して、いわゆるアーリ効果を付与し、これを利用して移動度ばらつきを自己補正している。具体的には、チャネル領域の長さを５μｍ以下に短縮化することで移動度のばらつき抑制に有効なアーリ効果を付与できる。一般にドライブトランジスタが飽和領域で動作する時、出力電流（ドレイン電流）はソース・ゲート間に現れるゲート電圧のみに依存し、ソース・ドレイン間に現れるドレイン電圧には依存しない。しかしながら、チャネル領域を短縮化してアーリ効果を付与すると、ドレイン電流がドレイン電圧に対して依存性を有するようになる。画素回路ではドライブトランジスタが発光素子を駆動する様になっており、発光素子との動作点でドレイン電圧が決まる。換言すると、発光素子のアノード電位の上下によってドレイン電圧が変動する。ドライブトランジスタにアーリ効果を付与すると、移動度が高く電流供給能力が大きい場合、アノード電位が上昇する方向に動作点が変化し、これに伴ってドレイン電圧が小さくなる。アーリ効果によってドレイン電圧が小さくなるとドレイン電流が下がる。この様にして移動度が高い場合ドレイン電流が下がる方向に自己補正がかかる。逆に移動度が小さく出力電流供給能力が少ない場合、アノード電位は下方に変化する傾向になりその分ドレイン電圧が拡大する。アーリ効果によってドレイン電圧の拡大に伴いドレイン電流が増大する。即ち少ない出力電流供給能力を補う方向にアーリ効果が作用するので、やはり自己補正がかかる。この様にしてドライブトランジスタのアーリ効果により移動度のばらつきを自動的に補正する事が可能である。
【発明を実施するための最良の形態】
【００１３】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明にかかる表示装置の第１実施形態を示すブロック図である。図示するように、アクティブマトリクス型の表示装置は、主要部となる画素アレイ１と周辺の回路群とで構成されている。画素アレイ１は画素回路２を含んでいる。周辺の回路群は水平セレクタ３、ライトスキャナ４、第一ドライブスキャナ５、第二ドライブスキャナ６、補正用スキャナ７などを含んでいる。
【００１４】
画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素回路２とで構成されている。本例の場合、カラー表示を行うため、画素回路２はＲＧＢ三原色に分かれて設けてある。信号線ＳＬは水平セレクタ３によって駆動される。走査線ＷＳはライトスキャナ４によって走査される。なお、走査線ＷＳと平行に別の走査線ＤＳ１，ＤＳ２，ＡＺも配線されている。走査線ＤＳ１は第一ドライブスキャナ５によって走査される。走査線ＤＳ２は第二ドライブスキャナ６によって走査される。なお、走査線ＤＳ２はＲＧＢに分かれて３本配されている。これに対し走査線ＤＳ１はＲＧＢ共通で１本配されている。残りの走査線ＡＺは補正用スキャナ７によって走査される。
【００１５】
図２は、図１に示した画素回路２の基本的な構成を示す回路図である。本画素回路２は、サンプリングトランジスタＴｒ１、ドライブトランジスタＴｒ２、スイッチングトランジスタＴｒ３、スイッチングトランジスタＴｒ４、検出トランジスタＴｒ５、スイッチングトランジスタＴｒ６、一対の容量素子Ｃｓ１，Ｃｓ２及び発光素子ＥＬとで構成されている。本実施形態では各トランジスタＴｒ１ないしＴｒ６が全てＮチャネル型のアモルファスシリコン薄膜トランジスタ（ＴＦＴ）で構成されている。また発光素子ＥＬは、例えば有機ＥＬ素子を用いることができる。本発明の特徴事項として、ドライブトランジスタＴｒ２はチャネル領域の長さが５μｍ以下に短縮化されており、アーリ効果が付与されている。このアーリ効果により、ドライブトランジスタＴｒ２の出力電流（ドレイン電流Ｉｄｓ）はソースＳ・ドレインＤ間電圧（ドレイン電圧Ｖｄｓ）に対する依存性が生じる。具体的には、ドレイン電圧が小さくなるほどドレイン電流が少なくなる傾向になる。
【００１６】
引き続き図２を参照して画素回路２の構成を具体的に説明する。ドライブトランジスタＴｒ２は入力ノードとなるゲートＧ、出力ノードとなるソースＳ及び電源ノードとなるドレインＤとを備えている。出力ノード（Ｓ）には発光素子ＥＬのアノードが接続している。発光素子ＥＬのカソードは接地（ＧＮＤ）されている。本例では、発光素子ＥＬはアノード及びカソードを備えた二端子形である。ドライブトランジスタＴｒ２の電源側ノード（Ｄ）は、スイッチングトランジスタＴｒ４を介して電源Ｖｃｃに接続されている。このスイッチングトランジスタＴｒ４のゲートは、走査線ＤＳ２に接続されている。
【００１７】
ドライブトランジスタＴｒ２の入力ノード（Ｇ）には保持容量Ｃｓ２の一端が接続されている。この保持容量Ｃｓ２の他端は出力ノード（Ｓ）に接続するとともに、スイッチングトランジスタＴｒ３を介して接地されている。スイッチングトランジスタＴｒ３のゲートは走査線ＤＳ１に接続されている。さらに入力ノード（Ｇ）には結合容量Ｃｓ１を介してサンプリングトランジスタＴｒ１が接続している。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。またサンプリングトランジスタＴｒ１のソースは信号線ＳＬに接続している。加えて結合容量Ｃｓ１とサンプリングトランジスタＴｒ１の接続ノードは、スイッチングトランジスタＴｒ６を介して接地されている。スイッチングトランジスタＴｒ６のゲートは走査線ＡＺに接続している。最後に、ドライブトランジスタＴｒ２のゲートＧとドレインＤとの間に検出トランジスタＴｒ５が接続されている。検出トランジスタＴｒ５のゲートは走査線ＡＺに接続している。
【００１８】
図３のタイミングチャートを参照して、図２に示した第１実施形態にかかる画素回路の動作を詳細に説明する。図示のタイミングチャートは、タイミングＴ１で１フィールド（１ｆ）がスタートし、タイミングＴ８で１フィールドが終わるように表してある。時間軸に沿って、走査線ＷＳ，ＡＺ，ＤＳ１及びＤＳ２にそれぞれ印加される制御パルスＷＳ、ＡＺ、ＤＳ１及びＤＳ２の波形を表してある。また同じ時間軸に沿って、ドライブトランジスタＴｒ２の入力ノード（Ｇ）及び出力ノード（Ｓ）の電位変化を表してある。
【００１９】
当該フィールドがスタートするタイミングＴ１の前のタイミングＴ０で、走査線ＷＳ，ＡＺ，ＤＳ１がローレベルにある一方、走査線ＤＳ２がハイレベルにある。したがってスイッチングトランジスタＴｒ４のみがオン状態で、残りのトランジスタＴｒ１，Ｔｒ３，Ｔｒ５及びＴｒ６はオフ状態となっている。この状態でドライブトランジスタＴｒ２のドレインＤはオン状態のスイッチングトランジスタＴｒ４を介して電源Ｖｃｃに接続される。ドライブトランジスタＴｒ２はゲートＧとソースＳとの間に印加されるゲート電圧Ｖｇｓに応じて出力電流（ドレイン電流）Ｉｄｓを発光素子ＥＬに供給する。これにより発光素子ＥＬは所定の輝度で発光している。
【００２０】
タイミングＴ１となって当該フィールドがスタートすると、制御パルスＡＺが立ち上がる。これにより検出トランジスタＴｒ５とスイッチングトランジスタＴｒ６がオンする。Ｔｒ６がオンすることで結合容量Ｃｓ１の一端が接地電位ＧＮＤに固定され、ドライブトランジスタＴｒ２の閾電圧（Ｖｔｈ）の検出準備状態に入る。検出トランジスタＴｒ５もオンするため、ドライブトランジスタＴｒ２のゲートＧとドレインＤが直結する。このときスイッチングトランジスタＴｒ４はまだオン状態に保たれているため、ドライブトランジスタＴｒ２のゲート電位は急激に上昇する。これと連動してドライブトランジスタＴｒ２のソース電位も急激に上昇する。この様にして容量素子Ｃｓ１，Ｃｓ２に保持されていた電位を一旦リセットする。
【００２１】
続いてタイミングＴ２になると、制御パルスＤＳ２がローレベルとなりスイッチングトランジスタＴｒ４がオフする。これにより、ドライブトランジスタＴｒ２は電源Ｖｃｃから切り離され非発光状態になる。同時に制御パルスＤＳ１が立ち上がるので、スイッチングトランジスタＴｒ３がオンし、ドライブトランジスタＴｒ２のソースＳ及び保持容量Ｃｓ２の一端が接地される。スイッチングトランジスタＴｒ４がオフすることで、ドライブトランジスタＴｒ２のゲート電位Ｇは低下していく。丁度ゲート電位Ｇとソース電位Ｓとの差Ｖｇｓが閾電圧Ｖｔｈとなったところで、ドレイン電流Ｉｄｓは流れなくなる。この結果、ゲートＧとソースＳとの間に接続された保持容量Ｃｓ２にドライブトランジスタＴｒ２の閾電圧Ｖｔｈが保持される。
【００２２】
この後タイミングＴ３で制御パルスＡＺが立ち下がり、検出トランジスタＴｒ５がオフとなってＶｔｈ検出動作が終了する。
【００２３】
続いてタイミングＴ４になると、制御パルスＷＳが立ち上がり、サンプリングトランジスタＴｒ１がオンする。これにより信号線ＳＬから供給された映像信号が結合容量Ｃｓ１を介して保持容量Ｃｓ２にカップリングされる。この結果、保持容量Ｃｓ２には先に書き込まれたＶｔｈに足し込むかたちで映像信号に対応した信号電圧Ｖｉｎが書き込まれる。この結果、保持容量Ｃｓ２はドライブトランジスタＴｒ２の入力ノード（Ｇ）に対して、入力電位Ｖｉｎ＋Ｖｔｈを供給することになる。入力電位には常に閾電圧Ｖｔｈが足し込まれているので、例え画素ごとにドライブトランジスタの閾電圧がばらついていても、常にキャンセルすることができる。
【００２４】
この後映像信号のサンプリングに割り当てられた１水平期間（１Ｈ）が経過するタイミングＴ５で制御パルスＷＳが立ち下がり、サンプリングトランジスタＴｒ１がオフする。
【００２５】
続いてタイミングＴ６に至ると、制御パルスＤＳ１が立ち下がり、スイッチングトランジスタＴｒ３がオフする。これにより、ドライブトランジスタＴｒ２のソースＳ及び保持容量Ｃｓ２の一端が接地レベルから切り離され、発光動作の準備状態となる。
【００２６】
この後タイミングＴ７になると制御パルスＤＳ２が立ち上がり、スイッチングトランジスタＴｒ４がオンする。この結果ドライブトランジスタＴｒ２のドレインＤが電源電位Ｖｃｃに接続し、入力電位Ｖｉｎ＋Ｖｔｈに応じたドレイン電流Ｉｄｓが流れ、発光素子ＥＬは信号電位Ｖｉｎに応じた輝度で発光する。タイミングＴ７では既にドライブトランジスタＴｒ２のソースＳが接地電位ＧＮＤから切り離されているので、発光素子ＥＬに出力電流Ｉｄｓが流れると電圧降下によりアノード電位（したがってドライブトランジスタＴｒ２のソース電位）が上昇する。このときブートストラップ動作でゲート電位もそのまま上昇するので、保持容量Ｃｓ２に保持された入力電位（ゲート電位Ｖｇｓ）は一定に維持される。この結果ドライブトランジスタＴｒ２は定電源として動作する。
【００２７】
最後にタイミングＴ８に至ると当該フィールドが完了するとともに次のフィールドに入る。
【００２８】
ここで、発光期間Ｔ７−Ｔ８で行われるドライブトランジスタＴｒ２の自己補正動作を詳細に説明する。図４はドライブトランジスタのドレイン電流Ｉｄｓ／ドレイン電圧Ｖｄｓ特性を示すグラフである（Ａ）はアーリ効果を有さない通常のドライブトランジスタの特性を示し、（Ｂ）はアーリ効果を付与されたドライブトランジスタの特性を表している。グラフ中、カーブＨは移動度が比較的高いドライブトランジスタの特性を表し、カーブＬは移動度が比較的低いドライブトランジスタの特性を表している。また各特性カーブ上の黒点はドライブトランジスタが発光素子を駆動する場合の動作点を表している。発光素子側から見るとアノード電位であり、ドライブトランジスタ側から見るとソース電位となっている。
【００２９】
まずアーリ効果のない場合（Ａ）であるが、ドライブトランジスタは飽和領域で動作し、ドレイン電流Ｉｄｓはドレイン電圧Ｖｄｓに対する依存性が見られない。即ちＶｄｓに関わらずドレイン電流Ｉｄｓは一定である。前述のトランジスタ特性式から明らかなように、ドレイン電流Ｉｄｓはゲート電圧Ｖｇｓによって決定される。但し、Ｖｇｓが一定であっても移動度μ及び閾電圧Ｖｔｈがばらつく為、Ｉｄｓも画素間で変動する。本発明では、閾電圧Ｖｔｈのばらつきは予めキャンセルされている。したがって移動度μの影響のみが残る。グラフから明らかなように、移動度μが高いと、ドライブトランジスタの電流供給能力が大きい為、移動度が高いドライブトランジスタのドレイン電流Ｉｄｓｈは高くなる。この分発光素子内で生じる電圧降下が大きくなるのでアノード電位が上昇し、結果的にドレイン電圧Ｖｄｓｈは比較的低い。但し、通常のドライブトランジスタの場合、ドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓの依存性はない為、動作点がどこにあろうとも、常にゲート電圧Ｖｇｓで決まるドレイン電流Ｉｄｓｈが流れる事になる。
【００３０】
一方、特性カーブＬで示すように、移動度μの小さなドライブトランジスタの場合、電流供給能力が低い為ドレイン電流Ｉｄｓｌは比較的低レベルにある。その分動作点（Ｖｄｓｌ）は移動度が高い場合（Ｖｄｓｈ）に比べ上方にシフトする。以上の結果から明らかなように、通常のドライブトランジスタでは移動度μの相違が直接出力電流Ｉｄｓの違いとなって現れ、何ら補正をしない限り画面のユニフォーミティを維持する事はできない。ドライブトランジスタが飽和領域で動作している場合は（Ａ）に示すように理想的な定電流源となる為、動作点が変化しても出力電流値は変わらず、移動度のばらつきによる出力電流のばらつきは補正できない。
【００３１】
これに対しドライブトランジスタにアーリ効果が付与された場合（Ｂ）、ドレイン電流Ｉｄｓはドレイン電圧Ｖｄｓに対する依存性が生じるようになる。（Ｂ）に示すように、ドレイン電圧Ｖｄｓの上昇に伴いドレイン電流Ｉｄｓが上昇する傾向が生じる。その割合は特性カーブの傾きで表され、移動度が小さい場合よりも移動度が大きい場合の方が傾斜が大きくなっている。このアーリ効果の為、発光素子に対する動作点が変動する。まず移動度が大きい場合であるが、比較的高いアノード電圧が低下する為、動作点Ｖｄｓｈがアーリ効果のない場合に比べて下方に移動する。この結果ドレイン電流Ｉｄｓｈもアーリ効果のない場合に比べて小さくなる。一方移動度が小さい場合であるが、比較的低いアノード電圧がアーリ効果によって逆に上昇し、動作点Ｖｄｓｌがアーリ効果のない場合に比べて上方にシフトする。これにより移動度が小さいドライブトランジスタのドレイン電流Ｉｄｓｌはアーリ効果のない場合に比べて大きくなる。以上により、アーリ効果によってＩｄｓｈとＩｄｓｌの差は縮小する方向に変化し、ドライブトランジスタの移動度のばらつきを吸収する方向に自己補正機能が作用する。よって本発明により移動度のばらつきを補正する事が可能である。
【００３２】
図５は、出力電流のばらつきとドライブトランジスタのチャネル長（Ｌ長）との関係を示すグラフである。横軸にドライブトランジスタの出力電流の画素間ばらつきを％で取り、横軸にドライブトランジスタのＬ長（単位μｍ）を取ってある。グラフから明らかなように、Ｌ長を５μｍ以下に短縮化することで、出力電流のばらつきは急激に改善されている。この様にドライブトランジスタのチャネル長を５μｍ以下に短縮化する事で、移動度のばらつきを自己補正する事ができ、低温ポリシリコンＴＦＴなどばらつきの大きいトランジスタを用いたパネルにおいても、ユニフォーミティの高い画質を得る事ができる。
【００３３】
図６は、本発明にかかる表示装置及び画素回路の第２実施形態を示す回路図である。基本的には、図２に示した第１実施形態と類似しており、対応する部分には対応する参照番号を付してある。異なる点は、スイッチングトランジスタＴｒ３のゲートを走査線ＷＳに接続し、ライトスキャナ４によってスイッチングトランジスタＴｒ３を動作させている事である。ライトスキャナ４をサンプリングトランジスタＴｒ１とスイッチングトランジスタＴｒ３の動作に共用する事で、ドライブスキャナが１個不用になる。
【００３４】
図７は、図６に示した第２実施形態にかかる画素回路の動作説明に供するタイミングチャートである。補正準備期間Ｔ１−Ｔ２で制御パルスＤＳ及びＡＺがハイレベルにある一方、制御パルスＷＳはローレベルである。この結果トランジスタＴｒ１，Ｔｒ３がオフする一方、トランジスタＴｒ４，Ｔｒ５，Ｔｒ６がオンする。これにより容量部（Ｃｓ１，Ｃｓ２）に保持されていた電位が一旦リセットされる。次にＶｔｈ補正期間Ｔ２−Ｔ３で制御パルスＤＳがローレベルに切り替わり、スイッチングトランジスタＴｒ４がオフする。この結果ドライブトランジスタＴｒ２の閾電圧Ｖｔｈが検出され、容量部（Ｃｓ１，Ｃｓ２）に保持される。続いてサンプリング期間Ｔ４−Ｔ５になると制御パルスＷＳがハイレベルに切り替わり今までオフしていたサンプリングトランジスタＴｒ１とスイッチングトランジスタＴｒ３がオンする。これにより信号線ＳＬから供給された映像信号がサンプリングされ、容量部（Ｃｓ１，Ｃｓ２）に保持される。最後に発光期間Ｔ６〜に入ると、制御パルスＤＳがハイレベルとなりスイッチングトランジスタＴｒ４がオンになる。この時点で他のトランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ６は全てオフしている。ドレイン電流Ｉｄｓが発光素子ＥＬに流れ映像信号に応じた輝度で発光する。この時トランジスタＴｒ３はオフしているのでブートストラップ動作が行われる。本発明の特徴事項として、ドライブトランジスタＴｒ２のチャネル長を５μｍ以下に短縮化する事で、移動度のばらつきを自己補正する事ができ、低温ポリシリコンＴＦＴなどばらつきの大きいトランジスタを用いたパネルにおいても、ユニフォーミティの高い画質を得る事ができる。
【００３５】
図８は、本発明にかかる表示装置及び画素回路の第３実施形態を示す回路図である。基本的には図６に示した第２実施形態と類似しており、対応する部分には対応する参照番号を付してある。異なる点は、スイッチングトランジスタＴｒ３のゲートが走査線ＷＳではなく走査線ＡＺに接続されている事である。この場合の動作タイミングは図７に示したタイミングチャートと同じになる。本実施形態でも、ドライブトランジスタＴｒ２のチャネル長を好ましくは５μｍ以下に短縮化する事で、移動度のばらつきを自己補正する事ができ、低温ポリシリコンＴＦＴなどばらつきの大きいトランジスタを用いたパネルにおいても、ユニフォーミティの高い画質を得る事ができる。
【００３６】
図９は本発明にかかる表示装置及び画素回路の第４実施形態を示す回路図である。基本的には、図８に示した先の実施形態と同様であり、全てのトランジスタがＮチャネル型となっている。異なる点は、画素回路を構成するトランジスタの素子数が１個減って５個になっている事である。また容量素子も２個から１個に減っており、容量部が１個の容量素子Ｃｓで構成されている。この関係で、画素回路２の接続関係が若干先の実施形態と異なっている。加えて先の実施形態では１個の補正用スキャナ７を用いていたが、これに代えて本実施形態では第一補正用スキャナ７１と第二補正用スキャナ７２を用いている。
【００３７】
引き続き画素回路２の具体的な構成を説明する。ドライブトランジスタＴｒ２は、そのドレインＤがスイッチングトランジスタＴｒ４を介して電源電位Ｖｃｃに接続している。スイッチングトランジスタＴｒ４のゲートは走査線ＤＳを介してドライブスキャナ５に接続している。ドライブトランジスタＴｒ２のソースＳは発光素子ＥＬのアノードに接続している。発光素子ＥＬのカソードは接地されている。ドライブトランジスタＴｒ２のゲートＧは保持容量Ｃｓ及びスイッチングトランジスタＴｒ３を介して所定の基準電位Ｖｓｓ２に接続している。トランジスタＴｒ３のゲートは走査線ＡＺ２を介して第二補正用スキャナ７２に接続している。またドライブトランジスタＴｒ２のゲートＧと別の基準電位Ｖｓｓ１との間にスイッチングトランジスタＴｒ６が接続している。このスイッチングトランジスタＴｒ６のゲートは走査線ＡＺ１を介して第一補正用スキャナ７１に接続している。最後にサンプリングトランジスタＴｒ１は信号線ＳＬとドライブトランジスタＴｒ２のゲートＧとの間に接続している。このサンプリングトランジスタＴｒ１のゲートは走査線ＷＳを介してライトスキャナ４に接続している。
【００３８】
図１０は、図９に示した第４実施形態の動作説明に供するタイミングチャートである。タイミングＴ１で制御パルスＤＳがハイレベルからローレベルに切り替わり、スイッチングトランジスタＴｒ４がオフする。発光素子ＥＬに対する通電路が遮断されるので、画素回路２は非発光期間に入る。この時点で他の制御パルスＡＺ１，ＡＺ２，ＷＳは全てローレベルである。したがってタイミングＴ１では全てのトランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６がオフになっている。
【００３９】
続いて補正準備期間Ｔ２−Ｔ３に入ると、制御パルスＡＺ１，ＡＺ２がローレベルからハイレベルに切り替わる。この結果スイッチングトランジスタＴｒ３及びＴｒ６がオンになり、保持容量Ｃｓに保持された電位がＶｓｓ１，Ｖｓｓ２でリセットされる。この後Ｖｔｈ補正期間Ｔ４−Ｔ５になると、制御パルスＤＳがハイレベルになり、スイッチングトランジスタＴｒ４がオンする。この時点でＴｒ６は引き続きオン状態にある一方、トランジスタＴｒ３はオフ状態に戻っている。これによりドレイン電流Ｉｄｓが保持容量Ｃｓに流れ込み、カットオフになった時点でのゲートＧ／ソースＳ間の電位が保持容量Ｃｓに保持される。保持された電位はドライブトランジスタＴｒ２のカットオフ電圧即ち閾電圧Ｖｔｈに相当する。この後サンプリング期間Ｔ７−Ｔ８に進むと制御パルスＷＳがハイレベルになり、サンプリングトランジスタＴｒ１がオンする。この時点でトランジスタＴｒ６はオフしている。サンプリングトランジスタＴｒ１がオンする事で信号線ＳＬから映像信号がサンプリングされ保持容量Ｃｓに保持される。最後に発光期間Ｔ９〜に進むと、制御パルスＤＳが再びハイレベルとなり、スイッチングトランジスタＴｒ４がオンする。この結果電源電位Ｖｃｃと接地電位との間に電流路が形成され、ドライブトランジスタＴｒ２から出力電流が発光素子ＥＬに流れ、発光が開始する。本実施形態でも、ドライブトランジスタＴｒ２のチャネル長を例えば５μｍ以下に短縮化する事で、移動度のばらつきを自己補正する事ができ、低温ポリシリコンＴＦＴなどばらつきの大きいトランジスタを用いたパネルにおいても、ユニフォーミティの高い画質を得る事ができる。
【００４０】
図１１は、本発明にかかる画素回路及び表示装置の第５実施形態を示す模式的な回路図である。理解を容易にする為、先の実施形態と対応する部分には対応する参照番号を付してある。異なる点は、ドライブトランジスタＴｒ２としてＮチャネル型のＴＦＴに代えてＰチャネル型のＴＦＴを使った事である。Ｐチャネル型のドライブトランジスタでも、そのチャネル領域の長さを短縮化してアーリ効果を付与する事で、キャリア移動度のばらつきを自己補正する事ができる。
【００４１】
図示するように、画素回路２は５個の薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ６と、２個の容量素子Ｃｓ１，Ｃｓ２と、１個の発光素子ＥＬとで構成されている。ドライブトランジスタＴｒ２はＰチャネル型のポリシリコンＴＦＴである。残りのサンプリングトランジスタＴｒ１，スイッチングトランジスタＴｒ４，検出トランジスタＴｒ５及びスイッチングトランジスタＴｒ６は全てＮチャネル型のポリシリコンＴＦＴである。２個の要領素子Ｃｓ１とＣｓ２は両者合わせて画素回路２の容量部を構成している。発光素子ＥＬは例えばアノード及びカソードを備えた２端子型の有機ＥＬ素子からなる、但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光するすべてのデバイスを含む。
【００４２】
画素回路２の具体的な構成であるが、中心となるドライブトランジスタＴｒ２のソースＳが電源Ｖｃｃに接続し、ドレインＤがスイッチングトランジスタＴｒ４を介して発光素子ＥＬのアノードＡに接続している。このトランジスタＴｒ４のゲートは走査線ＤＳに接続している。発光素子ＥＬのカソードＫは接地電位ＧＮＤに接続している。ドライブトランジスタＴｒ２のゲートＧとドレインＤとの間に閾電圧検出用のトランジスタＴｒ５が接続している。この検出トランジスタＴｒ５のゲートは走査線ＡＺに接続している。ドライブトランジスタＴｒ２のゲートＧは保持容量Ｃｓ２を介してサンプリングトランジスタＴｒ１に接続している。サンプリングトランジスタＴｒ１はこの保持容量Ｃｓ２と信号線ＳＬとの間に介在している。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。保持容量Ｃｓ２とサンプリングトランジスタＴｒ１の接続ノードには、電位固定用のスイッチングトランジスタＴｒ６が接続している。このスイッチングトランジスタＴｒ６のゲートは走査線ＡＺに接続している。またこの接続ノードと電源電位Ｖｃｃとの間に別の保持容量Ｃｓ１が接続している。なお、図では、ドライブトランジスタＴｒ２のゲートＧとソースＳとの間に現れるゲート電圧をＶｇｓとしている。またドライブトランジスタＴｒ２のソースＳとドレインＤとの間を流れるドレイン電流をＩｄｓで表してある。
【００４３】
図１２は、図１１に示した実施形態の動作説明に供するタイミングチャートである。図示のタイミングチャートは、タイミングＴ１で１フィールド（１ｆ）がスタートし、タイミングＴ８で１フィールドが終わるように表してある。時間軸に沿って、走査線ＷＳ，ＡＺ，ＤＳにそれぞれ印加される制御パルスＷＳ，ＡＺ，ＤＳの波形を表してある。また同じ時間軸に沿って、ドライブトランジスタＴｒ２のゲートＧ及び発光素子ＥＬのアノードＡの電位変化を表してある。まずタイミングＴ１で制御パルスＡＺが立ち上がり、検出トランジスタＴｒ５及び電位固定用のスイッチングトランジスタＴｒ６がオンする。これによりドライブトランジスタＴｒ２のゲート電位が急激に低下すると共に、発光素子ＥＬのアノード電位Ａが急激に上昇する。即ち検出トランジスタＴｒ５をオンしてドレイン電流Ｉｄｓを保持容量Ｃｓ２に通電し、これが保持していた電位を一旦リセットしている。
【００４４】
タイミングＴ２になると、制御パルスＤＳが立ち下がり、スイッチングトランジスタＴｒ４がオフして非発光期間に入る。この時ゲート電位が上昇し、丁度Ｖｃｃとの差がＶｔｈとなった所でドレイン電流Ｉｄｓがカットオフする。したがってアノード電位は接地電位ＧＮＤまで低下する。この様にして検出されたドライブトランジスタＴｒ２の閾電圧Ｖｔｈは保持容量Ｃｓ２に保持される。
【００４５】
この後タイミングＴ３で制御パルスＡＺが立ち下がった後、タイミングＴ４で制御パルスＷＳが立ち上がる。これによりサンプリングトランジスタＴｒ１がオンし、信号線ＳＬから供給された映像信号に応じた信号電位Ｖｉｎが保持容量Ｃｓ１にサンプリングされる。これにより、保持容量Ｃｓ２に保持された入力電位はＶｔｈ＋Ｖｉｎとなり、これがドライブトランジスタＴｒ２のゲート電位Ｖｇとして与えられる。タイミングＴ４から１水平期間（１Ｈ）経過後のタイミングＴ５で、制御パルスＷＳがローレベルに戻る
【００４６】
この後タイミングＴ７に至ると制御パルスＤＳが立ち上がりスイッチングトランジスタＴｒ４がオンする。この結果入力電位Ｖｔｈ＋Ｖｉｎに応じたドレイン電流Ｉｄｓが発光素子ＥＬに流れ、タイミングＴ８までの間発光期間となる。なお、タイミングＴ２からタイミングＴ３までの期間Ｔ２−Ｔ３はＶｔｈ補正期間と呼ばれる。またタイミングＴ４からタイミングＴ５までの期間Ｔ４−Ｔ５はサンプリング期間と呼ばれる。このサンプリング期間Ｔ４−Ｔ５は１水平期間１Ｈに相当する。加えてタイミングＴ７からタイミングＴ８までの期間Ｔ７−Ｔ８は発光期間と呼ばれる。
【００４７】
図１３は、本発明にかかる表示装置及び画素回路の第６実施形態を示す回路図である。理解を容易にする為、先の実施形態と対応する部分には対応する参照番号を付してある。本実施形態は全てのトランジスタをＰチャネル型で構成した点に特徴がある。図示するように、本画素回路２は５個のトランジスタＴｒ１ないしＴｒ５と、２個の容量素子Ｃｓ１，Ｃｓ２と、１個の発光素子ＥＬとで構成されている。
【００４８】
ドライブトランジスタＴｒ２のソースＳはスイッチングトランジスタＴｒ４を介して電源電位Ｖｃｃに接続されている。スイッチングトランジスタＴｒ４のゲートは走査線ＤＳを介してドライブスキャナ５に接続されている。ドライブトランジスタＴｒ２のドレインＤは発光素子ＥＬのアノードに接続されている。発光素子ＥＬのカソードは接地されている。ドライブトランジスタＴｒ２のゲートＧはスイッチングトランジスタＴｒ３を介して所定のオフセット電位Ｖｏｆｓに接続している。スイッチングトランジスタＴｒ３のゲートは走査線ＡＺを介して補正用スキャナ７に接続している。ドライブトランジスタＴｒ２のゲートＧと入力側のノードＸとの間に保持容量Ｃｓ２が配されている。またドライブトランジスタＴｒ２のソースＳと入力ノードＸとの間にＶｔｈ検出用のトランジスタＴｒ５が接続している。この検出トランジスタＴｒ５のゲートは走査線ＡＺに接続している。入力ノードＸと電源電位Ｖｃｃとの間に他の容量素子Ｃｓ１が接続している。最後に、サンプリングトランジスタＴｒ１が信号線ＳＬと入力ノードＸとの間に接続している。このサンプリングトランジスタＴｒ１のゲートは走査線ＷＳを介してライトスキャナ４に接続している。なお信号線ＳＬは水平セレクタ３に接続している。
【００４９】
図１４は、図１３に示した第６実施形態の動作説明に供するタイミングチャートであり、制御パルスＤＳ，ＡＺ，ＷＳの経時的な変化を表している。補正準備期間Ｔ１−Ｔ２で制御パルスＤＳ及びＡＺがローレベルにあり、制御パルスＷＳがハイレベルである。この結果、トランジスタＴｒ３，Ｔｒ４，Ｔｒ５がオンする一方、Ｔｒ１はオフしている。この結果、ドライブトランジスタＴｒ２のドレイン電流が容量部（Ｃｓ１，Ｃｓ２）に流れ、これらが保持していた電位をリセットする。続いてＶｔｈ補正期間Ｔ２−Ｔ３で制御パルスＤＳがハイレベルとなり、スイッチングトランジスタＴｒ４がオフに切り替わる。これによりドレイン電流の通電が遮断され、ドライブトランジスタＴｒ２がカットオフした時にソースとゲート間に現れる電位差Ｖｔｈを検出する。この検出された電位差Ｖｔｈは容量部（Ｃｓ１，Ｃｓ２）に保持される。保持した電位ＶｔｈはドライブトランジスタＴｒ２の出力電流Ｉｄｓに対する閾電圧Ｖｔｈの影響を相殺する為に用いられる。さらにサンプリング期間Ｔ４−Ｔ５になると、制御パルスＷＳがローレベルとなり、サンプリングトランジスタＴｒ１がオンして、信号線ＳＬから供給された映像信号をサンプリングし、容量部（Ｃｓ１，Ｃｓ２）に保持する。このあと発光期間Ｔ６〜になると、制御パルスＤＳがローレベルとなり、スイッチングトランジスタＴｒ４がオンして出力電流Ｉｄｓが発光素子ＥＬに流れ込み、発光が開始する。本発明の特徴事項として、ドライブトランジスタＴｒ２のチャネル長を短縮化する事で、移動度のばらつきを自己補正する事ができ、低温ポリシリコンＴＦＴなどばらつきの大きいトランジスタを用いたパネルにおいても、ユニフォーミティの高い画質を得る事ができる。
【００５０】
以上の説明から明らかなように、本発明の画素回路は、例えば図２及び図３を参照すると、基本的に制御パルスＷＳ，ＤＳ１，ＤＳ２，ＡＺを供給する行状の走査線ＷＳ，ＤＳ１，ＤＳ２，ＡＺと映像信号を供給する列状の信号線ＳＬとが交差する部分に配されている。画素回路２は、少なくともサンプリングトランジスタＴｒ１と容量部Ｃｓ１，Ｃｓ２とドライブトランジスタＴｒ２と発光素子ＥＬを含む。サンプリングトランジスタＴｒ１は、所定のサンプリング期間Ｔ４−Ｔ５に走査線ＷＳから供給される制御パルスＷＳに応じ導通して信号線ＳＬから供給された映像信号をサンプリングする。容量部（Ｃｓ１，Ｃｓ２）は、サンプリングされた映像信号に応じた入力電位Ｖｉｎを保持する。ドライブトランジスタＴｒ２は、容量部（Ｃｓ１，Ｃｓ２）に保持された入力電位Ｖｉｎに応じて所定の発光期間Ｔ７−Ｔ８に出力電流Ｉｄｓを供給する。この出力電流ＩｄｓはドライブトランジスタＴｒ２のチャネル領域のキャリア移動度μ及び閾電圧Ｖｔｈに対して依存性を有する。発光素子ＥＬは、ドライブトランジスタＴｒ２から供給された出力電流Ｉｄｓにより映像信号に応じた輝度で発光する。特徴事項として、本画素回路２は出力電流Ｉｄｓの閾電圧Ｖｔｈに対する依存性を補正する為の補正手段を備えている。この補正手段は図２の実施形態の場合検出トランジスタＴｒ５を含んでいる。この補正手段はドライブトランジスタＴｒ２及び容量部（Ｃｓ１，Ｃｓ２）に接続しており、サンプリング期間Ｔ７−Ｔ８に先行して設定された補正期間Ｔ１−Ｔ３に動作し、容量部（Ｃｓ１，Ｃｓ２）に通電して容量部（Ｃｓ１，Ｃｓ２）が保持していた電位をリセットした後通電を遮断しドライブトランジスタＴｒ２のソースＳとゲートＧ間に現れる電位差Ｖｇｓを検出する。容量部の容量素子Ｃｓ２は検出した電位差Ｖｇｓに応じた電位を保持する。この保持した電位ＶｇｓはドライブトランジスタＴｒ２の閾電圧Ｖｔｈに相当する。この検出電圧を入力電位に足しこむ事で、ドライブトランジスタＴｒ２の出力電流Ｉｄｓに対する閾電圧Ｖｔｈの影響をキャンセルする。さらにドライブトランジスタＴｒ２はそのチャネル領域の長さを短縮化して出力電流ＩｄｓにソースＳ・ドレインＤ間電圧に対する依存性を与え、これにより出力電流Ｉｄｓのキャリア移動度μに対する依存性を自己補正している。
【図面の簡単な説明】
【００５１】
【図１】本発明にかかる表示装置の第１実施形態を示すブロック図である。
【図２】図１に示した表示装置に含まれる画素回路の構成を示す回路図である。
【図３】第１実施形態の動作説明に供するタイミングチャートである。
【図４】同じく第１実施形態の動作説明に供するグラフである。
【図５】同じく動作説明に供するグラフである。
【図６】本発明にかかる表示装置及び画素回路の第２実施形態を示す回路図である。
【図７】第２実施形態の動作説明に供するタイミングチャートである。
【図８】本発明にかかる表示装置及び画素回路の第３実施形態を示す回路図である。
【図９】本発明にかかる表示装置及び画素回路の第４実施形態を示す回路図である。
【図１０】第４実施形態の動作説明に供するタイミングチャートである。
【図１１】本発明にかかる表示装置及び画素回路の第５実施形態を示す回路図である。
【図１２】第５実施形態の動作説明に供するタイミングチャートである。
【図１３】本発明にかかる表示装置及び画素回路の第６実施形態を示す回路図である。
【図１４】第６実施形態の動作説明に供するタイミングチャートである。
【符号の説明】
【００５２】
１・・・画素アレイ、２・・・画素回路、３・・・水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、６・・・ドライブスキャナ、７・・・補正用スキャナ、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ２・・・ドライブトランジスタ、Ｃｓ１・・・容量素子、Ｃｓ２・・・容量素子、ＥＬ・・・発光素子
【特許請求の範囲】
【請求項１】
制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、
前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、
前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、
前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、
前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する画素回路において、
該出力電流の閾電圧に対する依存性を補正するための補正手段を備えており、 前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該容量部に通電して該容量部が保持していた電位をリセットした後該通電を遮断し該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、
前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を相殺し、
更に前記ドライブトランジスタはそのチャネル領域の長さを短縮化して出力電流にソース・ドレイン間電圧に対する依存性を与え、これにより該出力電流のキャリア移動度に対する依存性を自己補正することを特徴とする画素回路。
【請求項２】
前記ドライブトランジスタは、そのチャネル領域の長さが５μｍ以下に短縮化されていることを特徴とする請求項１記載の画素回路。
【請求項３】
画素アレイ部とスキャナ部と信号部とを含み、
前記画素アレイ部は、行状に配された走査線と、列状に配された信号線と、両者が交差する部分に配された行列状の画素とからなり、
前記信号部は、該信号線に映像信号を供給し、
前記スキャナ部は、該走査線に制御パルスを供給して順次行ごとに画素を走査し、
各画素は、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、
前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給されるサンプリング用制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、
前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、
前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、
前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する表示装置において、
各画素は、該出力電流の閾電圧に対する依存性を補正するための補正手段を備えており、
前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該容量部に通電して該容量部が保持していた電位をリセットした後該通電を遮断し該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、
前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を相殺し、
更に前記ドライブトランジスタはそのチャネル領域の長さを短縮化して出力電流にソース・ドレイン間電圧に対する依存性を与え、これにより該出力電流のキャリア移動度に対する依存性を自己補正することを特徴とする表示装置。
【請求項４】
前記ドライブトランジスタは、そのチャネル領域の長さが５μｍ以下に短縮化されていることを特徴とする請求項３記載の表示装置。
【請求項１】
制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、
前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、
前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、
前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、
前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する画素回路において、
該出力電流の閾電圧に対する依存性を補正するための補正手段を備えており、 前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該容量部に通電して該容量部が保持していた電位をリセットした後該通電を遮断し該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、
前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を相殺し、
更に前記ドライブトランジスタはそのチャネル領域の長さを短縮化して出力電流にソース・ドレイン間電圧に対する依存性を与え、これにより該出力電流のキャリア移動度に対する依存性を自己補正することを特徴とする画素回路。
【請求項２】
前記ドライブトランジスタは、そのチャネル領域の長さが５μｍ以下に短縮化されていることを特徴とする請求項１記載の画素回路。
【請求項３】
画素アレイ部とスキャナ部と信号部とを含み、
前記画素アレイ部は、行状に配された走査線と、列状に配された信号線と、両者が交差する部分に配された行列状の画素とからなり、
前記信号部は、該信号線に映像信号を供給し、
前記スキャナ部は、該走査線に制御パルスを供給して順次行ごとに画素を走査し、
各画素は、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、
前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給されるサンプリング用制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、
前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、
前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、
前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する表示装置において、
各画素は、該出力電流の閾電圧に対する依存性を補正するための補正手段を備えており、
前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該容量部に通電して該容量部が保持していた電位をリセットした後該通電を遮断し該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、
前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を相殺し、
更に前記ドライブトランジスタはそのチャネル領域の長さを短縮化して出力電流にソース・ドレイン間電圧に対する依存性を与え、これにより該出力電流のキャリア移動度に対する依存性を自己補正することを特徴とする表示装置。
【請求項４】
前記ドライブトランジスタは、そのチャネル領域の長さが５μｍ以下に短縮化されていることを特徴とする請求項３記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００６−２５１６３１（Ｐ２００６−２５１６３１Ａ）
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願番号】特願２００５−７０７７７（Ｐ２００５−７０７７７）
【出願日】平成１７年３月１４日（２００５．３．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願日】平成１７年３月１４日（２００５．３．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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