発振回路
【課題】簡単な構成で発振周波数が低いときの消費電力を低減する発振回路を提供することを目的とする。
【解決手段】周波数選択信号に応じて発振周波数を切り替えてメインクロックを出力するクロック発振器２３と、前記周波数選択信号に応じて分周比を切り替え、前記メインクロックを分周したサブクロックを出力する分周回路２４とを有し、前記発振周波数が高いときと低いときとで前記サブクロックの周波数を一定とした。好ましくは、前記サブクロックに同期して前記周波数選択信号を変化させる同期部２２を有する。
【解決手段】周波数選択信号に応じて発振周波数を切り替えてメインクロックを出力するクロック発振器２３と、前記周波数選択信号に応じて分周比を切り替え、前記メインクロックを分周したサブクロックを出力する分周回路２４とを有し、前記発振周波数が高いときと低いときとで前記サブクロックの周波数を一定とした。好ましくは、前記サブクロックに同期して前記周波数選択信号を変化させる同期部２２を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関する。
【背景技術】
【０００２】
図５は従来の発振回路の一例の回路構成図を示す。同図中、内蔵発振器１は周波数が例えば数１００ＭＨｚのクロック信号を生成する。このクロック信号は分周回路２に供給され、分周回路２はクロック信号を１／２分周、１／４分周、１／８分周、１／１６分周して、各分周信号を周波数選択回路３に供給する。周波数選択回路３は端子４から供給される選択信号に応じて各分周信号のうちいずれか１つの分周信号を選択し、メインクロック信号として端子５から出力し、メインクロック信号は例えば図示しないＣＰＵ等に供給される。選択信号はＣＰＵの動作モードに応じて変更される。
【０００３】
また、低速クロック発振器６は周波数が例えば数１０ｋＨｚの低速クロック信号を生成する。この低速クロック信号はサブクロック信号として端子７から出力され、サブクロック信号は例えば図示しないタイマ等に供給される。
【０００４】
図６は従来の発振回路の他の一例の回路構成図を示す。同図中、低速クロック発振器１１は周波数が例えば数１０ｋＨｚの低速クロック信号を生成する。この低速クロック信号はサブクロック信号として端子１２から出力され、サブクロック信号は例えば図示しないタイマ等に供給される。
【０００５】
また、サブクロック信号はＰＬＬ（Ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）１３に供給され、ＰＬＬ１３はサブクロック信号に同期した周波数が例えば数１００ＭＨｚのクロック信号を生成する。このクロック信号は分周回路１４に供給され、分周回路１４はクロック信号を１／２分周、１／４分周、１／８分周、１／１６分周して、各分周信号を周波数選択回路１５に供給する。
【０００６】
周波数選択回路１５は端子１６から供給される選択信号に応じて各分周信号のうちいずれか１つの分周信号を選択し、メインクロック信号として端子１７から出力し、メインクロック信号は例えば図示しないＣＰＵ等に供給される。選択信号はＣＰＵの動作モードに応じて変更される。
【０００７】
ところで、低速用の発振回路と高速用の発振回路を有し、クロック制御回路によりシステムの動作条件に応じて低速用の発振回路と高速用の発振回路をオン／オフ制御し、低速時には低速用の発振回路から発振されるクロック信号がセレクタを介してシステムクロック信号としてＣＰＵおよびＣＰＵ周辺回路に供給され、このとき、非選択の高速用の発振回路はクロック制御回路の発振制御信号により停止状態とする技術が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平８−２７２４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図５に示す従来の発振回路ではメインクロック信号が低速となる動作モードであっても、内蔵発振器１の発振周波数は一定であり消費電力を低減できない。また、タイマ用の低速クロック発振器６を内蔵発振器１とは別に必要とするという問題があった。
【００１０】
図６に示す従来の発振回路ではメインクロック信号が低速となる動作モードであっても、ＰＬＬ１３の発振周波数は一定であり消費電力を低減できない。また、タイマ用の低速クロック発振器１１をＰＬＬ１３とは別に必要とするという問題があった。
【００１１】
本発明は上記の点に鑑みてなされたもので、簡単な構成で発振周波数が低いときの消費電力を低減する発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一実施態様による発振回路は、
周波数選択信号に応じて発振周波数を切り替えてメインクロックを出力するクロック発振器（２３）と、
前記周波数選択信号に応じて分周比を切り替え、前記メインクロックを分周したサブクロックを出力する分周回路（２４）とを有し、
前記発振周波数が高いときと低いときとで前記サブクロックの周波数を一定とした。
【００１３】
好ましくは、前記サブクロックに同期して前記周波数選択信号を変化させる同期部（２２）を有する。
【００１４】
好ましくは、前記クロック発振器（２３）は、
制御信号に応じてコンデンサの充放電を切り替える充放電部（Ｍ１１〜Ｍ１４）と、
前記コンデンサの電圧を基準電圧と比較して比較結果信号を出力するコンパレータ（４２，４３）と、
前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力するフリップフロップ（４４）と、
前記周波数選択信号に応じて前記コンデンサの充電電流を切り替える第１電流回路（４１）を有する。
【００１５】
好ましくは、前記クロック発振器は、
前記周波数選択信号に応じて前記コンパレータ（４２，４３）の動作電流を切り替える第２電流回路（４６）を更に有する。
【００１６】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１７】
本発明によれば、簡単な構成で発振周波数が低いときの消費電力を低減することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の発振回路の一実施形態のブロック構成図である。
【図２】クロック発振器の一実施形態の回路構成図である。
【図３】クロック周波数の切り替え時の信号タイミングチャートである。
【図４】クロック周波数の切り替え時の信号タイミングチャートである。
【図５】従来の発振回路の一例の回路構成図である。
【図６】従来の発振回路の他の一例の回路構成図である。
【発明を実施するための形態】
【００１９】
以下、図面に基づいて本発明の実施形態について説明する。
【００２０】
＜発振回路のブロック構成図＞
図１は本発明の発振回路の一実施形態のブロック構成図を示す。この発振回路は半導体集積回路化されている。図１において、周波数選択レジスタ２１には図示しないＣＰＵから例えば値１又は値０の周波数選択信号が設定される。周波数選択レジスタ２１の出力する周波数選択信号はフリップフロップ２２に供給され、周波数選択信号はサブクロック信号に同期してフリップフロップ２２に取り込まれる。フリップフロップ２２の出力する周波数選択信号はクロック発振器２３に供給されると共に分周回路２４内のセレクタ２８に供給される。
【００２１】
クロック発振器２３は周波数選択信号が値１のとき発振周波数を例えば１５４ｋＨｚとし、周波数選択信号が値０のとき発振周波数を例えば３８．４ｋＨｚとして発振を行ってメインクロック信号を出力する。クロック発振器２３の出力するメインクロック信号は端子２５から出力され、このメインクロック信号は例えば図示しないＣＰＵ等に供給される。これと共に、メインクロック信号は分周回路２４に供給される。
【００２２】
分周回路２４は分周器２６及びセレクタ２８を有しており、メインクロック信号は分周器２６及びセレクタ２８それぞれに供給される。分周器２６はメインクロック信号を１／４分周してセレクタ２８に供給する。
【００２３】
セレクタ２８は周波数選択信号が値１のとき、クロック発振器２３からの周波数１５４ｋＨｚのメインクロック信号を分周器２６で１／４分周した周波数３８．４ｋＨｚの信号を選択する。また、セレクタ２８は周波数選択信号が値０のとき、クロック発振器２３からの周波数３８．４ｋＨｚの信号を選択する。セレクタ２８における選択の切り替えはクロック発振器２３の出力するメインクロック信号に同期して行われるが、周波数選択信号はサブクロック信号に同期してフリップフロップ２２に取り込まれるため、セレクタ２８における選択の切り替えはサブクロック信号に同期する。セレクタ２８が選択した周波数３８．４ｋＨｚの信号はサブクロック信号として端子２９から出力され、サブクロック信号は例えば図示しないタイマ等に供給される。
【００２４】
＜クロック発振器の回路構成図＞
図２はクロック発振器２３の一実施形態の回路構成図を示す。同図中、電流回路４１は並列接続された定電流源５１−１〜５１−４と定電流源５１−２〜５１−４に直列接続されたスイッチ５２−２〜５２−４を有し構成されている。定電流源５１−１〜５１−４の共通接続された一端は電源Ｖｄｄに接続され、定電流源５１−１の他端とスイッチ５２−２〜５２−４の接続点はｐチャネルＭＯＳトランジスタＭ１１，Ｍ１３のソースに接続されている。スイッチ５２−２〜５２−４には端子５３から周波数選択信号が供給され、周波数選択信号が値１のときスイッチ５２−２〜５２−４はオンし、周波数選択信号が値０のときスイッチ５２−２〜５２−４はオフし、ＭＯＳトランジスタＭ１１，Ｍ１３のソースに供給される動作電流は周波数選択信号が値０のときに対し、周波数選択信号が値１のときは例えば略４倍となる。
【００２５】
ＭＯＳトランジスタＭ１１のドレインはｎチャネルＭＯＳトランジスタＭ１２のドレインに接続され、ＭＯＳトランジスタＭ１２のソースは電源Ｖｓｓに接続されている。また、ＭＯＳトランジスタＭ１３のドレインはｎチャネルＭＯＳトランジスタＭ１４のドレインに接続され、ＭＯＳトランジスタＭ１４のソースは電源Ｖｓｓに接続されている。
【００２６】
ＭＯＳトランジスタＭ１１，Ｍ１２のドレインはコンデンサＣ１１の一端に接続されると共にコンパレータ４２の非反転入力端子に接続されている。コンデンサＣ１１の他端は電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１１，Ｍ１２のゲートはＳＲ型フリップフロップ４４のＱ端子に接続されている。また、ＭＯＳトランジスタＭ１３，Ｍ１４のドレインはコンデンサＣ１２の一端に接続されると共にコンパレータ４３の非反転入力端子に接続されている。コンデンサＣ１２の他端は電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１３，Ｍ１４のゲートはフリップフロップ４４のＱＸ端子（Ｑ端子の反転出力）に接続されている。
【００２７】
コンパレータ４２，４３は電流回路４６から動作電流を供給される。電流回路４６は並列接続された定電流源５４−１〜５４−４と定電流源５４−２〜５４−４に直列接続されたスイッチ５５−２〜５５−４を有し構成されている。定電流源５４−１〜５４−４の共通接続された一端は電源Ｖｄｄに接続され、定電流源５４−１の他端とスイッチ５５−２〜５５−４の接続点はコンパレータ４２，４３の電流供給端子に接続されている。スイッチ５５−２〜５５−４には端子５３から周波数選択信号が供給され、周波数選択信号が値１のときスイッチ５５−２〜５５−４はオンし、周波数選択信号が値０のときスイッチ５５−２〜５５−４はオフし、コンパレータ４２，４３に供給される動作電流は周波数選択信号が値０のときに対し、周波数選択信号が値１のときは例えば略４倍となる。
【００２８】
コンパレータ４２，４３の反転入力端子は定電圧回路４５の一端に接続されて基準電圧Ｖｔｈを印加され、定電圧回路４５の他端は電源Ｖｓｓに接続されている。コンパレータ４２はコンデンサＣ１１の電圧が基準電圧Ｖｔｈを超えたときハイレベルとなり、基準電圧Ｖｔｈ以下のときローレベルとなる出力信号を生成してフリップフロップ１４のセット端子Ｓに供給する。
【００２９】
コンパレータ４３はコンデンサＣ１２の電圧が基準電圧Ｖｔｈを超えたときハイレベルとなり、基準電圧Ｖｔｈ以下のときローレベルとなる出力信号を生成してフリップフロップ１４のリセット端子Ｒに供給する。
【００３０】
フリップフロップ４４はセット端子Ｓにハイレベルの信号を供給されるとＱ端子出力をハイレベル、ＱＸ端子出力をローレベルとする。また、フリップフロップ４４はリセット端子Ｒにハイレベルの信号を供給されるとＱ端子出力をローレベル、ＱＸ端子出力をハイレベルとする。フリップフロップ４４のＱ端子出力は端子４７からメインクロックとして出力される。
【００３１】
＜クロック発振器の動作＞
フリップフロップ４４のＱ端子出力がローレベルのときＭＯＳトランジスタＭ１１がオン、ＭＯＳトランジスタＭ１２がオフでコンデンサＣ１１は充電され、同時にＱＸ端子出力がハイレベルでＭＯＳトランジスタＭ１３がオフ、ＭＯＳトランジスタＭ１４がオンでコンデンサＣ１２は放電される。そして、コンデンサＣ１１の電圧が基準電圧Ｖｔｈを超えるとコンパレータ４２の出力はハイレベルとなり、フリップフロップ４４がセットされてＱ端子出力がハイレベル、ＱＸ端子出力がローレベルとなる。
【００３２】
このときＭＯＳトランジスタＭ１１がオフ、ＭＯＳトランジスタＭ１２がオンでコンデンサＣ１１は放電され、同時にＱＸ端子出力がローレベルでＭＯＳトランジスタＭ１３がオン、ＭＯＳトランジスタＭ１４がオフでコンデンサＣ１２は充電される。そして、コンデンサＣ１２の電圧が基準電圧Ｖｔｈを超えるとコンパレータ４３出力はハイレベルとなり、フリップフロップ４がリセットされてＱ端子の出力がローレベル、ＱＸ端子出力がハイレベルとなる。これを繰り返すことで端子４７からメインクロックが出力される。
【００３３】
＜周波数切り替え＞
端子５３から供給される周波数選択信号が値０のとき電流回路４１のスイッチ５２−２〜５２−４はオフし、周波数選択信号が値１のときスイッチ５２−２〜５２−４はオンし、ＭＯＳトランジスタＭ１１，Ｍ１３のソースに供給される動作電流は周波数選択信号が値０のときに対し、周波数選択信号が値１のときは例えば略４倍となり、コンデンサＣ１１，Ｃ１２の充電電流は略４倍となる。このため、周波数選択信号が値１のときのクロック発振器２３の発振周波数は周波数選択信号が値０ときの略４倍となる。
【００３４】
コンパレータ４２，４３を構成するＭＯＳトランジスタの電流能力は温度により変化し、コンパレータ入力の変化からコンパレータ出力が切り替わるまでの遅延時間は高温で増加し、低温で減少する。
【００３５】
本実施形態では温度変化によるコンパレータ４２，４３の遅延時間の時間変動を発振周波数の１周期より十分に短くすることにより周波数の安定化を図っている。すなわち、発振周波数の１周期が短いときに、コンパレータ４２，４３に供給する動作電流を増加することでコンパレータ４２，４３の遅延時間を短くしている。これにより、クロック発振器２３の温度変化による周波数変化を小さくし、周波数・温度特性を小さくしている。このため、発振周波数が低いときの消費電力が低減される。
【００３６】
なお、電流回路４１による発振周波数の切り替えは粗調整であり、発振周波数の切り替えの微調整は定電圧回路４５からコンパレータ４２，４３に供給する基準電圧Ｖｔｈを調整することで行う。
【００３７】
図３に示すように、周波数選択信号が値１の期間Ａでは、クロック発振器２３の出力するメインクロック信号は例えば周波数１５４ｋＨｚである。このとき、セレクタ２８はクロック発振器２３からの周波数１５４ｋＨｚのメインクロック信号を分周器２６で１／４分周した周波数３８．４ｋＨｚの信号を選択する。
【００３８】
こののち、周波数選択信号が値０に切り替わる（期間Ｂ）と、クロック発振器２３の出力するメインクロック信号は例えば周波数３８．４ｋＨｚとなり、セレクタ２８はクロック発振器２３からの周波数３８．４ｋＨｚのメインクロック信号を選択する。周波数選択信号はサブクロック信号に同期してフリップフロップ２２に取り込まれるため、メインクロック信号の周波数切り替えはサブクロック信号に同期して行われる。
【００３９】
また、図４に示すように、周波数選択信号が値０の期間Ｃでは、クロック発振器２３の出力するメインクロック信号は例えば周波数３８．４ｋＨｚである。このとき、セレクタ２８はクロック発振器２３からの周波数３８．４ｋＨｚのメインクロック信号を選択する。
【００４０】
こののち、周波数選択信号が値１に切り替わる（期間Ｄ）と、クロック発振器２３の出力するメインクロック信号は例えば周波数１５４ｋＨｚとなり、セレクタ２８はクロック発振器２３からの周波数１５４ｋＨｚのメインクロック信号を分周器２６で１／４分周した周波数３８．４ｋＨｚの信号を選択する。周波数選択信号はサブクロック信号に同期してフリップフロップ２２に取り込まれるため、メインクロック信号の周波数切り替えはサブクロック信号に同期して行われる。
【符号の説明】
【００４１】
２１ 周波数選択レジスタ
２２ フリップフロップ
２３ クロック発振器
２４ 分周回路
２６ 分周器
２８ セレクタ
４１，４６ 電流回路
４２，４３ コンパレータ
４４ ＳＲ型フリップフロップ
５１−１〜５１−４，５４−１〜５４−４ 定電流源
５２−２〜５２−４，５５−２〜５５−４ スイッチ
Ｃ１１，Ｃ１２ コンデンサ
Ｍ１１〜Ｍ１４ ＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、発振回路に関する。
【背景技術】
【０００２】
図５は従来の発振回路の一例の回路構成図を示す。同図中、内蔵発振器１は周波数が例えば数１００ＭＨｚのクロック信号を生成する。このクロック信号は分周回路２に供給され、分周回路２はクロック信号を１／２分周、１／４分周、１／８分周、１／１６分周して、各分周信号を周波数選択回路３に供給する。周波数選択回路３は端子４から供給される選択信号に応じて各分周信号のうちいずれか１つの分周信号を選択し、メインクロック信号として端子５から出力し、メインクロック信号は例えば図示しないＣＰＵ等に供給される。選択信号はＣＰＵの動作モードに応じて変更される。
【０００３】
また、低速クロック発振器６は周波数が例えば数１０ｋＨｚの低速クロック信号を生成する。この低速クロック信号はサブクロック信号として端子７から出力され、サブクロック信号は例えば図示しないタイマ等に供給される。
【０００４】
図６は従来の発振回路の他の一例の回路構成図を示す。同図中、低速クロック発振器１１は周波数が例えば数１０ｋＨｚの低速クロック信号を生成する。この低速クロック信号はサブクロック信号として端子１２から出力され、サブクロック信号は例えば図示しないタイマ等に供給される。
【０００５】
また、サブクロック信号はＰＬＬ（Ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）１３に供給され、ＰＬＬ１３はサブクロック信号に同期した周波数が例えば数１００ＭＨｚのクロック信号を生成する。このクロック信号は分周回路１４に供給され、分周回路１４はクロック信号を１／２分周、１／４分周、１／８分周、１／１６分周して、各分周信号を周波数選択回路１５に供給する。
【０００６】
周波数選択回路１５は端子１６から供給される選択信号に応じて各分周信号のうちいずれか１つの分周信号を選択し、メインクロック信号として端子１７から出力し、メインクロック信号は例えば図示しないＣＰＵ等に供給される。選択信号はＣＰＵの動作モードに応じて変更される。
【０００７】
ところで、低速用の発振回路と高速用の発振回路を有し、クロック制御回路によりシステムの動作条件に応じて低速用の発振回路と高速用の発振回路をオン／オフ制御し、低速時には低速用の発振回路から発振されるクロック信号がセレクタを介してシステムクロック信号としてＣＰＵおよびＣＰＵ周辺回路に供給され、このとき、非選択の高速用の発振回路はクロック制御回路の発振制御信号により停止状態とする技術が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平８−２７２４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図５に示す従来の発振回路ではメインクロック信号が低速となる動作モードであっても、内蔵発振器１の発振周波数は一定であり消費電力を低減できない。また、タイマ用の低速クロック発振器６を内蔵発振器１とは別に必要とするという問題があった。
【００１０】
図６に示す従来の発振回路ではメインクロック信号が低速となる動作モードであっても、ＰＬＬ１３の発振周波数は一定であり消費電力を低減できない。また、タイマ用の低速クロック発振器１１をＰＬＬ１３とは別に必要とするという問題があった。
【００１１】
本発明は上記の点に鑑みてなされたもので、簡単な構成で発振周波数が低いときの消費電力を低減する発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一実施態様による発振回路は、
周波数選択信号に応じて発振周波数を切り替えてメインクロックを出力するクロック発振器（２３）と、
前記周波数選択信号に応じて分周比を切り替え、前記メインクロックを分周したサブクロックを出力する分周回路（２４）とを有し、
前記発振周波数が高いときと低いときとで前記サブクロックの周波数を一定とした。
【００１３】
好ましくは、前記サブクロックに同期して前記周波数選択信号を変化させる同期部（２２）を有する。
【００１４】
好ましくは、前記クロック発振器（２３）は、
制御信号に応じてコンデンサの充放電を切り替える充放電部（Ｍ１１〜Ｍ１４）と、
前記コンデンサの電圧を基準電圧と比較して比較結果信号を出力するコンパレータ（４２，４３）と、
前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力するフリップフロップ（４４）と、
前記周波数選択信号に応じて前記コンデンサの充電電流を切り替える第１電流回路（４１）を有する。
【００１５】
好ましくは、前記クロック発振器は、
前記周波数選択信号に応じて前記コンパレータ（４２，４３）の動作電流を切り替える第２電流回路（４６）を更に有する。
【００１６】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１７】
本発明によれば、簡単な構成で発振周波数が低いときの消費電力を低減することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の発振回路の一実施形態のブロック構成図である。
【図２】クロック発振器の一実施形態の回路構成図である。
【図３】クロック周波数の切り替え時の信号タイミングチャートである。
【図４】クロック周波数の切り替え時の信号タイミングチャートである。
【図５】従来の発振回路の一例の回路構成図である。
【図６】従来の発振回路の他の一例の回路構成図である。
【発明を実施するための形態】
【００１９】
以下、図面に基づいて本発明の実施形態について説明する。
【００２０】
＜発振回路のブロック構成図＞
図１は本発明の発振回路の一実施形態のブロック構成図を示す。この発振回路は半導体集積回路化されている。図１において、周波数選択レジスタ２１には図示しないＣＰＵから例えば値１又は値０の周波数選択信号が設定される。周波数選択レジスタ２１の出力する周波数選択信号はフリップフロップ２２に供給され、周波数選択信号はサブクロック信号に同期してフリップフロップ２２に取り込まれる。フリップフロップ２２の出力する周波数選択信号はクロック発振器２３に供給されると共に分周回路２４内のセレクタ２８に供給される。
【００２１】
クロック発振器２３は周波数選択信号が値１のとき発振周波数を例えば１５４ｋＨｚとし、周波数選択信号が値０のとき発振周波数を例えば３８．４ｋＨｚとして発振を行ってメインクロック信号を出力する。クロック発振器２３の出力するメインクロック信号は端子２５から出力され、このメインクロック信号は例えば図示しないＣＰＵ等に供給される。これと共に、メインクロック信号は分周回路２４に供給される。
【００２２】
分周回路２４は分周器２６及びセレクタ２８を有しており、メインクロック信号は分周器２６及びセレクタ２８それぞれに供給される。分周器２６はメインクロック信号を１／４分周してセレクタ２８に供給する。
【００２３】
セレクタ２８は周波数選択信号が値１のとき、クロック発振器２３からの周波数１５４ｋＨｚのメインクロック信号を分周器２６で１／４分周した周波数３８．４ｋＨｚの信号を選択する。また、セレクタ２８は周波数選択信号が値０のとき、クロック発振器２３からの周波数３８．４ｋＨｚの信号を選択する。セレクタ２８における選択の切り替えはクロック発振器２３の出力するメインクロック信号に同期して行われるが、周波数選択信号はサブクロック信号に同期してフリップフロップ２２に取り込まれるため、セレクタ２８における選択の切り替えはサブクロック信号に同期する。セレクタ２８が選択した周波数３８．４ｋＨｚの信号はサブクロック信号として端子２９から出力され、サブクロック信号は例えば図示しないタイマ等に供給される。
【００２４】
＜クロック発振器の回路構成図＞
図２はクロック発振器２３の一実施形態の回路構成図を示す。同図中、電流回路４１は並列接続された定電流源５１−１〜５１−４と定電流源５１−２〜５１−４に直列接続されたスイッチ５２−２〜５２−４を有し構成されている。定電流源５１−１〜５１−４の共通接続された一端は電源Ｖｄｄに接続され、定電流源５１−１の他端とスイッチ５２−２〜５２−４の接続点はｐチャネルＭＯＳトランジスタＭ１１，Ｍ１３のソースに接続されている。スイッチ５２−２〜５２−４には端子５３から周波数選択信号が供給され、周波数選択信号が値１のときスイッチ５２−２〜５２−４はオンし、周波数選択信号が値０のときスイッチ５２−２〜５２−４はオフし、ＭＯＳトランジスタＭ１１，Ｍ１３のソースに供給される動作電流は周波数選択信号が値０のときに対し、周波数選択信号が値１のときは例えば略４倍となる。
【００２５】
ＭＯＳトランジスタＭ１１のドレインはｎチャネルＭＯＳトランジスタＭ１２のドレインに接続され、ＭＯＳトランジスタＭ１２のソースは電源Ｖｓｓに接続されている。また、ＭＯＳトランジスタＭ１３のドレインはｎチャネルＭＯＳトランジスタＭ１４のドレインに接続され、ＭＯＳトランジスタＭ１４のソースは電源Ｖｓｓに接続されている。
【００２６】
ＭＯＳトランジスタＭ１１，Ｍ１２のドレインはコンデンサＣ１１の一端に接続されると共にコンパレータ４２の非反転入力端子に接続されている。コンデンサＣ１１の他端は電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１１，Ｍ１２のゲートはＳＲ型フリップフロップ４４のＱ端子に接続されている。また、ＭＯＳトランジスタＭ１３，Ｍ１４のドレインはコンデンサＣ１２の一端に接続されると共にコンパレータ４３の非反転入力端子に接続されている。コンデンサＣ１２の他端は電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１３，Ｍ１４のゲートはフリップフロップ４４のＱＸ端子（Ｑ端子の反転出力）に接続されている。
【００２７】
コンパレータ４２，４３は電流回路４６から動作電流を供給される。電流回路４６は並列接続された定電流源５４−１〜５４−４と定電流源５４−２〜５４−４に直列接続されたスイッチ５５−２〜５５−４を有し構成されている。定電流源５４−１〜５４−４の共通接続された一端は電源Ｖｄｄに接続され、定電流源５４−１の他端とスイッチ５５−２〜５５−４の接続点はコンパレータ４２，４３の電流供給端子に接続されている。スイッチ５５−２〜５５−４には端子５３から周波数選択信号が供給され、周波数選択信号が値１のときスイッチ５５−２〜５５−４はオンし、周波数選択信号が値０のときスイッチ５５−２〜５５−４はオフし、コンパレータ４２，４３に供給される動作電流は周波数選択信号が値０のときに対し、周波数選択信号が値１のときは例えば略４倍となる。
【００２８】
コンパレータ４２，４３の反転入力端子は定電圧回路４５の一端に接続されて基準電圧Ｖｔｈを印加され、定電圧回路４５の他端は電源Ｖｓｓに接続されている。コンパレータ４２はコンデンサＣ１１の電圧が基準電圧Ｖｔｈを超えたときハイレベルとなり、基準電圧Ｖｔｈ以下のときローレベルとなる出力信号を生成してフリップフロップ１４のセット端子Ｓに供給する。
【００２９】
コンパレータ４３はコンデンサＣ１２の電圧が基準電圧Ｖｔｈを超えたときハイレベルとなり、基準電圧Ｖｔｈ以下のときローレベルとなる出力信号を生成してフリップフロップ１４のリセット端子Ｒに供給する。
【００３０】
フリップフロップ４４はセット端子Ｓにハイレベルの信号を供給されるとＱ端子出力をハイレベル、ＱＸ端子出力をローレベルとする。また、フリップフロップ４４はリセット端子Ｒにハイレベルの信号を供給されるとＱ端子出力をローレベル、ＱＸ端子出力をハイレベルとする。フリップフロップ４４のＱ端子出力は端子４７からメインクロックとして出力される。
【００３１】
＜クロック発振器の動作＞
フリップフロップ４４のＱ端子出力がローレベルのときＭＯＳトランジスタＭ１１がオン、ＭＯＳトランジスタＭ１２がオフでコンデンサＣ１１は充電され、同時にＱＸ端子出力がハイレベルでＭＯＳトランジスタＭ１３がオフ、ＭＯＳトランジスタＭ１４がオンでコンデンサＣ１２は放電される。そして、コンデンサＣ１１の電圧が基準電圧Ｖｔｈを超えるとコンパレータ４２の出力はハイレベルとなり、フリップフロップ４４がセットされてＱ端子出力がハイレベル、ＱＸ端子出力がローレベルとなる。
【００３２】
このときＭＯＳトランジスタＭ１１がオフ、ＭＯＳトランジスタＭ１２がオンでコンデンサＣ１１は放電され、同時にＱＸ端子出力がローレベルでＭＯＳトランジスタＭ１３がオン、ＭＯＳトランジスタＭ１４がオフでコンデンサＣ１２は充電される。そして、コンデンサＣ１２の電圧が基準電圧Ｖｔｈを超えるとコンパレータ４３出力はハイレベルとなり、フリップフロップ４がリセットされてＱ端子の出力がローレベル、ＱＸ端子出力がハイレベルとなる。これを繰り返すことで端子４７からメインクロックが出力される。
【００３３】
＜周波数切り替え＞
端子５３から供給される周波数選択信号が値０のとき電流回路４１のスイッチ５２−２〜５２−４はオフし、周波数選択信号が値１のときスイッチ５２−２〜５２−４はオンし、ＭＯＳトランジスタＭ１１，Ｍ１３のソースに供給される動作電流は周波数選択信号が値０のときに対し、周波数選択信号が値１のときは例えば略４倍となり、コンデンサＣ１１，Ｃ１２の充電電流は略４倍となる。このため、周波数選択信号が値１のときのクロック発振器２３の発振周波数は周波数選択信号が値０ときの略４倍となる。
【００３４】
コンパレータ４２，４３を構成するＭＯＳトランジスタの電流能力は温度により変化し、コンパレータ入力の変化からコンパレータ出力が切り替わるまでの遅延時間は高温で増加し、低温で減少する。
【００３５】
本実施形態では温度変化によるコンパレータ４２，４３の遅延時間の時間変動を発振周波数の１周期より十分に短くすることにより周波数の安定化を図っている。すなわち、発振周波数の１周期が短いときに、コンパレータ４２，４３に供給する動作電流を増加することでコンパレータ４２，４３の遅延時間を短くしている。これにより、クロック発振器２３の温度変化による周波数変化を小さくし、周波数・温度特性を小さくしている。このため、発振周波数が低いときの消費電力が低減される。
【００３６】
なお、電流回路４１による発振周波数の切り替えは粗調整であり、発振周波数の切り替えの微調整は定電圧回路４５からコンパレータ４２，４３に供給する基準電圧Ｖｔｈを調整することで行う。
【００３７】
図３に示すように、周波数選択信号が値１の期間Ａでは、クロック発振器２３の出力するメインクロック信号は例えば周波数１５４ｋＨｚである。このとき、セレクタ２８はクロック発振器２３からの周波数１５４ｋＨｚのメインクロック信号を分周器２６で１／４分周した周波数３８．４ｋＨｚの信号を選択する。
【００３８】
こののち、周波数選択信号が値０に切り替わる（期間Ｂ）と、クロック発振器２３の出力するメインクロック信号は例えば周波数３８．４ｋＨｚとなり、セレクタ２８はクロック発振器２３からの周波数３８．４ｋＨｚのメインクロック信号を選択する。周波数選択信号はサブクロック信号に同期してフリップフロップ２２に取り込まれるため、メインクロック信号の周波数切り替えはサブクロック信号に同期して行われる。
【００３９】
また、図４に示すように、周波数選択信号が値０の期間Ｃでは、クロック発振器２３の出力するメインクロック信号は例えば周波数３８．４ｋＨｚである。このとき、セレクタ２８はクロック発振器２３からの周波数３８．４ｋＨｚのメインクロック信号を選択する。
【００４０】
こののち、周波数選択信号が値１に切り替わる（期間Ｄ）と、クロック発振器２３の出力するメインクロック信号は例えば周波数１５４ｋＨｚとなり、セレクタ２８はクロック発振器２３からの周波数１５４ｋＨｚのメインクロック信号を分周器２６で１／４分周した周波数３８．４ｋＨｚの信号を選択する。周波数選択信号はサブクロック信号に同期してフリップフロップ２２に取り込まれるため、メインクロック信号の周波数切り替えはサブクロック信号に同期して行われる。
【符号の説明】
【００４１】
２１ 周波数選択レジスタ
２２ フリップフロップ
２３ クロック発振器
２４ 分周回路
２６ 分周器
２８ セレクタ
４１，４６ 電流回路
４２，４３ コンパレータ
４４ ＳＲ型フリップフロップ
５１−１〜５１−４，５４−１〜５４−４ 定電流源
５２−２〜５２−４，５５−２〜５５−４ スイッチ
Ｃ１１，Ｃ１２ コンデンサ
Ｍ１１〜Ｍ１４ ＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
周波数選択信号に応じて発振周波数を切り替えてメインクロックを出力するクロック発振器と、
前記周波数選択信号に応じて分周比を切り替え、前記メインクロックを分周したサブクロックを出力する分周回路とを有し、
前記発振周波数が高いときと低いときとで前記サブクロックの周波数を一定としたことを特徴とする発振回路。
【請求項２】
請求項１記載の発振回路において、
前記サブクロックに同期して前記周波数選択信号を変化させる同期部を
有することを特徴とする発振回路。
【請求項３】
請求項２記載の発振回路において、
前記クロック発振器は、
制御信号に応じてコンデンサの充放電を切り替える充放電部と、
前記コンデンサの電圧を基準電圧と比較して比較結果信号を出力するコンパレータと、
前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力するフリップフロップと、
前記周波数選択信号に応じて前記コンデンサの充電電流を切り替える第１電流回路を
有することを特徴とする発振回路。
【請求項４】
請求項３記載の発振回路において、
前記クロック発振器は、
前記周波数選択信号に応じて前記コンパレータの動作電流を切り替える第２電流回路を
更に有することを特徴とする発振回路。
【請求項１】
周波数選択信号に応じて発振周波数を切り替えてメインクロックを出力するクロック発振器と、
前記周波数選択信号に応じて分周比を切り替え、前記メインクロックを分周したサブクロックを出力する分周回路とを有し、
前記発振周波数が高いときと低いときとで前記サブクロックの周波数を一定としたことを特徴とする発振回路。
【請求項２】
請求項１記載の発振回路において、
前記サブクロックに同期して前記周波数選択信号を変化させる同期部を
有することを特徴とする発振回路。
【請求項３】
請求項２記載の発振回路において、
前記クロック発振器は、
制御信号に応じてコンデンサの充放電を切り替える充放電部と、
前記コンデンサの電圧を基準電圧と比較して比較結果信号を出力するコンパレータと、
前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力するフリップフロップと、
前記周波数選択信号に応じて前記コンデンサの充電電流を切り替える第１電流回路を
有することを特徴とする発振回路。
【請求項４】
請求項３記載の発振回路において、
前記クロック発振器は、
前記周波数選択信号に応じて前記コンパレータの動作電流を切り替える第２電流回路を
更に有することを特徴とする発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１４７２５０（Ｐ２０１２−１４７２５０Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−４０５２（Ｐ２０１１−４０５２）
【出願日】平成２３年１月１２日（２０１１．１．１２）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１月１２日（２０１１．１．１２）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【Ｆターム（参考）】
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