【課題】正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現できるようにする。
【解決手段】積層チップパッケージ１Ｍは、本体２と配線３を備えている。本体２は、積層された複数の階層部分を含む主要部分２Ｍと、主要部分２Ｍの上面と下面に配置された複数の端子を有している。配線３は複数の端子に接続された複数のライン（ワイヤＷ）を含んでいる。複数のラインは、複数の共通ラインと複数の階層依存ラインを含んでいる。各階層部分は、複数の共通ラインに接続された複数の共通電極と、複数の階層依存ラインに接続され、階層部分内の半導体チップに接触しない複数の非接触電極と、複数の階層依存ラインのうち、その階層部分が利用する階層依存ラインにのみ選択的に接続された選択的接続電極を含んでいる。階層依存ラインは、共通ラインに比べて最大の幅が大きい。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数の半導体チップを含む積層チップパッケージおよびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、デジタルカメラや映像記録装置等の画像・映像関連機器の発達に伴い、半導体メモリの大容量化、高集積化が求められている。
【０００３】
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【０００４】
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
【０００５】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。
【０００６】
また、特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウエハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
【０００７】
非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。
【０００８】
特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する２方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。
【０００９】
特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第５，９５３，５８８号明細書
【特許文献２】米国特許第７，１２７，８０７ Ｂ２号明細書
【特許文献３】特開２００７−１９３８１１号公報
【非特許文献】
【００１１】
【非特許文献１】Keith D. Gann，“Neo-Stacking Technology”，HDI Magazine，１９９９年１２月
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。
【００１３】
以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。
【００１４】
前述のように、特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。
【００１５】
積層チップパッケージによってメモリデバイスを構成する場合においても、特許文献３に記載された技術のように、積層チップパッケージに含まれる１つ以上の不良チップを特定し、この１つ以上の不良チップへのアクセスを不能化することが考えられる。
【００１６】
しかし、積層チップパッケージにおいて、不良チップへのアクセスを不能化する場合には、以下のような２つの問題が生じる。第１の問題は、不良チップと積層チップパッケージの複数の端子が配線によって電気的に接続されているため、このことが、積層チップパッケージの誤動作の原因となり得るということである。
【００１７】
第２の問題は、所定の数のチップを含む積層チップパッケージにおいて、積層チップパッケージに含まれる全てのチップが良品である場合において所望のメモリ容量のメモリデバイスを実現できる場合には、積層チップパッケージに含まれる不良チップへのアクセスを不能化しただけでは、所望のメモリ容量のメモリデバイスを実現することができないということである。
【００１８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数の半導体チップを含む積層チップパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現できるようにした積層チップパッケージおよび複合型積層チップパッケージならびにそれらの製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の積層チップパッケージは、本体と、配線とを備えている。本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面と下面の少なくとも一方に配置された複数の端子とを有している。配線は、複数の端子に電気的に接続されると共に複数の階層部分の全てを経由する複数のラインを含んでいる。複数のラインは、主要部分内の全ての階層部分に共通する用途を有する複数の共通ラインと、互いに異なる階層部分によって利用される複数の階層依存ラインとを含んでいる。複数の階層部分の各々は、半導体チップと、複数の共通ラインに電気的に接続された複数の共通電極と、複数の階層依存ラインに電気的に接続され、前記半導体チップに接触しない複数の非接触電極と、複数の階層依存ラインのうち、その階層部分が利用する階層依存ラインにのみ選択的に、電気的に接続された選択的接続電極とを含んでいる。複数の階層部分のうちの少なくとも１つにおいて、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されている。
【００２０】
複数の端子は、主要部分において複数の階層部分が積層された方向の一方の端に位置する１つの階層部分における複数の共通電極および複数の非接触電極を用いて構成された複数の第１の端子を含んでいる。複数の階層依存ラインの各々は、複数の共通ラインの各々に比べて、複数の階層部分が積層された方向に直交する断面における最大の幅が大きい。
【００２１】
本発明の積層チップパッケージにおいて、複数の第１の端子は、主要部分の上面に配置されていてもよい。この場合、複数の端子は、更に、主要部分の下面に配置されて複数のラインに電気的に接続された複数の第２の端子を含んでいてもよい。
【００２２】
本発明の積層チップパッケージにおいて、本体は、上面と、下面と、４つの側面とを有し、複数のラインは、本体の少なくとも１つの側面に配置されていてもよい。あるいは、複数のラインは、主要部分内の全ての階層部分を貫通していてもよい。
【００２３】
また、本発明の積層チップパッケージにおいて、半導体チップは、複数のメモリセルを含んでいてもよい。
【００２４】
また、本発明の積層チップパッケージにおいて、複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含んでいてもよい。第１の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されている。第２の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されていないことによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されていない。第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。
【００２５】
本発明の積層チップパッケージの製造方法は、本発明の積層チップパッケージを複数個製造する方法である。この製造方法は、各々が主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、複数個の積層チップパッケージが形成されるように、積層基礎構造物を切断する工程とを備えている。
【００２６】
本発明の積層チップパッケージの製造方法において、複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含んでいてもよい。第１の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されている。第２の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されていないことによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されていない。第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。
【００２７】
また、本発明の積層チップパッケージの製造方法において、積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
それぞれ半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
基礎構造物前ウェハが基礎構造物になるように、正常に動作する半導体チップ予定部では複数の共通電極および選択的接続電極が半導体チップ予定部に電気的に接続され、正常に動作しない半導体チップ予定部では複数の共通電極および選択的接続電極が半導体チップ予定部に電気的に接続されないように、複数の共通電極および選択的接続電極を形成する工程とを含んでいてもよい。
【００２８】
本発明の複合型積層チップパッケージは、積層され且つ互いに電気的に接続された主パッケージと追加部分とを備えている。主パッケージは、本体と、配線とを備えている。本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面と下面の少なくとも一方に配置された複数の端子とを有している。配線は、複数の端子に電気的に接続されると共に複数の階層部分の全てを経由する複数のラインを含んでいる。複数のラインは、主要部分内の全ての階層部分に共通する用途を有する複数の共通ラインと、互いに異なる階層部分によって利用される複数の階層依存ラインとを含んでいる。複数の階層部分の各々は、半導体チップと、複数の共通ラインに電気的に接続された複数の共通電極と、複数の階層依存ラインに電気的に接続され、半導体チップに接触しない複数の非接触電極と、複数の階層依存ラインのうち、その階層部分が利用する階層依存ラインにのみ選択的に、電気的に接続された選択的接続電極とを含んでいる。
【００２９】
複数の端子は、主要部分において複数の階層部分が積層された方向の一方の端に位置する１つの階層部分における複数の共通電極および複数の非接触電極を用いて構成された複数の第１の端子を含んでいる。複数の階層依存ラインの各々は、複数の共通ラインの各々に比べて、複数の階層部分が積層された方向に直交する断面における最大の幅が大きい。
【００３０】
複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含んでいる。第１の種類の階層部分における半導体チップは正常に動作するものである。第１の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されている。第２の種類の階層部分における半導体チップは正常に動作しないものである。第２の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されていないことによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されていない。
【００３１】
追加部分は、少なくとも１つの追加半導体チップと、少なくとも１つの追加半導体チップが少なくとも１つの第２の種類の階層部分における半導体チップの代替となるように、主パッケージにおける複数の端子と少なくとも１つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えている。
【００３２】
本発明の複合型積層チップパッケージにおいて、階層部分内の半導体チップおよび追加半導体チップは、それぞれ、複数のメモリセルを含んでいてもよい。
【００３３】
本発明の複合型積層チップパッケージを製造する方法は、主パッケージを作製する工程と、追加部分を作製する工程と、主パッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えている。
【発明の効果】
【００３４】
本発明の積層チップパッケージまたはその製造方法によれば、正常に動作しない半導体チップが配線に電気的に接続されないようにすることができる。また、本発明の積層チップパッケージに対しては、その複数の端子を用いて、正常に動作する半導体チップを含む追加部分を電気的に接続することが可能である。これにより、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。
【００３５】
また、本発明の複合型積層チップパッケージまたはその製造方法によれば、主パッケージと追加部分とを積層し且つ互いに電気的に接続することによって、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施の形態に係るモジュールの斜視図である。
【図２】本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。
【図３】下側から見た図２の積層チップパッケージを示す斜視図である。
【図４】図２に示した積層チップパッケージにおける第１の階層部分を示す平面図である。
【図５】図４に示した第１の階層部分を示す斜視図である。
【図６】図２に示した積層チップパッケージにおける第２の階層部分を示す斜視図である。
【図７】図２に示した積層チップパッケージにおける第３の階層部分を示す斜視図である。
【図８】図２に示した積層チップパッケージにおける第４の階層部分を示す斜視図である。
【図９】本発明の第１の実施の形態に係る積層チップパッケージにおける複数の第２の端子と下面配線を上から見た状態で示す平面図である。
【図１０】本発明の第１の実施の形態における第１の追加部分を示す斜視図である。
【図１１】下側から見た図１０の追加部分を示す斜視図である。
【図１２】本発明の第１の実施の形態における第２の追加部分を示す斜視図である。
【図１３】本発明の第１の実施の形態における第３の追加部分を示す斜視図である。
【図１４】本発明の第１の実施の形態における第４の追加部分を示す斜視図である。
【図１５】本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第１の例を示す斜視図である。
【図１６】本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第２の例を示す斜視図である。
【図１７】本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第３の例を示す斜視図である。
【図１８】本発明の第１の実施の形態における、２つの追加部分を含む複合型積層チップパッケージの例を示す斜視図である。
【図１９】本発明の第１の実施の形態に係るモジュールを用いたメモリデバイスの構成を示すブロック図である。
【図２０】図１９に示したメモリデバイスにおいて不良の半導体チップが存在する場合の対処方法を示すブロック図である。
【図２１】半導体チップに含まれるメモリセルの一例を示す断面図である。
【図２２】本発明の第１の実施の形態に係るモジュールの製造方法における一工程で作製される基礎構造物前ウェハを示す平面図である。
【図２３】図２２に示した基礎構造物前ウェハの一部を拡大して示す平面図である。
【図２４】図２３における２４−２４線断面図である。
【図２５】図２３に示した工程に続く工程を示す平面図である。
【図２６】図２５における２６−２６線断面図である。
【図２７】図２６に示した工程に続く工程を示す断面図である。
【図２８】図２７に示した工程に続く工程を示す断面図である。
【図２９】図２８に示した工程に続く工程を示す断面図である。
【図３０】図２９に示した工程を示す平面図である。
【図３１】図２９に示した工程に続く工程を示す断面図である。
【図３２】図３１に示した工程に続く工程を示す断面図である。
【図３３】図３２に示した工程に続く工程を示す断面図である。
【図３４】図３３に示した工程に続く工程を示す断面図である。
【図３５】図３４に示した工程で作製される初期積層基礎構造物を示す斜視図である。
【図３６】図３４に示した工程に続く工程における初期積層基礎構造物の一部を示す平面図である。
【図３７】図３６に示した初期積層基礎構造物の一部の斜視図である。
【図３８】図３６に示した初期積層基礎構造物における複数の予備電極を示す斜視図である。
【図３９】図３８に示した工程に続く工程を示す断面図である。
【図４０】図３９に示した工程に続く工程を示す断面図である。
【図４１】図４０に示した工程を示す平面図である。
【図４２】図４０に示した工程で形成される予備ワイヤを示す斜視図である。
【図４３】図４０に示した工程に続く工程を示す断面図である。
【図４４】図４３に示した工程を示す平面図である。
【図４５】図４３に示した工程で形成されるワイヤを示す斜視図である。
【図４６】本発明の第１の実施の形態に係る積層チップパッケージの製造方法の第１の変形例における一工程を示す斜視図である。
【図４７】本発明の第１の実施の形態に係る積層チップパッケージの製造方法の第２の変形例における一工程を示す平面図である。
【図４８】図４７に示した工程を示す斜視図である。
【図４９】上下に隣接する２つの主パッケージの端子同士の接続部分を示す側面図である。
【図５０】上下に隣接する２つの主パッケージの端子間の位置ずれについて説明するための説明図である。
【図５１】２つの主パッケージを積層する方法の一例を示す斜視図である。
【図５２】本発明の第２の実施の形態に係るモジュールの斜視図である。
【図５３】本発明の第２の実施の形態に係る積層チップパッケージの斜視図である。
【図５４】下側から見た図５３の積層チップパッケージを示す斜視図である。
【図５５】図５３に示した積層チップパッケージにおける第１の階層部分を示す斜視図である。
【図５６】本発明の第２の実施の形態における第１の追加部分を示す斜視図である。
【図５７】本発明の第３の実施の形態に係る積層チップパッケージの斜視図である。
【図５８】下側から見た図５７の積層チップパッケージを示す斜視図である。
【図５９】図５７に示した積層チップパッケージにおける第１の階層部分を示す平面図である。
【図６０】図５７に示した積層チップパッケージにおける第１の階層部分を示す斜視図である。
【図６１】本発明の第３の実施の形態における第１の追加部分を示す斜視図である。
【図６２】本発明の第４の実施の形態に係る積層チップパッケージの斜視図である。
【図６３】下側から見た図６２の積層チップパッケージを示す斜視図である。
【図６４】図６２に示した積層チップパッケージにおける第１の階層部分を示す斜視図である。
【図６５】本発明の第４の実施の形態における第１の追加部分を示す斜視図である。
【発明を実施するための形態】
【００３７】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図９を参照して、本発明の第１の実施の形態に係る積層チップパッケージの構成と、積層チップパッケージを複数含むモジュールの構成について説明する。図１は、本実施の形態に係るモジュールの斜視図である。図２は、本実施の形態に係る積層チップパッケージの斜視図である。図３は、下側から見た図２の積層チップパッケージを示す斜視図である。図４は、図２に示した積層チップパッケージにおける第１の階層部分を示す平面図である。図５は、図４に示した第１の階層部分を示す斜視図である。図６は、図２に示した積層チップパッケージにおける第２の階層部分を示す斜視図である。図７は、図２に示した積層チップパッケージにおける第３の階層部分を示す斜視図である。図８は、図２に示した積層チップパッケージにおける第４の階層部分を示す斜視図である。図９は、本実施の形態に係る積層チップパッケージにおける複数の第２の端子と下面配線を上から見た状態で示す平面図である。
【００３８】
図１に示したように、本実施の形態に係るモジュール１Ｄは、積層された２つの主パッケージを備え、上下に隣接する２つの主パッケージが電気的に接続されたものである。図１には、モジュール１Ｄが２つの主パッケージ１Ａ，１Ｂを備え、主パッケージ１Ａが主パッケージ１Ｂの上に配置された例を示している。以下、任意の主パッケージに関しては、符号１Ｍを付して表す。主パッケージ１Ｍは、本実施の形態に係る積層チップパッケージである。
【００３９】
図２および図３に示したように、主パッケージ１Ｍは、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有する本体２を備えている。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。主パッケージ１Ｍは、更に、本体２の少なくとも１つの側面に配置された複数のワイヤＷを含む配線３を備えている。図２および図３に示した例では、複数のワイヤＷは、側面２ｃにのみ配置されている。本体２は、積層された複数の階層部分１０を含むと共に上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。複数のワイヤＷは、複数の階層部分１０の全てを経由する。複数のワイヤＷは、本発明における複数のラインに対応する。
【００４０】
本体２は、更に、主要部分２Ｍの上面２Ｍａに配置されて複数のワイヤＷに電気的に接続された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置されて複数のワイヤＷに電気的に接続された複数の第２の端子５とを含んでいる。本体２は、更に、上面配線４Ｗと、下面配線５Ｗと、絶縁層８とを含んでいる。上面配線４Ｗは、主要部分２Ｍの上面２Ｍａにおいて複数の第１の端子４と複数のワイヤＷとを電気的に接続する。下面配線５Ｗは、主要部分２Ｍの下面２Ｍｂにおいて複数の第２の端子５と複数のワイヤＷとを電気的に接続する。絶縁層８は、主要部分２Ｍの下面２Ｍｂにおいて複数の第２の端子５の周囲に配置されて、下面配線５Ｗを覆っている。図２および図３では、絶縁層８を破線で示している。
【００４１】
本体２の上面２ａに垂直な方向から見たときに、複数の第２の端子５は、複数の第１の端子４とオーバーラップする位置に配置されている。従って、２つの主パッケージ１Ｍを上下に配置した場合、上側の主パッケージ１Ｍにおける複数の第２の端子５は、下側の主パッケージ１Ｍにおける複数の第１の端子４に対向する。本実施の形態では、２つ以上の主パッケージ１Ｍを積層する場合、上下に隣接する２つの主パッケージ１Ｍにおいて、上側の主パッケージ１Ｍにおける複数の第２の端子５は、下側の主パッケージ１Ｍにおける複数の第１の端子４に電気的に接続される。
【００４２】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側の主パッケージ１Ｍにおける複数の第２の端子５が下側の主パッケージ１Ｍにおける複数の第１の端子４に電気的に接続される。
【００４３】
複数の階層部分１０は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。上下に隣接する２つの階層部分１０は、例えば接着剤によって接合されている。図２および図３には、一例として、主要部分２Ｍが、４つの階層部分１０を含んでいる例を示している。しかし、主要部分２Ｍに含まれる階層部分１０の数は４つに限らず、複数であればよい。以下、図２および図３に示した主要部分２Ｍに含まれる４つの階層部分１０を、上から順に、第１の階層部分１０Ｓ１、第２の階層部分１０Ｓ２、第３の階層部分１０Ｓ３、第４の階層部分１０Ｓ４と呼ぶ。
【００４４】
次に、図４ないし図８を参照して、階層部分１０（１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４）について説明する。図４は、第１の階層部分１０Ｓ１を示す平面図である。図５は、図４に示した第１の階層部分１０Ｓ１を示す斜視図である。図６は、第２の階層部分１０Ｓ２を示す斜視図である。図７は、第３の階層部分１０Ｓ３を示す斜視図である。図８は、第４の階層部分１０Ｓ４を示す斜視図である。
【００４５】
階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。
【００４６】
階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、複数のワイヤＷに電気的に接続された複数の電極３２とを含んでいる。絶縁部３１は、複数のワイヤＷが配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面を有している。図４ないし図８に示した例では、絶縁部３１は、半導体チップ３０の４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆの全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ｃ，３１ｄ，３１ｅ，３１ｆを有している。絶縁部３１の４つの端面３１ｃ，３１ｄ，３１ｅ，３１ｆは、それぞれ、半導体チップ３０の４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆの外側に位置している。
【００４７】
１つの主パッケージ１Ｍにおける複数の階層部分１０のうちの少なくとも１つにおいて、半導体チップ３０は、複数の電極３２のうちの２つ以上の電極３２を介して、複数のワイヤＷのうちの２つ以上のワイヤＷに電気的に接続されている。
【００４８】
以下、本実施の形態における複数の端子４，５、複数のワイヤＷおよび複数の電極３２について詳しく説明する。本実施の形態では、複数の第２の端子５が、それぞれ対応する第１の端子４にワイヤＷを介して電気的に接続されることによって、互いに電気的に接続された第１の端子４と第２の端子５の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含み、非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。複数の対は、更に、複数のオーバーラップ端子対を含み、オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。
【００４９】
図２および図３に示した例では、複数の第１の端子４は、第１の種類の端子４Ａ１，４Ａ２，４Ａ３，４Ａ４と、第２の種類の端子４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４，４Ｂ５，４Ｂ６と、第３の種類の端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６とを含んでいる。同様に複数の第２の端子５は、第１の種類の端子５Ａ１，５Ａ２，５Ａ３，５Ａ４と、第２の種類の端子５Ｂ１，５Ｂ２，５Ｂ３，５Ｂ４，５Ｂ５，５Ｂ６と、第３の種類の端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４，５Ｃ５，５Ｃ６とを含んでいる。端子５Ａ１〜５Ａ４，５Ｂ１〜５Ｂ６，５Ｃ１〜５Ｃ６は、それぞれ、端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６と対を形成している。
【００５０】
端子の対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にある。従って、これらの対は、オーバーラップ端子対である。
【００５１】
端子の対（４Ｂ１，５Ｂ１）、（４Ｂ２，５Ｂ２）、（４Ｂ３，５Ｂ３）、（４Ｂ４，５Ｂ４）、（４Ｂ５，５Ｂ５）、（４Ｂ６，５Ｂ６）、（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ５，５Ｃ５）、（４Ｃ６，５Ｃ６）の各々における第１の端子４と第２の端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップしない位置にある。従って、これらの対は、非オーバーラップ端子対である。
【００５２】
本体２の上面２ａに垂直な方向から見たときに、端子５Ｂ１，５Ｂ２，５Ｂ３，５Ｂ４，５Ｂ５，５Ｂ６，５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４，５Ｃ５，５Ｃ６は、それぞれ、端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６，４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４，４Ｂ５，４Ｂ６とオーバーラップする位置にある。
【００５３】
複数のワイヤＷは、第１の種類のワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４と、第２の種類のワイヤＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６と、第３の種類のワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６とを含んでいる。第１の種類のワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４は、それぞれ、オーバーラップ端子対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５を電気的に接続している。第１の種類の複数のワイヤＷＡ１〜ＷＡ４は、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有するものである。第１の種類の複数のワイヤＷＡ１〜ＷＡ４は、本発明における複数の共通ラインに対応する。
【００５４】
第２の種類のワイヤＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６は、それぞれ、非オーバーラップ端子対（４Ｂ１，５Ｂ１）、（４Ｂ２，５Ｂ２）、（４Ｂ３，５Ｂ３）、（４Ｂ４，５Ｂ４）、（４Ｂ５，５Ｂ５）、（４Ｂ６，５Ｂ６）の各々における第１の端子４と第２の端子５を電気的に接続している。第２の種類のワイヤＷＢ１〜ＷＢ６は、主要部分２Ｍ内の複数の階層部分１０における複数の半導体チップ３０のいずれにも電気的に接続されていない。この第２の種類のワイヤＷＢ１〜ＷＢ６を、バイパスワイヤとも呼ぶ。
【００５５】
第３の種類のワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６は、それぞれ、非オーバーラップ端子対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ５，５Ｃ５）、（４Ｃ６，５Ｃ６）の各々における第１の端子４と第２の端子５を電気的に接続している。第３の種類のワイヤＷＣ１〜ＷＣ６は、主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおける半導体チップ３０との電気的接続に用いられる。この第３の種類のワイヤＷＣ１〜ＷＣ６を、チップ接続ワイヤとも呼ぶ。第３の種類のワイヤＷＣ１〜ＷＣ６は、以下のように、互いに異なる階層部分１０によって利用される。ワイヤＷＣ１は、階層部分１０Ｓ１，１０Ｓ２によって利用される。ワイヤＷＣ２は、階層部分１０Ｓ３，１０Ｓ４によって利用される。ワイヤＷＣ３は、階層部分１０Ｓ１によって利用される。ワイヤＷＣ４は、階層部分１０Ｓ２によって利用される。ワイヤＷＣ５は、階層部分１０Ｓ３によって利用される。ワイヤＷＣ６は、階層部分１０Ｓ４によって利用される。第３の種類のワイヤＷＣ１〜ＷＣ６は、本発明における複数の階層依存ラインに対応する。
【００５６】
第３の種類のワイヤＷＣ１〜ＷＣ６の各々は、第１の種類のワイヤＷＡ１〜ＷＡ４の各々に比べて、複数の階層部分１０が積層された方向（以下、積層方向と言う。）に直交する断面における最大の幅が大きい。積層方向は、図２、図３における上下方向である。本実施の形態では、特に、第３の種類のワイヤＷＣ１〜ＷＣ６の各々の、積層方向に直交する断面において、側面２ｃに平行な方向の幅が、側面２ｃに垂直な方向の幅よりも大きく、上記断面における最大の幅である。第３の種類のワイヤＷＣ１〜ＷＣ６の各々の、積層方向に直交する断面における最大の幅は、例えば、第１の種類のワイヤＷＡ１〜ＷＡ４の各々の、積層方向に直交する断面における最大の幅の２倍以上である。第２の種類のワイヤＷＢ１〜ＷＢ６の各々の、積層方向に直交する断面における最大の幅は、第１の種類のワイヤＷＡ１〜ＷＡ４の各々の、積層方向に直交する断面における最大の幅と等しいか、ほぼ等しい。
【００５７】
図２に示したように、主要部分２Ｍの上面２Ｍａにおいて、第１の端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６は、それぞれ、それらに最も近い位置にあるワイヤＷＡ１〜ＷＡ４，ＷＢ１〜ＷＢ６，ＷＣ１〜ＷＣ６に電気的に接続されている。また、図３に示したように、主要部分２Ｍの下面２Ｍｂにおいて、複数の第２の端子５のうちの端子５Ａ１〜５Ａ４は、それぞれ、それらに最も近い位置にあるワイヤＷＡ１〜ＷＡ４に電気的に接続されている。しかし、複数の第２の端子５のうちの端子５Ｂ１〜５Ｂ６，５Ｃ１〜５Ｃ６は、それぞれ、それらに最も近い位置にあるワイヤに隣接するワイヤＷＢ１〜ＷＢ６，ＷＣ１〜ＷＣ６に電気的に接続されている。
【００５８】
図４ないし図８に示したように、複数の電極３２は、以下の第１ないし第４の種類の電極を含んでいる。第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ａ１，４Ａ２，４Ａ３，４Ａ４に対応する位置にある。また、第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、第１の種類のワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４に対して直接接続されることによって、ワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４に電気的に接続されている。主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおいて、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ａ１〜３２Ａ４中の破線の四角は、電極３２Ａ１〜３２Ａ４のうち半導体チップ３０に接触している部分を表している。第１の種類の電極３２Ａ１〜３２Ａ４は、本発明における複数の共通電極に対応する。
【００５９】
第２の種類の電極３２Ｂ１，３２Ｂ２，３２Ｂ３，３２Ｂ４，３２Ｂ５，３２Ｂ６は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４，４Ｂ５，４Ｂ６に対応する位置にある。また、第２の種類の電極３２Ｂ１，３２Ｂ２，３２Ｂ３，３２Ｂ４，３２Ｂ５，３２Ｂ６は、それぞれ、第２の種類のワイヤＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６に対して直接接続されることによって、ワイヤＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６に電気的に接続されている。
【００６０】
第３の種類の電極３２Ｃ１，３２Ｃ２，３２Ｃ３，３２Ｃ４，３２Ｃ５，３２Ｃ６は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６に対応する位置にある。また、第３の種類の電極３２Ｃ１，３２Ｃ２，３２Ｃ３，３２Ｃ４，３２Ｃ５，３２Ｃ６は、それぞれ、第３の種類のワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６に対して直接接続されることによって、ワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６に電気的に接続されている。第２の種類の電極３２Ｂ１〜３２Ｂ６と第３の種類の電極３２Ｃ１〜３２Ｃ６は、半導体チップ３０に接触しない。第２の種類の電極３２Ｂ１〜３２Ｂ６と第３の種類の電極３２Ｃ１〜３２Ｃ６は、本発明における複数の非接触電極に対応する。第１ないし第３の種類の電極の各々は、接続されるワイヤを挟む二又分岐部分を有している。
【００６１】
第４の種類の電極３２Ｄ１，３２Ｄ２は、階層部分１０毎に異なる信号が対応付けられる電極である。第４の種類の電極３２Ｄ１，３２Ｄ２は、本発明における選択的接続電極に対応する。第４の種類の電極３２Ｄ１，３２Ｄ２は、それぞれ、以下のように、その階層部分１０が利用する、第３の種類のワイヤＷＣ１〜ＷＣ６のうちの１つにのみ選択的に、電気的に接続されている。
【００６２】
図４および図５に示したように、第１の階層部分１０Ｓ１では、電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＣ１，ＷＣ３に対して直接接続されることによって、ワイヤＷＣ１，ＷＣ３に選択的に電気的に接続されている。従って、ワイヤＷＣ１のうち、第１の階層部分１０Ｓ１を通過する部分には、電極３２Ｃ１と電極３２Ｄ１とが、それぞれ直接接続されることによって電気的に接続されている。また、ワイヤＷＣ３のうち、第１の階層部分１０Ｓ１を通過する部分には、電極３２Ｃ３と電極３２Ｄ２とが、それぞれ直接接続されることによって電気的に接続されている。第１の階層部分１０Ｓ１では、電極３２Ｃ１の二又分岐部分は電極３２Ｄ１の一部を兼ね、電極３２Ｃ３の二又分岐部分は電極３２Ｄ２の一部を兼ねている。
【００６３】
図６に示したように、第２の階層部分１０Ｓ２では、電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＣ１，ＷＣ４に対して直接接続されることによって、ワイヤＷＣ１，ＷＣ４に選択的に電気的に接続されている。従って、ワイヤＷＣ１のうち、第２の階層部分１０Ｓ２を通過する部分には、電極３２Ｃ１と電極３２Ｄ１とが、それぞれ直接接続されることによって電気的に接続されている。また、ワイヤＷＣ４のうち、第２の階層部分１０Ｓ２を通過する部分には、電極３２Ｃ４と電極３２Ｄ２とが、それぞれ直接接続されることによって電気的に接続されている。第２の階層部分１０Ｓ２では、電極３２Ｃ１の二又分岐部分は電極３２Ｄ１の一部を兼ね、電極３２Ｃ４の二又分岐部分は電極３２Ｄ２の一部を兼ねている。
【００６４】
図７に示したように、第３の階層部分１０Ｓ３では、電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＣ２，ＷＣ５に対して直接接続されることによって、ワイヤＷＣ２，ＷＣ５に選択的に電気的に接続されている。従って、ワイヤＷＣ２のうち、第３の階層部分１０Ｓ３を通過する部分には、電極３２Ｃ２と電極３２Ｄ１とが、それぞれ直接接続されることによって電気的に接続されている。また、ワイヤＷＣ５のうち、第３の階層部分１０Ｓ３を通過する部分には、電極３２Ｃ５と電極３２Ｄ２とが、それぞれ直接接続されることによって電気的に接続されている。第３の階層部分１０Ｓ３では、電極３２Ｃ２の二又分岐部分は電極３２Ｄ１の一部を兼ね、電極３２Ｃ５の二又分岐部分は電極３２Ｄ２の一部を兼ねている。
【００６５】
図８に示したように、第４の階層部分１０Ｓ４では、電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＣ２，ＷＣ６に対して直接接続されることによって、ワイヤＷＣ２，ＷＣ６に選択的に電気的に接続されている。従って、ワイヤＷＣ２のうち、第４の階層部分１０Ｓ４を通過する部分には、電極３２Ｃ２と電極３２Ｄ１とが、それぞれ直接接続されることによって電気的に接続されている。また、ワイヤＷＣ６のうち、第４の階層部分１０Ｓ４を通過する部分には、電極３２Ｃ６と電極３２Ｄ２とが、それぞれ直接接続されることによって電気的に接続されている。第４の階層部分１０Ｓ４では、電極３２Ｃ２の二又分岐部分は電極３２Ｄ１の一部を兼ね、電極３２Ｃ６の二又分岐部分は電極３２Ｄ２の一部を兼ねている。
【００６６】
ワイヤＷＣ１〜ＷＣ６の各々における、少なくとも１つの階層部分１０を通過する部分には、２つの電極３２が直接接続される。これを可能にするために、前述のように、ワイヤＷＣ１〜ＷＣ６の各々は、ワイヤＷＡ１〜ＷＡ４の各々に比べて、積層方向に直交する断面における最大の幅が大きくなっている。
【００６７】
主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおいて、第４の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ｄ１，３２Ｄ２中の破線の四角は、電極３２Ｄ１，３２Ｄ２のうち半導体チップ３０に接触している部分を表している。
【００６８】
図４ないし図８に示したように、主要部分２Ｍ内の全ての階層部分１０（１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４）において、第１ないし第３の種類の電極３２Ａ１〜３２Ａ４，３２Ｂ１〜３２Ｂ６，３２Ｃ１〜３２Ｃ６のレイアウトは同じである。また、第４の種類の電極３２Ｄ１，３２Ｄ２は、それぞれ、第３の種類のワイヤＷＣ１〜ＷＣ６のうちのどれに電気的に接続されるかに応じて形状が異なる。図４では、階層部分１０Ｓ２，１０Ｓ３，１０Ｓ４における電極３２Ｄ１，３２Ｄ２の形状を二点鎖線で示している。
【００６９】
主要部分２Ｍにおいて最も上に位置する第１の階層部分１０Ｓ１以外の階層部分１０Ｓ２，１０Ｓ３，１０Ｓ４では、絶縁部３１は、半導体チップ３０の第１の面３０ａおよび複数の電極３２も覆っている。第１の階層部分１０Ｓ１では、絶縁部３１は、電極３２Ｄ１，３２Ｄ２以外の複数の電極３２の一部を覆わずに、半導体チップ３０の第１の面３０ａと電極３２の他の部分を覆っている。絶縁部３１によって覆われていない電極３２の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第１の端子４を構成している。このように、本実施の形態では、複数の第１の端子４は、第１の階層部分１０Ｓ１における電極３２Ｄ１，３２Ｄ２以外の複数の電極３２、すなわち複数の共通電極（３２Ａ１〜３２Ａ４）および複数の非接触電極（３２Ｂ１〜３２Ｂ６，３２Ｃ１〜３２Ｃ６）を用いて構成されている。第１の階層部分１０Ｓ１は、主要部分２Ｍにおいて積層方向の一方の端に位置し、本発明における「主要部分において複数の階層部分が積層された方向の一方の端に位置する１つの階層部分」に対応する。第１の階層部分１０Ｓ１の複数の電極３２における絶縁部３１に覆われた部分は、上面配線４Ｗとなる。図１ないし図３では、第１の階層部分１０Ｓ１における絶縁部３１の一部を破線で表している。
【００７０】
主パッケージ１Ｍ内の複数の階層部分１０は、少なくとも１つの第１の種類の階層部分を含んでいる。主パッケージ１Ｍ内の複数の階層部分１０は、更に、少なくとも１つの第２の種類の階層部分を含んでいてもよい。第１の種類の階層部分における半導体チップ３０は正常に動作するものであり、第２の種類の階層部分における半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。以下、第１の種類の階層部分と第２の種類の階層部分とを区別する場合には、第１の種類の階層部分については符号１０Ａで表し、第２の種類の階層部分については符号１０Ｂで表す。
【００７１】
第１の種類の階層部分１０Ａでは、半導体チップ３０は、複数のワイヤＷのうちの２つ以上のワイヤＷに電気的に接続されている。具体的には、第１の種類の階層部分１０Ａでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。これにより、第１の種類の階層部分１０Ａでは、半導体チップ３０は、ワイヤＷＡ１〜ＷＡ４と、ワイヤＷＣ１，ＷＣ２の一方と、ワイヤＷＣ３〜ＷＣ６のいずれかに電気的に接続されている。第２の種類の階層部分１０Ｂでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触していない。従って、第２の種類の階層部分１０Ｂでは、半導体チップ３０は、いずれのワイヤＷにも電気的に接続されていない。
【００７２】
主パッケージ１Ｍが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、主パッケージ１Ｍに後で説明する追加部分を加えて、複合型積層チップパッケージを構成する。また、モジュール１Ｄ内の少なくとも１つの主パッケージ１Ｍが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、複数の主パッケージ１Ｍに追加部分を加えて、複合型積層チップパッケージを構成する。これについては、後で詳しく説明する。
【００７３】
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ３０は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ３０を含むモジュール１Ｄによって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係るモジュール１Ｄによれば、モジュール１Ｄに含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリデバイスを容易に実現することができる。
【００７４】
半導体チップ３０が複数のメモリセルを含んでいる場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。
【００７５】
半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。
【００７６】
本実施の形態に係る積層チップパッケージである主パッケージ１Ｍは、それぞれワイヤＷによって互いに電気的に接続された第１の端子４と第２の端子５の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、同じ構成の２つの主パッケージ１Ｍを積層し互いに電気的に接続した場合に、２つの主パッケージ１Ｍの同じ階層にある半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、主パッケージ１Ｍ毎に容易に変えることができる。
【００７７】
以下、本実施の形態に係るモジュール１Ｄを用いてメモリデバイスを実現する場合を例にとって、積層チップパッケージおよびモジュール１Ｄについて更に詳しく説明する。図１９は、本実施の形態に係るモジュール１Ｄを用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、８つのメモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８と、これらのメモリチップを制御するコントローラ９０とを備えている。
【００７８】
メモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８は、それぞれ、図１に示した主パッケージ１Ａにおける階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４ならびに主パッケージ１Ｂにおける階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４内の半導体チップ３０である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ９０は、モジュール１Ｄとは別に設けられ、主パッケージ１Ａの複数の第１の端子４または主パッケージ１Ｂの複数の第２の端子５に電気的に接続される。
【００７９】
メモリデバイスは、更に、コントローラ９０と８つのメモリチップを電気的に接続するデータバス９１と、コントローラ９０と８つのメモリチップを電気的に接続する１つ以上の共通線９２とを備えている。８つのメモリチップは、それぞれ、データバス９１が電気的に接続される複数の電極パッドと、１つ以上の共通線９２が電気的に接続される１つ以上の電極パッドとを有している。データバス９１は、アドレス、コマンド、データ等を伝達する。１つ以上の共通線９２には、電源線や、データバス９１が伝達する信号以外の信号であって８つのメモリチップで共通に利用される信号を伝達する信号線がある。
【００８０】
８つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドＣＥと、レディー／ビジー信号を出力する電極パッドＲ／Ｂを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー／ビジー信号は、メモリチップの動作状態を示す信号である。
【００８１】
図１９に示したメモリデバイスは、更に、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４を備えている。信号線９３Ｃ１は、コントローラ９０とメモリチップＭＣ１，ＭＣ２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ１を伝達する。信号線９３Ｃ２は、コントローラ９０とメモリチップＭＣ３，ＭＣ４の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ２を伝達する。信号線９３Ｃ３は、コントローラ９０とメモリチップＭＣ５，ＭＣ６の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ３を伝達する。信号線９３Ｃ４は、コントローラ９０とメモリチップＭＣ７，ＭＣ８の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ４を伝達する。このように、図１９に示した例では、信号線９３Ｃ１をメモリチップＭＣ１，ＭＣ２で共用し、信号線９３Ｃ２をメモリチップＭＣ３，ＭＣ４で共用し、信号線９３Ｃ３をメモリチップＭＣ５，ＭＣ６で共用し、信号線９３Ｃ４をメモリチップＭＣ７，ＭＣ８で共用している。しかし、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する８つの信号線を設けてもよい。
【００８２】
図１９に示したメモリデバイスは、更に、信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４，９３Ｒ５，９３Ｒ６，９３Ｒ７，９３Ｒ８を備えている。信号線９３Ｒ１〜９３Ｒ８の各一端はコントローラ９０に電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８の他端は、それぞれ、メモリチップＭＣ１〜ＭＣ８の電極パッドＲ／Ｂに電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８は、それぞれ、レディー／ビジー信号Ｒ／Ｂ１〜Ｒ／Ｂ８を伝達する。
【００８３】
以下、図２に示した主パッケージ１Ｍを図１における上側の主パッケージ１Ａとみなし、図３に示した主パッケージ１Ｍを図１における下側の主パッケージ１Ｂとみなして、主パッケージ１Ａ，１Ｂにおける複数のワイヤＷと、図１９に示した複数の信号線との関係について説明する。
【００８４】
主パッケージ１Ａの端子４Ａ１〜４Ａ４は、主パッケージ１ＡのワイヤＷＡ１〜ＷＡ４を介して、主パッケージ１Ａの端子５Ａ１〜５Ａ４に電気的に接続されている。主パッケージ１Ａの端子５Ａ１〜５Ａ４は、主パッケージ１Ｂの端子４Ａ１〜４Ａ４に電気的に接続されている。主パッケージ１Ｂの端子４Ａ１〜４Ａ４は、主パッケージ１ＢのワイヤＷＡ１〜ＷＡ４を介して、主パッケージ１Ｂの端子５Ａ１〜５Ａ４に電気的に接続されている。このようして形成された主パッケージ１Ａの端子４Ａ１〜４Ａ４から主パッケージ１Ｂの端子５Ａ１〜５Ａ４に至る複数の電気的経路は、データバス９１と１つ以上の共通線９２の一部を構成する。
【００８５】
主パッケージ１Ａの端子４Ｃ１は、主パッケージ１ＡのワイヤＷＣ１を介して、主パッケージ１Ａの端子５Ｃ１に電気的に接続されている。主パッケージ１Ａの端子５Ｃ１は、主パッケージ１Ｂの端子４Ｂ１に電気的に接続されている。主パッケージ１Ｂの端子４Ｂ１は、主パッケージ１ＢのワイヤＷＢ１を介して、主パッケージ１Ｂの端子５Ｂ１に電気的に接続されている。このようにして、主パッケージ１Ａの端子４Ｃ１、主パッケージ１ＡのワイヤＷＣ１、主パッケージ１Ａの端子５Ｃ１、主パッケージ１Ｂの端子４Ｂ１、主パッケージ１ＢのワイヤＷＢ１および主パッケージ１Ｂの端子５Ｂ１を経由する電気的経路が形成される。この電気的経路は、図１９に示した信号線９３Ｃ１の一部を構成する。この電気的経路には、主パッケージ１Ａの端子４Ｃ１または主パッケージ１Ｂの端子５Ｂ１を介して、チップイネーブル信号ＣＥ１が与えられる。上記電気的経路は、主パッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップ３０のうち、主パッケージ１Ａの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ１，ＭＣ２にのみ電気的に接続されている。なぜならば、この電気的経路は、主パッケージ１Ａでは階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に電気的に接続されたチップ接続ワイヤＷＣ１を経由するが、主パッケージ１ＢではバイパスワイヤＷＢ１を経由するからである。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１，ＭＣ２にのみチップイネーブル信号ＣＥ１を与えることのできる電気的経路が形成される。
【００８６】
同様にして、主パッケージ１Ａの端子４Ｃ２、主パッケージ１ＡのワイヤＷＣ２、主パッケージ１Ａの端子５Ｃ２、主パッケージ１Ｂの端子４Ｂ２、主パッケージ１ＢのワイヤＷＢ２および主パッケージ１Ｂの端子５Ｂ２を経由する電気的経路が形成される。この電気的経路は、図１９に示した信号線９３Ｃ２の一部を構成する。この電気的経路には、主パッケージ１Ａの端子４Ｃ２または主パッケージ１Ｂの端子５Ｂ２を介して、チップイネーブル信号ＣＥ２が与えられる。上記電気的経路は、主パッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、主パッケージ１Ａの階層部分１０Ｓ３，１０Ｓ４内の半導体チップすなわちメモリチップＭＣ３，ＭＣ４にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ３，ＭＣ４にのみチップイネーブル信号ＣＥ２を与えることのできる電気的経路が形成される。
【００８７】
また、主パッケージ１Ａの端子４Ｂ１、主パッケージ１ＡのワイヤＷＢ１、主パッケージ１Ａの端子５Ｂ１、主パッケージ１Ｂの端子４Ｃ１、主パッケージ１ＢのワイヤＷＣ１および主パッケージ１Ｂの端子５Ｃ１を経由する電気的経路が形成される。この電気的経路は、図１９に示した信号線９３Ｃ３の一部を構成する。この電気的経路には、主パッケージ１Ａの端子４Ｂ１または主パッケージ１Ｂの端子５Ｃ１を介して、チップイネーブル信号ＣＥ３が与えられる。上記電気的経路は、主パッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、主パッケージ１Ｂの階層部分１０Ｓ１，１０Ｓ２内の半導体チップすなわちメモリチップＭＣ５，ＭＣ６にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ５，ＭＣ６にのみチップイネーブル信号ＣＥ３を与えることのできる電気的経路が形成される。
【００８８】
同様にして、主パッケージ１Ａの端子４Ｂ２、主パッケージ１ＡのワイヤＷＢ２、主パッケージ１Ａの端子５Ｂ２、主パッケージ１Ｂの端子４Ｃ２、主パッケージ１ＢのワイヤＷＣ２および主パッケージ１Ｂの端子５Ｃ２を経由する電気的経路が形成される。この電気的経路は、図１９に示した信号線９３Ｃ４の一部を構成する。この電気的経路には、主パッケージ１Ａの端子４Ｂ２または主パッケージ１Ｂの端子５Ｃ２を介して、チップイネーブル信号ＣＥ４が与えられる。上記電気的経路は、主パッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、主パッケージ１Ｂの階層部分１０Ｓ３，１０Ｓ４内の半導体チップすなわちメモリチップＭＣ７，ＭＣ８にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ７，ＭＣ８にのみチップイネーブル信号ＣＥ４を与えることのできる電気的経路が形成される。
【００８９】
また、主パッケージ１Ａの端子４Ｃ３、主パッケージ１ＡのワイヤＷＣ３、主パッケージ１Ａの端子５Ｃ３、主パッケージ１Ｂの端子４Ｂ３、主パッケージ１ＢのワイヤＷＢ３および主パッケージ１Ｂの端子５Ｂ３を経由する電気的経路が形成される。この電気的経路は、図１９に示した信号線９３Ｒ１の一部を構成する。上記電気的経路は、主パッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、主パッケージ１Ａの階層部分１０Ｓ１内の半導体チップすなわちメモリチップＭＣ１にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１のみのレディー／ビジー信号を伝達して、主パッケージ１Ａの端子４Ｃ３または主パッケージ１Ｂの端子５Ｂ３より出力することのできる電気的経路が形成される。
【００９０】
以下、同様にして、メモリチップＭＣ２〜ＭＣ４のうちの１つにのみ電気的に接続され、そのメモリチップのみのレディー／ビジー信号を伝達し、出力することのできる３つの電気的経路も形成される。
【００９１】
また、主パッケージ１Ａの端子４Ｂ３、主パッケージ１ＡのワイヤＷＢ３、主パッケージ１Ａの端子５Ｂ３、主パッケージ１Ｂの端子４Ｃ３、主パッケージ１ＢのワイヤＷＣ３および主パッケージ１Ｂの端子５Ｃ３を経由する電気的経路が形成される。この電気的経路は、図１９に示した信号線９３Ｒ５の一部を構成する。上記電気的経路は、主パッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、主パッケージ１Ｂの階層部分１０Ｓ１内の半導体チップすなわちメモリチップＭＣ５にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ５のみのレディー／ビジー信号を伝達して、主パッケージ１Ａの端子４Ｂ３または主パッケージ１Ｂの端子５Ｃ３より出力することのできる電気的経路が形成される。
【００９２】
以下、同様にして、メモリチップＭＣ６〜ＭＣ８のうちの１つにのみ電気的に接続され、そのメモリチップのみのレディー／ビジー信号を伝達し、出力することのできる３つの電気的経路も形成される。
【００９３】
以上説明した例によれば、同じ構成の主パッケージ１Ａ，１Ｂの同じ階層にある半導体チップ３０（メモリチップ）に対応付けられるチップイネーブル信号またはレディー／ビジー信号を、主パッケージ１Ａ，１Ｂ毎に容易に変えることができる。
【００９４】
次に、モジュール１Ｄ内の少なくとも１つの主パッケージ１Ｍが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合の本実施の形態における対処方法について説明する。この場合、本実施の形態では、複数の主パッケージ１Ｍに追加部分を加えて、複合型積層チップパッケージ１を構成する。
【００９５】
追加部分は、少なくとも１つの追加半導体チップと、追加部分配線とを備えている。追加部分配線は、少なくとも１つの追加半導体チップが少なくとも１つの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、複数の主パッケージ１Ｍのうちのいずれかにおける複数の第１の端子４または複数の第２の端子５と少なくとも１つの追加半導体チップとの電気的接続関係を規定する。
【００９６】
図１０は、第１の追加部分を示す斜視図である。図１１は、下側から見た図１０の追加部分を示す斜視図である。図１２ないし図１４は、それぞれ第２ないし第４の追加部分を示す斜視図である。第１ないし第４の追加部分５１Ｓ１，５１Ｓ２，５１Ｓ３，５１Ｓ４は、いずれも、上面、下面および４つの側面を有する追加部分本体６０と、追加部分配線５３とを備えている。追加部分本体６０は、１つの追加半導体チップ８０を含んでいる。追加半導体チップ８０の構成は、良品の半導体チップ３０と同じである。追加部分本体６０は、１つの第１の種類の階層部分１０Ａに相当する。以下、任意の追加部分については、符号５１で表す。
【００９７】
追加部分配線５３は、追加部分本体６０の少なくとも１つの側面に配置された複数の追加部分ワイヤＡＷと、追加部分本体６０の上面に配置されて複数の追加部分ワイヤＡＷに電気的に接続された複数の第１の追加部分端子５４と、追加部分本体６０の下面に配置されて複数の追加部分ワイヤＡＷに電気的に接続された複数の第２の追加部分端子５５とを含んでいる。複数の第１の追加部分端子５４の形状および配置は、図２に示した複数の第１の端子４と同じである。複数の第２の追加部分端子５５は、複数の第１の追加部分端子５４とオーバーラップする位置に配置されている。複数の追加部分ワイヤＡＷは、互いにオーバーラップする位置にある第１の追加部分端子５４と第２の追加部分端子５５とを電気的に接続している。
【００９８】
追加部分本体６０は、更に、追加半導体チップ８０の上面および下面と、４つの側面のうちの少なくとも１つの側面を覆う絶縁部８１と、複数の追加部分ワイヤＡＷに電気的に接続された複数の電極８２とを含んでいる。絶縁部８１は、複数の追加部分ワイヤＡＷが配置された追加部分本体６０の少なくとも１つの側面に配置された少なくとも１つの端面を有している。図１０ないし図１４に示した例では、絶縁部８１は、追加半導体チップ８０の４つの側面の全てを覆い、絶縁部８１は、追加部分本体６０の４つの側面に配置された４つの端面を有している。電極８２は、複数の追加部分ワイヤＡＷが配置された追加部分本体６０の少なくとも１つの側面により近い位置に配置された端部を有し、この端部に追加部分ワイヤＡＷが電気的に接続されている。複数の第１の追加部分端子５４と複数の第２の追加部分端子５５は、絶縁部８１から露出している。図１０ないし図１４では、絶縁部８１の一部を破線で表している。
【００９９】
図１０および図１１に示した第１の追加部分５１Ｓ１における複数の電極８２の形状および配置は、図４および図５に示した第１の階層部分１０Ｓ１における複数の電極３２と同じである。図１２に示した第２の追加部分５１Ｓ２における複数の電極８２の形状および配置は、図６に示した第２の階層部分１０Ｓ２における複数の電極３２と同じである。図１３に示した第３の追加部分５１Ｓ３における複数の電極８２の形状および配置は、図７に示した第３の階層部分１０Ｓ３における複数の電極３２と同じである。図１４に示した第４の追加部分５１Ｓ４における複数の電極８２の形状および配置は、図８に示した第４の階層部分１０Ｓ４における複数の電極３２と同じである。
【０１００】
複数の電極８２は、電極３２Ｄ１，３２Ｄ２に対応する電極８２Ｄ１，８２Ｄ２と、それ以外の複数の電極とを含んでいる。複数の第１の追加部分端子５４は、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２を用いて構成されている。すなわち、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第１の追加部分端子５４を構成している。電極３２Ａ１〜３２Ａ４に対応する複数の電極８２と、電極８２Ｄ１，８２Ｄ２は、追加半導体チップ８０に接触してこれに電気的に接続されている。
【０１０１】
複数の追加部分ワイヤＡＷは、それぞれワイヤＷＡ１〜ＷＡ４，ＷＢ１〜ＷＢ６，ＷＣ１〜ＷＣ６に対応するワイヤＡＷＡ１〜ＡＷＡ４，ＡＷＢ１〜ＡＷＢ６，ＡＷＣ１〜ＡＷＣ６を含んでいる。
【０１０２】
図１０および図１１に示したように、追加部分５１Ｓ１では、階層部分１０Ｓ１と同様に、電極８２Ｄ１は、電極３２Ｃ１に対応する電極が電気的に接続されたワイヤＡＷＣ１に対して電気的に接続されている。また、追加部分５１Ｓ１では、電極８２Ｄ２は電極３２Ｃ３に対応する電極が電気的に接続されたワイヤＡＷＣ３に対して電気的に接続されている。追加部分５１Ｓ１は、階層部分１０Ｓ１と同等の構成および機能を有する。追加部分５１Ｓ１は、階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ１の代替となるものである。
【０１０３】
図１２に示した追加部分５１Ｓ２では、階層部分１０Ｓ２と同様に、電極８２Ｄ１は、電極３２Ｃ１に対応する電極が電気的に接続されたワイヤＡＷＣ１に対して電気的に接続されている。また、追加部分５１Ｓ２では、電極８２Ｄ２は電極３２Ｃ４に対応する電極が電気的に接続されたワイヤＡＷＣ４に対して電気的に接続されている。追加部分５１Ｓ２は、階層部分１０Ｓ２と同等の構成および機能を有する。追加部分５１Ｓ２は、階層部分１０Ｓ２が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ２の代替となるものである。
【０１０４】
図１３に示した追加部分５１Ｓ３では、階層部分１０Ｓ３と同様に、電極８２Ｄ１は、電極３２Ｃ２に対応する電極が電気的に接続されたワイヤＡＷＣ２に対して電気的に接続されている。また、追加部分５１Ｓ３では、電極８２Ｄ２は電極３２Ｃ５に対応する電極が電気的に接続されたワイヤＡＷＣ５に対して電気的に接続されている。追加部分５１Ｓ３は、階層部分１０Ｓ３と同等の構成および機能を有する。追加部分５１Ｓ３は、階層部分１０Ｓ３が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ３の代替となるものである。
【０１０５】
図１４に示した追加部分５１Ｓ４では、階層部分１０Ｓ４と同様に、電極８２Ｄ１は、電極３２Ｃ２に対応する電極が電気的に接続されたワイヤＡＷＣ２に対して電気的に接続されている。また、追加部分５１Ｓ４では、電極８２Ｄ２は電極３２Ｃ６に対応する電極が電気的に接続されたワイヤＡＷＣ６に対して電気的に接続されている。追加部分５１Ｓ４は、階層部分１０Ｓ４と同等の構成および機能を有する。追加部分５１Ｓ４は、階層部分１０Ｓ４が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ４の代替となるものである。
【０１０６】
本実施の形態において、第２の種類の階層部分１０Ｂでは、複数の電極３２は半導体チップ３０に電気的に接続されていない。そのため、第２の種類の階層部分１０Ｂにおける不良の半導体チップ３０は、複数のワイヤＷに電気的に接続されず、その結果、使用不能にされる。
【０１０７】
本実施の形態では、モジュール１Ｄ内の少なくとも１つの主パッケージ１Ｍが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合、１つ以上の追加部分５１を加えて、複合型積層チップパッケージ１を構成する。この複合型積層チップパッケージ１は、不良の半導体チップ３０を含まないモジュール１Ｄと同等の機能を有する。
【０１０８】
図１に示したモジュール１Ｄにおいて、上側の主パッケージ１Ａが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、１つ以上の追加部分５１を、主パッケージ１Ａの上または主パッケージ１Ｂの下に配置することができる。追加部分５１を、主パッケージ１Ａの上に配置した場合には、追加部分５１における複数の第２の追加部分端子５５が主パッケージ１Ａにおける複数の第１の端子４に電気的に接続される。追加部分５１を、主パッケージ１Ｂの下に配置した場合には、追加部分５１における複数の第１の追加部分端子５４が主パッケージ１Ｂにおける複数の第２の端子５に電気的に接続される。２つ以上の追加部分５１を追加する場合には、１つ以上の追加部分５１を主パッケージ１Ａの上に配置し、１つ以上の追加部分５１を主パッケージ１Ｂの下に配置することもできる。
【０１０９】
図１に示したモジュール１Ｄにおいて、下側の主パッケージ１Ｂが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、１つ以上の追加部分５１を、主パッケージ１Ｂの上、すなわち主パッケージ１Ａと主パッケージ１Ｂの間に配置することができる。この場合、主パッケージ１Ｂの上に配置された追加部分５１における複数の第２の追加部分端子５５が主パッケージ１Ｂにおける複数の第１の端子４に電気的に接続される。また、主パッケージ１Ａの下に配置された追加部分５１における複数の第１の追加部分端子５４が主パッケージ１Ａにおける複数の第２の端子５に電気的に接続される。
【０１１０】
２つ以上の追加部分５１を積層して用いる場合には、上下に隣接する２つの追加部分５１において、上側の追加部分５１における複数の第２の追加部分端子５５が下側の追加部分５１における複数の第１の追加部分端子５４に電気的に接続される。
【０１１１】
上述のいずれの構成の複合型積層チップパッケージ１においても、追加部分５１における追加半導体チップ８０は、不良の半導体チップ３０の代替となるように、追加部分配線５３を介して主パッケージ１Ａ，１Ｂにおける複数のワイヤＷに電気的に接続される。
【０１１２】
図１５ないし図１８は、１つ以上の追加部分５１を追加して構成された複合型積層チップパッケージ１の第１ないし第４の例を示している。図１５に示した第１の例は、主パッケージ１Ａにおける階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分１０Ｓ１の代替となる追加部分５１Ｓ１を主パッケージ１Ａの上に配置して複合型積層チップパッケージ１を構成している。この例では、追加部分５１Ｓ１における電極８２Ｄ１，８２Ｄ２は、階層部分１０Ｓ１と同様に、それぞれ主パッケージ１ＡにおけるワイヤＷＣ１，ＷＣ３に電気的に接続される。主パッケージ１Ａにおける階層部分１０Ｓ２，１０Ｓ３または１０Ｓ４が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１の代りに追加部分５１Ｓ２，５１Ｓ３または５１Ｓ４を主パッケージ１Ａの上に配置すればよい。
【０１１３】
図１６に示した第２の例は、主パッケージ１Ｂにおける階層部分１０Ｓ３が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分１０Ｓ３の代替となる追加部分５１Ｓ３を主パッケージ１Ｂの上に配置して複合型積層チップパッケージ１を構成している。この例では、追加部分５１Ｓ３における電極８２Ｄ１，８２Ｄ２は、階層部分１０Ｓ３と同様に、それぞれ主パッケージ１ＢにおけるワイヤＷＣ２，ＷＣ５に電気的に接続される。主パッケージ１Ｂにおける階層部分１０Ｓ１，１０Ｓ２または１０Ｓ４が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ３の代りに追加部分５１Ｓ１，５１Ｓ２または５１Ｓ４を主パッケージ１Ｂの上に配置すればよい。
【０１１４】
図１７に示した第３の例は、主パッケージ１Ａにおける階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分１０Ｓ１の代替となる追加部分５１Ｓ１を主パッケージ１Ｂの下に配置して複合型積層チップパッケージ１を構成している。この例では、追加部分５１Ｓ１における電極８２Ｄ１は、主パッケージ１Ｂにおける端子５Ｂ１、ワイヤＷＢ１および端子４Ｂ１、ならびに主パッケージ１Ａにおける端子５Ｃ１を経て、主パッケージ１ＡにおけるワイヤＷＣ１に電気的に接続される。また、追加部分５１Ｓ１における電極８２Ｄ２は、主パッケージ１Ｂにおける端子５Ｂ３、ワイヤＷＢ３および端子４Ｂ３、ならびに主パッケージ１Ａにおける端子５Ｃ３を経て、主パッケージ１ＡにおけるワイヤＷＣ３に電気的に接続される。主パッケージ１Ａにおける階層部分１０Ｓ２，１０Ｓ３または１０Ｓ４が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１の代りに追加部分５１Ｓ２，５１Ｓ３または５１Ｓ４を主パッケージ１Ｂの下に配置すればよい。
【０１１５】
図１８に示した第４の例は、主パッケージ１Ａにおける階層部分１０Ｓ１と、主パッケージ１Ｂにおける階層部分１０Ｓ３が第２の種類の階層部分１０Ｂである場合の例である。この例では、主パッケージ１Ａにおける階層部分１０Ｓ１の代替となる追加部分５１Ｓ１を主パッケージ１Ａの上に配置し、主パッケージ１Ｂにおける階層部分１０Ｓ３の代替となる追加部分５１Ｓ３を主パッケージ１Ｂの上に配置して複合型積層チップパッケージ１を構成している。この例では、追加部分５１Ｓ１における電極８２Ｄ１，８２Ｄ２は、主パッケージ１Ａにおける階層部分１０Ｓ１と同様に、それぞれ主パッケージ１ＡにおけるワイヤＷＣ１，ＷＣ３に電気的に接続される。また、追加部分５１Ｓ３における電極８２Ｄ１，８２Ｄ２は、主パッケージ１Ｂにおける階層部分１０Ｓ３と同様に、それぞれ主パッケージ１ＢにおけるワイヤＷＣ２，ＷＣ５に電気的に接続される。
【０１１６】
なお、１つ以上の追加部分５１を加えた複合型積層チップパッケージ１の構成は、図１５ないし図１８に示した第１ないし第４の例に限られないことは言うまでもない。本実施の形態によれば、主パッケージ１Ａ，１Ｂにおける第２の種類の階層部分１０Ｂの数および位置に関わらずに、不良の半導体チップ３０を含まないモジュール１Ｄと同等の機能を有する複合型積層チップパッケージ１を容易に実現することができる。
【０１１７】
また、本実施の形態において、それぞれ追加半導体チップ８０を含む２つ以上の階層部分を有する追加部分を用意し、この追加部分を、２つ以上の第２の種類の階層部分１０Ｂを含む主パッケージ１Ｍに電気的に接続してもよい。この場合、追加部分では、階層部分毎に、それが主パッケージ１Ｍにおけるどの階層部分の代替になるかに応じて、電極８２Ｄ１，８２Ｄ２が、どの追加部分ワイヤに電気的に接続されるかが選択される。
【０１１８】
図１９は、モジュール１Ｄが不良の半導体チップ３０（メモリチップ）を含まない場合を表している。図２０は、一例として、主パッケージ１Ａの階層部分１０Ｓ４の半導体チップ３０すなわちメモリチップＭＣ４が不良である場合における対処方法を示している。図２０は、複数のメモリチップと信号線９３Ｃ１〜９３Ｃ４，９３Ｒ１〜９３Ｒ８との関係を表している。
【０１１９】
メモリチップＭＣ４が不良である場合、主パッケージ１Ａの階層部分１０Ｓ４では、複数の電極３２はメモリチップＭＣ４に電気的に接続されていない。そのため、不良のメモリチップＭＣ４は、複数のワイヤＷに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、階層部分１０Ｓ４の代替となる追加部分５１Ｓ４を、主パッケージ１Ａの上または主パッケージ１Ｂの下に配置して、複合型積層チップパッケージ１を構成する。
【０１２０】
図２０では、追加部分５１Ｓ４における追加半導体チップ８０であるメモリチップを記号ＡＭＣで表している。メモリチップＡＭＣは、追加部分配線５３を介して主パッケージ１Ａにおける複数のワイヤＷに電気的に接続される。特に、追加部分５１Ｓ４における電極８２Ｄ１，８２Ｄ２は、主パッケージ１Ａにおける階層部分１０Ｓ４と同様に、それぞれ主パッケージ１ＡにおけるワイヤＷＣ２，ＷＣ６に電気的に接続される。その結果、図２０に示したように、メモリチップＡＭＣの電極パッドＣＥ，Ｒ／Ｂは、それぞれ、信号線９３Ｃ２，９３Ｒ４に電気的に接続される。これにより、複合型積層チップパッケージ１は、不良の半導体チップ３０（メモリチップ）を含まないモジュール１Ｄと同等の機能を有することになる。
【０１２１】
次に、図２１を参照して、半導体チップ３０（メモリチップ）に含まれるメモリセルの構成の一例について説明する。図２１に示したメモリセル４０は、Ｐ型シリコン基板６１の表面の近傍に形成されたソース６２およびドレイン６３を備えている。ソース６２およびドレイン６３は、共にＮ型の領域である。ソース６２とドレイン６３は、これらの間にＰ型シリコン基板６１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース６２とドレイン６３の間において基板６１の表面上に順に積層された絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を備えている。メモリセル４０は、更に、ソース６２、ドレイン６３、絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を覆う絶縁層６８を備えている。この絶縁層６８には、ソース６２、ドレイン６３、制御ゲート６７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース６２、ドレイン６３、制御ゲート６７の上方の位置で絶縁層６８上に形成されたソース電極７２、ドレイン電極７３、制御ゲート電極７７を備えている。ソース電極７２、ドレイン電極７３、制御ゲート電極７７は、それぞれ、対応するコンタクトホールを通して、ソース６２、ドレイン６３、制御ゲート６７に接続されている。
【０１２２】
次に、本実施の形態に係る積層チップパッケージの製造方法およびモジュールの製造方法について説明する。本実施の形態に係るモジュールの製造方法は、複数の主パッケージ１Ｍを作製する工程と、複数の主パッケージ１Ｍを積層し、上下に隣接する任意の２つの主パッケージ１Ｍにおいて、上側の主パッケージ１Ｍにおける複数の第２の端子５を下側の主パッケージ１Ｍにおける複数の第１の端子４に電気的に接続する工程とを備えている。本実施の形態に係る積層チップパッケージの製造方法は、積層チップパッケージすなわち主パッケージ１Ｍを複数個製造する方法である。
【０１２３】
複数の主パッケージ１Ｍを作製する工程は、各主パッケージ１Ｍを作製するための一連の工程として、各々が主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、複数個の主パッケージ１Ｍが形成されるように、積層基礎構造物を切断する工程とを備えている。後で詳しく説明するが、積層基礎構造物は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体と、隣接する２つの分離前本体の間に配置された、複数の予備ワイヤを収容するための複数の収容部と、複数の収容部内に収容された複数の予備ワイヤとを含んでいる。積層基礎構造物を切断する工程において、複数の分離前本体が互いに分離され且つ予備ワイヤによってワイヤＷが形成される。
【０１２４】
積層基礎構造物を作製する工程は、後に積層基礎構造物となる初期積層基礎構造物を作製する工程と、初期積層基礎構造物に複数の収容部を形成する工程と、初期積層基礎構造物が積層基礎構造物になるように、複数の収容部内に複数の予備ワイヤを形成する工程とを含んでいる。
【０１２５】
以下、図２２ないし図３５を参照して、初期積層基礎構造物を作製する工程について詳しく説明する。初期積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する。図２２は、基礎構造物前ウェハ１０１を示す平面図である。図２３は、図２２に示した基礎構造物前ウェハ１０１の一部を拡大して示す平面図である。図２４は、図２３における２４−２４線断面図である。
【０１２６】
基礎構造物前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図２２は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。
【０１２７】
図２４に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域３７を含んでいる。デバイス形成領域３７は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐは、更に、デバイス形成領域３７の上に配置された複数の電極パッド３８と、デバイス形成領域３７の上に配置されたパッシベーション膜３９とを含んでいる。パッシベーション膜３９は、ＰＳＧ（Phospho-Silicate-Glass）、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜３９は、複数の電極パッド３８の上面を露出させる複数の開口部を有している。複数の電極パッド３８は、後に形成される電極に対応した位置に配置され、且つデバイス形成領域３７に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ１０１において、複数の電極パッド３８およびパッシベーション膜３９により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。
【０１２８】
初期積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッド３８に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図２２において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜３９は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。
【０１２９】
図２５は、図２３に示した工程に続く工程を示す平面図である。図２６は、図２５における２６−２６線断面図である。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａを覆うように、保護層１０３を形成する。保護層１０３は、例えばフォトレジストによって形成される。次に、基礎構造物前ウェハ１０１に対して、複数の半導体チップ予定部３０Ｐの各々の領域を画定するように、基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する複数の溝１０４を形成する。なお、図２５では、保護層１０３を省略している。
【０１３０】
隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば５０〜１５０μｍの範囲内である。溝１０４の深さは、例えば２０〜８０μｍの範囲内である。
【０１３１】
溝１０４は、例えば、ダイシングソーによって形成してもよいし、エッチングによって形成してもよい。エッチングとしては、反応性イオンエッチングや、エッチング液として例えばＫＯＨを用いた異方性ウェットエッチングが用いられる。エッチングによって溝１０４を形成する場合には、フォトレジストよりなる保護層１０３をフォトリソグラフィによってパターニングして、エッチングマスクを形成してもよい。溝１０４の形成後、保護層１０３を除去する。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。
【０１３２】
図２７は、図２６に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の電極パッド３８およびパッシベーション膜３９を覆うように、絶縁膜１０６Ｐを形成する。この絶縁膜１０６Ｐは、後に絶縁部３１の一部となるものである。絶縁膜１０６Ｐは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜１０６Ｐは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜１０６Ｐは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。
【０１３３】
絶縁膜１０６Ｐは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜１０６Ｐを形成することにより、後にダイシングソーによって絶縁膜１０６Ｐを切断する場合に、絶縁膜１０６Ｐの切断が容易になる。
【０１３４】
また、絶縁膜１０６Ｐは、透明であることが好ましい。絶縁膜１０６Ｐが透明であることにより、絶縁膜１０６Ｐの上に、絶縁膜１０６Ｐを通して認識可能なアライメントマークを形成し、このアライメントマークを利用して、積層される複数の基礎構造物の位置合わせを行うことが可能になる。
【０１３５】
また、絶縁膜１０６Ｐは、複数の溝１０４を埋める第１層と、この第１層、複数の電極パッド３８およびパッシベーション膜３９を覆う第２層とを含んでいてもよい。この場合、第１層と第２層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第１層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。
【０１３６】
ウェハソートテストを行う時点でパッシベーション膜３９が形成されていない場合には、絶縁膜１０６Ｐの第２層をパッシベーション膜としてもよい。この場合、第２層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜１０６Ｐの第２層をパッシベーション膜とする場合には、第２層の形成当初、第２層には、複数の電極パッド３８の上面を露出させる複数の開口部は形成されていない。
【０１３７】
次に、図２８を参照して、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部を形成する工程について説明する。図２８は、図２７に示した工程に続く工程を示している。
【０１３８】
ここでは、まず、絶縁膜１０６Ｐの全体あるいは第２層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜１０６Ｐに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部３０Ｐにおいて一括して、第１のマスク（図示せず）を用いて、絶縁膜１０６Ｐを露光する。第１のマスクは、絶縁膜１０６Ｐのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。
【０１３９】
次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部３０Ｐにおいてのみ、選択的に、第２のマスク（図示せず）を用いて、絶縁膜１０６Ｐを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。図２８では、左側の半導体チップ予定部３０Ｐは正常に動作する半導体チップ予定部３０Ｐであり、右側の半導体チップ予定部３０Ｐは正常に動作しない半導体チップ予定部３０Ｐである。第２のマスクは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁膜１０６Ｐの全体が現像液に対して不溶性になる。
【０１４０】
次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図２８に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部１０６ａが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の開口部１０６ａは形成されない。現像後の絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド３８を露出させる複数の開口部１０６ａを有し、複数の電極パッド３８の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド３８を露出させることなく覆っている。
【０１４１】
ここで、絶縁膜１０６Ｐの全体あるいは第２層が感光性を有しない材料によって形成されている場合に、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する方法の一例について説明する。この例では、まず、絶縁膜１０６Ｐの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜１０６Ｐに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部３０Ｐでは、フォトレジスト層において、複数の電極パッド３８に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部３０Ｐでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜１０６Ｐを選択的にエッチングすることによって、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層１０６Ａ，１０６Ｂの一部としてもよい。
【０１４２】
図２９および図３０は、図２８に示した工程に続く工程を示している。図２９は、図３０における２９−２９線断面図である。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に、複数の予備電極３２Ｐを形成する。複数の予備電極３２Ｐは、後に、図４および図５に示した第１ないし第４の種類の電極となるものである。図２９には、後に電極３２Ａ４となる予備電極３２Ａ４Ｐを示している。正常に動作する半導体チップ予定部３０Ｐでは、後に第１の種類の電極３２Ａ１〜３２Ａ４および第４の種類の電極３２Ｄ１，３２Ｄ２となる複数の予備電極３２Ｐは、絶縁層１０６Ａの複数の開口部１０６ａを通して、それぞれ対応する電極パッド３８に接触してこれに電気的に接続される。正常に動作する半導体チップ予定部３０Ｐにおいて、後に第２の種類の電極３２Ｂ１〜３２Ｂ６および第３の種類の電極３２Ｃ１〜３２Ｃ６となる複数の予備電極３２Ｐは、半導体チップ予定部３０Ｐに接触しない。一方、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁層１０６Ｂに複数の開口部１０６ａが形成されていないので、いずれの予備電極３２Ｐも半導体チップ予定部３０Ｐに接触しない。
【０１４３】
このようにして、図２９および図３０に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
【０１４４】
予備電極３２Ｐは、Ｃｕ等の導電性材料によって形成される。また、予備電極３２Ｐをめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に予備電極３２Ｐが収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、予備電極３２Ｐの一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって予備電極３２Ｐが形成される。
【０１４５】
図３０に示したように、複数の予備電極３２Ｐは、半導体チップ３０の側面３０ｃに対応する半導体チップ予定部３０Ｐの１つの辺の近傍に配置された複数の環状部分１３２を含んでいる。環状部分１３２は、開口部を有している。なお、１つのワイヤＷに対して第３の種類の電極と第４の種類の電極が電気的に接続される箇所では、電極３２Ｃ１〜３２Ｃ６のいずれかとなる予備電極３２Ｐの環状部分１３２が、電極３２Ｄ１または３２Ｄ２となる予備電極３２Ｐの環状部分を兼ねている。
【０１４６】
図３１は、図２９に示した工程に続く工程を示している。この工程では、研磨前基礎構造物１０９の第１の面１０９ａが、図３１に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。図３１において、符号１１３は、接着剤によって形成された絶縁層を示している。絶縁層１１３は、後に絶縁部３１の一部となる。複数の予備電極３２Ｐは、絶縁層１１３によって覆われている。絶縁層１１３は、感光性を有する接着剤によって形成されてもよい。
【０１４７】
図３２は、図３１に示した工程に続く工程を示している。この工程では、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図３１において、破線は、研磨後の第２の面１０９ｂの位置を示している。第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。この基礎構造物１１０の厚みは、例えば２０〜８０μｍである。以下、治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。第１の基礎構造物１１０は、第１の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。
【０１４８】
図３３は、図３２に示した工程に続く工程を示している。この工程では、まず、治具１１２に張り付けられた第１の基礎構造物１１０に、絶縁性の接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。第１の基礎構造物１１０と第２の研磨前基礎構造物１０９との間において接着剤によって形成される絶縁層１１３は、第２の研磨前基礎構造物１０９における電極３２を覆い、後に絶縁部３１の一部となる。
【０１４９】
次に、図示しないが、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が薄くされて、第１の基礎構造物１１０に張り付けられた状態の第２の基礎構造物１１０が形成される。第２の基礎構造物１１０の厚みは、第１の基礎構造物１１０と同様に、例えば２０〜８０μｍである。
【０１５０】
以下、図３３に示した工程と同様の工程を繰り返し行って、積層された３つ以上の基礎構造物１１０を形成してもよい。図３４は、図３３に示した工程に続く工程を示している。図３３に示した工程と同様の工程を繰り返し行って、積層された所定の数の基礎構造物１１０を形成した後は、所定の数の基礎構造物１１０の積層体を治具１１２から分離する。図３４には、４つの基礎構造物１１０の積層体を形成した例を示している。
【０１５１】
次に、積層体において最も上に位置する基礎構造物１１０において、例えばエッチングによって、絶縁層１１３の一部を除去して、電極３２Ｄ１，３２Ｄ２以外の複数の電極３２の一部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の第１の端子４を形成する。複数の電極３２における絶縁層１１３に覆われた部分は、上面配線４Ｗとなる。
【０１５２】
次に、積層体において最も下に位置する基礎構造物１１０の下面に、複数の第２の端子５、下面配線５Ｗおよび絶縁層８を形成する。複数の端子５および下面配線５Ｗは、Ｃｕ、Ａｕ等の導電性材料によって形成される。複数の第２の端子５、下面配線５Ｗおよび絶縁層８は、例えば、以下のようにして形成される。まず、積層体において最も下に位置する基礎構造物１１０の下面に、例えばめっき法によって、複数の第２の端子５の各々の一部および下面配線５Ｗとなる第１の導体層を形成する。次に、第１の導体層を覆うように、絶縁層８を形成する。次に、例えばエッチングによって、絶縁層８の一部を除去して、第１の導体層の一部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の第２の導体層を形成して、それぞれ導体パッドと第２の導体層よりなる複数の第２の端子５を形成する。第１の導体層のうち、絶縁層８に覆われた部分は、下面配線５Ｗとなる。
【０１５３】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばＡｕＳｎが用いられる。半田層の厚みは、例えば１〜２μｍの範囲内である。端子４が半田層を含む場合には、半田層は、最も上に位置する基礎構造物１１０における電極３２の表面に、直接または下地層を介して、例えばめっき法によって形成される。端子５が半田層を含む場合には、積層体において最も下に位置する基礎構造物１１０の下面に、Ｃｕ、Ａｕ等の導電性材料によって、端子５の一部となる第１の導体層を形成した後、この第１の導体層の表面に、直接または下地層を介して、例えばめっき法によって、第２の導体層としての半田層を形成する。
【０１５４】
ＡｕＳｎは、Ａｕに対する接着性がよい。そのため、端子４，５の一方が、ＡｕＳｎよりなる半田層を含む場合には、端子４，５の他方は、端子４または端子５の表面に露出するＡｕ層を含むことが好ましい。このＡｕ層は、例えばめっき法またはスパッタ法によって形成される。ＡｕＳｎの融点は、ＡｕとＳｎの比率によって異なる。例えば、ＡｕとＳｎの重量比が１：９の場合、ＡｕＳｎの融点は２１７℃である。また、ＡｕとＳｎの重量比が８：２の場合、ＡｕＳｎの融点は２８２℃である。
【０１５５】
このようにして、積層された複数の基礎構造物１１０を含む初期積層基礎構造物１１５が形成される。図３５は、初期積層基礎構造物１１５を示す斜視図である。各基礎構造物１１０は、本体２の主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される。図３４において、符号１１０Ｃは、基礎構造物１１０の切断位置を示している。初期積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。図３４に示した例では、１つの分離前本体２Ｐは、４つの予備階層部分１０Ｐを含んでいる。１つの分離前本体２Ｐに含まれる４つの予備階層部分１０Ｐは、上から順に、階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４となる予定の部分である。
【０１５６】
以下、図３６ないし図４５を参照して、初期積層基礎構造物１１５を用いて、主パッケージ１Ｍを複数個作製する工程について説明する。
【０１５７】
まず、図３６ないし図３８を参照して、初期積層基礎構造物１１５に複数の収容部を形成する工程について説明する。図３６ないし図３８は、図３４に示した工程に続く工程を示している。この工程では、初期積層基礎構造物１１５に対して、隣接する２つの分離前本体２Ｐの間において、複数の予備ワイヤを収容するための複数の収容部１３３を形成する。図３６は、初期積層基礎構造物１１５の一部を示す平面図である。図３７は、初期積層基礎構造物１１５の一部の斜視図である。図３８は、初期積層基礎構造物１１５における複数の予備電極３２Ｐを示す斜視図である。なお、図３６および図３７では、理解を容易にするために、絶縁層１１３のうち、複数の予備電極３２Ｐの上面を覆う部分を省略している。
【０１５８】
ここで、図３７および図３８を参照して、初期積層基礎構造物１１５における複数の予備電極３２Ｐと複数の収容部１３３とについて詳しく説明する。予備電極３２Ｐの環状部分１３２は、開口部１３２ａを有している。初期積層基礎構造物１１５内の４つの基礎構造物１１０における対応する４つの環状部分１３２は、４つの基礎構造物１１０が積層された方向に一列に並んでいる。１つの収容部１３３は、一列に並ぶ４つの環状部分１３２の４つの開口部１３２ａを貫通するように形成される。１つの収容部１３３は、初期積層基礎構造物１１５を貫通する１つの孔である。
【０１５９】
複数の収容部１３３は、４つの基礎構造物１１０における絶縁層１０６Ａ，１０６Ｂ，１１３に対して形成される。収容部１３３の形成は、例えば、レーザ加工や反応性イオンエッチングを用いて行うことができる。絶縁層１０６Ａ，１０６Ｂ，１１３が樹脂によって構成されている場合には、レーザ加工や反応性イオンエッチングによって、容易に且つ短時間で複数の収容部１３３を形成することができる。また、絶縁層１０６Ａ，１０６Ｂ，１１３が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって、４つの基礎構造物１１０における絶縁層１０６Ａ，１０６Ｂ，１１３に対して複数の収容部１３３を形成してもよい。なお、この場合には、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する工程において絶縁膜１０６Ｐが露光および現像されないように、複数の開口部１０６ａは、絶縁膜１０６Ｐの上に形成したエッチングマスクを用いたエッチングによって形成することが好ましい。
【０１６０】
次に、図３９ないし図４２を参照して、めっき法によって、初期積層基礎構造物１１５の複数の収容部１３３内に複数の予備ワイヤを形成する工程について説明する。図３９は、図３６に示した工程に続く工程を示す断面図である。この工程では、まず、図３９に示したように、初期積層基礎構造物１１５における下側の基礎構造物１１０の下面に、めっき用のシード層１４１を接合する。シード層１４１は、銅等の金属によって構成されている。シード層１４１は、樹脂等よりなる板１４２によって保持された金属膜であってもよい。あるいは、シード層１４１は、金属板であってもよい。この場合には、シード層１４１を保持する板１４２は不要である。
【０１６１】
図４０は、図３９に示した工程に続く工程を示す断面図である。この工程では、電気めっき法によって、初期積層基礎構造物１１５の複数の収容部１３３内に、それぞれ、めっき膜よりなる予備ワイヤ１４３を形成する。このとき、シード層１４１は通電され、めっき膜は、シード層１４１の表面から成長して、収容部１３３を埋める。初期積層基礎構造物１１５に複数の収容部１３３と複数の予備ワイヤ１４３が形成されることにより、初期積層基礎構造物１１５は積層基礎構造物１２０になる。積層基礎構造物１２０は、積層された４つの基礎構造物１１０を含んでいる。積層基礎構造物１２０は、配列された複数の分離前本体２Ｐと、隣接する２つの分離前本体２Ｐの間に配置された複数の収容部１３３と、複数の収容部１３３に収容された複数の予備ワイヤ１４３とを含んでいる。
【０１６２】
図４１は、積層基礎構造物１２０の一部を示す平面図である。図４２は、図４１に示した積層基礎構造物１２０における２つの環状部分１３２と２つの予備ワイヤ１４３を示す斜視図である。なお、図４１では、理解を容易にするために、絶縁層１１３のうち、複数の予備電極３２Ｐの上面を覆う部分を省略している。１つの予備ワイヤ１４３は、４つの基礎構造物１１０が積層された方向に並ぶ４つの環状部分１３２に接触する。また、１つの予備ワイヤ１４３は、１つの第２の端子５に電気的に接続される。
【０１６３】
次に、図４３ないし図４５を参照して、積層基礎構造物１２０を切断する工程について説明する。図４３は、図４０に示した工程に続く工程を示す断面図である。図４４は、図４３に示した工程を示す平面図である。この工程では、図４３および図４４に示したように、複数の分離前本体２Ｐが互いに分離され且つ複数の予備ワイヤ１４３が切断されて複数のワイヤＷが形成されることによって複数個の主パッケージ１Ｍが形成されるように、積層基礎構造物１２０を切断する。複数の分離前本体２Ｐは、互いに分離されることにより、それぞれ本体２となる。また、この工程において、環状部分１３２は、切断されて、それぞれ、半導体チップ３０の外周よりも外側に位置して二又分岐部分となる。また、予備電極３２Ｐは電極３２となる。図４５は、２つの予備ワイヤ１４３が切断されて形成された２つのワイヤＷを示している。ワイヤＷは、本体２において４つの階層部分１０が積層された方向に並ぶ４つの電極３２に電気的に接続されている。
【０１６４】
以上、図２２ないし図４５を参照して説明した一連の工程により、主パッケージ１Ｍが複数個作製される。また、本実施の形態では、初期積層基礎構造物１１５の代りに、１つの基礎構造物１１０の下面に複数の第２の追加部分端子５５が形成された構造物を作製し、この構造物を初期積層基礎構造物１１５の代りに用いて、図３６ないし図４５を参照して説明した一連の工程により、階層部分１０を１つだけ含むパッケージを複数個作製することにより、例えば図１０ないし図１４に示したような追加部分５１を複数個作製することができる。
【０１６５】
本実施の形態に係るモジュール１Ｄの製造方法は、複数の主パッケージ１Ｍを作製する工程と、２つの主パッケージ１Ｍを積層し且つ互いに電気的に接続する工程とを備えている。
【０１６６】
また、本実施の形態に係る複合型積層チップパッケージ１の製造方法は、１つ以上の主パッケージ１Ｍを作製する工程と、追加部分５１を作製する工程と、１つ以上の主パッケージ１Ｍと追加部分５１とを積層し且つ互いに電気的に接続する工程とを備えている。
【０１６７】
ここで、本実施の形態に係る積層チップパッケージ（主パッケージ１Ｍ）の製造方法の第１および第２の変形例について説明する。まず、図４６を参照して、第１の変形例について説明する。第１の変形例では、電気めっき法によって予備ワイヤ１４３を形成する前に、無電解めっき法によって、初期積層基礎構造物１１５の複数の収容部１３３の壁面に金属膜よりなるシード層１４５を形成する。その後、電気めっき法によって、初期積層基礎構造物１１５の複数の収容部１３３内に、それぞれ、めっき膜よりなる予備ワイヤ１４３を形成する。このとき、シード層１４５は通電され、めっき膜は、シード層１４５の表面から成長して、収容部１３３を埋める。初期積層基礎構造物１１５に複数の収容部１３３と複数の予備ワイヤ１４３が形成されることにより、初期積層基礎構造物１１５は積層基礎構造物１２０になる。
【０１６８】
次に、図４７および図４８を参照して、第２の変形例について説明する。図４７は、第２の変形例における積層基礎構造物１２０の一部を示す平面図である。図４８は、図４７に示した積層基礎構造物１２０における２つの予備ワイヤ１４３とそれらに接続された複数の予備電極３２Ｐを示す斜視図である。なお、図４７では、理解を容易にするために、絶縁層１１３のうち、複数の予備電極３２Ｐの上面を覆う部分を省略している。第２の変形例では、予備電極３２Ｐは、環状部分１３２を有していない。予備ワイヤ１４３を形成する前の初期積層基礎構造物１１５において、予備電極３２Ｐは、収容部１３３の壁面において露出している。従って、収容部１３３内に予備ワイヤ１４３を形成すると、予備ワイヤ１４３は予備電極３２Ｐに電気的に接続される。その後、積層基礎構造物１２０を切断すると、複数の予備ワイヤ１４３は切断されて複数のワイヤＷになる。第２の変形例では、ワイヤＷＣ１〜ＷＣ６の各々には、少なくとも１つの階層部分１０を通過する部分において、互いに分離された２つの電極３２が直接接続される。
【０１６９】
以上説明したように、本実施の形態に係る積層チップパッケージである主パッケージ１Ｍは、本体２の少なくとも１つの側面に配置された複数のワイヤＷを含む配線３を備えている。本体２は、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５を有している。
【０１７０】
配線３は、複数の端子４，５に電気的に接続されると共に主要部分２Ｍ内の複数の階層部分１０の全てを経由する複数のワイヤＷを含んでいる。複数のワイヤＷは、複数の共通ラインとしての第１の種類のワイヤＷＡ１〜ＷＡ４と、複数の階層依存ラインとしての第３の種類のワイヤＷＣ１〜ＷＣ６とを含んでいる。第１の種類のワイヤＷＡ１〜ＷＡ４は、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有している。第３の種類のワイヤＷＣ１〜ＷＣ６は、互いに異なる階層部分１０によって利用される。複数の階層部分１０の各々は、半導体チップ３０と、複数の共通電極としての第１の種類の電極３２Ａ１〜３２Ａ４と、複数の非接触電極としての第２の種類の電極３２Ｂ１〜３２Ｂ６および第３の種類の電極３２Ｃ１〜３２Ｃ６と、選択的接続電極としての第４の種類の電極３２Ｄ１，３２Ｄ２とを含んでいる。第１の種類の電極３２Ａ１〜３２Ａ４は、第１の種類のワイヤＷＡ１〜ＷＡ４に電気的に接続されている。第４の種類の電極３２Ｄ１，３２Ｄ２は、それぞれ、その階層部分１０が利用する、第３の種類のワイヤＷＣ１〜ＷＣ６のうちの１つにのみ選択的に、電気的に接続されている。主要部分２Ｍ内の全ての階層部分１０において、第１の種類の電極３２Ａ１〜３２Ａ４のレイアウトは同じである。第４の種類の電極３２Ｄ１，３２Ｄ２は、それぞれ、第３の種類のワイヤＷＣ１〜ＷＣ６のうちのどれに電気的に接続されるかに応じて形状が異なる。このような構成の主パッケージ１Ｍによれば、各階層部分１０内の半導体チップ３０を、全ての階層部分１０に共通する用途を有する第１の種類のワイヤＷＡ１〜ＷＡ４に電気的に接続することが可能になると共に、その階層部分１０が利用する、第３の種類のワイヤＷＣ１〜ＷＣ６のうちの少なくとも１つに選択的に、電気的に接続することが可能になる。
【０１７１】
また、本実施の形態に係る主パッケージ１Ｍでは、複数の第１の端子４と複数の第２の端子５は、いずれも複数のワイヤＷに電気的に接続されている。この主パッケージ１Ｍによれば、２つの主パッケージ１Ｍを積層して、上側の主パッケージ１Ｍにおける複数の第２の端子５を、下側の主パッケージ１Ｍにおける複数の第１の端子４に電気的に接続することによって、２つ以上の主パッケージ１Ｍを互いに電気的に接続して、本実施の形態に係るモジュール１Ｄを構成することが可能になる。
【０１７２】
また、主パッケージ１Ｍは、それぞれワイヤＷによって互いに電気的に接続された第１の端子４と第２の端子５の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、既に詳しく説明したように、同じ構成の複数の主パッケージ１Ｍを積層し互いに電気的に接続した場合に、複数の主パッケージ１Ｍの同じ階層にある半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、主パッケージ１Ｍ毎に容易に変えることができる。これにより、本実施の形態によれば、同じ構成の複数の主パッケージ１Ｍを積層しながら、主パッケージ１Ｍ毎にその機能を変えることができる。
【０１７３】
本実施の形態によれば、複数の主パッケージ１Ｍを積層して、所定の数の半導体チップ３０を含む１つのモジュール１Ｄを構成することにより、１つの主パッケージ１Ｍに含まれる半導体チップ３０の数を少なくすることができる。これにより、１つの主パッケージ１Ｍに不良の半導体チップ３０が含まれる可能性を低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ３０のみを含む主パッケージ１Ｍを積層して、不良の半導体チップ３０を含まないモジュール１Ｄを構成することが容易になる。
【０１７４】
また、本実施の形態によれば、不良の半導体チップ３０が配線３に電気的に接続されないようにすることができる。また、本実施の形態に係る主パッケージ１Ｍに対しては、その複数の端子４，５を用いて、良品の半導体チップ３０を含む追加部分５１を電気的に接続することが可能である。これにより、積層された複数の半導体チップ３０を含むパッケージであって、不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になる。
【０１７５】
具体的には、主パッケージ１Ｍが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合、主パッケージ１Ｍに少なくとも１つの追加部分５１を加えて、複合型積層チップパッケージ１を構成することができる。これにより、本実施の形態によれば、主パッケージ１Ｍが少なくとも１つの不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含まない主パッケージ１Ｍと同等の機能を有する複合型積層チップパッケージ１を容易に実現することができる。また、モジュール１Ｄ内の少なくとも１つの主パッケージ１Ｍが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合、複数の主パッケージ１Ｍに少なくとも１つの追加部分５１を加えて、複合型積層チップパッケージ１を構成することができる。これにより、本実施の形態によれば、少なくとも１つの主パッケージ１Ｍが少なくとも１つの不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含まないモジュール１Ｄと同等の機能を有する複合型積層チップパッケージ１を容易に実現することができる。
【０１７６】
本実施の形態によれば、主パッケージ１Ｍが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいても、主パッケージ１Ｍを分解して第２の種類の階層部分１０Ｂを第１の種類の階層部分１０Ａに交換することなく、主パッケージ１Ｍに少なくとも１つの追加部分５１を加えるだけで、不良の半導体チップ３０を含まない主パッケージ１Ｍと同等の機能を有する複合型積層チップパッケージ１を実現することができる。従って、本実施の形態によれば、不良の半導体チップ３０を含んでいない場合と同等の機能を有するパッケージの製造コストを低減することができる。
【０１７７】
また、本実施の形態によれば、複数の主パッケージ１Ｍを積層する際に、上下に隣接する２つの主パッケージ１Ｍの位置合わせが容易になる。以下、この効果について、図４９および図５０を参照して説明する。図４９は、上下に隣接する２つの主パッケージ１Ｍの端子同士の接続部分を示す側面図である。図５０は、上下に隣接する２つの主パッケージ１Ｍの端子間の位置ずれについて説明するための説明図である。
【０１７８】
図４９および図５０に示した例では、端子４は、矩形の導体パッド４ａと、この導体パッド４ａの表面に形成されたＡｕ層４ｂとを含んでいる。導体パッド４ａは、電極３２の一部であり、例えばＣｕによって形成されている。端子５は、矩形の導体パッド５ａと、この導体パッド５ａの表面に形成された下地層５ｂと、この下地層５ｂの表面に形成された半田層５ｃとを含んでいる。例えば、導体パッド５ａはＣｕよりなり、下地層５ｂはＡｕよりなり、半田層５ｃはＡｕＳｎよりなる。なお、この例とは逆に、端子４が導体パッドと下地層と半田層とを含み、端子５が導体パッドとＡｕ層とを含んでいてもよい。また、端子４，５の両方が半田層を含んでいてもよい。ここで、導体パッド４ａにおける直交する２つの辺の長さをＬ１，Ｌ２とする。Ｌ１，Ｌ２は、いずれも、例えば４０〜８０μｍである。導体パッド５ａの形状は、導体パッド４ａと同じである。
【０１７９】
図４９に示した例では、上下に隣接する２つの主パッケージ１Ｍの対応する端子４，５同士を電気的に接続する際には、対応する端子４，５のＡｕ層４ｂと半田層５ｃを接触させ、これらを加熱および加圧して半田層５ｃを溶融させた後、固化させて、端子４，５を接合する。
【０１８０】
図５０は、端子４，５の位置がずれている状態を示している。なお、端子４，５の位置がずれている状態というのは、導体パッド４ａ，５ａの面に垂直な方向から見たときに、導体パッド４ａの外縁の位置と導体パッド５ａの外縁の位置が一致しない状態を言う。本実施の形態では、端子４，５の界面における抵抗が十分に小さくなるように端子４，５を接合することができれば、対応する端子４，５の位置がずれていても構わない。Ｌ１，Ｌ２が３０〜６０μｍの場合、許容される端子４，５の位置ずれの最大値は、Ｌ１，Ｌ２よりも小さいが、数十μｍになる。
【０１８１】
このように、本実施の形態によれば、複数の主パッケージ１Ｍを積層する際に、端子４，５間の位置ずれがある程度許容されるため、上下に隣接する２つの主パッケージ１Ｍの位置合わせが容易になる。その結果、本実施の形態によれば、モジュール１Ｄの製造コストを低減することができる。
【０１８２】
また、本実施の形態では、上述のように複数の主パッケージ１Ｍを積層する場合と同じ理由により、上下に隣接する主パッケージ１Ｍと追加部分５１の位置合わせや、上下に隣接する２つの追加部分５１の位置合わせが容易になる。その結果、本実施の形態によれば、１つ以上の追加部分５１を含む複合型積層チップパッケージ１の製造コストを低減することができる。
【０１８３】
図５１は、積層された２つの主パッケージ１Ｍを含むモジュール１Ｄの製造方法の一例を示している。図５１に示した方法では、耐熱性の容器１５１を用いる。この容器１５１は、複数の主パッケージ１Ｍを積み重ねて収容することの可能な収容部１５１ａを有している。収容部１５１ａは、収容部１５１ａ内に収容された主パッケージ１Ｍの側面と収容部１５１ａの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器１５１の収容部１５１ａ内に２つの主パッケージ１Ｍを積み重ねて収容し、半田層が溶融する温度（例えば３２０℃）で、容器１５１および２つの主パッケージ１Ｍを加熱する。これにより、半田層が溶融し、上下に隣接する２つの主パッケージ１Ｍの端子４，５が接合される。この方法によれば、容器１５１の収容部１５１ａ内に２つの主パッケージ１Ｍを積み重ねて収容することによって、簡単に２つの主パッケージ１Ｍの位置合わせを行うことができるため、モジュール１Ｄを簡単に製造することが可能になる。図５１に示した方法は、１つ以上の追加部分５１を含む複合型積層チップパッケージ１を製造する場合にも利用することができる。
【０１８４】
また、本実施の形態では、不良の半導体チップ３０は配線３に電気的に接続されていない。そのため、不良の半導体チップ３０は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ３０を使用不能にすることができる。
【０１８５】
本実施の形態では、複数の第１の端子４は、主要部分２Ｍにおいて最も上に位置する階層部分１０における電極３２Ｄ１，３２Ｄ２以外の複数の電極３２を用いて構成されている。本実施の形態では、主パッケージ１Ｍにおいて第２の種類の階層部分１０Ｂが最も上に位置していても、電極３２Ｄ１，３２Ｄ２以外の複数の電極３２を用いて複数の第１の端子４を構成することが可能になる。これにより、主パッケージ１Ｍの上に追加部分５１を積層して、主パッケージ１Ｍの複数の第１の端子４と、追加部分５１の複数の第２の追加部分端子５５とを電気的に接続することが可能になる。この場合、最も上に位置する階層部分１０Ｂにおける電極３２Ｄ１，３２Ｄ２以外の複数の電極３２は、半導体チップ３０と配線３とを電気的に接続する機能は有さないが、１つの主パッケージ１Ｍに、他の主パッケージ１Ｍまたは追加部分５１を電気的に接続するインターポーザの機能を有する。
【０１８６】
また、最も上に位置する階層部分１０が第１の種類の階層部分１０Ａであるか第２の種類の階層部分１０Ｂであるかに関わらず、非接触電極である電極３２Ｂ１〜３２Ｂ６，３２Ｃ１〜３２Ｃ６は、半導体チップ３０と配線３とを電気的に接続する機能は有さないが、１つの主パッケージ１Ｍに、他の主パッケージ１Ｍまたは追加部分５１を電気的に接続するインターポーザの機能を有する。
【０１８７】
また、本実施の形態では、第３の種類のワイヤＷＣ１〜ＷＣ６の各々は、第１の種類のワイヤＷＡ１〜ＷＡ４の各々に比べて、積層方向に直交する断面における最大の幅が大きい。これにより、ワイヤＷＣ１〜ＷＣ６の各々における、少なくとも１つの階層部分１０を通過する部分に、２つの電極３２を直接接続することが可能になっている。
【０１８８】
また、本実施の形態に係る複合型積層チップパッケージ１では、追加部分５１は、少なくとも１つの追加半導体チップ８０と、追加部分配線５３とを備えている。追加部分配線５３は、少なくとも１つの追加半導体チップ８０が少なくとも１つの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、１つ以上の主パッケージ１Ｍのうちのいずれかにおける複数の第１の端子４または複数の第２の端子５と少なくとも１つの追加半導体チップ８０との電気的接続関係を規定する。これにより、本実施の形態によれば、１つ以上の主パッケージ１Ｍにおける第２の種類の階層部分１０Ｂの数および位置に関わらずに、不良の半導体チップ３０を含まない主パッケージ１Ｍまたはモジュール１Ｄと同等の機能を有する複合型積層チップパッケージ１を容易に実現することが可能になる。なお、主パッケージ１Ｍにおける第２の種類の階層部分１０Ｂの位置は、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報から知ることができる。
【０１８９】
また、本実施の形態では、積層された複数の半導体チップ３０を含む主パッケージ１Ｍにおいて、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３（複数のワイヤＷ）によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
【０１９０】
また、本実施の形態では、複数のワイヤＷが本体２の少なくとも１つの側面に露出しているので、この複数のワイヤＷを積層チップパッケージ（主パッケージ１Ｍ）の端子として利用することもできる。
【０１９１】
また、本実施の形態では、初期積層基礎構造物１１５において、積層された複数の基礎構造物１１０を貫通するように、複数の収容部１３３が形成される。そして、この複数の収容部１３３内に複数の予備ワイヤ１４３が形成される。複数の予備ワイヤ１４３は、積層された複数の基礎構造物１１０を貫通している。積層チップパッケージ（主パッケージ１Ｍ）において上下に隣接する２つの半導体チップ３０間の電気的接続は、複数の予備ワイヤ１４３が切断されて形成される複数のワイヤＷによって行われる。貫通電極方式によって上下に隣接する２つの半導体チップ間の配線を行う場合には、２つの半導体チップの貫通電極同士の位置合わせと電気的接続が必要である。これに対し、本実施の形態では、上下に隣接する２つの半導体チップ３０間の電気的接続を、上述のようにして形成された複数のワイヤＷによって行うため、貫通電極方式における２つの半導体チップの貫通電極同士の位置合わせと電気的接続が不要である。そのため、本実施の形態によれば、上下に隣接する２つの半導体チップ３０間の電気的接続の信頼性を向上させることができる。
【０１９２】
また、本実施の形態における積層基礎構造物１２０を作製する工程は、後に積層基礎構造物１２０となる初期積層基礎構造物１１５を作製する工程と、初期積層基礎構造物１１５に複数の収容部１３３を形成する形成する工程と、初期積層基礎構造物１１５が積層基礎構造物１２０になるように、複数の収容部１３３内に複数の予備ワイヤ１４３を形成する工程とを含んでいる。
【０１９３】
このような主パッケージ１Ｍの製造方法または積層基礎構造物１２０によれば、積層基礎構造物１２０を切断することによって、少ない工程数で、本体２の少なくとも１つの側面に複数のワイヤＷが配置された主パッケージ１Ｍを複数個製造することができる。従って、本実施の形態によれば、主パッケージ１Ｍを、低コストで短時間に大量生産することが可能になる。
【０１９４】
本実施の形態において、図３７および図３８に示したように、予備電極３２Ｐが環状部分１３２を有している場合には、更に以下のような効果を奏する。すなわち、この場合には、図４４および図４５に示したように、積層基礎構造物１２０の切断後において、本体２における複数の電極３２とワイヤＷとの接触面積が大きくなる。そのため、この場合、電極３２とワイヤＷの電気的接続の信頼性を向上させることができる。
【０１９５】
また、上記の主パッケージ１Ｍの製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、主パッケージ１Ｍのコストを低減することができる。
【０１９６】
また、本実施の形態における主パッケージ１Ｍの製造方法によれば、図３２ないし図３５を参照して説明した方法によって初期積層基礎構造物１１５を作製することにより、初期積層基礎構造物１１５を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い主パッケージ１Ｍを、高い歩留まりで製造することが可能になる。
【０１９７】
なお、本実施の形態において、初期積層基礎構造物１１５を作製する方法は、図３２ないし図３５を参照して説明した方法に限らない。例えば、第１の面１０９ａ同士が対向するように２つの研磨前基礎構造物１０９を張り合わせ、この２つの研磨前基礎構造物１０９における２つの第２の面１０９ｂを研磨して、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して初期積層基礎構造物１１５を作製してもよい。あるいは、第２の面１１０ｂ同士が対向するように２つの基礎構造物１１０を張り合わせて、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して初期積層基礎構造物１１５を作製してもよい。
【０１９８】
なお、本実施の形態において、予備ワイヤ１４３を形成する方法は、めっき法に限らず、他の方法であってもよい。例えば、収容部１３３に、銀や銅等の金属粉とバインダーとを含む導電ペーストを充填した後、導電ペーストを加熱して、バインターを分解させると共に金属を焼結させて予備ワイヤ１４３を形成してもよい。あるいは、収容部１３３に、銀や銅等の金属粉を圧入した後、金属粉を加熱して金属を焼結させて予備ワイヤ１４３を形成してもよい。
【０１９９】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。始めに、図５２ないし図５５を参照して、本実施の形態に係る積層チップパッケージおよびモジュールの構成について説明する。図５２は、本実施の形態に係るモジュールの斜視図である。図５３は、本実施の形態に係る積層チップパッケージの斜視図である。図５４は、下側から見た図５３の積層チップパッケージを示す斜視図である。図５５は、図５３に示した積層チップパッケージにおける第１の階層部分を示す斜視図である。本実施の形態に係るモジュール１Ｄの構成と、本実施の形態に係る積層チップパッケージである主パッケージ１Ｍの構成は、基本的には、第１の実施の形態と同じである。
【０２００】
本実施の形態では、本体２の主要部分２Ｍに含まれる複数の階層部分１０における複数の電極３２の形状が、第１の実施の形態とは異なっている。本実施の形態における複数の電極３２は、図４ないし図８に示した第１の実施の形態における複数の電極３２の二又分岐部分を有していない。図５５に示した例では、第１の階層部分１０Ｓ１における複数の電極３２は、それぞれ、半導体チップ３０の側面３０ｃにより近い位置に配置された環状部分を有している。環状部分の形状は、第１の実施の形態における予備電極３２Ｐの環状部分１３２の形状（図３０および図３７参照）と同じである。同様に、第２ないし第４の階層部分１０Ｓ２，１０Ｓ３，１０Ｓ４における複数の電極３２は、それぞれ、半導体チップ３０の側面３０ｃにより近い位置に配置された環状部分を有している。複数の電極３２の環状部分は、側面３０ｃに露出していない。
【０２０１】
図５５に示した第１の階層部分１０Ｓ１における複数の電極３２の形状および配置は、二又分岐部分と環状部分との違いを除いて、第１の実施の形態の第１の階層部分１０Ｓ１における複数の電極３２と同じである。図示しないが、第２ないし第４の階層部分１０Ｓ２，１０Ｓ３，１０Ｓ４における複数の電極３２の形状および配置は、それぞれ、二又分岐部分と環状部分との違いを除いて、第１の実施の形態の第２ないし第４の階層部分１０Ｓ２，１０Ｓ３，１０Ｓ４における複数の電極３２と同じである。主要部分２Ｍの４つの階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４における対応する４つの環状部分の配置は、第１の実施の形態の初期積層基礎構造物１１５内の４つの基礎構造物１１０における対応する４つの環状部分１３２の配置（図３８参照）と同じである。
【０２０２】
また、本実施の形態では、主パッケージ１Ｍの配線３は、複数のワイヤＷの代りに、複数の貫通電極Ｔを含んでいる。図５３および図５４に示したように、複数の貫通電極Ｔは、主要部分２Ｍ内の全ての階層部分１０（１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４）を貫通する。各階層部分１０では、複数の電極３２の環状部分に、それぞれ、貫通電極Ｔが電気的に接続されている。複数の貫通電極Ｔは、本発明における複数のラインに対応する。
【０２０３】
複数の貫通電極Ｔは、第１の種類の貫通電極ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４と、第２の種類の貫通電極ＴＢ１，ＴＢ２，ＴＢ３，ＴＢ４，ＴＢ５，ＴＢ６と、第３の種類の貫通電極ＴＣ１，ＴＣ２，ＴＣ３，ＴＣ４，ＴＣ５，ＴＣ６とを含んでいる。第１の種類の貫通電極ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４は、それぞれ、第１の実施の形態における第１の種類のワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４に対応する。第２の種類の貫通電極ＴＢ１，ＴＢ２，ＴＢ３，ＴＢ４，ＴＢ５，ＴＢ６は、それぞれ、第１の実施の形態における第２の種類のワイヤＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６に対応する。第３の種類の貫通電極ＴＣ１，ＴＣ２，ＴＣ３，ＴＣ４，ＴＣ５，ＴＣ６は、それぞれ、第１の実施の形態における第３の種類のワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６に対応する。
【０２０４】
第３の種類の貫通電極ＴＣ１〜ＴＣ６の各々は、第１の種類の貫通電極ＴＡ１〜ＴＡ４の各々に比べて、積層方向に直交する断面における最大の幅が大きい。本実施の形態では、特に、第３の種類の貫通電極ＴＣ１〜ＴＣ６の各々の、積層方向に直交する断面において、側面２ｃに平行な方向の幅が、側面２ｃに垂直な方向の幅よりも大きく、上記断面における最大の幅である。第３の種類の貫通電極ＴＣ１〜ＴＣ６の各々の、積層方向に直交する断面における最大の幅は、例えば、第１の種類の貫通電極ＴＡ１〜ＴＡ４の各々の、積層方向に直交する断面における最大の幅の２倍以上である。第２の種類の貫通電極ＴＢ１〜ＴＢ６の各々の、積層方向に直交する断面における最大の幅は、第１の種類の貫通電極ＴＡ１〜ＴＡ４の各々の、積層方向に直交する断面における最大の幅と等しいか、ほぼ等しい。
【０２０５】
次に、図５６を参照して、本実施の形態における追加部分５１（５１Ｓ１，５１Ｓ２，５１Ｓ３，５１Ｓ４）について説明する。本実施の形態における追加部分５１の構成は、基本的には、第１の実施の形態における追加部分５１と同じである。本実施の形態では、追加部分配線５３は、追加半導体チップ８０を貫通する複数の貫通電極ＡＴと、追加部分本体６０の上面に配置されて複数の貫通電極ＡＴに電気的に接続された複数の第１の追加部分端子５４と、追加部分本体６０の下面に配置されて複数の貫通電極ＡＴに電気的に接続された複数の第２の追加部分端子５５（図示せず）とを含んでいる。複数の貫通電極ＡＴは、第１の実施の形態における複数の追加部分ワイヤＡＷに対応する。本実施の形態における複数の第１の追加部分端子５４の形状および配置は、第１の実施の形態における第１の追加部分端子５４と同じである。図示しないが、本実施の形態における複数の第２の追加部分端子５５の形状および配置は、第１の実施の形態における第２の追加部分端子５５と同じである。複数の貫通電極ＡＴは、互いにオーバーラップする位置にある第１の追加部分端子５４と第２の追加部分端子５５とを電気的に接続している。
【０２０６】
本実施の形態における複数の電極８２は、それぞれ、追加半導体チップ８０の少なくとも１つの側面により近い位置に配置された環状部分を有している。図５６に示した第１の追加部分５１Ｓ１における複数の電極８２の形状および配置は、図５５に示した第１の階層部分１０Ｓ１における複数の電極３２と同じである。図示しないが、第２ないし第４の追加部分５１Ｓ２，５１Ｓ３，５１Ｓ４における複数の電極８２の形状および配置は、それぞれ、第２ないし第４の階層部分１０Ｓ２，１０Ｓ３，１０Ｓ４における複数の電極３２と同じである。本実施の形態では、複数の電極８２の環状部分に、それぞれ、貫通電極ＡＴが電気的に接続されている。
【０２０７】
複数の貫通電極ＡＴは、それぞれ貫通電極ＴＡ１〜ＴＡ４，ＴＢ１〜ＴＢ６，ＴＣ１〜ＴＣ６に対応する貫通電極ＡＴＡ１〜ＡＴＡ４，ＡＴＢ１〜ＡＴＢ６，ＡＴＣ１〜ＡＴＣ６を含んでいる。貫通電極ＡＴＡ１〜ＡＴＡ４，ＡＴＢ１〜ＡＴＢ６，ＡＴＣ１〜ＡＴＣ６は、それぞれ、第１の実施の形態におけるワイヤＡＷＡ１〜ＡＷＡ４，ＡＷＢ１〜ＡＷＢ６，ＡＷＣ１〜ＡＷＣ６に対応する。
【０２０８】
次に、本実施の形態に係る積層チップパッケージ（主パッケージ１Ｍ）の製造方法について説明する。本実施の形態に係る積層チップパッケージの製造方法は、第１の実施の形態と同様に、積層基礎構造物を作製する工程と、積層基礎構造物を切断する工程とを備えている。本実施の形態における積層基礎構造物を作製する工程は、基本的には、第１の実施の形態における図２２ないし図４２に示した工程と同じである。本実施の形態では、図２５および図２６に示した工程において、溝１０４の代りに、エッチングによって、基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口し、後に形成される複数の貫通電極Ｔに対応する複数の溝を形成する。上記の溝の平面形状（上方から見た形状）は、例えば矩形である。上記の溝は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。基礎構造物前ウェハ１０１の第１の面１０１ａに平行な断面において、上記の溝の大きさは、後に形成される貫通電極Ｔよりも大きい。
【０２０９】
また、本実施の形態では、図２９および図３０に示した工程において、複数の予備電極３２Ｐの代りに、本実施の形態における複数の電極３２を形成する。複数の電極３２の環状部分は、上記の溝の上方に配置される。また、図３２に示した工程において、上記の複数の溝が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。これにより、上記の複数の溝は、複数の絶縁材充填孔となる。複数の絶縁材充填孔内には、絶縁層１０６Ａまたは１０６Ｂの一部である絶縁材が充填されている。
【０２１０】
また、本実施の形態では、図３６ないし図３８に示した工程において、初期積層基礎構造物１１５に含まれる複数の分離前本体２Ｐの各々に、複数の収容部１３３を形成する。本実施の形態における複数の収容部１３３は、複数の貫通電極Ｔを収容するためのものである。複数の収容部１３３の各々は、４つの基礎構造物１１０の絶縁材充填孔内の絶縁材を貫通するように形成される。収容部１３３の径は、電極３２の環状部分の開口部の径と等しく、絶縁材充填孔の径よりも小さい。そのため、収容部１３３を形成した後には、開口部を形成する電極３２の環状部分の内壁は、収容部１３３の壁面において露出している。また、絶縁材充填孔内において、収容部１３３の周囲に絶縁材が残る。
【０２１１】
また、本実施の形態では、図３９ないし図４２に示した工程において、複数の予備ワイヤ１４３の代りに、複数の貫通電極Ｔを形成する。複数の貫通電極Ｔの形成方法は、第１の実施の形態における複数の予備ワイヤ１４３の形成方法と同じである。本実施の形態における積層基礎構造物は、配列された複数の分離前本体２Ｐと、複数の分離前本体２Ｐ内に形成された複数の収容部１３３と、複数の収容部１３３に収容された複数の貫通電極Ｔとを含んでいる。
【０２１２】
本実施の形態における積層基礎構造物を切断する工程では、複数の分離前本体２Ｐが互いに分離されて複数個の主パッケージ１Ｍが形成されるように、積層基礎構造物を切断する。複数の分離前本体２Ｐは、互いに分離されることにより、それぞれ本体２となる。なお、本実施の形態では、複数の半導体チップ予定部３０Ｐは、積層基礎構造物を切断する工程において、互いに分離されて、それぞれ半導体チップ３０となる。貫通電極Ｔは、本体２において４つの階層部分１０が積層された方向に並ぶ４つの電極３２に電気的に接続されている。
【０２１３】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０２１４】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。始めに、図５７ないし図６０を参照して、本実施の形態に係る積層チップパッケージの構成について説明する。図５７は、本実施の形態に係る積層チップパッケージの斜視図である。図５８は、下側から見た図５７の積層チップパッケージを示す斜視図である。図５９は、図５７に示した積層チップパッケージにおける第１の階層部分を示す平面図である。図６０は、図５７に示した積層チップパッケージにおける第１の階層部分を示す斜視図である。
【０２１５】
図５７および図５８に示したように、本実施の形態に係る積層チップパッケージである主パッケージ１Ｍは、第１の実施の形態における主パッケージ１Ｍと同様に、本体２と、本体２の少なくとも１つの側面に配置された複数のワイヤＷを含む配線３とを備えている。本体２は、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有している。図５７および図５８に示した例では、複数のワイヤＷは、側面２ｃにのみ配置されている。本体２は、積層された複数の階層部分１０を含むと共に上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。複数のワイヤＷは、複数の階層部分１０の全てを経由する。複数のワイヤＷは、本発明における複数のラインに対応する。
【０２１６】
図５７および図５８には、一例として、主要部分２Ｍが、８つの階層部分１０を含んでいる例を示している。しかし、主要部分２Ｍに含まれる階層部分１０の数は８つに限らず、複数であればよい。以下、図５７および図５８に示した主要部分２Ｍに含まれる８つの階層部分１０を、上から順に第１ないし第８の階層部分と呼び、符号Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６，Ｌ１７，Ｌ１８を付して表す。
【０２１７】
第１の実施の形態と同様に、本体２は、更に、主要部分２Ｍの上面２Ｍａに配置されて複数のワイヤＷに電気的に接続された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置されて複数のワイヤＷに電気的に接続された複数の第２の端子５とを含んでいる。本体２は、更に、上面配線４Ｗと、下面配線５Ｗと、絶縁層８とを含んでいる。
【０２１８】
本体２の上面２ａに垂直な方向から見たときに、複数の第２の端子５は、複数の第１の端子４とオーバーラップする位置に配置されている。２つの主パッケージ１Ｍを上下に配置した場合、上側の主パッケージ１Ｍにおける複数の第２の端子５は、下側の主パッケージ１Ｍにおける複数の第１の端子４に対向する。本実施の形態では、２つ以上の主パッケージ１Ｍを積層する場合、上下に隣接する２つの主パッケージ１Ｍにおいて、上側の主パッケージ１Ｍにおける複数の第２の端子５は、下側の主パッケージ１Ｍにおける複数の第１の端子４に電気的に接続される。
【０２１９】
階層部分１０の構成は、複数の電極３２の構成を除いて、第１の実施の形態と同様である。以下、本実施の形態における複数の端子４，５、複数のワイヤＷおよび複数の電極３２について詳しく説明する。
【０２２０】
第１の実施の形態と同様に本実施の形態においても、複数の第２の端子５が、それぞれ対応する第１の端子４にワイヤＷを介して電気的に接続されることによって、互いに電気的に接続された第１の端子４と第２の端子５の複数の対が形成されている。本実施の形態では、複数の対は、全て、本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にある第１の端子４と第２の端子５からなるオーバーラップ端子対である。
【０２２１】
図５７および図５８に示した例では、複数の第１の端子４は、第１の種類の端子４Ａ１，４Ａ２，４Ａ３，４Ａ４と、第２の種類の端子４Ｅ１，４Ｅ２，４Ｅ３，４Ｅ４と、第３の種類の端子４Ｆ１，４Ｆ２，４Ｆ３，４Ｆ４，４Ｆ５，４Ｆ６，４Ｆ７，４Ｆ８とを含んでいる。同様に複数の第２の端子５は、第１の種類の端子５Ａ１，５Ａ２，５Ａ３，５Ａ４と、第２の種類の端子５Ｅ１，５Ｅ２，５Ｅ３，５Ｅ４と、第３の種類の端子５Ｆ１，５Ｆ２，５Ｆ３，５Ｆ４，５Ｆ５，５Ｆ６，５Ｆ７，５Ｆ８とを含んでいる。端子５Ａ１〜５Ａ４，５Ｅ１〜５Ｅ４，５Ｆ１〜５Ｆ８は、それぞれ、端子４Ａ１〜４Ａ４，４Ｅ１〜４Ｅ４，４Ｆ１〜４Ｆ８と対を形成している。
【０２２２】
複数のワイヤＷは、第１の種類のワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４と、第２の種類のワイヤＷＥ１，ＷＥ２，ＷＥ３，ＷＥ４と、第３の種類のワイヤＷＦ１，ＷＦ２，ＷＦ３，ＷＦ４，ＷＦ５，ＷＦ６，ＷＦ７，ＷＦ８とを含んでいる。第１の種類のワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４は、それぞれ、端子の対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）を電気的に接続している。第１の種類の複数のワイヤＷＡ１〜ＷＡ４は、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有するものである。第１の種類の複数のワイヤＷＡ１〜ＷＡ４は、本発明における複数の共通ラインに対応する。
【０２２３】
第２の種類のワイヤＷＥ１，ＷＥ２，ＷＥ３，ＷＥ４は、それぞれ、端子の対（４Ｅ１，５Ｅ１）、（４Ｅ２，５Ｅ２）、（４Ｅ３，５Ｅ３）、（４Ｅ４，５Ｅ４）を電気的に接続している。第３の種類のワイヤＷＦ１，ＷＦ２，ＷＦ３，ＷＦ４，ＷＦ５，ＷＦ６，ＷＦ７，ＷＦ８は、それぞれ、端子の対（４Ｆ１，５Ｆ１）、（４Ｆ２，５Ｆ２）、（４Ｆ３，５Ｆ３）、（４Ｆ４，５Ｆ４）、（４Ｆ５，５Ｆ５）、（４Ｆ６，５Ｆ６）、（４Ｆ７，５Ｆ７）、（４Ｆ８，５Ｆ８）を電気的に接続している。
【０２２４】
第２の種類のワイヤＷＥ１〜ＷＥ４と第３種類のワイヤＷＦ１〜ＷＦ８は、主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおける半導体チップ３０との電気的接続に用いられる。ワイヤＷＥ１〜ＷＥ４，ＷＦ１〜ＷＦ８は、以下のように、互いに異なる階層部分１０によって利用される。ワイヤＷＥ１は、階層部分Ｌ１１，Ｌ１２によって利用される。ワイヤＷＥ２は、階層部分Ｌ１３，Ｌ１４によって利用される。ワイヤＷＥ３は、階層部分Ｌ１５，Ｌ１６によって利用される。ワイヤＷＥ４は、階層部分Ｌ１７，Ｌ１８によって利用される。ワイヤＷＦ１〜ＷＦ８は、それぞれ、階層部分Ｌ１１〜Ｌ１８によって利用される。ワイヤＷＥ１〜ＷＥ４，ＷＦ１〜ＷＦ８は、本発明における複数の階層依存ラインに対応する。
【０２２５】
ワイヤＷＥ１〜ＷＥ４，ＷＦ１〜ＷＦ８の各々は、ワイヤＷＡ１〜ＷＡ４の各々に比べて、積層方向に直交する断面における最大の幅が大きい。本実施の形態では、特に、ワイヤＷＥ１〜ＷＥ４，ＷＦ１〜ＷＦ８の各々の、積層方向に直交する断面において、側面２ｃに平行な方向の幅が、側面２ｃに垂直な方向の幅よりも大きく、上記断面における最大の幅である。ワイヤＷＥ１〜ＷＥ４，ＷＦ１〜ＷＦ８の各々の、積層方向に直交する断面における最大の幅は、例えば、ワイヤＷＡ１〜ＷＡ４の各々の、積層方向に直交する断面における最大の幅の２倍以上である。
【０２２６】
複数の電極３２は、以下の第１ないし第４の種類の電極を含んでいる。第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ａ１，４Ａ２，４Ａ３，４Ａ４に対応する位置にある。また、第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、第１の種類のワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４に対して直接接続されることによって、ワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４に電気的に接続されている。主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおいて、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。図５９において、電極３２Ａ１〜３２Ａ４中の破線の四角は、電極３２Ａ１〜３２Ａ４のうち半導体チップ３０に接触している部分を表している。第１の種類の電極３２Ａ１〜３２Ａ４は、本発明における複数の共通電極に対応する。
【０２２７】
第２の種類の電極３２Ｅ１〜３２Ｅ４は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ｅ１〜４Ｅ４に対応する位置にある。また、第２の種類の電極３２Ｅ１〜３２Ｅ４は、それぞれ、第２の種類のワイヤＷＥ１〜ＷＥ４に対して直接接続されることによって、ワイヤＷＥ１〜ＷＥ４に電気的に接続されている。
【０２２８】
第３の種類の電極３２Ｆ１〜３２Ｆ８は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ｆ１〜４Ｆ８に対応する位置にある。また、第３の種類の電極３２Ｆ１〜３２Ｆ８は、それぞれ、第３の種類のワイヤＷＦ１〜ＷＦ８に対して直接接続されることによって、ワイヤＷＦ１〜ＷＦ８に電気的に接続されている。第２の種類の電極３２Ｅ１〜３２Ｅ４と第３の種類の電極３２Ｆ１〜３２Ｆ８は、半導体チップ３０に接触しない。第２の種類の電極３２Ｅ１〜３２Ｅ４と第３の種類の電極３２Ｆ１〜３２Ｆ８は、本発明における複数の非接触電極に対応する。第１ないし第３の種類の電極の各々は、接続されるワイヤを挟む二又分岐部分を有している。
【０２２９】
第４の種類の電極３２Ｄ１，３２Ｄ２は、階層部分１０毎に異なる信号が対応付けられる電極である。第４の種類の電極３２Ｄ１，３２Ｄ２は、本発明における選択的接続電極に対応する。第４の種類の電極３２Ｄ１，３２Ｄ２は、それぞれ、以下のように、その階層部分１０が利用する、ワイヤＷＥ１〜ＷＥ４，ＷＦ１〜ＷＦ８のうちの１つにのみ選択的に、電気的に接続されている。
【０２３０】
階層部分Ｌ１１では、電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＥ１，ＷＦ１に対して直接接続されることによって、ワイヤＷＥ１，ＷＦ１に選択的に電気的に接続されている。階層部分Ｌ１２では、電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＥ１，ＷＦ２に対して直接接続されることによって、ワイヤＷＥ１，ＷＦ２に選択的に電気的に接続されている。
【０２３１】
階層部分Ｌ１３では、電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＥ２，ＷＦ３に対して直接接続されることによって、ワイヤＷＥ２，ＷＦ３に選択的に電気的に接続されている。階層部分Ｌ１４では、電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＥ２，ＷＦ４に対して直接接続されることによって、ワイヤＷＥ２，ＷＦ４に選択的に電気的に接続されている。
【０２３２】
階層部分Ｌ１５では、電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＥ３，ＷＦ５に対して直接接続されることによって、ワイヤＷＥ３，ＷＦ５に選択的に電気的に接続されている。階層部分Ｌ１６では、電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＥ３，ＷＦ６に対して直接接続されることによって、ワイヤＷＥ３，ＷＦ６に選択的に電気的に接続されている。
【０２３３】
階層部分Ｌ１７では、電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＥ４，ＷＦ７に対して直接接続されることによって、ワイヤＷＥ４，ＷＦ７に選択的に電気的に接続されている。階層部分Ｌ１８では、電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＥ４，ＷＦ８に対して直接接続されることによって、ワイヤＷＥ４，ＷＦ８に選択的に電気的に接続されている。
【０２３４】
ワイヤＷＥ１〜ＷＥ４，ＷＦ１〜ＷＦ８の各々における、少なくとも１つの階層部分１０を通過する部分には、２つの電極３２が直接接続される。これを可能にするために、前述のように、ワイヤＷＥ１〜ＷＥ４，ＷＦ１〜ＷＦ８の各々は、ワイヤＷＡ１〜ＷＡ４の各々に比べて、積層方向に直交する断面における最大の幅が大きくなっている。
【０２３５】
主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおいて、第４の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。図５９において、電極３２Ｄ１，３２Ｄ２中の破線の四角は、電極３２Ｄ１，３２Ｄ２のうち半導体チップ３０に接触している部分を表している。
【０２３６】
主要部分２Ｍ内の全ての階層部分１０において、第１ないし第３の種類の電極３２Ａ１〜３２Ａ４，３２Ｅ１〜３２Ｅ４，３２Ｆ１〜３２Ｆ８のレイアウトは同じである。また、第４の種類の電極３２Ｄ１，３２Ｄ２は、それぞれ、ワイヤＷＥ１〜ＷＥ４，ＷＦ１〜ＷＦ８のうちのどれに電気的に接続されるかに応じて形状が異なる。図５９では、階層部分Ｌ１１以外の階層部分１０における電極３２Ｄ１，３２Ｄ２の形状を二点鎖線で示している。
【０２３７】
８つの階層部分１０を含む本実施の形態に係る主パッケージ１Ｍは、それぞれ４つの階層部分を含む第１の実施の形態における主パッケージ１Ａ，１Ｂによって構成されたモジュール１Ｄと同等の機能を有する。本実施の形態に係る主パッケージ１Ｍを用いて図１９に示したメモリデバイスを構成した場合には、メモリチップＭＣ１〜ＭＣ８は、それぞれ、階層部分Ｌ１１〜Ｌ１８内の半導体チップ３０によって実現される。チップイネーブル信号ＣＥ１〜ＣＥ４は、それぞれ端子４Ｅ１〜４Ｅ４または端子５Ｅ１〜５Ｅ４に与えられる。メモリチップＭＣ１〜ＭＣ８のレディー／ビジー信号は、それぞれ端子４Ｆ１〜４Ｆ８または端子５Ｆ１〜５Ｆ８より出力される。
【０２３８】
第１の実施の形態と同様に、本実施の形態では、主パッケージ１Ｍが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、主パッケージ１Ｍに追加部分を加えて、複合型積層チップパッケージ１を構成することができる。
【０２３９】
次に、図６１を参照して、本実施の形態における追加部分について説明する。図６１は、第１の階層部分Ｌ１１と同等の構成および機能を有する第１の追加部分５１Ｌ１を示す斜視図である。この追加部分５１Ｌ１は、階層部分Ｌ１１が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ１１の代替となる。
【０２４０】
追加部分５１Ｌ１は、第１の実施の形態における追加部分５１と同様に、追加部分本体６０と、追加部分配線５３とを備えている。追加部分本体６０は、１つの追加半導体チップ８０を含んでいる。追加半導体チップ８０の構成は、良品の半導体チップ３０と同じである。
【０２４１】
追加部分配線５３は、追加部分本体６０の少なくとも１つの側面に配置された複数の追加部分ワイヤＡＷと、追加部分本体６０の上面に配置されて複数の追加部分ワイヤＡＷに電気的に接続された複数の第１の追加部分端子５４と、追加部分本体６０の下面に配置されて複数の追加部分ワイヤＡＷに電気的に接続された複数の第２の追加部分端子５５（図示せず）とを含んでいる。複数の第１の追加部分端子５４の形状および配置は、図５７に示した複数の第１の端子４と同じである。複数の第２の追加部分端子５５の形状および配置は、図５８に示した複数の第２の端子５と同じである。
【０２４２】
追加部分本体６０は、更に、追加半導体チップ８０の上面および下面と、４つの側面のうちの少なくとも１つの側面を覆う絶縁部８１と、複数の追加部分ワイヤＡＷに電気的に接続された複数の電極８２とを含んでいる。追加部分５１Ｌ１における複数の電極８２の形状および配置は、図６０に示した階層部分Ｌ１１における複数の電極３２と同じである。
【０２４３】
複数の電極８２は、電極３２Ｄ１，３２Ｄ２に対応する電極８２Ｄ１，８２Ｄ２と、それ以外の複数の電極とを含んでいる。複数の第１の追加部分端子５４は、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２を用いて構成されている。電極３２Ａ１〜３２Ａ４に対応する複数の電極８２と、電極８２Ｄ１，８２Ｄ２は、追加半導体チップ８０に接触してこれに電気的に接続されている。
【０２４４】
複数の追加部分ワイヤＡＷは、それぞれワイヤＷＡ１〜ＷＡ４，ＷＥ１〜ＷＥ４，ＷＦ１〜ＷＦ８に対応するワイヤＡＷＡ１〜ＡＷＡ４，ＡＷＥ１〜ＡＷＥ４，ＡＷＦ１〜ＡＷＦ８を含んでいる。
【０２４５】
追加部分５１Ｌ１では、階層部分Ｌ１１と同様に、電極８２Ｄ１は、電極３２Ｅ１に対応する電極が電気的に接続されたワイヤＡＷＥ１に対して電気的に接続されている。また、追加部分５１Ｌ１では、電極８２Ｄ２は、電極３２Ｆ１に対応する電極が電気的に接続されたワイヤＡＷＦ１に対して電気的に接続されている。
【０２４６】
図示しないが、本実施の形態では、それぞれ第２ないし第８の階層部分Ｌ１２〜Ｌ１８と同等の構成および機能を有する第２ないし第８の追加部分も用意する。第２ないし第８の追加部分は、それぞれ階層部分Ｌ１２〜Ｌ１８が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ１２〜Ｌ１８の代替となる。第２ないし第８の追加部分における複数の電極８２の形状および配置は、それぞれ、第２ないし第８の階層部分Ｌ１２〜Ｌ１８における複数の電極３２と同じである。第２ないし第８の追加部分におけるその他の構成は、第１の追加部分５１Ｌ１と同様である。
【０２４７】
本実施の形態では、主パッケージ１Ｍにおいて、階層部分Ｌ１１が第２の種類の階層部分１０Ｂである場合には、第１の追加部分５１Ｌ１を、主パッケージ１Ｍの上または下に配置して複合型積層チップパッケージ１を構成することができる。同様に、第２ないし第８の階層部分Ｌ１２〜Ｌ１８のいずれかが第２の種類の階層部分１０Ｂである場合には、第２ないし第８の追加部分のいずれかを、主パッケージ１Ｍの上または下に配置して複合型積層チップパッケージ１を構成することができる。また、主パッケージ１Ｍが２つ以上の第２の種類の階層部分１０Ｂを含む場合には、それらの階層部分に対応する２つ以上の追加部分を、主パッケージ１Ｍの上または下に配置して複合型積層チップパッケージ１を構成することができる。
【０２４８】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０２４９】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。始めに、図６２ないし図６４を参照して、本実施の形態に係る積層チップパッケージの構成について説明する。図６２は、本実施の形態に係る積層チップパッケージの斜視図である。図６３は、下側から見た図６２の積層チップパッケージを示す斜視図である。図６４は、図６２に示した積層チップパッケージにおける第１の階層部分を示す斜視図である。
【０２５０】
本実施の形態に係る積層チップパッケージである主パッケージ１Ｍでは、本体２の主要部分２Ｍに含まれる複数の階層部分１０における複数の電極３２の形状が、第３の実施の形態とは異なっている。本実施の形態における複数の電極３２は、二又分岐部分を有していない。図６４に示した例では、第１の階層部分Ｌ１１における複数の電極３２は、それぞれ、半導体チップ３０の側面３０ｃにより近い位置に配置された環状部分を有している。環状部分の形状は、第２の実施の形態と同じである。同様に、第２ないし第８の階層部分Ｌ１２〜Ｌ１８における複数の電極３２は、それぞれ、半導体チップ３０の側面３０ｃにより近い位置に配置された環状部分を有している。複数の電極３２の環状部分は、側面３０ｃに露出していない。
【０２５１】
図６４に示した第１の階層部分Ｌ１１における複数の電極３２の形状および配置は、二又分岐部分と環状部分との違いを除いて、第３の実施の形態の第１の階層部分Ｌ１１における複数の電極３２と同じである。図示しないが、第２ないし第８の階層部分Ｌ１２〜Ｌ１８における複数の電極３２の形状および配置は、それぞれ、二又分岐部分と環状部分との違いを除いて、第３の実施の形態の第２ないし第８の階層部分Ｌ１２〜Ｌ１８における複数の電極３２と同じである。主要部分２Ｍの８つの階層部分Ｌ１２〜Ｌ１８における対応する８つの環状部分は、積層方向に一列に並んでいる。
【０２５２】
また、本実施の形態では、主パッケージ１Ｍの配線３は、複数のワイヤＷの代りに、複数の貫通電極Ｔを含んでいる。図６２および図６３に示したように、複数の貫通電極Ｔは、主要部分２Ｍ内の全ての階層部分１０（Ｌ１１〜Ｌ１８）を貫通する。各階層部分１０では、複数の電極３２の環状部分に、それぞれ、貫通電極Ｔが電気的に接続されている。複数の貫通電極Ｔは、本発明における複数のラインに対応する。
【０２５３】
複数の貫通電極Ｔは、第１の種類の貫通電極ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４と、第２の種類の貫通電極ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４と、第３の種類の貫通電極ＴＦ１，ＴＦ２，ＴＦ３，ＴＦ４，ＴＦ５，ＴＦ６，ＴＦ７，ＴＦ８とを含んでいる。第１の種類の貫通電極ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４は、それぞれ、第３の実施の形態における第１の種類のワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４に対応する。第２の種類の貫通電極ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４は、それぞれ、第３の実施の形態における第２の種類のワイヤＷＥ１，ＷＥ２，ＷＥ３，ＷＥ４に対応する。第３の種類の貫通電極ＴＦ１，ＴＦ２，ＴＦ３，ＴＦ４，ＴＦ５，ＴＦ６，ＴＦ７，ＴＦ８は、それぞれ、第３の実施の形態における第３の種類のワイヤＷＦ１，ＷＦ２，ＷＦ３，ＷＦ４，ＷＦ５，ＷＦ６，ＷＦ７，ＷＦ８に対応する。
【０２５４】
貫通電極ＴＥ１〜ＴＥ４，ＴＦ１〜ＴＦ８の各々は、貫通電極ＴＡ１〜ＴＡ４の各々に比べて、積層方向に直交する断面における最大の幅が大きい。本実施の形態では、特に、貫通電極ＴＥ１〜ＴＥ４，ＴＦ１〜ＴＦ８の各々の、積層方向に直交する断面において、側面２ｃに平行な方向の幅が、側面２ｃに垂直な方向の幅よりも大きく、上記断面における最大の幅である。貫通電極ＴＥ１〜ＴＥ４，ＴＦ１〜ＴＦ８の各々の、積層方向に直交する断面における最大の幅は、例えば、貫通電極ＴＡ１〜ＴＡ４の各々の、積層方向に直交する断面における最大の幅の２倍以上である。
【０２５５】
次に、図６５を参照して、本実施の形態における追加部分について説明する。図６５は、第１の階層部分Ｌ１１と同等の構成および機能を有する第１の追加部分５１Ｌ１を示す斜視図である。本実施の形態における追加部分の構成は、基本的には、第３の実施の形態における追加部分と同じである。本実施の形態では、追加部分配線５３は、追加半導体チップ８０を貫通する複数の貫通電極ＡＴと、追加部分本体６０の上面に配置されて複数の貫通電極ＡＴに電気的に接続された複数の第１の追加部分端子５４と、追加部分本体６０の下面に配置されて複数の貫通電極ＡＴに電気的に接続された複数の第２の追加部分端子５５（図示せず）とを含んでいる。複数の貫通電極ＡＴは、第３の実施の形態における複数の追加部分ワイヤＡＷに対応する。本実施の形態における複数の第１の追加部分端子５４の形状および配置は、第３の実施の形態における第１の追加部分端子５４と同じである。図示しないが、本実施の形態における複数の第２の追加部分端子５５の形状および配置は、第３の実施の形態における第２の追加部分端子５５と同じである。複数の貫通電極ＡＴは、互いにオーバーラップする位置にある第１の追加部分端子５４と第２の追加部分端子５５とを電気的に接続している。
【０２５６】
本実施の形態における複数の電極８２は、それぞれ、追加半導体チップ８０の少なくとも１つの側面により近い位置に配置された環状部分を有している。図６５に示した第１の追加部分５１Ｌ１における複数の電極８２の形状および配置は、図６４に示した第１の階層部分Ｌ１１における複数の電極３２と同じである。図示しないが、第２ないし第８の追加部分における複数の電極８２の形状および配置は、それぞれ、第２ないし第８の階層部分Ｌ１２〜Ｌ１８における複数の電極３２と同じである。本実施の形態では、複数の電極８２の環状部分に、それぞれ、貫通電極ＡＴが電気的に接続されている。
【０２５７】
複数の貫通電極ＡＴは、それぞれ貫通電極ＴＡ１〜ＴＡ４，ＴＥ１〜ＴＥ４，ＴＦ１〜ＴＦ８に対応する貫通電極ＡＴＡ１〜ＡＴＡ４，ＡＴＥ１〜ＡＴＥ４，ＡＴＦ１〜ＡＴＦ８を含んでいる。貫通電極ＡＴＡ１〜ＡＴＡ４，ＡＴＥ１〜ＡＴＥ４，ＡＴＦ１〜ＡＴＦ８は、それぞれ、第３の実施の形態におけるワイヤＡＷＡ１〜ＡＷＡ４，ＡＷＥ１〜ＡＷＥ４，ＡＷＦ１〜ＡＷＦ８に対応する。
【０２５８】
本実施の形態に係る主パッケージ１Ｍの製造方法は、第２の実施の形態と同様である。本実施の形態におけるその他の構成、作用および効果は、第３の実施の形態と同様である。
【０２５９】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、第１の実施の形態では、積層基礎構造物を切断する工程において、予備ワイヤが切断されて、１つの本体２のワイヤＷになる場合の例について説明した。しかし、本発明では、積層基礎構造物を切断する工程において、予備ワイヤが２組に分断されて２つの異なる本体２のワイヤＷになるようにしてもよい。
【０２６０】
また、第１および第２の実施の形態では、複数の主パッケージ１Ｍを含むモジュールの例として、２つの主パッケージ１Ｍが積層されたモジュール１Ｄについて説明した。しかし、本発明では、モジュールは、３つ以上の主パッケージ１Ｍによって構成されていてもよい。この場合、モジュールは、積層された３つ以上の主パッケージ１Ｍを備え、上下に隣接する２つの主パッケージ１Ｍが電気的に接続されたものである。
【符号の説明】
【０２６１】
１Ｄ…モジュール、１Ｍ…主パッケージ（積層チップパッケージ）、２…本体、２Ｍ…主要部分、３…配線、４…第１の端子、５…第２の端子、１０…階層部分、３０…半導体チップ、３２…電極、Ｗ…ワイヤ。

【特許請求の範囲】
【請求項１】
本体と、配線とを備え、
前記本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面と下面の少なくとも一方に配置された複数の端子とを有し、
前記配線は、前記複数の端子に電気的に接続されると共に前記複数の階層部分の全てを経由する複数のラインを含み、
前記複数のラインは、前記主要部分内の全ての階層部分に共通する用途を有する複数の共通ラインと、互いに異なる階層部分によって利用される複数の階層依存ラインとを含み、
前記複数の階層部分の各々は、半導体チップと、前記複数の共通ラインに電気的に接続された複数の共通電極と、前記複数の階層依存ラインに電気的に接続され、前記半導体チップに接触しない複数の非接触電極と、前記複数の階層依存ラインのうち、その階層部分が利用する階層依存ラインにのみ選択的に、電気的に接続された選択的接続電極とを含み、
前記複数の階層部分のうちの少なくとも１つにおいて、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続され、
前記複数の端子は、前記主要部分において前記複数の階層部分が積層された方向の一方の端に位置する１つの階層部分における前記複数の共通電極および複数の非接触電極を用いて構成された複数の第１の端子を含み、
前記複数の階層依存ラインの各々は、前記複数の共通ラインの各々に比べて、前記複数の階層部分が積層された方向に直交する断面における最大の幅が大きいことを特徴とする積層チップパッケージ。
【請求項２】
前記複数の第１の端子は、前記主要部分の上面に配置されていることを特徴とする請求項１記載の積層チップパッケージ。
【請求項３】
前記複数の端子は、更に、前記主要部分の下面に配置されて前記複数のラインに電気的に接続された複数の第２の端子を含むことを特徴とする請求項２記載の積層チップパッケージ。
【請求項４】
前記本体は、上面と、下面と、４つの側面とを有し、前記複数のラインは、前記本体の少なくとも１つの側面に配置されていることを特徴とする請求項１記載の積層チップパッケージ。
【請求項５】
前記複数のラインは、前記主要部分内の全ての階層部分を貫通していることを特徴とする請求項１記載の積層チップパッケージ。
【請求項６】
前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項１記載の積層チップパッケージ。
【請求項７】
前記複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含み、
前記第１の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続され、
前記第２の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されていないことによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続されていないことを特徴とする請求項１記載の積層チップパッケージ。
【請求項８】
前記第１の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第２の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項７記載の積層チップパッケージ。
【請求項９】
請求項１記載の積層チップパッケージを複数個製造する方法であって、
各々が前記主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、
複数個の積層チップパッケージが形成されるように、前記積層基礎構造物を切断する工程とを備えたことを特徴とする積層チップパッケージの製造方法。
【請求項１０】
前記複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含み、
前記第１の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続され、
前記第２の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されていないことによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続されていないことを特徴とする請求項９記載の積層チップパッケージの製造方法。
【請求項１１】
前記第１の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第２の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項１０記載の積層チップパッケージの製造方法。
【請求項１２】
前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
それぞれ前記半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
前記基礎構造物前ウェハが前記基礎構造物になるように、正常に動作する半導体チップ予定部では前記複数の共通電極および前記選択的接続電極が前記半導体チップ予定部に電気的に接続され、正常に動作しない半導体チップ予定部では前記複数の共通電極および前記選択的接続電極が前記半導体チップ予定部に電気的に接続されないように、前記複数の共通電極および前記選択的接続電極を形成する工程とを含むことを特徴とする請求項１１記載の積層チップパッケージの製造方法。
【請求項１３】
積層され且つ互いに電気的に接続された主パッケージと追加部分とを備えた複合型積層チップパッケージであって、
前記主パッケージは、本体と、配線とを備え、
前記本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面と下面の少なくとも一方に配置された複数の端子とを有し、
前記配線は、前記複数の端子に電気的に接続されると共に前記複数の階層部分の全てを経由する複数のラインを含み、
前記複数のラインは、前記主要部分内の全ての階層部分に共通する用途を有する複数の共通ラインと、互いに異なる階層部分によって利用される複数の階層依存ラインとを含み、
前記複数の階層部分の各々は、半導体チップと、前記複数の共通ラインに電気的に接続された複数の共通電極と、前記複数の階層依存ラインに電気的に接続され、前記半導体チップに接触しない複数の非接触電極と、前記複数の階層依存ラインのうち、その階層部分が利用する階層依存ラインにのみ選択的に、電気的に接続された選択的接続電極とを含み、
前記複数の端子は、前記主要部分において前記複数の階層部分が積層された方向の一方の端に位置する１つの階層部分における前記複数の共通電極および複数の非接触電極を用いて構成された複数の第１の端子を含み、
前記複数の階層依存ラインの各々は、前記複数の共通ラインの各々に比べて、前記複数の階層部分が積層された方向に直交する断面における最大の幅が大きく、
前記複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含み、
前記第１の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第１の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続され、
前記第２の種類の階層部分における前記半導体チップは正常に動作しないものであり、前記第２の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されていないことによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続されておらず、
前記追加部分は、
少なくとも１つの追加半導体チップと、
前記少なくとも１つの追加半導体チップが前記少なくとも１つの第２の種類の階層部分における半導体チップの代替となるように、前記主パッケージにおける前記複数の端子と前記少なくとも１つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えたことを特徴とする複合型積層チップパッケージ。
【請求項１４】
前記階層部分内の半導体チップおよび前記追加半導体チップは、それぞれ、複数のメモリセルを含むことを特徴とする請求項１３記載の複合型積層チップパッケージ。
【請求項１５】
請求項１３記載の複合型積層チップパッケージを製造する方法であって、
前記主パッケージを作製する工程と、
前記追加部分を作製する工程と、
前記主パッケージと追加部分とを積層し且つ互いに電気的に接続する工程と
を備えたことを特徴とする複合型積層チップパッケージの製造方法。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【図４８】

【図４９】

【図５０】

【図５１】

【図５２】

【図５３】

【図５４】

【図５５】

【図５６】

【図５７】

【図５８】

【図５９】

【図６０】

【図６１】

【図６２】

【図６３】

【図６４】

【図６５】

【公開番号】特開２０１２−２２２３４０（Ｐ２０１２−２２２３４０Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−２４１８５５（Ｐ２０１１−２４１８５５）
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（５００４７５６４９）ヘッドウェイテクノロジーズ　インコーポレイテッド (251)
【出願人】（５００３９３８９３）新科實業有限公司 (361)
【氏名又は名称原語表記】ＳＡＥ　Ｍａｇｎｅｔｉｃｓ（Ｈ．Ｋ．）Ｌｔｄ．
【住所又は居所原語表記】ＳＡＥ　Ｔｅｃｈｎｏｌｏｇｙ　Ｃｅｎｔｒｅ，　６　Ｓｃｉｅｎｃｅ　Ｐａｒｋ　Ｅａｓｔ　Ａｖｅｎｕｅ，　Ｈｏｎｇ　Ｋｏｎｇ　Ｓｃｉｅｎｃｅ　Ｐａｒｋ，　Ｓｈａｔｉｎ，　Ｎ．Ｔ．，　Ｈｏｎｇ　Ｋｏｎｇ