積層型セラミック電子部品
【課題】ＥＳＤに対する耐性が高く、しかも容易にショートしない積層型セラミック電子部品を提供する。
【解決手段】半導体セラミック層１０と内部電極１２ａ〜１２ｃ，１４ａ〜１４ｃとが交互に積層された素子本体４と、前記素子本体の端部に形成された複数の端子電極６と、を有する積層型セラミック電子部品２であって、前記端子電極６と、該端子電極の極性と異なる極性を有し、最外に配置された内部電極１４ａと、の最短距離をｄ（ｄ１）とし、極性の異なる内部電極間の最短距離をｔ（ｔ１）とすると、前記ｄおよびｔが、ｄ／ｔ≦０．９６である関係を満足する。
【解決手段】半導体セラミック層１０と内部電極１２ａ〜１２ｃ，１４ａ〜１４ｃとが交互に積層された素子本体４と、前記素子本体の端部に形成された複数の端子電極６と、を有する積層型セラミック電子部品２であって、前記端子電極６と、該端子電極の極性と異なる極性を有し、最外に配置された内部電極１４ａと、の最短距離をｄ（ｄ１）とし、極性の異なる内部電極間の最短距離をｔ（ｔ１）とすると、前記ｄおよびｔが、ｄ／ｔ≦０．９６である関係を満足する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型セラミック電子部品に関し、さらに詳しくは、半導体セラミックを利用したセラミック電子部品において、静電気放電（ＥＳＤ）などの異常高電圧に対する耐性が高い積層型セラミック電子部品に関する。
【背景技術】
【０００２】
半導体セラミックを利用したセラミック電子部品の一例として、ＮＴＣサーミスタが挙げられる。このＮＴＣサーミスタは、温度が上昇するにつれ、抵抗値が低くなる特性を有しており、電子機器など様々な機器に温度センサや温度補償用の用途で実装されている。
【０００３】
ＮＴＣサーミスタのような半導体素子には、静電気放電（ＥＳＤ）など異常高電圧が印加された場合における影響が問題となる。異常高電圧が印加されると、半導体素子内で破壊が生じ、たとえば抵抗値などの電気的特性が劣化してしまう。その結果、半導体素子が実装された電子機器の誤動作、故障の原因となる。
【０００４】
そのため、半導体素子の信頼性を確保することを目的として、ＥＳＤへの耐性を測定するＥＳＤ試験が行われている。このＥＳＤ試験には、帯電した人体と半導体素子との接触による放電をモデル化したヒューマンボディモデル（ＨＢＭ）や、帯電した機械装置と半導体素子との接触による放電をモデル化したマシンモデル（ＭＭ）などがある。このような試験においては、ナノ秒のオーダーで、たとえば８ｋＶ程度の高電圧が印加される。
【０００５】
上記のＥＳＤ試験を、ＮＴＣサーミスタ素子について行った場合、端子電極間において放電が観察されることがある。この場合、素子内において破壊は生じておらず、試験前後の２５℃における抵抗値の変化量（ΔＲ２５）は小さい。
【０００６】
一方、端子電極間において放電が観察されない場合、素子内部（内部電極間）で放電が生じ、サーミスタ層が破壊されてしまう。このとき、試験前後の抵抗値の変化量（ΔＲ２５）が大きくなってしまい、その結果、素子としての信頼性が確保できない傾向にあった。
【０００７】
このような問題に対処するため、特許文献１には、電子部品の外表面に放電用の電極を設けたセラミック電子部品（サーミスタ素子）が提案されている。
【０００８】
しかしながら、特許文献１に記載されたサーミスタ素子では、半導体であるサーミスタ層と放電用電極の間に絶縁層を設ける必要があり、製造上の課題を有していた。また、放電用電極間のマイグレーションやほこり、傷、雰囲気などの外的要因により、放電用電極間でショートする可能性があった。そのため、信頼性の改善に十分応えられるものではなかった。
【特許文献１】特開２０００−１１４００５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、ＥＳＤに対する耐性が高く、しかも容易にショートしない積層型セラミック電子部品を提供することである。
【課題を解決するための手段】
【００１０】
本発明者らは、上記目的を達成するために鋭意検討を行った結果、極性が異なる電極間の距離に着目し、この距離を制御することで、ＥＳＤ等に起因する放電を選択的に生じさせ、抵抗体特性を発現する半導体セラミック層の破壊を防止できることを見いだし、本発明を完成させるに至った。
【００１１】
すなわち、本発明に係る積層型セラミック電子部品は、
半導体セラミック層と内部電極とが交互に積層された素子本体と、前記素子本体の端部に形成された複数の端子電極と、を有する積層型セラミック電子部品であって、
前記端子電極と、該端子電極の極性と異なる極性を有し、最外に配置された内部電極と、の最短距離をｄとし、極性の異なる内部電極間の最短距離をｔとすると、
前記ｄおよびｔが、ｄ／ｔ≦０．９６である関係を満足することを特徴とする。
【００１２】
ｄおよびｔを上記の関係とする、すなわち、ｔよりもｄを小さくすることで、素子本体に高電圧が印加された場合、端子電極と、端子電極と極性の異なる最外内部電極との距離（放電距離）が短いため、選択的に放電が生じる。そのため、内部電極間では放電が生じず、抵抗体特性を発現する半導体セラミック層が破壊されることはない。その結果、ＥＳＤに対する耐性が高められた積層型セラミック電子部品を得ることができる。しかも、端子電極と最外内部電極との間の放電は、素子本体内部で生じるため、外的要因によりショートすることはない。
【００１３】
好ましくは、前記半導体セラミック層が、ＮＴＣサーミスタ層である。本発明に係る積層型セラミック電子部品としては、特に制限されないが、積層型インダクタ、積層型バリスタ、積層型サーミスタ、その他の表面実装（ＳＭＤ）積層型電子部品が例示される。
【発明の効果】
【００１４】
本発明によれば、半導体セラミックを利用した積層型セラミック電子部品において、端子電極と、端子電極と極性の異なる最外内部電極と、の距離を、内部電極間の距離よりも小さくすることで、端子電極と最外内部電極との間で、選択的に放電させることができる。その結果、抵抗体特性を発現する半導体セラミック層が破壊されず、ＥＳＤに対する耐性が高められた積層型セラミック電子部品を得ることができる。しかも、端子電極と最外内部電極との間の放電は、素子本体内部で生じるため、外的要因によりショートすることはない。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施形態を図面に基づいて説明する。ここにおいて、図１は本発明の一実施形態に係る積層型サーミスタを示す概略断面図、
図２は、図１におけるII部分を拡大した拡大断面図、
図３は、図１におけるIII−III線に沿って切断した断面図である。
【００１６】
図１に示すように、本実施形態に係る積層型サーミスタ２は、ＮＴＣサーミスタ層１０と内部電極１２および１４とが交互に積層された構成の素子本体４を有する。この素子本体４の端部には一対の端子電極が形成されている。すなわち、素子本体４の一端部外側には第１端子電極６が形成してあり、素子本体４の他端部外側には、第１端子電極６とは極性の異なる第２端子電極８が形成してある。
【００１７】
本実施形態では、内部電極１２および１４は、第１端子電極６の内側に対して電気的に接続される一端を持つ第１内部電極１２ａ〜１２ｆと、この第１内部電極１２ａ〜１２ｆと対向するよう同一平面上に存在し、かつ第２端子電極８の内側に対して電気的に接続される一端を持つ第２内部電極１４ａ〜１４ｆとで、構成されている。
【００１８】
第１内部電極１２ｂ、１２ｄ、１２ｆは、その一端が、対向する第２内部電極１４ｂ、１４ｄ、１４ｆの一端よりも、長く引き出され、第２端子電極８側に配置されている。第２内部電極１４ａ、１４ｃ、１４ｅは、その一端が、対向する第１内部電極１２ａ、１２ｃ、１２ｅの一端よりも、長く引き出され、第１端子電極６側に配置されている。
【００１９】
本実施形態では、素子本体４において、最外に配置された内部電極（最外内部電極）は、第１内部電極１２ａ、第１内部電極１２ｆ、第２内部電極１４ａ、第２内部電極１４ｆである。
【００２０】
素子本体４の形状に特に制限はないが、通常、直方体状とされる。また、その寸法にも特に制限はなく、用途に応じて適当な寸法とすればよい。通常、縦（０．４〜２ｍｍ）×横（０．２〜１．２５ｍｍ）×高さ（０．２〜１ｍｍ）程度である。
【００２１】
ＮＴＣサーミスタ層１０の材質は、半導体セラミックであれば、特に制限されず、たとえば、マンガン、ニッケル、コバルト、鉄などの遷移金属元素の中から選ばれる２種あるいはそれ以上の元素から構成され、スピネル構造を有する複合酸化物を主成分として含む材料で構成される。また、特性向上等のために副成分が含有されていてもよい。主成分および副成分の組成および含有量は、所望の特性に応じて適宜決定すればよい。ＮＴＣサーミスタ層１０の厚みは、特に制限されないが、本実施形態では、好ましくは１０〜１００μｍ程度である。
【００２２】
内部電極１２、１４を構成する導電材としては、特に制限されないが、たとえば、Ａｇ、Ｐｄ、Ａｕ、Ｐｔ等の貴金属およびこれらの合金（Ａｇ−Ｐｄなど）、あるいはＣｕ、Ｎｉ等の卑金属およびこれらの合金などで構成される。
【００２３】
端子電極６および８の材質も特に限定されず、内部電極を構成する導電材と同様の材料を用いることができる。なお、さらに、外側に上記各種金属のメッキ層が形成してあってもよい。
【００２４】
本発明では、端子電極と、該端子電極と極性が異なり、素子本体４の内部で最外に配置された内部電極（最外内部電極）と、の最短距離をｄとしている。また、極性の異なる内部電極間の最短距離をｔとしている。
【００２５】
ここで、端子電極と最外内部電極との最短距離ｄとして、図２に示すように、第１端子電極６と第２内部電極１４ａとの間の距離であるｄ１およびｄ２が考えられる。なお、ｄ２は、第１内部電極１２ａが存在しない場合にのみ、想定される。また、図３に示すように、第１端子電極６と第２内部電極１４ａとの間の距離であるｄ３が考えられる。
【００２６】
通常、ｄ１は８０μｍ以下であるのに対し、ｄ２およびｄ３は１００μｍ以上であるため、本実施形態では、ｄ１を最短距離ｄとするが、ｄ２またはｄ３が最短距離ｄとなっていてもよい。この場合であっても、原理的には同じであり、同じ効果を得ることができる。
【００２７】
また、極性の異なる内部電極間の最短距離ｔとして、図２に示すように、第１内部電極１２ｂと第２内部電極１４ｃとの間の距離であるｔ１が考えられる。また、第１内部電極１２ａが存在している場合、第１内部電極１２ａと第１内部電極１４ａとの間の距離であるｔ２が考えられる。通常、ｔ２の方がｔ１よりも長いため、本実施形態では、ｔ１を最短距離ｔとするが、ｔ２が最短距離となっていてもよい。この場合であっても、原理的には同じであり、同じ効果を得ることができる。なお、本実施形態において、ｔ１は、ＮＴＣサーミスタ層１０の厚みと一致する。
【００２８】
本発明においては、上記のｄ（ｄ１）およびｔが、ｄ／ｔ≦０．９６、好ましくはｄ／ｔ≦０．９５、より好ましくはｄ／ｔ≦０．９４の関係を満足する。すなわち、第１端子電極６と最外内部電極１４ａとの距離（ｄ１）が、極性の異なる内部電極間の距離ｔ（ｔ１）よりも短くなっている。
【００２９】
このようにすることで、ＥＳＤ試験あるいはＥＳＤに起因する異常高電圧が、積層型サーミスタに印加された場合、端子電極と最外内部電極との距離が最も短いため、電荷は、端子電極と最外内部電極との間でパスを形成し、その結果、選択的に放電が生じる。したがって、極性の異なる内部電極間では放電が生じず、これらの内部電極間に配置されたＮＴＣサーミスタ層の抵抗体特性は、電圧印加前後で変化しないため、電子機器の誤動作や故障の原因となることはない。
【００３０】
なお、上記のような選択的な放電により、端子電極と最外内部電極との間に配置されたＮＴＣサーミスタ層がダメージを受ける可能性はある。しかしながら、このＮＴＣサーミスタ層は、最外層として配置されているため、積層型サーミスタにおいて、抵抗体特性を発現しない。したがって、積層型サーミスタとしての抵抗体特性に影響はなく、信頼性を確保することができる。
【００３１】
また、上記の放電は、積層型サーミスタの素子本体内部で生じるため、放電を素子本体表面で生じさせる場合に比較して、電極間のマイグレーション、ほこり等の外的要因によるショートは発生しない。
【００３２】
ｄ／ｔが大きすぎると、極性の異なる内部電極間で放電が生じる場合があり、積層型サーミスタとしての信頼性を確実に確保することができない傾向にある。
【００３３】
一方、ｄ／ｔは小さいほど好ましいが、最外のＮＴＣサーミスタ層の厚みがＮＴＣサーミスタ層を構成する材料の粒径以下になると、抵抗体特性が不安定になりやすいことや、ＮＴＣサーミスタ層の製造が困難となることがある。そのため、ｄ／ｔは０．１２５以上であることが好ましい。
【００３４】
積層型サーミスタの製造方法
次に、本実施形態に係る積層型サーミスタ２の製造方法の一例を説明する。本実施形態に係る積層型サーミスタを製造する方法としては、特に制限されず、公知の方法を用いればよいが、以下の説明では、シート法を用いる場合を例示する。
【００３５】
まず、一面上に第１内部電極１２および第２内部電極１４を形成することとなる所定パターンの内部電極ペースト膜が形成されたグリーンシートと、第１内部電極１２および第２内部電極１４を持たないグリーンシートとを、用意する。
【００３６】
グリーンシートは、上述したＮＴＣサーミスタ層を構成する材料によって形成される。なお、この種の材料には、Ｓｉ、Ｎａ、Ｃａなどの不可避的不純物が０．１重量％程度以下、含まれていてもよい。
【００３７】
そして、このような材料を用い、公知の技術によってグリーンシートを製造する。具体的には、たとえば、まずＮＴＣサーミスタ層を構成する材料の原料を湿式混合等の手段によって均一に混合した後、乾燥させる。次に、適切に選定された焼成条件で仮焼成し、仮焼粉を湿式粉砕する。そして、粉砕された仮焼粉末にバインダを加えてスラリー化する。次に、スラリーをドクターブレード法またはスクリーン印刷法等の手段によってシート化し、その後に乾燥させてグリーンシートを得る。
【００３８】
内部電極ペーストは、上述した各種金属を含む。この内部電極ペーストを印刷法等の手段によって、グリーンシートの上に塗布することで、所定パターンの内部電極ペースト膜が形成されたグリーンシートが得られる。
【００３９】
次に、これらのグリーンシートを重ね合せ、圧力を加えて圧着し、乾燥工程等の必要な工程を経た後、切断し、グリーン状態の素子本体４を取出す。切断は、ダイシングソー等を用いて行なうことができる。
【００４０】
次に、取出されたグリーン状態の素子本体４を所定条件で焼成した後、素子本体４の端面に第１端子電極６および第２端子電極８を形成することで、図１に示す積層型サーミスタ２が得られる。
【００４１】
以上、本発明の実施形態について説明してきたが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々なる態様で実施し得ることは勿論である。
【実施例】
【００４２】
次に、本発明の実施の形態をより具体化した実施例を挙げ、本発明をさらに詳細に説明する。ただし、本発明は、これらの実施例のみに限定されるものではない。
【００４３】
実施例１
ＮＴＣサーミスタ層用ペーストの調製
まず、ＮＴＣサーミスタ層を構成する材料の原料として、市販の四三酸化マンガン（Ｍｎ３ Ｏ４ ）、酸化ニッケル、酸化コバルトおよび酸化鉄を準備した。これらの原料をボールミルで１６時間、湿式粉砕し、乾燥して、ＮＴＣサーミスタ層用の原料を得た。
【００４４】
そして、得られた原料１００重量部と、ポリビニルブチラール樹脂１０重量部と、可塑剤としてのジオクチルフタレート（ＤＯＰ）５重量部と、溶媒としてのアルコール１００重量部とをボールミルで混合してペースト化し、ＮＴＣサーミスタ層用ペーストを得た。
【００４５】
積層型サーミスタ試料の作製
そして、上記にて調製したＮＴＣサーミスタ層用ペーストと、内部電極用ペーストと、を用い、以下のようにして、図１に示される積層型サーミスタ２を製造した。なお、本実施例においては内部電極層用ペーストとして、導電材として、Ｐｄを含む市販の電極用ペーストを使用した。
【００４６】
まず、得られたＮＴＣサーミスタ層用ペーストを用いて、ドクターブレード法にて、ＰＥＴフィルム上に、グリーンシートを形成した。次いで、このグリーンシートの上に、内部電極用ペーストを用いて、スクリーン印刷により、内部電極パターン膜を印刷し、内部電極パターン膜が印刷されたグリーンシートを製造した。次いで、上記のグリーンシートとは別に、ＮＴＣサーミスタ層用ペーストを用いて、ドクターブレード法にて、ＰＥＴフィルム上に内部電極パターン膜の印刷されていないグリーンシートを製造した。
【００４７】
そして、上記にて製造した各グリーンシートを交互に積層し、得られた積層体を加熱・加圧することにより、グリーンチップを製造した。
【００４８】
次いで、得られたグリーンチップを所定のサイズに切断し、脱バインダ処理、焼成およびアニールを下記条件にて行って、積層セラミック焼成体を得た。
脱バインダ処理条件は、昇温速度：３０℃／時間、保持温度：３００〜４００℃、温度保持時間：８時間、雰囲気：空気中とした。
焼成条件は、昇温速度：２００℃／時間、保持温度：１０００〜１４００℃、温度保持時間：２時間、冷却速度：２００℃／時間、雰囲気：空気中とした。
アニール条件は、昇温速度：２００℃／時間、保持温度：６００〜８００℃、温度保持時間：２時間、冷却速度：２００℃／時間、雰囲気：空気中とした。
【００４９】
次いで、得られた積層セラミック焼成体の端面をサンドブラストにて研磨した後、端子電極としてＡｇを塗布し、図１に示す積層型サーミスタの試料を得た。なお、得られたサーミスタ試料において、ＮＴＣサーミスタ層の厚み、すなわち内部電極間距離（ｔ）および端子電極と最外内部電極との間の距離（ｄ）は、表１に示す値とした。また、内部電極に挟まれたＮＴＣサーミスタ層の数は１〜４とした。
【００５０】
得られたサーミスタ試料に対し、下記に示すＥＳＤ試験を行った。ＥＳＤ試験としては、人体モデルとし、測定条件として、印加電圧を８ｋＶ、放電抵抗を３３０Ω、充電容量を１５０ｐＦとした。なお、各試料につき、２０個について試験を行い、試験前後の２５℃における抵抗値の変化（ΔＲ２５）が３％以上であったものを不合格とし、その個数を算出した。結果を表１に示す。
【００５１】
【表１】
【００５２】
表１より、ｔを種々の値に変化させても、ｄ／ｔが本発明の範囲内である場合（試料１〜３、１１〜１３、１６〜１８）には、２０個全ての試料が、ＥＳＤ試験に合格した。すなわち、試験前後の２５℃における抵抗値に変化はほとんど見られなかった。
【００５３】
これに対し、ｄ／ｔが本発明の範囲外である場合（試料４〜１０、１４、１５、１９、２０）には、サーミスタ内部で破壊が生じ、不合格となる試料が多く見られた。特に、ｄ／ｔが１．０３以上では、２０個全ての試料が不合格であった。
【００５４】
なお、ｄ／ｔが０．９８、すなわち、端子電極と最外内部電極との間の距離が、極性の異なる内部電極間の距離よりも小さい場合であっても、ＥＳＤ試験に不合格となる試料が見られた。これは、各ＮＴＣサーミスタ層の抵抗値が完全に同一ではないため、極性の異なる内部電極間の方が、放電しやすい場合があるためだと考えられる。
【図面の簡単な説明】
【００５５】
【図１】図１は、本発明の一実施形態に係る積層型サーミスタを示す概略断面図である。
【図２】図２は、図１におけるII部分を拡大した拡大断面図である。
【図３】図３は、図１におけるIII−III線に沿って切断した断面図である。
【符合の説明】
【００５６】
２…積層型サーミスタ
４…素子本体
６…第１端子電極
８…第２端子電極
１０…ＮＴＣサーミスタ層
１２…第１内部電極
１４…第２内部電極
【技術分野】
【０００１】
本発明は、積層型セラミック電子部品に関し、さらに詳しくは、半導体セラミックを利用したセラミック電子部品において、静電気放電（ＥＳＤ）などの異常高電圧に対する耐性が高い積層型セラミック電子部品に関する。
【背景技術】
【０００２】
半導体セラミックを利用したセラミック電子部品の一例として、ＮＴＣサーミスタが挙げられる。このＮＴＣサーミスタは、温度が上昇するにつれ、抵抗値が低くなる特性を有しており、電子機器など様々な機器に温度センサや温度補償用の用途で実装されている。
【０００３】
ＮＴＣサーミスタのような半導体素子には、静電気放電（ＥＳＤ）など異常高電圧が印加された場合における影響が問題となる。異常高電圧が印加されると、半導体素子内で破壊が生じ、たとえば抵抗値などの電気的特性が劣化してしまう。その結果、半導体素子が実装された電子機器の誤動作、故障の原因となる。
【０００４】
そのため、半導体素子の信頼性を確保することを目的として、ＥＳＤへの耐性を測定するＥＳＤ試験が行われている。このＥＳＤ試験には、帯電した人体と半導体素子との接触による放電をモデル化したヒューマンボディモデル（ＨＢＭ）や、帯電した機械装置と半導体素子との接触による放電をモデル化したマシンモデル（ＭＭ）などがある。このような試験においては、ナノ秒のオーダーで、たとえば８ｋＶ程度の高電圧が印加される。
【０００５】
上記のＥＳＤ試験を、ＮＴＣサーミスタ素子について行った場合、端子電極間において放電が観察されることがある。この場合、素子内において破壊は生じておらず、試験前後の２５℃における抵抗値の変化量（ΔＲ２５）は小さい。
【０００６】
一方、端子電極間において放電が観察されない場合、素子内部（内部電極間）で放電が生じ、サーミスタ層が破壊されてしまう。このとき、試験前後の抵抗値の変化量（ΔＲ２５）が大きくなってしまい、その結果、素子としての信頼性が確保できない傾向にあった。
【０００７】
このような問題に対処するため、特許文献１には、電子部品の外表面に放電用の電極を設けたセラミック電子部品（サーミスタ素子）が提案されている。
【０００８】
しかしながら、特許文献１に記載されたサーミスタ素子では、半導体であるサーミスタ層と放電用電極の間に絶縁層を設ける必要があり、製造上の課題を有していた。また、放電用電極間のマイグレーションやほこり、傷、雰囲気などの外的要因により、放電用電極間でショートする可能性があった。そのため、信頼性の改善に十分応えられるものではなかった。
【特許文献１】特開２０００−１１４００５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、ＥＳＤに対する耐性が高く、しかも容易にショートしない積層型セラミック電子部品を提供することである。
【課題を解決するための手段】
【００１０】
本発明者らは、上記目的を達成するために鋭意検討を行った結果、極性が異なる電極間の距離に着目し、この距離を制御することで、ＥＳＤ等に起因する放電を選択的に生じさせ、抵抗体特性を発現する半導体セラミック層の破壊を防止できることを見いだし、本発明を完成させるに至った。
【００１１】
すなわち、本発明に係る積層型セラミック電子部品は、
半導体セラミック層と内部電極とが交互に積層された素子本体と、前記素子本体の端部に形成された複数の端子電極と、を有する積層型セラミック電子部品であって、
前記端子電極と、該端子電極の極性と異なる極性を有し、最外に配置された内部電極と、の最短距離をｄとし、極性の異なる内部電極間の最短距離をｔとすると、
前記ｄおよびｔが、ｄ／ｔ≦０．９６である関係を満足することを特徴とする。
【００１２】
ｄおよびｔを上記の関係とする、すなわち、ｔよりもｄを小さくすることで、素子本体に高電圧が印加された場合、端子電極と、端子電極と極性の異なる最外内部電極との距離（放電距離）が短いため、選択的に放電が生じる。そのため、内部電極間では放電が生じず、抵抗体特性を発現する半導体セラミック層が破壊されることはない。その結果、ＥＳＤに対する耐性が高められた積層型セラミック電子部品を得ることができる。しかも、端子電極と最外内部電極との間の放電は、素子本体内部で生じるため、外的要因によりショートすることはない。
【００１３】
好ましくは、前記半導体セラミック層が、ＮＴＣサーミスタ層である。本発明に係る積層型セラミック電子部品としては、特に制限されないが、積層型インダクタ、積層型バリスタ、積層型サーミスタ、その他の表面実装（ＳＭＤ）積層型電子部品が例示される。
【発明の効果】
【００１４】
本発明によれば、半導体セラミックを利用した積層型セラミック電子部品において、端子電極と、端子電極と極性の異なる最外内部電極と、の距離を、内部電極間の距離よりも小さくすることで、端子電極と最外内部電極との間で、選択的に放電させることができる。その結果、抵抗体特性を発現する半導体セラミック層が破壊されず、ＥＳＤに対する耐性が高められた積層型セラミック電子部品を得ることができる。しかも、端子電極と最外内部電極との間の放電は、素子本体内部で生じるため、外的要因によりショートすることはない。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施形態を図面に基づいて説明する。ここにおいて、図１は本発明の一実施形態に係る積層型サーミスタを示す概略断面図、
図２は、図１におけるII部分を拡大した拡大断面図、
図３は、図１におけるIII−III線に沿って切断した断面図である。
【００１６】
図１に示すように、本実施形態に係る積層型サーミスタ２は、ＮＴＣサーミスタ層１０と内部電極１２および１４とが交互に積層された構成の素子本体４を有する。この素子本体４の端部には一対の端子電極が形成されている。すなわち、素子本体４の一端部外側には第１端子電極６が形成してあり、素子本体４の他端部外側には、第１端子電極６とは極性の異なる第２端子電極８が形成してある。
【００１７】
本実施形態では、内部電極１２および１４は、第１端子電極６の内側に対して電気的に接続される一端を持つ第１内部電極１２ａ〜１２ｆと、この第１内部電極１２ａ〜１２ｆと対向するよう同一平面上に存在し、かつ第２端子電極８の内側に対して電気的に接続される一端を持つ第２内部電極１４ａ〜１４ｆとで、構成されている。
【００１８】
第１内部電極１２ｂ、１２ｄ、１２ｆは、その一端が、対向する第２内部電極１４ｂ、１４ｄ、１４ｆの一端よりも、長く引き出され、第２端子電極８側に配置されている。第２内部電極１４ａ、１４ｃ、１４ｅは、その一端が、対向する第１内部電極１２ａ、１２ｃ、１２ｅの一端よりも、長く引き出され、第１端子電極６側に配置されている。
【００１９】
本実施形態では、素子本体４において、最外に配置された内部電極（最外内部電極）は、第１内部電極１２ａ、第１内部電極１２ｆ、第２内部電極１４ａ、第２内部電極１４ｆである。
【００２０】
素子本体４の形状に特に制限はないが、通常、直方体状とされる。また、その寸法にも特に制限はなく、用途に応じて適当な寸法とすればよい。通常、縦（０．４〜２ｍｍ）×横（０．２〜１．２５ｍｍ）×高さ（０．２〜１ｍｍ）程度である。
【００２１】
ＮＴＣサーミスタ層１０の材質は、半導体セラミックであれば、特に制限されず、たとえば、マンガン、ニッケル、コバルト、鉄などの遷移金属元素の中から選ばれる２種あるいはそれ以上の元素から構成され、スピネル構造を有する複合酸化物を主成分として含む材料で構成される。また、特性向上等のために副成分が含有されていてもよい。主成分および副成分の組成および含有量は、所望の特性に応じて適宜決定すればよい。ＮＴＣサーミスタ層１０の厚みは、特に制限されないが、本実施形態では、好ましくは１０〜１００μｍ程度である。
【００２２】
内部電極１２、１４を構成する導電材としては、特に制限されないが、たとえば、Ａｇ、Ｐｄ、Ａｕ、Ｐｔ等の貴金属およびこれらの合金（Ａｇ−Ｐｄなど）、あるいはＣｕ、Ｎｉ等の卑金属およびこれらの合金などで構成される。
【００２３】
端子電極６および８の材質も特に限定されず、内部電極を構成する導電材と同様の材料を用いることができる。なお、さらに、外側に上記各種金属のメッキ層が形成してあってもよい。
【００２４】
本発明では、端子電極と、該端子電極と極性が異なり、素子本体４の内部で最外に配置された内部電極（最外内部電極）と、の最短距離をｄとしている。また、極性の異なる内部電極間の最短距離をｔとしている。
【００２５】
ここで、端子電極と最外内部電極との最短距離ｄとして、図２に示すように、第１端子電極６と第２内部電極１４ａとの間の距離であるｄ１およびｄ２が考えられる。なお、ｄ２は、第１内部電極１２ａが存在しない場合にのみ、想定される。また、図３に示すように、第１端子電極６と第２内部電極１４ａとの間の距離であるｄ３が考えられる。
【００２６】
通常、ｄ１は８０μｍ以下であるのに対し、ｄ２およびｄ３は１００μｍ以上であるため、本実施形態では、ｄ１を最短距離ｄとするが、ｄ２またはｄ３が最短距離ｄとなっていてもよい。この場合であっても、原理的には同じであり、同じ効果を得ることができる。
【００２７】
また、極性の異なる内部電極間の最短距離ｔとして、図２に示すように、第１内部電極１２ｂと第２内部電極１４ｃとの間の距離であるｔ１が考えられる。また、第１内部電極１２ａが存在している場合、第１内部電極１２ａと第１内部電極１４ａとの間の距離であるｔ２が考えられる。通常、ｔ２の方がｔ１よりも長いため、本実施形態では、ｔ１を最短距離ｔとするが、ｔ２が最短距離となっていてもよい。この場合であっても、原理的には同じであり、同じ効果を得ることができる。なお、本実施形態において、ｔ１は、ＮＴＣサーミスタ層１０の厚みと一致する。
【００２８】
本発明においては、上記のｄ（ｄ１）およびｔが、ｄ／ｔ≦０．９６、好ましくはｄ／ｔ≦０．９５、より好ましくはｄ／ｔ≦０．９４の関係を満足する。すなわち、第１端子電極６と最外内部電極１４ａとの距離（ｄ１）が、極性の異なる内部電極間の距離ｔ（ｔ１）よりも短くなっている。
【００２９】
このようにすることで、ＥＳＤ試験あるいはＥＳＤに起因する異常高電圧が、積層型サーミスタに印加された場合、端子電極と最外内部電極との距離が最も短いため、電荷は、端子電極と最外内部電極との間でパスを形成し、その結果、選択的に放電が生じる。したがって、極性の異なる内部電極間では放電が生じず、これらの内部電極間に配置されたＮＴＣサーミスタ層の抵抗体特性は、電圧印加前後で変化しないため、電子機器の誤動作や故障の原因となることはない。
【００３０】
なお、上記のような選択的な放電により、端子電極と最外内部電極との間に配置されたＮＴＣサーミスタ層がダメージを受ける可能性はある。しかしながら、このＮＴＣサーミスタ層は、最外層として配置されているため、積層型サーミスタにおいて、抵抗体特性を発現しない。したがって、積層型サーミスタとしての抵抗体特性に影響はなく、信頼性を確保することができる。
【００３１】
また、上記の放電は、積層型サーミスタの素子本体内部で生じるため、放電を素子本体表面で生じさせる場合に比較して、電極間のマイグレーション、ほこり等の外的要因によるショートは発生しない。
【００３２】
ｄ／ｔが大きすぎると、極性の異なる内部電極間で放電が生じる場合があり、積層型サーミスタとしての信頼性を確実に確保することができない傾向にある。
【００３３】
一方、ｄ／ｔは小さいほど好ましいが、最外のＮＴＣサーミスタ層の厚みがＮＴＣサーミスタ層を構成する材料の粒径以下になると、抵抗体特性が不安定になりやすいことや、ＮＴＣサーミスタ層の製造が困難となることがある。そのため、ｄ／ｔは０．１２５以上であることが好ましい。
【００３４】
積層型サーミスタの製造方法
次に、本実施形態に係る積層型サーミスタ２の製造方法の一例を説明する。本実施形態に係る積層型サーミスタを製造する方法としては、特に制限されず、公知の方法を用いればよいが、以下の説明では、シート法を用いる場合を例示する。
【００３５】
まず、一面上に第１内部電極１２および第２内部電極１４を形成することとなる所定パターンの内部電極ペースト膜が形成されたグリーンシートと、第１内部電極１２および第２内部電極１４を持たないグリーンシートとを、用意する。
【００３６】
グリーンシートは、上述したＮＴＣサーミスタ層を構成する材料によって形成される。なお、この種の材料には、Ｓｉ、Ｎａ、Ｃａなどの不可避的不純物が０．１重量％程度以下、含まれていてもよい。
【００３７】
そして、このような材料を用い、公知の技術によってグリーンシートを製造する。具体的には、たとえば、まずＮＴＣサーミスタ層を構成する材料の原料を湿式混合等の手段によって均一に混合した後、乾燥させる。次に、適切に選定された焼成条件で仮焼成し、仮焼粉を湿式粉砕する。そして、粉砕された仮焼粉末にバインダを加えてスラリー化する。次に、スラリーをドクターブレード法またはスクリーン印刷法等の手段によってシート化し、その後に乾燥させてグリーンシートを得る。
【００３８】
内部電極ペーストは、上述した各種金属を含む。この内部電極ペーストを印刷法等の手段によって、グリーンシートの上に塗布することで、所定パターンの内部電極ペースト膜が形成されたグリーンシートが得られる。
【００３９】
次に、これらのグリーンシートを重ね合せ、圧力を加えて圧着し、乾燥工程等の必要な工程を経た後、切断し、グリーン状態の素子本体４を取出す。切断は、ダイシングソー等を用いて行なうことができる。
【００４０】
次に、取出されたグリーン状態の素子本体４を所定条件で焼成した後、素子本体４の端面に第１端子電極６および第２端子電極８を形成することで、図１に示す積層型サーミスタ２が得られる。
【００４１】
以上、本発明の実施形態について説明してきたが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々なる態様で実施し得ることは勿論である。
【実施例】
【００４２】
次に、本発明の実施の形態をより具体化した実施例を挙げ、本発明をさらに詳細に説明する。ただし、本発明は、これらの実施例のみに限定されるものではない。
【００４３】
実施例１
ＮＴＣサーミスタ層用ペーストの調製
まず、ＮＴＣサーミスタ層を構成する材料の原料として、市販の四三酸化マンガン（Ｍｎ３ Ｏ４ ）、酸化ニッケル、酸化コバルトおよび酸化鉄を準備した。これらの原料をボールミルで１６時間、湿式粉砕し、乾燥して、ＮＴＣサーミスタ層用の原料を得た。
【００４４】
そして、得られた原料１００重量部と、ポリビニルブチラール樹脂１０重量部と、可塑剤としてのジオクチルフタレート（ＤＯＰ）５重量部と、溶媒としてのアルコール１００重量部とをボールミルで混合してペースト化し、ＮＴＣサーミスタ層用ペーストを得た。
【００４５】
積層型サーミスタ試料の作製
そして、上記にて調製したＮＴＣサーミスタ層用ペーストと、内部電極用ペーストと、を用い、以下のようにして、図１に示される積層型サーミスタ２を製造した。なお、本実施例においては内部電極層用ペーストとして、導電材として、Ｐｄを含む市販の電極用ペーストを使用した。
【００４６】
まず、得られたＮＴＣサーミスタ層用ペーストを用いて、ドクターブレード法にて、ＰＥＴフィルム上に、グリーンシートを形成した。次いで、このグリーンシートの上に、内部電極用ペーストを用いて、スクリーン印刷により、内部電極パターン膜を印刷し、内部電極パターン膜が印刷されたグリーンシートを製造した。次いで、上記のグリーンシートとは別に、ＮＴＣサーミスタ層用ペーストを用いて、ドクターブレード法にて、ＰＥＴフィルム上に内部電極パターン膜の印刷されていないグリーンシートを製造した。
【００４７】
そして、上記にて製造した各グリーンシートを交互に積層し、得られた積層体を加熱・加圧することにより、グリーンチップを製造した。
【００４８】
次いで、得られたグリーンチップを所定のサイズに切断し、脱バインダ処理、焼成およびアニールを下記条件にて行って、積層セラミック焼成体を得た。
脱バインダ処理条件は、昇温速度：３０℃／時間、保持温度：３００〜４００℃、温度保持時間：８時間、雰囲気：空気中とした。
焼成条件は、昇温速度：２００℃／時間、保持温度：１０００〜１４００℃、温度保持時間：２時間、冷却速度：２００℃／時間、雰囲気：空気中とした。
アニール条件は、昇温速度：２００℃／時間、保持温度：６００〜８００℃、温度保持時間：２時間、冷却速度：２００℃／時間、雰囲気：空気中とした。
【００４９】
次いで、得られた積層セラミック焼成体の端面をサンドブラストにて研磨した後、端子電極としてＡｇを塗布し、図１に示す積層型サーミスタの試料を得た。なお、得られたサーミスタ試料において、ＮＴＣサーミスタ層の厚み、すなわち内部電極間距離（ｔ）および端子電極と最外内部電極との間の距離（ｄ）は、表１に示す値とした。また、内部電極に挟まれたＮＴＣサーミスタ層の数は１〜４とした。
【００５０】
得られたサーミスタ試料に対し、下記に示すＥＳＤ試験を行った。ＥＳＤ試験としては、人体モデルとし、測定条件として、印加電圧を８ｋＶ、放電抵抗を３３０Ω、充電容量を１５０ｐＦとした。なお、各試料につき、２０個について試験を行い、試験前後の２５℃における抵抗値の変化（ΔＲ２５）が３％以上であったものを不合格とし、その個数を算出した。結果を表１に示す。
【００５１】
【表１】
【００５２】
表１より、ｔを種々の値に変化させても、ｄ／ｔが本発明の範囲内である場合（試料１〜３、１１〜１３、１６〜１８）には、２０個全ての試料が、ＥＳＤ試験に合格した。すなわち、試験前後の２５℃における抵抗値に変化はほとんど見られなかった。
【００５３】
これに対し、ｄ／ｔが本発明の範囲外である場合（試料４〜１０、１４、１５、１９、２０）には、サーミスタ内部で破壊が生じ、不合格となる試料が多く見られた。特に、ｄ／ｔが１．０３以上では、２０個全ての試料が不合格であった。
【００５４】
なお、ｄ／ｔが０．９８、すなわち、端子電極と最外内部電極との間の距離が、極性の異なる内部電極間の距離よりも小さい場合であっても、ＥＳＤ試験に不合格となる試料が見られた。これは、各ＮＴＣサーミスタ層の抵抗値が完全に同一ではないため、極性の異なる内部電極間の方が、放電しやすい場合があるためだと考えられる。
【図面の簡単な説明】
【００５５】
【図１】図１は、本発明の一実施形態に係る積層型サーミスタを示す概略断面図である。
【図２】図２は、図１におけるII部分を拡大した拡大断面図である。
【図３】図３は、図１におけるIII−III線に沿って切断した断面図である。
【符合の説明】
【００５６】
２…積層型サーミスタ
４…素子本体
６…第１端子電極
８…第２端子電極
１０…ＮＴＣサーミスタ層
１２…第１内部電極
１４…第２内部電極
【特許請求の範囲】
【請求項１】
半導体セラミック層と内部電極とが交互に積層された素子本体と、前記素子本体の端部に形成された複数の端子電極と、を有する積層型セラミック電子部品であって、
前記端子電極と、該端子電極の極性と異なる極性を有し、最外に配置された内部電極と、の最短距離をｄとし、極性の異なる内部電極間の最短距離をｔとすると、
前記ｄおよびｔが、ｄ／ｔ≦０．９６である関係を満足することを特徴とする積層型セラミック電子部品。
【請求項２】
前記半導体セラミック層が、ＮＴＣサーミスタ層である請求項１に記載の積層型セラミック電子部品。
【請求項１】
半導体セラミック層と内部電極とが交互に積層された素子本体と、前記素子本体の端部に形成された複数の端子電極と、を有する積層型セラミック電子部品であって、
前記端子電極と、該端子電極の極性と異なる極性を有し、最外に配置された内部電極と、の最短距離をｄとし、極性の異なる内部電極間の最短距離をｔとすると、
前記ｄおよびｔが、ｄ／ｔ≦０．９６である関係を満足することを特徴とする積層型セラミック電子部品。
【請求項２】
前記半導体セラミック層が、ＮＴＣサーミスタ層である請求項１に記載の積層型セラミック電子部品。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１０−１４７１６９（Ｐ２０１０−１４７１６９Ａ）
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２００８−３２１１８１（Ｐ２００８−３２１１８１）
【出願日】平成２０年１２月１７日（２００８．１２．１７）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２０年１２月１７日（２００８．１２．１７）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
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