自動ゲインコントロール回路及び受信回路
【課題】増幅回路のバンドパスフィルタ特性と自動ゲインコントロールとを両立して実現できる自動ゲインコントロール回路、受信回路の提供。
【解決手段】自動ゲインコントロール回路はバンドパスフィルタの周波数特性を有し、入力信号が入力され、入力信号を増幅して出力信号を出力する増幅回路６１と、出力信号に基づいて増幅回路６１のゲインをコントロールする制御信号を出力する制御回路７０と、カットオフ周波数制御回路１００とを含む。増幅回路６１は、その第１の入力端子に入力信号が入力される第１のオペアンプと、その第１の入力端子に第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプとを含む。カットオフ周波数制御回路１００は、制御回路７０からの制御信号に基づいて、第１のオペアンプ及び第２のオペアンプの少なくとも一方のカットオフ周波数を制御する。
【解決手段】自動ゲインコントロール回路はバンドパスフィルタの周波数特性を有し、入力信号が入力され、入力信号を増幅して出力信号を出力する増幅回路６１と、出力信号に基づいて増幅回路６１のゲインをコントロールする制御信号を出力する制御回路７０と、カットオフ周波数制御回路１００とを含む。増幅回路６１は、その第１の入力端子に入力信号が入力される第１のオペアンプと、その第１の入力端子に第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプとを含む。カットオフ周波数制御回路１００は、制御回路７０からの制御信号に基づいて、第１のオペアンプ及び第２のオペアンプの少なくとも一方のカットオフ周波数を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動ゲインコントロール回路及び受信回路等に関する。
【背景技術】
【０００２】
例えば無線信号等の信号を受信する受信回路では、受信信号を増幅するための増幅回路が設けられる。このような増幅回路では、受信信号の信号強度が変化した場合に、信号強度に応じて増幅回路のゲインを制御できることが望ましい。一方、増幅回路に、所望周波数成分だけを選択的に抽出するバンドパスフィルタ特性を持たせれば、Ｓ／Ｎ比の向上を期待できる。
【０００３】
しかしながら、従来は、このような自動ゲインコントロールとバンドパスフィルタ特性とを両立して実現できる増幅回路については提案されていなかった。
【０００４】
また従来より、スマートキーの携帯機を所持したユーザが車に近づくと、ＩＤ認証を行い、正規なユーザであることが確認されると、車のドアをアンロックするスマートエントリシステムが知られている（特許文献１）。
【０００５】
このスマートエントリシステムでは、車載機は、ＬＦ帯域のＡＳＫ変調の信号を送信する。携帯機を所持したユーザが車に近づき、携帯機のアンテナ部がこの信号の電界を検知し、携帯機の受信部が車載機からのリクエスト信号を受信すると、携帯機の送信部がＩＤコードを送信する。そしてＩＤコードが一致すると、車のドアのアンロック等が行われるようになる。
【０００６】
この携帯機の受信部には受信信号を増幅するための増幅回路が設けられているが、実際に使用される場面では、車載機と携帯機との距離が一定ではないために、受信信号の信号強度がその距離に応じて大きく変化する。そのために、信号強度に応じて増幅回路のゲインを制御しなければならないという課題がある。
【特許文献１】特開２００６−３７４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の幾つかの態様によれば、増幅回路のバンドパスフィルタ特性と自動ゲインコントロールとを両立して実現できる自動ゲインコントロール回路及びこれを含む受信回路等を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、バンドパスフィルタの周波数特性を有し、入力信号が入力され、前記入力信号を増幅して出力信号を出力する増幅回路と、前記出力信号に基づいて、前記増幅回路のゲインをコントロールする制御信号を出力する制御回路と、カットオフ周波数制御回路とを含み、前記増幅回路は、その第１の入力端子に前記入力信号が入力される第１のオペアンプと、その第１の入力端子に前記第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び前記第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプとを含み、前記カットオフ周波数制御回路は、前記制御回路からの前記制御信号に基づいて、前記第１のオペアンプ及び前記第２のオペアンプの少なくとも一方のカットオフ周波数を制御することを特徴とする自動ゲインコントロール回路に関係する。
【０００９】
本発明の一態様によれば、第１のオペアンプの出力が、ボルテージフォロワ接続の第２のオペアンプを介して、第１のオペアンプの第２の入力端子にフィードバックされることで、例えば増幅回路のバンドパスフィルタ特性を実現できる。また、これらの第１、第２のオペアンプのカットオフ周波数が制御回路からの制御信号により制御されることで、増幅回路の自動ゲインコントロールが実現される。これにより、増幅回路のバンドパスフィルタ特性と自動ゲインコントロールとを両立して実現することが可能になる。
【００１０】
また本発明の一態様では、前記カットオフ周波数制御回路は、前記制御信号に基づいて、前記第１のオペアンプのカットオフ周波数を下げる制御を行うことによって、前記増幅回路の所望周波数でのゲインを下げてもよい。
【００１１】
このようにすれば、第１のオペアンプのカットオフ周波数を下げる制御により増幅回路のバンドパスフィルタの周波数特性を変化させて、増幅回路の所望周波数でのゲインを下げることで、自動ゲインコントロールを実現できる。
【００１２】
また本発明の一態様では、前記カットオフ周波数制御回路は、前記制御信号に基づいて、前記第２のオペアンプのカットオフ周波数を上げる制御を行うことによって、前記増幅回路の前記所望周波数でのゲインを下げてもよい。
【００１３】
このようにすれば、第２のオペアンプのカットオフ周波数を上げる制御により増幅回路のバンドパスフィルタの周波数特性を変化させて、増幅回路の所望周波数でのゲインを下げることで、自動ゲインコントロールを実現できる。
【００１４】
また本発明の一態様では、前記カットオフ周波数制御回路は、前記制御信号に基づいて、前記第１のオペアンプのカットオフ周波数を下げる制御を行うと共に、前記第２のオペアンプのカットオフ周波数を上げる制御を行うことによって、前記増幅回路の前記所望周波数でのゲインを下げてもよい。
【００１５】
このようにすれば、第１のオペアンプのカットオフ周波数を下げる制御と第２のオペアンプのカットオフ周波数を上げる制御により増幅回路のバンドパスフィルタの周波数特性を変化させて、増幅回路の所望周波数でのゲインを下げることで、自動ゲインコントロールを実現できる。
【００１６】
また本発明の一態様では、前記カットオフ周波数制御回路は、前記制御信号に基づいて、前記第１のオペアンプのカットオフ周波数と前記第２のオペアンプのカットオフ周波数を共に下げる制御を行うことによって、前記増幅回路の前記所望周波数でのゲインを下げてもよい。
【００１７】
このようにすれば、第１、第２のオペアンプのカットオフ周波数を下げる制御により増幅回路のバンドパスフィルタの周波数特性を変化させて、増幅回路の所望周波数でのゲインを下げることで、自動ゲインコントロールを実現できる。
【００１８】
また本発明の一態様では、カットオフ周波数制御回路は、基準電流生成回路と、第１のバイアス電圧生成回路と、第２のバイアス電圧生成回路とを含み、前記第１のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流から、前記制御信号に基づいて生成された電流を減算した電流値に対応する電圧値をもつ第１のバイアス電圧を生成して前記第１のオペアンプに供給し、前記第２のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流の電流値に対応する一定の電圧値をもつ第２のバイアス電圧を生成して前記第２のオペアンプに供給してもよい。
【００１９】
このように、基準電流から制御信号に応じた電流を減算することで得られる第１のバイアス電圧を、第１のオペアンプに供給することで、第１のオペアンプのカットオフ周波数を下げる制御を実現できる。
【００２０】
また本発明の一態様では、カットオフ周波数制御回路は、基準電流生成回路と、第１のバイアス電圧生成回路と、第２のバイアス電圧生成回路とを含み、前記第１のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流の電流値に対応する一定の電圧値をもつ第１のバイアス電圧を生成して前記第１のオペアンプに供給し、前記第２のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流に、前記制御信号に基づいて生成された電流を加算した電流値に対応する電圧値をもつ第２のバイアス電圧を生成して前記第２のオペアンプに供給してもよい。
【００２１】
このように、基準電流に制御信号に応じた電流を加算することで得られる第２のバイアス電圧を、第２のオペアンプに供給することで、第２のオペアンプのカットオフ周波数を上げる制御を実現できる。
【００２２】
また本発明の一態様では、カットオフ周波数制御回路は、基準電流生成回路と、第１のバイアス電圧生成回路と、第２のバイアス電圧生成回路とを含み、前記第１のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流から、前記制御信号に基づいて生成された電流を減算した電流値に対応する電圧値をもつ第１のバイアス電圧を生成して前記第１のオペアンプに供給し、前記第２のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流に、前記制御信号に基づいて生成された電流を加算した電流値に対応する電圧値をもつ第２のバイアス電圧を生成して前記第２のオペアンプに供給してもよい。
【００２３】
このように、基準電流から制御信号に応じた電流を減算することで得られる第１のバイアス電圧を、第１のオペアンプに供給し、基準電流に制御信号に応じた電流を加算することで得られる第２のバイアス電圧を、第２のオペアンプに供給することで、第１のオペアンプのカットオフ周波数を下げる制御と、第２のオペアンプのカットオフ周波数を上げる制御を実現できる。
【００２４】
また本発明の一態様では、カットオフ周波数制御回路は、基準電流生成回路と、第１のバイアス電圧生成回路とを含み、前記第１のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流から、前記制御信号に基づいて生成された電流を減算した電流値に対応する電圧値をもつバイアス電圧を生成して前記第１のオペアンプと前記第２のオペアンプに供給してもよい。
【００２５】
このように、基準電流から制御信号に応じた電流を減算することで得られるバイアス電圧を、第１、第２のオペアンプに供給することで、第１のオペアンプのカットオフ周波数と第２のオペアンプのカットオフ周波数を共に下げる制御を実現できる。
【００２６】
また本発明の一態様では、第１のオペアンプに流れる第１のバイアス電流をＩＢ１とし、前記第２のオペアンプに流れる第２のバイアス電流をＩＢ２とした場合に、ＩＢ１＞ＩＢ２に設定することで前記バンドパスフィルタの周波数特性を持たせた前記増幅回路を含んでもよい。
【００２７】
このようにすれば、第１のオペアンプは高周波数帯域でも動作する高速なオペアンプとなり、第２のオペアンプは低周波数帯域でしか動作しない低速なオペアンプとなるから、増幅回路にバンドパスフィルタの周波数特性を持たせることが可能になる。
【００２８】
また本発明の一態様では、前記バンドパスフィルタの低周波数側のカットオフ周波数は、前記第２のオペアンプの出力インピーダンスと前記第２のオペアンプの出力ノードの負荷容量とにより設定され、前記バンドパスフィルタの高周波数側のカットオフ周波数は、前記第１のオペアンプの出力インピーダンスと前記第１のオペアンプの出力ノードの負荷容量とにより設定されてもよい。
【００２９】
このようにすれば、第２のオペアンプの出力インピーダンスや負荷容量を調整することで、バンドパスフィルタの低周波数側のカットオフ周波数を設定し、第１のオペアンプの出力インピーダンスや負荷容量を調整することで、バンドパスフィルタの高周波数側のカットオフ周波数を設定することができる。
【００３０】
また本発明の一態様では、前記ゲイン設定部は、前記第１のオペアンプの出力と前記第１のオペアンプの前記第２の入力端子との間に設けられる第１のキャパシタと、前記第２のオペアンプの出力と低電位側電源ノードとの間に設けられる第２のキャパシタを含んでもよい。
【００３１】
このようにすれば、第１、第２のキャパシタの容量比で、例えばバンドパスフィルタの中心周波数での増幅回路のゲイン等を設定できる。
【００３２】
また本発明の一態様では、前記第１のオペアンプのオフセット電圧をＶＯＦ１とし、前記第２のオペアンプのオフセット電圧をＶＯＦ２とした場合に、ＶＯＦ１＞ＶＯＦ２に設定されてもよい。
【００３３】
このようにすれば、増幅回路のオフセット電圧を最小限に抑えることが可能になり、動作点のシフトの防止と低消費電力化を両立できる。
【００３４】
また本発明の一態様では、前記第１のオペアンプを構成する差動対トランジスタのゲート長をＬ１、ゲート幅をＷ１とし、前記第２のオペアンプを構成する差動対トランジスタのゲート長をＬ２、ゲート幅をＷ２とした場合に、Ｌ１×Ｗ１＜Ｌ２×Ｗ２に設定されてもよい。
【００３５】
このようにすれば差動対トランジスタのゲート長やゲート幅の設定で、オフセット電圧にＶＯＦ１＞ＶＯＦ２の関係を成り立たせることが可能になる。
【００３６】
また本発明の一態様では、前記第２のオペアンプがレール・ツー・レール型のオペアンプにより構成されてもよい。
【００３７】
このようにすれば、第２のオペアンプにより、小信号振幅の動作点を中心に上側も下側もバランス良く信号増幅できるようになる。この結果、第１のオペアンプの出力からその反転入力端子への信号のフィードバックのアンバランスを軽減でき、動作点がシフトしてしまうなどの事態を防止できる。
【００３８】
また本発明の一態様では、前記第１のオペアンプは差動部により構成され、前記第２のオペアンプは第１、第２の差動部により構成され、前記第１のオペアンプの前記差動部の出力は、前記第２のオペアンプの前記第１、第２の差動部の第１の入力端子に接続され、前記第１の差動部の出力と第２の差動部の出力は共通接続されると共に、前記第１、第２の差動部の出力は、前記第１、第２の差動部の第２の入力端子に接続されてもよい。
【００３９】
このようにすれば、第１のオペアンプを差動部により構成し、第２のオペアンプを第１、第２の差動部により構成できるため、回路規模を小さくでき、低消費電力化を図れる。また第１、第２の差動部により、動作点を中心に上側も下側もバランス良く信号増幅できるため、第１のオペアンプの出力から反転入力端子への信号のフィードバックのアンバランスを軽減できる。
【００４０】
また本発明の一態様では、前記第１のオペアンプの前記差動部は、カレントミラー回路と、一方のトランジスタのゲートに前記入力信号が入力され、他方のトランジスタのゲートに前記第１、第２の差動部の出力が接続される差動対トランジスタと、前記カレントミラー回路及び前記差動対トランジスタに流れるバイアス電流を供給する電流源トランジスタとを含み、前記第２のオペアンプの前記第１の差動部は、Ｐ型トランジスタにより構成される第１のカレントミラー回路と、一方のＮ型トランジスタのゲートに前記差動部の出力が接続され、他方のＮ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第１の差動対トランジスタと、前記第１のカレントミラー回路及び前記第１の差動対トランジスタに流れるバイアス電流を供給し、Ｎ型トランジスタにより構成される第１の電流源トランジスタを含み、前記第２のオペアンプの前記第２の差動部は、Ｎ型トランジスタにより構成される第２のカレントミラー回路と、一方のＰ型トランジスタのゲートに前記差動部の出力が接続され、他方のＰ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第２の差動対トランジスタと、前記第２のカレントミラー回路及び前記第２の差動対トランジスタに流れるバイアス電流を供給し、Ｐ型トランジスタにより構成される第２の電流源トランジスタを含んでもよい。
【００４１】
このようにすれば、第１、第２の差動部を用いたレール・ツー・レール型のオペアンプを、簡素な回路構成で実現できると共に、消費電力の軽減も容易になる。
【００４２】
また本発明の他の態様は、上記いずれかに記載の自動ゲインコントロール回路と、受信信号を受けるハイパスフィルタと、前記ハイパスフィルタの出力信号のＤＣレベルシフトを行うＤＣレベルシフタとを含む受信回路に関係する。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４４】
１．基本的な構成例
図１に本実施形態の自動ゲインコントロール回路の基本的な構成例を示す。なお本実施形態の自動ゲインコントロール回路は図１の構成に限定されず、その構成要素の一部（例えばゲイン設定部）を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４５】
図１の自動ゲインコントロール回路は、増幅回路６１と制御回路７０とカットオフ周波数制御回路１００を含む。また増幅回路６１は、第１のオペアンプＯＰＣ１と第２のオペアンプＯＰＣ２とゲイン設定部６３を含む。
【００４６】
増幅回路６１はバンドパスフィルタの周波数特性を有し、入力信号ＩＮを増幅し、増幅後の信号ＯＵＴを出力する。具体的には、増幅回路６１は所望周波数である入力信号ＩＮの搬送波の周波数帯域（例えば１２０〜１４０ＫＨｚ）を中心周波数とするバンドパスフィルタ特性を有する。
【００４７】
制御回路７０は、増幅回路６１の出力信号ＯＵＴの振幅（振幅の大きさ）に応じて、増幅回路６１のゲインをコントロールするための制御信号ＶＣを出力する。
【００４８】
カットオフ周波数制御回路１００は、制御信号ＶＣに基づいて、第１のオペアンプＯＰＣ１及び第２のオペアンプＯＰＣ２の少なくとも一方のカットオフ周波数を制御する。
【００４９】
ここで第１のオペアンプＯＰＣ１は、その非反転入力端子（広義には第１の入力端子）に入力信号ＩＮが入力される。第２のオペアンプＯＰＣ２は、その非反転入力端子（広義には第１の入力端子）にオペアンプＯＰＣ１の出力ＯＵＴが入力され、その出力がその反転入力端子（広義には第２の入力端子）及びオペアンプＯＰＣ１の反転入力端子（広義には第２の入力端子）に入力される。即ちＯＰＣ２はボルテージフォロワ接続のオペアンプとなっている。
【００５０】
ゲイン設定部６３は、増幅回路６１のゲインを設定するものであり、第１、第２のキャパシタＣＣ１、ＣＣ２を含む。具体的には第１のキャパシタＣＣ１は、オペアンプＯＰＣ１の出力とＯＰＣ１の反転入力端子（第２の入力端子）との間に設けられる。また第２のキャパシタＣＣ２は、オペアンプＯＰＣ２の出力とＶＳＳ（広義には第１の電源）との間に設けられる。なおゲイン設定部６３の構成は本構成例に限定されず、その接続関係を変更したり回路要素を変更するなどの種々の変形実施が可能である。
【００５１】
本実施形態では、例えばオペアンプＯＰＣ１として高速なオペアンプを用い、オペアンプＯＰＣ２として低速なオペアンプを用いる。具体的には例えばオペアンプＯＰＣ１に流れるバイアス電流を、オペアンプＯＰＣ２に流れるバイアス電流よりも大きくしたり、オペアンプＯＰＣ１を構成するトランジスタのゲート長を小さくする。即ちオペアンプＯＰＣ１として、高周波数帯域でも動作する高速なオペアンプを採用し、オペアンプＯＰＣ２として、低周波数帯域でしか動作しない低速なオペアンプを採用する。このようにすることで、増幅回路６１にバンドパスフィルタの周波数特性を持たせることが可能になる。
【００５２】
図２を用いて、増幅回路６１が有するバンドパスフィルタ特性について説明する。例えば図２において、ＧＦ１はオペアンプＯＰＣ１のゲイン対周波数特性、ＧＦ２はオペアンプＯＰＣ２のゲイン対周波数特性、ＧＦ３はＯＰＣ２を介して出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性、ＧＦ４は増幅回路６１のゲイン対周波数特性を表す。オペアンプＯＰＣ２は、バイアス電流ＩＢ２が小さい低速なオペアンプであり、ＧＦ２に示すようなローパスフィルタの特性を有する。従ってオペアンプＯＰＣ２は、そのカットオフ周波数ｆｃ３よりも低い周波数帯域では、そのゲインが１のボルテージフォロワ接続のオペアンプとして機能するが、ｆｃ３よりも十分に高い周波数帯域では、ボルテージフォロワ接続のオペアンプとして機能しなくなる。
【００５３】
カットオフ周波数ｆｃ３よりも低い周波数帯域では、ＯＰＣ２がボルテージフォロワ接続のオペアンプとして機能する。従って、オペアンプＯＰＣ１の出力信号ＯＵＴが、ボルテージフォロワ接続のオペアンプＯＰＣ２を介して、ＯＰＣ１の反転入力端子にフィードバックされる。従って、結局、ＯＰＣ１もボルテージフォロワ接続のオペアンプとして機能し、図２のＡ１に示すように増幅回路６１のゲインはほぼ１に設定される。
【００５４】
そして信号周波数が高くなり、図２のＡ２のようにオペアンプＯＰＣ２のゲインＧＦ２が下がって行くと、ＯＰＣ２がボルテージフォロワ接続のオペアンプとしては徐々に機能しなくなる。これによりＡ３に示すように増幅回路６１のゲインＧＦ４は徐々に上昇する。
【００５５】
そして信号周波数がオペアンプＯＰＣ２のカットオフ周波数ｆｃ３よりも十分に高くなると、ＯＰＣ２はボルテージフォロワ接続のオペアンプとしては全く機能しなくなり、ＯＰＣ２はその存在が無いものと同然になる。すると、増幅回路６１は、オペアンプＯＰＣ１とキャパシタＣＣ１、ＣＣ２とで構成される回路と同等になる。従って、キャパシタＣＣ１、ＣＣ２の容量をＣＡ１、ＣＡ２とすると、増幅回路６１のゲインはＧＦ１＝ＣＡ１／ＣＡ２に設定される。即ち図２のＡ４に示すように、バンドパスフィルタ特性のピークの周波数ｆｄ（所望信号、搬送波の周波数）におけるゲインは、ＧＦ１＝ＣＡ１／ＣＡ２に設定される。そして信号周波数が周波数ｆｄよりも高くなると、Ａ５に示すように増幅回路６１のゲインＧＦ４は徐々に減少する。このようにして、Ａ３、Ａ４、Ａ５に示すバンドパスフィルタの周波数特性が設定される。
【００５６】
このように本実施形態では、オペアンプＯＰＣ１としてそのバイアス電流が大きな高速のオペアンプを使用し、オペアンプＯＰＣ２としてそのバイアス電流が小さな低速のオペアンプを使用しているため、図２に示すようなバンドパスフィルタ特性を実現できる。これにより、所望信号（搬送波）の周波数ｆｄの帯域の信号だけを通過させ、ノイズ信号等の他の周波数帯域の信号を除去できるため、Ｓ／Ｎ比等を向上できる。また増幅回路６１に対して、増幅機能とバンドパスフィルタ機能の両方を持たせることができる。従って、増幅回路６１と別個にバンドパスフィルタを設ける必要がないため、回路の小規模化を図れると共に、回路要素を減らすことで低消費電力化も図れる。
【００５７】
スマートエントリシステムでは、車載機からの信号は無線でスマートキーの携帯機（電子機器）に送信されるため、車載機と携帯機との間の距離に応じて受信信号の振幅が、例えば１ｍＶ〜数百ｍＶというように大きく変動する。従って受信信号の振幅が変動した場合にも、増幅回路６１の出力信号ＯＵＴの振幅が一定になるようにゲインを自動調整する必要がある。
【００５８】
本実施形態では、入力信号ＩＮが最小の場合（例えば１ｍＶ）に、その時の信号振幅で適正な信号増幅ができるとともに、消費電流を最小限に抑えられるように、増幅回路６１が最適設計される。そして入力信号ＩＮの振幅が増加すると、制御信号ＶＣの電圧もそれに応じて増加し、カットオフ周波数制御回路１００は制御信号ＶＣの電圧の変化を受けて、オペアンプＯＰＣ１へ供給するバイアス電圧ＶＢ１と、オペアンプＯＰＣ２へ供給するバイアス電圧ＶＢ２の両方又はどちらか一方を変化させる。
【００５９】
上述したように、バイアス電圧ＶＢ１が増加してオペアンプＯＰＣ１のバイアス電流ＩＢ１が増加すると、ＯＰＣ１のカットオフ周波数が高くなる。逆に、ＶＢ１が減少してＩＢ１が減少すると、ＯＰＣ１のカットオフ周波数が低くなる。また同様にバイアス電圧ＶＢ２が増加してオペアンプＯＰＣ２のバイアス電流ＩＢ２が増加すると、ＯＰＣ２のカットオフ周波数が高くなる。逆に、ＶＢ２が減少してＩＢ２が減少すると、ＯＰＣ２のカットオフ周波数が低くなる。
【００６０】
このようにしてバイアス電圧ＶＢ１、ＶＢ２を変化させることにより、ＯＰＣ１とＯＰＣ２のカットオフ周波数を変化させることができる。上述したように、増幅回路６１のバンドパスフィルタの周波数特性はＯＰＣ１とＯＰＣ２のカットオフ周波数により設定されるから、結果としてバイアス電圧ＶＢ１、ＶＢ２を変化させることにより所望周波数ｆｄでのゲインを制御することができる。
【００６１】
具体的には、例えば図３に本実施形態によるゲイン制御の第１の手法を示す。図３において、ＧＦ１ａ〜ＧＦ１ｃはオペアンプＯＰＣ１のゲイン対周波数特性、ＧＦ２はオペアンプＯＰＣ２のゲイン対周波数特性、ＧＦ３はＯＰＣ２を介して出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性、ＧＦ４ａ〜ＧＦ４ｃは増幅回路６１のゲイン対周波数特性を表す。
【００６２】
図３に示す手法では、入力信号ＩＮの振幅が増加すると、カットオフ周波数制御回路１００はオペアンプＯＰＣ１のカットオフ周波数を下げる制御を行って所望周波数ｆｄ（例えば受信信号の搬送波の周波数）でのゲインを低下させる。例えば入力信号ＩＮが最小の場合に所望周波数ｆｄでのゲインが最大（図３のＢ３に示す）となるようにＯＰＣ１のカットオフ周波数が設定されている。このときのＯＰＣ１のゲイン対周波数特性はＧＦ１ａであり、増幅回路６１のゲイン対周波数特性はＧＦ４ａである。ここでＯＰＣ１のカットオフ周波数が下がると、ＯＰＣ１の高周波数側の減衰特性はＢ１、Ｂ２に示すように変化する。この変化に対応して増幅回路６１の特性もＢ１、Ｂ２に示すように変化する。結果として所望周波数ｆｄでのゲインはＢ３に示す最大値からＢ４へ、さらにＢ５へと減少する。
【００６３】
以上説明したように、図３に示す手法によれば、入力信号ＩＮの振幅が最小値より大きくなるにしたがって、オペアンプＯＰＣ１のカットオフ周波数を下げることによって所望周波数ｆｄでのゲインを適正な値まで低下させることができる。
【００６４】
なお、上述した状況とは反対に、入力信号ＩＮの振幅が大きな値から減少していく場合には、上記の制御の逆の制御すなわちオペアンプＯＰＣ１のカットオフ周波数を上げることによって所望周波数ｆｄでのゲインを適正な値まで上昇させることができる。
【００６５】
図４に本実施形態によるゲイン制御の第２の手法を示す。図４において、ＧＦ１はオペアンプＯＰＣ１のゲイン対周波数特性、ＧＦ２ａ〜ＧＦ２ｃはオペアンプＯＰＣ２のゲイン対周波数特性、ＧＦ３ａ〜ＧＦ３ｃはＯＰＣ２を介して出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性、ＧＦ４ａ〜ＧＦ４ｃは増幅回路６１のゲイン対周波数特性を表す。
【００６６】
図４に示す手法では、入力信号ＩＮの振幅が増加すると、カットオフ周波数制御回路１００はオペアンプＯＰＣ２のカットオフ周波数を上げる制御を行って所望周波数ｆｄでのゲインを低下させる。例えば入力信号ＩＮが最小の場合に所望周波数ｆｄでのゲインが最大（図４のＣ３に示す）となるようにＯＰＣ２のカットオフ周波数が設定されている。このときのＯＰＣ２のゲイン対周波数特性はＧＦ２ａであり、出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性はＧＦ３ａであり、増幅回路６１のゲイン対周波数特性はＧＦ４ａである。ここでＯＰＣ２のカットオフ周波数が上がると、ＯＰＣ２の高周波数側の減衰特性はＣ１、Ｃ２に示すように変化する。この変化に対応してフィードバックによるＯＰＣ１の特性もＣ６、Ｃ７に示すように変化するから、増幅回路６１の特性もＣ６、Ｃ７に示すように変化する。結果として所望周波数ｆｄでのゲインはＣ３に示す最大値からＣ４へ、さらにＣ５へと減少する。
【００６７】
以上説明したように、図４に示す手法によれば、入力信号ＩＮの振幅が最小値より大きくなるにしたがって、オペアンプＯＰＣ２のカットオフ周波数を上げることによって所望周波数ｆｄでのゲインを適正な値まで低下させることができる。
【００６８】
なお、上述した状況とは反対に、入力信号ＩＮの振幅が大きな値から減少していく場合には、上記の制御の逆の制御すなわちオペアンプＯＰＣ２のカットオフ周波数を下げることによって所望周波数ｆｄでのゲインを適正な値まで上昇させることができる。
【００６９】
図５に本実施形態によるゲイン制御の第３の手法を示す。図５において、ＧＦ１ａ〜ＧＦ１ｃはオペアンプＯＰＣ１のゲイン対周波数特性、ＧＦ２ａ〜ＧＦ２ｃはオペアンプＯＰＣ２のゲイン対周波数特性、ＧＦ３ａ〜ＧＦ３ｃはＯＰＣ２を介して出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性、ＧＦ４ａ〜ＧＦ４ｃは増幅回路６１のゲイン対周波数特性を表す。
【００７０】
図５に示す手法では、入力信号ＩＮの振幅が増加すると、カットオフ周波数制御回路１００はオペアンプＯＰＣ１のカットオフ周波数を下げる制御を行うとともに、オペアンプＯＰＣ２のカットオフ周波数を上げる制御を行って所望周波数ｆｄでのゲインを低下させる。例えば入力信号ＩＮが最小の場合に所望周波数ｆｄでのゲインが最大（図５のＤ３に示す）となるようにＯＰＣ１とＯＰＣ２の各々のカットオフ周波数が設定されている。このときのＯＰＣ１のゲイン対周波数特性はＧＦ１ａであり、ＯＰＣ２のゲイン対周波数特性はＧＦ２ａであり、出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性はＧＦ３ａであり、増幅回路６１のゲイン対周波数特性はＧＦ４ａである。ここでＯＰＣ１のカットオフ周波数が下がると、ＯＰＣ１の高周波数側の減衰特性はＤ１、Ｄ２に示すように変化する。また、ＯＰＣ２のカットオフ周波数が上がると、ＯＰＣ２の高周波数側の減衰特性はＤ６、Ｄ７に示すように変化し、この変化に対応してフィードバックによるＯＰＣ１の特性もＤ８、Ｄ９に示すように変化する。結果として、増幅回路６１の特性はＤ１、Ｄ２に示す変化とＤ８、Ｄ９に示す変化を重ねたものになるから、所望周波数ｆｄでのゲインはＤ３に示す最大値からＤ４へ、さらにＤ５へと減少する。
【００７１】
なお、上述した状況とは反対に、入力信号ＩＮの振幅が大きな値から減少していく場合には、上記の制御の逆の制御すなわちオペアンプＯＰＣ１のカットオフ周波数を上げるとともに、オペアンプＯＰＣ２のカットオフ周波数を下げることによって所望周波数ｆｄでのゲインを適正な値まで上昇させることができる。
【００７２】
図６に本実施形態によるゲイン制御の第４の手法を示す。図６において、ＧＦ１ａ〜ＧＦ１ｃはオペアンプＯＰＣ１のゲイン対周波数特性、ＧＦ２ａ〜ＧＦ２ｃはオペアンプＯＰＣ２のゲイン対周波数特性、ＧＦ３ａ〜ＧＦ３ｃはＯＰＣ２を介して出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性、ＧＦ４ａ〜ＧＦ４ｃは増幅回路６１のゲイン対周波数特性を表す。
【００７３】
図６に示す手法では、入力信号ＩＮの振幅が増加すると、カットオフ周波数制御回路１００はオペアンプＯＰＣ１のカットオフ周波数とオペアンプＯＰＣ２のカットオフ周波数を共に下げる制御を行って所望周波数ｆｄでのゲインを低下させる。例えば入力信号ＩＮが最小の場合に所望周波数ｆｄでのゲインが最大（図６のＥ３に示す）となるようにＯＰＣ１とＯＰＣ２の各々のカットオフ周波数が設定されている。このときのＯＰＣ１のゲイン対周波数特性はＧＦ１ａであり、ＯＰＣ２のゲイン対周波数特性はＧＦ２ａであり、出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性はＧＦ３ａであり、増幅回路６１のゲイン対周波数特性はＧＦ４ａである。ここでＯＰＣ１のカットオフ周波数が下がると、ＯＰＣ１の高周波数側の減衰特性はＥ１、Ｅ２に示すように変化する。また、ＯＰＣ２のカットオフ周波数が下がると、ＯＰＣ２の高周波数側の減衰特性はＥ６、Ｅ７に示すように変化し、この変化に対応してフィードバックによるＯＰＣ１の特性もＥ８、Ｅ９に示すように変化する。結果として、増幅回路６１の特性はＥ１、Ｅ２に示す変化とＥ８、Ｅ９に示す変化を重ねたものになるから、所望周波数ｆｄでのゲインはＥ３に示す最大値からＥ４へ、さらにＥ５へと減少する。
【００７４】
この図６に示す手法は、２つのオペアンプＯＰＣ１、ＯＰＣ２のカットオフ周波数を共に下げる制御を行うから、初期状態の特性ＧＦ４ａをそのまま低周波数側へ平行移動するものと考えてもよい。したがって増幅回路６１のバンドパスフィルタ特性のピークの位置は図６のＥ３、Ｅ１０、Ｅ１１に示すように低周波数側に移動する。
【００７５】
なお、上述した状況とは反対に、入力信号ＩＮの振幅が大きな値から減少していく場合には、上記の制御の逆の制御すなわちオペアンプＯＰＣ１とＯＰＣ２のカットオフ周波数を共に上げることによって所望周波数ｆｄでのゲインを適正な値まで上昇させることができる。
【００７６】
以上図３乃至図６によって説明した４つの手法のうち、第１の手法（図３）と第２の手法（図４）は２つのオペアンプＯＰＣ１、ＯＰＣ２のうち一方のカットオフ周波数のみを制御すればよいので、ゲイン設定が容易である。しかし、ゲインを下げるにつれて、所望周波数がバンドパスフィルタ特性の中心周波数からずれてしまい、Ｓ／Ｎ比が低下するという欠点がある。また、第４の手法（図６）はゲインのピーク値を維持したままバンドパスフィルタ特性を低周波数側へ平行移動したものであるから、やはりＳ／Ｎ比が低下するという欠点がある。これに対して、第３の手法（図５）はバンドパスフィルタ特性の中心周波数をずらさずにゲインだけを下げることができるから、高いＳ／Ｎ比を維持しながら自動ゲインコントロールを実現できる。ただしこの第３の手法は２つのオペアンプのカットオフ周波数を同時に制御しなければならないから、他の手法に比べてゲイン設定が複雑になる。
【００７７】
以上説明したように、図１に示した本実施形態の基本的な構成例では、増幅回路６１にバンドパスフィルタ特性を持たせることができるから、所望周波数成分を選択的に通過させて、ノイズ成分を除去することでＳ／Ｎ比を向上させることができる。さらに入力信号の振幅が変化した場合にも増幅回路６１の出力信号の振幅が一定になるように、増幅回路６１のゲインを自動的にコントロールすることができる。
【００７８】
２．カットオフ周波数制御回路
図７〜図１０に本実施形態のカットオフ周波数制御回路１００の詳細な構成例を示す。なお本実施形態のカットオフ周波数制御回路１００は図７〜図１０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７９】
図７にカットオフ周波数制御回路１００の第１の構成例を示す。本構成例のカットオフ周波数制御回路１００は、第１、第２のバイアス電圧生成回路１０１、１０２及び基準電流生成回路１０３を含む。本構成例は、上述した第１のゲイン制御手法（図３）を用いる。
【００８０】
具体的には、第１のバイアス電圧生成回路１０１は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦから、制御信号ＶＣに基づいて生成された電流ＩＣを減算した電流値（ＩＲＥＦ−ＩＣ）に対応する電圧値をもつ第１のバイアス電圧ＶＢ１を生成してオペアンプＯＰＣ１に供給する。また、第２のバイアス電圧生成回路１０２は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦの電流値に対応する一定の電圧値をもつ第２のバイアス電圧ＶＢ２を生成してオペアンプＯＰＣ２に供給する。
【００８１】
すなわち、入力信号ＩＮの振幅が増大すると制御信号ＶＣの電圧が上がり、ＶＣに基づいて生成された電流ＩＣも増加するから、上記の減算した電流値（ＩＲＥＦ−ＩＣ）は減少し、結果としてＯＰＣ１に供給されるバイアス電圧ＶＢ１が下がる。逆に入力信号ＩＮの振幅が減少すると制御信号ＶＣの電圧が下がり、ＶＣに基づいて生成された電流ＩＣも減少するから、上記の減算した電流値（ＩＲＥＦ−ＩＣ）は増加し、結果としてＯＰＣ１に供給されるバイアス電圧ＶＢ１が上がる。一方、ＯＰＣ２に供給されるバイアス電圧ＶＢ２は、ＶＣの変化に関わらず基準電流ＩＲＥＦの電流値に対応する一定の電圧値を維持する。
【００８２】
より具体的には、例えば図７に示すように、第１の構成例におけるカットオフ周波数制御回路１００はＰ型トランジスタＴＰ１〜ＴＰ３、ＴＰ５及びＴＰ６と、Ｎ型トランジスタＴＮ１〜ＴＮ６を含む。ＴＰ６とＴＮ６は一定のバイアス電圧ＶＲに応じた基準電流ＩＲＥＦを生成する。制御回路７０から出力された制御信号ＶＣはＴＮ１のゲートに供給されて、ＴＰ１とＴＮ１にはＶＣに対応した電流ＩＣが流れる。ＴＰ１とＴＰ２はカレントミラー回路を構成しているから、ＴＰ２とＴＮ２にはＩＣと等しい電流値をもつ電流ＩＣ１が流れる。さらに、ＴＮ２とＴＮ３もカレントミラー回路を構成しているから、ＴＮ３にはＩＣ１と等しい電流値をもつ電流ＩＤ１が流れる。また、ＴＰ３とＴＰ６もカレントミラー回路を構成しているから、ＴＰ３には基準電流ＩＲＥＦと等しい電流ＩＳ１が流れる。ここでＩＳ１はノードＮ１で電流ＩＡ１と電流ＩＤ１に分かれるが、電流保存則（キルヒホッフの法則）よりＩＡ１＝ＩＳ１−ＩＤ１が成り立つ。電流ＩＡ１はダイオード接続されたＴＮ４を流れるから、結局ノードＮ１にはＩＡ１（＝ＩＲＥＦ−ＩＣ）に対応する電圧が発生し、これがバイアス電圧ＶＢ１となる。
【００８３】
一方、ＴＰ５とＴＰ６はカレントミラー回路を構成しているから、ＴＰ５とＴＮ５には基準電流ＩＲＥＦと等しい電流ＩＳ２が流れる。ＴＮ５はダイオード接続されているから、結局基準電流ＩＲＥＦに対応する一定の電圧が発生し、これがバイアス電圧ＶＢ２となる。
【００８４】
以上説明したように、図７に示すカットオフ周波数制御回路１００の第１の構成例によれば、上述した第１のゲイン制御手法（図３）によって増幅回路６１のゲインを自動的にコントロールすることができる。
【００８５】
図８にカットオフ周波数制御回路１００の第２の構成例を示す。本構成例のカットオフ周波数制御回路１００は、第１、第２のバイアス電圧生成回路１０１、１０２及び基準電流生成回路１０３を含む。本構成例は、上述した第２のゲイン制御手法（図４）を用いる。
【００８６】
具体的には、第１のバイアス電圧生成回路１０１は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦの電流値に対応する一定の電圧値をもつ第１のバイアス電圧ＶＢ１を生成してオペアンプＯＰＣ１に供給する。また、第２のバイアス電圧生成回路１０２は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦに、制御信号ＶＣに基づいて生成された電流ＩＣを加算した電流値（ＩＲＥＦ＋ＩＣ）に対応する電圧値をもつ第２のバイアス電圧ＶＢ２を生成してオペアンプＯＰＣ２に供給する。
【００８７】
すなわち、入力信号ＩＮの振幅が増大すると制御信号ＶＣの電圧が上がり、ＶＣに基づいて生成された電流ＩＣも増加するから、上記の加算した電流値（ＩＲＥＦ＋ＩＣ）は増加し、結果としてＯＰＣ２に供給されるバイアス電圧ＶＢ２が上がる。逆に入力信号ＩＮの振幅が減少すると制御信号ＶＣの電圧が下がり、ＶＣに基づいて生成された電流ＩＣも減少するから、上記の加算した電流値（ＩＲＥＦ＋ＩＣ）は減少し、結果としてＯＰＣ２に供給されるバイアス電圧ＶＢ２が下がる。一方、ＯＰＣ１に供給されるバイアス電圧ＶＢ１は、ＶＣの変化に関わらず基準電流ＩＲＥＦの電流値に対応する一定の電圧値を維持する。
【００８８】
より具体的には、例えば図８に示すように、第２の構成例におけるカットオフ周波数制御回路１００はＰ型トランジスタＴＰ１、ＴＰ３〜ＴＰ６と、Ｎ型トランジスタＴＮ１、ＴＮ４〜ＴＮ６を含む。ＴＰ６とＴＮ６は一定のバイアス電圧ＶＲに応じた基準電流ＩＲＥＦを生成する。制御回路７０から出力された制御信号ＶＣはＴＮ１のゲートに供給されて、ＴＰ１とＴＮ１にはＶＣに対応した電流ＩＣが流れる。ＴＰ１とＴＰ４はカレントミラー回路を構成しているから、ＴＰ４にはＩＣと等しい電流値をもつ電流ＩＣ２が流れる。また、ＴＰ５とＴＰ６もカレントミラー回路を構成しているから、ＴＰ５には基準電流ＩＲＥＦと等しい電流ＩＳ２が流れる。ここでＩＣ２とＩＳ２はノードＮ２で合流し電流ＩＡ２となるが、電流保存則（キルヒホッフの法則）よりＩＡ２＝ＩＣ２＋ＩＳ２が成り立つ。電流ＩＡ２はダイオード接続されたＴＮ５を流れるから、結局ノードＮ２にはＩＡ２（＝ＩＲＥＦ＋ＩＣ）に対応する電圧が発生し、これがバイアス電圧ＶＢ２となる。
【００８９】
一方、ＴＰ３とＴＰ６はカレントミラー回路を構成しているから、ＴＰ３とＴＮ４には基準電流ＩＲＥＦと等しい電流ＩＳ１が流れる。ＴＮ４はダイオード接続されているから、結局基準電流ＩＲＥＦに対応する一定の電圧が発生し、これがバイアス電圧ＶＢ１となる。
【００９０】
以上説明したように、図８に示すカットオフ周波数制御回路１００の第２の構成例によれば、上述した第２のゲイン制御手法（図４）によって増幅回路６１のゲインを自動的にコントロールすることができる。
【００９１】
図９にカットオフ周波数制御回路１００の第３の構成例を示す。本構成例のカットオフ周波数制御回路１００は、第１、第２のバイアス電圧生成回路１０１、１０２及び基準電流生成回路１０３を含む。本構成例は、上述した第３のゲイン制御手法（図５）を用いる。
【００９２】
具体的には、第１のバイアス電圧生成回路１０１は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦから、制御信号ＶＣに基づいて生成された電流ＩＣを減算した電流値（ＩＲＥＦ−ＩＣ）に対応する電圧値をもつ第１のバイアス電圧ＶＢ１を生成してオペアンプＯＰＣ１に供給する。また、第２のバイアス電圧生成回路１０２は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦに、制御信号ＶＣに基づいて生成された電流ＩＣを加算した電流値（ＩＲＥＦ＋ＩＣ）に対応する電圧値をもつ第２のバイアス電圧ＶＢ２を生成してオペアンプＯＰＣ２に供給する。
【００９３】
すなわち、入力信号ＩＮの振幅が増大すると制御信号ＶＣの電圧が上がり、ＶＣに基づいて生成された電流ＩＣも増加するから、上記の減算した電流値（ＩＲＥＦ−ＩＣ）は減少し、結果としてＯＰＣ１に供給されるバイアス電圧ＶＢ１が下がる。一方、上記の加算した電流値（ＩＲＥＦ＋ＩＣ）は増加し、結果としてＯＰＣ２に供給されるバイアス電圧ＶＢ２が上がる。逆に入力信号ＩＮの振幅が減少すると制御信号ＶＣの電圧が下がり、ＶＣに基づいて生成された電流ＩＣも減少するから、上記の減算した電流値（ＩＲＥＦ−ＩＣ）は増加し、結果としてＯＰＣ１に供給されるバイアス電圧ＶＢ１が上がる。一方、上記の加算した電流値（ＩＲＥＦ＋ＩＣ）は減少し、結果としてＯＰＣ２に供給されるバイアス電圧ＶＢ２が下がる。
【００９４】
より具体的には、例えば図９に示すように、第３の構成例におけるカットオフ周波数制御回路１００はＰ型トランジスタＴＰ１〜ＴＰ６と、Ｎ型トランジスタＴＮ１〜ＴＮ６を含む。ＴＰ６とＴＮ６は一定のバイアス電圧ＶＲに応じた基準電流ＩＲＥＦを生成する。制御回路７０から出力された制御信号ＶＣはＴＮ１のゲートに供給されて、ＴＰ１とＴＮ１にはＶＣに対応した電流ＩＣが流れる。ＴＰ１とＴＰ２はカレントミラー回路を構成しているから、ＴＰ２とＴＮ２にはＩＣと等しい電流値をもつ電流ＩＣ１が流れる。さらに、ＴＮ２とＴＮ３もカレントミラー回路を構成しているから、ＴＮ３にはＩＣ１と等しい電流値をもつ電流ＩＤ１が流れる。また、ＴＰ３とＴＰ６もカレントミラー回路を構成しているから、ＴＰ３には基準電流ＩＲＥＦと等しい電流ＩＳ１が流れる。ここでＩＳ１はノードＮ１で電流ＩＡ１と電流ＩＤ１に分かれるが、電流保存則（キルヒホッフの法則）よりＩＡ１＝ＩＳ１−ＩＤ１が成り立つ。電流ＩＡ１はダイオード接続されたＴＮ４を流れるから、結局ノードＮ１にはＩＡ１（＝ＩＲＥＦ−ＩＣ）に対応する電圧が発生し、これがバイアス電圧ＶＢ１となる。
【００９５】
一方、ＴＰ１とＴＰ４はカレントミラー回路を構成しているから、ＴＰ４にはＩＣと等しい電流値をもつ電流ＩＣ２が流れる。また、ＴＰ５とＴＰ６もカレントミラー回路を構成しているから、ＴＰ５には基準電流ＩＲＥＦと等しい電流ＩＳ２が流れる。ここでＩＣ２とＩＳ２はノードＮ２で合流し電流ＩＡ２となるが、電流保存則（キルヒホッフの法則）よりＩＡ２＝ＩＣ２＋ＩＳ２が成り立つ。電流ＩＡ２はダイオード接続されたＴＮ５を流れるから、結局ノードＮ２にはＩＡ２（＝ＩＲＥＦ＋ＩＣ）に対応する電圧が発生し、これがバイアス電圧ＶＢ２となる。
【００９６】
以上説明したように、図９に示すカットオフ周波数制御回路１００の第３の構成例によれば、上述した第３のゲイン制御手法（図５）によって増幅回路６１のゲインを自動的にコントロールすることができる。
【００９７】
図１０にカットオフ周波数制御回路１００の第４の構成例を示す。本構成例のカットオフ周波数制御回路１００は、第１のバイアス電圧生成回路１０１及び基準電流生成回路１０３を含む。本構成例は、上述した第４のゲイン制御手法（図６）を用いる。
【００９８】
具体的には、第１のバイアス電圧生成回路１０１は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦから、制御信号ＶＣに基づいて生成された電流ＩＣを減算した電流値（ＩＲＥＦ−ＩＣ）に対応する電圧値をもつ第１、第２のバイアス電圧ＶＢ１、ＶＢ２を生成して各々オペアンプＯＰＣ１、ＯＰＣ２に供給する。
【００９９】
すなわち、入力信号ＩＮの振幅が増大すると制御信号ＶＣの電圧が上がり、ＶＣに基づいて生成された電流ＩＣも増加するから、上記の減算した電流値（ＩＲＥＦ−ＩＣ）は減少し、結果としてバイアス電圧ＶＢ１、ＶＢ２がともに下がる。逆に入力信号ＩＮの振幅が減少すると制御信号ＶＣの電圧が下がり、ＶＣに基づいて生成された電流ＩＣも減少するから、上記の減算した電流値（ＩＲＥＦ−ＩＣ）は増加し、結果としてバイアス電圧ＶＢ１、ＶＢ２がともに上がる。
【０１００】
より具体的には、例えば図１０に示すように、第４の構成例におけるカットオフ周波数制御回路１００はＰ型トランジスタＴＰ１〜ＴＰ３及びＴＰ６と、Ｎ型トランジスタＴＮ１〜ＴＮ４及びＴＮ６を含む。ＴＰ６とＴＮ６は一定のバイアス電圧ＶＲに応じた基準電流ＩＲＥＦを生成する。制御回路７０から出力された制御信号ＶＣはＴＮ１のゲートに供給されて、ＴＰ１とＴＮ１にはＶＣに対応した電流ＩＣが流れる。ＴＰ１とＴＰ２はカレントミラー回路を構成しているから、ＴＰ２とＴＮ２にはＩＣと等しい電流値をもつ電流ＩＣ１が流れる。さらに、ＴＮ２とＴＮ３もカレントミラー回路を構成しているから、ＴＮ３にはＩＣ１と等しい電流値をもつ電流ＩＤ１が流れる。また、ＴＰ３とＴＰ６もカレントミラー回路を構成しているから、ＴＰ３には基準電流ＩＲＥＦと等しい電流ＩＳ１が流れる。ここでＩＳ１はノードＮ１で電流ＩＡ１と電流ＩＤ１に分かれるが、電流保存則（キルヒホッフの法則）よりＩＡ１＝ＩＳ１−ＩＤ１が成り立つ。電流ＩＡ１はダイオード接続されたＴＮ４を流れるから、結局ノードＮ１にはＩＡ１（＝ＩＲＥＦ−ＩＣ）に対応する電圧が発生し、これがバイアス電圧ＶＢ１、ＶＢ２となる。
【０１０１】
以上説明したように、図１０に示すカットオフ周波数制御回路１００の第４の構成例によれば、上述した第４のゲイン制御手法（図６）によって増幅回路６１のゲインを自動的にコントロールすることができる。
【０１０２】
上述した４つの構成例では、いずれもカレントミラー回路を用いてバイアス電圧生成に必要な電流を得ている。上記の説明では全てのカレントミラー回路のミラー比（例えばＩＣとＩＣ１の電流比をいう）が１の場合について説明したものであるが、各々のカレントミラー回路のミラー比を１以外の別々の値に設定することができる。こうすることによりバイアス電圧ＶＢ１、ＶＢ２の変化する範囲をより望ましい範囲に設定することができる。このミラー比はカレントミラー回路を構成する２つのトランジスタのゲート幅（チャネル幅）の比を変えることによって任意の値に設定することが可能である。
【０１０３】
なお、本実施形態のカットオフ周波数制御回路１００は、以上説明した図７〜図１０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０４】
例えば図１１にその変形例の一つを示す。図１１の変形例は、上述した第１の構成例（図７）にＰ型トランジスタＴＰ７〜ＴＰ９を追加したものである。追加されたＴＰ７〜ＴＰ９はレベルシフタを構成し、制御信号ＶＣの電位を適当な電位まで上昇させてからＮ型トランジスタＴＮ１のゲートに入力している。こうすることにより、制御信号ＶＣの電位と制御信号ＶＣに基づいて生成された電流ＩＣの関係をより望ましいものにすることができる。具体的にはレベルシフタがない場合（図７）では、制御信号ＶＣが直接ＴＮ１のゲートに入力されるから、しきい値電圧の近くのわずかな電位変化に対して、電流ＩＣが急激に変化してしまう。これによって制御信号ＶＣのノイズやトランジスタ特性のばらつきなどの影響を受けやすくなる。一方、レベルシフタを設けた場合（図１１）では、しきい値電圧より高い領域でゲート電圧が変化することになるから電流ＩＣの変化は緩やかになる。したがって、制御信号ＶＣのノイズやトランジスタ特性のばらつきなどの影響を受けにくくなり、より安定な動作を得ることができる。
【０１０５】
なお、上記変形例（図１１）は第１の構成例（図７）にレベルシフタを追加したものであるが、これ以外に上述した第２乃至第４の構成例（図８〜図１０）に追加することもできる。
【０１０６】
３．増幅回路
図１２に本実施形態の増幅回路６１の基本的な構成例を示す。なお本実施形態の増幅回路６１は図１２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０７】
本実施形態では、例えばオペアンプＯＰＣ１として高速なオペアンプを用い、オペアンプＯＰＣ２として低速なオペアンプを用いる。具体的には例えばオペアンプＯＰＣ１に流れるバイアス電流を、オペアンプＯＰＣ２に流れるバイアス電流よりも大きくしたり、オペアンプＯＰＣ１を構成するトランジスタのゲート長を小さくする。例えば、図１２に示すように、オペアンプＯＰＣ１に流れる第１のバイアス電流をＩＢ１とし、オペアンプＯＰＣ２に流れる第２のバイアス電流をＩＢ２とした場合に、ＩＢ１＞ＩＢ２に設定する。例えばバイアス電流ＩＢ２をＩＢ１の１／１０〜１／４０程度に設定する。即ちオペアンプＯＰＣ１として、高周波数帯域でも動作する高速なオペアンプを採用し、オペアンプＯＰＣ２として、低周波数帯域でしか動作しない低速なオペアンプを採用する。このようにすることで、増幅回路６１にバンドパスフィルタの周波数特性を持たせることが可能になる。つまり図１３のＦ１に示すように、増幅回路６１のバンドパスフィルタの低周波数側のカットオフ周波数ｆｃ１は、オペアンプＯＰＣ２の出力インピーダンスＲＯＵＴ２と、ＯＰＣ２の出力ノードＮＡ３の負荷容量ＣＯＵＴ２により設定される。
【０１０８】
なおオペアンプＯＰＣ２の出力インピーダンスＲＯＵＴ２（電流供給能力）は、ＯＰＣ２のバイアス電流ＩＢ２や、ＯＰＣ２を構成するトランジスタのゲート長などにより決まる。例えばバイアス電流が大きくなるほど、或いはゲート長が短くなるほど、出力インピーダンスＲＯＵＴ２は小さくなる。またノードＮＡ３の負荷容量ＣＯＵＴ２は、キャパシタＣＣ１、ＣＣ２の容量や、オペアンプＯＰＣ１の反転入力端子のゲート容量や、オペアンプＯＰＣ２自身のトランジスタのドレイン容量や、ノードＮＡ３の配線の寄生容量などにより決まる。
【０１０９】
一方、図１３のＦ２に示すように、バンドパスフィルタの高周波数側のカットオフ周波数ｆｃ２は、オペアンプＯＰＣ１の出力インピーダンスＲＯＵＴ１と、ＯＰＣ１の出力ノードＮＡ４の負荷容量ＣＯＵＴ１により設定される。
【０１１０】
なおオペアンプＯＰＣ１の出力インピーダンスＲＯＵＴ１は、ＯＰＣ１のバイアス電流ＩＢ１や、ＯＰＣ１を構成するトランジスタのゲート長などにより決まる。またノードＮＡ４の負荷容量ＣＯＵＴ１は、キャパシタＣＣ１の容量や、オペアンプＯＰＣ２の非反転入力端子のゲート容量や、オペアンプＯＰＣ１自身のトランジスタのドレイン容量や、ノードＮＡ４の配線の寄生容量などにより決まる。
【０１１１】
図１４に増幅回路６１の詳細な構成例を示す。図１４では、増幅回路６１のオペアンプＯＰＣ２としてレール・ツー・レール型のオペアンプを採用している。但し本実施形態では、オペアンプＯＰＣ２としてレール・ツー・レール型以外のオペアンプを採用してもよい。
【０１１２】
図１４において、オペアンプＯＰＣ１は差動部（差動段）により構成され、出力部（出力段）を含まない構成になっている。またオペアンプＯＰＣ２は、第１、第２の差動部６６、６８により構成され、各々の差動部は出力部を含まない構成になっている。
【０１１３】
そしてオペアンプＯＰＣ１の差動部６４の出力（ＮＡ４、ＶＳ４）は、オペアンプＯＰＣ２の差動部６６、６８の非反転入力端子（第１の入力端子）に接続される。具体的には例えば差動対トランジスタの一方のトランジスタのゲートに接続される。また差動部６６の出力と差動部６８の出力は共通接続されると共に、差動部６６、６８の出力（ＮＡ３、ＶＳ３）は、差動部６６、６８の反転入力端子（第２の入力端子）に接続される。具体的には差動対トランジスタの一方とは異なる他方のトランジスタのゲートに接続される。
【０１１４】
このように、オペアンプＯＰＣ１、ＯＰＣ２として、出力部を設けずに、差動部６４、６６、６８だけにより構成されるオペアンプを採用することで、低消費電力化を図れる。即ち一般的なオペアンプに設けられている出力部では、バイアス電流が流れるため、そのバイアス電流の分だけオペアンプの消費電流が増えてしまう。この点、図１４のように出力部を設けない構成とすれば、出力部に流れるバイアス電流を節約でき、低消費電力化を図れる。
【０１１５】
特に本実施形態では、差動部６６、６８に流れるバイアス電流ＩＢ２を極力小さくすることで、図２のＡ２に示すようなオペアンプＯＰＣ２のローパスフィルタの減衰特性を実現し、これによりＡ３に示すような増幅回路６１のバンドパスフィルタの減衰特性を実現している。即ち高周波数帯域においてボルテージフォロワ接続のオペアンプＯＰＣ２の存在を無くすことで、バンドパスフィルタの周波数特性を実現しているため、差動部６６、６８に流れるバイアス電流は例えば数ｎＡ程度に絞られており、非常に小さい。従って、これらの差動部６６、６８の出力をショート接続しても、それにより生じる貫通電流も数ｎＡ程度であり、無視できる。
【０１１６】
一方、本実施形態では、差動部６４に流れるバイアス電流ＩＢ１については、差動部６６、６８に流れるバイアス電流ＩＢ２よりも大きくすることで、図２のＡ６に示すようなオペアンプＯＰＣ１のローパスフィルタの減衰特性を実現し、これによりＡ５に示すような増幅回路６１のバンドパスフィルタの減衰特性を実現している。従ってバイアス電流ＩＢ１が大きいため、差動部６４に出力部を設けなくても、その出力の負荷容量については十分に駆動できる。
【０１１７】
従って図１４の構成によれば、増幅回路６１に対して増幅機能とバンドパスフィルタ機能の両方を持たせることができると共に、低消費電力化も実現できるという効果がある。
【０１１８】
図１５に差動部６４、６６、６８の更に詳細な構成例を示す。なお差動部６４、６６、６８は図１５の構成に限定されず、その構成要素の一部を省略したり他の構成要素を追加する等の種々の変形実施が可能である。
【０１１９】
図１５に示すようにオペアンプＯＰＣ１の差動部６４は、トランジスタＴＣ１、ＴＣ２により構成されるカレントミラー回路を含む。また一方のトランジスタＴＣ３のゲートに入力信号ＶＳ２が入力され、他方のトランジスタＴＣ４のゲートに第１、第２の差動部６６、６８の出力（ＮＡ３）が接続される差動対トランジスタＴＣ３、ＴＣ４を含む。またカレントミラー回路（ＴＣ１、ＴＣ２）及び差動対トランジスタＴＣ３、ＴＣ４に流れるバイアス電流を供給する電流源トランジスタＴＣ５を含む。
【０１２０】
なお図１５ではＴＣ１、ＴＣ２はＰ型トランジスタになっており、ＴＣ３、ＴＣ４、ＴＣ５はＮ型トランジスタになっている。またトランジスタＴＣ５のゲートにはバイアス電圧ＢＣ１が入力される。
【０１２１】
オペアンプＯＰＣ２の第１の差動部６６は、Ｐ型トランジスタＴＣ６、ＴＣ７により構成される第１のカレントミラー回路を含む。また一方のＮ型トランジスタＴＣ８のゲートに差動部６４の出力（ＮＡ４）が接続され、他方のＮ型トランジスタＴＣ９のゲートに第１及び第２の差動部６６、６８の出力（ＮＡ３）が接続される第１の差動対トランジスタＴＣ８、ＴＣ９を含む。また第１のカレントミラー回路（ＴＣ６、ＴＣ７）及び第１の差動対トランジスタＴＣ８、ＴＣ９に流れるバイアス電流を供給し、Ｎ型トランジスタにより構成される第１の電流源トランジスタＴＣ１０を含む。
【０１２２】
オペアンプＯＰＣ２の第２の差動部６８は、Ｎ型トランジスタＴＣ１１、ＴＣ１２により構成される第２のカレントミラー回路を含む。また一方のＰ型トランジスタＴＣ１４のゲートに差動部６４の出力（ＮＡ４）が接続され、他方のＰ型トランジスタＴＣ１３のゲートに第１及び第２の差動部６６、６８の出力（ＮＡ３）が接続される第２の差動対トランジスタＴＣ１３、ＴＣ１４を含む。また第２のカレントミラー回路（ＴＣ１１、ＴＣ１２）及び第２の差動対トランジスタＴＣ１３、ＴＣ１４に流れるバイアス電流を供給し、Ｐ型トランジスタにより構成される第２の電流源トランジスタＴＣ１５を含む。
【０１２３】
図１５によれば、差動部６６、６８によりレール・ツー・レール型のオペアンプを構成できる。
【０１２４】
即ちノードＮＡ４に出力される信号ＶＳ４は、その小信号増幅の動作点（増幅中心）が例えば０．８〜１．０Ｖに設定されている。従ってオペアンプＯＰＣ２に差動部６６しか設けないと、動作点の下側の電圧範囲で、差動部６６のＮ型トランジスタＴＣ８がオフ状態になり、電源電圧範囲の下側に不感帯領域が形成されてしまうおそれがある。
【０１２５】
この点、図１５では差動部６６の他に差動部６８が設けられている。従ってノードＮＡ４の電圧が低くなっても、差動部６８のＰ型トランジスタＴＣ１４がオン状態になるため、差動部６８を用いて信号ＶＳ４を増幅することが可能になる。従って、電源電圧範囲の下側に不感帯領域が形成されるのを防止できる。
【０１２６】
一方、オペアンプＯＰＣ２に差動部６８しか設けないと、動作点の上側の電圧範囲で、差動部６８のＰ型トランジスタＴＣ１４がオフ状態になり、電源電圧範囲の上側に不感帯領域が形成されてしまうおそれがある。
【０１２７】
この点、図１５では差動部６８の他に差動部６６が設けられている。従ってノードＮＡ４の電圧が高くてなっても、差動部６６のＮ型トランジスタＴＣ８がオン状態になるため、差動部６６を用いて信号ＶＳ４を増幅することが可能になる。従って、電源電圧範囲の上側に不感帯領域が形成されるのを防止できる。
【０１２８】
このように図１５の構成によれば、電源電圧範囲の下側及び上側に不感帯領域が形成されるのを防止でき、レール・ツー・レール型のオペアンプを実現できる。
【０１２９】
例えばオペアンプＯＰＣ２としてレール・ツー・レール型のオペアンプを用いないと、オペアンプＯＰＣ１の出力からＯＰＣ１の反転入力端子への信号のフィードバックにアンバランスが生じ、オペアンプＯＰＣ１による増幅後の信号ＶＳ４の中心レベルがシフトしてしまう現象が生じる。特に複数の増幅回路をカスケード接続すると、このシフト量が更に増えてしまう。
【０１３０】
この点、オペアンプＯＰＣ２としてレール・ツー・レール型のオペアンプを用いれば、動作点を中心に上側も下側もバランス良く増幅できる。従って、オペアンプＯＰＣ１の出力からＯＰＣ１の反転入力端子への信号のフィードバックのアンバランスを軽減でき、増幅後の信号ＶＳ４の中心レベルがシフトしてしまう現象を防止できる。この結果、後段の回路（例えば後述する復調回路）への出力信号の中心レベルがシフトして、後段の回路の処理が困難になるという事態を防止できる。
【０１３１】
また前述したように差動部６６、６８に流れるバイアス電流ＩＢ２は極力絞られている。具体的には電流源トランジスタＴＣ１０のＷ／Ｌ（ゲート幅／ゲート長）を極力小さくしている（例えばＷ／Ｌ＝１／１０〜１／３０）。またトランジスタＴＣ１５のＷ／Ｌを小さくしたり、トランジスタＴＣ１５のバイアス電圧ＢＣ３を生成するＮ型トランジスタのＷ／Ｌを極力小さくしている。これによりバイアス電流ＩＢ２は例えば数ｎＡに絞られる。
【０１３２】
従って例えばＶＤＤからトランジスタＴＣ７、ＴＣ１１を介してＶＳＳに至る経路や、ＶＤＤからトランジスタＴＣ１５、ＴＣ１３、ＴＣ９、ＴＣ１０を介してＶＳＳに至る経路などで貫通電流が流れても、その貫通電流は例えば数ｎＡ程度であり非常に小さい。従って、図１５のように差動部６６、６８の出力をショート接続しても、貫通電流による悪影響はほとんど無視できる。そして差動部６６、６８の出力をショート接続することで、オペアンプＯＰＣ２に出力部等を設けなくても済むため、低消費電力化や回路の小規模化を図れる。
【０１３３】
なおオペアンプＯＰＣ２として図１６のような一般的なレール・ツー・レール型のオペアンプを採用してもよい。図１６のオペアンプによれば、差動部の出力同士はショート接続されないため貫通電流は防止できるが、トランジスタＴＧ１５、ＴＧ１６で構成される出力部や、トランジスタＴＧ１１、ＴＧ１２、ＴＧ１３、ＴＧ１４等が必要になるため、消費電流が大きくなると共に回路が大規模化する。この点、図１５の構成によれば図１６に比べて低消費電力を低減できると共に回路を小規模化できる。
【０１３４】
４．オフセット電圧
本実施形態では図１７に示すように、オペアンプＯＰＣ１のオフセット電圧をＶＯＦ１とし、オペアンプＯＰＣ２のオフセット電圧をＶＯＦ２とした場合に、ＶＯＦ１＞ＶＯＦ２に設定している。具体的にはオペアンプＯＰＣ１を構成する差動対トランジスタＴＣ３、ＴＣ４のゲート長をＬ１、ゲート幅をＷ１とし、オペアンプＯＰＣ２を構成する差動対トランジスタＴＣ８、ＴＣ９のゲート長をＬ２、ゲート幅をＷ２とした場合に、Ｌ１×Ｗ１＜Ｌ２×Ｗ２に設定している。
【０１３５】
例えば図１の増幅回路を複数設けて、これらをカスケード接続することで、高い増幅率を得ることができる。この場合に、各増幅回路のオフセット電圧が大きいと、動作点がシフトしてしまい、適正な増幅動作を実現できなくなるおそれがある。
【０１３６】
この場合に、例えば１段目の増幅回路と２段目の増幅回路の間にＤＣカット用のキャパシタを設けて、オフセット電圧の影響を排除する手法も考えられる。しかしながら、この手法によると、ＤＣカット用のキャパシタを充放電するために、オペアンプＯＰＣ１の電流供給能力を高める必要があり、消費電力が増加する。
【０１３７】
従って、動作点のシフトの防止と低消費電力化を両立するためには、オペアンプＯＰＣ２（ＯＰＣ４）の差動対トランジスタのＬ×Ｗ＝Ｌ２×Ｗ２を大きくして、オフセット電圧を小さくすると共に、複数の増幅回路をＤＣカット用のキャパシタを介さずに直接接続することが望ましい。
【０１３８】
ところが、本実施形態では、前述したように低消費電力化のために、オペアンプＯＰＣ１として高速なオペアンプを用い、オペアンプＯＰＣ２として低速なオペアンプを用いている。従って、オフセット電圧を小さくするためにオペアンプＯＰＣ１の差動対トランジスタＴＣ４のＬ×Ｗ＝Ｌ１×Ｗ１を大きくすると、ＴＣ４のドレイン容量も増えてしまい、オペアンプＯＰＣ１の高速化の妨げとなる。
【０１３９】
一方、オペアンプＯＰＣ２については、オフセット電圧を小さくするために差動対トランジスタＴＣ８、ＴＣ９のＬ×Ｗ＝Ｌ２×Ｗ２を大きくしても、オペアンプＯＰＣ２は元々低速で動作すれば十分であるため、それほど問題が生じない。
【０１４０】
そこで本実施形態では、オペアンプＯＰＣ２の差動対トランジスタＴＣ８、ＴＣ９のＬ２×Ｗ２を大きくして、そのオフセット電圧ＶＯＦ２を小さくする。一方、オペアンプＯＰＣ１の差動対トランジスタＴＣ４のＬ１×Ｗ１については、Ｌ２×Ｗ２よりも小さくして、そのオフセット電圧をＶＯＦ１＞ＶＯＦ２に設定する。これにより、動作点のシフトの防止と低消費電力化を両立できる。
【０１４１】
５．制御回路
図１８に本実施形態の制御回路７０の詳細な構成例を示す。なお本実施形態の制御回路７０は図１８の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１４２】
制御回路７０は、充電ノードＮＣとＶＳＳ（第１の電源）との間に設けられた充電用キャパシタＣＤ１と、充電ノードＮＣとＶＤＤ（広義には第２の電源）との間に設けられた充電用トランジスタＴＤ１を含む。制御回路７０が含む比較回路７２（充電制御回路）は、増幅回路６１の出力信号ＯＵＴと基準電圧ＶＲＥＦの比較処理を行い、比較結果に基づいて充電用トランジスタＴＤ１により充電用キャパシタＣＤ１の充電を制御する。これにより充電ノードＮＣの電圧が制御信号ＶＣとしてカットオフ周波数制御回路１００に出力される。
【０１４３】
なお制御回路７０は、充電ノードＮＣとＶＳＳ（第１の電源）との間に設けられ、ＶＳＳ側に定電流を流す放電用トランジスタＴＤ２を含む。この放電用のトランジスタＴＤ２は、充電用トランジスタＴＤ１に比べて例えば電流供給能力が低いトランジスタになっている。例えば放電用トランジスタＴＤ２のＷ／Ｌ（ゲート幅／ゲート長）はＴＤ１のＷ／Ｌよりも小さくなっている。
【０１４４】
更に具体的には、放電用トランジスタＴＤ２に流れる定電流と充電用キャパシタＣＤ１の容量により設定される放電期間は、ＡＳＫ変調される受信信号の論理レベル１（広義には第１の論理レベル）の転送期間Ｔ１よりも長くなっている。即ち放電用トランジスタＴＤ２のゲートにはバイアス電圧ＢＤ１が入力され、これにより定電流が流れる。放電用トランジスタＴＤ２による放電期間は、この定電流の大きさと充電用キャパシタＣＤ１の容量により設定される。そしてこの放電期間が、論理レベル１の転送期間Ｔ１よりも十分に長い期間（例えばＴ１の１０倍以上の期間）になるように、放電用トランジスタＴＤ２に流れる定電流が設定される。具体的にはバイアス電圧ＢＤ１の大きさや放電用トランジスタＴＤ２のＷ／Ｌが設定される。
【０１４５】
即ち受信信号ＩＮの振幅は、車載機と携帯機との距離が離れると小さくなるため、本実施形態の受信回路では、微少な振幅の受信信号についても検知できるように、受信回路の回路定数が設定されている。従って、ノイズ信号についても受信信号として検知してしまい、これにより制御信号ＶＣの電圧が上昇してしまうおそれがある。そしてノイズ信号により制御信号ＶＣの電位が上昇し、本来の受信信号が入力される前に、増幅回路６１のゲインが小さな値に設定されてしまう。そしてゲインがそこから戻らなくなり、適正なゲイン制御を実現できなくなるおそれがある。
【０１４６】
この点、図１８では、放電用トランジスタＴＤ２により、微少な定電流がＶＳＳ側に常に流れる。従って、ノイズ信号により制御信号ＶＣの電位が上昇したとしても、その電位が放電用トランジスタＴＤ２によりＶＳＳ側に戻される。この結果、ノイズ信号に起因して制御信号ＶＣの電位が上昇し、本来の受信信号の入力前に増幅回路６１のゲインが小さな値に設定されてしまう事態を防止できる。
【０１４７】
また、この時、放電用トランジスタＴＤ２による放電期間は、長い方の転送期間である論理レベル１の転送期間Ｔ１よりも十分に長くなるように設定されている。従って、本来のデータ転送期間においては、放電用トランジスタＴＤ２による放電についてはほとんど無視できるようになり、適正なデータ転送を実現できる。
【０１４８】
また図１８では、ウェイクアップ用のトランジスタＴＤ３も設けられている。このＮ型のトランジスタＴＤ３は、そのゲートに制御信号ＶＣが入力され、そのソースはＶＳＳに接続され、そのドレインにウェイクアップ信号ＷＡＫＥを出力する。従って、制御信号ＶＣの電位が上昇し、例えばトランジスタＴＤ３のしきい値電圧よりも大きくなると、ウェイクアップ信号ＷＡＫＥがアクティブになる（ＨレベルからＬレベルに変化する）。これにより、受信回路や、受信回路を含む集積回路装置の他の回路に対して、バースト期間ＴＢでのバースト信号が検出され、ウェイクアップすべきことを伝えることが可能になる。
【０１４９】
更に図１８では、リセット用のトランジスタＴＤ９も設けられている。このＮ型のトランジスタＴＤ９は、そのゲートにリセット信号が入力され、そのソースはＶＳＳに接続される。そしてリセット信号がＨレベル（アクティブ）になると、充電ノードＮＣをＶＳＳレベルにリセットする。
【０１５０】
６．受信回路
図１９に本実施形態の自動ゲインコントロール回路を含む受信回路の構成例を示す。なお本実施形態の受信回路は図１９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１５１】
図１９の受信回路は、ハイパスフィルタ４０、ＤＣレベルシフタ５０、自動ゲインコントロール回路２００、基準電圧生成回路８０及び復調回路９０を含む。
【０１５２】
コイル（ＬＣ共振回路）等で構成されるアンテナ部１０からの受信信号ＡＩＮはハイパスフィルタ４０に入力される。
【０１５３】
ハイパスフィルタ４０は、受信信号ＡＩＮの入力ノードＮＡ０とハイパスフィルタ４０の出力ノードＮＡ１との間に設けられたキャパシタＣＡ１と、出力ノードＮＡ１とＶＳＳ（広義には第１の電源）との間に設けられ、そのゲートに一定のバイアス電圧ＶＨが入力されるＮ型のトランジスタＴＡ１を含む。即ちキャパシタＣＡ１の容量とトランジスタＴＡ１のオン抵抗によりハイパスフィルタ４０が構成される。
【０１５４】
スマートエントリシステムを例にとれば、搬送波の振幅を入力デジタル信号に対応させて変化させるＡＳＫ（Amplitude Shift Keying）変調されたＬＦ（Low Frequency）帯域の受信信号ＡＩＮが、ハイパスフィルタ４０に入力される。そしてハイパスフィルタ４０は、ＡＳＫ変調（振幅変調）された例えば１２０〜１４０ＫＨｚのＬＦ帯域の受信信号ＡＩＮを通過させ、これより低い周波数の信号を減衰させる。
【０１５５】
ＤＣレベルシフタ５０は、ハイパスフィルタ４０を通過した信号ＶＳ１のＤＣレベルシフトを行って、ＤＣレベルシフト後の入力信号ＩＮを出力する。即ちＤＣレベルシフタ５０は、増幅回路６１の小信号増幅の動作点（増幅中心）に入力信号ＩＮのＤＣレベルが設定されるようにレベルシフト変換を行う。このＤＣレベルシフタ５０は、ＶＳＳ（第１の電源）とその出力ノードＮＡ２との間に設けられ、そのゲートにハイパスフィルタ４０からの信号ＶＳ１が入力されるＮ型のトランジスタＴＢ１と、ＶＤＤ（広義には第２の電源）とその出力ノードＮＡ２との間に設けられる電流源ＩＳＨを含む。ここで電流源ＩＳＨはそのゲートに一定のバイアス電圧が入力されるＰ型のトランジスタで構成してもよいし、電流源として機能する抵抗等で構成してもよい。
【０１５６】
増幅回路６１、６２はＤＣレベルシフト後の信号ＩＮを増幅し、出力信号ＯＵＴを出力する。増幅回路６１、６２は各々図２で説明したバンドパスフィルタの周波数特性を有する。具体的には受信信号ＩＮの搬送波（所望信号）の周波数帯域（例えば１２０〜１４０ＫＨｚ）を中心周波数とするバンドパスフィルタ特性を有する。なお、この増幅回路は図１９に示すようなカスケード接続された２個の増幅回路に限定されるものではなく、１個のみでもよいし、あるいは３個以上の増幅回路をカスケード接続してもよい。
【０１５７】
制御回路７０は増幅回路６１、６２の出力信号ＯＵＴと基準電圧ＶＲＥＦを比較して、制御信号ＶＣを出力する。
【０１５８】
上述したように、カットオフ周波数制御回路１００は制御信号ＶＣに基づいてオペアンプＯＰＣ１、ＯＰＣ２のカットオフ周波数を制御することにより、増幅回路６１、６２の所望周波数でのゲインを適正な値に設定することができる。このような自動ゲイン調整を行うことで、復調回路９０には一定の振幅の出力信号ＯＵＴが入力されるようになり、復調回路９０での復調処理が容易になる。
【０１５９】
基準電圧生成回路８０は基準電圧ＶＲＥＦを生成して出力する。
【０１６０】
復調回路９０は、増幅回路６１、６２からの出力信号ＯＵＴに基づいて復調処理を行う。即ちＡＳＫ変調された信号から入力デジタル信号を得るため復調処理を行う。
【０１６１】
図２０に受信回路の動作を説明するための信号波形例を示す。図２０のＧ１に示すように、受信回路はバースト期間ＴＢにおいて、車載機から所与のパルス数のバースト信号を、受信信号ＡＩＮとして受信する。このバースト期間ＴＢはプリアンブル期間に相当し、バースト期間ＴＢにおいてはＡＳＫ変調されていないバースト信号が受信される。このバースト期間ＴＢ内において受信信号ＡＩＮの自動ゲイン調整が行われる。
【０１６２】
図２０のＧ２に示すように、バースト期間ＴＢに続く転送期間Ｔ０、Ｔ１において、デジタル信号の論理レベル０、１に相当するＡＳＫ変調された信号が送信される。この期間Ｔ０とＴ１の長さは異なっており（例えばＴ０＜Ｔ１）、この期間の長さを検出することで、車載機から論理レベル０、１のいずれのデジタル信号が送信されたのかを検知できる。なお図２０ではＴ０＜Ｔ１となっているが、Ｔ０＞Ｔ１としてもよい。
【０１６３】
図２０のＧ３では、受信信号ＡＩＮは０Ｖを中心とした信号になっている。Ｇ４に示すようにＤＣレベルシフタ５０は、この受信信号ＡＩＮのＤＣレベルを、増幅回路６１、６２の小信号増幅の動作点（増幅中心）の電圧レベル（ＶＭ）にシフトする。そしてＧ５に示すように増幅回路６１、６２は、ＤＣレベルシフト後の信号ＩＮを増幅して、増幅後の信号ＯＵＴを出力する。
【０１６４】
出力信号ＯＵＴの振幅が、基準電圧生成回路８０からの基準電圧ＶＲＥＦよりも大きい場合には、図２０のＧ６に示すように制御信号ＶＣの電位が上昇する。すると、カットオフ周波数制御回路１００がバイアス電圧ＶＢ１、ＶＢ２を変化させて増幅回路６１、６２のゲインを適正な値に調整する。
【０１６５】
そしてこのように自動ゲイン調整が行われると、図２０のＧ７に示すようにバースト期間ＴＢ内において出力信号ＯＵＴの振幅がほぼ一定になる。このように出力信号ＯＵＴの振幅が一定になることで、復調回路９０は、バースト期間ＴＢの後の期間Ｔ０、Ｔ１でのＡＳＫ変調された信号を安定して復調できる。
【０１６６】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源、第１の論理レベル等）と共に記載された用語（ＶＳＳ、ＶＤＤ、論理レベル１等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また増幅回路、受信回路の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１６７】
【図１】本実施形態の自動ゲインコントロール回路の構成例。
【図２】増幅回路のバンドパスフィルタ特性の説明図。
【図３】ゲイン制御の第１の手法の説明図。
【図４】ゲイン制御の第２の手法の説明図。
【図５】ゲイン制御の第３の手法の説明図。
【図６】ゲイン制御の第４の手法の説明図。
【図７】カットオフ周波数制御回路の第１の構成例。
【図８】カットオフ周波数制御回路の第２の構成例。
【図９】カットオフ周波数制御回路の第３の構成例。
【図１０】カットオフ周波数制御回路の第４の構成例。
【図１１】カットオフ周波数制御回路の変形例。
【図１２】増幅回路の基本的な構成例。
【図１３】オペアンプの周波数特性の説明図。
【図１４】増幅回路の詳細な構成例。
【図１５】増幅回路の更に詳細な構成例。
【図１６】レール・ツー・レール型オペアンプの他の構成例。
【図１７】オフセット電圧の設定手法の説明図。
【図１８】制御回路の詳細な構成例。
【図１９】本実施形態の自動ゲインコントロール回路を含む受信回路の構成例。
【図２０】受信回路の動作を説明するための信号波形例。
【符号の説明】
【０１６８】
ＯＰＣ１ 第１のオペアンプ、ＯＰＣ２ 第２のオペアンプ、
ＣＣ１、ＣＣ２ キャパシタ、
４０ ハイパスフィルタ、５０ ＤＣレベルシフタ、６１、６２ 増幅回路、
６３ ゲイン設定部、６４ 差動部、６６ 第１の差動部、６８ 第２の差動部、
７０ 制御回路、７２ 比較回路、８０ 基準電圧生成回路、９０ 復調回路、
１００ カットオフ周波数制御回路、１０１ 第１のバイアス電圧生成回路、
１０２ 第２のバイアス電圧生成回路、１０３ 基準電流生成回路、
２００ 自動ゲインコントロール回路
【技術分野】
【０００１】
本発明は、自動ゲインコントロール回路及び受信回路等に関する。
【背景技術】
【０００２】
例えば無線信号等の信号を受信する受信回路では、受信信号を増幅するための増幅回路が設けられる。このような増幅回路では、受信信号の信号強度が変化した場合に、信号強度に応じて増幅回路のゲインを制御できることが望ましい。一方、増幅回路に、所望周波数成分だけを選択的に抽出するバンドパスフィルタ特性を持たせれば、Ｓ／Ｎ比の向上を期待できる。
【０００３】
しかしながら、従来は、このような自動ゲインコントロールとバンドパスフィルタ特性とを両立して実現できる増幅回路については提案されていなかった。
【０００４】
また従来より、スマートキーの携帯機を所持したユーザが車に近づくと、ＩＤ認証を行い、正規なユーザであることが確認されると、車のドアをアンロックするスマートエントリシステムが知られている（特許文献１）。
【０００５】
このスマートエントリシステムでは、車載機は、ＬＦ帯域のＡＳＫ変調の信号を送信する。携帯機を所持したユーザが車に近づき、携帯機のアンテナ部がこの信号の電界を検知し、携帯機の受信部が車載機からのリクエスト信号を受信すると、携帯機の送信部がＩＤコードを送信する。そしてＩＤコードが一致すると、車のドアのアンロック等が行われるようになる。
【０００６】
この携帯機の受信部には受信信号を増幅するための増幅回路が設けられているが、実際に使用される場面では、車載機と携帯機との距離が一定ではないために、受信信号の信号強度がその距離に応じて大きく変化する。そのために、信号強度に応じて増幅回路のゲインを制御しなければならないという課題がある。
【特許文献１】特開２００６−３７４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の幾つかの態様によれば、増幅回路のバンドパスフィルタ特性と自動ゲインコントロールとを両立して実現できる自動ゲインコントロール回路及びこれを含む受信回路等を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、バンドパスフィルタの周波数特性を有し、入力信号が入力され、前記入力信号を増幅して出力信号を出力する増幅回路と、前記出力信号に基づいて、前記増幅回路のゲインをコントロールする制御信号を出力する制御回路と、カットオフ周波数制御回路とを含み、前記増幅回路は、その第１の入力端子に前記入力信号が入力される第１のオペアンプと、その第１の入力端子に前記第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び前記第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプとを含み、前記カットオフ周波数制御回路は、前記制御回路からの前記制御信号に基づいて、前記第１のオペアンプ及び前記第２のオペアンプの少なくとも一方のカットオフ周波数を制御することを特徴とする自動ゲインコントロール回路に関係する。
【０００９】
本発明の一態様によれば、第１のオペアンプの出力が、ボルテージフォロワ接続の第２のオペアンプを介して、第１のオペアンプの第２の入力端子にフィードバックされることで、例えば増幅回路のバンドパスフィルタ特性を実現できる。また、これらの第１、第２のオペアンプのカットオフ周波数が制御回路からの制御信号により制御されることで、増幅回路の自動ゲインコントロールが実現される。これにより、増幅回路のバンドパスフィルタ特性と自動ゲインコントロールとを両立して実現することが可能になる。
【００１０】
また本発明の一態様では、前記カットオフ周波数制御回路は、前記制御信号に基づいて、前記第１のオペアンプのカットオフ周波数を下げる制御を行うことによって、前記増幅回路の所望周波数でのゲインを下げてもよい。
【００１１】
このようにすれば、第１のオペアンプのカットオフ周波数を下げる制御により増幅回路のバンドパスフィルタの周波数特性を変化させて、増幅回路の所望周波数でのゲインを下げることで、自動ゲインコントロールを実現できる。
【００１２】
また本発明の一態様では、前記カットオフ周波数制御回路は、前記制御信号に基づいて、前記第２のオペアンプのカットオフ周波数を上げる制御を行うことによって、前記増幅回路の前記所望周波数でのゲインを下げてもよい。
【００１３】
このようにすれば、第２のオペアンプのカットオフ周波数を上げる制御により増幅回路のバンドパスフィルタの周波数特性を変化させて、増幅回路の所望周波数でのゲインを下げることで、自動ゲインコントロールを実現できる。
【００１４】
また本発明の一態様では、前記カットオフ周波数制御回路は、前記制御信号に基づいて、前記第１のオペアンプのカットオフ周波数を下げる制御を行うと共に、前記第２のオペアンプのカットオフ周波数を上げる制御を行うことによって、前記増幅回路の前記所望周波数でのゲインを下げてもよい。
【００１５】
このようにすれば、第１のオペアンプのカットオフ周波数を下げる制御と第２のオペアンプのカットオフ周波数を上げる制御により増幅回路のバンドパスフィルタの周波数特性を変化させて、増幅回路の所望周波数でのゲインを下げることで、自動ゲインコントロールを実現できる。
【００１６】
また本発明の一態様では、前記カットオフ周波数制御回路は、前記制御信号に基づいて、前記第１のオペアンプのカットオフ周波数と前記第２のオペアンプのカットオフ周波数を共に下げる制御を行うことによって、前記増幅回路の前記所望周波数でのゲインを下げてもよい。
【００１７】
このようにすれば、第１、第２のオペアンプのカットオフ周波数を下げる制御により増幅回路のバンドパスフィルタの周波数特性を変化させて、増幅回路の所望周波数でのゲインを下げることで、自動ゲインコントロールを実現できる。
【００１８】
また本発明の一態様では、カットオフ周波数制御回路は、基準電流生成回路と、第１のバイアス電圧生成回路と、第２のバイアス電圧生成回路とを含み、前記第１のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流から、前記制御信号に基づいて生成された電流を減算した電流値に対応する電圧値をもつ第１のバイアス電圧を生成して前記第１のオペアンプに供給し、前記第２のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流の電流値に対応する一定の電圧値をもつ第２のバイアス電圧を生成して前記第２のオペアンプに供給してもよい。
【００１９】
このように、基準電流から制御信号に応じた電流を減算することで得られる第１のバイアス電圧を、第１のオペアンプに供給することで、第１のオペアンプのカットオフ周波数を下げる制御を実現できる。
【００２０】
また本発明の一態様では、カットオフ周波数制御回路は、基準電流生成回路と、第１のバイアス電圧生成回路と、第２のバイアス電圧生成回路とを含み、前記第１のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流の電流値に対応する一定の電圧値をもつ第１のバイアス電圧を生成して前記第１のオペアンプに供給し、前記第２のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流に、前記制御信号に基づいて生成された電流を加算した電流値に対応する電圧値をもつ第２のバイアス電圧を生成して前記第２のオペアンプに供給してもよい。
【００２１】
このように、基準電流に制御信号に応じた電流を加算することで得られる第２のバイアス電圧を、第２のオペアンプに供給することで、第２のオペアンプのカットオフ周波数を上げる制御を実現できる。
【００２２】
また本発明の一態様では、カットオフ周波数制御回路は、基準電流生成回路と、第１のバイアス電圧生成回路と、第２のバイアス電圧生成回路とを含み、前記第１のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流から、前記制御信号に基づいて生成された電流を減算した電流値に対応する電圧値をもつ第１のバイアス電圧を生成して前記第１のオペアンプに供給し、前記第２のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流に、前記制御信号に基づいて生成された電流を加算した電流値に対応する電圧値をもつ第２のバイアス電圧を生成して前記第２のオペアンプに供給してもよい。
【００２３】
このように、基準電流から制御信号に応じた電流を減算することで得られる第１のバイアス電圧を、第１のオペアンプに供給し、基準電流に制御信号に応じた電流を加算することで得られる第２のバイアス電圧を、第２のオペアンプに供給することで、第１のオペアンプのカットオフ周波数を下げる制御と、第２のオペアンプのカットオフ周波数を上げる制御を実現できる。
【００２４】
また本発明の一態様では、カットオフ周波数制御回路は、基準電流生成回路と、第１のバイアス電圧生成回路とを含み、前記第１のバイアス電圧生成回路は、前記基準電流生成回路で生成された基準電流から、前記制御信号に基づいて生成された電流を減算した電流値に対応する電圧値をもつバイアス電圧を生成して前記第１のオペアンプと前記第２のオペアンプに供給してもよい。
【００２５】
このように、基準電流から制御信号に応じた電流を減算することで得られるバイアス電圧を、第１、第２のオペアンプに供給することで、第１のオペアンプのカットオフ周波数と第２のオペアンプのカットオフ周波数を共に下げる制御を実現できる。
【００２６】
また本発明の一態様では、第１のオペアンプに流れる第１のバイアス電流をＩＢ１とし、前記第２のオペアンプに流れる第２のバイアス電流をＩＢ２とした場合に、ＩＢ１＞ＩＢ２に設定することで前記バンドパスフィルタの周波数特性を持たせた前記増幅回路を含んでもよい。
【００２７】
このようにすれば、第１のオペアンプは高周波数帯域でも動作する高速なオペアンプとなり、第２のオペアンプは低周波数帯域でしか動作しない低速なオペアンプとなるから、増幅回路にバンドパスフィルタの周波数特性を持たせることが可能になる。
【００２８】
また本発明の一態様では、前記バンドパスフィルタの低周波数側のカットオフ周波数は、前記第２のオペアンプの出力インピーダンスと前記第２のオペアンプの出力ノードの負荷容量とにより設定され、前記バンドパスフィルタの高周波数側のカットオフ周波数は、前記第１のオペアンプの出力インピーダンスと前記第１のオペアンプの出力ノードの負荷容量とにより設定されてもよい。
【００２９】
このようにすれば、第２のオペアンプの出力インピーダンスや負荷容量を調整することで、バンドパスフィルタの低周波数側のカットオフ周波数を設定し、第１のオペアンプの出力インピーダンスや負荷容量を調整することで、バンドパスフィルタの高周波数側のカットオフ周波数を設定することができる。
【００３０】
また本発明の一態様では、前記ゲイン設定部は、前記第１のオペアンプの出力と前記第１のオペアンプの前記第２の入力端子との間に設けられる第１のキャパシタと、前記第２のオペアンプの出力と低電位側電源ノードとの間に設けられる第２のキャパシタを含んでもよい。
【００３１】
このようにすれば、第１、第２のキャパシタの容量比で、例えばバンドパスフィルタの中心周波数での増幅回路のゲイン等を設定できる。
【００３２】
また本発明の一態様では、前記第１のオペアンプのオフセット電圧をＶＯＦ１とし、前記第２のオペアンプのオフセット電圧をＶＯＦ２とした場合に、ＶＯＦ１＞ＶＯＦ２に設定されてもよい。
【００３３】
このようにすれば、増幅回路のオフセット電圧を最小限に抑えることが可能になり、動作点のシフトの防止と低消費電力化を両立できる。
【００３４】
また本発明の一態様では、前記第１のオペアンプを構成する差動対トランジスタのゲート長をＬ１、ゲート幅をＷ１とし、前記第２のオペアンプを構成する差動対トランジスタのゲート長をＬ２、ゲート幅をＷ２とした場合に、Ｌ１×Ｗ１＜Ｌ２×Ｗ２に設定されてもよい。
【００３５】
このようにすれば差動対トランジスタのゲート長やゲート幅の設定で、オフセット電圧にＶＯＦ１＞ＶＯＦ２の関係を成り立たせることが可能になる。
【００３６】
また本発明の一態様では、前記第２のオペアンプがレール・ツー・レール型のオペアンプにより構成されてもよい。
【００３７】
このようにすれば、第２のオペアンプにより、小信号振幅の動作点を中心に上側も下側もバランス良く信号増幅できるようになる。この結果、第１のオペアンプの出力からその反転入力端子への信号のフィードバックのアンバランスを軽減でき、動作点がシフトしてしまうなどの事態を防止できる。
【００３８】
また本発明の一態様では、前記第１のオペアンプは差動部により構成され、前記第２のオペアンプは第１、第２の差動部により構成され、前記第１のオペアンプの前記差動部の出力は、前記第２のオペアンプの前記第１、第２の差動部の第１の入力端子に接続され、前記第１の差動部の出力と第２の差動部の出力は共通接続されると共に、前記第１、第２の差動部の出力は、前記第１、第２の差動部の第２の入力端子に接続されてもよい。
【００３９】
このようにすれば、第１のオペアンプを差動部により構成し、第２のオペアンプを第１、第２の差動部により構成できるため、回路規模を小さくでき、低消費電力化を図れる。また第１、第２の差動部により、動作点を中心に上側も下側もバランス良く信号増幅できるため、第１のオペアンプの出力から反転入力端子への信号のフィードバックのアンバランスを軽減できる。
【００４０】
また本発明の一態様では、前記第１のオペアンプの前記差動部は、カレントミラー回路と、一方のトランジスタのゲートに前記入力信号が入力され、他方のトランジスタのゲートに前記第１、第２の差動部の出力が接続される差動対トランジスタと、前記カレントミラー回路及び前記差動対トランジスタに流れるバイアス電流を供給する電流源トランジスタとを含み、前記第２のオペアンプの前記第１の差動部は、Ｐ型トランジスタにより構成される第１のカレントミラー回路と、一方のＮ型トランジスタのゲートに前記差動部の出力が接続され、他方のＮ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第１の差動対トランジスタと、前記第１のカレントミラー回路及び前記第１の差動対トランジスタに流れるバイアス電流を供給し、Ｎ型トランジスタにより構成される第１の電流源トランジスタを含み、前記第２のオペアンプの前記第２の差動部は、Ｎ型トランジスタにより構成される第２のカレントミラー回路と、一方のＰ型トランジスタのゲートに前記差動部の出力が接続され、他方のＰ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第２の差動対トランジスタと、前記第２のカレントミラー回路及び前記第２の差動対トランジスタに流れるバイアス電流を供給し、Ｐ型トランジスタにより構成される第２の電流源トランジスタを含んでもよい。
【００４１】
このようにすれば、第１、第２の差動部を用いたレール・ツー・レール型のオペアンプを、簡素な回路構成で実現できると共に、消費電力の軽減も容易になる。
【００４２】
また本発明の他の態様は、上記いずれかに記載の自動ゲインコントロール回路と、受信信号を受けるハイパスフィルタと、前記ハイパスフィルタの出力信号のＤＣレベルシフトを行うＤＣレベルシフタとを含む受信回路に関係する。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４４】
１．基本的な構成例
図１に本実施形態の自動ゲインコントロール回路の基本的な構成例を示す。なお本実施形態の自動ゲインコントロール回路は図１の構成に限定されず、その構成要素の一部（例えばゲイン設定部）を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４５】
図１の自動ゲインコントロール回路は、増幅回路６１と制御回路７０とカットオフ周波数制御回路１００を含む。また増幅回路６１は、第１のオペアンプＯＰＣ１と第２のオペアンプＯＰＣ２とゲイン設定部６３を含む。
【００４６】
増幅回路６１はバンドパスフィルタの周波数特性を有し、入力信号ＩＮを増幅し、増幅後の信号ＯＵＴを出力する。具体的には、増幅回路６１は所望周波数である入力信号ＩＮの搬送波の周波数帯域（例えば１２０〜１４０ＫＨｚ）を中心周波数とするバンドパスフィルタ特性を有する。
【００４７】
制御回路７０は、増幅回路６１の出力信号ＯＵＴの振幅（振幅の大きさ）に応じて、増幅回路６１のゲインをコントロールするための制御信号ＶＣを出力する。
【００４８】
カットオフ周波数制御回路１００は、制御信号ＶＣに基づいて、第１のオペアンプＯＰＣ１及び第２のオペアンプＯＰＣ２の少なくとも一方のカットオフ周波数を制御する。
【００４９】
ここで第１のオペアンプＯＰＣ１は、その非反転入力端子（広義には第１の入力端子）に入力信号ＩＮが入力される。第２のオペアンプＯＰＣ２は、その非反転入力端子（広義には第１の入力端子）にオペアンプＯＰＣ１の出力ＯＵＴが入力され、その出力がその反転入力端子（広義には第２の入力端子）及びオペアンプＯＰＣ１の反転入力端子（広義には第２の入力端子）に入力される。即ちＯＰＣ２はボルテージフォロワ接続のオペアンプとなっている。
【００５０】
ゲイン設定部６３は、増幅回路６１のゲインを設定するものであり、第１、第２のキャパシタＣＣ１、ＣＣ２を含む。具体的には第１のキャパシタＣＣ１は、オペアンプＯＰＣ１の出力とＯＰＣ１の反転入力端子（第２の入力端子）との間に設けられる。また第２のキャパシタＣＣ２は、オペアンプＯＰＣ２の出力とＶＳＳ（広義には第１の電源）との間に設けられる。なおゲイン設定部６３の構成は本構成例に限定されず、その接続関係を変更したり回路要素を変更するなどの種々の変形実施が可能である。
【００５１】
本実施形態では、例えばオペアンプＯＰＣ１として高速なオペアンプを用い、オペアンプＯＰＣ２として低速なオペアンプを用いる。具体的には例えばオペアンプＯＰＣ１に流れるバイアス電流を、オペアンプＯＰＣ２に流れるバイアス電流よりも大きくしたり、オペアンプＯＰＣ１を構成するトランジスタのゲート長を小さくする。即ちオペアンプＯＰＣ１として、高周波数帯域でも動作する高速なオペアンプを採用し、オペアンプＯＰＣ２として、低周波数帯域でしか動作しない低速なオペアンプを採用する。このようにすることで、増幅回路６１にバンドパスフィルタの周波数特性を持たせることが可能になる。
【００５２】
図２を用いて、増幅回路６１が有するバンドパスフィルタ特性について説明する。例えば図２において、ＧＦ１はオペアンプＯＰＣ１のゲイン対周波数特性、ＧＦ２はオペアンプＯＰＣ２のゲイン対周波数特性、ＧＦ３はＯＰＣ２を介して出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性、ＧＦ４は増幅回路６１のゲイン対周波数特性を表す。オペアンプＯＰＣ２は、バイアス電流ＩＢ２が小さい低速なオペアンプであり、ＧＦ２に示すようなローパスフィルタの特性を有する。従ってオペアンプＯＰＣ２は、そのカットオフ周波数ｆｃ３よりも低い周波数帯域では、そのゲインが１のボルテージフォロワ接続のオペアンプとして機能するが、ｆｃ３よりも十分に高い周波数帯域では、ボルテージフォロワ接続のオペアンプとして機能しなくなる。
【００５３】
カットオフ周波数ｆｃ３よりも低い周波数帯域では、ＯＰＣ２がボルテージフォロワ接続のオペアンプとして機能する。従って、オペアンプＯＰＣ１の出力信号ＯＵＴが、ボルテージフォロワ接続のオペアンプＯＰＣ２を介して、ＯＰＣ１の反転入力端子にフィードバックされる。従って、結局、ＯＰＣ１もボルテージフォロワ接続のオペアンプとして機能し、図２のＡ１に示すように増幅回路６１のゲインはほぼ１に設定される。
【００５４】
そして信号周波数が高くなり、図２のＡ２のようにオペアンプＯＰＣ２のゲインＧＦ２が下がって行くと、ＯＰＣ２がボルテージフォロワ接続のオペアンプとしては徐々に機能しなくなる。これによりＡ３に示すように増幅回路６１のゲインＧＦ４は徐々に上昇する。
【００５５】
そして信号周波数がオペアンプＯＰＣ２のカットオフ周波数ｆｃ３よりも十分に高くなると、ＯＰＣ２はボルテージフォロワ接続のオペアンプとしては全く機能しなくなり、ＯＰＣ２はその存在が無いものと同然になる。すると、増幅回路６１は、オペアンプＯＰＣ１とキャパシタＣＣ１、ＣＣ２とで構成される回路と同等になる。従って、キャパシタＣＣ１、ＣＣ２の容量をＣＡ１、ＣＡ２とすると、増幅回路６１のゲインはＧＦ１＝ＣＡ１／ＣＡ２に設定される。即ち図２のＡ４に示すように、バンドパスフィルタ特性のピークの周波数ｆｄ（所望信号、搬送波の周波数）におけるゲインは、ＧＦ１＝ＣＡ１／ＣＡ２に設定される。そして信号周波数が周波数ｆｄよりも高くなると、Ａ５に示すように増幅回路６１のゲインＧＦ４は徐々に減少する。このようにして、Ａ３、Ａ４、Ａ５に示すバンドパスフィルタの周波数特性が設定される。
【００５６】
このように本実施形態では、オペアンプＯＰＣ１としてそのバイアス電流が大きな高速のオペアンプを使用し、オペアンプＯＰＣ２としてそのバイアス電流が小さな低速のオペアンプを使用しているため、図２に示すようなバンドパスフィルタ特性を実現できる。これにより、所望信号（搬送波）の周波数ｆｄの帯域の信号だけを通過させ、ノイズ信号等の他の周波数帯域の信号を除去できるため、Ｓ／Ｎ比等を向上できる。また増幅回路６１に対して、増幅機能とバンドパスフィルタ機能の両方を持たせることができる。従って、増幅回路６１と別個にバンドパスフィルタを設ける必要がないため、回路の小規模化を図れると共に、回路要素を減らすことで低消費電力化も図れる。
【００５７】
スマートエントリシステムでは、車載機からの信号は無線でスマートキーの携帯機（電子機器）に送信されるため、車載機と携帯機との間の距離に応じて受信信号の振幅が、例えば１ｍＶ〜数百ｍＶというように大きく変動する。従って受信信号の振幅が変動した場合にも、増幅回路６１の出力信号ＯＵＴの振幅が一定になるようにゲインを自動調整する必要がある。
【００５８】
本実施形態では、入力信号ＩＮが最小の場合（例えば１ｍＶ）に、その時の信号振幅で適正な信号増幅ができるとともに、消費電流を最小限に抑えられるように、増幅回路６１が最適設計される。そして入力信号ＩＮの振幅が増加すると、制御信号ＶＣの電圧もそれに応じて増加し、カットオフ周波数制御回路１００は制御信号ＶＣの電圧の変化を受けて、オペアンプＯＰＣ１へ供給するバイアス電圧ＶＢ１と、オペアンプＯＰＣ２へ供給するバイアス電圧ＶＢ２の両方又はどちらか一方を変化させる。
【００５９】
上述したように、バイアス電圧ＶＢ１が増加してオペアンプＯＰＣ１のバイアス電流ＩＢ１が増加すると、ＯＰＣ１のカットオフ周波数が高くなる。逆に、ＶＢ１が減少してＩＢ１が減少すると、ＯＰＣ１のカットオフ周波数が低くなる。また同様にバイアス電圧ＶＢ２が増加してオペアンプＯＰＣ２のバイアス電流ＩＢ２が増加すると、ＯＰＣ２のカットオフ周波数が高くなる。逆に、ＶＢ２が減少してＩＢ２が減少すると、ＯＰＣ２のカットオフ周波数が低くなる。
【００６０】
このようにしてバイアス電圧ＶＢ１、ＶＢ２を変化させることにより、ＯＰＣ１とＯＰＣ２のカットオフ周波数を変化させることができる。上述したように、増幅回路６１のバンドパスフィルタの周波数特性はＯＰＣ１とＯＰＣ２のカットオフ周波数により設定されるから、結果としてバイアス電圧ＶＢ１、ＶＢ２を変化させることにより所望周波数ｆｄでのゲインを制御することができる。
【００６１】
具体的には、例えば図３に本実施形態によるゲイン制御の第１の手法を示す。図３において、ＧＦ１ａ〜ＧＦ１ｃはオペアンプＯＰＣ１のゲイン対周波数特性、ＧＦ２はオペアンプＯＰＣ２のゲイン対周波数特性、ＧＦ３はＯＰＣ２を介して出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性、ＧＦ４ａ〜ＧＦ４ｃは増幅回路６１のゲイン対周波数特性を表す。
【００６２】
図３に示す手法では、入力信号ＩＮの振幅が増加すると、カットオフ周波数制御回路１００はオペアンプＯＰＣ１のカットオフ周波数を下げる制御を行って所望周波数ｆｄ（例えば受信信号の搬送波の周波数）でのゲインを低下させる。例えば入力信号ＩＮが最小の場合に所望周波数ｆｄでのゲインが最大（図３のＢ３に示す）となるようにＯＰＣ１のカットオフ周波数が設定されている。このときのＯＰＣ１のゲイン対周波数特性はＧＦ１ａであり、増幅回路６１のゲイン対周波数特性はＧＦ４ａである。ここでＯＰＣ１のカットオフ周波数が下がると、ＯＰＣ１の高周波数側の減衰特性はＢ１、Ｂ２に示すように変化する。この変化に対応して増幅回路６１の特性もＢ１、Ｂ２に示すように変化する。結果として所望周波数ｆｄでのゲインはＢ３に示す最大値からＢ４へ、さらにＢ５へと減少する。
【００６３】
以上説明したように、図３に示す手法によれば、入力信号ＩＮの振幅が最小値より大きくなるにしたがって、オペアンプＯＰＣ１のカットオフ周波数を下げることによって所望周波数ｆｄでのゲインを適正な値まで低下させることができる。
【００６４】
なお、上述した状況とは反対に、入力信号ＩＮの振幅が大きな値から減少していく場合には、上記の制御の逆の制御すなわちオペアンプＯＰＣ１のカットオフ周波数を上げることによって所望周波数ｆｄでのゲインを適正な値まで上昇させることができる。
【００６５】
図４に本実施形態によるゲイン制御の第２の手法を示す。図４において、ＧＦ１はオペアンプＯＰＣ１のゲイン対周波数特性、ＧＦ２ａ〜ＧＦ２ｃはオペアンプＯＰＣ２のゲイン対周波数特性、ＧＦ３ａ〜ＧＦ３ｃはＯＰＣ２を介して出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性、ＧＦ４ａ〜ＧＦ４ｃは増幅回路６１のゲイン対周波数特性を表す。
【００６６】
図４に示す手法では、入力信号ＩＮの振幅が増加すると、カットオフ周波数制御回路１００はオペアンプＯＰＣ２のカットオフ周波数を上げる制御を行って所望周波数ｆｄでのゲインを低下させる。例えば入力信号ＩＮが最小の場合に所望周波数ｆｄでのゲインが最大（図４のＣ３に示す）となるようにＯＰＣ２のカットオフ周波数が設定されている。このときのＯＰＣ２のゲイン対周波数特性はＧＦ２ａであり、出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性はＧＦ３ａであり、増幅回路６１のゲイン対周波数特性はＧＦ４ａである。ここでＯＰＣ２のカットオフ周波数が上がると、ＯＰＣ２の高周波数側の減衰特性はＣ１、Ｃ２に示すように変化する。この変化に対応してフィードバックによるＯＰＣ１の特性もＣ６、Ｃ７に示すように変化するから、増幅回路６１の特性もＣ６、Ｃ７に示すように変化する。結果として所望周波数ｆｄでのゲインはＣ３に示す最大値からＣ４へ、さらにＣ５へと減少する。
【００６７】
以上説明したように、図４に示す手法によれば、入力信号ＩＮの振幅が最小値より大きくなるにしたがって、オペアンプＯＰＣ２のカットオフ周波数を上げることによって所望周波数ｆｄでのゲインを適正な値まで低下させることができる。
【００６８】
なお、上述した状況とは反対に、入力信号ＩＮの振幅が大きな値から減少していく場合には、上記の制御の逆の制御すなわちオペアンプＯＰＣ２のカットオフ周波数を下げることによって所望周波数ｆｄでのゲインを適正な値まで上昇させることができる。
【００６９】
図５に本実施形態によるゲイン制御の第３の手法を示す。図５において、ＧＦ１ａ〜ＧＦ１ｃはオペアンプＯＰＣ１のゲイン対周波数特性、ＧＦ２ａ〜ＧＦ２ｃはオペアンプＯＰＣ２のゲイン対周波数特性、ＧＦ３ａ〜ＧＦ３ｃはＯＰＣ２を介して出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性、ＧＦ４ａ〜ＧＦ４ｃは増幅回路６１のゲイン対周波数特性を表す。
【００７０】
図５に示す手法では、入力信号ＩＮの振幅が増加すると、カットオフ周波数制御回路１００はオペアンプＯＰＣ１のカットオフ周波数を下げる制御を行うとともに、オペアンプＯＰＣ２のカットオフ周波数を上げる制御を行って所望周波数ｆｄでのゲインを低下させる。例えば入力信号ＩＮが最小の場合に所望周波数ｆｄでのゲインが最大（図５のＤ３に示す）となるようにＯＰＣ１とＯＰＣ２の各々のカットオフ周波数が設定されている。このときのＯＰＣ１のゲイン対周波数特性はＧＦ１ａであり、ＯＰＣ２のゲイン対周波数特性はＧＦ２ａであり、出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性はＧＦ３ａであり、増幅回路６１のゲイン対周波数特性はＧＦ４ａである。ここでＯＰＣ１のカットオフ周波数が下がると、ＯＰＣ１の高周波数側の減衰特性はＤ１、Ｄ２に示すように変化する。また、ＯＰＣ２のカットオフ周波数が上がると、ＯＰＣ２の高周波数側の減衰特性はＤ６、Ｄ７に示すように変化し、この変化に対応してフィードバックによるＯＰＣ１の特性もＤ８、Ｄ９に示すように変化する。結果として、増幅回路６１の特性はＤ１、Ｄ２に示す変化とＤ８、Ｄ９に示す変化を重ねたものになるから、所望周波数ｆｄでのゲインはＤ３に示す最大値からＤ４へ、さらにＤ５へと減少する。
【００７１】
なお、上述した状況とは反対に、入力信号ＩＮの振幅が大きな値から減少していく場合には、上記の制御の逆の制御すなわちオペアンプＯＰＣ１のカットオフ周波数を上げるとともに、オペアンプＯＰＣ２のカットオフ周波数を下げることによって所望周波数ｆｄでのゲインを適正な値まで上昇させることができる。
【００７２】
図６に本実施形態によるゲイン制御の第４の手法を示す。図６において、ＧＦ１ａ〜ＧＦ１ｃはオペアンプＯＰＣ１のゲイン対周波数特性、ＧＦ２ａ〜ＧＦ２ｃはオペアンプＯＰＣ２のゲイン対周波数特性、ＧＦ３ａ〜ＧＦ３ｃはＯＰＣ２を介して出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性、ＧＦ４ａ〜ＧＦ４ｃは増幅回路６１のゲイン対周波数特性を表す。
【００７３】
図６に示す手法では、入力信号ＩＮの振幅が増加すると、カットオフ周波数制御回路１００はオペアンプＯＰＣ１のカットオフ周波数とオペアンプＯＰＣ２のカットオフ周波数を共に下げる制御を行って所望周波数ｆｄでのゲインを低下させる。例えば入力信号ＩＮが最小の場合に所望周波数ｆｄでのゲインが最大（図６のＥ３に示す）となるようにＯＰＣ１とＯＰＣ２の各々のカットオフ周波数が設定されている。このときのＯＰＣ１のゲイン対周波数特性はＧＦ１ａであり、ＯＰＣ２のゲイン対周波数特性はＧＦ２ａであり、出力信号ＯＵＴがフィードバックされた場合のＯＰＣ１のゲイン対周波数特性はＧＦ３ａであり、増幅回路６１のゲイン対周波数特性はＧＦ４ａである。ここでＯＰＣ１のカットオフ周波数が下がると、ＯＰＣ１の高周波数側の減衰特性はＥ１、Ｅ２に示すように変化する。また、ＯＰＣ２のカットオフ周波数が下がると、ＯＰＣ２の高周波数側の減衰特性はＥ６、Ｅ７に示すように変化し、この変化に対応してフィードバックによるＯＰＣ１の特性もＥ８、Ｅ９に示すように変化する。結果として、増幅回路６１の特性はＥ１、Ｅ２に示す変化とＥ８、Ｅ９に示す変化を重ねたものになるから、所望周波数ｆｄでのゲインはＥ３に示す最大値からＥ４へ、さらにＥ５へと減少する。
【００７４】
この図６に示す手法は、２つのオペアンプＯＰＣ１、ＯＰＣ２のカットオフ周波数を共に下げる制御を行うから、初期状態の特性ＧＦ４ａをそのまま低周波数側へ平行移動するものと考えてもよい。したがって増幅回路６１のバンドパスフィルタ特性のピークの位置は図６のＥ３、Ｅ１０、Ｅ１１に示すように低周波数側に移動する。
【００７５】
なお、上述した状況とは反対に、入力信号ＩＮの振幅が大きな値から減少していく場合には、上記の制御の逆の制御すなわちオペアンプＯＰＣ１とＯＰＣ２のカットオフ周波数を共に上げることによって所望周波数ｆｄでのゲインを適正な値まで上昇させることができる。
【００７６】
以上図３乃至図６によって説明した４つの手法のうち、第１の手法（図３）と第２の手法（図４）は２つのオペアンプＯＰＣ１、ＯＰＣ２のうち一方のカットオフ周波数のみを制御すればよいので、ゲイン設定が容易である。しかし、ゲインを下げるにつれて、所望周波数がバンドパスフィルタ特性の中心周波数からずれてしまい、Ｓ／Ｎ比が低下するという欠点がある。また、第４の手法（図６）はゲインのピーク値を維持したままバンドパスフィルタ特性を低周波数側へ平行移動したものであるから、やはりＳ／Ｎ比が低下するという欠点がある。これに対して、第３の手法（図５）はバンドパスフィルタ特性の中心周波数をずらさずにゲインだけを下げることができるから、高いＳ／Ｎ比を維持しながら自動ゲインコントロールを実現できる。ただしこの第３の手法は２つのオペアンプのカットオフ周波数を同時に制御しなければならないから、他の手法に比べてゲイン設定が複雑になる。
【００７７】
以上説明したように、図１に示した本実施形態の基本的な構成例では、増幅回路６１にバンドパスフィルタ特性を持たせることができるから、所望周波数成分を選択的に通過させて、ノイズ成分を除去することでＳ／Ｎ比を向上させることができる。さらに入力信号の振幅が変化した場合にも増幅回路６１の出力信号の振幅が一定になるように、増幅回路６１のゲインを自動的にコントロールすることができる。
【００７８】
２．カットオフ周波数制御回路
図７〜図１０に本実施形態のカットオフ周波数制御回路１００の詳細な構成例を示す。なお本実施形態のカットオフ周波数制御回路１００は図７〜図１０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７９】
図７にカットオフ周波数制御回路１００の第１の構成例を示す。本構成例のカットオフ周波数制御回路１００は、第１、第２のバイアス電圧生成回路１０１、１０２及び基準電流生成回路１０３を含む。本構成例は、上述した第１のゲイン制御手法（図３）を用いる。
【００８０】
具体的には、第１のバイアス電圧生成回路１０１は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦから、制御信号ＶＣに基づいて生成された電流ＩＣを減算した電流値（ＩＲＥＦ−ＩＣ）に対応する電圧値をもつ第１のバイアス電圧ＶＢ１を生成してオペアンプＯＰＣ１に供給する。また、第２のバイアス電圧生成回路１０２は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦの電流値に対応する一定の電圧値をもつ第２のバイアス電圧ＶＢ２を生成してオペアンプＯＰＣ２に供給する。
【００８１】
すなわち、入力信号ＩＮの振幅が増大すると制御信号ＶＣの電圧が上がり、ＶＣに基づいて生成された電流ＩＣも増加するから、上記の減算した電流値（ＩＲＥＦ−ＩＣ）は減少し、結果としてＯＰＣ１に供給されるバイアス電圧ＶＢ１が下がる。逆に入力信号ＩＮの振幅が減少すると制御信号ＶＣの電圧が下がり、ＶＣに基づいて生成された電流ＩＣも減少するから、上記の減算した電流値（ＩＲＥＦ−ＩＣ）は増加し、結果としてＯＰＣ１に供給されるバイアス電圧ＶＢ１が上がる。一方、ＯＰＣ２に供給されるバイアス電圧ＶＢ２は、ＶＣの変化に関わらず基準電流ＩＲＥＦの電流値に対応する一定の電圧値を維持する。
【００８２】
より具体的には、例えば図７に示すように、第１の構成例におけるカットオフ周波数制御回路１００はＰ型トランジスタＴＰ１〜ＴＰ３、ＴＰ５及びＴＰ６と、Ｎ型トランジスタＴＮ１〜ＴＮ６を含む。ＴＰ６とＴＮ６は一定のバイアス電圧ＶＲに応じた基準電流ＩＲＥＦを生成する。制御回路７０から出力された制御信号ＶＣはＴＮ１のゲートに供給されて、ＴＰ１とＴＮ１にはＶＣに対応した電流ＩＣが流れる。ＴＰ１とＴＰ２はカレントミラー回路を構成しているから、ＴＰ２とＴＮ２にはＩＣと等しい電流値をもつ電流ＩＣ１が流れる。さらに、ＴＮ２とＴＮ３もカレントミラー回路を構成しているから、ＴＮ３にはＩＣ１と等しい電流値をもつ電流ＩＤ１が流れる。また、ＴＰ３とＴＰ６もカレントミラー回路を構成しているから、ＴＰ３には基準電流ＩＲＥＦと等しい電流ＩＳ１が流れる。ここでＩＳ１はノードＮ１で電流ＩＡ１と電流ＩＤ１に分かれるが、電流保存則（キルヒホッフの法則）よりＩＡ１＝ＩＳ１−ＩＤ１が成り立つ。電流ＩＡ１はダイオード接続されたＴＮ４を流れるから、結局ノードＮ１にはＩＡ１（＝ＩＲＥＦ−ＩＣ）に対応する電圧が発生し、これがバイアス電圧ＶＢ１となる。
【００８３】
一方、ＴＰ５とＴＰ６はカレントミラー回路を構成しているから、ＴＰ５とＴＮ５には基準電流ＩＲＥＦと等しい電流ＩＳ２が流れる。ＴＮ５はダイオード接続されているから、結局基準電流ＩＲＥＦに対応する一定の電圧が発生し、これがバイアス電圧ＶＢ２となる。
【００８４】
以上説明したように、図７に示すカットオフ周波数制御回路１００の第１の構成例によれば、上述した第１のゲイン制御手法（図３）によって増幅回路６１のゲインを自動的にコントロールすることができる。
【００８５】
図８にカットオフ周波数制御回路１００の第２の構成例を示す。本構成例のカットオフ周波数制御回路１００は、第１、第２のバイアス電圧生成回路１０１、１０２及び基準電流生成回路１０３を含む。本構成例は、上述した第２のゲイン制御手法（図４）を用いる。
【００８６】
具体的には、第１のバイアス電圧生成回路１０１は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦの電流値に対応する一定の電圧値をもつ第１のバイアス電圧ＶＢ１を生成してオペアンプＯＰＣ１に供給する。また、第２のバイアス電圧生成回路１０２は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦに、制御信号ＶＣに基づいて生成された電流ＩＣを加算した電流値（ＩＲＥＦ＋ＩＣ）に対応する電圧値をもつ第２のバイアス電圧ＶＢ２を生成してオペアンプＯＰＣ２に供給する。
【００８７】
すなわち、入力信号ＩＮの振幅が増大すると制御信号ＶＣの電圧が上がり、ＶＣに基づいて生成された電流ＩＣも増加するから、上記の加算した電流値（ＩＲＥＦ＋ＩＣ）は増加し、結果としてＯＰＣ２に供給されるバイアス電圧ＶＢ２が上がる。逆に入力信号ＩＮの振幅が減少すると制御信号ＶＣの電圧が下がり、ＶＣに基づいて生成された電流ＩＣも減少するから、上記の加算した電流値（ＩＲＥＦ＋ＩＣ）は減少し、結果としてＯＰＣ２に供給されるバイアス電圧ＶＢ２が下がる。一方、ＯＰＣ１に供給されるバイアス電圧ＶＢ１は、ＶＣの変化に関わらず基準電流ＩＲＥＦの電流値に対応する一定の電圧値を維持する。
【００８８】
より具体的には、例えば図８に示すように、第２の構成例におけるカットオフ周波数制御回路１００はＰ型トランジスタＴＰ１、ＴＰ３〜ＴＰ６と、Ｎ型トランジスタＴＮ１、ＴＮ４〜ＴＮ６を含む。ＴＰ６とＴＮ６は一定のバイアス電圧ＶＲに応じた基準電流ＩＲＥＦを生成する。制御回路７０から出力された制御信号ＶＣはＴＮ１のゲートに供給されて、ＴＰ１とＴＮ１にはＶＣに対応した電流ＩＣが流れる。ＴＰ１とＴＰ４はカレントミラー回路を構成しているから、ＴＰ４にはＩＣと等しい電流値をもつ電流ＩＣ２が流れる。また、ＴＰ５とＴＰ６もカレントミラー回路を構成しているから、ＴＰ５には基準電流ＩＲＥＦと等しい電流ＩＳ２が流れる。ここでＩＣ２とＩＳ２はノードＮ２で合流し電流ＩＡ２となるが、電流保存則（キルヒホッフの法則）よりＩＡ２＝ＩＣ２＋ＩＳ２が成り立つ。電流ＩＡ２はダイオード接続されたＴＮ５を流れるから、結局ノードＮ２にはＩＡ２（＝ＩＲＥＦ＋ＩＣ）に対応する電圧が発生し、これがバイアス電圧ＶＢ２となる。
【００８９】
一方、ＴＰ３とＴＰ６はカレントミラー回路を構成しているから、ＴＰ３とＴＮ４には基準電流ＩＲＥＦと等しい電流ＩＳ１が流れる。ＴＮ４はダイオード接続されているから、結局基準電流ＩＲＥＦに対応する一定の電圧が発生し、これがバイアス電圧ＶＢ１となる。
【００９０】
以上説明したように、図８に示すカットオフ周波数制御回路１００の第２の構成例によれば、上述した第２のゲイン制御手法（図４）によって増幅回路６１のゲインを自動的にコントロールすることができる。
【００９１】
図９にカットオフ周波数制御回路１００の第３の構成例を示す。本構成例のカットオフ周波数制御回路１００は、第１、第２のバイアス電圧生成回路１０１、１０２及び基準電流生成回路１０３を含む。本構成例は、上述した第３のゲイン制御手法（図５）を用いる。
【００９２】
具体的には、第１のバイアス電圧生成回路１０１は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦから、制御信号ＶＣに基づいて生成された電流ＩＣを減算した電流値（ＩＲＥＦ−ＩＣ）に対応する電圧値をもつ第１のバイアス電圧ＶＢ１を生成してオペアンプＯＰＣ１に供給する。また、第２のバイアス電圧生成回路１０２は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦに、制御信号ＶＣに基づいて生成された電流ＩＣを加算した電流値（ＩＲＥＦ＋ＩＣ）に対応する電圧値をもつ第２のバイアス電圧ＶＢ２を生成してオペアンプＯＰＣ２に供給する。
【００９３】
すなわち、入力信号ＩＮの振幅が増大すると制御信号ＶＣの電圧が上がり、ＶＣに基づいて生成された電流ＩＣも増加するから、上記の減算した電流値（ＩＲＥＦ−ＩＣ）は減少し、結果としてＯＰＣ１に供給されるバイアス電圧ＶＢ１が下がる。一方、上記の加算した電流値（ＩＲＥＦ＋ＩＣ）は増加し、結果としてＯＰＣ２に供給されるバイアス電圧ＶＢ２が上がる。逆に入力信号ＩＮの振幅が減少すると制御信号ＶＣの電圧が下がり、ＶＣに基づいて生成された電流ＩＣも減少するから、上記の減算した電流値（ＩＲＥＦ−ＩＣ）は増加し、結果としてＯＰＣ１に供給されるバイアス電圧ＶＢ１が上がる。一方、上記の加算した電流値（ＩＲＥＦ＋ＩＣ）は減少し、結果としてＯＰＣ２に供給されるバイアス電圧ＶＢ２が下がる。
【００９４】
より具体的には、例えば図９に示すように、第３の構成例におけるカットオフ周波数制御回路１００はＰ型トランジスタＴＰ１〜ＴＰ６と、Ｎ型トランジスタＴＮ１〜ＴＮ６を含む。ＴＰ６とＴＮ６は一定のバイアス電圧ＶＲに応じた基準電流ＩＲＥＦを生成する。制御回路７０から出力された制御信号ＶＣはＴＮ１のゲートに供給されて、ＴＰ１とＴＮ１にはＶＣに対応した電流ＩＣが流れる。ＴＰ１とＴＰ２はカレントミラー回路を構成しているから、ＴＰ２とＴＮ２にはＩＣと等しい電流値をもつ電流ＩＣ１が流れる。さらに、ＴＮ２とＴＮ３もカレントミラー回路を構成しているから、ＴＮ３にはＩＣ１と等しい電流値をもつ電流ＩＤ１が流れる。また、ＴＰ３とＴＰ６もカレントミラー回路を構成しているから、ＴＰ３には基準電流ＩＲＥＦと等しい電流ＩＳ１が流れる。ここでＩＳ１はノードＮ１で電流ＩＡ１と電流ＩＤ１に分かれるが、電流保存則（キルヒホッフの法則）よりＩＡ１＝ＩＳ１−ＩＤ１が成り立つ。電流ＩＡ１はダイオード接続されたＴＮ４を流れるから、結局ノードＮ１にはＩＡ１（＝ＩＲＥＦ−ＩＣ）に対応する電圧が発生し、これがバイアス電圧ＶＢ１となる。
【００９５】
一方、ＴＰ１とＴＰ４はカレントミラー回路を構成しているから、ＴＰ４にはＩＣと等しい電流値をもつ電流ＩＣ２が流れる。また、ＴＰ５とＴＰ６もカレントミラー回路を構成しているから、ＴＰ５には基準電流ＩＲＥＦと等しい電流ＩＳ２が流れる。ここでＩＣ２とＩＳ２はノードＮ２で合流し電流ＩＡ２となるが、電流保存則（キルヒホッフの法則）よりＩＡ２＝ＩＣ２＋ＩＳ２が成り立つ。電流ＩＡ２はダイオード接続されたＴＮ５を流れるから、結局ノードＮ２にはＩＡ２（＝ＩＲＥＦ＋ＩＣ）に対応する電圧が発生し、これがバイアス電圧ＶＢ２となる。
【００９６】
以上説明したように、図９に示すカットオフ周波数制御回路１００の第３の構成例によれば、上述した第３のゲイン制御手法（図５）によって増幅回路６１のゲインを自動的にコントロールすることができる。
【００９７】
図１０にカットオフ周波数制御回路１００の第４の構成例を示す。本構成例のカットオフ周波数制御回路１００は、第１のバイアス電圧生成回路１０１及び基準電流生成回路１０３を含む。本構成例は、上述した第４のゲイン制御手法（図６）を用いる。
【００９８】
具体的には、第１のバイアス電圧生成回路１０１は、基準電流生成回路１０３で生成された基準電流ＩＲＥＦから、制御信号ＶＣに基づいて生成された電流ＩＣを減算した電流値（ＩＲＥＦ−ＩＣ）に対応する電圧値をもつ第１、第２のバイアス電圧ＶＢ１、ＶＢ２を生成して各々オペアンプＯＰＣ１、ＯＰＣ２に供給する。
【００９９】
すなわち、入力信号ＩＮの振幅が増大すると制御信号ＶＣの電圧が上がり、ＶＣに基づいて生成された電流ＩＣも増加するから、上記の減算した電流値（ＩＲＥＦ−ＩＣ）は減少し、結果としてバイアス電圧ＶＢ１、ＶＢ２がともに下がる。逆に入力信号ＩＮの振幅が減少すると制御信号ＶＣの電圧が下がり、ＶＣに基づいて生成された電流ＩＣも減少するから、上記の減算した電流値（ＩＲＥＦ−ＩＣ）は増加し、結果としてバイアス電圧ＶＢ１、ＶＢ２がともに上がる。
【０１００】
より具体的には、例えば図１０に示すように、第４の構成例におけるカットオフ周波数制御回路１００はＰ型トランジスタＴＰ１〜ＴＰ３及びＴＰ６と、Ｎ型トランジスタＴＮ１〜ＴＮ４及びＴＮ６を含む。ＴＰ６とＴＮ６は一定のバイアス電圧ＶＲに応じた基準電流ＩＲＥＦを生成する。制御回路７０から出力された制御信号ＶＣはＴＮ１のゲートに供給されて、ＴＰ１とＴＮ１にはＶＣに対応した電流ＩＣが流れる。ＴＰ１とＴＰ２はカレントミラー回路を構成しているから、ＴＰ２とＴＮ２にはＩＣと等しい電流値をもつ電流ＩＣ１が流れる。さらに、ＴＮ２とＴＮ３もカレントミラー回路を構成しているから、ＴＮ３にはＩＣ１と等しい電流値をもつ電流ＩＤ１が流れる。また、ＴＰ３とＴＰ６もカレントミラー回路を構成しているから、ＴＰ３には基準電流ＩＲＥＦと等しい電流ＩＳ１が流れる。ここでＩＳ１はノードＮ１で電流ＩＡ１と電流ＩＤ１に分かれるが、電流保存則（キルヒホッフの法則）よりＩＡ１＝ＩＳ１−ＩＤ１が成り立つ。電流ＩＡ１はダイオード接続されたＴＮ４を流れるから、結局ノードＮ１にはＩＡ１（＝ＩＲＥＦ−ＩＣ）に対応する電圧が発生し、これがバイアス電圧ＶＢ１、ＶＢ２となる。
【０１０１】
以上説明したように、図１０に示すカットオフ周波数制御回路１００の第４の構成例によれば、上述した第４のゲイン制御手法（図６）によって増幅回路６１のゲインを自動的にコントロールすることができる。
【０１０２】
上述した４つの構成例では、いずれもカレントミラー回路を用いてバイアス電圧生成に必要な電流を得ている。上記の説明では全てのカレントミラー回路のミラー比（例えばＩＣとＩＣ１の電流比をいう）が１の場合について説明したものであるが、各々のカレントミラー回路のミラー比を１以外の別々の値に設定することができる。こうすることによりバイアス電圧ＶＢ１、ＶＢ２の変化する範囲をより望ましい範囲に設定することができる。このミラー比はカレントミラー回路を構成する２つのトランジスタのゲート幅（チャネル幅）の比を変えることによって任意の値に設定することが可能である。
【０１０３】
なお、本実施形態のカットオフ周波数制御回路１００は、以上説明した図７〜図１０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０４】
例えば図１１にその変形例の一つを示す。図１１の変形例は、上述した第１の構成例（図７）にＰ型トランジスタＴＰ７〜ＴＰ９を追加したものである。追加されたＴＰ７〜ＴＰ９はレベルシフタを構成し、制御信号ＶＣの電位を適当な電位まで上昇させてからＮ型トランジスタＴＮ１のゲートに入力している。こうすることにより、制御信号ＶＣの電位と制御信号ＶＣに基づいて生成された電流ＩＣの関係をより望ましいものにすることができる。具体的にはレベルシフタがない場合（図７）では、制御信号ＶＣが直接ＴＮ１のゲートに入力されるから、しきい値電圧の近くのわずかな電位変化に対して、電流ＩＣが急激に変化してしまう。これによって制御信号ＶＣのノイズやトランジスタ特性のばらつきなどの影響を受けやすくなる。一方、レベルシフタを設けた場合（図１１）では、しきい値電圧より高い領域でゲート電圧が変化することになるから電流ＩＣの変化は緩やかになる。したがって、制御信号ＶＣのノイズやトランジスタ特性のばらつきなどの影響を受けにくくなり、より安定な動作を得ることができる。
【０１０５】
なお、上記変形例（図１１）は第１の構成例（図７）にレベルシフタを追加したものであるが、これ以外に上述した第２乃至第４の構成例（図８〜図１０）に追加することもできる。
【０１０６】
３．増幅回路
図１２に本実施形態の増幅回路６１の基本的な構成例を示す。なお本実施形態の増幅回路６１は図１２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０７】
本実施形態では、例えばオペアンプＯＰＣ１として高速なオペアンプを用い、オペアンプＯＰＣ２として低速なオペアンプを用いる。具体的には例えばオペアンプＯＰＣ１に流れるバイアス電流を、オペアンプＯＰＣ２に流れるバイアス電流よりも大きくしたり、オペアンプＯＰＣ１を構成するトランジスタのゲート長を小さくする。例えば、図１２に示すように、オペアンプＯＰＣ１に流れる第１のバイアス電流をＩＢ１とし、オペアンプＯＰＣ２に流れる第２のバイアス電流をＩＢ２とした場合に、ＩＢ１＞ＩＢ２に設定する。例えばバイアス電流ＩＢ２をＩＢ１の１／１０〜１／４０程度に設定する。即ちオペアンプＯＰＣ１として、高周波数帯域でも動作する高速なオペアンプを採用し、オペアンプＯＰＣ２として、低周波数帯域でしか動作しない低速なオペアンプを採用する。このようにすることで、増幅回路６１にバンドパスフィルタの周波数特性を持たせることが可能になる。つまり図１３のＦ１に示すように、増幅回路６１のバンドパスフィルタの低周波数側のカットオフ周波数ｆｃ１は、オペアンプＯＰＣ２の出力インピーダンスＲＯＵＴ２と、ＯＰＣ２の出力ノードＮＡ３の負荷容量ＣＯＵＴ２により設定される。
【０１０８】
なおオペアンプＯＰＣ２の出力インピーダンスＲＯＵＴ２（電流供給能力）は、ＯＰＣ２のバイアス電流ＩＢ２や、ＯＰＣ２を構成するトランジスタのゲート長などにより決まる。例えばバイアス電流が大きくなるほど、或いはゲート長が短くなるほど、出力インピーダンスＲＯＵＴ２は小さくなる。またノードＮＡ３の負荷容量ＣＯＵＴ２は、キャパシタＣＣ１、ＣＣ２の容量や、オペアンプＯＰＣ１の反転入力端子のゲート容量や、オペアンプＯＰＣ２自身のトランジスタのドレイン容量や、ノードＮＡ３の配線の寄生容量などにより決まる。
【０１０９】
一方、図１３のＦ２に示すように、バンドパスフィルタの高周波数側のカットオフ周波数ｆｃ２は、オペアンプＯＰＣ１の出力インピーダンスＲＯＵＴ１と、ＯＰＣ１の出力ノードＮＡ４の負荷容量ＣＯＵＴ１により設定される。
【０１１０】
なおオペアンプＯＰＣ１の出力インピーダンスＲＯＵＴ１は、ＯＰＣ１のバイアス電流ＩＢ１や、ＯＰＣ１を構成するトランジスタのゲート長などにより決まる。またノードＮＡ４の負荷容量ＣＯＵＴ１は、キャパシタＣＣ１の容量や、オペアンプＯＰＣ２の非反転入力端子のゲート容量や、オペアンプＯＰＣ１自身のトランジスタのドレイン容量や、ノードＮＡ４の配線の寄生容量などにより決まる。
【０１１１】
図１４に増幅回路６１の詳細な構成例を示す。図１４では、増幅回路６１のオペアンプＯＰＣ２としてレール・ツー・レール型のオペアンプを採用している。但し本実施形態では、オペアンプＯＰＣ２としてレール・ツー・レール型以外のオペアンプを採用してもよい。
【０１１２】
図１４において、オペアンプＯＰＣ１は差動部（差動段）により構成され、出力部（出力段）を含まない構成になっている。またオペアンプＯＰＣ２は、第１、第２の差動部６６、６８により構成され、各々の差動部は出力部を含まない構成になっている。
【０１１３】
そしてオペアンプＯＰＣ１の差動部６４の出力（ＮＡ４、ＶＳ４）は、オペアンプＯＰＣ２の差動部６６、６８の非反転入力端子（第１の入力端子）に接続される。具体的には例えば差動対トランジスタの一方のトランジスタのゲートに接続される。また差動部６６の出力と差動部６８の出力は共通接続されると共に、差動部６６、６８の出力（ＮＡ３、ＶＳ３）は、差動部６６、６８の反転入力端子（第２の入力端子）に接続される。具体的には差動対トランジスタの一方とは異なる他方のトランジスタのゲートに接続される。
【０１１４】
このように、オペアンプＯＰＣ１、ＯＰＣ２として、出力部を設けずに、差動部６４、６６、６８だけにより構成されるオペアンプを採用することで、低消費電力化を図れる。即ち一般的なオペアンプに設けられている出力部では、バイアス電流が流れるため、そのバイアス電流の分だけオペアンプの消費電流が増えてしまう。この点、図１４のように出力部を設けない構成とすれば、出力部に流れるバイアス電流を節約でき、低消費電力化を図れる。
【０１１５】
特に本実施形態では、差動部６６、６８に流れるバイアス電流ＩＢ２を極力小さくすることで、図２のＡ２に示すようなオペアンプＯＰＣ２のローパスフィルタの減衰特性を実現し、これによりＡ３に示すような増幅回路６１のバンドパスフィルタの減衰特性を実現している。即ち高周波数帯域においてボルテージフォロワ接続のオペアンプＯＰＣ２の存在を無くすことで、バンドパスフィルタの周波数特性を実現しているため、差動部６６、６８に流れるバイアス電流は例えば数ｎＡ程度に絞られており、非常に小さい。従って、これらの差動部６６、６８の出力をショート接続しても、それにより生じる貫通電流も数ｎＡ程度であり、無視できる。
【０１１６】
一方、本実施形態では、差動部６４に流れるバイアス電流ＩＢ１については、差動部６６、６８に流れるバイアス電流ＩＢ２よりも大きくすることで、図２のＡ６に示すようなオペアンプＯＰＣ１のローパスフィルタの減衰特性を実現し、これによりＡ５に示すような増幅回路６１のバンドパスフィルタの減衰特性を実現している。従ってバイアス電流ＩＢ１が大きいため、差動部６４に出力部を設けなくても、その出力の負荷容量については十分に駆動できる。
【０１１７】
従って図１４の構成によれば、増幅回路６１に対して増幅機能とバンドパスフィルタ機能の両方を持たせることができると共に、低消費電力化も実現できるという効果がある。
【０１１８】
図１５に差動部６４、６６、６８の更に詳細な構成例を示す。なお差動部６４、６６、６８は図１５の構成に限定されず、その構成要素の一部を省略したり他の構成要素を追加する等の種々の変形実施が可能である。
【０１１９】
図１５に示すようにオペアンプＯＰＣ１の差動部６４は、トランジスタＴＣ１、ＴＣ２により構成されるカレントミラー回路を含む。また一方のトランジスタＴＣ３のゲートに入力信号ＶＳ２が入力され、他方のトランジスタＴＣ４のゲートに第１、第２の差動部６６、６８の出力（ＮＡ３）が接続される差動対トランジスタＴＣ３、ＴＣ４を含む。またカレントミラー回路（ＴＣ１、ＴＣ２）及び差動対トランジスタＴＣ３、ＴＣ４に流れるバイアス電流を供給する電流源トランジスタＴＣ５を含む。
【０１２０】
なお図１５ではＴＣ１、ＴＣ２はＰ型トランジスタになっており、ＴＣ３、ＴＣ４、ＴＣ５はＮ型トランジスタになっている。またトランジスタＴＣ５のゲートにはバイアス電圧ＢＣ１が入力される。
【０１２１】
オペアンプＯＰＣ２の第１の差動部６６は、Ｐ型トランジスタＴＣ６、ＴＣ７により構成される第１のカレントミラー回路を含む。また一方のＮ型トランジスタＴＣ８のゲートに差動部６４の出力（ＮＡ４）が接続され、他方のＮ型トランジスタＴＣ９のゲートに第１及び第２の差動部６６、６８の出力（ＮＡ３）が接続される第１の差動対トランジスタＴＣ８、ＴＣ９を含む。また第１のカレントミラー回路（ＴＣ６、ＴＣ７）及び第１の差動対トランジスタＴＣ８、ＴＣ９に流れるバイアス電流を供給し、Ｎ型トランジスタにより構成される第１の電流源トランジスタＴＣ１０を含む。
【０１２２】
オペアンプＯＰＣ２の第２の差動部６８は、Ｎ型トランジスタＴＣ１１、ＴＣ１２により構成される第２のカレントミラー回路を含む。また一方のＰ型トランジスタＴＣ１４のゲートに差動部６４の出力（ＮＡ４）が接続され、他方のＰ型トランジスタＴＣ１３のゲートに第１及び第２の差動部６６、６８の出力（ＮＡ３）が接続される第２の差動対トランジスタＴＣ１３、ＴＣ１４を含む。また第２のカレントミラー回路（ＴＣ１１、ＴＣ１２）及び第２の差動対トランジスタＴＣ１３、ＴＣ１４に流れるバイアス電流を供給し、Ｐ型トランジスタにより構成される第２の電流源トランジスタＴＣ１５を含む。
【０１２３】
図１５によれば、差動部６６、６８によりレール・ツー・レール型のオペアンプを構成できる。
【０１２４】
即ちノードＮＡ４に出力される信号ＶＳ４は、その小信号増幅の動作点（増幅中心）が例えば０．８〜１．０Ｖに設定されている。従ってオペアンプＯＰＣ２に差動部６６しか設けないと、動作点の下側の電圧範囲で、差動部６６のＮ型トランジスタＴＣ８がオフ状態になり、電源電圧範囲の下側に不感帯領域が形成されてしまうおそれがある。
【０１２５】
この点、図１５では差動部６６の他に差動部６８が設けられている。従ってノードＮＡ４の電圧が低くなっても、差動部６８のＰ型トランジスタＴＣ１４がオン状態になるため、差動部６８を用いて信号ＶＳ４を増幅することが可能になる。従って、電源電圧範囲の下側に不感帯領域が形成されるのを防止できる。
【０１２６】
一方、オペアンプＯＰＣ２に差動部６８しか設けないと、動作点の上側の電圧範囲で、差動部６８のＰ型トランジスタＴＣ１４がオフ状態になり、電源電圧範囲の上側に不感帯領域が形成されてしまうおそれがある。
【０１２７】
この点、図１５では差動部６８の他に差動部６６が設けられている。従ってノードＮＡ４の電圧が高くてなっても、差動部６６のＮ型トランジスタＴＣ８がオン状態になるため、差動部６６を用いて信号ＶＳ４を増幅することが可能になる。従って、電源電圧範囲の上側に不感帯領域が形成されるのを防止できる。
【０１２８】
このように図１５の構成によれば、電源電圧範囲の下側及び上側に不感帯領域が形成されるのを防止でき、レール・ツー・レール型のオペアンプを実現できる。
【０１２９】
例えばオペアンプＯＰＣ２としてレール・ツー・レール型のオペアンプを用いないと、オペアンプＯＰＣ１の出力からＯＰＣ１の反転入力端子への信号のフィードバックにアンバランスが生じ、オペアンプＯＰＣ１による増幅後の信号ＶＳ４の中心レベルがシフトしてしまう現象が生じる。特に複数の増幅回路をカスケード接続すると、このシフト量が更に増えてしまう。
【０１３０】
この点、オペアンプＯＰＣ２としてレール・ツー・レール型のオペアンプを用いれば、動作点を中心に上側も下側もバランス良く増幅できる。従って、オペアンプＯＰＣ１の出力からＯＰＣ１の反転入力端子への信号のフィードバックのアンバランスを軽減でき、増幅後の信号ＶＳ４の中心レベルがシフトしてしまう現象を防止できる。この結果、後段の回路（例えば後述する復調回路）への出力信号の中心レベルがシフトして、後段の回路の処理が困難になるという事態を防止できる。
【０１３１】
また前述したように差動部６６、６８に流れるバイアス電流ＩＢ２は極力絞られている。具体的には電流源トランジスタＴＣ１０のＷ／Ｌ（ゲート幅／ゲート長）を極力小さくしている（例えばＷ／Ｌ＝１／１０〜１／３０）。またトランジスタＴＣ１５のＷ／Ｌを小さくしたり、トランジスタＴＣ１５のバイアス電圧ＢＣ３を生成するＮ型トランジスタのＷ／Ｌを極力小さくしている。これによりバイアス電流ＩＢ２は例えば数ｎＡに絞られる。
【０１３２】
従って例えばＶＤＤからトランジスタＴＣ７、ＴＣ１１を介してＶＳＳに至る経路や、ＶＤＤからトランジスタＴＣ１５、ＴＣ１３、ＴＣ９、ＴＣ１０を介してＶＳＳに至る経路などで貫通電流が流れても、その貫通電流は例えば数ｎＡ程度であり非常に小さい。従って、図１５のように差動部６６、６８の出力をショート接続しても、貫通電流による悪影響はほとんど無視できる。そして差動部６６、６８の出力をショート接続することで、オペアンプＯＰＣ２に出力部等を設けなくても済むため、低消費電力化や回路の小規模化を図れる。
【０１３３】
なおオペアンプＯＰＣ２として図１６のような一般的なレール・ツー・レール型のオペアンプを採用してもよい。図１６のオペアンプによれば、差動部の出力同士はショート接続されないため貫通電流は防止できるが、トランジスタＴＧ１５、ＴＧ１６で構成される出力部や、トランジスタＴＧ１１、ＴＧ１２、ＴＧ１３、ＴＧ１４等が必要になるため、消費電流が大きくなると共に回路が大規模化する。この点、図１５の構成によれば図１６に比べて低消費電力を低減できると共に回路を小規模化できる。
【０１３４】
４．オフセット電圧
本実施形態では図１７に示すように、オペアンプＯＰＣ１のオフセット電圧をＶＯＦ１とし、オペアンプＯＰＣ２のオフセット電圧をＶＯＦ２とした場合に、ＶＯＦ１＞ＶＯＦ２に設定している。具体的にはオペアンプＯＰＣ１を構成する差動対トランジスタＴＣ３、ＴＣ４のゲート長をＬ１、ゲート幅をＷ１とし、オペアンプＯＰＣ２を構成する差動対トランジスタＴＣ８、ＴＣ９のゲート長をＬ２、ゲート幅をＷ２とした場合に、Ｌ１×Ｗ１＜Ｌ２×Ｗ２に設定している。
【０１３５】
例えば図１の増幅回路を複数設けて、これらをカスケード接続することで、高い増幅率を得ることができる。この場合に、各増幅回路のオフセット電圧が大きいと、動作点がシフトしてしまい、適正な増幅動作を実現できなくなるおそれがある。
【０１３６】
この場合に、例えば１段目の増幅回路と２段目の増幅回路の間にＤＣカット用のキャパシタを設けて、オフセット電圧の影響を排除する手法も考えられる。しかしながら、この手法によると、ＤＣカット用のキャパシタを充放電するために、オペアンプＯＰＣ１の電流供給能力を高める必要があり、消費電力が増加する。
【０１３７】
従って、動作点のシフトの防止と低消費電力化を両立するためには、オペアンプＯＰＣ２（ＯＰＣ４）の差動対トランジスタのＬ×Ｗ＝Ｌ２×Ｗ２を大きくして、オフセット電圧を小さくすると共に、複数の増幅回路をＤＣカット用のキャパシタを介さずに直接接続することが望ましい。
【０１３８】
ところが、本実施形態では、前述したように低消費電力化のために、オペアンプＯＰＣ１として高速なオペアンプを用い、オペアンプＯＰＣ２として低速なオペアンプを用いている。従って、オフセット電圧を小さくするためにオペアンプＯＰＣ１の差動対トランジスタＴＣ４のＬ×Ｗ＝Ｌ１×Ｗ１を大きくすると、ＴＣ４のドレイン容量も増えてしまい、オペアンプＯＰＣ１の高速化の妨げとなる。
【０１３９】
一方、オペアンプＯＰＣ２については、オフセット電圧を小さくするために差動対トランジスタＴＣ８、ＴＣ９のＬ×Ｗ＝Ｌ２×Ｗ２を大きくしても、オペアンプＯＰＣ２は元々低速で動作すれば十分であるため、それほど問題が生じない。
【０１４０】
そこで本実施形態では、オペアンプＯＰＣ２の差動対トランジスタＴＣ８、ＴＣ９のＬ２×Ｗ２を大きくして、そのオフセット電圧ＶＯＦ２を小さくする。一方、オペアンプＯＰＣ１の差動対トランジスタＴＣ４のＬ１×Ｗ１については、Ｌ２×Ｗ２よりも小さくして、そのオフセット電圧をＶＯＦ１＞ＶＯＦ２に設定する。これにより、動作点のシフトの防止と低消費電力化を両立できる。
【０１４１】
５．制御回路
図１８に本実施形態の制御回路７０の詳細な構成例を示す。なお本実施形態の制御回路７０は図１８の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１４２】
制御回路７０は、充電ノードＮＣとＶＳＳ（第１の電源）との間に設けられた充電用キャパシタＣＤ１と、充電ノードＮＣとＶＤＤ（広義には第２の電源）との間に設けられた充電用トランジスタＴＤ１を含む。制御回路７０が含む比較回路７２（充電制御回路）は、増幅回路６１の出力信号ＯＵＴと基準電圧ＶＲＥＦの比較処理を行い、比較結果に基づいて充電用トランジスタＴＤ１により充電用キャパシタＣＤ１の充電を制御する。これにより充電ノードＮＣの電圧が制御信号ＶＣとしてカットオフ周波数制御回路１００に出力される。
【０１４３】
なお制御回路７０は、充電ノードＮＣとＶＳＳ（第１の電源）との間に設けられ、ＶＳＳ側に定電流を流す放電用トランジスタＴＤ２を含む。この放電用のトランジスタＴＤ２は、充電用トランジスタＴＤ１に比べて例えば電流供給能力が低いトランジスタになっている。例えば放電用トランジスタＴＤ２のＷ／Ｌ（ゲート幅／ゲート長）はＴＤ１のＷ／Ｌよりも小さくなっている。
【０１４４】
更に具体的には、放電用トランジスタＴＤ２に流れる定電流と充電用キャパシタＣＤ１の容量により設定される放電期間は、ＡＳＫ変調される受信信号の論理レベル１（広義には第１の論理レベル）の転送期間Ｔ１よりも長くなっている。即ち放電用トランジスタＴＤ２のゲートにはバイアス電圧ＢＤ１が入力され、これにより定電流が流れる。放電用トランジスタＴＤ２による放電期間は、この定電流の大きさと充電用キャパシタＣＤ１の容量により設定される。そしてこの放電期間が、論理レベル１の転送期間Ｔ１よりも十分に長い期間（例えばＴ１の１０倍以上の期間）になるように、放電用トランジスタＴＤ２に流れる定電流が設定される。具体的にはバイアス電圧ＢＤ１の大きさや放電用トランジスタＴＤ２のＷ／Ｌが設定される。
【０１４５】
即ち受信信号ＩＮの振幅は、車載機と携帯機との距離が離れると小さくなるため、本実施形態の受信回路では、微少な振幅の受信信号についても検知できるように、受信回路の回路定数が設定されている。従って、ノイズ信号についても受信信号として検知してしまい、これにより制御信号ＶＣの電圧が上昇してしまうおそれがある。そしてノイズ信号により制御信号ＶＣの電位が上昇し、本来の受信信号が入力される前に、増幅回路６１のゲインが小さな値に設定されてしまう。そしてゲインがそこから戻らなくなり、適正なゲイン制御を実現できなくなるおそれがある。
【０１４６】
この点、図１８では、放電用トランジスタＴＤ２により、微少な定電流がＶＳＳ側に常に流れる。従って、ノイズ信号により制御信号ＶＣの電位が上昇したとしても、その電位が放電用トランジスタＴＤ２によりＶＳＳ側に戻される。この結果、ノイズ信号に起因して制御信号ＶＣの電位が上昇し、本来の受信信号の入力前に増幅回路６１のゲインが小さな値に設定されてしまう事態を防止できる。
【０１４７】
また、この時、放電用トランジスタＴＤ２による放電期間は、長い方の転送期間である論理レベル１の転送期間Ｔ１よりも十分に長くなるように設定されている。従って、本来のデータ転送期間においては、放電用トランジスタＴＤ２による放電についてはほとんど無視できるようになり、適正なデータ転送を実現できる。
【０１４８】
また図１８では、ウェイクアップ用のトランジスタＴＤ３も設けられている。このＮ型のトランジスタＴＤ３は、そのゲートに制御信号ＶＣが入力され、そのソースはＶＳＳに接続され、そのドレインにウェイクアップ信号ＷＡＫＥを出力する。従って、制御信号ＶＣの電位が上昇し、例えばトランジスタＴＤ３のしきい値電圧よりも大きくなると、ウェイクアップ信号ＷＡＫＥがアクティブになる（ＨレベルからＬレベルに変化する）。これにより、受信回路や、受信回路を含む集積回路装置の他の回路に対して、バースト期間ＴＢでのバースト信号が検出され、ウェイクアップすべきことを伝えることが可能になる。
【０１４９】
更に図１８では、リセット用のトランジスタＴＤ９も設けられている。このＮ型のトランジスタＴＤ９は、そのゲートにリセット信号が入力され、そのソースはＶＳＳに接続される。そしてリセット信号がＨレベル（アクティブ）になると、充電ノードＮＣをＶＳＳレベルにリセットする。
【０１５０】
６．受信回路
図１９に本実施形態の自動ゲインコントロール回路を含む受信回路の構成例を示す。なお本実施形態の受信回路は図１９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１５１】
図１９の受信回路は、ハイパスフィルタ４０、ＤＣレベルシフタ５０、自動ゲインコントロール回路２００、基準電圧生成回路８０及び復調回路９０を含む。
【０１５２】
コイル（ＬＣ共振回路）等で構成されるアンテナ部１０からの受信信号ＡＩＮはハイパスフィルタ４０に入力される。
【０１５３】
ハイパスフィルタ４０は、受信信号ＡＩＮの入力ノードＮＡ０とハイパスフィルタ４０の出力ノードＮＡ１との間に設けられたキャパシタＣＡ１と、出力ノードＮＡ１とＶＳＳ（広義には第１の電源）との間に設けられ、そのゲートに一定のバイアス電圧ＶＨが入力されるＮ型のトランジスタＴＡ１を含む。即ちキャパシタＣＡ１の容量とトランジスタＴＡ１のオン抵抗によりハイパスフィルタ４０が構成される。
【０１５４】
スマートエントリシステムを例にとれば、搬送波の振幅を入力デジタル信号に対応させて変化させるＡＳＫ（Amplitude Shift Keying）変調されたＬＦ（Low Frequency）帯域の受信信号ＡＩＮが、ハイパスフィルタ４０に入力される。そしてハイパスフィルタ４０は、ＡＳＫ変調（振幅変調）された例えば１２０〜１４０ＫＨｚのＬＦ帯域の受信信号ＡＩＮを通過させ、これより低い周波数の信号を減衰させる。
【０１５５】
ＤＣレベルシフタ５０は、ハイパスフィルタ４０を通過した信号ＶＳ１のＤＣレベルシフトを行って、ＤＣレベルシフト後の入力信号ＩＮを出力する。即ちＤＣレベルシフタ５０は、増幅回路６１の小信号増幅の動作点（増幅中心）に入力信号ＩＮのＤＣレベルが設定されるようにレベルシフト変換を行う。このＤＣレベルシフタ５０は、ＶＳＳ（第１の電源）とその出力ノードＮＡ２との間に設けられ、そのゲートにハイパスフィルタ４０からの信号ＶＳ１が入力されるＮ型のトランジスタＴＢ１と、ＶＤＤ（広義には第２の電源）とその出力ノードＮＡ２との間に設けられる電流源ＩＳＨを含む。ここで電流源ＩＳＨはそのゲートに一定のバイアス電圧が入力されるＰ型のトランジスタで構成してもよいし、電流源として機能する抵抗等で構成してもよい。
【０１５６】
増幅回路６１、６２はＤＣレベルシフト後の信号ＩＮを増幅し、出力信号ＯＵＴを出力する。増幅回路６１、６２は各々図２で説明したバンドパスフィルタの周波数特性を有する。具体的には受信信号ＩＮの搬送波（所望信号）の周波数帯域（例えば１２０〜１４０ＫＨｚ）を中心周波数とするバンドパスフィルタ特性を有する。なお、この増幅回路は図１９に示すようなカスケード接続された２個の増幅回路に限定されるものではなく、１個のみでもよいし、あるいは３個以上の増幅回路をカスケード接続してもよい。
【０１５７】
制御回路７０は増幅回路６１、６２の出力信号ＯＵＴと基準電圧ＶＲＥＦを比較して、制御信号ＶＣを出力する。
【０１５８】
上述したように、カットオフ周波数制御回路１００は制御信号ＶＣに基づいてオペアンプＯＰＣ１、ＯＰＣ２のカットオフ周波数を制御することにより、増幅回路６１、６２の所望周波数でのゲインを適正な値に設定することができる。このような自動ゲイン調整を行うことで、復調回路９０には一定の振幅の出力信号ＯＵＴが入力されるようになり、復調回路９０での復調処理が容易になる。
【０１５９】
基準電圧生成回路８０は基準電圧ＶＲＥＦを生成して出力する。
【０１６０】
復調回路９０は、増幅回路６１、６２からの出力信号ＯＵＴに基づいて復調処理を行う。即ちＡＳＫ変調された信号から入力デジタル信号を得るため復調処理を行う。
【０１６１】
図２０に受信回路の動作を説明するための信号波形例を示す。図２０のＧ１に示すように、受信回路はバースト期間ＴＢにおいて、車載機から所与のパルス数のバースト信号を、受信信号ＡＩＮとして受信する。このバースト期間ＴＢはプリアンブル期間に相当し、バースト期間ＴＢにおいてはＡＳＫ変調されていないバースト信号が受信される。このバースト期間ＴＢ内において受信信号ＡＩＮの自動ゲイン調整が行われる。
【０１６２】
図２０のＧ２に示すように、バースト期間ＴＢに続く転送期間Ｔ０、Ｔ１において、デジタル信号の論理レベル０、１に相当するＡＳＫ変調された信号が送信される。この期間Ｔ０とＴ１の長さは異なっており（例えばＴ０＜Ｔ１）、この期間の長さを検出することで、車載機から論理レベル０、１のいずれのデジタル信号が送信されたのかを検知できる。なお図２０ではＴ０＜Ｔ１となっているが、Ｔ０＞Ｔ１としてもよい。
【０１６３】
図２０のＧ３では、受信信号ＡＩＮは０Ｖを中心とした信号になっている。Ｇ４に示すようにＤＣレベルシフタ５０は、この受信信号ＡＩＮのＤＣレベルを、増幅回路６１、６２の小信号増幅の動作点（増幅中心）の電圧レベル（ＶＭ）にシフトする。そしてＧ５に示すように増幅回路６１、６２は、ＤＣレベルシフト後の信号ＩＮを増幅して、増幅後の信号ＯＵＴを出力する。
【０１６４】
出力信号ＯＵＴの振幅が、基準電圧生成回路８０からの基準電圧ＶＲＥＦよりも大きい場合には、図２０のＧ６に示すように制御信号ＶＣの電位が上昇する。すると、カットオフ周波数制御回路１００がバイアス電圧ＶＢ１、ＶＢ２を変化させて増幅回路６１、６２のゲインを適正な値に調整する。
【０１６５】
そしてこのように自動ゲイン調整が行われると、図２０のＧ７に示すようにバースト期間ＴＢ内において出力信号ＯＵＴの振幅がほぼ一定になる。このように出力信号ＯＵＴの振幅が一定になることで、復調回路９０は、バースト期間ＴＢの後の期間Ｔ０、Ｔ１でのＡＳＫ変調された信号を安定して復調できる。
【０１６６】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源、第１の論理レベル等）と共に記載された用語（ＶＳＳ、ＶＤＤ、論理レベル１等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また増幅回路、受信回路の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１６７】
【図１】本実施形態の自動ゲインコントロール回路の構成例。
【図２】増幅回路のバンドパスフィルタ特性の説明図。
【図３】ゲイン制御の第１の手法の説明図。
【図４】ゲイン制御の第２の手法の説明図。
【図５】ゲイン制御の第３の手法の説明図。
【図６】ゲイン制御の第４の手法の説明図。
【図７】カットオフ周波数制御回路の第１の構成例。
【図８】カットオフ周波数制御回路の第２の構成例。
【図９】カットオフ周波数制御回路の第３の構成例。
【図１０】カットオフ周波数制御回路の第４の構成例。
【図１１】カットオフ周波数制御回路の変形例。
【図１２】増幅回路の基本的な構成例。
【図１３】オペアンプの周波数特性の説明図。
【図１４】増幅回路の詳細な構成例。
【図１５】増幅回路の更に詳細な構成例。
【図１６】レール・ツー・レール型オペアンプの他の構成例。
【図１７】オフセット電圧の設定手法の説明図。
【図１８】制御回路の詳細な構成例。
【図１９】本実施形態の自動ゲインコントロール回路を含む受信回路の構成例。
【図２０】受信回路の動作を説明するための信号波形例。
【符号の説明】
【０１６８】
ＯＰＣ１ 第１のオペアンプ、ＯＰＣ２ 第２のオペアンプ、
ＣＣ１、ＣＣ２ キャパシタ、
４０ ハイパスフィルタ、５０ ＤＣレベルシフタ、６１、６２ 増幅回路、
６３ ゲイン設定部、６４ 差動部、６６ 第１の差動部、６８ 第２の差動部、
７０ 制御回路、７２ 比較回路、８０ 基準電圧生成回路、９０ 復調回路、
１００ カットオフ周波数制御回路、１０１ 第１のバイアス電圧生成回路、
１０２ 第２のバイアス電圧生成回路、１０３ 基準電流生成回路、
２００ 自動ゲインコントロール回路
【特許請求の範囲】
【請求項１】
バンドパスフィルタの周波数特性を有し、入力信号が入力され、前記入力信号を増幅して出力信号を出力する増幅回路と、
前記出力信号に基づいて、前記増幅回路のゲインをコントロールする制御信号を出力する制御回路と、
カットオフ周波数制御回路とを含み、
前記増幅回路は、
その第１の入力端子に前記入力信号が入力される第１のオペアンプと、
その第１の入力端子に前記第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び前記第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプとを含み、
前記カットオフ周波数制御回路は、
前記制御回路からの前記制御信号に基づいて、前記第１のオペアンプ及び前記第２のオペアンプの少なくとも一方のカットオフ周波数を制御することを特徴とする自動ゲインコントロール回路。
【請求項２】
請求項１において、
前記カットオフ周波数制御回路は、
前記制御信号に基づいて、前記第１のオペアンプのカットオフ周波数を下げる制御を行うことによって、前記増幅回路の所望周波数でのゲインを下げることを特徴とする自動ゲインコントロール回路。
【請求項３】
請求項１において、
前記カットオフ周波数制御回路は、
前記制御信号に基づいて、前記第２のオペアンプのカットオフ周波数を上げる制御を行うことによって、前記増幅回路の所望周波数でのゲインを下げることを特徴とする自動ゲインコントロール回路。
【請求項４】
請求項１において、
前記カットオフ周波数制御回路は、
前記制御信号に基づいて、前記第１のオペアンプのカットオフ周波数を下げる制御を行うと共に、前記第２のオペアンプのカットオフ周波数を上げる制御を行うことによって、前記増幅回路の所望周波数でのゲインを下げることを特徴とする自動ゲインコントロール回路。
【請求項５】
請求項１において、
前記カットオフ周波数制御回路は、
前記制御信号に基づいて、前記第１のオペアンプのカットオフ周波数と前記第２のオペアンプのカットオフ周波数を共に下げる制御を行うことによって、前記増幅回路の所望周波数でのゲインを下げることを特徴とする自動ゲインコントロール回路。
【請求項６】
請求項２において、
前記カットオフ周波数制御回路は、
基準電流生成回路と、
第１のバイアス電圧生成回路と、
第２のバイアス電圧生成回路とを含み、
前記第１のバイアス電圧生成回路は、
前記基準電流生成回路で生成された基準電流から、前記制御信号に基づき生成された電流を減算した電流値に対応する電圧値をもつ第１のバイアス電圧を生成して、前記第１のオペアンプに供給し、
前記第２のバイアス電圧生成回路は、
前記基準電流の電流値に対応する一定の電圧値をもつ第２のバイアス電圧を生成して、前記第２のオペアンプに供給することを特徴とする自動ゲインコントロール回路。
【請求項７】
請求項３において、
前記カットオフ周波数制御回路は、
基準電流生成回路と、
第１のバイアス電圧生成回路と、
第２のバイアス電圧生成回路とを含み、
前記第１のバイアス電圧生成回路は、
前記基準電流生成回路で生成された基準電流の電流値に対応する一定の電圧値をもつ第１のバイアス電圧を生成して、前記第１のオペアンプに供給し、
前記第２のバイアス電圧生成回路は、
前記基準電流に、前記制御信号に基づき生成された電流を加算した電流値に対応する電圧値をもつ第２のバイアス電圧を生成して、前記第２のオペアンプに供給することを特徴とする自動ゲインコントロール回路。
【請求項８】
請求項４において、
前記カットオフ周波数制御回路は、
基準電流生成回路と、
第１のバイアス電圧生成回路と、
第２のバイアス電圧生成回路とを含み、
前記第１のバイアス電圧生成回路は、
前記基準電流生成回路で生成された基準電流から、前記制御信号に基づき生成された電流を減算した電流値に対応する電圧値をもつ第１のバイアス電圧を生成して、前記第１のオペアンプに供給し、
前記第２のバイアス電圧生成回路は、
前記基準電流に、前記制御信号に基づき生成された電流を加算した電流値に対応する電圧値をもつ第２のバイアス電圧を生成して、前記第２のオペアンプに供給することを特徴とする自動ゲインコントロール回路。
【請求項９】
請求項５において、
前記カットオフ周波数制御回路は、
基準電流生成回路と、
第１のバイアス電圧生成回路とを含み、
前記第１のバイアス電圧生成回路は、
前記基準電流生成回路で生成された基準電流から、前記制御信号に基づき生成された電流を減算した電流値に対応する電圧値をもつバイアス電圧を生成して、前記第１のオペアンプと前記第２のオペアンプに供給することを特徴とする自動ゲインコントロール回路。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記第１のオペアンプに流れる第１のバイアス電流をＩＢ１とし、前記第２のオペアンプに流れる第２のバイアス電流をＩＢ２とした場合に、ＩＢ１＞ＩＢ２に設定することで、前記増幅回路に前記バンドパスフィルタの周波数特性を持たせることを特徴とする自動ゲインコントロール回路。
【請求項１１】
請求項１０において、
前記バンドパスフィルタの低周波数側のカットオフ周波数は、
前記第２のオペアンプの出力インピーダンスと前記第２のオペアンプの出力ノードの負荷容量とにより設定され、
前記バンドパスフィルタの高周波数側のカットオフ周波数は、前記第１のオペアンプの出力インピーダンスと前記第１のオペアンプの出力ノードの負荷容量とにより設定されることを特徴とする自動ゲインコントロール回路。
【請求項１２】
請求項１０又は１１において、
前記増幅回路は、前記増幅回路のゲインを設定するためのゲイン設定部を含み、
前記ゲイン設定部は、
前記第１のオペアンプの出力と前記第１のオペアンプの前記第２の入力端子との間に設けられる第１のキャパシタと、
前記第２のオペアンプの出力と低電位側電源ノードとの間に設けられる第２のキャパシタを含むことを特徴とする自動ゲインコントロール回路。
【請求項１３】
請求項１０乃至１２のいずれかにおいて、
前記第１のオペアンプのオフセット電圧をＶＯＦ１とし、前記第２のオペアンプのオフセット電圧をＶＯＦ２とした場合に、ＶＯＦ１＞ＶＯＦ２に設定されることを特徴とする自動ゲインコントロール回路。
【請求項１４】
請求項１３において、
前記第１のオペアンプを構成する差動対トランジスタのゲート長をＬ１、ゲート幅をＷ１とし、前記第２のオペアンプを構成する差動対トランジスタのゲート長をＬ２、ゲート幅をＷ２とした場合に、Ｌ１×Ｗ１＜Ｌ２×Ｗ２に設定されることを特徴とする自動ゲインコントロール回路。
【請求項１５】
請求項１０乃至１４のいずれかにおいて、
前記第２のオペアンプがレール・ツー・レール型のオペアンプにより構成されることを特徴とする自動ゲインコントロール回路。
【請求項１６】
請求項１乃至１５のいずれかにおいて、
前記第１のオペアンプは差動部により構成され、
前記第２のオペアンプは第１、第２の差動部により構成され、
前記第１のオペアンプの前記差動部の出力は、前記第２のオペアンプの前記第１、第２の差動部の第１の入力端子に接続され、
前記第１の差動部の出力と第２の差動部の出力は共通接続されると共に、前記第１、第２の差動部の出力は、前記第１、第２の差動部の第２の入力端子に接続されることを特徴とする自動ゲインコントロール回路。
【請求項１７】
請求項１６において、
前記第１のオペアンプの前記差動部は、
カレントミラー回路と、
一方のトランジスタのゲートに前記入力信号が入力され、他方のトランジスタのゲートに前記第１、第２の差動部の出力が接続される差動対トランジスタと、
前記カレントミラー回路及び前記差動対トランジスタに流れるバイアス電流を供給する電流源トランジスタとを含み、
前記第２のオペアンプの前記第１の差動部は、
Ｐ型トランジスタにより構成される第１のカレントミラー回路と、
一方のＮ型トランジスタのゲートに前記差動部の出力が接続され、他方のＮ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第１の差動対トランジスタと、
前記第１のカレントミラー回路及び前記第１の差動対トランジスタに流れるバイアス電流を供給し、Ｎ型トランジスタにより構成される第１の電流源トランジスタを含み、
前記第２のオペアンプの前記第２の差動部は、
Ｎ型トランジスタにより構成される第２のカレントミラー回路と、
一方のＰ型トランジスタのゲートに前記差動部の出力が接続され、他方のＰ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第２の差動対トランジスタと、
前記第２のカレントミラー回路及び前記第２の差動対トランジスタに流れるバイアス電流を供給し、Ｐ型トランジスタにより構成される第２の電流源トランジスタを含むことを特徴とする自動ゲインコントロール回路。
【請求項１８】
請求項１乃至１７のいずれかに記載の自動ゲインコントロール回路と、
受信信号を受けるハイパスフィルタと、
前記ハイパスフィルタの出力信号のＤＣレベルシフトを行うＤＣレベルシフタとを含むことを特徴とする受信回路。
【請求項１】
バンドパスフィルタの周波数特性を有し、入力信号が入力され、前記入力信号を増幅して出力信号を出力する増幅回路と、
前記出力信号に基づいて、前記増幅回路のゲインをコントロールする制御信号を出力する制御回路と、
カットオフ周波数制御回路とを含み、
前記増幅回路は、
その第１の入力端子に前記入力信号が入力される第１のオペアンプと、
その第１の入力端子に前記第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び前記第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプとを含み、
前記カットオフ周波数制御回路は、
前記制御回路からの前記制御信号に基づいて、前記第１のオペアンプ及び前記第２のオペアンプの少なくとも一方のカットオフ周波数を制御することを特徴とする自動ゲインコントロール回路。
【請求項２】
請求項１において、
前記カットオフ周波数制御回路は、
前記制御信号に基づいて、前記第１のオペアンプのカットオフ周波数を下げる制御を行うことによって、前記増幅回路の所望周波数でのゲインを下げることを特徴とする自動ゲインコントロール回路。
【請求項３】
請求項１において、
前記カットオフ周波数制御回路は、
前記制御信号に基づいて、前記第２のオペアンプのカットオフ周波数を上げる制御を行うことによって、前記増幅回路の所望周波数でのゲインを下げることを特徴とする自動ゲインコントロール回路。
【請求項４】
請求項１において、
前記カットオフ周波数制御回路は、
前記制御信号に基づいて、前記第１のオペアンプのカットオフ周波数を下げる制御を行うと共に、前記第２のオペアンプのカットオフ周波数を上げる制御を行うことによって、前記増幅回路の所望周波数でのゲインを下げることを特徴とする自動ゲインコントロール回路。
【請求項５】
請求項１において、
前記カットオフ周波数制御回路は、
前記制御信号に基づいて、前記第１のオペアンプのカットオフ周波数と前記第２のオペアンプのカットオフ周波数を共に下げる制御を行うことによって、前記増幅回路の所望周波数でのゲインを下げることを特徴とする自動ゲインコントロール回路。
【請求項６】
請求項２において、
前記カットオフ周波数制御回路は、
基準電流生成回路と、
第１のバイアス電圧生成回路と、
第２のバイアス電圧生成回路とを含み、
前記第１のバイアス電圧生成回路は、
前記基準電流生成回路で生成された基準電流から、前記制御信号に基づき生成された電流を減算した電流値に対応する電圧値をもつ第１のバイアス電圧を生成して、前記第１のオペアンプに供給し、
前記第２のバイアス電圧生成回路は、
前記基準電流の電流値に対応する一定の電圧値をもつ第２のバイアス電圧を生成して、前記第２のオペアンプに供給することを特徴とする自動ゲインコントロール回路。
【請求項７】
請求項３において、
前記カットオフ周波数制御回路は、
基準電流生成回路と、
第１のバイアス電圧生成回路と、
第２のバイアス電圧生成回路とを含み、
前記第１のバイアス電圧生成回路は、
前記基準電流生成回路で生成された基準電流の電流値に対応する一定の電圧値をもつ第１のバイアス電圧を生成して、前記第１のオペアンプに供給し、
前記第２のバイアス電圧生成回路は、
前記基準電流に、前記制御信号に基づき生成された電流を加算した電流値に対応する電圧値をもつ第２のバイアス電圧を生成して、前記第２のオペアンプに供給することを特徴とする自動ゲインコントロール回路。
【請求項８】
請求項４において、
前記カットオフ周波数制御回路は、
基準電流生成回路と、
第１のバイアス電圧生成回路と、
第２のバイアス電圧生成回路とを含み、
前記第１のバイアス電圧生成回路は、
前記基準電流生成回路で生成された基準電流から、前記制御信号に基づき生成された電流を減算した電流値に対応する電圧値をもつ第１のバイアス電圧を生成して、前記第１のオペアンプに供給し、
前記第２のバイアス電圧生成回路は、
前記基準電流に、前記制御信号に基づき生成された電流を加算した電流値に対応する電圧値をもつ第２のバイアス電圧を生成して、前記第２のオペアンプに供給することを特徴とする自動ゲインコントロール回路。
【請求項９】
請求項５において、
前記カットオフ周波数制御回路は、
基準電流生成回路と、
第１のバイアス電圧生成回路とを含み、
前記第１のバイアス電圧生成回路は、
前記基準電流生成回路で生成された基準電流から、前記制御信号に基づき生成された電流を減算した電流値に対応する電圧値をもつバイアス電圧を生成して、前記第１のオペアンプと前記第２のオペアンプに供給することを特徴とする自動ゲインコントロール回路。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記第１のオペアンプに流れる第１のバイアス電流をＩＢ１とし、前記第２のオペアンプに流れる第２のバイアス電流をＩＢ２とした場合に、ＩＢ１＞ＩＢ２に設定することで、前記増幅回路に前記バンドパスフィルタの周波数特性を持たせることを特徴とする自動ゲインコントロール回路。
【請求項１１】
請求項１０において、
前記バンドパスフィルタの低周波数側のカットオフ周波数は、
前記第２のオペアンプの出力インピーダンスと前記第２のオペアンプの出力ノードの負荷容量とにより設定され、
前記バンドパスフィルタの高周波数側のカットオフ周波数は、前記第１のオペアンプの出力インピーダンスと前記第１のオペアンプの出力ノードの負荷容量とにより設定されることを特徴とする自動ゲインコントロール回路。
【請求項１２】
請求項１０又は１１において、
前記増幅回路は、前記増幅回路のゲインを設定するためのゲイン設定部を含み、
前記ゲイン設定部は、
前記第１のオペアンプの出力と前記第１のオペアンプの前記第２の入力端子との間に設けられる第１のキャパシタと、
前記第２のオペアンプの出力と低電位側電源ノードとの間に設けられる第２のキャパシタを含むことを特徴とする自動ゲインコントロール回路。
【請求項１３】
請求項１０乃至１２のいずれかにおいて、
前記第１のオペアンプのオフセット電圧をＶＯＦ１とし、前記第２のオペアンプのオフセット電圧をＶＯＦ２とした場合に、ＶＯＦ１＞ＶＯＦ２に設定されることを特徴とする自動ゲインコントロール回路。
【請求項１４】
請求項１３において、
前記第１のオペアンプを構成する差動対トランジスタのゲート長をＬ１、ゲート幅をＷ１とし、前記第２のオペアンプを構成する差動対トランジスタのゲート長をＬ２、ゲート幅をＷ２とした場合に、Ｌ１×Ｗ１＜Ｌ２×Ｗ２に設定されることを特徴とする自動ゲインコントロール回路。
【請求項１５】
請求項１０乃至１４のいずれかにおいて、
前記第２のオペアンプがレール・ツー・レール型のオペアンプにより構成されることを特徴とする自動ゲインコントロール回路。
【請求項１６】
請求項１乃至１５のいずれかにおいて、
前記第１のオペアンプは差動部により構成され、
前記第２のオペアンプは第１、第２の差動部により構成され、
前記第１のオペアンプの前記差動部の出力は、前記第２のオペアンプの前記第１、第２の差動部の第１の入力端子に接続され、
前記第１の差動部の出力と第２の差動部の出力は共通接続されると共に、前記第１、第２の差動部の出力は、前記第１、第２の差動部の第２の入力端子に接続されることを特徴とする自動ゲインコントロール回路。
【請求項１７】
請求項１６において、
前記第１のオペアンプの前記差動部は、
カレントミラー回路と、
一方のトランジスタのゲートに前記入力信号が入力され、他方のトランジスタのゲートに前記第１、第２の差動部の出力が接続される差動対トランジスタと、
前記カレントミラー回路及び前記差動対トランジスタに流れるバイアス電流を供給する電流源トランジスタとを含み、
前記第２のオペアンプの前記第１の差動部は、
Ｐ型トランジスタにより構成される第１のカレントミラー回路と、
一方のＮ型トランジスタのゲートに前記差動部の出力が接続され、他方のＮ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第１の差動対トランジスタと、
前記第１のカレントミラー回路及び前記第１の差動対トランジスタに流れるバイアス電流を供給し、Ｎ型トランジスタにより構成される第１の電流源トランジスタを含み、
前記第２のオペアンプの前記第２の差動部は、
Ｎ型トランジスタにより構成される第２のカレントミラー回路と、
一方のＰ型トランジスタのゲートに前記差動部の出力が接続され、他方のＰ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第２の差動対トランジスタと、
前記第２のカレントミラー回路及び前記第２の差動対トランジスタに流れるバイアス電流を供給し、Ｐ型トランジスタにより構成される第２の電流源トランジスタを含むことを特徴とする自動ゲインコントロール回路。
【請求項１８】
請求項１乃至１７のいずれかに記載の自動ゲインコントロール回路と、
受信信号を受けるハイパスフィルタと、
前記ハイパスフィルタの出力信号のＤＣレベルシフトを行うＤＣレベルシフタとを含むことを特徴とする受信回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１０−１１８８３１（Ｐ２０１０−１１８８３１Ａ）
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願番号】特願２００８−２８９７６９（Ｐ２００８−２８９７６９）
【出願日】平成２０年１１月１２日（２００８．１１．１２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願日】平成２０年１１月１２日（２００８．１１．１２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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