表示装置及びその駆動方法並びに電子機器
【課題】トランジスタの特性によって生ずる、ゲート信号の立ち上がりのずれを補正することを課題とする。
【解決手段】表示装置に黒を表示するに際して、検査回路と信号修正回路を用いて、正確に黒を表示する。トランジスタの特性等によりゲート信号が遅延した場合に、黒を表示するタイミングで正確に黒を表示できない場合がある。このような場合に、検査回路によりゲート信号の異常を検出し、信号修正回路により、ゲート信号を修正する。
【解決手段】表示装置に黒を表示するに際して、検査回路と信号修正回路を用いて、正確に黒を表示する。トランジスタの特性等によりゲート信号が遅延した場合に、黒を表示するタイミングで正確に黒を表示できない場合がある。このような場合に、検査回路によりゲート信号の異常を検出し、信号修正回路により、ゲート信号を修正する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関する。また、表示装置を表示部に有する電子機器に関する。
【背景技術】
【０００２】
近年、自発光型の発光素子で画素を形成した薄型の表示装置が注目を浴びている。発光素子としては有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＯＬＥＤ）、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子が注目を集めており、有機ＥＬディスプレイ等に用いられるようになってきている。
【０００３】
前述のような発光素子を用いた表示装置に、多階調の画像を表示する駆動方法として、アナログ駆動方式（アナログ階調方式）とデジタル駆動方式（デジタル階調方式）が挙げられる。
【０００４】
アナログ駆動方式とは、発光素子に流れる電流の大きさを連続的に制御して階調を得る方式である。また、デジタル駆動方式とは、発光素子がオン状態（輝度がほぼ１００％で点灯している状態）と、オフ状態（輝度がほぼ０％、すなわち非点灯状態）の二つの状態のみによって駆動する方式である。
【０００５】
次に時間階調方式を採用した表示装置の画素構成の一例とその駆動について簡単に説明する。図１に示す回路は、トランジスタ２０１、トランジスタ２０２、発光素子２０３を有している。トランジスタ２０１のゲート電極は、ゲート信号線２０５に接続されており、第１の電極はソース信号線２０４に、第２の電極はトランジスタ２０２のゲート電極に接続されている。トランジスタ２０２は、第１の電極が電源線２０６に、第２の電極が発光素子２０３の第１の電極に接続されている。発光素子２０３の第２の電極は、対向電極に接続されている。
【０００６】
なお、薄膜トランジスタ（以下、ＴＦＴと表記）については、その構成からソース電極とドレイン電極の定義が困難であるため、ここでは、一方を第１の電極、他方を第２の電極と表記する。一般的に、Ｎチャネル型トランジスタにおいては、電位の低い方の電極がソース電極、電位の高い方の電極がドレイン電極となり、Ｐチャネル型トランジスタにおいては、電位の高い方の電極がソース電極、電位の低い方の電極がドレイン電極となるため、回路動作の説明において、ゲート・ソース間の電圧等に関し記載のある場合には、上記にしたがう。
【０００７】
次に図２のタイミングチャートを使い図１の説明をする。ＳＷＥ２１１（ソース書き込み消去選択信号）によって選択されるソース信号線２０４が決まる。また、Ｇ１ＷＥ２１２（ゲート書き込み選択信号）とＧ２ＷＥ２１３（ゲート消去選択信号）によって選択されるゲート信号線２０５が決まる。このソース信号線２０４の信号とゲート信号線２０５の信号により発光素子２０３が点灯するか否かが決まる。ここで、任意の配線について、デジタル信号の”１”をＨ（Ｈｉｇｈ ｌｅｖｅｌ）と表記し、”０”をＬ（Ｌｏｗ ｌｅｖｅｌ）と表記する。ただし、”０”は接地電位のみを意味するものではなく、共通電位でもよい。任意の閾値より電位が高い状態をＨ、低い状態をＬとしてもよい。
【０００８】
ソース信号２１４がＨの時には黒が書き込まれるが、この時ゲート信号２１５がＨになっていなければ発光素子２０３には反映されない。また、ソース信号２１４がＬの時は白つまりデータが書き込まれるが、このときにも、ゲート信号２１５がＨになっていなければ発光素子２０３には反映されない。
【０００９】
次にデジタル駆動方式について説明する。デジタル駆動方式は、単独では２階調しか表示出来ないため、面積階調方式や時間階調方式といった、多階調を表示する駆動方法との組み合わせが提案されている。面積階調方式とは、画素内に副画素を設け、その発光面積の大小により階調を表現する方式である（例えば、特許文献１を参照）。また、時間階調方式とは、発光している期間の長さや発光する回数を制御することで、階調を表現する方式である（例えば、特許文献２及び３を参照）。
【特許文献１】特開平１１−７３１５８号公報
【特許文献２】特開２００１−５４２６号公報
【特許文献３】特開２００１−３４３９３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述の時間階調方式において、発光素子２０３が点灯するか否かについては、ソース信号線２０４とゲート信号線２０５によって決まる。したがって、ソース信号線２０４とゲート信号線２０５の信号が、正確に、トランジスタ２０１と発光素子２０３に入力される必要がある。
【００１１】
しかし、実際にはＴＦＴの特性等により遅延を生じるため、ゲート信号２１５のタイミングにずれが生じる。これは黒表示の場合に特に顕著である。図３を参照して、以下に説明する。黒表示の場合、遅延等によって生じるごくわずかなずれ（図３中に示すＴ／８だけのずれ）により、図３において、本来、ソース信号線のソース信号２１４がＨの時にゲート信号線のゲート信号２１５がＨにならなければならないが、ゲート信号２１５がずれて、ソース信号２１４がＬになってもゲート信号２１５がＨの状態になってしまいデータが書き込まれてしまう。このように、本来黒表示の画素が、わずかでも白表示されてしまうと、表示不良として問題になる。
【００１２】
このため、パネルの設計に際して、本来ならばＴＦＴの特性を考慮して行うべきであるが、高精細化等によりパネル内の全てのＴＦＴの特性を考慮することは困難である。
【００１３】
本発明は、前述の課題を鑑み、発光素子が点灯か非点灯か、不良信号の箇所をより正確に把握して表示不良を防止する表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、トランジスタと発光素子に正確に信号を入力することのできる信号修正回路及び検査回路を提案する。特に黒表示の場合において、表示不良の信号箇所を正確に把握し、トランジスタと発光素子に正確な信号を入力することの出来る信号修正回路及び検査回路を提案する。
【００１５】
具体的には、発光素子が点灯時と非点灯時で異なった信号になるようにする。本発明は、この非点灯の場合の信号に着目し、発光素子が点灯している状態ではその動作を阻害することなく信号を検査し、不良信号が出ている場合には、不良信号を正確な信号に修正し、信号をトランジスタと発光素子に入力し続けることの出来る回路構成を有する。
【００１６】
本発明の一形態は、第１の配線と、第２の配線と、マトリクス状に配列された複数の画素と、を有する表示装置であって、前記画素は、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる構成を有し、前記第２の配線の信号が変化するときに、前記第１の配線が選択されているか否かを検知する検査回路を有することを特徴とする表示装置である。
【００１７】
本発明の別形態は、第１の配線と、第２の配線と、マトリクス状に配列された複数の画素と、前記第１の配線に信号を出力する駆動回路と、を有する表示装置であって、前記画素は、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる構成を有し、前記駆動回路は検査回路と信号修正回路を有し、前記検査回路は前記第２の配線の信号が変化するときに、前記第１の配線が選択されているか否かを検知し、前記信号修正回路は、前記検査回路により検知された情報が入力され、その情報に基づき前記第１の配線に出力する信号のタイミングを修正する構成を有することを特徴とする表示装置である。
【００１８】
本発明の別形態は、第１の配線と、第２の配線と、マトリクス状に配列された複数の画素と、前記第１の配線に信号を出力する第１の駆動回路と、前記第２の配線に信号を出力する第２の駆動回路と、を有する表示装置であって、前記画素は、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる構成を有し、前記第１の駆動回路は検査回路と信号修正回路を有し、前記検査回路は前記第２の配線の信号が前記画素の一に入力されているときに、当該画素に接続されている前記第１の配線により当該画素が選択されているか否かを検知し、前記信号修正回路は、前記検査回路により検知された情報が入力され、その情報に基づき前記第１の配線に出力する信号のタイミングを修正する構成を有することを特徴とする表示装置である。
【００１９】
上記構成の本発明において、前記信号修正回路は複数のバッファ回路を有し、前記複数のバッファ回路が直列に接続され、前記第１の配線に出力する信号のタイミングを修正することが好ましい。
【００２０】
上記構成の本発明において、前記バッファ回路は複数のインバーターが直列に接続されていることが好ましい。
【００２１】
上記構成の本発明において、前記信号のタイミングが遅いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも減少する構成を有することが好ましい。
【００２２】
上記構成の本発明において、前記信号のタイミングが早いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも増加する構成を有することが好ましい。
【００２３】
上記構成の本発明において、前記信号修正回路は第１乃至第３のバッファ回路を有し、前記第１の配線の信号が、前記第１のバッファ回路及び前記第２のバッファ回路を介して出力される第１の状態と、前記第１の配線の信号が、前記第１乃至第３のバッファ回路を介して出力される第２の状態と、前記第１の配線の信号が、前記第１のバッファ回路を介して出力される第３の状態、のいずれか一の状態に基づいて出力されることで、前記第１の配線に出力する信号のタイミングを修正することが好ましい。
【００２４】
上記構成の本発明の表示装置を有する電子機器を作製することができる。
【００２５】
本発明の別形態は、第１の配線と、第２の配線と、前記第１の配線に信号を出力する第１の駆動回路と、前記第２の配線に信号を出力する第２の駆動回路と、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる画素と、を有する表示装置の駆動方法であって、前記第１の駆動回路は、前記第２の配線の信号が変化するときに、前記第１の配線が選択されているか否かの情報を検知し、前記第１の配線に出力する信号についてタイミングの修正を行うことを特徴とする表示装置の駆動方法である。
【００２６】
上記構成の本発明の駆動方法において、前記タイミングの修正には、直列に接続された複数のバッファ回路を用いることが好ましい。
【００２７】
上記構成の本発明の駆動方法において、前記信号のタイミングが遅いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも減少し、前記信号のタイミングが早いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも増加することが好ましい。
【００２８】
上記構成の本発明の駆動方法において、前記タイミングの修正には第１乃至第３のバッファ回路を用い、前記第１の配線の信号が、前記第１のバッファ回路及び前記第２のバッファ回路を介して出力される第１の状態と、前記第１の配線の信号が、前記第１乃至第３のバッファ回路を介して出力される第２の状態と、前記第１の配線の信号が、前記第１のバッファ回路を介して出力される第３の状態、のいずれか一の状態に基づいて出力されることで、前記第１の配線に出力する信号のタイミングを修正することが好ましい。
【００２９】
なお、本明細書中において、「信号のタイミングが遅い」とは、信号をＬにすべき時に信号がＬに切り替わらず、信号をＨにすべき時に信号がＨに切り替わらず、信号の切り替わる時期が、正常な状態よりも遅延していることをいう。また、「信号のタイミングが早い」とは、信号をＬにすべき時に信号が既にＬに切り替わっており、信号をＨにすべき時に信号が既にＨに切り替わっており、信号の切り替わる時期が、正常な状態よりも先行していることをいう。
【発明の効果】
【００３０】
本発明により、書き込みトランジスタと発光素子に不良な信号が入力された場合でも、パネル内の不良の有無の判別を簡単に行うことができ、検査に要する時間を抑えることができる。また、本発明の表示装置は、書き込みトランジスタと発光素子に不良信号が入力された場合でも、不良信号がある箇所を把握し、修正する回路構成を有することで、表示不良を減少することができ、書き込みトランジスタと発光素子に正確な信号を入力することが可能となる。
【発明を実施するための最良の形態】
【００３１】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００３２】
なお、実施の形態を説明するための全ての図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
（実施の形態１）
本実施の形態では、本発明の検査回路及び当該検査回路を適用することができる表示装置とその駆動方法について説明する。
【００３４】
まず、表示装置の駆動方法について図１６を用いて説明する。
【００３５】
アドレス期間Ｔａ１において、１行目から順にゲート信号線に信号が入力され、任意の画素が選択される。そして、当該画素が選択されているときに、ソース信号線から画素へ信号が入力される。そして、画素にソース信号線から信号が書き込まれると、再び信号が入力されるまで当該画素はその信号を保持する。この書き込まれた信号によってサスティン期間Ｔｓ１において各画素が点灯か非点灯か、が制御される。つまり、ソース信号線からの信号の書き込み動作が完了した行においては、書き込まれた信号に従って、画素が直ちに点灯又は非点灯の状態となる。同じ動作が、最終行まで行われ、アドレス期間Ｔａ１が終了する。そして、サスティン期間が終了した行から順に次のサブフレーム期間の信号書き込み動作へ移る。同様に、アドレス期間Ｔａ２、Ｔａ３、Ｔａ４において画素に信号が入力され、その信号によってサスティン期間Ｔｓ２、Ｔｓ３、Ｔｓ４における各画素の点灯と非点灯が制御される。そして、サスティン期間Ｔｓ４はその期間の終了時を消去動作の開始によって設定される。なぜなら、各行の消去時間Ｔｅに画素に書き込まれた信号の消去が行われると、次の画素への信号の書き込みが行われるまでは、アドレス期間に画素に書き込まれた信号に関わらず、強制的に非点灯となるからである。つまり、消去時間Ｔｅが始まった行の画素からサスティン期間が終了する。
【００３６】
このように、アドレス期間とサスティン期間とを分離せずに、アドレス期間がより短い、高階調且つ高デューティー比の表示装置を提供することができる。ここで、デューティー比とは１フレーム期間に対する点灯期間の割合をいう。また、瞬間輝度を低くすることが可能であるため表示素子の信頼性の向上を図ることが可能である。
【００３７】
上記の駆動方法は、図１に示す回路構成において実現することができる。図１６（Ｂ）に示すように、１水平期間において、書き込み時間と消去時間を設けることにより、図１６（Ａ）におけるＴａ４とＴｓ４のようにサスティン期間がアドレス期間より短い場合の階調を表現することができる。例えば、図１５に示すように、１水平期間を２つに分割する。ここでは、前半が書き込み時間、後半が消去時間とする。つまり、１水平期間において、書き込み時間が（１）であり、消去時間が（２）である。分割された水平期間内で、各々のゲート信号線２０５を選択し、そのときに対応する信号をソース信号線２０４に入力する。例えば、任意の１水平期間において、前半はｉ行目を選択し、後半はｊ行目を選択する。すると、１水平期間において、あたかも同時に２行分を選択したかのように動作させることが可能となる。つまり、それぞれの１水平期間の前半の書き込み時間を用いて、書き込み時間Ｔｂ１〜Ｔｂ４にソース信号線２０４から画素へ信号を書き込む。そして、このときの１水平期間の後半の消去時間には画素を選択しない。また、別の１水平期間の後半の消去時間を用いて、消去時間Ｔｅにソース信号線２０４から画素へ信号を入力する。このときの１水平期間の前半の書き込み時間には画素を選択しない。このようにすることによって、開口率の高い画素を有する表示装置を提供することができ、歩留まりの向上を図ることができる。
【００３８】
また、上述したような駆動をする表示装置の回路構成の一例を図１４に示す。
【００３９】
図１４において、表示装置は第１の駆動回路１４０１、第２の駆動回路１４０２、第３の駆動回路１４０５、画素部１４０３を有し、画素部１４０３には画素１４０４がゲート信号線Ｇ１〜Ｇｍとソース信号線Ｓ１〜Ｓｎに対応してマトリクス状に配置されている。第２の駆動回路１４０２は第１のシフトレジスタ回路１４０６と、第１のシフトレジスタ回路１４０６と各ゲート信号線Ｇ１〜Ｇｍとの導通又は非導通を制御するスイッチ１４０８を有している。スイッチ１４０８は、必要に応じて導通又は非導通となるように制御する手段であればよく、トランジスタ等により構成すればよい。また、第３の駆動回路１４０５には第２のシフトレジスタ回路１４０７と、第２のシフトレジスタ回路１４０７と各ゲート信号線Ｇ１〜Ｇｍとの導通又は非導通を制御するスイッチ１４０９を有している。スイッチ１４０９は、必要に応じて導通又は非導通となるように制御する手段であればよく、トランジスタ等により構成すればよい。
【００４０】
なお、ゲート信号線Ｇｐ（ゲート信号線Ｇ１〜Ｇｍのいずれか一を表す。）は図１のゲート信号線２０５に相当し、ソース信号線Ｓｑ（ソース信号線Ｓ１〜Ｓｎのうちいずれか一を表す。）は図１のソース信号線２０４に相当する。
【００４１】
第２の駆動回路１４０２には、クロック信号（Ｇ＿ＣＬＫ）、クロック反転信号（Ｇ＿ＣＬＫＢ）、スタートパルス信号（Ｇ＿ＳＰ）、ゲート書き込み選択信号（Ｇ１ＷＥ）等の信号が入力される。そして、当該信号に従って、選択する画素行のゲート信号線Ｇｐ（ゲート信号線Ｇ１〜Ｇｍのいずれか一）に画素を選択する信号を出力する。なお、このときに出力される信号は図１５のタイミングチャートに示すように１水平期間の前半に出力されるパルスである。つまり、第１のシフトレジスタ回路１４０６から出力される信号はスイッチ１４０８のスイッチがオンのときのみ、ゲート信号線Ｇ１〜Ｇｍに出力される。
【００４２】
第３の駆動回路１４０５には、クロック信号（Ｒ＿ＣＬＫ）、クロック反転信号（Ｒ＿ＣＬＫＢ）、スタートパルス信号（Ｒ＿ＳＰ）、ゲート消去選択信号（Ｇ２ＷＥ）等の信号が入力される。そして、当該信号に従って、選択する画素行のゲート信号線Ｒｉ（ゲート信号線Ｒ１〜Ｒｍのいずれか一）に信号を出力する。なお、このときに出力される信号は図１５のタイミングチャートに示すように１水平期間の後半に出力されるパルスである。つまり、第２のシフトレジスタ回路１４０７から出力される信号はスイッチ１４０９がオンのときのみ、ゲート信号線Ｇ１〜Ｇｍに出力される。
【００４３】
また、第１の駆動回路１４０１には、クロック信号（Ｓ＿ＣＬＫ）、クロック反転信号（Ｓ＿ＣＬＫＢ）、スタートパルス信号（Ｓ＿ＳＰ）、デジタルビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄａｔａ）、出力制御信号（ＳＷＥ）等の信号が入力される。そして、当該信号に従って、各ソース信号線Ｓ１〜Ｓｎへ各列の画素に応じた信号を出力する。出力制御信号（ＳＷＥ）により第１の駆動回路１４０１から出力される信号が制御される。
【００４４】
よって、ソース信号線Ｓ１〜Ｓｎに入力されたデジタルビデオ信号は、第２の駆動回路１４０２からゲート信号線Ｇｐ（ゲート信号線Ｇ１〜Ｇｍのいずれか一）に入力された信号によって選択された画素行の各列の画素１４０４に書き込まれる。そして、ゲート信号線Ｇ１〜Ｇｍにより各画素の行が選択され、全ての画素に画素１４０４の各々に対応したデジタルビデオ信号が書き込まれる。そして、画素１４０４の各々は書き込まれたデジタルビデオ信号のデータを一定期間保持する。各画素１４０４は、デジタルビデオ信号を一定期間保持することによって、点灯又は非点灯の状態を維持することができる。
【００４５】
また、第３の駆動回路１４０５からゲート信号線Ｇｐ（ゲート信号線Ｇ１〜Ｇｍのいずれか一）に入力された信号によって選択された画素の行の各列の画素１４０４には、画素を非点灯とする消去信号がソース信号線Ｓ１〜Ｓｎから書き込まれる。そしてゲート信号線Ｇ１〜Ｇｍにより各画素の行を選択することで、非点灯期間を設定することができる。例えば、第３の駆動回路１４０５からゲート信号線Ｇｐに入力された信号によってｐ行目の画素が選択される時間は、図１６における消去時間Ｔｅである。
【００４６】
次に、本発明の検査回路の構成の一例を図４に示す。本検査回路はソース信号線２０４、Ｇ２ＷＥ線３１３、回路Ａ２２１、回路Ｂ２２２、回路Ｃ２２３及び回路Ｄ２２４を有する。なお、本発明で用いることのできる検査回路は図４の構成に限定されず、例えば図１７のような構成でも良い。
【００４７】
図４の回路Ａ２２１の入力部には、ソース信号線２０４とＧ２ＷＥ線３１３が接続されている。回路Ｂ２２２の入力部には、ソース信号線２０４が接続されている。回路Ｃ２２３の入力部には、回路Ａ２２１の出力部と回路Ｂ２２２の出力部が接続されている。回路Ｄ２２４の入力部には、回路Ａ２２１の出力部と回路Ｃ２２３の出力部が接続され、回路Ｄの出力部から検査結果が出力される。
【００４８】
以下に回路Ａ２２１、回路Ｂ２２２、回路Ｃ２２３及び回路Ｄ２２４の動作について説明する。回路Ａ２２１の入力部に、ＬとＬ又はＨとＨが入力された場合は、Ｌが出力される。また、ＨとＬ又はＬとＨが入力された場合はＨが出力される。つまり図５の（ａ）の真理値表になる。回路Ｂ２２２の入力部に、Ｌが入力された場合は、Ｈが出力される。また、Ｈが入力された場合は、Ｌが出力される。つまり図５の（ｂ）の真理値表になる。回路Ｃ２２３の入力部に、ＬとＬ又はＨとＨが入力された場合は、Ｈが出力される。また、ＨとＬ又はＬとＨが入力された場合はＬが出力される。つまり図５の（ｃ）の真理値表になる。回路Ｄ２２４の入力部に、ＬとＬ、ＬとＨ又はＨとＬが入力された場合はＬが出力される。また、ＨとＨが入力された場合は、Ｌが出力される。つまり図５の（ｄ）の真理値表になる。
【００４９】
以下に、図４の回路の動作について図６を参照しながら詳細に説明する。図６において、出力部２２５の信号を信号２４５、出力部２２６の信号を信号２４６、出力部２２７の信号を信号２４７、出力部２２８の信号を信号２４８とする。
【００５０】
まず、図６の破線の枠（ｅ）の信号について説明する。回路Ａ２２１にＬとＬが入力され、出力部２２５の信号２４５はＬとなる。回路Ｂ２２２にはＬが入力され、出力部２２８の信号２４８がＨとなる。回路Ｃ２２３に回路Ａ２２１の出力部２２５の信号２４５のＬと回路Ｂ２２２の出力部２２８の信号２４８のＨが入力され、出力部２２６の信号２４６がＬとなる。回路Ｄ２２４に回路Ａ２２１の出力部２２５の信号２４５のＬと回路Ｃ２２３の出力部２２６の信号２４６のＬが入力され、出力部２２７の信号２４７がＨとなる。
【００５１】
次に、図６の破線の枠（ｆ）の信号について説明する。回路Ａ２２１にＨとＬが入力され、出力部２２５の信号２４５はＨとなる。回路Ｂ２２２にはＨが入力され、出力部２２８の信号２４８がＬとなる。回路Ｃ２２３に回路Ａ２２１の出力部２２５の信号２４５のＨと回路Ｂ２２２の出力部２２８の信号２４８のＬが入力され、出力部２２６の信号２４６がＬとなる。回路Ｄ２２４に回路Ａ２２１の出力部２２５の信号２４５のＨと回路Ｃ２２３の出力部２２６の信号２４６のＬが入力され、出力部２２７の信号２４７がＨとなる。
【００５２】
次に、図６の破線の枠（ｇ）の信号について説明する。回路Ａ２２１にＨとＨが入力され、出力部２２５の信号２４５はＬとなる。回路Ｂ２２２にはＨが入力され、出力部２２８の信号２４８がＬとなる。回路Ｃ２２３に回路Ａ２２１の出力部２２５の信号２４５のＬと回路Ｂ２２２の出力部２２８の信号２４８のＬが入力され、出力部２２６の信号２４６がＨとなる。回路Ｄ２２４に回路Ａ２２１の出力部２２５の信号２４５のＬと回路Ｃ２２３の出力部２２６の信号２４６のＨが入力され、出力部２２７の信号２４７がＨとなる。
【００５３】
次に、図６の破線の枠（ｈ）の信号について説明する。回路Ａ２２１にＬとＨが入力され、出力部２２５の信号２４５はＨとなる。回路Ｂ２２２にはＬが入力され、出力部２２８の信号２４８がＨとなる。回路Ｃ２２３に回路Ａ２２１の出力部２２５の信号２４５のＨと回路Ｂ２２２の出力部２２８の信号２４８のＨが入力され、出力部２２６の信号２４６がＨとなる。回路Ｄ２２４に回路Ａ２２１の出力部２２５の信号２４５のＨと回路Ｃ２２３の出力部２２６の信号２４６のＨが入力され、出力部２２７の信号２４７がＬとなる。
【００５４】
以上のように、表示不良の信号つまり、ソース信号線の信号がＬでＧ２ＷＥ２１３がＨのときに出力部２２７の信号２４７により、信号の遅延を検出することができる。信号２４７がＨの場合には正常であり、出力がＬの場合には異常であると判断する。このように、回路Ｄの出力を参照することで、ソース信号の遅延の有無を検出することができる。
【００５５】
（実施の形態２）
本発明の検査回路について、実施の形態１とは異なる形態について、図７を参照して説明する。本実施の形態の出力は、他の実施の形態と同じである。
【００５６】
図７の検査回路は、ソース信号線２０４、Ｇ２ＷＥ線３１３、回路Ｅ２３１、回路Ｆ２３２、回路Ｂ２３３、回路Ｆ２３４、回路Ｄ２３５を有する。
【００５７】
回路Ｅ２３１の入力部には、ソース信号線２０４とＧ２ＷＥ線３１３が接続される。回路Ｆ２３２の入力部には、ソース信号線２０４とＧ２ＷＥ線３１３が接続される。回路Ｂ２３３の入力部には、ソース信号線２０４が接続される。回路Ｆ２３４の入力部には、回路Ｅ２３１の出力部２３６と回路Ｆ２３２の出力部２３７が接続される。回路Ｄ２３５の入力部には、回路Ｆ２３４の出力部２３９と回路Ｂ２３３の出力部２３８が接続され、回路Ｄの出力部２４０から検査結果が出力される。
【００５８】
以下に回路Ｅ２３１、回路Ｆ２３２、回路Ｂ２３３、回路Ｆ２３４、回路Ｄ２３５の回路動作について説明する。回路Ｂ２３３と回路Ｄ２３５の動作は、実施の形態１で説明した、図４における回路Ｂ２２２及び回路Ｄ２２４と同様に動作する。回路Ｅ２３１の入力部にＬとＬ又はＬとＨ又はＨとＬが入力された場合には、Ｌが出力される。また、入力部にＨとＨが入力された場合のみＨが出力される。つまり図８の（ｉ）の真理値表になる。回路Ｆ２３２と回路Ｆ２３４は各々の入力部にＬとＨ又はＨとＬ又はＨとＨが入力された場合には、Ｌが出力される。また、入力部にＬとＬが入力された場合のみ、Ｈが出力される。つまり図８の（ｊ）の真理値表になる。
【００５９】
以下に図７の回路の動作について図９を参照しながら説明する。
【００６０】
図９の破線の枠（ｋ）の信号について説明する。回路Ｅ２３１に、ＬとＬの信号が入力され、出力部２３６の信号３３６はＬとなる。回路Ｆ２３２にも、ＬとＬの信号が入力され、出力部２３７の信号３３７はＨとなる。回路Ｂ２３３には、Ｌの信号が入力され、出力部２３８の信号３３８はＨとなる。回路Ｆ２３４には、回路Ｅ２３１の出力部２３６の信号３３６のＬと回路Ｆ２３２の出力部２３７の信号３３７のＨが入力され、出力部２３９の信号３３９はＬとなる。回路Ｄ２３５の入力には、回路Ｆ２３４の出力部２３９の信号３３９のＬと回路Ｂ２３３の出力部２３８の信号３３８のＨが入力され、出力部２４０の信号３４０はＨとなる。
【００６１】
次に、図９の破線の枠（ｌ）の信号について説明する。回路Ｅ２３１に、ＨとＬの信号が入力され、出力部２３６の信号３３６はＬとなる。回路Ｆ２３２にも、ＨとＬの信号が入力され、出力部２３７の信号３３７はＬとなる。回路Ｂ２３３には、Ｈの信号が入力され、出力部２３８の信号３３８はＬとなる。回路Ｆ２３４には、回路Ｅ２３１の出力部２３６の信号３３６のＬと回路Ｆ２３２の出力部２３７の信号３３７のＬが入力され、出力部２３９の信号３３９はＨとなる。回路Ｄ２３５の入力には、回路Ｆ２３４の出力部２３９の信号３３９のＨと回路Ｂ２３３の出力部２３８の信号３３８のＬが入力され、出力部２４０の信号３４０はＨとなる。
【００６２】
次に、図９の破線の枠（ｍ）の信号について説明する。回路Ｅ２３１に、ＨとＨの信号が入力され、出力部２３６の信号３３６はＨとなる。回路Ｆ２３２にも、ＨとＨの信号が入力され、出力部２３７の信号３３７はＬとなる。回路Ｂ２３３には、Ｈの信号が入力され、出力部２３８の信号３３８はＬとなる。回路Ｆ２３４には、回路Ｅ２３１の出力部２３６の信号３３６のＨと回路Ｆ２３２の出力部２３７の信号３３７のＬが入力され、出力部２３９の信号３３９はＬとなる。回路Ｄ２３５の入力には、回路Ｆ２３４の出力部２３９の信号３３９のＬと回路Ｂ２３３の出力部２３８の信号３３８のＬが入力され、出力部２４０の信号３４０はＨとなる。
【００６３】
次に図９の破線の枠（ｎ）の信号について説明する。回路Ｅ２３１に、ＬとＨの信号が入力され、出力部２３６の信号３３６はＬとなる。回路Ｆ２３２にも、ＬとＨの信号が入力され、出力部２３７の信号３３７はＬとなる。回路Ｂ２３３には、Ｌの信号が入力され、出力部２３８の信号３３８はＨとなる。回路Ｆ２３４には、回路Ｅ２３１の出力部２３６の信号３３６のＬと回路Ｆ２３２の出力部２３７の信号３３７のＬが入力され、出力部２３９の信号３３９はＨとなる。回路Ｄ２３５の入力には、回路Ｆ２３４の出力部２３９の信号３３９のＨと回路Ｂ２３３の出力部２３８の信号３３８のＨが入力され、出力部２４０の信号３４０はＬとなる。
【００６４】
以上のように、実施の形態１と同様に、信号の検出を行うことができる。表示不良の信号つまり、ソース信号線の信号がＬでＧ２ＷＥ２１３がＨのときに出力部２４０の信号３４０により、信号の遅延を検出することができる。信号３４０がＨの場合には正常であり、出力がＬの場合には異常であると判断する。このように、回路Ｄの出力を参照することで、ソース信号の遅延の有無を検出することができる。
【００６５】
なお、本発明の検査回路は図７に限定されるものではなく、図１７のような構成でも良い。
【００６６】
（実施の形態３）
図１０に、本発明の検査回路と信号修正回路を合わせた回路の一例を示す。検査回路には、図４に示した回路を用いる。図４の回路に替えて図７の回路を用いてもよい。
【００６７】
図１０の回路は、破線（ｏ）で囲まれたカウンタ回路と、破線（ｐ）で囲まれたカウンタ回路と、破線（ｑ）で囲まれたゲート信号線のバッファ回路部とを有する。また、図１１に、検査回路の構成の一例を示す。本検査回路は、ソース信号線２０４、Ｇ２ＷＥ線３１３、回路Ａ２２１、回路Ｂ２２２、回路Ｃ２２３、回路Ｄ２２４を有する。なお、図１１は図４の検査回路の前にトランジスタを利用したスイッチを設けたものであるが、本発明の検査回路は図１１に限定されるものではなく、図１７の構成の前にスイッチを設けたものでも良い。
【００６８】
まず、破線（ｏ）で囲まれたカウンタ回路について説明する。ゲート信号線２５０はＪＫフリップフロップ回路２５３、ＪＫフリップフロップ回路２５４、ＪＫフリップフロップ回路２５５のＣＫ部に接続されている。検査回路の出力部２２７が、ＪＫフリップフロップ回路２５３のＲＥＳＥＴ部に接続されている。（図１０中２５１は２２７に接続されている。）ＪＫフリップフロップ回路２５３のＱ部はＪＫフリップフロップ回路２５４のＲＥＳＥＴ部に接続されている。また、ＪＫフリップフロップ回路２５３のＪ部とＫ部にも接続されている。ＪＫフリップフロップ回路２５４のＱ部は、ＪＫフリップフロップ回路２５５のＲＥＳＥＴ部に接続されている。また、ＪＫフリップフロップ回路２５４のＪ部とＫ部にも接続されている。ＪＫフリップフロップ回路２５５のＱ部は、図１１の検査回路の入力部のスイッチ２８１のゲート電極２５７に接続されている。また、ＪＫフリップフロップ回路２５５のＪ部とＫ部にも接続されている。なお、図１１は図４の入力部にスイッチ２８１を設けた構成となっている。
【００６９】
破線（ｐ）で囲まれたカウンタ回路について説明をする。検査回路の出力部２２７がＤフリップフロップ回路２６３、Ｄフリップフロップ回路２６４、Ｄフリップフロップ回路２６５のＣＫ部に、回路Ｂ２６０を介して接続されている。リセット信号線２６１がＤフリップフロップ回路２６３、Ｄフリップフロップ回路２６４、Ｄフリップフロップ回路２６５のＲＥＳＥＴ部に接続されている。Ｄフリップフロップ回路２６３のＱ部は、Ｄフリップフロップ回路２６４のＤ部及び回路Ｆ２６２の入力部に接続されている。Ｄフリップフロップ回路２６４のＱ部は、Ｄフリップフロップ回路２６５のＤ部及び回路Ｆ２６２に接続されている。回路Ｆ２６２の出力部は、Ｄフリップフロップ回路２６３のＤ部に接続されている。
【００７０】
破線（ｐ）で囲まれたカウンタ回路の出力部２６６は、本発明の回路構成では使用しないため、グランド線等に接続する等して、図１０中の回路に影響がない構成とすればよい。
【００７１】
破線（ｑ）で囲まれたゲート信号線のバッファ回路部について説明をする。従来のバッファ回路に新たにバッファ回路２７５及び配線２７６を追加する。回路Ｆ２７１の入力部は、Ｄフリップフロップ回路２６３及びＤフリップフロップ回路２６４のＱ部に接続されている。回路Ｆ２７１の出力部はスイッチ２７３のゲート電極に接続されている。スイッチ２７２のゲート電極は、Ｄフリップフロップ回路２６３のＱ部に接続されている。スイッチ２７４は、Ｄフリップフロップ回路２６４のＱ部に接続されている。バッファ回路２７５の入力部は、スイッチ２７２に接続され、出力部は、スイッチ２７３とバッファ回路２８８との間に接続されている。配線２７６は、バッファ回路２７７の入力部と、スイッチ２７３及びバッファ回路２８８とを接続している。
【００７２】
以下に、図１０及び図１１の回路図の動作について、図１２を用いて説明する。
【００７３】
図１０の破線（ｏ）で囲まれた回路のＪＫフリップフロップ回路２５３のＲＥＳＥＴ部に、図１２の信号２４１に示す検査回路の出力が入力される。信号２４１は図４の検査回路の出力部２２７又は図７の検査回路の出力部２４０から出力される信号である。これによりＪＫフリップフロップ回路２５３がリセットされる。リセット後、ＪＫフリップフロップ回路２５３のＣＫ部に入力されているゲート信号線２５０の信号つまり図１２の信号２４２の立ち上がりから読み込みを始める。その他のＪＫフリップフロップ回路２５４及びＪＫフリップフロップ回路２５５も、同様の動作をする。これらの動作によって、出力部２５６から出力される信号２４３は、図１２の信号２４３に示すようにゲート信号線２５０の信号２４２を基準に数えて３周期分の時間、Ｈの信号となる。この信号が図１１のスイッチ２８１に入力される。スイッチ２８１は、出力される信号２４３がＨのときにはオフになるようにスイッチ２８１のゲート電極２５７に接続されている。したがって、信号２４３がＨになると、図１１の検査回路は動作をしなくなる。また、信号２４３がＨからＬに変化すると、スイッチ２８１がオンになり、図１１の検査回路が再び動作し始める。
【００７４】
図１０の破線（ｐ）で囲まれたカウンタ回路のＤフリップフロップ回路２６３のＲＥＳＥＴ部にリセット信号が入力される。このリセット信号は、図１１の検査回路からＬの信号が出力されたとき、Ｈとなる信号である。つまり、図１１の検査回路の出力部を、回路Ｂを介して接続すればよい。Ｄフリップフロップ回路２６３のＣＫ部に図１１の検査回路の出力が、回路Ｂ２６０を介して入力される。この図１１の検査回路の出力がＬの場合、Ｄフリップフロップ回路２６３のＱがＨになる。次に検査回路からＬが出力されるまで、Ｄフリップフロップ回路２６３のＱはＨを保持し続ける。また、次に検査回路からＬが出力されると、Ｄフリップフロップ回路２６３のＱがＬになりＤフリップフロップ回路２６４のＱがＨになる。ここでも、次に検査回路からＬが出力されるまで、Ｈを保持し続ける。
【００７５】
図１０の破線（ｑ）で囲まれた回路の回路Ｆ２７１に、Ｄフリップフロップ回路２６３のＱとＤフリップフロップ回路２６４のＱが接続されている。この回路は、ＬとＬが入力されたときだけＨを出力する回路である。従って、図１１の検査回路の出力がＨのときにＬとＬが入力され、出力はＨとなる。また、図１１の検査回路の出力がＬになった場合はＬとＨ又はＨとＬが入力され、出力はＬとなる。スイッチ２７２、スイッチ２７３及びスイッチ２７４は、各々のゲート電極がＨの時にオンになり、Ｌのときにオフになるスイッチである。スイッチ２７３はゲート電極がＬの時にオンになり、Ｈの時にオフになるスイッチである。スイッチ２７２は、Ｄフリップフロップ回路２６３のＱの状態によりオンかオフかを決定する。スイッチ２７３は、回路Ｆ２７１にＬとＬが入力されている時のみオフになる。
【００７６】
図１１の検査回路で、Ｌが出た時に図１０の破線（ｐ）で囲まれた回路のＤフリップフロップ回路２６３のＱがＨとなる。これにより、スイッチ２７３がオフになると同時にスイッチ２７２がオンになり、スイッチ２７２を介してバッファ回路２７５に接続されることになる。これにより、ゲート信号線のバッファ回路が全体として長くなり、ゲート信号線の信号を遅くすることが出来不良を修正できる。この状態をゲート信号線２５０の信号２４２を基準に数えて３周期分の時間、維持する。その後にもう１度、図１１の検査回路を動作させ、検査をし、正常であれば、このままの状態を維持する。異常であれば、図１１の検査回路でＬが出力され、図１０の破線（ｑ）で囲まれた回路のＤフリップフロップ回路２６３のＱがＬとなり、Ｄフリップフロップ回路２６４のＱがＨになるため、スイッチ２７２がオフになり、スイッチ２７３がオフになり、スイッチ２７４がオンになる。その後は、上記した動作と同様に動作する。
【００７７】
以上、本実施の形態によれば、ソース信号線の駆動回路から画素に書き込む信号が出力されるとき、ゲート信号線の駆動回路の信号のタイミングがずれると、そのずれた不良信号を検出し、信号を補正することにより、ソースドライバからの信号に合わせて走査信号のタイミングを修正することができ、表示不良を防止することができる。
【００７８】
従って、本発明はバッテリー駆動する電子機器の表示部、大画面の表示装置及び電子機器の表示部等に好適である。搭載例として、例えば、テレビジョン装置（テレビ、テレビジョン受信機）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、コンピュータ、カーオーディオ等の表示部を備えた音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。
【００７９】
上記の搭載例について、図１３を参照して説明する。図１３（Ａ）は携帯情報端末、図１３（Ｂ）はデジタルビデオカメラ、図１３（Ｃ）は携帯電話、図１３（Ｄ）は携帯型のテレビジョン装置、図１３（Ｅ）はノート型のコンピュータ、図１３（Ｆ）はテレビジョン装置を示している。それぞれの表示部３００〜３０５に、本発明を用いた発光装置を搭載することができる。
【図面の簡単な説明】
【００８０】
【図１】画素回路の一例を示す図。
【図２】本発明を適用して修正した、正常な状態のタイミングチャートを示す図。
【図３】本発明を適用しうる、不良のある状態のタイミングチャートを示す図。
【図４】本発明に用いる検査回路の一例を示す図。
【図５】図４中の各回路における真理値表を示す図。
【図６】図４の回路構成におけるタイミングチャートを示す図。
【図７】本発明に用いる検査回路の一例を示す図。
【図８】図７中の各回路における真理値表を示す図。
【図９】図７の回路構成におけるタイミングチャートを示す図。
【図１０】本発明の信号修正回路を示す図。
【図１１】本発明に用いる検査回路の一例を示す図。
【図１２】図１１の回路構成におけるタイミングチャートを示す図。
【図１３】本発明を適用した発光装置を有する電子機器の例を示す図。
【図１４】本発明を適用しうる表示装置の構成を説明する図。
【図１５】図１４の表示装置におけるタイミングチャートを示す図。
【図１６】本発明の表示装置の駆動方法を説明する図。
【図１７】本発明に用いる検査回路の一例を示す図。
【符号の説明】
【００８１】
Ｇ１ ゲート信号線
Ｇｐ ゲート信号線
Ｓ１ ソース信号線
Ｓｑ ソース信号線
Ｒ１ ゲート信号線
Ｒｉ ゲート信号線
２０１ トランジスタ
２０２ トランジスタ
２０３ 発光素子
２０４ ソース信号線
２０５ ゲート信号線
２０６ 電源線
２１１ ＳＷＥ
２１２ Ｇ１ＷＥ
２１３ Ｇ２ＷＥ
２１４ ソース信号
２１５ ゲート信号
２２１ 回路Ａ
２２２ 回路Ｂ
２２３ 回路Ｃ
２２４ 回路Ｄ
２２５ 出力部
２２６ 出力部
２２７ 出力部
２２８ 出力部
２３１ 回路Ｅ
２３２ 回路Ｆ
２３３ 回路Ｂ
２３４ 回路Ｆ
２３５ 回路Ｄ
２３６ 出力部
２３７ 出力部
２３８ 出力部
２３９ 出力部
２４０ 出力部
２４１ 信号
２４２ 信号
２４３ 信号
２４５ 信号
２４６ 信号
２４７ 信号
２４８ 信号
２５０ ゲート信号線
２５３ ＪＫフリップフロップ回路
２５４ ＪＫフリップフロップ回路
２５５ ＪＫフリップフロップ回路
２５６ 出力部
２５７ ゲート電極
２６０ 回路Ｂ
２６１ リセット信号線
２６２ 回路Ｆ
２６３ Ｄフリップフロップ回路
２６４ Ｄフリップフロップ回路
２６５ Ｄフリップフロップ回路
２６６ 出力部
２７１ 回路Ｆ
２７２ スイッチ
２７３ スイッチ
２７４ スイッチ
２７５ バッファ回路
２７６ 配線
２７７ バッファ回路
２８１ スイッチ
２８８ バッファ回路
３００ 表示部
３１３ Ｇ２ＷＥ線
３３６ 信号
３３７ 信号
３３８ 信号
３３９ 信号
３４０ 信号
１４０１ 第１の駆動回路
１４０２ 第２の駆動回路
１４０３ 画素部
１４０４ 画素
１４０５ 第３の駆動回路
１４０６ 第１のシフトレジスタ回路
１４０７ 第２のシフトレジスタ回路
１４０８ スイッチ
１４０９ スイッチ
【技術分野】
【０００１】
本発明は表示装置に関する。また、表示装置を表示部に有する電子機器に関する。
【背景技術】
【０００２】
近年、自発光型の発光素子で画素を形成した薄型の表示装置が注目を浴びている。発光素子としては有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＯＬＥＤ）、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子が注目を集めており、有機ＥＬディスプレイ等に用いられるようになってきている。
【０００３】
前述のような発光素子を用いた表示装置に、多階調の画像を表示する駆動方法として、アナログ駆動方式（アナログ階調方式）とデジタル駆動方式（デジタル階調方式）が挙げられる。
【０００４】
アナログ駆動方式とは、発光素子に流れる電流の大きさを連続的に制御して階調を得る方式である。また、デジタル駆動方式とは、発光素子がオン状態（輝度がほぼ１００％で点灯している状態）と、オフ状態（輝度がほぼ０％、すなわち非点灯状態）の二つの状態のみによって駆動する方式である。
【０００５】
次に時間階調方式を採用した表示装置の画素構成の一例とその駆動について簡単に説明する。図１に示す回路は、トランジスタ２０１、トランジスタ２０２、発光素子２０３を有している。トランジスタ２０１のゲート電極は、ゲート信号線２０５に接続されており、第１の電極はソース信号線２０４に、第２の電極はトランジスタ２０２のゲート電極に接続されている。トランジスタ２０２は、第１の電極が電源線２０６に、第２の電極が発光素子２０３の第１の電極に接続されている。発光素子２０３の第２の電極は、対向電極に接続されている。
【０００６】
なお、薄膜トランジスタ（以下、ＴＦＴと表記）については、その構成からソース電極とドレイン電極の定義が困難であるため、ここでは、一方を第１の電極、他方を第２の電極と表記する。一般的に、Ｎチャネル型トランジスタにおいては、電位の低い方の電極がソース電極、電位の高い方の電極がドレイン電極となり、Ｐチャネル型トランジスタにおいては、電位の高い方の電極がソース電極、電位の低い方の電極がドレイン電極となるため、回路動作の説明において、ゲート・ソース間の電圧等に関し記載のある場合には、上記にしたがう。
【０００７】
次に図２のタイミングチャートを使い図１の説明をする。ＳＷＥ２１１（ソース書き込み消去選択信号）によって選択されるソース信号線２０４が決まる。また、Ｇ１ＷＥ２１２（ゲート書き込み選択信号）とＧ２ＷＥ２１３（ゲート消去選択信号）によって選択されるゲート信号線２０５が決まる。このソース信号線２０４の信号とゲート信号線２０５の信号により発光素子２０３が点灯するか否かが決まる。ここで、任意の配線について、デジタル信号の”１”をＨ（Ｈｉｇｈ ｌｅｖｅｌ）と表記し、”０”をＬ（Ｌｏｗ ｌｅｖｅｌ）と表記する。ただし、”０”は接地電位のみを意味するものではなく、共通電位でもよい。任意の閾値より電位が高い状態をＨ、低い状態をＬとしてもよい。
【０００８】
ソース信号２１４がＨの時には黒が書き込まれるが、この時ゲート信号２１５がＨになっていなければ発光素子２０３には反映されない。また、ソース信号２１４がＬの時は白つまりデータが書き込まれるが、このときにも、ゲート信号２１５がＨになっていなければ発光素子２０３には反映されない。
【０００９】
次にデジタル駆動方式について説明する。デジタル駆動方式は、単独では２階調しか表示出来ないため、面積階調方式や時間階調方式といった、多階調を表示する駆動方法との組み合わせが提案されている。面積階調方式とは、画素内に副画素を設け、その発光面積の大小により階調を表現する方式である（例えば、特許文献１を参照）。また、時間階調方式とは、発光している期間の長さや発光する回数を制御することで、階調を表現する方式である（例えば、特許文献２及び３を参照）。
【特許文献１】特開平１１−７３１５８号公報
【特許文献２】特開２００１−５４２６号公報
【特許文献３】特開２００１−３４３９３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述の時間階調方式において、発光素子２０３が点灯するか否かについては、ソース信号線２０４とゲート信号線２０５によって決まる。したがって、ソース信号線２０４とゲート信号線２０５の信号が、正確に、トランジスタ２０１と発光素子２０３に入力される必要がある。
【００１１】
しかし、実際にはＴＦＴの特性等により遅延を生じるため、ゲート信号２１５のタイミングにずれが生じる。これは黒表示の場合に特に顕著である。図３を参照して、以下に説明する。黒表示の場合、遅延等によって生じるごくわずかなずれ（図３中に示すＴ／８だけのずれ）により、図３において、本来、ソース信号線のソース信号２１４がＨの時にゲート信号線のゲート信号２１５がＨにならなければならないが、ゲート信号２１５がずれて、ソース信号２１４がＬになってもゲート信号２１５がＨの状態になってしまいデータが書き込まれてしまう。このように、本来黒表示の画素が、わずかでも白表示されてしまうと、表示不良として問題になる。
【００１２】
このため、パネルの設計に際して、本来ならばＴＦＴの特性を考慮して行うべきであるが、高精細化等によりパネル内の全てのＴＦＴの特性を考慮することは困難である。
【００１３】
本発明は、前述の課題を鑑み、発光素子が点灯か非点灯か、不良信号の箇所をより正確に把握して表示不良を防止する表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、トランジスタと発光素子に正確に信号を入力することのできる信号修正回路及び検査回路を提案する。特に黒表示の場合において、表示不良の信号箇所を正確に把握し、トランジスタと発光素子に正確な信号を入力することの出来る信号修正回路及び検査回路を提案する。
【００１５】
具体的には、発光素子が点灯時と非点灯時で異なった信号になるようにする。本発明は、この非点灯の場合の信号に着目し、発光素子が点灯している状態ではその動作を阻害することなく信号を検査し、不良信号が出ている場合には、不良信号を正確な信号に修正し、信号をトランジスタと発光素子に入力し続けることの出来る回路構成を有する。
【００１６】
本発明の一形態は、第１の配線と、第２の配線と、マトリクス状に配列された複数の画素と、を有する表示装置であって、前記画素は、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる構成を有し、前記第２の配線の信号が変化するときに、前記第１の配線が選択されているか否かを検知する検査回路を有することを特徴とする表示装置である。
【００１７】
本発明の別形態は、第１の配線と、第２の配線と、マトリクス状に配列された複数の画素と、前記第１の配線に信号を出力する駆動回路と、を有する表示装置であって、前記画素は、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる構成を有し、前記駆動回路は検査回路と信号修正回路を有し、前記検査回路は前記第２の配線の信号が変化するときに、前記第１の配線が選択されているか否かを検知し、前記信号修正回路は、前記検査回路により検知された情報が入力され、その情報に基づき前記第１の配線に出力する信号のタイミングを修正する構成を有することを特徴とする表示装置である。
【００１８】
本発明の別形態は、第１の配線と、第２の配線と、マトリクス状に配列された複数の画素と、前記第１の配線に信号を出力する第１の駆動回路と、前記第２の配線に信号を出力する第２の駆動回路と、を有する表示装置であって、前記画素は、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる構成を有し、前記第１の駆動回路は検査回路と信号修正回路を有し、前記検査回路は前記第２の配線の信号が前記画素の一に入力されているときに、当該画素に接続されている前記第１の配線により当該画素が選択されているか否かを検知し、前記信号修正回路は、前記検査回路により検知された情報が入力され、その情報に基づき前記第１の配線に出力する信号のタイミングを修正する構成を有することを特徴とする表示装置である。
【００１９】
上記構成の本発明において、前記信号修正回路は複数のバッファ回路を有し、前記複数のバッファ回路が直列に接続され、前記第１の配線に出力する信号のタイミングを修正することが好ましい。
【００２０】
上記構成の本発明において、前記バッファ回路は複数のインバーターが直列に接続されていることが好ましい。
【００２１】
上記構成の本発明において、前記信号のタイミングが遅いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも減少する構成を有することが好ましい。
【００２２】
上記構成の本発明において、前記信号のタイミングが早いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも増加する構成を有することが好ましい。
【００２３】
上記構成の本発明において、前記信号修正回路は第１乃至第３のバッファ回路を有し、前記第１の配線の信号が、前記第１のバッファ回路及び前記第２のバッファ回路を介して出力される第１の状態と、前記第１の配線の信号が、前記第１乃至第３のバッファ回路を介して出力される第２の状態と、前記第１の配線の信号が、前記第１のバッファ回路を介して出力される第３の状態、のいずれか一の状態に基づいて出力されることで、前記第１の配線に出力する信号のタイミングを修正することが好ましい。
【００２４】
上記構成の本発明の表示装置を有する電子機器を作製することができる。
【００２５】
本発明の別形態は、第１の配線と、第２の配線と、前記第１の配線に信号を出力する第１の駆動回路と、前記第２の配線に信号を出力する第２の駆動回路と、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる画素と、を有する表示装置の駆動方法であって、前記第１の駆動回路は、前記第２の配線の信号が変化するときに、前記第１の配線が選択されているか否かの情報を検知し、前記第１の配線に出力する信号についてタイミングの修正を行うことを特徴とする表示装置の駆動方法である。
【００２６】
上記構成の本発明の駆動方法において、前記タイミングの修正には、直列に接続された複数のバッファ回路を用いることが好ましい。
【００２７】
上記構成の本発明の駆動方法において、前記信号のタイミングが遅いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも減少し、前記信号のタイミングが早いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも増加することが好ましい。
【００２８】
上記構成の本発明の駆動方法において、前記タイミングの修正には第１乃至第３のバッファ回路を用い、前記第１の配線の信号が、前記第１のバッファ回路及び前記第２のバッファ回路を介して出力される第１の状態と、前記第１の配線の信号が、前記第１乃至第３のバッファ回路を介して出力される第２の状態と、前記第１の配線の信号が、前記第１のバッファ回路を介して出力される第３の状態、のいずれか一の状態に基づいて出力されることで、前記第１の配線に出力する信号のタイミングを修正することが好ましい。
【００２９】
なお、本明細書中において、「信号のタイミングが遅い」とは、信号をＬにすべき時に信号がＬに切り替わらず、信号をＨにすべき時に信号がＨに切り替わらず、信号の切り替わる時期が、正常な状態よりも遅延していることをいう。また、「信号のタイミングが早い」とは、信号をＬにすべき時に信号が既にＬに切り替わっており、信号をＨにすべき時に信号が既にＨに切り替わっており、信号の切り替わる時期が、正常な状態よりも先行していることをいう。
【発明の効果】
【００３０】
本発明により、書き込みトランジスタと発光素子に不良な信号が入力された場合でも、パネル内の不良の有無の判別を簡単に行うことができ、検査に要する時間を抑えることができる。また、本発明の表示装置は、書き込みトランジスタと発光素子に不良信号が入力された場合でも、不良信号がある箇所を把握し、修正する回路構成を有することで、表示不良を減少することができ、書き込みトランジスタと発光素子に正確な信号を入力することが可能となる。
【発明を実施するための最良の形態】
【００３１】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００３２】
なお、実施の形態を説明するための全ての図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
（実施の形態１）
本実施の形態では、本発明の検査回路及び当該検査回路を適用することができる表示装置とその駆動方法について説明する。
【００３４】
まず、表示装置の駆動方法について図１６を用いて説明する。
【００３５】
アドレス期間Ｔａ１において、１行目から順にゲート信号線に信号が入力され、任意の画素が選択される。そして、当該画素が選択されているときに、ソース信号線から画素へ信号が入力される。そして、画素にソース信号線から信号が書き込まれると、再び信号が入力されるまで当該画素はその信号を保持する。この書き込まれた信号によってサスティン期間Ｔｓ１において各画素が点灯か非点灯か、が制御される。つまり、ソース信号線からの信号の書き込み動作が完了した行においては、書き込まれた信号に従って、画素が直ちに点灯又は非点灯の状態となる。同じ動作が、最終行まで行われ、アドレス期間Ｔａ１が終了する。そして、サスティン期間が終了した行から順に次のサブフレーム期間の信号書き込み動作へ移る。同様に、アドレス期間Ｔａ２、Ｔａ３、Ｔａ４において画素に信号が入力され、その信号によってサスティン期間Ｔｓ２、Ｔｓ３、Ｔｓ４における各画素の点灯と非点灯が制御される。そして、サスティン期間Ｔｓ４はその期間の終了時を消去動作の開始によって設定される。なぜなら、各行の消去時間Ｔｅに画素に書き込まれた信号の消去が行われると、次の画素への信号の書き込みが行われるまでは、アドレス期間に画素に書き込まれた信号に関わらず、強制的に非点灯となるからである。つまり、消去時間Ｔｅが始まった行の画素からサスティン期間が終了する。
【００３６】
このように、アドレス期間とサスティン期間とを分離せずに、アドレス期間がより短い、高階調且つ高デューティー比の表示装置を提供することができる。ここで、デューティー比とは１フレーム期間に対する点灯期間の割合をいう。また、瞬間輝度を低くすることが可能であるため表示素子の信頼性の向上を図ることが可能である。
【００３７】
上記の駆動方法は、図１に示す回路構成において実現することができる。図１６（Ｂ）に示すように、１水平期間において、書き込み時間と消去時間を設けることにより、図１６（Ａ）におけるＴａ４とＴｓ４のようにサスティン期間がアドレス期間より短い場合の階調を表現することができる。例えば、図１５に示すように、１水平期間を２つに分割する。ここでは、前半が書き込み時間、後半が消去時間とする。つまり、１水平期間において、書き込み時間が（１）であり、消去時間が（２）である。分割された水平期間内で、各々のゲート信号線２０５を選択し、そのときに対応する信号をソース信号線２０４に入力する。例えば、任意の１水平期間において、前半はｉ行目を選択し、後半はｊ行目を選択する。すると、１水平期間において、あたかも同時に２行分を選択したかのように動作させることが可能となる。つまり、それぞれの１水平期間の前半の書き込み時間を用いて、書き込み時間Ｔｂ１〜Ｔｂ４にソース信号線２０４から画素へ信号を書き込む。そして、このときの１水平期間の後半の消去時間には画素を選択しない。また、別の１水平期間の後半の消去時間を用いて、消去時間Ｔｅにソース信号線２０４から画素へ信号を入力する。このときの１水平期間の前半の書き込み時間には画素を選択しない。このようにすることによって、開口率の高い画素を有する表示装置を提供することができ、歩留まりの向上を図ることができる。
【００３８】
また、上述したような駆動をする表示装置の回路構成の一例を図１４に示す。
【００３９】
図１４において、表示装置は第１の駆動回路１４０１、第２の駆動回路１４０２、第３の駆動回路１４０５、画素部１４０３を有し、画素部１４０３には画素１４０４がゲート信号線Ｇ１〜Ｇｍとソース信号線Ｓ１〜Ｓｎに対応してマトリクス状に配置されている。第２の駆動回路１４０２は第１のシフトレジスタ回路１４０６と、第１のシフトレジスタ回路１４０６と各ゲート信号線Ｇ１〜Ｇｍとの導通又は非導通を制御するスイッチ１４０８を有している。スイッチ１４０８は、必要に応じて導通又は非導通となるように制御する手段であればよく、トランジスタ等により構成すればよい。また、第３の駆動回路１４０５には第２のシフトレジスタ回路１４０７と、第２のシフトレジスタ回路１４０７と各ゲート信号線Ｇ１〜Ｇｍとの導通又は非導通を制御するスイッチ１４０９を有している。スイッチ１４０９は、必要に応じて導通又は非導通となるように制御する手段であればよく、トランジスタ等により構成すればよい。
【００４０】
なお、ゲート信号線Ｇｐ（ゲート信号線Ｇ１〜Ｇｍのいずれか一を表す。）は図１のゲート信号線２０５に相当し、ソース信号線Ｓｑ（ソース信号線Ｓ１〜Ｓｎのうちいずれか一を表す。）は図１のソース信号線２０４に相当する。
【００４１】
第２の駆動回路１４０２には、クロック信号（Ｇ＿ＣＬＫ）、クロック反転信号（Ｇ＿ＣＬＫＢ）、スタートパルス信号（Ｇ＿ＳＰ）、ゲート書き込み選択信号（Ｇ１ＷＥ）等の信号が入力される。そして、当該信号に従って、選択する画素行のゲート信号線Ｇｐ（ゲート信号線Ｇ１〜Ｇｍのいずれか一）に画素を選択する信号を出力する。なお、このときに出力される信号は図１５のタイミングチャートに示すように１水平期間の前半に出力されるパルスである。つまり、第１のシフトレジスタ回路１４０６から出力される信号はスイッチ１４０８のスイッチがオンのときのみ、ゲート信号線Ｇ１〜Ｇｍに出力される。
【００４２】
第３の駆動回路１４０５には、クロック信号（Ｒ＿ＣＬＫ）、クロック反転信号（Ｒ＿ＣＬＫＢ）、スタートパルス信号（Ｒ＿ＳＰ）、ゲート消去選択信号（Ｇ２ＷＥ）等の信号が入力される。そして、当該信号に従って、選択する画素行のゲート信号線Ｒｉ（ゲート信号線Ｒ１〜Ｒｍのいずれか一）に信号を出力する。なお、このときに出力される信号は図１５のタイミングチャートに示すように１水平期間の後半に出力されるパルスである。つまり、第２のシフトレジスタ回路１４０７から出力される信号はスイッチ１４０９がオンのときのみ、ゲート信号線Ｇ１〜Ｇｍに出力される。
【００４３】
また、第１の駆動回路１４０１には、クロック信号（Ｓ＿ＣＬＫ）、クロック反転信号（Ｓ＿ＣＬＫＢ）、スタートパルス信号（Ｓ＿ＳＰ）、デジタルビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄａｔａ）、出力制御信号（ＳＷＥ）等の信号が入力される。そして、当該信号に従って、各ソース信号線Ｓ１〜Ｓｎへ各列の画素に応じた信号を出力する。出力制御信号（ＳＷＥ）により第１の駆動回路１４０１から出力される信号が制御される。
【００４４】
よって、ソース信号線Ｓ１〜Ｓｎに入力されたデジタルビデオ信号は、第２の駆動回路１４０２からゲート信号線Ｇｐ（ゲート信号線Ｇ１〜Ｇｍのいずれか一）に入力された信号によって選択された画素行の各列の画素１４０４に書き込まれる。そして、ゲート信号線Ｇ１〜Ｇｍにより各画素の行が選択され、全ての画素に画素１４０４の各々に対応したデジタルビデオ信号が書き込まれる。そして、画素１４０４の各々は書き込まれたデジタルビデオ信号のデータを一定期間保持する。各画素１４０４は、デジタルビデオ信号を一定期間保持することによって、点灯又は非点灯の状態を維持することができる。
【００４５】
また、第３の駆動回路１４０５からゲート信号線Ｇｐ（ゲート信号線Ｇ１〜Ｇｍのいずれか一）に入力された信号によって選択された画素の行の各列の画素１４０４には、画素を非点灯とする消去信号がソース信号線Ｓ１〜Ｓｎから書き込まれる。そしてゲート信号線Ｇ１〜Ｇｍにより各画素の行を選択することで、非点灯期間を設定することができる。例えば、第３の駆動回路１４０５からゲート信号線Ｇｐに入力された信号によってｐ行目の画素が選択される時間は、図１６における消去時間Ｔｅである。
【００４６】
次に、本発明の検査回路の構成の一例を図４に示す。本検査回路はソース信号線２０４、Ｇ２ＷＥ線３１３、回路Ａ２２１、回路Ｂ２２２、回路Ｃ２２３及び回路Ｄ２２４を有する。なお、本発明で用いることのできる検査回路は図４の構成に限定されず、例えば図１７のような構成でも良い。
【００４７】
図４の回路Ａ２２１の入力部には、ソース信号線２０４とＧ２ＷＥ線３１３が接続されている。回路Ｂ２２２の入力部には、ソース信号線２０４が接続されている。回路Ｃ２２３の入力部には、回路Ａ２２１の出力部と回路Ｂ２２２の出力部が接続されている。回路Ｄ２２４の入力部には、回路Ａ２２１の出力部と回路Ｃ２２３の出力部が接続され、回路Ｄの出力部から検査結果が出力される。
【００４８】
以下に回路Ａ２２１、回路Ｂ２２２、回路Ｃ２２３及び回路Ｄ２２４の動作について説明する。回路Ａ２２１の入力部に、ＬとＬ又はＨとＨが入力された場合は、Ｌが出力される。また、ＨとＬ又はＬとＨが入力された場合はＨが出力される。つまり図５の（ａ）の真理値表になる。回路Ｂ２２２の入力部に、Ｌが入力された場合は、Ｈが出力される。また、Ｈが入力された場合は、Ｌが出力される。つまり図５の（ｂ）の真理値表になる。回路Ｃ２２３の入力部に、ＬとＬ又はＨとＨが入力された場合は、Ｈが出力される。また、ＨとＬ又はＬとＨが入力された場合はＬが出力される。つまり図５の（ｃ）の真理値表になる。回路Ｄ２２４の入力部に、ＬとＬ、ＬとＨ又はＨとＬが入力された場合はＬが出力される。また、ＨとＨが入力された場合は、Ｌが出力される。つまり図５の（ｄ）の真理値表になる。
【００４９】
以下に、図４の回路の動作について図６を参照しながら詳細に説明する。図６において、出力部２２５の信号を信号２４５、出力部２２６の信号を信号２４６、出力部２２７の信号を信号２４７、出力部２２８の信号を信号２４８とする。
【００５０】
まず、図６の破線の枠（ｅ）の信号について説明する。回路Ａ２２１にＬとＬが入力され、出力部２２５の信号２４５はＬとなる。回路Ｂ２２２にはＬが入力され、出力部２２８の信号２４８がＨとなる。回路Ｃ２２３に回路Ａ２２１の出力部２２５の信号２４５のＬと回路Ｂ２２２の出力部２２８の信号２４８のＨが入力され、出力部２２６の信号２４６がＬとなる。回路Ｄ２２４に回路Ａ２２１の出力部２２５の信号２４５のＬと回路Ｃ２２３の出力部２２６の信号２４６のＬが入力され、出力部２２７の信号２４７がＨとなる。
【００５１】
次に、図６の破線の枠（ｆ）の信号について説明する。回路Ａ２２１にＨとＬが入力され、出力部２２５の信号２４５はＨとなる。回路Ｂ２２２にはＨが入力され、出力部２２８の信号２４８がＬとなる。回路Ｃ２２３に回路Ａ２２１の出力部２２５の信号２４５のＨと回路Ｂ２２２の出力部２２８の信号２４８のＬが入力され、出力部２２６の信号２４６がＬとなる。回路Ｄ２２４に回路Ａ２２１の出力部２２５の信号２４５のＨと回路Ｃ２２３の出力部２２６の信号２４６のＬが入力され、出力部２２７の信号２４７がＨとなる。
【００５２】
次に、図６の破線の枠（ｇ）の信号について説明する。回路Ａ２２１にＨとＨが入力され、出力部２２５の信号２４５はＬとなる。回路Ｂ２２２にはＨが入力され、出力部２２８の信号２４８がＬとなる。回路Ｃ２２３に回路Ａ２２１の出力部２２５の信号２４５のＬと回路Ｂ２２２の出力部２２８の信号２４８のＬが入力され、出力部２２６の信号２４６がＨとなる。回路Ｄ２２４に回路Ａ２２１の出力部２２５の信号２４５のＬと回路Ｃ２２３の出力部２２６の信号２４６のＨが入力され、出力部２２７の信号２４７がＨとなる。
【００５３】
次に、図６の破線の枠（ｈ）の信号について説明する。回路Ａ２２１にＬとＨが入力され、出力部２２５の信号２４５はＨとなる。回路Ｂ２２２にはＬが入力され、出力部２２８の信号２４８がＨとなる。回路Ｃ２２３に回路Ａ２２１の出力部２２５の信号２４５のＨと回路Ｂ２２２の出力部２２８の信号２４８のＨが入力され、出力部２２６の信号２４６がＨとなる。回路Ｄ２２４に回路Ａ２２１の出力部２２５の信号２４５のＨと回路Ｃ２２３の出力部２２６の信号２４６のＨが入力され、出力部２２７の信号２４７がＬとなる。
【００５４】
以上のように、表示不良の信号つまり、ソース信号線の信号がＬでＧ２ＷＥ２１３がＨのときに出力部２２７の信号２４７により、信号の遅延を検出することができる。信号２４７がＨの場合には正常であり、出力がＬの場合には異常であると判断する。このように、回路Ｄの出力を参照することで、ソース信号の遅延の有無を検出することができる。
【００５５】
（実施の形態２）
本発明の検査回路について、実施の形態１とは異なる形態について、図７を参照して説明する。本実施の形態の出力は、他の実施の形態と同じである。
【００５６】
図７の検査回路は、ソース信号線２０４、Ｇ２ＷＥ線３１３、回路Ｅ２３１、回路Ｆ２３２、回路Ｂ２３３、回路Ｆ２３４、回路Ｄ２３５を有する。
【００５７】
回路Ｅ２３１の入力部には、ソース信号線２０４とＧ２ＷＥ線３１３が接続される。回路Ｆ２３２の入力部には、ソース信号線２０４とＧ２ＷＥ線３１３が接続される。回路Ｂ２３３の入力部には、ソース信号線２０４が接続される。回路Ｆ２３４の入力部には、回路Ｅ２３１の出力部２３６と回路Ｆ２３２の出力部２３７が接続される。回路Ｄ２３５の入力部には、回路Ｆ２３４の出力部２３９と回路Ｂ２３３の出力部２３８が接続され、回路Ｄの出力部２４０から検査結果が出力される。
【００５８】
以下に回路Ｅ２３１、回路Ｆ２３２、回路Ｂ２３３、回路Ｆ２３４、回路Ｄ２３５の回路動作について説明する。回路Ｂ２３３と回路Ｄ２３５の動作は、実施の形態１で説明した、図４における回路Ｂ２２２及び回路Ｄ２２４と同様に動作する。回路Ｅ２３１の入力部にＬとＬ又はＬとＨ又はＨとＬが入力された場合には、Ｌが出力される。また、入力部にＨとＨが入力された場合のみＨが出力される。つまり図８の（ｉ）の真理値表になる。回路Ｆ２３２と回路Ｆ２３４は各々の入力部にＬとＨ又はＨとＬ又はＨとＨが入力された場合には、Ｌが出力される。また、入力部にＬとＬが入力された場合のみ、Ｈが出力される。つまり図８の（ｊ）の真理値表になる。
【００５９】
以下に図７の回路の動作について図９を参照しながら説明する。
【００６０】
図９の破線の枠（ｋ）の信号について説明する。回路Ｅ２３１に、ＬとＬの信号が入力され、出力部２３６の信号３３６はＬとなる。回路Ｆ２３２にも、ＬとＬの信号が入力され、出力部２３７の信号３３７はＨとなる。回路Ｂ２３３には、Ｌの信号が入力され、出力部２３８の信号３３８はＨとなる。回路Ｆ２３４には、回路Ｅ２３１の出力部２３６の信号３３６のＬと回路Ｆ２３２の出力部２３７の信号３３７のＨが入力され、出力部２３９の信号３３９はＬとなる。回路Ｄ２３５の入力には、回路Ｆ２３４の出力部２３９の信号３３９のＬと回路Ｂ２３３の出力部２３８の信号３３８のＨが入力され、出力部２４０の信号３４０はＨとなる。
【００６１】
次に、図９の破線の枠（ｌ）の信号について説明する。回路Ｅ２３１に、ＨとＬの信号が入力され、出力部２３６の信号３３６はＬとなる。回路Ｆ２３２にも、ＨとＬの信号が入力され、出力部２３７の信号３３７はＬとなる。回路Ｂ２３３には、Ｈの信号が入力され、出力部２３８の信号３３８はＬとなる。回路Ｆ２３４には、回路Ｅ２３１の出力部２３６の信号３３６のＬと回路Ｆ２３２の出力部２３７の信号３３７のＬが入力され、出力部２３９の信号３３９はＨとなる。回路Ｄ２３５の入力には、回路Ｆ２３４の出力部２３９の信号３３９のＨと回路Ｂ２３３の出力部２３８の信号３３８のＬが入力され、出力部２４０の信号３４０はＨとなる。
【００６２】
次に、図９の破線の枠（ｍ）の信号について説明する。回路Ｅ２３１に、ＨとＨの信号が入力され、出力部２３６の信号３３６はＨとなる。回路Ｆ２３２にも、ＨとＨの信号が入力され、出力部２３７の信号３３７はＬとなる。回路Ｂ２３３には、Ｈの信号が入力され、出力部２３８の信号３３８はＬとなる。回路Ｆ２３４には、回路Ｅ２３１の出力部２３６の信号３３６のＨと回路Ｆ２３２の出力部２３７の信号３３７のＬが入力され、出力部２３９の信号３３９はＬとなる。回路Ｄ２３５の入力には、回路Ｆ２３４の出力部２３９の信号３３９のＬと回路Ｂ２３３の出力部２３８の信号３３８のＬが入力され、出力部２４０の信号３４０はＨとなる。
【００６３】
次に図９の破線の枠（ｎ）の信号について説明する。回路Ｅ２３１に、ＬとＨの信号が入力され、出力部２３６の信号３３６はＬとなる。回路Ｆ２３２にも、ＬとＨの信号が入力され、出力部２３７の信号３３７はＬとなる。回路Ｂ２３３には、Ｌの信号が入力され、出力部２３８の信号３３８はＨとなる。回路Ｆ２３４には、回路Ｅ２３１の出力部２３６の信号３３６のＬと回路Ｆ２３２の出力部２３７の信号３３７のＬが入力され、出力部２３９の信号３３９はＨとなる。回路Ｄ２３５の入力には、回路Ｆ２３４の出力部２３９の信号３３９のＨと回路Ｂ２３３の出力部２３８の信号３３８のＨが入力され、出力部２４０の信号３４０はＬとなる。
【００６４】
以上のように、実施の形態１と同様に、信号の検出を行うことができる。表示不良の信号つまり、ソース信号線の信号がＬでＧ２ＷＥ２１３がＨのときに出力部２４０の信号３４０により、信号の遅延を検出することができる。信号３４０がＨの場合には正常であり、出力がＬの場合には異常であると判断する。このように、回路Ｄの出力を参照することで、ソース信号の遅延の有無を検出することができる。
【００６５】
なお、本発明の検査回路は図７に限定されるものではなく、図１７のような構成でも良い。
【００６６】
（実施の形態３）
図１０に、本発明の検査回路と信号修正回路を合わせた回路の一例を示す。検査回路には、図４に示した回路を用いる。図４の回路に替えて図７の回路を用いてもよい。
【００６７】
図１０の回路は、破線（ｏ）で囲まれたカウンタ回路と、破線（ｐ）で囲まれたカウンタ回路と、破線（ｑ）で囲まれたゲート信号線のバッファ回路部とを有する。また、図１１に、検査回路の構成の一例を示す。本検査回路は、ソース信号線２０４、Ｇ２ＷＥ線３１３、回路Ａ２２１、回路Ｂ２２２、回路Ｃ２２３、回路Ｄ２２４を有する。なお、図１１は図４の検査回路の前にトランジスタを利用したスイッチを設けたものであるが、本発明の検査回路は図１１に限定されるものではなく、図１７の構成の前にスイッチを設けたものでも良い。
【００６８】
まず、破線（ｏ）で囲まれたカウンタ回路について説明する。ゲート信号線２５０はＪＫフリップフロップ回路２５３、ＪＫフリップフロップ回路２５４、ＪＫフリップフロップ回路２５５のＣＫ部に接続されている。検査回路の出力部２２７が、ＪＫフリップフロップ回路２５３のＲＥＳＥＴ部に接続されている。（図１０中２５１は２２７に接続されている。）ＪＫフリップフロップ回路２５３のＱ部はＪＫフリップフロップ回路２５４のＲＥＳＥＴ部に接続されている。また、ＪＫフリップフロップ回路２５３のＪ部とＫ部にも接続されている。ＪＫフリップフロップ回路２５４のＱ部は、ＪＫフリップフロップ回路２５５のＲＥＳＥＴ部に接続されている。また、ＪＫフリップフロップ回路２５４のＪ部とＫ部にも接続されている。ＪＫフリップフロップ回路２５５のＱ部は、図１１の検査回路の入力部のスイッチ２８１のゲート電極２５７に接続されている。また、ＪＫフリップフロップ回路２５５のＪ部とＫ部にも接続されている。なお、図１１は図４の入力部にスイッチ２８１を設けた構成となっている。
【００６９】
破線（ｐ）で囲まれたカウンタ回路について説明をする。検査回路の出力部２２７がＤフリップフロップ回路２６３、Ｄフリップフロップ回路２６４、Ｄフリップフロップ回路２６５のＣＫ部に、回路Ｂ２６０を介して接続されている。リセット信号線２６１がＤフリップフロップ回路２６３、Ｄフリップフロップ回路２６４、Ｄフリップフロップ回路２６５のＲＥＳＥＴ部に接続されている。Ｄフリップフロップ回路２６３のＱ部は、Ｄフリップフロップ回路２６４のＤ部及び回路Ｆ２６２の入力部に接続されている。Ｄフリップフロップ回路２６４のＱ部は、Ｄフリップフロップ回路２６５のＤ部及び回路Ｆ２６２に接続されている。回路Ｆ２６２の出力部は、Ｄフリップフロップ回路２６３のＤ部に接続されている。
【００７０】
破線（ｐ）で囲まれたカウンタ回路の出力部２６６は、本発明の回路構成では使用しないため、グランド線等に接続する等して、図１０中の回路に影響がない構成とすればよい。
【００７１】
破線（ｑ）で囲まれたゲート信号線のバッファ回路部について説明をする。従来のバッファ回路に新たにバッファ回路２７５及び配線２７６を追加する。回路Ｆ２７１の入力部は、Ｄフリップフロップ回路２６３及びＤフリップフロップ回路２６４のＱ部に接続されている。回路Ｆ２７１の出力部はスイッチ２７３のゲート電極に接続されている。スイッチ２７２のゲート電極は、Ｄフリップフロップ回路２６３のＱ部に接続されている。スイッチ２７４は、Ｄフリップフロップ回路２６４のＱ部に接続されている。バッファ回路２７５の入力部は、スイッチ２７２に接続され、出力部は、スイッチ２７３とバッファ回路２８８との間に接続されている。配線２７６は、バッファ回路２７７の入力部と、スイッチ２７３及びバッファ回路２８８とを接続している。
【００７２】
以下に、図１０及び図１１の回路図の動作について、図１２を用いて説明する。
【００７３】
図１０の破線（ｏ）で囲まれた回路のＪＫフリップフロップ回路２５３のＲＥＳＥＴ部に、図１２の信号２４１に示す検査回路の出力が入力される。信号２４１は図４の検査回路の出力部２２７又は図７の検査回路の出力部２４０から出力される信号である。これによりＪＫフリップフロップ回路２５３がリセットされる。リセット後、ＪＫフリップフロップ回路２５３のＣＫ部に入力されているゲート信号線２５０の信号つまり図１２の信号２４２の立ち上がりから読み込みを始める。その他のＪＫフリップフロップ回路２５４及びＪＫフリップフロップ回路２５５も、同様の動作をする。これらの動作によって、出力部２５６から出力される信号２４３は、図１２の信号２４３に示すようにゲート信号線２５０の信号２４２を基準に数えて３周期分の時間、Ｈの信号となる。この信号が図１１のスイッチ２８１に入力される。スイッチ２８１は、出力される信号２４３がＨのときにはオフになるようにスイッチ２８１のゲート電極２５７に接続されている。したがって、信号２４３がＨになると、図１１の検査回路は動作をしなくなる。また、信号２４３がＨからＬに変化すると、スイッチ２８１がオンになり、図１１の検査回路が再び動作し始める。
【００７４】
図１０の破線（ｐ）で囲まれたカウンタ回路のＤフリップフロップ回路２６３のＲＥＳＥＴ部にリセット信号が入力される。このリセット信号は、図１１の検査回路からＬの信号が出力されたとき、Ｈとなる信号である。つまり、図１１の検査回路の出力部を、回路Ｂを介して接続すればよい。Ｄフリップフロップ回路２６３のＣＫ部に図１１の検査回路の出力が、回路Ｂ２６０を介して入力される。この図１１の検査回路の出力がＬの場合、Ｄフリップフロップ回路２６３のＱがＨになる。次に検査回路からＬが出力されるまで、Ｄフリップフロップ回路２６３のＱはＨを保持し続ける。また、次に検査回路からＬが出力されると、Ｄフリップフロップ回路２６３のＱがＬになりＤフリップフロップ回路２６４のＱがＨになる。ここでも、次に検査回路からＬが出力されるまで、Ｈを保持し続ける。
【００７５】
図１０の破線（ｑ）で囲まれた回路の回路Ｆ２７１に、Ｄフリップフロップ回路２６３のＱとＤフリップフロップ回路２６４のＱが接続されている。この回路は、ＬとＬが入力されたときだけＨを出力する回路である。従って、図１１の検査回路の出力がＨのときにＬとＬが入力され、出力はＨとなる。また、図１１の検査回路の出力がＬになった場合はＬとＨ又はＨとＬが入力され、出力はＬとなる。スイッチ２７２、スイッチ２７３及びスイッチ２７４は、各々のゲート電極がＨの時にオンになり、Ｌのときにオフになるスイッチである。スイッチ２７３はゲート電極がＬの時にオンになり、Ｈの時にオフになるスイッチである。スイッチ２７２は、Ｄフリップフロップ回路２６３のＱの状態によりオンかオフかを決定する。スイッチ２７３は、回路Ｆ２７１にＬとＬが入力されている時のみオフになる。
【００７６】
図１１の検査回路で、Ｌが出た時に図１０の破線（ｐ）で囲まれた回路のＤフリップフロップ回路２６３のＱがＨとなる。これにより、スイッチ２７３がオフになると同時にスイッチ２７２がオンになり、スイッチ２７２を介してバッファ回路２７５に接続されることになる。これにより、ゲート信号線のバッファ回路が全体として長くなり、ゲート信号線の信号を遅くすることが出来不良を修正できる。この状態をゲート信号線２５０の信号２４２を基準に数えて３周期分の時間、維持する。その後にもう１度、図１１の検査回路を動作させ、検査をし、正常であれば、このままの状態を維持する。異常であれば、図１１の検査回路でＬが出力され、図１０の破線（ｑ）で囲まれた回路のＤフリップフロップ回路２６３のＱがＬとなり、Ｄフリップフロップ回路２６４のＱがＨになるため、スイッチ２７２がオフになり、スイッチ２７３がオフになり、スイッチ２７４がオンになる。その後は、上記した動作と同様に動作する。
【００７７】
以上、本実施の形態によれば、ソース信号線の駆動回路から画素に書き込む信号が出力されるとき、ゲート信号線の駆動回路の信号のタイミングがずれると、そのずれた不良信号を検出し、信号を補正することにより、ソースドライバからの信号に合わせて走査信号のタイミングを修正することができ、表示不良を防止することができる。
【００７８】
従って、本発明はバッテリー駆動する電子機器の表示部、大画面の表示装置及び電子機器の表示部等に好適である。搭載例として、例えば、テレビジョン装置（テレビ、テレビジョン受信機）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、コンピュータ、カーオーディオ等の表示部を備えた音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。
【００７９】
上記の搭載例について、図１３を参照して説明する。図１３（Ａ）は携帯情報端末、図１３（Ｂ）はデジタルビデオカメラ、図１３（Ｃ）は携帯電話、図１３（Ｄ）は携帯型のテレビジョン装置、図１３（Ｅ）はノート型のコンピュータ、図１３（Ｆ）はテレビジョン装置を示している。それぞれの表示部３００〜３０５に、本発明を用いた発光装置を搭載することができる。
【図面の簡単な説明】
【００８０】
【図１】画素回路の一例を示す図。
【図２】本発明を適用して修正した、正常な状態のタイミングチャートを示す図。
【図３】本発明を適用しうる、不良のある状態のタイミングチャートを示す図。
【図４】本発明に用いる検査回路の一例を示す図。
【図５】図４中の各回路における真理値表を示す図。
【図６】図４の回路構成におけるタイミングチャートを示す図。
【図７】本発明に用いる検査回路の一例を示す図。
【図８】図７中の各回路における真理値表を示す図。
【図９】図７の回路構成におけるタイミングチャートを示す図。
【図１０】本発明の信号修正回路を示す図。
【図１１】本発明に用いる検査回路の一例を示す図。
【図１２】図１１の回路構成におけるタイミングチャートを示す図。
【図１３】本発明を適用した発光装置を有する電子機器の例を示す図。
【図１４】本発明を適用しうる表示装置の構成を説明する図。
【図１５】図１４の表示装置におけるタイミングチャートを示す図。
【図１６】本発明の表示装置の駆動方法を説明する図。
【図１７】本発明に用いる検査回路の一例を示す図。
【符号の説明】
【００８１】
Ｇ１ ゲート信号線
Ｇｐ ゲート信号線
Ｓ１ ソース信号線
Ｓｑ ソース信号線
Ｒ１ ゲート信号線
Ｒｉ ゲート信号線
２０１ トランジスタ
２０２ トランジスタ
２０３ 発光素子
２０４ ソース信号線
２０５ ゲート信号線
２０６ 電源線
２１１ ＳＷＥ
２１２ Ｇ１ＷＥ
２１３ Ｇ２ＷＥ
２１４ ソース信号
２１５ ゲート信号
２２１ 回路Ａ
２２２ 回路Ｂ
２２３ 回路Ｃ
２２４ 回路Ｄ
２２５ 出力部
２２６ 出力部
２２７ 出力部
２２８ 出力部
２３１ 回路Ｅ
２３２ 回路Ｆ
２３３ 回路Ｂ
２３４ 回路Ｆ
２３５ 回路Ｄ
２３６ 出力部
２３７ 出力部
２３８ 出力部
２３９ 出力部
２４０ 出力部
２４１ 信号
２４２ 信号
２４３ 信号
２４５ 信号
２４６ 信号
２４７ 信号
２４８ 信号
２５０ ゲート信号線
２５３ ＪＫフリップフロップ回路
２５４ ＪＫフリップフロップ回路
２５５ ＪＫフリップフロップ回路
２５６ 出力部
２５７ ゲート電極
２６０ 回路Ｂ
２６１ リセット信号線
２６２ 回路Ｆ
２６３ Ｄフリップフロップ回路
２６４ Ｄフリップフロップ回路
２６５ Ｄフリップフロップ回路
２６６ 出力部
２７１ 回路Ｆ
２７２ スイッチ
２７３ スイッチ
２７４ スイッチ
２７５ バッファ回路
２７６ 配線
２７７ バッファ回路
２８１ スイッチ
２８８ バッファ回路
３００ 表示部
３１３ Ｇ２ＷＥ線
３３６ 信号
３３７ 信号
３３８ 信号
３３９ 信号
３４０ 信号
１４０１ 第１の駆動回路
１４０２ 第２の駆動回路
１４０３ 画素部
１４０４ 画素
１４０５ 第３の駆動回路
１４０６ 第１のシフトレジスタ回路
１４０７ 第２のシフトレジスタ回路
１４０８ スイッチ
１４０９ スイッチ
【特許請求の範囲】
【請求項１】
第１の配線と、第２の配線と、マトリクス状に配列された複数の画素と、を有する表示装置であって、
前記画素は、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる構成を有し、
前記第２の配線の信号が変化するときに、前記第１の配線が選択されているか否かを検知する検査回路を有することを特徴とする表示装置。
【請求項２】
第１の配線と、第２の配線と、マトリクス状に配列された複数の画素と、前記第１の配線に信号を出力する駆動回路と、を有する表示装置であって、
前記画素は、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる構成を有し、
前記駆動回路は検査回路と信号修正回路を有し、
前記検査回路は前記第２の配線の信号が変化するときに、前記第１の配線が選択されているか否かを検知し、
前記信号修正回路は、前記検査回路により検知された情報が入力され、その情報に基づき前記第１の配線に出力する信号のタイミングを修正する構成を有することを特徴とする表示装置。
【請求項３】
第１の配線と、第２の配線と、マトリクス状に配列された複数の画素と、前記第１の配線に信号を出力する第１の駆動回路と、前記第２の配線に信号を出力する第２の駆動回路と、を有する表示装置であって、
前記画素は、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる構成を有し、
前記第１の駆動回路は検査回路と信号修正回路を有し、
前記検査回路は前記第２の配線の信号が前記画素の一に入力されているときに、当該画素に接続されている前記第１の配線により当該画素が選択されているか否かを検知し、
前記信号修正回路は、前記検査回路により検知された情報が入力され、その情報に基づき前記第１の配線に出力する信号のタイミングを修正する構成を有することを特徴とする表示装置。
【請求項４】
請求項２又は請求項３のいずれか一において、
前記信号修正回路は複数のバッファ回路を有し、
前記複数のバッファ回路が直列に接続され、
前記第１の配線に出力する信号のタイミングを修正することを特徴とする表示装置。
【請求項５】
請求項４において、
前記バッファ回路は複数のインバーターが直列に接続されていることを特徴とする表示装置。
【請求項６】
請求項４又は５のいずれか一において、
前記信号のタイミングが遅いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも減少する構成を有することを特徴とする表示装置。
【請求項７】
請求項４乃至６のいずれか一において、
前記信号のタイミングが早いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも増加する構成を有することを特徴とする表示装置。
【請求項８】
請求項２又は請求項３のいずれか一において、
前記信号修正回路は第１乃至第３のバッファ回路を有し、
前記第１の配線の信号が、前記第１のバッファ回路及び前記第２のバッファ回路を介して出力される第１の状態と、
前記第１の配線の信号が、前記第１乃至第３のバッファ回路を介して出力される第２の状態と、
前記第１の配線の信号が、前記第１のバッファ回路を介して出力される第３の状態、
のいずれか一の状態に基づいて出力されることで、前記第１の配線に出力する信号のタイミングを修正することを特徴とする表示装置。
【請求項９】
請求項１乃至８のいずれか一に記載の表示装置を有することを特徴とする電子機器。
【請求項１０】
第１の配線と、第２の配線と、前記第１の配線に信号を出力する第１の駆動回路と、前記第２の配線に信号を出力する第２の駆動回路と、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる画素と、を有する表示装置の駆動方法であって、
前記第１の駆動回路は、前記第２の配線の信号が変化するときに、前記第１の配線が選択されているか否かの情報を検知し、前記第１の配線に出力する信号についてタイミングの修正を行うことを特徴とする表示装置の駆動方法。
【請求項１１】
請求項１０において、
前記タイミングの修正には、直列に接続された複数のバッファ回路を用いることを特徴とする表示装置の駆動方法。
【請求項１２】
請求項１１において、
前記信号のタイミングが遅いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも減少し、
前記信号のタイミングが早いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも増加することを特徴とする表示装置の駆動方法。
【請求項１３】
請求項１０において、
前記タイミングの修正には第１乃至第３のバッファ回路を用い、
前記第１の配線の信号が、前記第１のバッファ回路及び前記第２のバッファ回路を介して出力される第１の状態と、
前記第１の配線の信号が、前記第１乃至第３のバッファ回路を介して出力される第２の状態と、
前記第１の配線の信号が、前記第１のバッファ回路を介して出力される第３の状態、
のいずれか一の状態に基づいて出力されることで、前記第１の配線に出力する信号のタイミングを修正することを特徴とする表示装置の駆動方法。
【請求項１】
第１の配線と、第２の配線と、マトリクス状に配列された複数の画素と、を有する表示装置であって、
前記画素は、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる構成を有し、
前記第２の配線の信号が変化するときに、前記第１の配線が選択されているか否かを検知する検査回路を有することを特徴とする表示装置。
【請求項２】
第１の配線と、第２の配線と、マトリクス状に配列された複数の画素と、前記第１の配線に信号を出力する駆動回路と、を有する表示装置であって、
前記画素は、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる構成を有し、
前記駆動回路は検査回路と信号修正回路を有し、
前記検査回路は前記第２の配線の信号が変化するときに、前記第１の配線が選択されているか否かを検知し、
前記信号修正回路は、前記検査回路により検知された情報が入力され、その情報に基づき前記第１の配線に出力する信号のタイミングを修正する構成を有することを特徴とする表示装置。
【請求項３】
第１の配線と、第２の配線と、マトリクス状に配列された複数の画素と、前記第１の配線に信号を出力する第１の駆動回路と、前記第２の配線に信号を出力する第２の駆動回路と、を有する表示装置であって、
前記画素は、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる構成を有し、
前記第１の駆動回路は検査回路と信号修正回路を有し、
前記検査回路は前記第２の配線の信号が前記画素の一に入力されているときに、当該画素に接続されている前記第１の配線により当該画素が選択されているか否かを検知し、
前記信号修正回路は、前記検査回路により検知された情報が入力され、その情報に基づき前記第１の配線に出力する信号のタイミングを修正する構成を有することを特徴とする表示装置。
【請求項４】
請求項２又は請求項３のいずれか一において、
前記信号修正回路は複数のバッファ回路を有し、
前記複数のバッファ回路が直列に接続され、
前記第１の配線に出力する信号のタイミングを修正することを特徴とする表示装置。
【請求項５】
請求項４において、
前記バッファ回路は複数のインバーターが直列に接続されていることを特徴とする表示装置。
【請求項６】
請求項４又は５のいずれか一において、
前記信号のタイミングが遅いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも減少する構成を有することを特徴とする表示装置。
【請求項７】
請求項４乃至６のいずれか一において、
前記信号のタイミングが早いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも増加する構成を有することを特徴とする表示装置。
【請求項８】
請求項２又は請求項３のいずれか一において、
前記信号修正回路は第１乃至第３のバッファ回路を有し、
前記第１の配線の信号が、前記第１のバッファ回路及び前記第２のバッファ回路を介して出力される第１の状態と、
前記第１の配線の信号が、前記第１乃至第３のバッファ回路を介して出力される第２の状態と、
前記第１の配線の信号が、前記第１のバッファ回路を介して出力される第３の状態、
のいずれか一の状態に基づいて出力されることで、前記第１の配線に出力する信号のタイミングを修正することを特徴とする表示装置。
【請求項９】
請求項１乃至８のいずれか一に記載の表示装置を有することを特徴とする電子機器。
【請求項１０】
第１の配線と、第２の配線と、前記第１の配線に信号を出力する第１の駆動回路と、前記第２の配線に信号を出力する第２の駆動回路と、前記第１の配線及び前記第２の配線に接続され、前記第１の配線が選択されているときに前記第２の配線から信号が書き込まれる画素と、を有する表示装置の駆動方法であって、
前記第１の駆動回路は、前記第２の配線の信号が変化するときに、前記第１の配線が選択されているか否かの情報を検知し、前記第１の配線に出力する信号についてタイミングの修正を行うことを特徴とする表示装置の駆動方法。
【請求項１１】
請求項１０において、
前記タイミングの修正には、直列に接続された複数のバッファ回路を用いることを特徴とする表示装置の駆動方法。
【請求項１２】
請求項１１において、
前記信号のタイミングが遅いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも減少し、
前記信号のタイミングが早いときには、前記複数のバッファ回路の直列に接続される個数が正常なときよりも増加することを特徴とする表示装置の駆動方法。
【請求項１３】
請求項１０において、
前記タイミングの修正には第１乃至第３のバッファ回路を用い、
前記第１の配線の信号が、前記第１のバッファ回路及び前記第２のバッファ回路を介して出力される第１の状態と、
前記第１の配線の信号が、前記第１乃至第３のバッファ回路を介して出力される第２の状態と、
前記第１の配線の信号が、前記第１のバッファ回路を介して出力される第３の状態、
のいずれか一の状態に基づいて出力されることで、前記第１の配線に出力する信号のタイミングを修正することを特徴とする表示装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００７−１４０４９４（Ｐ２００７−１４０４９４Ａ）
【公開日】平成１９年６月７日（２００７．６．７）
【国際特許分類】
【出願番号】特願２００６−２８１８３２（Ｐ２００６−２８１８３２）
【出願日】平成１８年１０月１６日（２００６．１０．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１９年６月７日（２００７．６．７）
【国際特許分類】
【出願日】平成１８年１０月１６日（２００６．１０．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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