表示装置
【課題】検出回路の規模を増大させず、表示部の面内傾斜やばらつきをともなって劣化された画素の表示の補正を行う得る表示装置の提供。
【解決手段】電流量に応じて発光量が変化する複数の画素により構成された表示部と、前記画素に表示信号電圧を入力するための信号線を有する表示装置にあって、
前記画素への電源の供給によって得られる前記画素の画素状態に対応する信号を前記信号線の切り替えることによって出力させるスイッチ回路と、
前記画素の画素状態に対応する信号を前記表示部の水平ライン上に沿って順次検出するA/D変換器を備え、
前記A/D変換器は、そのリファレンス電圧を変更する回路を備え、前記水平ライン上における画素数を複数に分割したブロックごとにそのブロック内の各画素の画素状態に対応する信号を検出するように構成されている。
【解決手段】電流量に応じて発光量が変化する複数の画素により構成された表示部と、前記画素に表示信号電圧を入力するための信号線を有する表示装置にあって、
前記画素への電源の供給によって得られる前記画素の画素状態に対応する信号を前記信号線の切り替えることによって出力させるスイッチ回路と、
前記画素の画素状態に対応する信号を前記表示部の水平ライン上に沿って順次検出するA/D変換器を備え、
前記A/D変換器は、そのリファレンス電圧を変更する回路を備え、前記水平ライン上における画素数を複数に分割したブロックごとにそのブロック内の各画素の画素状態に対応する信号を検出するように構成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は表示装置に係り、たとえば、その表示素子が自発光素子で構成される表示装置に関する。
【背景技術】
【0002】
様々な情報処理装置の普及により、役割に応じた表示装置が種々存在する。その中で、表示素子が自発光素子で構成されたいわゆる自発光型と称される表示装置が注目されてきている。このような表示装置において、その表示素子は、たとえば、有機EL(Electro Luminescence)素子、あるいは有機発光ダイオード(Organic Light Emitting Diode)等が用いられたものが知られている。このような表示装置は、バックライトが不要で低消費電力に向いており、また、従来の液晶ディスプレイに比べて画素の視認性が高く、応答速度が速い等の利点を有する。さらに、このような発光素子はダイオードに似た特性を持っており、素子に流す電流量によって輝度を制御することができる。このような自発光型表示装置については下記特許文献1などに開示されている。
【0003】
しかし、このように構成された表示装置において、その発光素子の特性として、使用期間や周囲環境により素子の内部抵抗値が変化することを免れない。特に使用期間が増大すると経時的に内部抵抗が高くなり、素子に流れる電流が減少する性質がある。そのため、例えばメニュー表示などを行う場合において、画面内の同一箇所の画素を点灯続けていると、その部分について焼付きの現象が生じる。この状態を補正するためには画素の状態を検出する必要がある。この検出方法としては表示の帰線期間において画素の状態を検出する方法をとる。帰線期間では画素に対して発光させないので電圧がかけられない。そのため、発光に使用する電源とは別電源を用い、帰線期間に画素に対してある一定の電流を印加しその状態での電圧を検出することで、電圧の変化から焼付きにおける劣化を検出する方法をとる。そして、画素状態を検出し補正する方法として、たとえば下記特許文献2に示すように、モニター素子を表示部の発光素子の各行方向に並設し、基本電流源によって、前記モニター素子に定電流を供給し、該モニター素子に発生する電圧を、モニター素子に並んで行方向に配置された複数の発光素子に印加し、該発光素子を定電圧駆動させるようにしたものが知られている。
【特許文献1】特開2006−91709号公報
【特許文献2】特開2006−91860号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかし、前記特許文献2に示した表示装置は、表示部における各画素の状態を、モニター素子を設けた行方向にしか検出できず、列方向のばらつき特性を考慮していないものとなっている。このため、各画素においてその状態を検出することが望ましいが、検出回路の規模が増大してしまうことを免れない。したがって、検出回路の規模を増大させず、表示部の面内傾斜やばらつきをともなって劣化された画素の表示の補正が要望されるに至っている。
【0005】
本発明の目的は、検出回路の規模を増大させず、表示部の面内傾斜やばらつきをともなって劣化された画素の表示の補正を行う得る表示装置を提供することにある。
【課題を解決するための手段】
【0006】
本発明による表示装置は、検出の基準値を最初(たとえば表示部の左端)で設定し、1フレームや1ライン分の一回の検出で基準値を変更しないことが理想となるが、実際には、外因のため検出値の変動量が大きくなり、これを回避するため、検出領域を細分化する。面内傾斜の影響により検出電圧が変動するが、検出器(A/D変換器)の検出範囲内で対応できる変動範囲とすれば回路の規模の増大はない。そこで検出電圧変動範囲をA/D変換器の検出範囲内に収めるよう、一つのリファレンス電圧に対する検出画素数を細分化し、換言すれば、ブロック化して検出する。
【0007】
本発明の一つの実施態様によれば、電流量に応じて発光量が変化する複数の画素により構成された表示部と、前記画素に表示信号電圧を入力するための信号線を有する表示装置にあって、
前記画素への電源の供給によって得られる前記画素の画素状態に対応する信号を前記信号線の切り替えによって出力させるスイッチ回路と、前記画素の画素状態に対応する信号を前記表示部の水平ライン上に沿って順次検出するA/D変換器を備え、前記A/D変換器は、そのリファレンス電圧を変更する回路を備え、前記水平ライン上における画素数を複数に分割したブロックごとにそのブロック内の各画素の画素状態に対応する信号を検出するように構成されていることを特徴とするものである。
【発明の効果】
【0008】
本発明による表示装置によれば、検出回路(A/D変換器)の規模を増大させず、表示部の面内傾斜やばらつきをともなって劣化された画素の表示の補正を行うことができる。
【0009】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【発明を実施するための最良の形態】
【0010】
本発明の実施例を、図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【0011】
(第1の実施形態)
図1は、本発明による表示装置における概略を示す構成図である。表示装置はドライバ1と表示部2で構成される。ドライバ1には、表示制御部3、検出スイッチ4、検出部5、検出用電源6を備える。表示部2には、表示用電源7、表示素子8、画素制御部9、スイッチ10を備える。外部からの表示データは、ドライバ1の表示制御部3に入力する。表示制御部3は、前記表示データのタイミング制御や信号制御を行う。ドライバ1内での信号の流れは大きく3種類あり、表示経路、検出経路、補正経路として把握できる。前記表示経路は、前記表示データが、表示制御部3、検出スイッチ4を介して表示部2に入り、表画素制御部9を介して表示用電源7で表示素子8を駆動する流れとなっている。前記検出経路は、表示素子8からスイッチ10、検出スイッチ4を介し検出部5に行く流れとなっている。補正経路は、検出部5から表示制御部3に行き前記表示データを補正する流れとなっている。前記検出スイッチ4は、表示時と検出時でのデータ方向を切り替えるようになっている。表示時には表示用電源7を利用し表示部2の電源にし、検出時には検出用電源6を利用し表示部2の電源にする。本実施例では、電源の個数は2個として示したが、構成によっては増減し、電源の種類も電流源や電圧源によって構成される場合がある。画素制御部9は、表示時に前記表示データによって表示用電源7の制御を行い、検出時に検出用電源6を用いて表示素子8の状態データを検出部5へ伝達するようになっている。
【0012】
図2は、図1に示した構成図をさらに詳細に説明する図である。そして、表示装置としてたとえば有機EL素子を表示素子(図中符号8で示す)とした表示装置を示している。表示素子8の駆動電源は、出時と表示時とで独立した形態をもつ。すなわち、検出時には、検出用電源6として検出用電流源11を用い、表示時には、表示用電源7として表示用電圧源12を用いる。表示用電圧源12は、表示に寄与する表示素子に共通であるのが好ましい。スイッチ14は信号線18で表示演算部16に接続し、表示時にオンになる。検出用電流源11は、検出線13でスイッチ15と接続される。ここで、スイッチ14とスイッチ15は同時にオンになることはない。表示演算部16は、各スイッチや電源の制御及び検出と補正を行う。シフトレジスタ17は、表示演算部16の中に組み込まれても、独立した制御部として配置されてもよく、制御は表示演算部16が行う。信号線21は、表示時と検出時の両方で用いる共用線である。信号線21に接続されているスイッチ14は、表示演算部16が制御する制御信号20で制御され、スイッチ15は、シフトレジスタ17が制御する制御信号19で制御される。表示用電圧源12と表示素子8とは画素制御部9で接続されている。また、検出用電流源11と表示用電圧源12は別個の電源となっているが、検出構成によっては、電流源又は電圧源のどちらかの電源にまとめて構成してもよい。信号線21と表示素子8とは、スイッチ10で接続される。スイッチ10は、表示演算部16が制御するモード選択信号22で制御する。画素状態の検出結果は、検出線13を介して検出部5で得るようになっている。検出部5は、バッファ24、A/D変換部25、検出演算部26によって構成されている。バッファ24は、検出線13の値を増幅して信号27に出力する。A/D変換部25は、信号27のアナログ値を信号28のデジタル値に変換する。検出演算部26は、信号28のデジタル値から、補正量を算出し、信号23によって前記表示演算部16に出力する。また、検出演算部26からの制御信号29によってA/D変換部25を制御するようになっている。検出演算部26には、設定レジスタや設定メモリを含んでよく、この設定値によって検出方法や各種設定を変更することが可能である。
【0013】
図3は、前記A/D変換部25の一実施例を示す内部構成図である。図3に示すように、A/D変換部25は、検出結果を示す信号27を入力し、A/D回路30によってA/D変換された信号28を出力として取り出すようになっている。また、A/D変換部25に、リファレンス電圧生成回路31と、加算回路32、減算回路35を備える。A/D変換部25には前記検出演算部26(図2参照)から制御信号29が取り入れられ、該制御信号29は前記リファレンス電圧生成回路31に入力され、該リファレンス電圧生成回路31からは信号33および信号36を出力させるようになっている。信号33の値と信号36の値は同じでも異なってもよい。信号33は加算回路32に入力され、該加算回路32は基準電圧Aが出力されて前記A/D回路30に供給されるようになっている。信号36は減算回路35に入力され、該減算回路35は基準電圧Bが出力されて前記A/D回路30に供給されるようになっている。基準電圧A34と基準電圧B37は前記A/D回路30の基準電圧として用いられるようになっている。
【0014】
図4は、前記A/D回路30の一実施例の内部構成を示した図である。図4において、前記A/D回路30は基準電圧A34及び基準電圧B37によって生成された基準値41と、入力される信号27の検出結果を比較器42によって比較するようになっている。基準電圧A34と基準電圧B37は一方を基準線の値とし、リファレンス電圧値にオフセット値を加算または減算して求めた値とする。比較に用いる基準値41は基準電圧A34と基準電圧B37の間を抵抗ラダー40で分割した値となっている。これにより、比較器42は検出結果27と基準値41を比較する。図4に示す比較器42はたとえば7個から構成されている。しかし、この比較器42の個数、及び、抵抗ラダー40の個数は要望される比較精度に応じて増減され得る。
【0015】
図5は、表示装置(パネル)の表示領域における水平1ラインについてみた場合の、外因のない状態での検出結果を示している。図5において横軸は前記水平1ライン上の個所を示し、縦軸は検出値をとっている。図5においては、パネル特有の例えば画素選択用の薄膜トランジスタ(TFT)のスイッチばらつきのみを考慮するものとしている。図5に示すように、1ラインの検出結果50は何のばらつきもなく、焼付きも生じてなく、概ね一定値で検出できていることを示している。ここで、1ライン中の検出個所として左端部51、中心部52、右端部53を見る。各個所の検出結果の拡大図を図5の下側に示しており、各画素における検出結果(たとえば図中符号56で示す)は範囲54内でばらついていることが判る。ここで、図中範囲55はA/D回路30による検出の最小レンジを示している。ばらつきがない場合、範囲54はなくなり、検出値56は全て同値になる。これに対し、図6は、表示領域における水平1ラインについてみた場合の、外因を含めた状態での検出結果を示している。図5の場合と同様に表示領域における水平1ラインについてみた場合を示している。パネル特有のばらつき以外に周囲温度などの影響を考慮したものとなっている。1ラインの検出結果60は、1ラインの中で外因の影響をうけ一定ではなくなる。ここで、1ライン中の検出個所として左端部61、中心部62、右端部63を見る。範囲64はばらつきの範囲を示しており、この範囲はパネル固有のばらつきのため、図5に示した範囲54とほぼ同じような値になる。また、範囲65はA/D検出の最小レンジを示している。また、この例では、中央部62において、左端部61あるいは右端部63と検出電圧が大きく異なり、A/D検出のレンジが2段階にわたっていることが判る。本発明は、このような外因による影響を考慮した検出方法を提案するものである。
【0016】
図7は、パネルの表示領域70における水平方向の上述した検出において、表示領域の70の上部の検出結果を図7(a)に示す検出値71として、中央部の検出結果を図7(b)に示す検出値72として、下部の検出結果を図7(c)に示す検出値73として示している。この例では、表示領域70の上部はばらつきが少なく下部に移動するに従ってばらつきが大きくなる特性を示したものである。このような特性はパネルによって異なるため、図7に示したものに限定されず、他に様々なパタンが存在する。
【0017】
図8は、前記A/D回路30のレンジ構成を示した図である。A/D変換器30のレンジ80において、最小レンジは図中範囲81とする。この範囲において、リファレンス電圧82を中心に、電圧のプラス側に三段階の電圧範囲83を、電圧のマイナス側に三段階の電圧範囲84が設定される。この段階の数は比較器42の総数(本実施例では7個)に対応しており、本実施例では、後の説明から明らかとなるように、補正に対する回数に対応している。ここで、たとえば三段階の検出を実施する場合、ある範囲において、必ず四段階に入るものとすると、はじめの検出結果によって、設定が変化する。たとえば、初めの画素が正常に動作し、その検出結果が"0"の場合であれば、使用する範囲は"0"、"1"、"2"、"3"となる。また、初めの画素がたとえば1.5%劣化しており、その検出結果が"−1"の場所であれば、"-1"、"0"、"1"、"2"というようになる。また、初めの画素がたとえば3.0%劣化しており、その検出結果が"−2"の場所であれば、"−2"、"−1"、"0"、"1"というようになる。さらに、初めの画素がたとえば4.5%劣化しており、その検出結果が"−3"の場所であれば、"−3"、"−2"、"−1"、"0"というようになる。1ラインの検出結果の全てがこの範囲に入れば問題がないが、外因によって範囲を逸脱する可能性が充分にあり得る。
【0018】
図9(a)は、表示領域の1水平ラインに沿った検出値の変化が大きい場合に(図7(c)の場合を想定)、それら全ての検出値を得るための一つの方法を示したものである。全ての検出値を含むようにして設定された図9(a)の図中のブロック90は、一つのA/D回路30において前記ブロック90をカバーし得るレンジを有していなければならないことを示している。この場合、A/D回路30の比較器42の個数は必要範囲wをA/D回路30の最小レンジで割った個数以上となる。たとえば、検出範囲が1Vで最小レンジが20mVとすれば50段階必要となる。この場合、A/D回路30の回路規模が増大してしまうことを免れ得ない。
【0019】
これに対して、図9(b)は、本発明によって検出値を得る方法を示し、前記ブロック90よりも大幅に小さな領域であるブロックを、図9(b)に示すように、ブロック91、ブロック92、ブロック93、……というように、検出値の変化に追随させ、それぞれのブロック91、ブロック92、ブロック93、……ごとに検出結果を得るようにしている。このようにした場合、前記A/D回路30の比較器42の個数はたとえば7個と少ない場合であっても、そのブロックを検出範囲内に収まるようにしながら水平方向に分割数に応じた移動をさせることによって、検出結果を得ることができる。
【0020】
図10は、上述した各ブロックにおける水平ライン上に並設される画素ごとの検出について示している。図10において、図中矢印は水平ライン方向に相当し、ブロック91、92、93、……は、説明の便宜上、前記水平ライン方向に対して垂直方向に順次ずらして描画している。この実施例では、各ブロックにおける画素の検出個数は一定とし、その数をGnとしている。各ブロック91では一番目からGn番目の各画素を順次検出し、たとえば一番目の画素からは検出結果100を得、Gn番目画素からは検出結果101を得るようになっている。これら検出結果はそれぞれ絶対値としてもよいが、隣接する画素間での差分を計算して相対値として検出するようにしてもよい。この場合、二番目のブロック92では、前のブロック91の最後の画素であるGnから検出個数を加算したG2nまでを検出するようにしている。同様に三番目のブロック93は、前のブロック92の最後の画素であるG2nから検出個数を加算したG3nまでを検出するようにしている。このように、あるブロックの最後の画素と次のブロックの最初の画素を共通とすることにより、上述したように相対値で検出する場合に、ブロック間の連続性を信頼性よく確保できる効果を奏する。
【0021】
図11は、表示と検出のタイミングを示した図である。この実施例では、たとえば、1フレームの表示に対して1ラインの検出を行うようになっている。図11の上方の図に示すように、表示の1フレームは表示期間と帰線期間からなり、これが繰り替えされるようになっている。本実施例では、前記帰線期間を検出期間に割り当てており、これにより、1フレームは表示期間110と検出期間111の構成になる。そして、検出期間111は、1ラインのブロック数であるn個に分割して検出するようにしている。同図において、ブロック112が一番目のブロック、ブロック113がn番目のブロックとなっている。同様に次のフレームの検出期間114についてもn個のブロックに分割して、ブロック115が一番目のブロック、ブロック116がn'番目のブロックとなっている。また、図11の下方の図は、検出期間11における各ブロックの詳細を示した図である。同図において、1ブロックの中にはリファレンス生成期間と画素検出期間があてがわれ、画素118が一番目の画素、画素119がp番目の画素となっている。ここで、1ブロックのp個の画素数は、1水平ラインにおける総画素数をブロック数nで割った個数に相当する。
【0022】
図12は、各水平ラインの垂直方向における順次検出の方法についての例を示した図である。図12の上方の図から明らかなように、1水平ライン上の総画素数をXn個としている。ライン(水平ライン)yにおける検出結果は結果120として得られ、次のラインであるラインy+1における検出結果は結果121として得られ、更に次のラインであるラインy+2における検出結果は結果122として得られる。この例では、たとえば、ラインyにおける最後の画素の検出値123と、次のラインy+1の最初の画素の検出値124は異なっている。図12の下方の図に示すように、それぞれの水平ライン毎に検出を行い、たとえばラインyとラインy+1で検出値を共通にして重ねることなく検出しているからである。
【0023】
図13は、画素の表示を行うための制御フローチャートを示している。図13において、処理130において表示の処理を開始すると、処理131においてシステムを初期化する。その後、処理132において表示処理を開始し、処理133において検出処理を開始する。システム起動中は、処理132と処理133を繰り返す。ここで、処理132における表示開始と処理133における検出開始は表示の1フレーム内で行われることは上述した通りである。
【0024】
図14は、画素の検出を行うための制御フローチャートを示しており、図13に示した処理133の動作の詳細を示したものである。図14において、処理140において検出制御を開始すると、処理141においてシフトレジスタ(図2において符号17で示す)の初期化設定をする。その後、処理142においてリファレンス電圧を設定し、処理143において画素の状態を検出する。処理144において、ブロック内の画素数の設定数に達したかどうか判定し、達していない場合、処理145において前記シフトレジスタをシフトし、処理143から繰り返す。処理144においてブロック内の画素数の設定数に達した場合、処理146においてブロック数が設定数に達したかどうか判定し、達していない場合、処理142から繰り返す。処理146においてブロック内の画素数の設定数に達した場合、処理147において検出動作を終了する。
【0025】
(第2の実施形態)
図15は、本発明の表示装置の第2の実施形態を示す図で、第1の実施形態の図11に対応する図となっている。図15に示すように、この構成では表示の2フレームに対して1水平ラインにおける検出を行うようにしている。上述したように1フレームは表示期間と帰線期間からなり、検出期間(図中符号151)を前記帰線期間に割り当てている。
【0026】
ここで、検出期間151は、1水平ラインのブロック数であるn個の半分であるm個に分割して検出している。すなわち、この例では、m=n/2としている。このようにした理由は、1フレームの検出期間に1水平ライン分の検出が間に合わない場合を想定するもので、残りのブロックにおける画素の検出は次の水平ラインで行うようにしている。したがって、更に検出に時間を要する場合には分割数を増やすことができ、このようにした場合、検出の1水平ラインにかかる表示フレーム数が増えることになる。図15において、最初の1フレームにおける検出期間151において、ブロック152が一番目のブロック、ブロック153がm番目のブロックとして示している。そして、次の1フレームの検出期間で、ブロック154がm+1番目のブロック、ブロック155がn番目のブロックとして示している。一番目のブロックからn番目のブロックに至って各画素の検出がなされることにより、1水平ライン上の画素の検出が終了することになる。
【0027】
図16は、図15に示したようにして画素の検出を行う場合の制御フローチャートを示している。処理160において検出制御を開始すると、処理161においてライン分割フラグがオンかどうか調べる。ここで、ライン分割フラグは、検出の1水平ラインの処理を複数フレームで処理する際の途中であるか終了しているかを示すものである。ライン分割フラグがオンの場合、検出処理の途中であることを示し、ライン分割フラグがオフの場合、検出処理が終了していることを示す。処理161においてライン分割フラグがオフの場合、即ち、ラインの初めの検出である場合、処理162においてシフトレジスタ(図2の符号17に示す)の初期化設定をする。処理162の後、あるいは、処理161においてライン分割フラグがオンの場合、処理163においてリファレンス電圧を設定し、処理164において画素の状態を検出する。処理165において、ブロック内の画素数の設定数に達したかどうか判定し、達していない場合、処理166においてシフトレジスタをシフトし、処理164から繰り返す。処理165においてブロック内の画素数の設定数に達した場合、処理167においてブロック数が設定数に達したかどうか判定し、達していない場合、処理163から繰り返す。処理167においてブロック内の画素数の設定数に達した場合、処理168においてライン分割数の設定数に達した場合、処理169においてライン分割フラグをオフにする。処理168においてライン分割数の設定数に達していない場合、処理170においてライン分割フラグをオンにする。その後、処理171において検出動作を終了する。
【0028】
(第3の実施形態)
図17は、本発明の表示装置の第3の実施形態を示す図で、第1の実施形態の図17における説明に関連する内容となっている。この構成では、各水平ライン上の画素の検出を行う際に、ブロックの分割数は変わらないが、1ブロックの検出画素数を変更するようにしている。図17に示すように、ブロック番号175は1ラインにおける分割ブロックを示し、1ラインをたとえば10ブロックに分割している。パターン1(等間隔)176は、ブロックごとに等間隔の画素で検出することを示しており、第1の実施形態および第2の実施形態ではパターン1を採用を前提として説明してきた。これに対し、本実施形態では、パターン2(可変長)177に示すように、1水平ラインの最初の端部においては検出する画素数を少なく、中央部においては多くし、さらに、最後の端部において少なくするようにしている。検出値のばらつき特性がたとえば図7(c)に示すような場合が想定される際に、その中央部において検出画素数を多くすることは、信頼性ある画素特性の補正ができるからである。この他にも多くの組み合わせを有し、パネルの特性に合わせて設定するようにできる。
【0029】
図18は、図17に示したようにして画素の検出を行う場合の制御フローチャートを示している。図18に示すように、処理180において検出制御を開始すると、処理181においてライン分割フラグがオンかどうか調べる。ライン分割フラグとは検出の1ラインの処理を複数フレームで処理する時の途中であるか終了しているかを示すものである。ライン分割フラグがオンの場合、検出処理の途中であることを示し、ライン分割フラグがオフの場合、検出処理が終了していることを示す。処理181においてライン分割フラグがオフの場合、即ち、ラインの初めの検出である場合、処理182においてシフトレジスタの初期化設定をする。処理182の後、あるいは、処理181においてライン分割フラグがオンの場合、処理183において検出画素数の個数をパターン表から設定し、処理184においてリファレンス電圧を設定し、処理185において画素の状態を検出する。処理186において、ブロック内の画素数の設定数に達したかどうか判定し、達していない場合、処理187においてシフトレジスタをシフトし、処理185から繰り返す。処理186においてブロック内の画素数の設定数に達した場合、処理188においてブロック数が設定数に達したかどうか判定し、達していない場合、処理183から繰り返す。処理188においてブロック内の画素数の設定数に達した場合、処理189においてライン分割数の設定数に達した場合、処理190においてライン分割フラグをオフにする。処理189においてライン分割数の設定数に達していない場合、処理191においてライン分割フラグをオンにする。その後、処理192において検出動作を終了する。
【0030】
(第4の実施形態)
図19は、本発明の表示装置の第4の実施形態を示す図で、第1の実施形態の図12と対応する図面となっている。図19の上方の図に示すように、本実施形態では、水平ライン方向における総画素数をXn個とし、ラインyにおける検出結果を結果200とし、次のラインであるラインy+1における検出結果を結果201とし、更に次のラインであるラインy+2における検出結果を結果202として示している。そして、前記結果200の最後の検出値203と、結果201の最初の検出値を同じにし、その次の検出でラインy+1の一番目の検出値を検出値204としている。図19の下方の図に示すように、水平ライン上の画素の検出に際し、ラインyの最後の検出とラインy+1の最初の検出において、それらの差分をとって相対値で検出値を算出するようにしている。この場合、パネルの表示領域の両端で画素の検出値のばらつきがない場合に極めて有効となる。
【0031】
(第5の実施形態)
図20は、本発明の表示装置の第5の実施形態を示す図で、図19と対応した図面となっている。この実施形態では、図20の下方の図から明らかなよう、画素の検出方向において奇数番目の水平ラインと偶数番目の水平ラインとは異なっていることにある。すなわち、表示領域を蛇行して走行するように画素の順次検出がなれさるようになっている。この場合、図20の上方の図に示すように、ラインyにおける検出結果を結果210とし、次のラインであるラインy+1における検出結果を結果211とし、更に次のラインであるラインy+2における検出結果を結果212とした場合、結果210の最後の検出値213と、結果211の最初の検出値を同じにし、その次の検出でラインy+1の最後の検出値を検出値214としている。上述のように、結果211においてライン内の検出方向が逆となっているが、連続的な相対値として検出ができる。
【0032】
(第6の実施形態)
図21は、本発明の表示装置の第6の実施形態を示す図で、図12と対応した図面となっている。図21の下方の図に示すように、各水平ラインにおいて画素の検出は同じ方向にするようにしている。そして、図21の上方の図に示すように、各水平ラインの総画素数をXn個としている。ラインyにおける検出結果を結果220とし、次のラインであるラインy+1における検出結果を結果221とし、更に次のラインであるラインy+2における検出結果を結果222としている。また、結果221の最初の検出値223は、ラインyの最初の画素の検出値とし、検出値224はラインy+1の最初の画素の検出値としている。ラインの先頭画素でyラインの値とy+1ラインの値を比較することでラインの基準を相対的にみることができる。すなわち、ラインyの最初の検出とラインy+1の最初の検出で差分をとり、また、ラインy+1の最初の検出とラインy+2の最初の検出で差分をとることにより、相対値としての検出結果を得ることができる。
【産業上の利用可能性】
【0033】
本発明は、表示装置単体、組み込みパネル、あるいは情報処理端末の表示装置として利用可能である。
【図面の簡単な説明】
【0034】
【図1】本発明の表示装置の概略を示す構成図である。
【図2】本発明の表示装置の画素の検出部を示す構成図である。
【図3】画素の検出部におけるA/D変換部を示す構成図である。
【図4】A/D変換部内のA/D回路を示す構成図である。
【図5】画素の検出において理想状態のライン検出を示した図である。
【図6】画素の検出において実環境のライン検出を示した図である。
【図7】パネルの表示部におけるライン検出におけるライン毎の変化を示した図である。
【図8】前記A/D変換器のレンジ構成を説明する図である。
【図9】本発明によるブロック毎による画素の検出を示す説明図である。
【図10】ブロック検出と該ブロック内の画素の関係を示した図である。
【図11】第1の実施形態における表示と検出のタイミングを示した図である。
【図12】第1の実施形態において表示部の垂直方向における検出方法を示した図である。
【図13】第1の実施形態における全体制御についてのフローチャートである。
【図14】第1の実施形態における検出制御についてのフローチャートである。
【図15】第2の実施形態における表示と検出のタイミングを示した図である。
【図16】第2の実施形態における検出制御についてのフローチャートである。
【図17】第3の実施形態においてブロック内の検出画素数の一例を示した図である。
【図18】第3の実施形態における検出制御についてのフローチャートである。
【図19】第4の実施形態における表示部の垂直方向における検出方法を示した図である。
【図20】第5の実施形態における表示部の垂直方向における検出方法を示した図である。
【図21】第6の実施形態における表示部の垂直方向における検出方法を示した図である。
【符号の説明】
【0035】
1……ドライバ、2……表示部、3……表示制御部、4……検出スイッチ、5……検出部、6……検出電源、7……表示電源、8……OLED素子、9……画素制御部、10……検出スイッチ、16……表示演算部、17……シフトレジスタ、24……バッファ、25……A/D変換器、26……検出演算部、30……A/D回路、31……リファレンス電圧生成部、32……加算回路、35……減算回路。
【技術分野】
【0001】
本発明は表示装置に係り、たとえば、その表示素子が自発光素子で構成される表示装置に関する。
【背景技術】
【0002】
様々な情報処理装置の普及により、役割に応じた表示装置が種々存在する。その中で、表示素子が自発光素子で構成されたいわゆる自発光型と称される表示装置が注目されてきている。このような表示装置において、その表示素子は、たとえば、有機EL(Electro Luminescence)素子、あるいは有機発光ダイオード(Organic Light Emitting Diode)等が用いられたものが知られている。このような表示装置は、バックライトが不要で低消費電力に向いており、また、従来の液晶ディスプレイに比べて画素の視認性が高く、応答速度が速い等の利点を有する。さらに、このような発光素子はダイオードに似た特性を持っており、素子に流す電流量によって輝度を制御することができる。このような自発光型表示装置については下記特許文献1などに開示されている。
【0003】
しかし、このように構成された表示装置において、その発光素子の特性として、使用期間や周囲環境により素子の内部抵抗値が変化することを免れない。特に使用期間が増大すると経時的に内部抵抗が高くなり、素子に流れる電流が減少する性質がある。そのため、例えばメニュー表示などを行う場合において、画面内の同一箇所の画素を点灯続けていると、その部分について焼付きの現象が生じる。この状態を補正するためには画素の状態を検出する必要がある。この検出方法としては表示の帰線期間において画素の状態を検出する方法をとる。帰線期間では画素に対して発光させないので電圧がかけられない。そのため、発光に使用する電源とは別電源を用い、帰線期間に画素に対してある一定の電流を印加しその状態での電圧を検出することで、電圧の変化から焼付きにおける劣化を検出する方法をとる。そして、画素状態を検出し補正する方法として、たとえば下記特許文献2に示すように、モニター素子を表示部の発光素子の各行方向に並設し、基本電流源によって、前記モニター素子に定電流を供給し、該モニター素子に発生する電圧を、モニター素子に並んで行方向に配置された複数の発光素子に印加し、該発光素子を定電圧駆動させるようにしたものが知られている。
【特許文献1】特開2006−91709号公報
【特許文献2】特開2006−91860号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかし、前記特許文献2に示した表示装置は、表示部における各画素の状態を、モニター素子を設けた行方向にしか検出できず、列方向のばらつき特性を考慮していないものとなっている。このため、各画素においてその状態を検出することが望ましいが、検出回路の規模が増大してしまうことを免れない。したがって、検出回路の規模を増大させず、表示部の面内傾斜やばらつきをともなって劣化された画素の表示の補正が要望されるに至っている。
【0005】
本発明の目的は、検出回路の規模を増大させず、表示部の面内傾斜やばらつきをともなって劣化された画素の表示の補正を行う得る表示装置を提供することにある。
【課題を解決するための手段】
【0006】
本発明による表示装置は、検出の基準値を最初(たとえば表示部の左端)で設定し、1フレームや1ライン分の一回の検出で基準値を変更しないことが理想となるが、実際には、外因のため検出値の変動量が大きくなり、これを回避するため、検出領域を細分化する。面内傾斜の影響により検出電圧が変動するが、検出器(A/D変換器)の検出範囲内で対応できる変動範囲とすれば回路の規模の増大はない。そこで検出電圧変動範囲をA/D変換器の検出範囲内に収めるよう、一つのリファレンス電圧に対する検出画素数を細分化し、換言すれば、ブロック化して検出する。
【0007】
本発明の一つの実施態様によれば、電流量に応じて発光量が変化する複数の画素により構成された表示部と、前記画素に表示信号電圧を入力するための信号線を有する表示装置にあって、
前記画素への電源の供給によって得られる前記画素の画素状態に対応する信号を前記信号線の切り替えによって出力させるスイッチ回路と、前記画素の画素状態に対応する信号を前記表示部の水平ライン上に沿って順次検出するA/D変換器を備え、前記A/D変換器は、そのリファレンス電圧を変更する回路を備え、前記水平ライン上における画素数を複数に分割したブロックごとにそのブロック内の各画素の画素状態に対応する信号を検出するように構成されていることを特徴とするものである。
【発明の効果】
【0008】
本発明による表示装置によれば、検出回路(A/D変換器)の規模を増大させず、表示部の面内傾斜やばらつきをともなって劣化された画素の表示の補正を行うことができる。
【0009】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【発明を実施するための最良の形態】
【0010】
本発明の実施例を、図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【0011】
(第1の実施形態)
図1は、本発明による表示装置における概略を示す構成図である。表示装置はドライバ1と表示部2で構成される。ドライバ1には、表示制御部3、検出スイッチ4、検出部5、検出用電源6を備える。表示部2には、表示用電源7、表示素子8、画素制御部9、スイッチ10を備える。外部からの表示データは、ドライバ1の表示制御部3に入力する。表示制御部3は、前記表示データのタイミング制御や信号制御を行う。ドライバ1内での信号の流れは大きく3種類あり、表示経路、検出経路、補正経路として把握できる。前記表示経路は、前記表示データが、表示制御部3、検出スイッチ4を介して表示部2に入り、表画素制御部9を介して表示用電源7で表示素子8を駆動する流れとなっている。前記検出経路は、表示素子8からスイッチ10、検出スイッチ4を介し検出部5に行く流れとなっている。補正経路は、検出部5から表示制御部3に行き前記表示データを補正する流れとなっている。前記検出スイッチ4は、表示時と検出時でのデータ方向を切り替えるようになっている。表示時には表示用電源7を利用し表示部2の電源にし、検出時には検出用電源6を利用し表示部2の電源にする。本実施例では、電源の個数は2個として示したが、構成によっては増減し、電源の種類も電流源や電圧源によって構成される場合がある。画素制御部9は、表示時に前記表示データによって表示用電源7の制御を行い、検出時に検出用電源6を用いて表示素子8の状態データを検出部5へ伝達するようになっている。
【0012】
図2は、図1に示した構成図をさらに詳細に説明する図である。そして、表示装置としてたとえば有機EL素子を表示素子(図中符号8で示す)とした表示装置を示している。表示素子8の駆動電源は、出時と表示時とで独立した形態をもつ。すなわち、検出時には、検出用電源6として検出用電流源11を用い、表示時には、表示用電源7として表示用電圧源12を用いる。表示用電圧源12は、表示に寄与する表示素子に共通であるのが好ましい。スイッチ14は信号線18で表示演算部16に接続し、表示時にオンになる。検出用電流源11は、検出線13でスイッチ15と接続される。ここで、スイッチ14とスイッチ15は同時にオンになることはない。表示演算部16は、各スイッチや電源の制御及び検出と補正を行う。シフトレジスタ17は、表示演算部16の中に組み込まれても、独立した制御部として配置されてもよく、制御は表示演算部16が行う。信号線21は、表示時と検出時の両方で用いる共用線である。信号線21に接続されているスイッチ14は、表示演算部16が制御する制御信号20で制御され、スイッチ15は、シフトレジスタ17が制御する制御信号19で制御される。表示用電圧源12と表示素子8とは画素制御部9で接続されている。また、検出用電流源11と表示用電圧源12は別個の電源となっているが、検出構成によっては、電流源又は電圧源のどちらかの電源にまとめて構成してもよい。信号線21と表示素子8とは、スイッチ10で接続される。スイッチ10は、表示演算部16が制御するモード選択信号22で制御する。画素状態の検出結果は、検出線13を介して検出部5で得るようになっている。検出部5は、バッファ24、A/D変換部25、検出演算部26によって構成されている。バッファ24は、検出線13の値を増幅して信号27に出力する。A/D変換部25は、信号27のアナログ値を信号28のデジタル値に変換する。検出演算部26は、信号28のデジタル値から、補正量を算出し、信号23によって前記表示演算部16に出力する。また、検出演算部26からの制御信号29によってA/D変換部25を制御するようになっている。検出演算部26には、設定レジスタや設定メモリを含んでよく、この設定値によって検出方法や各種設定を変更することが可能である。
【0013】
図3は、前記A/D変換部25の一実施例を示す内部構成図である。図3に示すように、A/D変換部25は、検出結果を示す信号27を入力し、A/D回路30によってA/D変換された信号28を出力として取り出すようになっている。また、A/D変換部25に、リファレンス電圧生成回路31と、加算回路32、減算回路35を備える。A/D変換部25には前記検出演算部26(図2参照)から制御信号29が取り入れられ、該制御信号29は前記リファレンス電圧生成回路31に入力され、該リファレンス電圧生成回路31からは信号33および信号36を出力させるようになっている。信号33の値と信号36の値は同じでも異なってもよい。信号33は加算回路32に入力され、該加算回路32は基準電圧Aが出力されて前記A/D回路30に供給されるようになっている。信号36は減算回路35に入力され、該減算回路35は基準電圧Bが出力されて前記A/D回路30に供給されるようになっている。基準電圧A34と基準電圧B37は前記A/D回路30の基準電圧として用いられるようになっている。
【0014】
図4は、前記A/D回路30の一実施例の内部構成を示した図である。図4において、前記A/D回路30は基準電圧A34及び基準電圧B37によって生成された基準値41と、入力される信号27の検出結果を比較器42によって比較するようになっている。基準電圧A34と基準電圧B37は一方を基準線の値とし、リファレンス電圧値にオフセット値を加算または減算して求めた値とする。比較に用いる基準値41は基準電圧A34と基準電圧B37の間を抵抗ラダー40で分割した値となっている。これにより、比較器42は検出結果27と基準値41を比較する。図4に示す比較器42はたとえば7個から構成されている。しかし、この比較器42の個数、及び、抵抗ラダー40の個数は要望される比較精度に応じて増減され得る。
【0015】
図5は、表示装置(パネル)の表示領域における水平1ラインについてみた場合の、外因のない状態での検出結果を示している。図5において横軸は前記水平1ライン上の個所を示し、縦軸は検出値をとっている。図5においては、パネル特有の例えば画素選択用の薄膜トランジスタ(TFT)のスイッチばらつきのみを考慮するものとしている。図5に示すように、1ラインの検出結果50は何のばらつきもなく、焼付きも生じてなく、概ね一定値で検出できていることを示している。ここで、1ライン中の検出個所として左端部51、中心部52、右端部53を見る。各個所の検出結果の拡大図を図5の下側に示しており、各画素における検出結果(たとえば図中符号56で示す)は範囲54内でばらついていることが判る。ここで、図中範囲55はA/D回路30による検出の最小レンジを示している。ばらつきがない場合、範囲54はなくなり、検出値56は全て同値になる。これに対し、図6は、表示領域における水平1ラインについてみた場合の、外因を含めた状態での検出結果を示している。図5の場合と同様に表示領域における水平1ラインについてみた場合を示している。パネル特有のばらつき以外に周囲温度などの影響を考慮したものとなっている。1ラインの検出結果60は、1ラインの中で外因の影響をうけ一定ではなくなる。ここで、1ライン中の検出個所として左端部61、中心部62、右端部63を見る。範囲64はばらつきの範囲を示しており、この範囲はパネル固有のばらつきのため、図5に示した範囲54とほぼ同じような値になる。また、範囲65はA/D検出の最小レンジを示している。また、この例では、中央部62において、左端部61あるいは右端部63と検出電圧が大きく異なり、A/D検出のレンジが2段階にわたっていることが判る。本発明は、このような外因による影響を考慮した検出方法を提案するものである。
【0016】
図7は、パネルの表示領域70における水平方向の上述した検出において、表示領域の70の上部の検出結果を図7(a)に示す検出値71として、中央部の検出結果を図7(b)に示す検出値72として、下部の検出結果を図7(c)に示す検出値73として示している。この例では、表示領域70の上部はばらつきが少なく下部に移動するに従ってばらつきが大きくなる特性を示したものである。このような特性はパネルによって異なるため、図7に示したものに限定されず、他に様々なパタンが存在する。
【0017】
図8は、前記A/D回路30のレンジ構成を示した図である。A/D変換器30のレンジ80において、最小レンジは図中範囲81とする。この範囲において、リファレンス電圧82を中心に、電圧のプラス側に三段階の電圧範囲83を、電圧のマイナス側に三段階の電圧範囲84が設定される。この段階の数は比較器42の総数(本実施例では7個)に対応しており、本実施例では、後の説明から明らかとなるように、補正に対する回数に対応している。ここで、たとえば三段階の検出を実施する場合、ある範囲において、必ず四段階に入るものとすると、はじめの検出結果によって、設定が変化する。たとえば、初めの画素が正常に動作し、その検出結果が"0"の場合であれば、使用する範囲は"0"、"1"、"2"、"3"となる。また、初めの画素がたとえば1.5%劣化しており、その検出結果が"−1"の場所であれば、"-1"、"0"、"1"、"2"というようになる。また、初めの画素がたとえば3.0%劣化しており、その検出結果が"−2"の場所であれば、"−2"、"−1"、"0"、"1"というようになる。さらに、初めの画素がたとえば4.5%劣化しており、その検出結果が"−3"の場所であれば、"−3"、"−2"、"−1"、"0"というようになる。1ラインの検出結果の全てがこの範囲に入れば問題がないが、外因によって範囲を逸脱する可能性が充分にあり得る。
【0018】
図9(a)は、表示領域の1水平ラインに沿った検出値の変化が大きい場合に(図7(c)の場合を想定)、それら全ての検出値を得るための一つの方法を示したものである。全ての検出値を含むようにして設定された図9(a)の図中のブロック90は、一つのA/D回路30において前記ブロック90をカバーし得るレンジを有していなければならないことを示している。この場合、A/D回路30の比較器42の個数は必要範囲wをA/D回路30の最小レンジで割った個数以上となる。たとえば、検出範囲が1Vで最小レンジが20mVとすれば50段階必要となる。この場合、A/D回路30の回路規模が増大してしまうことを免れ得ない。
【0019】
これに対して、図9(b)は、本発明によって検出値を得る方法を示し、前記ブロック90よりも大幅に小さな領域であるブロックを、図9(b)に示すように、ブロック91、ブロック92、ブロック93、……というように、検出値の変化に追随させ、それぞれのブロック91、ブロック92、ブロック93、……ごとに検出結果を得るようにしている。このようにした場合、前記A/D回路30の比較器42の個数はたとえば7個と少ない場合であっても、そのブロックを検出範囲内に収まるようにしながら水平方向に分割数に応じた移動をさせることによって、検出結果を得ることができる。
【0020】
図10は、上述した各ブロックにおける水平ライン上に並設される画素ごとの検出について示している。図10において、図中矢印は水平ライン方向に相当し、ブロック91、92、93、……は、説明の便宜上、前記水平ライン方向に対して垂直方向に順次ずらして描画している。この実施例では、各ブロックにおける画素の検出個数は一定とし、その数をGnとしている。各ブロック91では一番目からGn番目の各画素を順次検出し、たとえば一番目の画素からは検出結果100を得、Gn番目画素からは検出結果101を得るようになっている。これら検出結果はそれぞれ絶対値としてもよいが、隣接する画素間での差分を計算して相対値として検出するようにしてもよい。この場合、二番目のブロック92では、前のブロック91の最後の画素であるGnから検出個数を加算したG2nまでを検出するようにしている。同様に三番目のブロック93は、前のブロック92の最後の画素であるG2nから検出個数を加算したG3nまでを検出するようにしている。このように、あるブロックの最後の画素と次のブロックの最初の画素を共通とすることにより、上述したように相対値で検出する場合に、ブロック間の連続性を信頼性よく確保できる効果を奏する。
【0021】
図11は、表示と検出のタイミングを示した図である。この実施例では、たとえば、1フレームの表示に対して1ラインの検出を行うようになっている。図11の上方の図に示すように、表示の1フレームは表示期間と帰線期間からなり、これが繰り替えされるようになっている。本実施例では、前記帰線期間を検出期間に割り当てており、これにより、1フレームは表示期間110と検出期間111の構成になる。そして、検出期間111は、1ラインのブロック数であるn個に分割して検出するようにしている。同図において、ブロック112が一番目のブロック、ブロック113がn番目のブロックとなっている。同様に次のフレームの検出期間114についてもn個のブロックに分割して、ブロック115が一番目のブロック、ブロック116がn'番目のブロックとなっている。また、図11の下方の図は、検出期間11における各ブロックの詳細を示した図である。同図において、1ブロックの中にはリファレンス生成期間と画素検出期間があてがわれ、画素118が一番目の画素、画素119がp番目の画素となっている。ここで、1ブロックのp個の画素数は、1水平ラインにおける総画素数をブロック数nで割った個数に相当する。
【0022】
図12は、各水平ラインの垂直方向における順次検出の方法についての例を示した図である。図12の上方の図から明らかなように、1水平ライン上の総画素数をXn個としている。ライン(水平ライン)yにおける検出結果は結果120として得られ、次のラインであるラインy+1における検出結果は結果121として得られ、更に次のラインであるラインy+2における検出結果は結果122として得られる。この例では、たとえば、ラインyにおける最後の画素の検出値123と、次のラインy+1の最初の画素の検出値124は異なっている。図12の下方の図に示すように、それぞれの水平ライン毎に検出を行い、たとえばラインyとラインy+1で検出値を共通にして重ねることなく検出しているからである。
【0023】
図13は、画素の表示を行うための制御フローチャートを示している。図13において、処理130において表示の処理を開始すると、処理131においてシステムを初期化する。その後、処理132において表示処理を開始し、処理133において検出処理を開始する。システム起動中は、処理132と処理133を繰り返す。ここで、処理132における表示開始と処理133における検出開始は表示の1フレーム内で行われることは上述した通りである。
【0024】
図14は、画素の検出を行うための制御フローチャートを示しており、図13に示した処理133の動作の詳細を示したものである。図14において、処理140において検出制御を開始すると、処理141においてシフトレジスタ(図2において符号17で示す)の初期化設定をする。その後、処理142においてリファレンス電圧を設定し、処理143において画素の状態を検出する。処理144において、ブロック内の画素数の設定数に達したかどうか判定し、達していない場合、処理145において前記シフトレジスタをシフトし、処理143から繰り返す。処理144においてブロック内の画素数の設定数に達した場合、処理146においてブロック数が設定数に達したかどうか判定し、達していない場合、処理142から繰り返す。処理146においてブロック内の画素数の設定数に達した場合、処理147において検出動作を終了する。
【0025】
(第2の実施形態)
図15は、本発明の表示装置の第2の実施形態を示す図で、第1の実施形態の図11に対応する図となっている。図15に示すように、この構成では表示の2フレームに対して1水平ラインにおける検出を行うようにしている。上述したように1フレームは表示期間と帰線期間からなり、検出期間(図中符号151)を前記帰線期間に割り当てている。
【0026】
ここで、検出期間151は、1水平ラインのブロック数であるn個の半分であるm個に分割して検出している。すなわち、この例では、m=n/2としている。このようにした理由は、1フレームの検出期間に1水平ライン分の検出が間に合わない場合を想定するもので、残りのブロックにおける画素の検出は次の水平ラインで行うようにしている。したがって、更に検出に時間を要する場合には分割数を増やすことができ、このようにした場合、検出の1水平ラインにかかる表示フレーム数が増えることになる。図15において、最初の1フレームにおける検出期間151において、ブロック152が一番目のブロック、ブロック153がm番目のブロックとして示している。そして、次の1フレームの検出期間で、ブロック154がm+1番目のブロック、ブロック155がn番目のブロックとして示している。一番目のブロックからn番目のブロックに至って各画素の検出がなされることにより、1水平ライン上の画素の検出が終了することになる。
【0027】
図16は、図15に示したようにして画素の検出を行う場合の制御フローチャートを示している。処理160において検出制御を開始すると、処理161においてライン分割フラグがオンかどうか調べる。ここで、ライン分割フラグは、検出の1水平ラインの処理を複数フレームで処理する際の途中であるか終了しているかを示すものである。ライン分割フラグがオンの場合、検出処理の途中であることを示し、ライン分割フラグがオフの場合、検出処理が終了していることを示す。処理161においてライン分割フラグがオフの場合、即ち、ラインの初めの検出である場合、処理162においてシフトレジスタ(図2の符号17に示す)の初期化設定をする。処理162の後、あるいは、処理161においてライン分割フラグがオンの場合、処理163においてリファレンス電圧を設定し、処理164において画素の状態を検出する。処理165において、ブロック内の画素数の設定数に達したかどうか判定し、達していない場合、処理166においてシフトレジスタをシフトし、処理164から繰り返す。処理165においてブロック内の画素数の設定数に達した場合、処理167においてブロック数が設定数に達したかどうか判定し、達していない場合、処理163から繰り返す。処理167においてブロック内の画素数の設定数に達した場合、処理168においてライン分割数の設定数に達した場合、処理169においてライン分割フラグをオフにする。処理168においてライン分割数の設定数に達していない場合、処理170においてライン分割フラグをオンにする。その後、処理171において検出動作を終了する。
【0028】
(第3の実施形態)
図17は、本発明の表示装置の第3の実施形態を示す図で、第1の実施形態の図17における説明に関連する内容となっている。この構成では、各水平ライン上の画素の検出を行う際に、ブロックの分割数は変わらないが、1ブロックの検出画素数を変更するようにしている。図17に示すように、ブロック番号175は1ラインにおける分割ブロックを示し、1ラインをたとえば10ブロックに分割している。パターン1(等間隔)176は、ブロックごとに等間隔の画素で検出することを示しており、第1の実施形態および第2の実施形態ではパターン1を採用を前提として説明してきた。これに対し、本実施形態では、パターン2(可変長)177に示すように、1水平ラインの最初の端部においては検出する画素数を少なく、中央部においては多くし、さらに、最後の端部において少なくするようにしている。検出値のばらつき特性がたとえば図7(c)に示すような場合が想定される際に、その中央部において検出画素数を多くすることは、信頼性ある画素特性の補正ができるからである。この他にも多くの組み合わせを有し、パネルの特性に合わせて設定するようにできる。
【0029】
図18は、図17に示したようにして画素の検出を行う場合の制御フローチャートを示している。図18に示すように、処理180において検出制御を開始すると、処理181においてライン分割フラグがオンかどうか調べる。ライン分割フラグとは検出の1ラインの処理を複数フレームで処理する時の途中であるか終了しているかを示すものである。ライン分割フラグがオンの場合、検出処理の途中であることを示し、ライン分割フラグがオフの場合、検出処理が終了していることを示す。処理181においてライン分割フラグがオフの場合、即ち、ラインの初めの検出である場合、処理182においてシフトレジスタの初期化設定をする。処理182の後、あるいは、処理181においてライン分割フラグがオンの場合、処理183において検出画素数の個数をパターン表から設定し、処理184においてリファレンス電圧を設定し、処理185において画素の状態を検出する。処理186において、ブロック内の画素数の設定数に達したかどうか判定し、達していない場合、処理187においてシフトレジスタをシフトし、処理185から繰り返す。処理186においてブロック内の画素数の設定数に達した場合、処理188においてブロック数が設定数に達したかどうか判定し、達していない場合、処理183から繰り返す。処理188においてブロック内の画素数の設定数に達した場合、処理189においてライン分割数の設定数に達した場合、処理190においてライン分割フラグをオフにする。処理189においてライン分割数の設定数に達していない場合、処理191においてライン分割フラグをオンにする。その後、処理192において検出動作を終了する。
【0030】
(第4の実施形態)
図19は、本発明の表示装置の第4の実施形態を示す図で、第1の実施形態の図12と対応する図面となっている。図19の上方の図に示すように、本実施形態では、水平ライン方向における総画素数をXn個とし、ラインyにおける検出結果を結果200とし、次のラインであるラインy+1における検出結果を結果201とし、更に次のラインであるラインy+2における検出結果を結果202として示している。そして、前記結果200の最後の検出値203と、結果201の最初の検出値を同じにし、その次の検出でラインy+1の一番目の検出値を検出値204としている。図19の下方の図に示すように、水平ライン上の画素の検出に際し、ラインyの最後の検出とラインy+1の最初の検出において、それらの差分をとって相対値で検出値を算出するようにしている。この場合、パネルの表示領域の両端で画素の検出値のばらつきがない場合に極めて有効となる。
【0031】
(第5の実施形態)
図20は、本発明の表示装置の第5の実施形態を示す図で、図19と対応した図面となっている。この実施形態では、図20の下方の図から明らかなよう、画素の検出方向において奇数番目の水平ラインと偶数番目の水平ラインとは異なっていることにある。すなわち、表示領域を蛇行して走行するように画素の順次検出がなれさるようになっている。この場合、図20の上方の図に示すように、ラインyにおける検出結果を結果210とし、次のラインであるラインy+1における検出結果を結果211とし、更に次のラインであるラインy+2における検出結果を結果212とした場合、結果210の最後の検出値213と、結果211の最初の検出値を同じにし、その次の検出でラインy+1の最後の検出値を検出値214としている。上述のように、結果211においてライン内の検出方向が逆となっているが、連続的な相対値として検出ができる。
【0032】
(第6の実施形態)
図21は、本発明の表示装置の第6の実施形態を示す図で、図12と対応した図面となっている。図21の下方の図に示すように、各水平ラインにおいて画素の検出は同じ方向にするようにしている。そして、図21の上方の図に示すように、各水平ラインの総画素数をXn個としている。ラインyにおける検出結果を結果220とし、次のラインであるラインy+1における検出結果を結果221とし、更に次のラインであるラインy+2における検出結果を結果222としている。また、結果221の最初の検出値223は、ラインyの最初の画素の検出値とし、検出値224はラインy+1の最初の画素の検出値としている。ラインの先頭画素でyラインの値とy+1ラインの値を比較することでラインの基準を相対的にみることができる。すなわち、ラインyの最初の検出とラインy+1の最初の検出で差分をとり、また、ラインy+1の最初の検出とラインy+2の最初の検出で差分をとることにより、相対値としての検出結果を得ることができる。
【産業上の利用可能性】
【0033】
本発明は、表示装置単体、組み込みパネル、あるいは情報処理端末の表示装置として利用可能である。
【図面の簡単な説明】
【0034】
【図1】本発明の表示装置の概略を示す構成図である。
【図2】本発明の表示装置の画素の検出部を示す構成図である。
【図3】画素の検出部におけるA/D変換部を示す構成図である。
【図4】A/D変換部内のA/D回路を示す構成図である。
【図5】画素の検出において理想状態のライン検出を示した図である。
【図6】画素の検出において実環境のライン検出を示した図である。
【図7】パネルの表示部におけるライン検出におけるライン毎の変化を示した図である。
【図8】前記A/D変換器のレンジ構成を説明する図である。
【図9】本発明によるブロック毎による画素の検出を示す説明図である。
【図10】ブロック検出と該ブロック内の画素の関係を示した図である。
【図11】第1の実施形態における表示と検出のタイミングを示した図である。
【図12】第1の実施形態において表示部の垂直方向における検出方法を示した図である。
【図13】第1の実施形態における全体制御についてのフローチャートである。
【図14】第1の実施形態における検出制御についてのフローチャートである。
【図15】第2の実施形態における表示と検出のタイミングを示した図である。
【図16】第2の実施形態における検出制御についてのフローチャートである。
【図17】第3の実施形態においてブロック内の検出画素数の一例を示した図である。
【図18】第3の実施形態における検出制御についてのフローチャートである。
【図19】第4の実施形態における表示部の垂直方向における検出方法を示した図である。
【図20】第5の実施形態における表示部の垂直方向における検出方法を示した図である。
【図21】第6の実施形態における表示部の垂直方向における検出方法を示した図である。
【符号の説明】
【0035】
1……ドライバ、2……表示部、3……表示制御部、4……検出スイッチ、5……検出部、6……検出電源、7……表示電源、8……OLED素子、9……画素制御部、10……検出スイッチ、16……表示演算部、17……シフトレジスタ、24……バッファ、25……A/D変換器、26……検出演算部、30……A/D回路、31……リファレンス電圧生成部、32……加算回路、35……減算回路。
【特許請求の範囲】
【請求項1】
電流量に応じて発光量が変化する複数の画素により構成された表示部と、前記画素に表示信号電圧を入力するための信号線を有する表示装置であって、
前記画素への検出用電源の供給によって得られる前記画素の画素状態に対応する信号を前記信号線の切り替えによって出力させるスイッチ回路と、
前記画素の画素状態に対応する信号を前記表示部の水平ライン上に沿って順次検出するA/D変換器を備え、
前記A/D変換器は、そのリファレンス電圧を変更する回路を備え、前記水平ライン上における画素数を複数に分割したブロックごとにそのブロック内の各画素の画素状態に対応する信号を検出するように構成されていることを特徴とする表示装置。
【請求項2】
前記A/D変換器は、リファレンス電圧生成回路、加算回路、および減算回路を具備し、リファレンス電圧を中心として前記加算回路と前記減算回路からそれぞれ基準電圧を生成することを特徴とする請求項1に記載の表示装置。
【請求項3】
前記A/D変換器は、任意の二画素のうち第1画素の画素状態出力から、複数の基準状態を生成し、該複数の基準状態と該任意の二画素のうち第2画素の画素状態出力を比較する複数の比較器を設けてなることを特徴とする請求項2に記載の表示装置。
【請求項4】
前記A/D変換器は、表示部の1水平ライン上の各画素を任意の個数に分割したブロックごとの検出結果から1水平ライン上の各画素の検出結果を再構成することを特徴とする請求項1載の表示装置。
【請求項5】
連続する各ブロックにおいて、最初のブロックの最後の検出画素と次のブロックの最初の検出画素が同じ画素としたことを特徴とする請求項4に記載の表示装置。
【請求項6】
各フレームの表示の期間のそれぞれにおいて1水平ライン上の画素の検出を行うことを特徴とする請求項4、5のいずれかに記載の表示装置。
【請求項7】
1水平ライン上の画素の検出を複数フレームの表示の期間に分割して行うことを特徴とする請求項4、5のいずれかに記載の表示装置。
【請求項8】
ブロック内の検出画素数が他のブロック内の検出画素数と異なっていることを特徴とする請求項4、5のいずれかに記載の表示装置。
【請求項9】
複数の水平ライン上のブロックごとの画素の検出にあって、その検出方向は各水平ラインにおいて同じとし、かつ、水平ライン上の最後の画素を次の水平ラインの最初の画素の検出に先だって再度検出し、その差分をとることによって画素間の検出値の連続性をもたせることを特徴とする請求項4、5のいずれかに記載の表示装置。
【請求項10】
複数の水平ライン上のブロックごとの画素の検出にあって、その検出方向は隣接する水平ラインで異なるようにし、かつ、水平ライン上の最後の画素を次の水平ラインの最初の画素の検出に先だって再度検出し、その差分をとることによって画素間の検出値の連続性をもたせることを特徴とする請求項4、5のいずれかに記載の表示装置。
【請求項11】
複数の水平ライン上のブロックごとの画素の検出にあって、その検出方向は各水平ラインにおいて同じとし、かつ、水平ライン上の最初の画素を次の水平ラインの最初の画素の検出に先だって再度検出し、その差分をとることによって画素間の検出値の連続性をもたせることを特徴とする請求項4、5のいずれかに記載の表示装置。
【請求項1】
電流量に応じて発光量が変化する複数の画素により構成された表示部と、前記画素に表示信号電圧を入力するための信号線を有する表示装置であって、
前記画素への検出用電源の供給によって得られる前記画素の画素状態に対応する信号を前記信号線の切り替えによって出力させるスイッチ回路と、
前記画素の画素状態に対応する信号を前記表示部の水平ライン上に沿って順次検出するA/D変換器を備え、
前記A/D変換器は、そのリファレンス電圧を変更する回路を備え、前記水平ライン上における画素数を複数に分割したブロックごとにそのブロック内の各画素の画素状態に対応する信号を検出するように構成されていることを特徴とする表示装置。
【請求項2】
前記A/D変換器は、リファレンス電圧生成回路、加算回路、および減算回路を具備し、リファレンス電圧を中心として前記加算回路と前記減算回路からそれぞれ基準電圧を生成することを特徴とする請求項1に記載の表示装置。
【請求項3】
前記A/D変換器は、任意の二画素のうち第1画素の画素状態出力から、複数の基準状態を生成し、該複数の基準状態と該任意の二画素のうち第2画素の画素状態出力を比較する複数の比較器を設けてなることを特徴とする請求項2に記載の表示装置。
【請求項4】
前記A/D変換器は、表示部の1水平ライン上の各画素を任意の個数に分割したブロックごとの検出結果から1水平ライン上の各画素の検出結果を再構成することを特徴とする請求項1載の表示装置。
【請求項5】
連続する各ブロックにおいて、最初のブロックの最後の検出画素と次のブロックの最初の検出画素が同じ画素としたことを特徴とする請求項4に記載の表示装置。
【請求項6】
各フレームの表示の期間のそれぞれにおいて1水平ライン上の画素の検出を行うことを特徴とする請求項4、5のいずれかに記載の表示装置。
【請求項7】
1水平ライン上の画素の検出を複数フレームの表示の期間に分割して行うことを特徴とする請求項4、5のいずれかに記載の表示装置。
【請求項8】
ブロック内の検出画素数が他のブロック内の検出画素数と異なっていることを特徴とする請求項4、5のいずれかに記載の表示装置。
【請求項9】
複数の水平ライン上のブロックごとの画素の検出にあって、その検出方向は各水平ラインにおいて同じとし、かつ、水平ライン上の最後の画素を次の水平ラインの最初の画素の検出に先だって再度検出し、その差分をとることによって画素間の検出値の連続性をもたせることを特徴とする請求項4、5のいずれかに記載の表示装置。
【請求項10】
複数の水平ライン上のブロックごとの画素の検出にあって、その検出方向は隣接する水平ラインで異なるようにし、かつ、水平ライン上の最後の画素を次の水平ラインの最初の画素の検出に先だって再度検出し、その差分をとることによって画素間の検出値の連続性をもたせることを特徴とする請求項4、5のいずれかに記載の表示装置。
【請求項11】
複数の水平ライン上のブロックごとの画素の検出にあって、その検出方向は各水平ラインにおいて同じとし、かつ、水平ライン上の最初の画素を次の水平ラインの最初の画素の検出に先だって再度検出し、その差分をとることによって画素間の検出値の連続性をもたせることを特徴とする請求項4、5のいずれかに記載の表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2009−251023(P2009−251023A)
【公開日】平成21年10月29日(2009.10.29)
【国際特許分類】
【出願番号】特願2008−95011(P2008−95011)
【出願日】平成20年4月1日(2008.4.1)
【出願人】(502356528)株式会社 日立ディスプレイズ (2,552)
【Fターム(参考)】
【公開日】平成21年10月29日(2009.10.29)
【国際特許分類】
【出願日】平成20年4月1日(2008.4.1)
【出願人】(502356528)株式会社 日立ディスプレイズ (2,552)
【Fターム(参考)】
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