表示装置
【課題】 電位変動の影響を受けた画素による表示品質の低下を抑制できる表示装置を提供する。
【解決手段】 複数の画素Ｐが複数のソースラインＳＬと複数のゲートラインＧＬの交差部の夫々に対応配置され、同じソースライングループＧに属するソースラインＳＬの夫々がスイッチ素子ＳＷを介して基幹ソースラインＳＯに接続し、ゲートラインＧＬの１つが選択されている１つの連続した選択期間内において、同じソースライングループＧに属するソースラインＳＬを所定の選択順序で順次選択して、基幹ソースラインＳＯを介して駆動電圧を印加する電圧印加処理を実行する駆動処理を実行するように構成され、選択順序を変更するタイミングを規定したタイミングルールと、選択順序の変更方法を規定した順序ルールを含む変更ルールに基づいて、駆動処理におけるソースラインの選択順序を変更する。
【解決手段】 複数の画素Ｐが複数のソースラインＳＬと複数のゲートラインＧＬの交差部の夫々に対応配置され、同じソースライングループＧに属するソースラインＳＬの夫々がスイッチ素子ＳＷを介して基幹ソースラインＳＯに接続し、ゲートラインＧＬの１つが選択されている１つの連続した選択期間内において、同じソースライングループＧに属するソースラインＳＬを所定の選択順序で順次選択して、基幹ソースラインＳＯを介して駆動電圧を印加する電圧印加処理を実行する駆動処理を実行するように構成され、選択順序を変更するタイミングを規定したタイミングルールと、選択順序の変更方法を規定した順序ルールを含む変更ルールに基づいて、駆動処理におけるソースラインの選択順序を変更する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースライン（データライン）に順次電圧を印加して駆動するマルチプレクサ方式の表示装置に関する。
【背景技術】
【０００２】
液晶表示装置、特に、携帯電話機等の比較的小型の液晶表示装置では、ソースドライバと表示パネルの接続ラインのピッチに物理的制限があり、ソースドライバと表示パネルの接続端子数が限られる。このため、接続端子数を増やすことなく高精度の画像を表示するための技術として、ソースラインを複数のソースライングループにグループ分けし、同じソースライングループのソースラインを１本の基幹ソースラインに接続すると共に、当該基幹ソースラインをソースドライバに接続するマルチプレクサ方式の液晶表示装置が利用されている。このマルチプレクサ方式の液晶表示装置では、同じソースライングループに属するソースラインを順次選択して時分割で駆動電圧を印加することで、画像の表示を行う。
【０００３】
ここで、図８は、マルチプレクサ方式の液晶表示装置の一構成例（液晶パネルＬＣＰ及びソースドライバＤＳＬのみ）を示している。
【０００４】
液晶パネルＬＣＰは、図８に示すように、列方向に延伸するソースラインＳＬ１１、ＳＬ１２、・・・、ＳＬｘ１、ＳＬｘ２と、行方向に延伸するゲートラインＧＬ１〜ＧＬｙと、ソースラインＳＬｉｋ（ｉ＝１〜ｘ、ｋ＝１〜ｎ、ここではｎ＝２）とゲートラインＧＬｊ（ｊ＝１〜ｙ）の交差部に画素Ｐｉｊｋを対応させて配置してなる画素アレイＬＣＰを備えている。
【０００５】
ソースラインＳＬ１１、ＳＬ１２、・・・、ＳＬｘ１、ＳＬｘ２は、ｘ個のソースライングループＧ１〜Ｇｘにグループ分けされている。ソースライングループＧｉは、ここでは、２本のソースラインＳＬｉ１及びＳＬｉ２と、１本の基幹ソースラインＳＯｉを備え、ソースラインＳＬｉ１及びＳＬｉ２は、夫々、スイッチ素子ＳＷｉ１及びＳＷｉ２を介して基幹ソースラインＳＯｉに接続されている。更に、液晶表示装置は、同じソースライングループＧｉに属するソースラインＳＬｉ１及びＳＬｉ２の内、書き込み対象の画素Ｐｉｊｋに接続された選択ソースラインＳＬｉｋに対し、基幹ソースラインＳＯｉを介して駆動電圧を印加する電圧印加処理を実行するソースドライバＤＳＬを備えている。
【０００６】
より具体的には、スイッチ素子ＳＷｉｋは、表示パネルＬＣＰと同一基板上に形成されており、ゲート端子がスイッチラインＳＷＬｋに、ソース端子が基幹ソースラインＳＯｉに、ドレイン端子がソースラインＳＬｉｋに夫々接続された薄膜トランジスタで構成されている。また、画素Ｐｉｊｋは、画素電極Ｅと、ドレイン端子が画素電極Ｅに、ソース端子がソースラインＳＬｉｋに、ゲート端子がゲートラインＧＬｊに夫々接続された薄膜トランジスタＴを備えて構成されている。
【０００７】
図８に示す表示装置では、スイッチラインＳＷＬ１及びＳＷＬ２に順次電圧を印加することにより、スイッチＳＷｉ１、ＳＷｉ２をこの順に時分割でオン状態にし、ソースラインＳＬｉ１、ＳＬｉ２に対し時分割で駆動電圧を印加する。これにより、選択されたゲートラインＧＬｊに接続されている画素Ｐｉｊ１及び画素Ｐｉｊ２に、ソースドライバＤＳＬからの駆動電圧が時分割で書き込まれる。
【０００８】
ところで、図８に示すように、複数のソースラインＳＬをグループ化し、時分割でソースライングループＧｉを構成するソースラインＳＬｉ１及びＳＬｉ２に順次駆動電圧を印加する場合、書き込み終了後における電位変動が問題となっている。
【０００９】
ここで、図９は、ソースライングループＧ１における電位変動の例を示している。尚、図９では、説明のため、画素Ｐ１１１及び画素Ｐ１１２に同じ正極性の電圧を書き込む場合を示している。
【００１０】
時刻ｔ１では、スイッチラインＳＷＬ１がＨ状態となることにより、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオン状態になり、ソースラインＳＬ１１と基幹ソースラインＳＯ１が導通状態になる。更に、基幹ソースラインＳＯ１に駆動電圧が印加されることにより、ソースラインＳＬ１１の電位がＨレベルまで上昇し、ソースラインＳＬ１１に対する電圧印加処理が実行される。
【００１１】
時刻ｔ２では、ゲートラインＧＬ１がＬレベルからＨレベルに遷移し、画素Ｐ１１１及びＰ１１２の薄膜トランジスタＴがオン状態となる。このとき、ソースラインＳＬ１１のみが基幹ソースラインＳＯ１と導通状態となっていることから、画素Ｐ１１１にソースラインＳＬ１１の電位に応じた電位が書き込まれる。
【００１２】
このとき、基幹ソースラインＳＯ１と導通していないソースラインＳＬ１２はハイインピーダンス状態となっており、画素Ｐ１１１に対する電圧印加処理の影響がなければ、時刻ｔ１における電位がそのまま維持されることになる。しかし、実際には、薄膜トランジスタはオフ抵抗が無限大とはならないため、スイッチ素子ＳＷ１２において、基幹ソースラインＳＯ１とソースラインＳＬ１２の電位差に応じたリーク電流が生じ、ソースラインＳＬ１２の電位が上昇する。これにより、画素Ｐ１１２には、ソースラインＳＬ１２の当該電位に応じた電位が書き込まれる。
【００１３】
次に、時刻ｔ３では、スイッチラインＳＷＬ１がＬレベルになり、スイッチラインＳＷ２がＨレベルになることにより、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオフ状態に、スイッチラインＳＷＬ２に接続されるスイッチ素子ＳＷ１２がオン状態になり、ソースラインＳＬ１２のみが基幹ソースラインＳＯ１と導通状態になる。これにより、ソースラインＳＬ１２の電位が書き込みに必要な電位（Ｈレベル）まで上昇し、ソースラインＳＬ１２に対する電圧印加処理が実行される。更に、画素Ｐ１１２にソースラインＳＬ１２の電位に応じた電位が書き込まれる。
【００１４】
このとき、基幹ソースラインＳＯ１と導通していないソースラインＳＬ１１はハイインピーダンス状態となっているが、上述したように、スイッチ素子ＳＷ１１を構成する薄膜トランジスタはオフ抵抗が無限大とはならないため、スイッチ素子ＳＷ１１において、基幹ソースラインＳＯ１とソースラインＳＬ１１の電位差に応じたリーク電流が生じ、ソースラインＳＬ１１の電位が低下する。図９に示す例では、ソースラインＳＬ１２に対する電圧印加時において、ソースラインＳＬ１２と基幹ソースラインＳＯ１の電位差が比較的大きいことから、ソースラインＳＬ１１の電位低下量が比較的大きくなる。ソースラインＳＬ１１の電位が低下すると、ゲートラインＧＬ１がＨレベルのため、画素Ｐ１１１の薄膜トランジスタＴはオン状態となっており、画素Ｐ１１１に対する書き込み電圧が変動することになることから、表示の不具合が生じる可能性がある。
【００１５】
同一ソースライングループにおける他のソースラインに対する電圧印加の影響を低減するための技術としては、例えば、最初に書き込みを行ったソースラインに対し再度電圧印加を行う技術が開示されている（例えば、特許文献１参照）。
【００１６】
特許文献１に記載の液晶表示装置では、３以上のソースラインを備えるソースライングループに対し、書き込み順が１番目及び２番目のソースライン（Ｒ、Ｇ）について、２回の電圧印加処理を行うことにより、１回のみ電圧印加処理を行う場合にくらべ、電位低下量を低減している。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００８−２３３４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記特許文献１のように、１番目と２番目の画素に対する電圧印加処理を２回実行した場合でも、完全に電位変動の影響を無くすことはできず、通常は感知できない程度の階調差が生じる可能性がある。
【００１９】
ここで、図１０は、図８に示す画素アレイＬＣＰにおいて、電位変動の影響を受ける画素と影響を受けない画素の配置を示している。図１０の“＋”はパネルの共通電位に対して正極性の電位に書き込まれた画素、“−”はパネルの共通電位に対して負極性の電位に書き込まれた画素であり、破線で囲んだ画素が電位変動の影響を受けた画素である。
【００２０】
図１０に示すように、従来の液晶表示装置では、電位変動の影響を受けない画素が縦１列に並び、当該列に隣接して、電位変動を受ける画素が縦１列に並んでいる。この場合、上記特許文献１のように、電位変動量を小さく抑え、電位変動による画素の階調差が通常は感知できない程度に抑えられている場合でも、隣接する電位変動の影響を受けない画素との比較により、階調差が強調され、表示画像に縦縞が認識されるようになる可能性があるという問題があった。
【００２１】
本発明は上記の問題に鑑みてなされたものであり、その目的は、電位変動の影響を受けた画素による表示品質の低下を抑制できる表示装置を提供する点にある。
【課題を解決するための手段】
【００２２】
上記目的を達成するための本発明に係る表示装置は、列方向に延伸する複数のソースラインと、行方向に延伸する複数のゲートラインと、複数の画素を前記ソースラインと前記ゲートラインの交差部に夫々対応させて配置してなる画素アレイを備える表示装置であって、前記ソースラインが、複数のソースライングループにグループ分けされ、前記ソースライングループ毎に、複数本の前記ソースラインと１本の基幹ソースラインを備え、同じ前記ソースライングループに属する前記ソースラインの夫々がスイッチ素子を介して前記基幹ソースラインに接続し、同じ前記ソースライングループに属する前記ソースラインの内、書き込み対象の前記画素に接続された選択ソースラインに対し、前記基幹ソースラインを介して前記駆動電圧を印加する電圧印加処理を実行するソースドライバを備え、前記ゲートラインの１つが選択されている１つの連続した選択期間内において、同じ前記ソースライングループに属する前記ソースラインを所定の選択順序で順次選択して前記電圧印加処理を実行する駆動処理を実行するように構成され、前記選択順序を変更するタイミングを規定したタイミングルールと、前記選択順序の変更方法を規定した順序ルールを含む変更ルールに基づいて、前記駆動処理における前記ソースラインの前記選択順序を変更することを特徴とする。
【００２３】
更に好ましくは、上記特徴の表示装置は、前記タイミングルールは、前記ゲートラインの所定本数毎に変更する第１タイミングルール、所定枚数のフレーム毎に変更する第２タイミングルール、ランダム設定された前記ゲートラインの本数毎に変更する第３タイミングルールの内の少なくとも何れか１つを含む。
【００２４】
更に好ましくは、上記何れかの特徴の表示装置は、前記順序ルールは、予め設定された複数通りの設定順序を予め規定された順に選択する第１順序ルール、及び、前記設定順序をランダムに選択する第２順序ルールの内の少なくとも何れか１つを含む。
【００２５】
更に好ましくは、上記何れかの特徴の表示装置は、前記各ソースラインに、少なくとも前記ソースラインがハイインピーダンス状態の場合に、前記ソースラインの電位変動を抑制する電位変動抑制素子を設ける。
【００２６】
更に好ましくは、上記何れかの特徴の表示装置は、前記電位変動抑制素子が、一端が前記ソースラインに、一端が接地電位に接続された容量素子で構成される。
【発明の効果】
【００２７】
上記特徴の表示装置によれば、駆動処理において、ソースラインの選択順序の変更タイミングと、選択順序の変更方法を、適宜変更することができるので、電位変動の影響を受ける画素が縦一列に並ばないようにすることができ、表示画像に縦縞が生じるのを効果的に防止できる。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る表示装置の第１実施形態における概略構成例を示す概略回路図である。
【図２】本発明に係る表示装置の第１実施形態における動作例を示す波形図である。
【図３】本発明に係る表示装置の第１実施形態における画像表示例を示す概略ブロック図である。
【図４】本発明に係る表示装置の第２実施形態における概略構成例を示す概略回路図である。
【図５】本発明に係る表示装置の第２実施形態における動作例を示す波形図である。
【図６】本発明に係る表示装置の第２実施形態における画像表示例を示す概略ブロック図である。
【図７】本発明に係る表示装置の第３実施形態における画像表示例を示す概略ブロック図である。
【図８】従来技術に係る表示装置の概略構成例を示す概略回路図である。
【図９】従来技術に係る表示装置における各配線の電位を示す概略波形図である。
【図１０】従来技術に係る表示装置における電位変動の影響を受ける画素と電位変動の影響を受けない画素の配置例を示す概略ブロック図である。
【発明を実施するための形態】
【００２９】
以下、本発明に係る表示装置（以下、適宜「本発明装置」と称する）の実施形態を図面に基づいて説明する。
【００３０】
〈第１実施形態〉
本発明装置の第１実施形態について、図１及び図３を基に説明する。ここで、図１は、本発明装置の概略構成例を示している。
【００３１】
図１に示すように、本発明装置は、従来技術に係る表示装置と同様に、列方向に延伸するソースラインＳＬ１１、ＳＬ１２、・・・、ＳＬｘ１、ＳＬｘ２と、行方向に延伸するゲートラインＧＬ１〜ＧＬｙと、ソースラインＳＬｉｋ（ｉ＝１〜ｘ、ｋ＝１〜ｎ、ここではｎ＝２）とゲートラインＧＬｊ（ｊ＝１〜ｙ）の交差部に画素Ｐｉｊｋを対応させて配置してなる画素アレイＬＣＰと、書き込み対象の画素Ｐｉｊｋに接続された選択ソースラインＳＬｉｋに対し、基幹ソースラインＳＯｉを介して駆動電圧を印加する電圧印加処理を実行するソースドライバＤＳＬを備えている。
【００３２】
更に、本発明装置は、ソースラインＳＬ１１、ＳＬ１２、・・・、ＳＬｘ１、ＳＬｘ２毎に、一端がソースラインＳＬｉｋに、他端が接地電位に接続された容量素子Ｃｉｋで構成される電位変動抑制素子が設けられている。尚、電位変動抑制素子の構成はこれに限られるものではない。
【００３３】
本発明装置は、図８に示す従来の表示装置と同様に、ソースラインＳＬ１１、ＳＬｉ２、・・・、ＳＬｘ１、ＳＬｘ２が、ｘ個のソースライングループＧ１〜Ｇｘに分けられている。ソースライングループＧｉは、２本のソースラインＳＬｉ１及びＳＬｉ２と、１本の基幹ソースラインＳＯｉを備え、ソースラインＳＬｉ１、ＳＬｉ２は、夫々、スイッチ素子ＳＷｉ１、ＳＷｉ２を介して基幹ソースラインＳＯｉに接続されている。
【００３４】
より具体的には、画素Ｐｉｊｋは、画素電極Ｅと、ドレイン端子が画素電極Ｅに、ソース端子がソースラインＳＬｉｋに、ゲート端子がゲートラインＧＬｊに夫々接続された薄膜トランジスタＴを備えて構成されている。
【００３５】
スイッチ素子ＳＷｉｋは、表示パネルＬＣＰと同一基板上に形成されており、ゲート端子がスイッチラインＳＷＬｋに、ソース端子が基幹ソースラインＳＯｉに、ドレイン端子がソースラインＳＬｉｋに夫々接続された薄膜トランジスタで構成されている。
【００３６】
ソースドライバＤＳＬは、同じソースライングループＧｉに属するソースラインＳＬｉ１、ＳＬｉ２の内、書き込み対象の画素Ｐｉｊｋに接続された選択ソースラインＳＬｉｋに対して電圧印加処理を実行するように構成されている。更に、ソースドライバＤＳＬは、ゲートラインの１つが選択されている１つの連続した選択期間内において、同じソースライングループに属するソースラインを所定の選択順序で順次選択して電圧印加処理を実行する駆動処理を実行するように構成されている。
【００３７】
次に、本発明装置の動作について、図２及び図３を基に説明する。
【００３８】
本発明装置は、選択順序を変更するタイミングを規定したタイミングルールと、選択順序の変更方法を規定した順序ルールを含む変更ルールに基づいて、駆動処理におけるソースラインの選択順序を変更するように構成されている。
【００３９】
より具体的には、本実施形態では、ゲートラインＧＬｊ毎に、選択順序を変更する（第１タイミングルールに相当）。
【００４０】
また、同じソースライングループＧｉにおいて、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序と、ソースラインＳＬｉ２、ＳＬｉ１の順に電圧印加処理を実行する第２順序を、交互に選択する（第１順序ルールに相当）。
【００４１】
ここで、上述した第１順序の場合、図９に示すように、最初に電圧印加処理が実行されるＳＬｉ１は電位変動の影響を受け、次に電圧印加処理が実行されるＳＬｉ２は電位変動の影響を略受けない。同様に、第２順序の場合、最初に電圧印加処理が実行されるＳＬｉ２は電位変動の影響を受け、次に電圧印加処理が実行されるＳＬｉ１は電位変動の影響を略受けない。
【００４２】
図２は、本実施形態における本発明装置の動作を示す波形図であり、図１におけるスイッチラインＳＷＬ１及びＳＷＬ２、ゲートラインＧＬ１及びＧＬ２、基幹ソースラインＳＯ１、ソースラインＳＬ１１及びＳＬ１２について示している。
【００４３】
尚、図２では、ソースドライバＤＳＬは、ゲートラインＧＬ１に接続された画素Ｐｉ１ｋを書き込む場合には、基幹ソースラインＳＯｉに電圧Ｖ０を印加し、ゲートラインＧＬ２に接続された画素Ｐｉ２ｋを書き込む場合には、基幹ソースラインＳＯｉに電圧Ｖ１を印加する場合を想定している。更に、基幹ソースラインＳＯ１〜ＳＯｘの全てに同じ電圧を印加する場合を想定している。尚、電圧Ｖ０は、パネルの共通電位に対して正極性の電位であり、電圧Ｖ１はパネルの共通電位に対して負極性の電位を示している。
【００４４】
図２では、ゲートラインＧＬｈ（ｈ＝１〜ｙ−１）の選択期間の終了時刻ｔ（４×ｈ−１）とゲートラインＧＬ（ｈ＋１）の選択期間の開始時刻ｔ（４×ｈ＋１）の中間時刻である時刻ｔ（４×ｈ）のタイミングで選択順序の変更を行う。また、ゲートラインＧＬｊ（ｊ＝１〜ｙ）の内、添字ｊが奇数のゲートラインＧＬｊについては、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序を設定し、添字ｊが偶数のゲートラインＧＬｊについては、ソースラインＳＬｉ２、ＳＬｉ１の順に電圧印加処理を実行する第２順序を設定している。このように第１順序と第２順序を切り替えることで、ゲートラインＧＬｊ毎に、第１順序と第２順序が交互に設定されることとなる。
【００４５】
より詳細には、時刻ｔ０では、選択順序が、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序が設定されている。そして、スイッチラインＳＷＬ１の電位がＨレベルに遷移することにより、スイッチ素子ＳＷｉ１がオン状態になり、スイッチラインＳＷＬ２の電位がＬレベルに遷移することにより、スイッチ素子ＳＷｉ２がオフ状態になる。更に、ソースドライバＤＳＬにより基幹ソースラインＳＯｉの夫々に電圧Ｖ０が印加され、スイッチ素子ＳＷｉ１がオン状態であることから、ソースラインＳＬｉ１に基幹ソースラインＳＯｉを介して電圧Ｖ０が印加される。ソースラインＳＬｉ２は、スイッチ素子ＳＷｉ２がオフ状態であることから、ハイインピーダンス状態となっている。
【００４６】
時刻ｔ１では、ゲートラインＧＬ１の電位がＨレベルとなることにより、ゲートラインＧＬ１にゲート端子が接続された画素Ｐｉ１ｋの薄膜トランジスタＴがオン状態になる。更に、当該薄膜トランジスタＴを介して画素Ｐｉ１ｋの画素電極Ｅに、ソースラインＳＬｉｋの電位に応じた電圧が印加される。時刻ｔ１では、ソースラインＳＬｉ１の電位がＨレベル、ソースラインＳＬｉ２の電位がＬレベルとなっているため、画素Ｐｉ１１に当該ソースラインＳＬｉ１の電位に応じた電圧が印加される。このとき、ソースラインＳＬｉ２の電位は、電位変動の影響を受けて僅かに上昇する。
【００４７】
時刻ｔ２では、スイッチラインＳＷＬ１がＨレベルからＬレベルに遷移することにより、スイッチ素子ＳＷｉ１がオフ状態になり、スイッチラインＳＷＬ２がＬレベルからＨレベルに遷移することにより、スイッチ素子ＳＷｉ２がオン状態になる。更に、スイッチ素子ＳＷｉ１がオフ状態となることから、ソースラインＳＬｉ１がハイインピーダンス状態になり、スイッチ素子ＳＷｉ２がオン状態となることから、ソースラインＳＬｉ２に基幹ソースラインＳＯｉを介して電圧Ｖ０が印加される。
【００４８】
このとき、基幹ソースラインＳＯｉの電位が一時的に低下し、ソースラインＳＬｉ１の電位が、電位変動の影響によりΔＶ（ｔ２）低下する。これにより、ソースラインＳＬｉ１に接続された画素Ｐｉ１１には、電位Ｖ０からΔＶ（ｔ２）低下した電位が書き込まれることになる。但し、本発明装置は、図１に示すように、ソースラインＳＬｉｋ夫々が電圧変動抑制素子である容量素子Ｃｉｋを備える構成であることから、本発明装置における電位変動ΔＶ（ｔ２）は、図９に示す従来技術に係る表示装置の電位変動ΔＶ’より抑制されている。また、ΔＶ（ｔ２）は、１階調の電位差よりも小さく、当該ΔＶ（ｔ２）による階調差は、通常は感知できない程度となっている。
【００４９】
時刻ｔ３では、ゲートラインＧＬ１の電位がＨレベルからＬレベルとなることにより、ゲートラインＧＬ１にゲート端子が接続された画素Ｐｉ１ｋの薄膜トランジスタＴがオフ状態になり、画素電極Ｅの電位が保存される。
【００５０】
時刻ｔ４では、電圧印加処理を実行するソースラインＳＬｉｋの選択順序が変更され、ソースラインＳＬｉ２、ＳＬｉ１の順に電圧印加処理を実行する第２順序が設定される。そして、ソースドライバＤＳＬにより基幹ソースラインＳＯｉの夫々に電圧Ｖ１が印加され、スイッチ素子ＳＷｉ１がオフ状態となることから、ソースラインＳＬｉ１がハイインピーダンス状態になり、スイッチ素子ＳＷｉ２がオン状態であることから、ソースラインＳＬｉ２に基幹ソースラインＳＯｉを介して電圧Ｖ１が印加される。
【００５１】
時刻ｔ５では、ゲートラインＧＬ２の電位がＨレベルとなることにより、ゲートラインＧＬ２にゲート端子が接続された画素Ｐｉ２ｋの薄膜トランジスタＴがオン状態になる。更に、当該薄膜トランジスタＴを介して画素Ｐｉ２ｋの画素電極Ｅに、ソースラインＳＬｉｋの電位に応じた電圧が印加される。時刻ｔ５では、ソースラインＳＬｉ１の電位がＬレベル、ソースラインＳＬｉ２の電位がＨレベルとなっているため、画素Ｐｉ２２に当該ソースラインＳＬｉ２の電位に応じた電圧が印加される。
【００５２】
時刻ｔ６では、スイッチラインＳＷＬ１がＬレベルからＨレベルに遷移することにより、スイッチ素子ＳＷｉ１がオン状態になり、スイッチラインＳＷＬ２がＨレベルからＬレベルに遷移することにより、スイッチ素子ＳＷｉ２がオフ状態になる。更に、スイッチ素子ＳＷｉ１がオン状態となることから、ソースラインＳＬｉ１に基幹ソースラインＳＯｉを介して電圧Ｖ１が印加され、スイッチ素子ＳＷｉ２がオフ状態となることから、ソースラインＳＬｉ２がハイインピーダンス状態になる。
【００５３】
このとき、基幹ソースラインＳＯｉの電位が一時的に低下し、ソースラインＳＬｉ２の電位が、電位変動の影響によりΔＶ（ｔ６）上昇する。尚、本発明装置は、上述したように、ソースラインＳＬｉｋ夫々が電圧変動抑制素子である容量素子Ｃｉｋを備える構成であることから、電位変動ΔＶ（ｔ６）は、従来技術に係る表示装置の電位変動より抑制されている。これにより、ソースラインＳＬｉ２に接続された画素Ｐｉ２２には、電位Ｖ１からΔＶ（ｔ６）上昇した電位が書き込まれることになる。
【００５４】
時刻ｔ７ゲートラインＧＬ２の電位がＨレベルからＬレベルとなることにより、ゲートラインＧＬ２にゲート端子が接続された画素Ｐｉ２ｋの薄膜トランジスタＴがオフ状態になり、画素電極Ｅの電位が保存される。
【００５５】
時刻ｔ８では、電圧印加処理を実行するソースラインＳＬｉｋの選択順序が変更され、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序が設定される。以降、同様にして、時刻ｔ（４×（ｙ−１））まで選択順序の切り替えを実行する。
【００５６】
図３は、上述した第１タイミングルール及び第１順序ルールに基づいて、選択順序の変更を行った場合における電位変動の影響を受ける画素と影響を受けない画素の配置を示している。図３の“＋”はパネルの共通電位に対して正極性の電位に書き込まれた画素、“−”はパネルの共通電位に対して負極性の電位に書き込まれた画素であり、破線で囲んだ画素が電位変動の影響を受けた画素である。図３に示すように、第１タイミングルール及び第１順序ルールに基づいて選択順序を変更することにより、電位変動の影響を受ける画素と受けない画素が、画素アレイＬＣＰ全体に分散配置され、縦一列や横一列に整列することがない。これにより、表示画像に縦縞が認識されるのを防止できる。
【００５７】
〈第２実施形態〉
本発明装置の第２実施形態について、図４及び図６を基に説明する。尚、本実施形態では、ドット反転駆動を行う場合について説明する。
【００５８】
本発明装置は、図１に示す本発明装置と同様に、列方向に延伸するソースラインＳＬ１１、ＳＬ１２、・・・、ＳＬｘ１、ＳＬｘ２と、行方向に延伸するゲートラインＧＬ１〜ＧＬｙと、ソースラインＳＬｉｋ（ｉ＝１〜ｘ、ｋ＝１〜ｎ、ここではｎ＝２）とゲートラインＧＬｊ（ｊ＝１〜ｙ）の交差部に画素Ｐｉｊｋを対応させて配置してなる画素アレイＬＣＰと、書き込み対象の画素Ｐｉｊｋに接続された選択ソースラインＳＬｉｋに対し、基幹ソースラインＳＯｉを介して駆動電圧を印加する電圧印加処理を実行するソースドライバＤＳＬと、ソースラインＳＬ１１、ＳＬ１２、・・・、ＳＬｘ１、ＳＬｘ２毎に、一端がソースラインＳＬｉｋに、他端が接地電位に接続された容量素子Ｃｉｋで構成される電位変動抑制素子と、を備えている。尚、画素Ｐｉｊｋの構成は、図１に示す第１実施形態の本発明装置における画素Ｐｉｊｋと同じ構成である。
【００５９】
ここで、図４は、本発明装置の構成について示しており、図１に示す第１実施形態の本発明装置とは、ソースライングループの構成が異なっている。具体的には、図１に示す第１実施形態の本発明装置では、隣接する２つのソースラインＳＬｉ１及びＳＬｉ２を１つのソースライングループＧｉとしていたが、図４に示す本実施形態の本発明装置では、ソースライングループＧｍ（ｍ＝１〜ｘの内の奇数）は、当該ソースライグループＧｍを構成する２つのソースラインＳＬｍ１及びＳＬｍ２の間に、ソースライングループＧ（ｍ＋１）のソースラインＳＬ（ｍ＋１）１を挟んで配置されている。言い換えると、ソースライングループＧ（ｍ＋１）は、当該ソースライグループＧ（ｍ＋１）を構成する２つのソースラインＳＬ（ｍ＋１）１及びＳＬ（ｍ＋１）２の間に、ソースライングループＧｍのソースラインＳＬｍ２を挟んで配置されている。
【００６０】
更に、ソースライングループＧｉは、図１に示す第１実施形態の本発明装置と同様に、２本のソースラインＳＬｉ１及びＳＬｉ２と、１本の基幹ソースラインＳＯｉを備え、ソースラインＳＬｉ１、ＳＬｉ２は、夫々、スイッチ素子ＳＷｉ１、ＳＷｉ２を介して基幹ソースラインＳＯｉに接続されている。
【００６１】
ソースドライバＤＳＬは、図１に示す第１実施形態の本発明装置と同様に、同じソースライングループＧｉに属するソースラインＳＬｉ１、ＳＬｉ２の内、書き込み対象の画素Ｐｉｊｋに接続された選択ソースラインＳＬｉｋに対して電圧印加処理を実行するように構成されている。更に、ソースドライバＤＳＬは、ゲートラインの１つが選択されている１つの連続した選択期間内において、同じソースライングループに属するソースラインを所定の選択順序で順次選択して電圧印加処理を実行する駆動処理を実行するように構成されている。
【００６２】
本実施形態のソースドライバＤＳＬは、１つの連続した選択期間内において、基幹ソースラインＧｉの内、添字ｉが奇数の基幹ソースラインと偶数の基幹ソースラインの一方に正極性の電圧を、他方に負極性の電圧を出力するように構成されている。より具体的には、添字ｉが奇数の基幹ソースラインと偶数の基幹ソースラインの一方に正極性の電圧を出力するオペアンプを、他方に負極性の電圧を出力するオペアンプを接続し、出力電圧を切り替える場合は、オペアンプの接続先を切り替える。
【００６３】
ここで、図５は、本実施形態における本発明装置の動作を示す波形図であり、スイッチラインＳＷＬ１及びＳＷＬ２、ゲートラインＧＬ１〜ＧＬ４、基幹ソースラインＳＯ１及びＳＯ２、ソースラインＳＬ１１、ＳＬ２１、ＳＬ１２、ＳＬ２２について示している。尚、図５では、基幹ソースラインＳＯｍに基幹ソースライン１と同じ極性の電圧を、基幹ソースラインＳＯ（ｍ＋１）に基幹ソースライン１とは異なる極性の電圧を印加する場合を想定している。また、図５では、基幹ソースラインＳＯ１及びＳＯ２、ソースラインＳＬ１１、ＳＬ２１、ＳＬ１２、ＳＬ２２については、説明のため、電圧波形ではなく、印加電圧の極性と、極性の変化するタイミングについて示している。図中、＋は正極性の電圧、−は負極性の電圧を示しており、斜線部分はハイインピーダンス状態を示している。
【００６４】
また、図５では、図２と同様に、ゲートラインＧＬｈ（ｈ＝１〜ｙ−１）の選択期間の終了時刻ｔ（４×ｈ−１）とゲートラインＧＬ（ｈ＋１）の選択期間の開始時刻ｔ（４×ｈ＋１）の中間時刻である時刻ｔ（４×ｈ）のタイミングで選択順序の変更を行う。更に、ゲートラインＧＬｊ（ｊ＝１〜ｙ）の内、添字ｊが奇数のゲートラインＧＬｊについては、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序を設定し、添字ｊが偶数のゲートラインＧＬｊについては、ソースラインＳＬｉ２、ＳＬｉ１の順に電圧印加処理を実行する第２順序を設定している。
【００６５】
時刻ｔ０では、ソースドライバＤＳＬにより、基幹ソースラインＳＯｍ（ｍ＝１〜ｘの内の奇数）に正極性の電圧が、基幹ソースラインＳＯ（ｍ＋１）に負極性の電圧が印加される。このとき、スイッチラインＳＷＬ１がＨレベルのため、スイッチ素子ＳＷｍ１がオン状態となり、ソースラインＳＬｍ１に基幹ソースラインＳＯｍを介して正極性の電圧が印加される。同様に、スイッチラインＳＷＬ１がＨレベルのため、スイッチ素子ＳＷ（ｍ＋１）１がオン状態となり、ソースラインＳＬ（ｍ＋１）１に基幹ソースラインＳＯ（ｍ＋１）を介して不極性の電圧が印加される。更に、スイッチラインＳＷＬ２はＬレベルのため、スイッチ素子ＳＷｍ２及びスイッチ素子ＳＷ（ｍ＋１）２がオフ状態となり、ソースラインＳＬｍ２及びＳＬ（ｍ＋１）２はハイインピーダンス状態となる。
【００６６】
時刻ｔ１では、ゲートラインＧＬ１がＬレベルからＨレベルに遷移し、ゲートラインＧＬ１にゲート端子が接続された画素Ｐｍ１ｋ及びＰ（ｍ＋１）１ｋの薄膜トランジスタＴがオン状態になる。更に、当該薄膜トランジスタＴを介して画素Ｐｍ１ｋ及びＰ（ｍ＋１）１ｋの画素電極Ｅに、ソースラインＳＬｍ１及びＳＬ（ｍ＋１）１の電位に応じた電圧が印加される。時刻ｔ１では、ソースラインＳＬｍ１が正極性となっているため、画素Ｐｍ１１に当該ソースラインＳＬｍ１の電位に応じた正極性の電圧が書き込まれ、ソースラインＳＬ（ｍ＋１）１が負極性となっているため、画素Ｐ（ｍ＋１）１１に当該ソースラインＳＬ（ｍ＋１）１の電位に応じた負極性の電圧が書き込まれる。このとき、ソースラインＳＬｍ２及びＳＬ（ｍ＋１）２は、ハイインピーダンス状態となっている。
【００６７】
時刻ｔ２では、スイッチラインＳＷＬ１がＨレベルからＬレベルに遷移することにより、スイッチ素子ＳＷｍ１及びＳＷ（ｍ＋１）１がオフ状態になり、スイッチラインＳＷＬ２がＬレベルからＨレベルに遷移することにより、スイッチ素子ＳＷｍ２及びＳＷ（ｍ＋１）２がオン状態になる。更に、スイッチ素子ＳＷｍ１及びＳＷ（ｍ＋１）１がオフ状態となることから、ソースラインＳＬｍ１及びＳＬ（ｍ＋１）１がハイインピーダンス状態になり、スイッチ素子ＳＷｍ２及びＳＷ（ｍ＋１）２がオン状態となることから、ソースラインＳＬｍ２に基幹ソースラインＳＯｍを介して正極性の電圧が、ソースラインＳＬ（ｍ＋１）２にソースラインＳＯ（ｍ＋１）を介して負極性の電圧が夫々印加される。これにより、画素Ｐｍ１２には、ソースラインＳＬｍ２の電位に応じた正極性の電圧が書き込まれ、画素Ｐ（ｍ＋１）１２には、ソースラインＳＬ（ｍ＋１）２の電位に応じた正極性の電圧が書き込まれる。
【００６８】
時刻ｔ３では、ゲートラインＧＬ１の電位がＨレベルからＬレベルとなることにより、ゲートラインＧＬ１にゲート端子が接続された画素Ｐｍ１ｋ及びＰ（ｍ＋１）１ｋの薄膜トランジスタＴがオフ状態になり、画素電極Ｅの電位が保存される。
【００６９】
時刻ｔ４では、電圧印加処理を実行するソースラインＳＬｉｋの選択順序が変更され、ソースラインＳＬｉ２、ＳＬｉ１の順に電圧印加処理を実行する第２順序が設定される。そして、ソースドライバＤＳＬにより基幹ソースラインＳＯｍに正極性の電圧（時刻ｔ１における正極性の電圧とは電圧値が異なる）が、基幹ソースラインＳＯ（ｍ＋１）に負極性の電圧（時刻ｔ１における負極性の電圧とは電圧値が異なる）が夫々印加される。スイッチ素子ＳＷｍ１及びＳＷ（ｍ＋１）１がオフ状態であることから、ソースラインＳＬｍ１及びＳＬ（ｍ＋１）１はハイインピーダンス状態が維持される。また、スイッチ素子ＳＷｍ２及びＳＷ（ｍ＋１）２がオン状態であることから、ソースラインＳＬｍ２に基幹ソースラインＳＯｍを介して正極性の電圧が、ソースラインＳＬ（ｍ＋１）２に基幹ソースラインＳＯ（ｍ＋１）を介して負極性の電圧が夫々印加される。
【００７０】
時刻ｔ５では、ゲートラインＧＬ２の電位がＨレベルとなることにより、ゲートラインＧＬ２にゲート端子が接続された画素Ｐｍ２ｋ及び画素Ｐ（ｍ＋１）２ｋの薄膜トランジスタＴがオン状態になる。そして、当該薄膜トランジスタＴを介して画素Ｐｍ２２の画素電極Ｅに、ソースラインＳＬｍ２の電位に応じた正極性の電圧が、画素Ｐ（ｍ＋１）２２の画素電極Ｅに、ソースラインＳＬ（ｍ＋１）２の電位に応じた負極性の電圧が夫々印加される。
【００７１】
時刻ｔ６では、スイッチラインＳＷＬ１がＬレベルからＨレベルに遷移することにより、スイッチ素子ＳＷｍ１及びＳＷ（ｍ＋１）１がオン状態になり、スイッチラインＳＷＬ２がＨレベルからＬレベルに遷移することにより、スイッチ素子ＳＷｍ２及びＳＷ（ｍ＋１）２がオフ状態になる。更に、スイッチ素子ＳＷｍ１及びＳＷ（ｍ＋１）１がオン状態となることから、ソースラインＳＬｍ１に基幹ソースラインＳＯｍを介して正極性の電圧が印加され、ソースラインＳＬ（ｍ＋１）１に基幹ソースラインＳＯ（ｍ＋１）を介して負極性の電圧が印加される。これにより、画素Ｐｍ１１の画素電極Ｅに、ソースラインＳＬｍ１の電位に応じた正極性の電圧が、画素Ｐ（ｍ＋１）１１の画素電極Ｅに、ソースラインＳＬ（ｍ＋１）１の電位に応じた負極性の電圧が夫々印加される。また、スイッチ素子ＳＷｍ２及びＳＷ（ｍ＋１）２がオフ状態となることから、ソースラインＳＬｍ２及びＳＬ（ｍ＋１）２がハイインピーダンス状態になる。
【００７２】
時刻ｔ７では、ゲートラインＧＬ２の電位がＨレベルからＬレベルとなることにより、ゲートラインＧＬ２にゲート端子が接続された画素Ｐｍ２ｋ及びＰ（ｍ＋１）２ｋの薄膜トランジスタＴがオフ状態になり、画素電極Ｅの電位が保存される。
【００７３】
時刻ｔ８では、電圧印加処理を実行するソースラインＳＬｉｋの選択順序が変更され、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序が設定される。そして、ソースドライバＤＳＬにより基幹ソースラインＳＯｍに負極性の電圧が、基幹ソースラインＳＯ（ｍ＋１）に正極性の電圧が夫々印加される。スイッチ素子ＳＷｍ１及びＳＷ（ｍ＋１）１がオン状態であることから、ソースラインＳＬｍ１に基幹ソースラインＳＯｍを介して負極性の電圧が、ソースラインＳＬ（ｍ＋１）１に基幹ソースラインＳＯ（ｍ＋１）を介して正極性の電圧が夫々印加される。また、スイッチ素子ＳＷｍ２及びＳＷ（ｍ＋１）２がオン状態であることから、ソースラインＳＬｍ２及びＳＬ（ｍ＋１）２はハイインピーダンス状態が維持される。
【００７４】
時刻ｔ８〜ｔ１５では、時刻ｔ０〜ｔ７におけるゲートラインＧＬ１に接続された画素Ｐｉ１ｋ及びゲートラインＧＬ２に接続された画素Ｐｉ２ｋに対する電圧印加処理と同様に、ゲートラインＧＬ３に接続された画素Ｐｉ３ｋ及びゲートラインＧＬ４に接続された画素Ｐｉ４ｋに対する電圧印加処理が実行される。但し、印加される電圧の極性は、時刻ｔ０〜ｔ７の場合とは逆になる。同様にして、ゲートラインＧＬｙに接続された画素Ｐｉｙｋまで電圧印加処理が実行される。
【００７５】
図６は、本実施形態における画像の表示結果を示しており、電位変動の影響を受ける画素と影響を受けない画素の配置を示している。図３と同様に、“＋”はパネルの共通電位に対して正極性の電位に書き込まれた画素、“−”はパネルの共通電位に対して負極性の電位に書き込まれた画素であり、破線で囲んだ画素が電位変動の影響を受けた画素である。図６に示すように、第１タイミングルール及び第１順序ルールに基づいて選択順序を変更することにより、電位変動の影響を受ける画素と受けない画素が、画素アレイＬＣＰ全体に分散配置され、縦一列や横一列に整列することがない。これにより、表示画像に縦縞が認識されるのを防止できる。
【００７６】
〈第３実施形態〉
本発明装置の第３実施形態について、図７を基に説明する。ここで、本実施形態では、フレーム毎に選択順序の変更を行う場合について説明する。尚、本実施形態の本発明装置の構成は、図１に示す第１実施形態における本発明装置の構成と同じである。
【００７７】
図７は、フレーム毎に選択順序の変更を行った場合の表示例を示している。図７（ａ）は、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序が設定されたフレームの表示例を、図７（ｂ）は、ソースラインＳＬｉ２、ＳＬｉ１の順に電圧印加処理を実行する第２順序が設定されたフレームの表示例を夫々示しており、図７（ａ）に示す状態の画像と図７（ｂ）に示す状態の画像が交互に表示される。
【００７８】
本実施形態では、フレーム毎に選択順序の変更を行うため、縦線が認識される位置が画像毎に異なるため、動画全体では、電位変動を受けた画素の表示位置が分散されることとなり、縦線が認識されるのを効果的に防止できる。
【００７９】
〈別実施形態〉
〈１〉上記第１実施形態及び第２実施形態では、変更タイミングをゲートラインＧＬｊの１本毎とし（第１タイミングルール）、第３実施形態では、フレーム毎（第２タイミングルール）としたが、これに限るものではない。例えば、複数本毎としても良い。更に、ランダム設定されたゲートラインＧＬｊの本数毎（第３タイミングルール）としても良い。また、これらのタイミングルールを複数組み合わせて用いても良い。複数のタイミングルールを組み合わせて用いた場合は、夫々のタイミングルールの相乗効果が期待できる。
【００８０】
〈２〉また、第１実施形態〜第３実施形態では、変更方法として、第１順序と第２順序を交互に設定するとしたが、これに限るものではない。例えば、１または複数の第１順序と１または複数の第２順序を予め決められた順に選択するようにしても良いし、複数の設定順序をランダムに選択するように構成しても良い。
【００８１】
〈３〉上記実施形態では、１つのソースライングループに属するソースラインが２本の場合について説明したが、１つのソースライングループが３本以上のソースラインを備えていても良い。
【００８２】
〈４〉上記実施形態では、説明のため、ソースライングループＧ１〜Ｇｘにおいて、全てのゲートラインＧＬ１〜ＧＬｙの選択期間において、同じ順序で電圧印加処理が実行されるとしたが、ゲートラインＧＬｊ毎に、別の選択順序を設定するように構成しても良い。
【符号の説明】
【００８３】
ＬＣＰ 画素アレイ
ＤＳＬ ソースドライバ
ＧＬｊ ゲートライン
ＳＬｉｋ ソースライン
ＳＯｉ 基幹ソースライン
Ｐｉｊｋ 画素
Ｅ 画素電極
Ｔ 薄膜トランジスタ
ＳＷｉｋ スイッチ素子
ＳＷＬ１ スイッチライン
ＳＷＬ２ スイッチライン
【技術分野】
【０００１】
本発明は、ソースライン（データライン）に順次電圧を印加して駆動するマルチプレクサ方式の表示装置に関する。
【背景技術】
【０００２】
液晶表示装置、特に、携帯電話機等の比較的小型の液晶表示装置では、ソースドライバと表示パネルの接続ラインのピッチに物理的制限があり、ソースドライバと表示パネルの接続端子数が限られる。このため、接続端子数を増やすことなく高精度の画像を表示するための技術として、ソースラインを複数のソースライングループにグループ分けし、同じソースライングループのソースラインを１本の基幹ソースラインに接続すると共に、当該基幹ソースラインをソースドライバに接続するマルチプレクサ方式の液晶表示装置が利用されている。このマルチプレクサ方式の液晶表示装置では、同じソースライングループに属するソースラインを順次選択して時分割で駆動電圧を印加することで、画像の表示を行う。
【０００３】
ここで、図８は、マルチプレクサ方式の液晶表示装置の一構成例（液晶パネルＬＣＰ及びソースドライバＤＳＬのみ）を示している。
【０００４】
液晶パネルＬＣＰは、図８に示すように、列方向に延伸するソースラインＳＬ１１、ＳＬ１２、・・・、ＳＬｘ１、ＳＬｘ２と、行方向に延伸するゲートラインＧＬ１〜ＧＬｙと、ソースラインＳＬｉｋ（ｉ＝１〜ｘ、ｋ＝１〜ｎ、ここではｎ＝２）とゲートラインＧＬｊ（ｊ＝１〜ｙ）の交差部に画素Ｐｉｊｋを対応させて配置してなる画素アレイＬＣＰを備えている。
【０００５】
ソースラインＳＬ１１、ＳＬ１２、・・・、ＳＬｘ１、ＳＬｘ２は、ｘ個のソースライングループＧ１〜Ｇｘにグループ分けされている。ソースライングループＧｉは、ここでは、２本のソースラインＳＬｉ１及びＳＬｉ２と、１本の基幹ソースラインＳＯｉを備え、ソースラインＳＬｉ１及びＳＬｉ２は、夫々、スイッチ素子ＳＷｉ１及びＳＷｉ２を介して基幹ソースラインＳＯｉに接続されている。更に、液晶表示装置は、同じソースライングループＧｉに属するソースラインＳＬｉ１及びＳＬｉ２の内、書き込み対象の画素Ｐｉｊｋに接続された選択ソースラインＳＬｉｋに対し、基幹ソースラインＳＯｉを介して駆動電圧を印加する電圧印加処理を実行するソースドライバＤＳＬを備えている。
【０００６】
より具体的には、スイッチ素子ＳＷｉｋは、表示パネルＬＣＰと同一基板上に形成されており、ゲート端子がスイッチラインＳＷＬｋに、ソース端子が基幹ソースラインＳＯｉに、ドレイン端子がソースラインＳＬｉｋに夫々接続された薄膜トランジスタで構成されている。また、画素Ｐｉｊｋは、画素電極Ｅと、ドレイン端子が画素電極Ｅに、ソース端子がソースラインＳＬｉｋに、ゲート端子がゲートラインＧＬｊに夫々接続された薄膜トランジスタＴを備えて構成されている。
【０００７】
図８に示す表示装置では、スイッチラインＳＷＬ１及びＳＷＬ２に順次電圧を印加することにより、スイッチＳＷｉ１、ＳＷｉ２をこの順に時分割でオン状態にし、ソースラインＳＬｉ１、ＳＬｉ２に対し時分割で駆動電圧を印加する。これにより、選択されたゲートラインＧＬｊに接続されている画素Ｐｉｊ１及び画素Ｐｉｊ２に、ソースドライバＤＳＬからの駆動電圧が時分割で書き込まれる。
【０００８】
ところで、図８に示すように、複数のソースラインＳＬをグループ化し、時分割でソースライングループＧｉを構成するソースラインＳＬｉ１及びＳＬｉ２に順次駆動電圧を印加する場合、書き込み終了後における電位変動が問題となっている。
【０００９】
ここで、図９は、ソースライングループＧ１における電位変動の例を示している。尚、図９では、説明のため、画素Ｐ１１１及び画素Ｐ１１２に同じ正極性の電圧を書き込む場合を示している。
【００１０】
時刻ｔ１では、スイッチラインＳＷＬ１がＨ状態となることにより、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオン状態になり、ソースラインＳＬ１１と基幹ソースラインＳＯ１が導通状態になる。更に、基幹ソースラインＳＯ１に駆動電圧が印加されることにより、ソースラインＳＬ１１の電位がＨレベルまで上昇し、ソースラインＳＬ１１に対する電圧印加処理が実行される。
【００１１】
時刻ｔ２では、ゲートラインＧＬ１がＬレベルからＨレベルに遷移し、画素Ｐ１１１及びＰ１１２の薄膜トランジスタＴがオン状態となる。このとき、ソースラインＳＬ１１のみが基幹ソースラインＳＯ１と導通状態となっていることから、画素Ｐ１１１にソースラインＳＬ１１の電位に応じた電位が書き込まれる。
【００１２】
このとき、基幹ソースラインＳＯ１と導通していないソースラインＳＬ１２はハイインピーダンス状態となっており、画素Ｐ１１１に対する電圧印加処理の影響がなければ、時刻ｔ１における電位がそのまま維持されることになる。しかし、実際には、薄膜トランジスタはオフ抵抗が無限大とはならないため、スイッチ素子ＳＷ１２において、基幹ソースラインＳＯ１とソースラインＳＬ１２の電位差に応じたリーク電流が生じ、ソースラインＳＬ１２の電位が上昇する。これにより、画素Ｐ１１２には、ソースラインＳＬ１２の当該電位に応じた電位が書き込まれる。
【００１３】
次に、時刻ｔ３では、スイッチラインＳＷＬ１がＬレベルになり、スイッチラインＳＷ２がＨレベルになることにより、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオフ状態に、スイッチラインＳＷＬ２に接続されるスイッチ素子ＳＷ１２がオン状態になり、ソースラインＳＬ１２のみが基幹ソースラインＳＯ１と導通状態になる。これにより、ソースラインＳＬ１２の電位が書き込みに必要な電位（Ｈレベル）まで上昇し、ソースラインＳＬ１２に対する電圧印加処理が実行される。更に、画素Ｐ１１２にソースラインＳＬ１２の電位に応じた電位が書き込まれる。
【００１４】
このとき、基幹ソースラインＳＯ１と導通していないソースラインＳＬ１１はハイインピーダンス状態となっているが、上述したように、スイッチ素子ＳＷ１１を構成する薄膜トランジスタはオフ抵抗が無限大とはならないため、スイッチ素子ＳＷ１１において、基幹ソースラインＳＯ１とソースラインＳＬ１１の電位差に応じたリーク電流が生じ、ソースラインＳＬ１１の電位が低下する。図９に示す例では、ソースラインＳＬ１２に対する電圧印加時において、ソースラインＳＬ１２と基幹ソースラインＳＯ１の電位差が比較的大きいことから、ソースラインＳＬ１１の電位低下量が比較的大きくなる。ソースラインＳＬ１１の電位が低下すると、ゲートラインＧＬ１がＨレベルのため、画素Ｐ１１１の薄膜トランジスタＴはオン状態となっており、画素Ｐ１１１に対する書き込み電圧が変動することになることから、表示の不具合が生じる可能性がある。
【００１５】
同一ソースライングループにおける他のソースラインに対する電圧印加の影響を低減するための技術としては、例えば、最初に書き込みを行ったソースラインに対し再度電圧印加を行う技術が開示されている（例えば、特許文献１参照）。
【００１６】
特許文献１に記載の液晶表示装置では、３以上のソースラインを備えるソースライングループに対し、書き込み順が１番目及び２番目のソースライン（Ｒ、Ｇ）について、２回の電圧印加処理を行うことにより、１回のみ電圧印加処理を行う場合にくらべ、電位低下量を低減している。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００８−２３３４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記特許文献１のように、１番目と２番目の画素に対する電圧印加処理を２回実行した場合でも、完全に電位変動の影響を無くすことはできず、通常は感知できない程度の階調差が生じる可能性がある。
【００１９】
ここで、図１０は、図８に示す画素アレイＬＣＰにおいて、電位変動の影響を受ける画素と影響を受けない画素の配置を示している。図１０の“＋”はパネルの共通電位に対して正極性の電位に書き込まれた画素、“−”はパネルの共通電位に対して負極性の電位に書き込まれた画素であり、破線で囲んだ画素が電位変動の影響を受けた画素である。
【００２０】
図１０に示すように、従来の液晶表示装置では、電位変動の影響を受けない画素が縦１列に並び、当該列に隣接して、電位変動を受ける画素が縦１列に並んでいる。この場合、上記特許文献１のように、電位変動量を小さく抑え、電位変動による画素の階調差が通常は感知できない程度に抑えられている場合でも、隣接する電位変動の影響を受けない画素との比較により、階調差が強調され、表示画像に縦縞が認識されるようになる可能性があるという問題があった。
【００２１】
本発明は上記の問題に鑑みてなされたものであり、その目的は、電位変動の影響を受けた画素による表示品質の低下を抑制できる表示装置を提供する点にある。
【課題を解決するための手段】
【００２２】
上記目的を達成するための本発明に係る表示装置は、列方向に延伸する複数のソースラインと、行方向に延伸する複数のゲートラインと、複数の画素を前記ソースラインと前記ゲートラインの交差部に夫々対応させて配置してなる画素アレイを備える表示装置であって、前記ソースラインが、複数のソースライングループにグループ分けされ、前記ソースライングループ毎に、複数本の前記ソースラインと１本の基幹ソースラインを備え、同じ前記ソースライングループに属する前記ソースラインの夫々がスイッチ素子を介して前記基幹ソースラインに接続し、同じ前記ソースライングループに属する前記ソースラインの内、書き込み対象の前記画素に接続された選択ソースラインに対し、前記基幹ソースラインを介して前記駆動電圧を印加する電圧印加処理を実行するソースドライバを備え、前記ゲートラインの１つが選択されている１つの連続した選択期間内において、同じ前記ソースライングループに属する前記ソースラインを所定の選択順序で順次選択して前記電圧印加処理を実行する駆動処理を実行するように構成され、前記選択順序を変更するタイミングを規定したタイミングルールと、前記選択順序の変更方法を規定した順序ルールを含む変更ルールに基づいて、前記駆動処理における前記ソースラインの前記選択順序を変更することを特徴とする。
【００２３】
更に好ましくは、上記特徴の表示装置は、前記タイミングルールは、前記ゲートラインの所定本数毎に変更する第１タイミングルール、所定枚数のフレーム毎に変更する第２タイミングルール、ランダム設定された前記ゲートラインの本数毎に変更する第３タイミングルールの内の少なくとも何れか１つを含む。
【００２４】
更に好ましくは、上記何れかの特徴の表示装置は、前記順序ルールは、予め設定された複数通りの設定順序を予め規定された順に選択する第１順序ルール、及び、前記設定順序をランダムに選択する第２順序ルールの内の少なくとも何れか１つを含む。
【００２５】
更に好ましくは、上記何れかの特徴の表示装置は、前記各ソースラインに、少なくとも前記ソースラインがハイインピーダンス状態の場合に、前記ソースラインの電位変動を抑制する電位変動抑制素子を設ける。
【００２６】
更に好ましくは、上記何れかの特徴の表示装置は、前記電位変動抑制素子が、一端が前記ソースラインに、一端が接地電位に接続された容量素子で構成される。
【発明の効果】
【００２７】
上記特徴の表示装置によれば、駆動処理において、ソースラインの選択順序の変更タイミングと、選択順序の変更方法を、適宜変更することができるので、電位変動の影響を受ける画素が縦一列に並ばないようにすることができ、表示画像に縦縞が生じるのを効果的に防止できる。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る表示装置の第１実施形態における概略構成例を示す概略回路図である。
【図２】本発明に係る表示装置の第１実施形態における動作例を示す波形図である。
【図３】本発明に係る表示装置の第１実施形態における画像表示例を示す概略ブロック図である。
【図４】本発明に係る表示装置の第２実施形態における概略構成例を示す概略回路図である。
【図５】本発明に係る表示装置の第２実施形態における動作例を示す波形図である。
【図６】本発明に係る表示装置の第２実施形態における画像表示例を示す概略ブロック図である。
【図７】本発明に係る表示装置の第３実施形態における画像表示例を示す概略ブロック図である。
【図８】従来技術に係る表示装置の概略構成例を示す概略回路図である。
【図９】従来技術に係る表示装置における各配線の電位を示す概略波形図である。
【図１０】従来技術に係る表示装置における電位変動の影響を受ける画素と電位変動の影響を受けない画素の配置例を示す概略ブロック図である。
【発明を実施するための形態】
【００２９】
以下、本発明に係る表示装置（以下、適宜「本発明装置」と称する）の実施形態を図面に基づいて説明する。
【００３０】
〈第１実施形態〉
本発明装置の第１実施形態について、図１及び図３を基に説明する。ここで、図１は、本発明装置の概略構成例を示している。
【００３１】
図１に示すように、本発明装置は、従来技術に係る表示装置と同様に、列方向に延伸するソースラインＳＬ１１、ＳＬ１２、・・・、ＳＬｘ１、ＳＬｘ２と、行方向に延伸するゲートラインＧＬ１〜ＧＬｙと、ソースラインＳＬｉｋ（ｉ＝１〜ｘ、ｋ＝１〜ｎ、ここではｎ＝２）とゲートラインＧＬｊ（ｊ＝１〜ｙ）の交差部に画素Ｐｉｊｋを対応させて配置してなる画素アレイＬＣＰと、書き込み対象の画素Ｐｉｊｋに接続された選択ソースラインＳＬｉｋに対し、基幹ソースラインＳＯｉを介して駆動電圧を印加する電圧印加処理を実行するソースドライバＤＳＬを備えている。
【００３２】
更に、本発明装置は、ソースラインＳＬ１１、ＳＬ１２、・・・、ＳＬｘ１、ＳＬｘ２毎に、一端がソースラインＳＬｉｋに、他端が接地電位に接続された容量素子Ｃｉｋで構成される電位変動抑制素子が設けられている。尚、電位変動抑制素子の構成はこれに限られるものではない。
【００３３】
本発明装置は、図８に示す従来の表示装置と同様に、ソースラインＳＬ１１、ＳＬｉ２、・・・、ＳＬｘ１、ＳＬｘ２が、ｘ個のソースライングループＧ１〜Ｇｘに分けられている。ソースライングループＧｉは、２本のソースラインＳＬｉ１及びＳＬｉ２と、１本の基幹ソースラインＳＯｉを備え、ソースラインＳＬｉ１、ＳＬｉ２は、夫々、スイッチ素子ＳＷｉ１、ＳＷｉ２を介して基幹ソースラインＳＯｉに接続されている。
【００３４】
より具体的には、画素Ｐｉｊｋは、画素電極Ｅと、ドレイン端子が画素電極Ｅに、ソース端子がソースラインＳＬｉｋに、ゲート端子がゲートラインＧＬｊに夫々接続された薄膜トランジスタＴを備えて構成されている。
【００３５】
スイッチ素子ＳＷｉｋは、表示パネルＬＣＰと同一基板上に形成されており、ゲート端子がスイッチラインＳＷＬｋに、ソース端子が基幹ソースラインＳＯｉに、ドレイン端子がソースラインＳＬｉｋに夫々接続された薄膜トランジスタで構成されている。
【００３６】
ソースドライバＤＳＬは、同じソースライングループＧｉに属するソースラインＳＬｉ１、ＳＬｉ２の内、書き込み対象の画素Ｐｉｊｋに接続された選択ソースラインＳＬｉｋに対して電圧印加処理を実行するように構成されている。更に、ソースドライバＤＳＬは、ゲートラインの１つが選択されている１つの連続した選択期間内において、同じソースライングループに属するソースラインを所定の選択順序で順次選択して電圧印加処理を実行する駆動処理を実行するように構成されている。
【００３７】
次に、本発明装置の動作について、図２及び図３を基に説明する。
【００３８】
本発明装置は、選択順序を変更するタイミングを規定したタイミングルールと、選択順序の変更方法を規定した順序ルールを含む変更ルールに基づいて、駆動処理におけるソースラインの選択順序を変更するように構成されている。
【００３９】
より具体的には、本実施形態では、ゲートラインＧＬｊ毎に、選択順序を変更する（第１タイミングルールに相当）。
【００４０】
また、同じソースライングループＧｉにおいて、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序と、ソースラインＳＬｉ２、ＳＬｉ１の順に電圧印加処理を実行する第２順序を、交互に選択する（第１順序ルールに相当）。
【００４１】
ここで、上述した第１順序の場合、図９に示すように、最初に電圧印加処理が実行されるＳＬｉ１は電位変動の影響を受け、次に電圧印加処理が実行されるＳＬｉ２は電位変動の影響を略受けない。同様に、第２順序の場合、最初に電圧印加処理が実行されるＳＬｉ２は電位変動の影響を受け、次に電圧印加処理が実行されるＳＬｉ１は電位変動の影響を略受けない。
【００４２】
図２は、本実施形態における本発明装置の動作を示す波形図であり、図１におけるスイッチラインＳＷＬ１及びＳＷＬ２、ゲートラインＧＬ１及びＧＬ２、基幹ソースラインＳＯ１、ソースラインＳＬ１１及びＳＬ１２について示している。
【００４３】
尚、図２では、ソースドライバＤＳＬは、ゲートラインＧＬ１に接続された画素Ｐｉ１ｋを書き込む場合には、基幹ソースラインＳＯｉに電圧Ｖ０を印加し、ゲートラインＧＬ２に接続された画素Ｐｉ２ｋを書き込む場合には、基幹ソースラインＳＯｉに電圧Ｖ１を印加する場合を想定している。更に、基幹ソースラインＳＯ１〜ＳＯｘの全てに同じ電圧を印加する場合を想定している。尚、電圧Ｖ０は、パネルの共通電位に対して正極性の電位であり、電圧Ｖ１はパネルの共通電位に対して負極性の電位を示している。
【００４４】
図２では、ゲートラインＧＬｈ（ｈ＝１〜ｙ−１）の選択期間の終了時刻ｔ（４×ｈ−１）とゲートラインＧＬ（ｈ＋１）の選択期間の開始時刻ｔ（４×ｈ＋１）の中間時刻である時刻ｔ（４×ｈ）のタイミングで選択順序の変更を行う。また、ゲートラインＧＬｊ（ｊ＝１〜ｙ）の内、添字ｊが奇数のゲートラインＧＬｊについては、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序を設定し、添字ｊが偶数のゲートラインＧＬｊについては、ソースラインＳＬｉ２、ＳＬｉ１の順に電圧印加処理を実行する第２順序を設定している。このように第１順序と第２順序を切り替えることで、ゲートラインＧＬｊ毎に、第１順序と第２順序が交互に設定されることとなる。
【００４５】
より詳細には、時刻ｔ０では、選択順序が、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序が設定されている。そして、スイッチラインＳＷＬ１の電位がＨレベルに遷移することにより、スイッチ素子ＳＷｉ１がオン状態になり、スイッチラインＳＷＬ２の電位がＬレベルに遷移することにより、スイッチ素子ＳＷｉ２がオフ状態になる。更に、ソースドライバＤＳＬにより基幹ソースラインＳＯｉの夫々に電圧Ｖ０が印加され、スイッチ素子ＳＷｉ１がオン状態であることから、ソースラインＳＬｉ１に基幹ソースラインＳＯｉを介して電圧Ｖ０が印加される。ソースラインＳＬｉ２は、スイッチ素子ＳＷｉ２がオフ状態であることから、ハイインピーダンス状態となっている。
【００４６】
時刻ｔ１では、ゲートラインＧＬ１の電位がＨレベルとなることにより、ゲートラインＧＬ１にゲート端子が接続された画素Ｐｉ１ｋの薄膜トランジスタＴがオン状態になる。更に、当該薄膜トランジスタＴを介して画素Ｐｉ１ｋの画素電極Ｅに、ソースラインＳＬｉｋの電位に応じた電圧が印加される。時刻ｔ１では、ソースラインＳＬｉ１の電位がＨレベル、ソースラインＳＬｉ２の電位がＬレベルとなっているため、画素Ｐｉ１１に当該ソースラインＳＬｉ１の電位に応じた電圧が印加される。このとき、ソースラインＳＬｉ２の電位は、電位変動の影響を受けて僅かに上昇する。
【００４７】
時刻ｔ２では、スイッチラインＳＷＬ１がＨレベルからＬレベルに遷移することにより、スイッチ素子ＳＷｉ１がオフ状態になり、スイッチラインＳＷＬ２がＬレベルからＨレベルに遷移することにより、スイッチ素子ＳＷｉ２がオン状態になる。更に、スイッチ素子ＳＷｉ１がオフ状態となることから、ソースラインＳＬｉ１がハイインピーダンス状態になり、スイッチ素子ＳＷｉ２がオン状態となることから、ソースラインＳＬｉ２に基幹ソースラインＳＯｉを介して電圧Ｖ０が印加される。
【００４８】
このとき、基幹ソースラインＳＯｉの電位が一時的に低下し、ソースラインＳＬｉ１の電位が、電位変動の影響によりΔＶ（ｔ２）低下する。これにより、ソースラインＳＬｉ１に接続された画素Ｐｉ１１には、電位Ｖ０からΔＶ（ｔ２）低下した電位が書き込まれることになる。但し、本発明装置は、図１に示すように、ソースラインＳＬｉｋ夫々が電圧変動抑制素子である容量素子Ｃｉｋを備える構成であることから、本発明装置における電位変動ΔＶ（ｔ２）は、図９に示す従来技術に係る表示装置の電位変動ΔＶ’より抑制されている。また、ΔＶ（ｔ２）は、１階調の電位差よりも小さく、当該ΔＶ（ｔ２）による階調差は、通常は感知できない程度となっている。
【００４９】
時刻ｔ３では、ゲートラインＧＬ１の電位がＨレベルからＬレベルとなることにより、ゲートラインＧＬ１にゲート端子が接続された画素Ｐｉ１ｋの薄膜トランジスタＴがオフ状態になり、画素電極Ｅの電位が保存される。
【００５０】
時刻ｔ４では、電圧印加処理を実行するソースラインＳＬｉｋの選択順序が変更され、ソースラインＳＬｉ２、ＳＬｉ１の順に電圧印加処理を実行する第２順序が設定される。そして、ソースドライバＤＳＬにより基幹ソースラインＳＯｉの夫々に電圧Ｖ１が印加され、スイッチ素子ＳＷｉ１がオフ状態となることから、ソースラインＳＬｉ１がハイインピーダンス状態になり、スイッチ素子ＳＷｉ２がオン状態であることから、ソースラインＳＬｉ２に基幹ソースラインＳＯｉを介して電圧Ｖ１が印加される。
【００５１】
時刻ｔ５では、ゲートラインＧＬ２の電位がＨレベルとなることにより、ゲートラインＧＬ２にゲート端子が接続された画素Ｐｉ２ｋの薄膜トランジスタＴがオン状態になる。更に、当該薄膜トランジスタＴを介して画素Ｐｉ２ｋの画素電極Ｅに、ソースラインＳＬｉｋの電位に応じた電圧が印加される。時刻ｔ５では、ソースラインＳＬｉ１の電位がＬレベル、ソースラインＳＬｉ２の電位がＨレベルとなっているため、画素Ｐｉ２２に当該ソースラインＳＬｉ２の電位に応じた電圧が印加される。
【００５２】
時刻ｔ６では、スイッチラインＳＷＬ１がＬレベルからＨレベルに遷移することにより、スイッチ素子ＳＷｉ１がオン状態になり、スイッチラインＳＷＬ２がＨレベルからＬレベルに遷移することにより、スイッチ素子ＳＷｉ２がオフ状態になる。更に、スイッチ素子ＳＷｉ１がオン状態となることから、ソースラインＳＬｉ１に基幹ソースラインＳＯｉを介して電圧Ｖ１が印加され、スイッチ素子ＳＷｉ２がオフ状態となることから、ソースラインＳＬｉ２がハイインピーダンス状態になる。
【００５３】
このとき、基幹ソースラインＳＯｉの電位が一時的に低下し、ソースラインＳＬｉ２の電位が、電位変動の影響によりΔＶ（ｔ６）上昇する。尚、本発明装置は、上述したように、ソースラインＳＬｉｋ夫々が電圧変動抑制素子である容量素子Ｃｉｋを備える構成であることから、電位変動ΔＶ（ｔ６）は、従来技術に係る表示装置の電位変動より抑制されている。これにより、ソースラインＳＬｉ２に接続された画素Ｐｉ２２には、電位Ｖ１からΔＶ（ｔ６）上昇した電位が書き込まれることになる。
【００５４】
時刻ｔ７ゲートラインＧＬ２の電位がＨレベルからＬレベルとなることにより、ゲートラインＧＬ２にゲート端子が接続された画素Ｐｉ２ｋの薄膜トランジスタＴがオフ状態になり、画素電極Ｅの電位が保存される。
【００５５】
時刻ｔ８では、電圧印加処理を実行するソースラインＳＬｉｋの選択順序が変更され、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序が設定される。以降、同様にして、時刻ｔ（４×（ｙ−１））まで選択順序の切り替えを実行する。
【００５６】
図３は、上述した第１タイミングルール及び第１順序ルールに基づいて、選択順序の変更を行った場合における電位変動の影響を受ける画素と影響を受けない画素の配置を示している。図３の“＋”はパネルの共通電位に対して正極性の電位に書き込まれた画素、“−”はパネルの共通電位に対して負極性の電位に書き込まれた画素であり、破線で囲んだ画素が電位変動の影響を受けた画素である。図３に示すように、第１タイミングルール及び第１順序ルールに基づいて選択順序を変更することにより、電位変動の影響を受ける画素と受けない画素が、画素アレイＬＣＰ全体に分散配置され、縦一列や横一列に整列することがない。これにより、表示画像に縦縞が認識されるのを防止できる。
【００５７】
〈第２実施形態〉
本発明装置の第２実施形態について、図４及び図６を基に説明する。尚、本実施形態では、ドット反転駆動を行う場合について説明する。
【００５８】
本発明装置は、図１に示す本発明装置と同様に、列方向に延伸するソースラインＳＬ１１、ＳＬ１２、・・・、ＳＬｘ１、ＳＬｘ２と、行方向に延伸するゲートラインＧＬ１〜ＧＬｙと、ソースラインＳＬｉｋ（ｉ＝１〜ｘ、ｋ＝１〜ｎ、ここではｎ＝２）とゲートラインＧＬｊ（ｊ＝１〜ｙ）の交差部に画素Ｐｉｊｋを対応させて配置してなる画素アレイＬＣＰと、書き込み対象の画素Ｐｉｊｋに接続された選択ソースラインＳＬｉｋに対し、基幹ソースラインＳＯｉを介して駆動電圧を印加する電圧印加処理を実行するソースドライバＤＳＬと、ソースラインＳＬ１１、ＳＬ１２、・・・、ＳＬｘ１、ＳＬｘ２毎に、一端がソースラインＳＬｉｋに、他端が接地電位に接続された容量素子Ｃｉｋで構成される電位変動抑制素子と、を備えている。尚、画素Ｐｉｊｋの構成は、図１に示す第１実施形態の本発明装置における画素Ｐｉｊｋと同じ構成である。
【００５９】
ここで、図４は、本発明装置の構成について示しており、図１に示す第１実施形態の本発明装置とは、ソースライングループの構成が異なっている。具体的には、図１に示す第１実施形態の本発明装置では、隣接する２つのソースラインＳＬｉ１及びＳＬｉ２を１つのソースライングループＧｉとしていたが、図４に示す本実施形態の本発明装置では、ソースライングループＧｍ（ｍ＝１〜ｘの内の奇数）は、当該ソースライグループＧｍを構成する２つのソースラインＳＬｍ１及びＳＬｍ２の間に、ソースライングループＧ（ｍ＋１）のソースラインＳＬ（ｍ＋１）１を挟んで配置されている。言い換えると、ソースライングループＧ（ｍ＋１）は、当該ソースライグループＧ（ｍ＋１）を構成する２つのソースラインＳＬ（ｍ＋１）１及びＳＬ（ｍ＋１）２の間に、ソースライングループＧｍのソースラインＳＬｍ２を挟んで配置されている。
【００６０】
更に、ソースライングループＧｉは、図１に示す第１実施形態の本発明装置と同様に、２本のソースラインＳＬｉ１及びＳＬｉ２と、１本の基幹ソースラインＳＯｉを備え、ソースラインＳＬｉ１、ＳＬｉ２は、夫々、スイッチ素子ＳＷｉ１、ＳＷｉ２を介して基幹ソースラインＳＯｉに接続されている。
【００６１】
ソースドライバＤＳＬは、図１に示す第１実施形態の本発明装置と同様に、同じソースライングループＧｉに属するソースラインＳＬｉ１、ＳＬｉ２の内、書き込み対象の画素Ｐｉｊｋに接続された選択ソースラインＳＬｉｋに対して電圧印加処理を実行するように構成されている。更に、ソースドライバＤＳＬは、ゲートラインの１つが選択されている１つの連続した選択期間内において、同じソースライングループに属するソースラインを所定の選択順序で順次選択して電圧印加処理を実行する駆動処理を実行するように構成されている。
【００６２】
本実施形態のソースドライバＤＳＬは、１つの連続した選択期間内において、基幹ソースラインＧｉの内、添字ｉが奇数の基幹ソースラインと偶数の基幹ソースラインの一方に正極性の電圧を、他方に負極性の電圧を出力するように構成されている。より具体的には、添字ｉが奇数の基幹ソースラインと偶数の基幹ソースラインの一方に正極性の電圧を出力するオペアンプを、他方に負極性の電圧を出力するオペアンプを接続し、出力電圧を切り替える場合は、オペアンプの接続先を切り替える。
【００６３】
ここで、図５は、本実施形態における本発明装置の動作を示す波形図であり、スイッチラインＳＷＬ１及びＳＷＬ２、ゲートラインＧＬ１〜ＧＬ４、基幹ソースラインＳＯ１及びＳＯ２、ソースラインＳＬ１１、ＳＬ２１、ＳＬ１２、ＳＬ２２について示している。尚、図５では、基幹ソースラインＳＯｍに基幹ソースライン１と同じ極性の電圧を、基幹ソースラインＳＯ（ｍ＋１）に基幹ソースライン１とは異なる極性の電圧を印加する場合を想定している。また、図５では、基幹ソースラインＳＯ１及びＳＯ２、ソースラインＳＬ１１、ＳＬ２１、ＳＬ１２、ＳＬ２２については、説明のため、電圧波形ではなく、印加電圧の極性と、極性の変化するタイミングについて示している。図中、＋は正極性の電圧、−は負極性の電圧を示しており、斜線部分はハイインピーダンス状態を示している。
【００６４】
また、図５では、図２と同様に、ゲートラインＧＬｈ（ｈ＝１〜ｙ−１）の選択期間の終了時刻ｔ（４×ｈ−１）とゲートラインＧＬ（ｈ＋１）の選択期間の開始時刻ｔ（４×ｈ＋１）の中間時刻である時刻ｔ（４×ｈ）のタイミングで選択順序の変更を行う。更に、ゲートラインＧＬｊ（ｊ＝１〜ｙ）の内、添字ｊが奇数のゲートラインＧＬｊについては、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序を設定し、添字ｊが偶数のゲートラインＧＬｊについては、ソースラインＳＬｉ２、ＳＬｉ１の順に電圧印加処理を実行する第２順序を設定している。
【００６５】
時刻ｔ０では、ソースドライバＤＳＬにより、基幹ソースラインＳＯｍ（ｍ＝１〜ｘの内の奇数）に正極性の電圧が、基幹ソースラインＳＯ（ｍ＋１）に負極性の電圧が印加される。このとき、スイッチラインＳＷＬ１がＨレベルのため、スイッチ素子ＳＷｍ１がオン状態となり、ソースラインＳＬｍ１に基幹ソースラインＳＯｍを介して正極性の電圧が印加される。同様に、スイッチラインＳＷＬ１がＨレベルのため、スイッチ素子ＳＷ（ｍ＋１）１がオン状態となり、ソースラインＳＬ（ｍ＋１）１に基幹ソースラインＳＯ（ｍ＋１）を介して不極性の電圧が印加される。更に、スイッチラインＳＷＬ２はＬレベルのため、スイッチ素子ＳＷｍ２及びスイッチ素子ＳＷ（ｍ＋１）２がオフ状態となり、ソースラインＳＬｍ２及びＳＬ（ｍ＋１）２はハイインピーダンス状態となる。
【００６６】
時刻ｔ１では、ゲートラインＧＬ１がＬレベルからＨレベルに遷移し、ゲートラインＧＬ１にゲート端子が接続された画素Ｐｍ１ｋ及びＰ（ｍ＋１）１ｋの薄膜トランジスタＴがオン状態になる。更に、当該薄膜トランジスタＴを介して画素Ｐｍ１ｋ及びＰ（ｍ＋１）１ｋの画素電極Ｅに、ソースラインＳＬｍ１及びＳＬ（ｍ＋１）１の電位に応じた電圧が印加される。時刻ｔ１では、ソースラインＳＬｍ１が正極性となっているため、画素Ｐｍ１１に当該ソースラインＳＬｍ１の電位に応じた正極性の電圧が書き込まれ、ソースラインＳＬ（ｍ＋１）１が負極性となっているため、画素Ｐ（ｍ＋１）１１に当該ソースラインＳＬ（ｍ＋１）１の電位に応じた負極性の電圧が書き込まれる。このとき、ソースラインＳＬｍ２及びＳＬ（ｍ＋１）２は、ハイインピーダンス状態となっている。
【００６７】
時刻ｔ２では、スイッチラインＳＷＬ１がＨレベルからＬレベルに遷移することにより、スイッチ素子ＳＷｍ１及びＳＷ（ｍ＋１）１がオフ状態になり、スイッチラインＳＷＬ２がＬレベルからＨレベルに遷移することにより、スイッチ素子ＳＷｍ２及びＳＷ（ｍ＋１）２がオン状態になる。更に、スイッチ素子ＳＷｍ１及びＳＷ（ｍ＋１）１がオフ状態となることから、ソースラインＳＬｍ１及びＳＬ（ｍ＋１）１がハイインピーダンス状態になり、スイッチ素子ＳＷｍ２及びＳＷ（ｍ＋１）２がオン状態となることから、ソースラインＳＬｍ２に基幹ソースラインＳＯｍを介して正極性の電圧が、ソースラインＳＬ（ｍ＋１）２にソースラインＳＯ（ｍ＋１）を介して負極性の電圧が夫々印加される。これにより、画素Ｐｍ１２には、ソースラインＳＬｍ２の電位に応じた正極性の電圧が書き込まれ、画素Ｐ（ｍ＋１）１２には、ソースラインＳＬ（ｍ＋１）２の電位に応じた正極性の電圧が書き込まれる。
【００６８】
時刻ｔ３では、ゲートラインＧＬ１の電位がＨレベルからＬレベルとなることにより、ゲートラインＧＬ１にゲート端子が接続された画素Ｐｍ１ｋ及びＰ（ｍ＋１）１ｋの薄膜トランジスタＴがオフ状態になり、画素電極Ｅの電位が保存される。
【００６９】
時刻ｔ４では、電圧印加処理を実行するソースラインＳＬｉｋの選択順序が変更され、ソースラインＳＬｉ２、ＳＬｉ１の順に電圧印加処理を実行する第２順序が設定される。そして、ソースドライバＤＳＬにより基幹ソースラインＳＯｍに正極性の電圧（時刻ｔ１における正極性の電圧とは電圧値が異なる）が、基幹ソースラインＳＯ（ｍ＋１）に負極性の電圧（時刻ｔ１における負極性の電圧とは電圧値が異なる）が夫々印加される。スイッチ素子ＳＷｍ１及びＳＷ（ｍ＋１）１がオフ状態であることから、ソースラインＳＬｍ１及びＳＬ（ｍ＋１）１はハイインピーダンス状態が維持される。また、スイッチ素子ＳＷｍ２及びＳＷ（ｍ＋１）２がオン状態であることから、ソースラインＳＬｍ２に基幹ソースラインＳＯｍを介して正極性の電圧が、ソースラインＳＬ（ｍ＋１）２に基幹ソースラインＳＯ（ｍ＋１）を介して負極性の電圧が夫々印加される。
【００７０】
時刻ｔ５では、ゲートラインＧＬ２の電位がＨレベルとなることにより、ゲートラインＧＬ２にゲート端子が接続された画素Ｐｍ２ｋ及び画素Ｐ（ｍ＋１）２ｋの薄膜トランジスタＴがオン状態になる。そして、当該薄膜トランジスタＴを介して画素Ｐｍ２２の画素電極Ｅに、ソースラインＳＬｍ２の電位に応じた正極性の電圧が、画素Ｐ（ｍ＋１）２２の画素電極Ｅに、ソースラインＳＬ（ｍ＋１）２の電位に応じた負極性の電圧が夫々印加される。
【００７１】
時刻ｔ６では、スイッチラインＳＷＬ１がＬレベルからＨレベルに遷移することにより、スイッチ素子ＳＷｍ１及びＳＷ（ｍ＋１）１がオン状態になり、スイッチラインＳＷＬ２がＨレベルからＬレベルに遷移することにより、スイッチ素子ＳＷｍ２及びＳＷ（ｍ＋１）２がオフ状態になる。更に、スイッチ素子ＳＷｍ１及びＳＷ（ｍ＋１）１がオン状態となることから、ソースラインＳＬｍ１に基幹ソースラインＳＯｍを介して正極性の電圧が印加され、ソースラインＳＬ（ｍ＋１）１に基幹ソースラインＳＯ（ｍ＋１）を介して負極性の電圧が印加される。これにより、画素Ｐｍ１１の画素電極Ｅに、ソースラインＳＬｍ１の電位に応じた正極性の電圧が、画素Ｐ（ｍ＋１）１１の画素電極Ｅに、ソースラインＳＬ（ｍ＋１）１の電位に応じた負極性の電圧が夫々印加される。また、スイッチ素子ＳＷｍ２及びＳＷ（ｍ＋１）２がオフ状態となることから、ソースラインＳＬｍ２及びＳＬ（ｍ＋１）２がハイインピーダンス状態になる。
【００７２】
時刻ｔ７では、ゲートラインＧＬ２の電位がＨレベルからＬレベルとなることにより、ゲートラインＧＬ２にゲート端子が接続された画素Ｐｍ２ｋ及びＰ（ｍ＋１）２ｋの薄膜トランジスタＴがオフ状態になり、画素電極Ｅの電位が保存される。
【００７３】
時刻ｔ８では、電圧印加処理を実行するソースラインＳＬｉｋの選択順序が変更され、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序が設定される。そして、ソースドライバＤＳＬにより基幹ソースラインＳＯｍに負極性の電圧が、基幹ソースラインＳＯ（ｍ＋１）に正極性の電圧が夫々印加される。スイッチ素子ＳＷｍ１及びＳＷ（ｍ＋１）１がオン状態であることから、ソースラインＳＬｍ１に基幹ソースラインＳＯｍを介して負極性の電圧が、ソースラインＳＬ（ｍ＋１）１に基幹ソースラインＳＯ（ｍ＋１）を介して正極性の電圧が夫々印加される。また、スイッチ素子ＳＷｍ２及びＳＷ（ｍ＋１）２がオン状態であることから、ソースラインＳＬｍ２及びＳＬ（ｍ＋１）２はハイインピーダンス状態が維持される。
【００７４】
時刻ｔ８〜ｔ１５では、時刻ｔ０〜ｔ７におけるゲートラインＧＬ１に接続された画素Ｐｉ１ｋ及びゲートラインＧＬ２に接続された画素Ｐｉ２ｋに対する電圧印加処理と同様に、ゲートラインＧＬ３に接続された画素Ｐｉ３ｋ及びゲートラインＧＬ４に接続された画素Ｐｉ４ｋに対する電圧印加処理が実行される。但し、印加される電圧の極性は、時刻ｔ０〜ｔ７の場合とは逆になる。同様にして、ゲートラインＧＬｙに接続された画素Ｐｉｙｋまで電圧印加処理が実行される。
【００７５】
図６は、本実施形態における画像の表示結果を示しており、電位変動の影響を受ける画素と影響を受けない画素の配置を示している。図３と同様に、“＋”はパネルの共通電位に対して正極性の電位に書き込まれた画素、“−”はパネルの共通電位に対して負極性の電位に書き込まれた画素であり、破線で囲んだ画素が電位変動の影響を受けた画素である。図６に示すように、第１タイミングルール及び第１順序ルールに基づいて選択順序を変更することにより、電位変動の影響を受ける画素と受けない画素が、画素アレイＬＣＰ全体に分散配置され、縦一列や横一列に整列することがない。これにより、表示画像に縦縞が認識されるのを防止できる。
【００７６】
〈第３実施形態〉
本発明装置の第３実施形態について、図７を基に説明する。ここで、本実施形態では、フレーム毎に選択順序の変更を行う場合について説明する。尚、本実施形態の本発明装置の構成は、図１に示す第１実施形態における本発明装置の構成と同じである。
【００７７】
図７は、フレーム毎に選択順序の変更を行った場合の表示例を示している。図７（ａ）は、ソースラインＳＬｉ１、ＳＬｉ２の順に電圧印加処理を実行する第１順序が設定されたフレームの表示例を、図７（ｂ）は、ソースラインＳＬｉ２、ＳＬｉ１の順に電圧印加処理を実行する第２順序が設定されたフレームの表示例を夫々示しており、図７（ａ）に示す状態の画像と図７（ｂ）に示す状態の画像が交互に表示される。
【００７８】
本実施形態では、フレーム毎に選択順序の変更を行うため、縦線が認識される位置が画像毎に異なるため、動画全体では、電位変動を受けた画素の表示位置が分散されることとなり、縦線が認識されるのを効果的に防止できる。
【００７９】
〈別実施形態〉
〈１〉上記第１実施形態及び第２実施形態では、変更タイミングをゲートラインＧＬｊの１本毎とし（第１タイミングルール）、第３実施形態では、フレーム毎（第２タイミングルール）としたが、これに限るものではない。例えば、複数本毎としても良い。更に、ランダム設定されたゲートラインＧＬｊの本数毎（第３タイミングルール）としても良い。また、これらのタイミングルールを複数組み合わせて用いても良い。複数のタイミングルールを組み合わせて用いた場合は、夫々のタイミングルールの相乗効果が期待できる。
【００８０】
〈２〉また、第１実施形態〜第３実施形態では、変更方法として、第１順序と第２順序を交互に設定するとしたが、これに限るものではない。例えば、１または複数の第１順序と１または複数の第２順序を予め決められた順に選択するようにしても良いし、複数の設定順序をランダムに選択するように構成しても良い。
【００８１】
〈３〉上記実施形態では、１つのソースライングループに属するソースラインが２本の場合について説明したが、１つのソースライングループが３本以上のソースラインを備えていても良い。
【００８２】
〈４〉上記実施形態では、説明のため、ソースライングループＧ１〜Ｇｘにおいて、全てのゲートラインＧＬ１〜ＧＬｙの選択期間において、同じ順序で電圧印加処理が実行されるとしたが、ゲートラインＧＬｊ毎に、別の選択順序を設定するように構成しても良い。
【符号の説明】
【００８３】
ＬＣＰ 画素アレイ
ＤＳＬ ソースドライバ
ＧＬｊ ゲートライン
ＳＬｉｋ ソースライン
ＳＯｉ 基幹ソースライン
Ｐｉｊｋ 画素
Ｅ 画素電極
Ｔ 薄膜トランジスタ
ＳＷｉｋ スイッチ素子
ＳＷＬ１ スイッチライン
ＳＷＬ２ スイッチライン
【特許請求の範囲】
【請求項１】
列方向に延伸する複数のソースラインと、
行方向に延伸する複数のゲートラインと、
複数の画素を前記ソースラインと前記ゲートラインの交差部に夫々対応させて配置してなる画素アレイを備える表示装置であって、
前記ソースラインが、複数のソースライングループにグループ分けされ、
前記ソースライングループ毎に、複数本の前記ソースラインと１本の基幹ソースラインを備え、同じ前記ソースライングループに属する前記ソースラインの夫々がスイッチ素子を介して前記基幹ソースラインに接続し、
同じ前記ソースライングループに属する前記ソースラインの内、書き込み対象の前記画素に接続された選択ソースラインに対し、前記基幹ソースラインを介して前記駆動電圧を印加する電圧印加処理を実行するソースドライバを備え、
前記ゲートラインの１つが選択されている１つの連続した選択期間内において、同じ前記ソースライングループに属する前記ソースラインを所定の選択順序で順次選択して前記電圧印加処理を実行する駆動処理を実行するように構成され、
前記選択順序を変更するタイミングを規定したタイミングルールと、前記選択順序の変更方法を規定した順序ルールを含む変更ルールに基づいて、前記駆動処理における前記ソースラインの前記選択順序を変更することを特徴とする表示装置。
【請求項２】
前記タイミングルールは、前記ゲートラインの所定本数毎に変更する第１タイミングルール、所定枚数のフレーム毎に変更する第２タイミングルール、ランダム設定された前記ゲートラインの本数毎に変更する第３タイミングルールの内の少なくとも何れか１つを含むことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記順序ルールは、予め設定された複数通りの設定順序を予め規定された順に選択する第１順序ルール、及び、前記設定順序をランダムに選択する第２順序ルールの内の少なくとも何れか１つを含むことを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記各ソースラインに、少なくとも前記ソースラインがハイインピーダンス状態の場合に、前記ソースラインの電位変動を抑制する電位変動抑制素子を設けることを特徴とする請求項１〜３の何れか１項に記載の表示装置。
【請求項５】
前記電位変動抑制素子が、一端が前記ソースラインに、一端が接地電位に接続された容量素子で構成されることを特徴とする請求項４に記載の表示装置。
【請求項１】
列方向に延伸する複数のソースラインと、
行方向に延伸する複数のゲートラインと、
複数の画素を前記ソースラインと前記ゲートラインの交差部に夫々対応させて配置してなる画素アレイを備える表示装置であって、
前記ソースラインが、複数のソースライングループにグループ分けされ、
前記ソースライングループ毎に、複数本の前記ソースラインと１本の基幹ソースラインを備え、同じ前記ソースライングループに属する前記ソースラインの夫々がスイッチ素子を介して前記基幹ソースラインに接続し、
同じ前記ソースライングループに属する前記ソースラインの内、書き込み対象の前記画素に接続された選択ソースラインに対し、前記基幹ソースラインを介して前記駆動電圧を印加する電圧印加処理を実行するソースドライバを備え、
前記ゲートラインの１つが選択されている１つの連続した選択期間内において、同じ前記ソースライングループに属する前記ソースラインを所定の選択順序で順次選択して前記電圧印加処理を実行する駆動処理を実行するように構成され、
前記選択順序を変更するタイミングを規定したタイミングルールと、前記選択順序の変更方法を規定した順序ルールを含む変更ルールに基づいて、前記駆動処理における前記ソースラインの前記選択順序を変更することを特徴とする表示装置。
【請求項２】
前記タイミングルールは、前記ゲートラインの所定本数毎に変更する第１タイミングルール、所定枚数のフレーム毎に変更する第２タイミングルール、ランダム設定された前記ゲートラインの本数毎に変更する第３タイミングルールの内の少なくとも何れか１つを含むことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記順序ルールは、予め設定された複数通りの設定順序を予め規定された順に選択する第１順序ルール、及び、前記設定順序をランダムに選択する第２順序ルールの内の少なくとも何れか１つを含むことを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記各ソースラインに、少なくとも前記ソースラインがハイインピーダンス状態の場合に、前記ソースラインの電位変動を抑制する電位変動抑制素子を設けることを特徴とする請求項１〜３の何れか１項に記載の表示装置。
【請求項５】
前記電位変動抑制素子が、一端が前記ソースラインに、一端が接地電位に接続された容量素子で構成されることを特徴とする請求項４に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−５０４７６（Ｐ２０１３−５０４７６Ａ）
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願番号】特願２０１１−１８６７１２（Ｐ２０１１−１８６７１２）
【出願日】平成２３年８月３０日（２０１１．８．３０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願日】平成２３年８月３０日（２０１１．８．３０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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