表示装置
【課題】 駆動トランジスタのβばらつきによって生じる輝度の不均一を低く抑える。
【解決手段】 表示領域に配列した複数の発光素子と、
発光素子に供給する電流を生成する駆動トランジスタと、駆動トランジスタのゲートに一端が接続されたキャパシタと、駆動トランジスタのゲートとドレインの間に接続されたリセットトランジスタと、を備えた画素回路と、
画素回路に制御信号を供給する制御線駆動回路と、
表示領域に表示される画像の明るさを画像データから判定する表示画像判定部と
を有し、
制御線駆動回路は、キャパシタの駆動トランジスタのゲートに接続された端子とは反対側の端子の電圧をデータ電圧に設定した状態でリセットトランジスタを導通させる制御信号を画素回路に供給し、表示画像判定部の判定結果に応じてリセットトランジスタを導通させる時間を変えることを特徴とする表示装置。
【解決手段】 表示領域に配列した複数の発光素子と、
発光素子に供給する電流を生成する駆動トランジスタと、駆動トランジスタのゲートに一端が接続されたキャパシタと、駆動トランジスタのゲートとドレインの間に接続されたリセットトランジスタと、を備えた画素回路と、
画素回路に制御信号を供給する制御線駆動回路と、
表示領域に表示される画像の明るさを画像データから判定する表示画像判定部と
を有し、
制御線駆動回路は、キャパシタの駆動トランジスタのゲートに接続された端子とは反対側の端子の電圧をデータ電圧に設定した状態でリセットトランジスタを導通させる制御信号を画素回路に供給し、表示画像判定部の判定結果に応じてリセットトランジスタを導通させる時間を変えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に有機ＥＬ素子などの発光素子を用いた表示装置に関する。
【背景技術】
【０００２】
次世代の表示装置として有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子と記す）を用いた有機ＥＬ表示装置が知られている。有機ＥＬ素子は、陽極と陰極及びその両極間に挟まれた有機化合物を含む発光層で構成される。陽極と陰極の間に電圧が印加されると、陰極からは電子が、陽極からは正孔（ホール）が発光層に注入され、発光層において電子と正孔が再結合することで発生したエネルギーにより有機ＥＬ素子が発光する。
【０００３】
有機ＥＬ表示装置の駆動方式としては、電圧駆動方式と電流駆動方式とがある。電圧駆動方式は有機ＥＬ素子に印加される電圧を制御して発光または非発光する方式である。電圧と輝度の関係が非線形であるため中間輝度で発光させることが難しいので、発光素子をオンとオフの２状態にして、発光時間または発光面積で階調を表現する。一方、電流駆動方式は、有機ＥＬ素子に流す電流を制御して発光させる方式である。有機ＥＬ素子の輝度は電流にほぼ比例するので、電流のアナログ制御により中間輝度を得ることができる。
【０００４】
有機ＥＬ素子の発光を駆動トランジスタで制御する電流駆動方式では、駆動トランジスタを発光強度の調節に用いるため、駆動トランジスタの閾値電圧（以下、Ｖｔｈと記す）ばらつきの影響を受け、有機ＥＬ素子に流れる電流がばらつくことにより、表示画面にざらつきが生じ画質が低下する。閾値電圧ばらつきのリセット方法として、特許文献１に記載の画素回路による駆動方法がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１０６５２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
飽和領域における駆動トランジスタのドレイン電流Ｉｄは
Ｉｄ＝β＊（Ｖｇｓ−Ｖｔｈ）２
β＝０．５＊（μＣ＊（Ｗ／Ｌ））
と表される。ただし、μはキャリア移動度、Ｃはチャネル容量、Ｗはチャネル幅、Ｌはチャネル長、Ｖｇｓはゲート−ソース間電圧、Ｖｔｈは閾値電圧である。
【０００７】
駆動トランジスタのドレイン電流Ｉｄのばらつきには、閾値電圧ばらつきのほかに、βばらつきが存在する。特許文献１に記載の画素回路では、駆動トランジスタのＶｔｈばらつきに関しては対策されているが、βばらつきに関して対策されていないため、有機ＥＬ素子に流れる電流が画素毎にばらついてしまう。
【課題を解決するための手段】
【０００８】
本発明は、表示領域に配列した複数の発光素子と、
前記複数の発光素子の各々に設けられ、前記発光素子に電流を供給する画素回路と、
データ線を通じて前記画素回路にデータ電圧を供給するデータ線駆動回路と、
制御信号線を通じて前記画素回路に制御信号を供給する制御線駆動回路と、
前記表示領域に表示される画像の明るさを画像データから判定する表示画像判定部と
を有する表示装置であって、
前記画素回路は、前記発光素子に供給する電流を生成する駆動トランジスタと、前記駆動トランジスタのゲートに一端が接続されたキャパシタと、前記駆動トランジスタのゲートとドレインの間に接続されたリセットトランジスタと、を備え、
前記制御線駆動回路は、
前記キャパシタの前記駆動トランジスタのゲートに接続された端子とは反対側の端子の電圧を前記データ電圧に設定した状態で前記リセットトランジスタを導通させる制御信号を前記画素回路に供給し、前記表示画像判定部の判定結果に応じて前記リセットトランジスタを導通させる時間を変えることを特徴とする。
【発明の効果】
【０００９】
リセットトランジスタを導通させる時間を、画像の明るさに応じて変えることにより、βばらつきが大きくなるデータ電圧範囲が変化し、その結果画像全体としてみたβばらつきの影響を小さくすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の表示装置の構成を示すブロック図である。
【図２】画素の回路構成を示す図である。
【図３】画素回路のタイミングチャートである。
【図４】ドレイン電流とゲート−ソース間電圧の時間変化を示す図である。
【図５】駆動トランジスタのβばらつきによる電流の不均一幅がリセット時間の長短によって変化する様子を示す図である。
【図６】データ電圧と電流の変調範囲を示す図である。
【図７】実施例１のデータ処理部の構成を表す図である。
【図８】ディジタル−アナログ変換部の構成を示す図である。
【図９】データと基準電圧の関係を示す図である。
【図１０】実施例２のデータ処理部の構成を表す図である。
【図１１】リセット時間の異なる３つの場合についてデータ電圧と基準電圧の関係を示す図である。
【図１２】実施例３のデータ処理部の構成を表す図である。
【図１３】ディジタル階調データに対するドレイン電流Ｉｄの関係を示す図である。
【発明を実施するための形態】
【００１１】
図１は、本発明の表示装置の構成を示すブロック図である。発光素子とそれに駆動電流を供給する画素回路が複数個、マトリクス状に配列して表示部５に表示領域を形成しており、その周囲にデータ線駆動回路３と制御線駆動回路４が配置されている。データ線駆動回路３には、データ処理部１からデータ電圧Ｖｄａｔａと基準電圧Ｖｒｅｆが供給される。また、制御線駆動回路４にはリセットパルス発生部２からリセット信号が供給されるほか、不図示のタイミング制御のための信号類が入力され、表示部５に３本の制御信号と基準電圧Ｖｒｅｆを供給する。
【００１２】
以下、発光素子として有機ＥＬ素子を例にとって説明するが、本発明は、無機ＥＬ素子、ＬＥＤ、電界放出素子などの発光素子にも適用できる。
【００１３】
図２は、有機ＥＬ素子と画素回路の回路構成を示す。有機ＥＬ表示装置の表示部５において、有機ＥＬ素子２７とそれを駆動する画素回路２０が１つの画素を構成し、それらが複数個、マトリクス状に配置されて表示領域を構成している。
【００１４】
図２の画素回路２０の特徴は、駆動トランジスタ２４のゲート−ドレイン間を短絡するスイッチとなるトランジスタ（リセットトランジスタ２５）が設けられていることである。画素回路２０は、図３に示すタイミングチャートに従って動作する。
【００１５】
後で詳しく説明するが、画素回路２０は、駆動トランジスタ２４の閾値電圧の画素間ばらつきを補償するように工夫されたものである。リセット信号線ＲＥＳの信号によりリセットトランジスタ２５が導通する期間（図３でＴで示されている期間。以下これをリセット時間という。）に、駆動トランジスタ２４のドレイン電流が、有機ＥＬ素子には流れずリセットトランジスタ２５とキャパシタ２８を通ってデータ線Ｓに流れるようにしておく。この電流は過渡的なものであって、キャパシタ２８の充電が進むにつれて徐々に小さくなり、それとともにゲート−ソース間電圧Ｖｇｓが閾値電圧に漸近する。Ｔを十分長くとれば、Ｖｇｓは駆動トランジスタ２４の閾値電圧Ｖｔｈにほぼ等しくなる。
【００１６】
ＶｇｓがＶｔｈにほぼ等しくなった後、リセットトランジスタ２５をオフにし、キャパシタ２８の駆動トランジスタのゲートとは反対側の端子の電圧を変化させる。図２の画素回路ではこの電圧変化はデータ線Ｓのデータ電圧Ｖｄａｔａから基準電圧線Ｒの基準電圧Ｖｒｅｆへの変化である。この電圧変化はキャパシタ２８を通して駆動トランジスタ２４のゲート電圧を変動させ、Ｖｇｓは閾値電圧にこの電圧変化分が上乗せされた大きさになる。駆動トランジスタが生成する電流はＶｇｓと閾値電圧の差によって決まるから、駆動トランジスタ２４は、閾値電圧によらずβとデータ電圧だけに依存した電流を生成するようになる。これが閾値電圧ばらつきの補償原理である。
【００１７】
図２の画素回路は閾値電圧のばらつきを補償する回路の１例である。このほかにも同じ原理によって閾値電圧のばらつきを補償する回路はいくつか提案されているが、それらの回路に共通する特徴は、駆動トランジスタ２４のドレイン電流をリセットトランジスタ２５を通してキャパシタ２８に流す動作（以下これを閾値電圧のリセットという）を行う点にある。本発明はこの動作を行うすべての画素回路に適用される。
【００１８】
閾値電圧のばらつきが補償されてもβにばらつきがあると、駆動トランジスタ２４の生成する電流がばらつくので、有機ＥＬ素子の発光輝度もばらつきを持つ。βは電流の大きさに比例するから、ばらつきの幅は電流が大きいほど大きい。つまり、閾値電圧のリセット後のＶｇｓの変化が大きいほどばらつき幅も大きくなる。この変化の大きさはデータ電圧に依存し、Ｖｄａｔａ−Ｖｒｅｆに等しい。変化が０のとき、ＶｇｓはＶｔｈのままであるから駆動トランジスタの電流も０であり、これは黒表示に相当する。データ電圧に依存するＶｇｓの変化が最も大きくなるのは白表示のときで、このとき駆動トランジスタの電流も最大になる。閾値電圧ばらつきが補償されているとき、βのばらつきによる輝度ばらつきは、白表示に近いほど大きくなる。
【００１９】
リセット時間の長さＴを短くしていくと、リセット時間終了時の駆動トランジスタのＶｇｓは閾値電圧より大きい値になる。リセット時間の長さＴを短くしたときに駆動トランジスタの生成電流が変わらないように、データ電圧の変調範囲を調節する必要がある。すなわち、リセット時間終了時の駆動トランジスタのＶｇｓ（これは閾値電圧より大きい）を中心に、駆動トランジスタのゲート−ソース間電圧をこれよりさらに小さくする方向（閾値電圧に近づける＝黒表示に近づける方向）と、大きくする方向（閾値電圧から遠ざける＝白表示に近づける方向）の両方にわたるようにする。
【００２０】
後で図５によって詳しく説明するが、リセット時間の長さＴを短くすると、白表示近くでのβによる電流ばらつきはリセット時間が無限に大きい場合に比べて小さくなる。その一方、黒表示近くでもβによる電流ばらつきが生じる。βによる電流ばらつきは、中間的な輝度のとき、つまりデータ電圧重畳後の駆動トランジスタのゲート−ソース間電圧がリセット時間終了時のＶｇｓと等しくなるところで最も小さくなる。リセット時間の長さを調節することによって、βによる電流ばらつきが最も小さくなる輝度を低輝度側から高輝度側に任意に変化させることができる。
【００２１】
本発明は、リセット時間の長さを表示画面の平均輝度に合わせて調整するものである。
【００２２】
表示画面が全体的に低輝度のとき、リセット時間Ｔは比較的長く設定される。これにより、βによる電流ばらつきは平均輝度付近で最も小さくなる。高輝度の画素は、βのばらつきの影響を大きく受けて輝度がばらつくが、その数は少ないので画面全体の品質にはあまり影響がない。
【００２３】
逆に表示画面が全体的に高輝度のとき、リセット時間Ｔは比較的短く設定される。この結果、リセット時間終了時のＶｇｓは閾値より大きく離れた値になり、それに対応した電流付近、つまり白表示に近い高輝度付近でβばらつきによる電流不均一が極小になる。低輝度画面で輝度の画素は、βのばらつきの影響を大きく受けて輝度がばらつくが、その数は少ないので画面全体の品質にはあまり影響がない。
【００２４】
以下、閾値電圧補償の原理を述べ、次いでリセット時間Ｔの長さを調節したときのβばらつきの影響について説明する。
【００２５】
まず、図２と図３によって閾値電圧ばらつきを補償する機能を備えた画素回路２０の動作を詳しく説明する。
【００２６】
画素回路２０は３本の制御信号ＲＥＳ，ＰＲＥ，ＩＬＭで動作が制御される。これらは制御線駆動回路４で生成され、各制御信号線で画素回路に伝達される。
【００２７】
画素回路２０はまたデータ線Ｓ、電源線Ｐ，基準電圧線Ｒに接続されている。
【００２８】
画素回路２０において、駆動トランジスタ２４のソースｓは電源電圧線Ｐにつながっており、ゲートｇはキャパシタ２８の一端（ノードａという）に接続されている。キャパシタ２８のもう一方の端子（ノードｂという）は、データ入力トランジスタ２１を介してデータ線Ｓに接続されるかまたは基準電圧入力トランジスタ２２を介して基準電圧線Ｒに接続される。駆動トランジスタのゲートｇとドレインｄの間にはリセットトランジスタ２５が設けられ、キャパシタ２８の両端の間にはプリチャージトランジスタ２３が設けられている。駆動トランジスタのドレインｄは、発光トランジスタ２６を介して有機ＥＬ素子２７のアノードに接続されている。
【００２９】
リセットトランジスタ２５のゲートはリセット信号線ＲＥＳに接続され、リセット信号ＲＥＳ（以下、制御信号を伝達する制御線とそれによって伝達される信号は同じ符号で表す）によって導通（オン）または非導通（オフ）になる。データ入力トランジスタ２１と基準電圧入力トランジスタ２２は相補的なトランジスタであり、ゲートはともにリセット信号線ＲＥＳにつながっている。プリチャージトランジスタ２３のゲートはプリチャージ信号線ＰＲＥに、発光トランジスタ２６のゲートは発光信号線ＩＬＭに、それぞれつながっている。
【００３０】
プリチャージＰＲＥ、リセットＲＥＳ、発光ＩＬＭの信号を伝達する各信号線と、電源電圧線Ｐ、基準電圧線Ｒ２つの電圧線は、行方向に配置された画素回路２０に共通であり、データ線Ｓは列方向に配置された画素回路２０に共通である。
【００３１】
図３は、各制御信号のタイミングチャートである。符号の後に付けられた０１，０２，０３、・・・の数字は、それぞれ、１行目、２行目、３行目、・・・の画素の制御線入力を示している。たとえば，ＰＲＥ０２は２行目のプリチャージ信号である。
【００３２】
時刻ｔ０からｔ１までの間、１行目のリセット信号ＲＥＳ０１がローレベルであるから、Ｐ型トランジスタである基準電圧入力トランジスタ２２がオンになり、Ｎ型トランジスタのデータ入力トランジスタ２１とリセットトランジスタ２５はオフである。この結果、キャパシタ２８のデータ線側端子（ノードｂ）が基準電圧線Ｒに接続される。基準電圧線Ｒには基準電圧Ｖｒｅｆが供給されている。
【００３３】
時刻ｔ１で１行目のプリチャージ信号ＰＲＥ０１をハイレベルにすると、プリチャージトランジスタ２３がオンになってキャパシタ２８の両端がショートし、キャパシタ２８のゲートｇ側端子（ノードａ）も基準電圧Ｖｒｅｆとなる。基準電圧Ｖｒｅｆは電源電圧線Ｒの電圧Ｖｏｌｅｄ（以下、電源電圧という）より十分低く設定されており、これによって駆動トランジスタ２４のゲート−ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈより大きくなり、駆動トランジスタ２４は導通状態になる。
【００３４】
時刻ｔ２でプリチャージ信号ＰＲＥ０１をローレベルに、リセット信号ＲＥＳ０１をハイレベルにすると、データ入力トランジスタ２１とリセットトランジスタ２５がオン、基準電圧入力トランジスタ２２とプリチャージトランジスタ２３がオフになる。ノードｂはデータ線Ｓのデータ電圧Ｖｄａｔａになる。
【００３５】
駆動トランジスタ２４は導通状態にあるのでドレイン電流が流れ、この電流がリセットトランジスタを通してキャパシタ２８のゲートｇ側端子（ノードａ）に正電荷を供給する。これに伴って、ノードａの電位が上昇し、駆動トランジスタ２４のゲート−ソース間電圧Ｖｇｓが減少する。やがてＶｇｓ≒Ｖｔｈとなったところで、駆動トランジスタ２４のドレイン電流がほとんど流れなくなり、ノードａの電圧はほぼＶｏｌｅｄ−Ｖｔｈになって安定する。リセットトランジスタ２５の導通期間中、ノードｂにはデータ電圧Ｖｄａｔａが印加されているので、キャパシタ２８の電極間にはＶｄａｔａ−（Ｖｏｌｅｄ−Ｖｔｈ）の電圧が発生する。
【００３６】
時刻ｔ２からｔ３の間の、駆動トランジスタ２４のゲートーソース間電圧ＶｇｓをＶｔｈに近づける動作を閾値電圧（Ｖｔｈ）リセットという。Ｖｔｈリセットの時間Ｔ＝ｔ３−ｔ２を長くする程ゲートーソース間電圧Ｖｇｓは閾値電圧Ｖｔｈに近づく。
【００３７】
時刻ｔ３でリセット期間が終了した後、リセット信号ＲＥＳ０１をローレベルにする。リセット期間終了後はリセットトランジスタ２５がオフになるのでキャパシタ２８の電荷は変化せず、両端電圧はＶｄａｔａ−（Ｖｏｌｅｄ−Ｖｔｈ）のまま保存される。ノードｂは、データ入力トランジスタ２１がオフ、基準電圧入力トランジスタ２２がオンになるので、再び基準電圧Ｖｒｅｆとなる。ノードａの電位はＶｒｅｆ−｛Ｖｄａｔａ−（Ｖｏｌｅｄ−Ｖｔｈ）｝となり、駆動トランジスタ２４のゲート−ソース間電圧は
Ｖｇｓ＝Ｖｏｌｅｄ−［Ｖｒｅｆ−｛（Ｖｄａｔａ−（Ｖｏｌｅｄ−Ｖｔｈ）｝］
＝Ｖｄａｔａ＋Ｖｔｈ−Ｖｒｅｆ
となる。
【００３８】
このようにして、駆動トランジスタ２４には閾値に依存しないドレイン電流が流れる。すなわち、画素回路２０は、閾値電圧ばらつきをリセットする機能を備えている。
【００３９】
発光パルス入力ＩＬＭ０１をハイレベルにすると、駆動トランジスタ２４のゲート−ソース間電圧Ｖｇｓに応じたドレイン電流が有機ＥＬ素子２７に流れ、有機ＥＬ素子２７が発光する。図３のタイミングチャートでは、時刻ｔ３でリセット期間終了と同時に発光パルス入力ＩＬＭ０１がＨレベルになっているが、このタイミングはリセット期間終了後であればいつでもよい。
【００４０】
また、図３では示されていないが、一定の発光期間が経過した後、発光パルス入力ＩＬＭ０１をローレベルにすると、有機ＥＬ素子２７へのドレイン電流の供給が止まり、有機ＥＬ素子２７は消灯する。このタイミングも任意に設定することができる。
【００４１】
同様の動作を２行目以降の画素にも行う。
【００４２】
図２の回路では、Ｖｔｈリセットの終了後、データ入力トランジスタ２１と基準電圧入力トランジスタ２２によってキャパシタ２８の駆動トランジスタ２４とは反対側の端子（ノードｂ）をデータ線から基準電圧線に切り替えた。基準電圧線によらず、データ線の電圧をＶｄａｔａから基準電圧に切り替えても同じである。また、Ｖｔｈリセット時にノードｂを基準電圧線に接続し、その後データ線に切り替えてもよい。その場合は基準電圧とデータ電圧の相対関係を逆転させる必要がある。
【００４３】
次に、リセット時間Ｔを変えたときのβばらつきの影響について説明する。
【００４４】
図４は、リセット時間がＴｉ、Ｔｉｉ、Ｔｉｉｉの３通り（Ｔｉ＜Ｔｉｉ＜Ｔｉｉｉ）の場合について、駆動トランジスタのドレイン電流Ｉｄとゲート−ソース間電圧Ｖｇｓの様子を示した図である。
【００４５】
時刻ｔｓでＲＥＳ信号がＨレベルになってリセット期間が開始されると、駆動トランジスタ２４のドレイン電流がリセットトランジスタ２５を通ってキャパシタ２８を充電する。ノードａの電圧が徐々に上昇し、それにつれてドレイン電流Ｉｄが減少する。時刻ｔｉ、ｔｉｉ、またはｔｉｉｉでリセット期間が終了するとドレイン電流は流れなくなり、ノードａの電圧はリセット終了時点での電圧のまま保持される。ノードａの電圧はリセット時間が短いほど低いので、ゲートーソース間電圧Ｖｇｓは、Ｔ＝Ｔｉの場合のＶｇｓｉが最も大きく、Ｔ＝Ｔｉｉｉの場合のＶｇｓｉｉｉが最も小さい。
【００４６】
リセット期間終了後、時刻ｔｄでノードｂをＶｄａｔａからＶｒｅｆに切り替えると、Ｖｇｓはリセット時間終了時点での電圧に切り替えの変化分を加えた電圧になり、それに応じたドレイン電流が駆動トランジスタから有機ＥＬ素子に流れる。この電流は、ゲートーソース間電圧に依存するから、Ｔ＝Ｔｉの場合のＩｄｉが最も大きく、Ｔ＝Ｔｉｉｉの場合のＩｄｉｉｉが最も小さい。
【００４７】
図５（ｉ）−（ｉｉｉ）は、駆動トランジスタ２４のＶｔｈリセット後にデータ線に供給されるデータ電圧Ｖｄａｔａを横軸にとり、駆動トランジスタからＥＬに供給される電流Ｉｄを縦軸にとって、両者の関係を示したものである。リセット時間Ｔが（ｉ）短い場合、（ｉｉ）中間的な場合、（ｉｉｉ）長い場合の３通りについて示した。
【００４８】
２本の曲線は駆動トランジスタのβによる違いを示している。図５におけるトランジスタ１とトランジスタ２の交点（Ｖｔｈリセット動作終了時のＶｇｓ）をＶｔｈリセット点と記す。
【００４９】
前述のように、Ｖｔｈリセットを長時間行う程、ゲート−ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈ（Ｉｄ＝０）に近づく。例えば、１フレーム６０ＨｚのＶＧＡディスプレイ（６４０列＊４８０行）では、１行の書き込み時間は３４．７μｓ以下である。キャパシタ２８の大きさにもよるが、Ｖｔｈリセット時間Ｔは５μｓ以上でドレイン電流Ｉｄの誤差を１％程度以下になるＶｇｓにリセットすることができる。
【００５０】
図５（ｉｉ）をＶｔｈリセット時間Ｔの基準とする。図５（ｉｉ）のＶｔｈリセット点において２つのトランジスタ、トランジスタ１とトランジスタ２のそれぞれのドレイン電流Ｉｄ１、Ｉｄ２はＩｄ１＝Ｉｄ２＝Ｉｄｉｉ０であり、それぞれのゲートーソース間電圧Ｖｇｓ１、Ｖｇｓ２はＶｇｓ１＝Ｖｇｓ２＝Ｖｔｈｉｉである。以下、Ｖｔｈリセット点におけるドレイン電流をＶｔｈリセット電流と記す。Ｖｔｈリセット電流Ｉｄｉｉ０に相当するデータ電圧がＶｄａｔａ線Ｓに入力された場合は、前述のように異なる特性の駆動トランジスタのドレイン電流はＩｄｉｉ０となり誤差０である。一方、Ｖｄａｔａ線Ｓに入力されるデータ電圧Ｖｄａｔａが、Ｉｄｉｉ０以下及びＩｄｉｉ０以上の電流を発生させる条件においては、βが異なるので、Ｖｔｈリセット動作を行ってもドレイン電流Ｉｄに誤差が発生する。その誤差は、Ｖｔｈリセット点から離れる程大きくなる。
【００５１】
また、前述のようにＶｔｈリセット時間Ｔが図５（ｉ）から（ｉｉｉ）へと長くなるに従って、Ｖｔｈリセット点における駆動トランジスタ２４のドレイン電流Ｉｄは小さくなる。図５（ｉ）〜（ｉｉｉ）からわかるようにＶｔｈリセット時間Ｔの設定によりＶｔｈリセット電流を設定することができる。
【００５２】
図５（ｉ）は、図５（ｉｉ）と比べて、リセット時間Ｔを短くしており、Ｖｔｈリセット電流が大きい値に設定されるので、発光時のドレイン電流は大きくなり、かつ大電流領域でβばらつきΔβの影響を小さくできる。つまり、Ｖｔｈリセット電流はＩｄｉｉ０＜Ｉｄｉ０、発光時のドレイン電流はＩｄｉｉＨ１＜ＩｄｉＨ、ＩｄｉｉＨ２＜ＩｄｉＨ２、βばらつきは、ΔβｉＨ＜ΔβｉｉＨ、ΔβｉＬ＞ΔβｉｉＬの関係となる。
【００５３】
図５（ｉｉｉ）は、図５（ｉｉ）と比べて、リセット時間Ｔを長くしており、Ｖｔｈリセット電流が小さい値に設定されるので、発光時のドレイン電流は小さくなり、かつ小電流領域でβばらつきΔβの影響を小さくできる。つまり、Ｖｔｈリセット電流はＩｄｉｉ０＞Ｉｄｉｉｉ０、発光時のドレイン電流はＩｄｉｉＨ１＞ＩｄｉｉｉＨ、ＩｄｉｉＨ２＞ＩｄｉｉｉＨ２、βばらつきは、ΔβｉｉｉＨ＞ΔβｉｉＨ、ΔβｉｉｉＬ＜ΔβｉｉＬの関係となる。
【００５４】
したがって、データの平均値が大きい、すなわち明るい表示画像ではリセット時間Ｔを短く、一方、データの平均値が小さい、すなわち暗い表示画像ではリセット時間Ｔを長くすることにより、βばらつきΔβを小さくすることができる。
【００５５】
リセット時間は表示画面が全画素で最大輝度を表示したときに最短になる。平均輝度がＩａｖのときのリセット時間は、図４の時刻ｔｓから始まるＶｇｓの減衰カーブにおいて、リセット期間終了時点のＶｇｓが輝度Ｉａｖを表示したときのＶｇｓに一致するように決定される。Ｉａｖとリセット時間の関係をあらかじめ測定しておき、ルックアップテーブルに書き込んでおいて、実際の画像表示においてはそれを参照してリセット時間を設定してもよい。
【００５６】
明るい表示画像か暗い表示画像かの判断は、表示画像判定部で入力データを演算することにより可能である。その１つの方法は、１フレームにおける入力データの平均値を求め、基準値との比較により表示画像の明暗を判定し、その判定結果に応じてＶｔｈリセット時間Ｔを制御するという方法である。表示画像の判定方法は、入力データの平均値の他、γ特性を加味した輝度情報に変換したデータの平均値などで判定してもよい。また、明と暗の２つでなく数段階に表示画像をランク分けし、それに応じたＶｔｈリセット時間Ｔを設定してもよい。
【００５７】
図６は、駆動トランジスタのゲートーソース間電圧とドレイン電流の関係を示すグラフ上で電圧と電流の変調範囲を示したものである。データ電圧によってゲートーソース間電圧は横軸のＬとＨで示す両矢印の間で変調され、それによってドレイン電流は縦軸のＩｄＬからＩｄＨの範囲で変動する。リセット時間Ｔが（ｉ）短、（ｉｉ）中間、（ｉｉｉ）長の各場合で、リセット終了後のＶｇｓは図４のＶｇｓｉ，Ｖｇｓｉｉ、Ｖｇｓｉｉｉに示したように異なる値を取るので、データ電圧によるゲートーソース間電圧の変調範囲は、リセット時間が長くなるにつれてＤｉからＤｉｉｉへと低電圧側にシフトする。ドレイン電流の変調範囲もＣｉからＣｉｉｉへの低電流側へのシフトと変動幅の減少が生じる。これは、リセット時間を変えると画像の明るさやコントラストが変化することを示している。
【００５８】
リセット時間を変えても、画像の全体的な明るさやコントラストは変わらないことが望ましい。そのためには、一定のドレイン電流の変調範囲が得られるように、リセット時間に合わせて基準電圧Ｖｒｅｆを変化させ、Ｖｇｓの変調範囲Ｄが変わらないようにする。または、基準電圧Ｖｒｅｆの代わりに、データ電圧の範囲を変化させてもよい。データ電圧の範囲を変えるには、ディジタル画像データを変換処理する、またはデータ電圧を発生する回路（以下で説明するＤＡＣなど）の上限電圧および下限電圧を変えるなどの方法がある。
【００５９】
以下、本発明を実施例によって説明する。
【実施例１】
【００６０】
図７は本発明の第１の実施例の表示装置におけるデータ処理部１の内部を示すブロック図である。データ処理部１は、ディジタル／アナログ変換器（ＤＡＣ）１３を備え、外部から入ってくるディジタル画像データｄａｔａをアナログのデータ電圧Ｖｄａｔａに変換する。
【００６１】
図８はＤＡＣ１３の内部の回路を示す。上限電圧ＶＨと下限電圧ＶＬの間にラダー抵抗８１が接続され、その途中の２５６個の分岐点からとられた電圧Ｖ１−Ｖ２５６が、バッファアンプ８３を経て８ビットのデコーダ８２に入力される。デコーダ８２では８ビットのディジタル画像データｄａｔａがデコードされ、２５６本の電圧の１つが選択されてＶｄａｔａとして出力される。
【００６２】
データ処理部１はまた、ディジタル画像データｄａｔａから画面の平均輝度を計算し、その値によって表示画像の明るさを判定する表示画像判定部１１、ＤＡＣの出力電圧の上限と下限と（ＶＨとＶＬ）を決めるＤＡＣ電圧調整部１２、ならびに基準電圧Ｖｒｅｆを生成する基準電圧発生部１４を含んでいる。
【００６３】
表示画像判定部１１は、ディジタル画像データｄａｔａを取り入れてその平均輝度Ｉａｖを算出し、これをＤＡＣ電圧調整部１２とリセットパルス発生部２に送る。
【００６４】
リセットパルス発生部２は、平均輝度Ｉａｖに応じてパルス幅Ｔを調節したリセットパルスを発生させる。あらかじめ、決められた基準の輝度とそれに対応するリセット時間Ｔｉｉを求めておき、平均輝度Ｉａｖが基準の輝度Ｉ０に等しいかまたはそれより高いときはリセット時間ＴをＴｉｉより短いＴｉに、平均輝度Ｉａｖが基準の輝度より低いときはリセット時間ＴをＴｉｉより長いＴｉｉｉに設定する。
【００６５】
発生させたリセットパルスは制御線駆動回路４に入力され、行ごとにタイミングを遅らせたリセット信号ＲＥＳとして各画素回路に供給される。
【００６６】
ＤＡＣ電圧調整部１２は、平均輝度Ｉａｖに応じてＶＨとＶＬを調整し、これをＤＡＣ１３に供給する。基準となる輝度Ｉ０にたいするＤＡＣの上限電圧をＶＨｉｉ、下限電圧をＶＬｉｉとし、平均輝度ＩａｖがＩ０より高いときは、上限電圧ＶＨをＶＨｉｉより低いＶＨｉ、下限電圧ＶＬをＶＬｉｉより低いＶＬｉに設定する。平均輝度ＩａｖがＩ０より低いときは、上限電圧ＶＨをＶＨｉｉより高いＶＨｉｉｉ、下限電圧ＶＬもＶＬ０より高いＶＬｉｉｉに設定する。
【００６７】
ＤＡＣ１３は、データ電圧ｄａｔａに応じて、上限電圧ＶＨと下限電圧ＶＬの間のデータ電圧Ｖｄａｔａを発生させる。図９は、横軸のディジタル画像データに対して、縦軸に、輝度がＩ０のとき，および平均輝度ＩａｖがＩ０より高いときと低いときのＤＡＣ１３の発生するデータ電圧Ｖｄａｔａを示す。
【００６８】
発生したデータ電圧Ｖｄａｔａは、データ線駆動回路３を経て画素回路２０のデータ電圧線Ｓに供給される。
【００６９】
基準電圧発生部１４は、基準電圧Ｖｒｅｆを発生させる。発生した基準電圧Ｖｒｅｆはデータ線駆動回路３を経由して画素回路２０の基準電圧線Ｒに供給される。
【００７０】
本実施例のように、リセット時間の長さＴを変化させるとともにデータ電圧の範囲を変えることにより、表示画像の明るさとコントラストを変化させることなく、βばらつきに起因する輝度の不均一を小さく抑えるができる。
【００７１】
本実施例では、画像の明るさを平均輝度で判定したが、全画素にわたって出現頻度の最も高い階調レベル（最頻輝度）など、平均輝度以外の指標を明るさの判定に用いてもよい。また、明るさに応じてリセット時間を２段階に切り変えたが、３以上の多段階の切り替えでもよく、連続的にリセット時間を変化させてもよい。
【実施例２】
【００７２】
図１０は、本発明の第２の実施例のデータ処理部の構造を示すブロック図である。図７と同じ部分には同じ符号を付して、説明を省略する。
【００７３】
本実施例が実施例１と異なるのは、表示画像判定部１１の出力が、ＤＡＣ電圧調整部１２には入力されず、変わりに基準電圧発生部１４に入力される点である。すなわち本実施例では平均輝度に応じて基準電圧Ｖｒｅｆを切り替える。
【００７４】
図１１は、リセット時間の切り替えに応じた基準電圧Ｖｒｅｆの変化のさせ方を示す。（ｉ）（ｉｉ）（ｉｉｉ）は、リセット時間Ｔが（ｉ）短〜（ｉｉｉ）長の場合を表している。基準（ｉｉ）に対してリセット時間Ｔを短くした場合は、リセット時間終了直後のＶｇｓが高くなるので、その分だけ基準電圧をＶＨ（白表示のデータ電圧）に近いほうに設定する。基準（ｉｉ）に対してリセット時間Ｔを長くした場合は、逆に、リセット時間終了直後のＶｇｓが低くなる分だけ基準電圧をＶＬ（黒表示のデータ電圧）に近いほうに設定する。どちらの場合もデータ電圧は変えない。これによってＶｇｓの変調範囲とドレイン電流の変化範囲をともに不変に保つ変ことができる。
【実施例３】
【００７５】
図１２は本発明の第３の実施例である。図７と同じ部分には同じ符号をつけ、説明は省略する。
【００７６】
本実施例は、デジタルデータ処理部１５を設け、リセット時間の変化に応じてディジタル画像信号の範囲を変えることで、ドレイン電流の変調範囲を一定に保つ。
【００７７】
基準（ｉｉ）に対しリセット時間Ｔを短くした場合は、ドレイン電流Ｉｄの高いほうで変調範囲が拡大する。これをなくすために、デジタルデータ処理部１５は、画像信号の階調（８ビットのディジタル信号で表されているとする）を２５５より低い範囲に制限する。つまり、リセット時間Ｔを短くすることによりドレイン電流が高くなる分、ディジタル画像信号の高階調側を制限する。これによりドレイン電流の上限を不変に保つ。
【００７８】
一方、基準（ｉｉ）に対しリセット時間Ｔを長くした場合は、低電流側の変調範囲が拡大するので、低階調側のデータに制限を加える。つまり、０より高い階調順位を最低の階調とする。この結果ドレイン電流の下限を不変に保つことができる。
【００７９】
リセット時間Ｔを長くした場合、高階調側の電流も小さくなって輝度が低下する。これを改良する方法を図１３を用いて説明する。
【００８０】
リセット時間Ｔを長くする場合、基準（ｉｉ）に対し、データを大きくしなければ、ドレイン電流Ｉｄが小さくなってしまう。この場合、８ビットデコーダを備えたＤＡＣのままでは、０〜２５５までデータに割り当てられているため、全てのデータを表現することができない。そこで、０〜５１１のデータをアナログ電圧に変換させる９ビットデコーダを備えたＤＡＣを用いる。図１３は、各リセット時間Ｔに応じたデータとドレイン電流の関係を表しており、次の式を用いて求めた。
Ｉｄ＝Ｉｄ０（ｘ／２５５）γ
ここでＩｄ０はデータ２５５時のドレイン電流、ｘはデータ、γはガンマ係数である。
【００８１】
基準（ｉｉ）において、γ＝２．２、データ０〜２５５で、ドレイン電流ＩｄがＥＬ素子に０ｎＡ〜２００ｎＡ流れるとすると、各データのドレイン電流値を図１３（ｉｉ）のように求めることができる。
【００８２】
前述のように、データを変えずに、リセット時間Ｔを（ｉ）Ｔ短から（ｉｉｉ）Ｔ長に変化させ、Ｖｔｈリセット点が変わるとドレイン電流Ｉｄが変化してしまう。これを踏まえて、ドレイン電流を下記のように定義する。
【００８３】
（ｉｉ）と同じデータの場合、（ｉ）Ｔ短において、γ＝２．２、データ０〜２５５で、ドレイン電流ＩｄがＥＬ素子に０ｎＡ〜４００ｎＡ流れるとすると、各データのドレイン電流Ｉｄを図１３（ｉ）のように求めることができる。また、（ｉｉ）と同じデータの場合、（ｉｉｉ）Ｔ長において、γ＝２．２、データ０〜２５５で、ドレイン電流ＩｄがＥＬ素子に０ｎＡ〜２００ｎＡ流れるとすると、各データのドレイン電流Ｉｄを図１３（ｉｉｉ）のように求めることができる。
【００８４】
図１３のように、８ビットＤＡＣから９ビットＤＡＣに変えることにより、データの最大値が２５５から５１１に増え、リセット時間を長くする場合にも、所望のドレイン電流Ｉｄを得ることができる。つまり、リセット時間Ｔを長くすることによりドレイン電流が小さくなった分ＤＡＣのビット数を大きくし、データの範囲を広くすることにより所望のドレイン電流Ｉｄを得ることができる。
【符号の説明】
【００８５】
４ 制御線駆動回路
５ 表示領域
１１ 表示画像判定部
１２ ＤＡＣ電圧調整部
１３ ＤＡＣ
１４ 基準電圧発生部
２４ 駆動トランジスタ
２５ リセットトランジスタ
２７ 有機ＥＬ素子
２８ キャパシタ
Ｓ データ線
Ｒ 基準電圧線
Ｐ 電源線
【技術分野】
【０００１】
本発明は表示装置に係り、特に有機ＥＬ素子などの発光素子を用いた表示装置に関する。
【背景技術】
【０００２】
次世代の表示装置として有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子と記す）を用いた有機ＥＬ表示装置が知られている。有機ＥＬ素子は、陽極と陰極及びその両極間に挟まれた有機化合物を含む発光層で構成される。陽極と陰極の間に電圧が印加されると、陰極からは電子が、陽極からは正孔（ホール）が発光層に注入され、発光層において電子と正孔が再結合することで発生したエネルギーにより有機ＥＬ素子が発光する。
【０００３】
有機ＥＬ表示装置の駆動方式としては、電圧駆動方式と電流駆動方式とがある。電圧駆動方式は有機ＥＬ素子に印加される電圧を制御して発光または非発光する方式である。電圧と輝度の関係が非線形であるため中間輝度で発光させることが難しいので、発光素子をオンとオフの２状態にして、発光時間または発光面積で階調を表現する。一方、電流駆動方式は、有機ＥＬ素子に流す電流を制御して発光させる方式である。有機ＥＬ素子の輝度は電流にほぼ比例するので、電流のアナログ制御により中間輝度を得ることができる。
【０００４】
有機ＥＬ素子の発光を駆動トランジスタで制御する電流駆動方式では、駆動トランジスタを発光強度の調節に用いるため、駆動トランジスタの閾値電圧（以下、Ｖｔｈと記す）ばらつきの影響を受け、有機ＥＬ素子に流れる電流がばらつくことにより、表示画面にざらつきが生じ画質が低下する。閾値電圧ばらつきのリセット方法として、特許文献１に記載の画素回路による駆動方法がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１０６５２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
飽和領域における駆動トランジスタのドレイン電流Ｉｄは
Ｉｄ＝β＊（Ｖｇｓ−Ｖｔｈ）２
β＝０．５＊（μＣ＊（Ｗ／Ｌ））
と表される。ただし、μはキャリア移動度、Ｃはチャネル容量、Ｗはチャネル幅、Ｌはチャネル長、Ｖｇｓはゲート−ソース間電圧、Ｖｔｈは閾値電圧である。
【０００７】
駆動トランジスタのドレイン電流Ｉｄのばらつきには、閾値電圧ばらつきのほかに、βばらつきが存在する。特許文献１に記載の画素回路では、駆動トランジスタのＶｔｈばらつきに関しては対策されているが、βばらつきに関して対策されていないため、有機ＥＬ素子に流れる電流が画素毎にばらついてしまう。
【課題を解決するための手段】
【０００８】
本発明は、表示領域に配列した複数の発光素子と、
前記複数の発光素子の各々に設けられ、前記発光素子に電流を供給する画素回路と、
データ線を通じて前記画素回路にデータ電圧を供給するデータ線駆動回路と、
制御信号線を通じて前記画素回路に制御信号を供給する制御線駆動回路と、
前記表示領域に表示される画像の明るさを画像データから判定する表示画像判定部と
を有する表示装置であって、
前記画素回路は、前記発光素子に供給する電流を生成する駆動トランジスタと、前記駆動トランジスタのゲートに一端が接続されたキャパシタと、前記駆動トランジスタのゲートとドレインの間に接続されたリセットトランジスタと、を備え、
前記制御線駆動回路は、
前記キャパシタの前記駆動トランジスタのゲートに接続された端子とは反対側の端子の電圧を前記データ電圧に設定した状態で前記リセットトランジスタを導通させる制御信号を前記画素回路に供給し、前記表示画像判定部の判定結果に応じて前記リセットトランジスタを導通させる時間を変えることを特徴とする。
【発明の効果】
【０００９】
リセットトランジスタを導通させる時間を、画像の明るさに応じて変えることにより、βばらつきが大きくなるデータ電圧範囲が変化し、その結果画像全体としてみたβばらつきの影響を小さくすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の表示装置の構成を示すブロック図である。
【図２】画素の回路構成を示す図である。
【図３】画素回路のタイミングチャートである。
【図４】ドレイン電流とゲート−ソース間電圧の時間変化を示す図である。
【図５】駆動トランジスタのβばらつきによる電流の不均一幅がリセット時間の長短によって変化する様子を示す図である。
【図６】データ電圧と電流の変調範囲を示す図である。
【図７】実施例１のデータ処理部の構成を表す図である。
【図８】ディジタル−アナログ変換部の構成を示す図である。
【図９】データと基準電圧の関係を示す図である。
【図１０】実施例２のデータ処理部の構成を表す図である。
【図１１】リセット時間の異なる３つの場合についてデータ電圧と基準電圧の関係を示す図である。
【図１２】実施例３のデータ処理部の構成を表す図である。
【図１３】ディジタル階調データに対するドレイン電流Ｉｄの関係を示す図である。
【発明を実施するための形態】
【００１１】
図１は、本発明の表示装置の構成を示すブロック図である。発光素子とそれに駆動電流を供給する画素回路が複数個、マトリクス状に配列して表示部５に表示領域を形成しており、その周囲にデータ線駆動回路３と制御線駆動回路４が配置されている。データ線駆動回路３には、データ処理部１からデータ電圧Ｖｄａｔａと基準電圧Ｖｒｅｆが供給される。また、制御線駆動回路４にはリセットパルス発生部２からリセット信号が供給されるほか、不図示のタイミング制御のための信号類が入力され、表示部５に３本の制御信号と基準電圧Ｖｒｅｆを供給する。
【００１２】
以下、発光素子として有機ＥＬ素子を例にとって説明するが、本発明は、無機ＥＬ素子、ＬＥＤ、電界放出素子などの発光素子にも適用できる。
【００１３】
図２は、有機ＥＬ素子と画素回路の回路構成を示す。有機ＥＬ表示装置の表示部５において、有機ＥＬ素子２７とそれを駆動する画素回路２０が１つの画素を構成し、それらが複数個、マトリクス状に配置されて表示領域を構成している。
【００１４】
図２の画素回路２０の特徴は、駆動トランジスタ２４のゲート−ドレイン間を短絡するスイッチとなるトランジスタ（リセットトランジスタ２５）が設けられていることである。画素回路２０は、図３に示すタイミングチャートに従って動作する。
【００１５】
後で詳しく説明するが、画素回路２０は、駆動トランジスタ２４の閾値電圧の画素間ばらつきを補償するように工夫されたものである。リセット信号線ＲＥＳの信号によりリセットトランジスタ２５が導通する期間（図３でＴで示されている期間。以下これをリセット時間という。）に、駆動トランジスタ２４のドレイン電流が、有機ＥＬ素子には流れずリセットトランジスタ２５とキャパシタ２８を通ってデータ線Ｓに流れるようにしておく。この電流は過渡的なものであって、キャパシタ２８の充電が進むにつれて徐々に小さくなり、それとともにゲート−ソース間電圧Ｖｇｓが閾値電圧に漸近する。Ｔを十分長くとれば、Ｖｇｓは駆動トランジスタ２４の閾値電圧Ｖｔｈにほぼ等しくなる。
【００１６】
ＶｇｓがＶｔｈにほぼ等しくなった後、リセットトランジスタ２５をオフにし、キャパシタ２８の駆動トランジスタのゲートとは反対側の端子の電圧を変化させる。図２の画素回路ではこの電圧変化はデータ線Ｓのデータ電圧Ｖｄａｔａから基準電圧線Ｒの基準電圧Ｖｒｅｆへの変化である。この電圧変化はキャパシタ２８を通して駆動トランジスタ２４のゲート電圧を変動させ、Ｖｇｓは閾値電圧にこの電圧変化分が上乗せされた大きさになる。駆動トランジスタが生成する電流はＶｇｓと閾値電圧の差によって決まるから、駆動トランジスタ２４は、閾値電圧によらずβとデータ電圧だけに依存した電流を生成するようになる。これが閾値電圧ばらつきの補償原理である。
【００１７】
図２の画素回路は閾値電圧のばらつきを補償する回路の１例である。このほかにも同じ原理によって閾値電圧のばらつきを補償する回路はいくつか提案されているが、それらの回路に共通する特徴は、駆動トランジスタ２４のドレイン電流をリセットトランジスタ２５を通してキャパシタ２８に流す動作（以下これを閾値電圧のリセットという）を行う点にある。本発明はこの動作を行うすべての画素回路に適用される。
【００１８】
閾値電圧のばらつきが補償されてもβにばらつきがあると、駆動トランジスタ２４の生成する電流がばらつくので、有機ＥＬ素子の発光輝度もばらつきを持つ。βは電流の大きさに比例するから、ばらつきの幅は電流が大きいほど大きい。つまり、閾値電圧のリセット後のＶｇｓの変化が大きいほどばらつき幅も大きくなる。この変化の大きさはデータ電圧に依存し、Ｖｄａｔａ−Ｖｒｅｆに等しい。変化が０のとき、ＶｇｓはＶｔｈのままであるから駆動トランジスタの電流も０であり、これは黒表示に相当する。データ電圧に依存するＶｇｓの変化が最も大きくなるのは白表示のときで、このとき駆動トランジスタの電流も最大になる。閾値電圧ばらつきが補償されているとき、βのばらつきによる輝度ばらつきは、白表示に近いほど大きくなる。
【００１９】
リセット時間の長さＴを短くしていくと、リセット時間終了時の駆動トランジスタのＶｇｓは閾値電圧より大きい値になる。リセット時間の長さＴを短くしたときに駆動トランジスタの生成電流が変わらないように、データ電圧の変調範囲を調節する必要がある。すなわち、リセット時間終了時の駆動トランジスタのＶｇｓ（これは閾値電圧より大きい）を中心に、駆動トランジスタのゲート−ソース間電圧をこれよりさらに小さくする方向（閾値電圧に近づける＝黒表示に近づける方向）と、大きくする方向（閾値電圧から遠ざける＝白表示に近づける方向）の両方にわたるようにする。
【００２０】
後で図５によって詳しく説明するが、リセット時間の長さＴを短くすると、白表示近くでのβによる電流ばらつきはリセット時間が無限に大きい場合に比べて小さくなる。その一方、黒表示近くでもβによる電流ばらつきが生じる。βによる電流ばらつきは、中間的な輝度のとき、つまりデータ電圧重畳後の駆動トランジスタのゲート−ソース間電圧がリセット時間終了時のＶｇｓと等しくなるところで最も小さくなる。リセット時間の長さを調節することによって、βによる電流ばらつきが最も小さくなる輝度を低輝度側から高輝度側に任意に変化させることができる。
【００２１】
本発明は、リセット時間の長さを表示画面の平均輝度に合わせて調整するものである。
【００２２】
表示画面が全体的に低輝度のとき、リセット時間Ｔは比較的長く設定される。これにより、βによる電流ばらつきは平均輝度付近で最も小さくなる。高輝度の画素は、βのばらつきの影響を大きく受けて輝度がばらつくが、その数は少ないので画面全体の品質にはあまり影響がない。
【００２３】
逆に表示画面が全体的に高輝度のとき、リセット時間Ｔは比較的短く設定される。この結果、リセット時間終了時のＶｇｓは閾値より大きく離れた値になり、それに対応した電流付近、つまり白表示に近い高輝度付近でβばらつきによる電流不均一が極小になる。低輝度画面で輝度の画素は、βのばらつきの影響を大きく受けて輝度がばらつくが、その数は少ないので画面全体の品質にはあまり影響がない。
【００２４】
以下、閾値電圧補償の原理を述べ、次いでリセット時間Ｔの長さを調節したときのβばらつきの影響について説明する。
【００２５】
まず、図２と図３によって閾値電圧ばらつきを補償する機能を備えた画素回路２０の動作を詳しく説明する。
【００２６】
画素回路２０は３本の制御信号ＲＥＳ，ＰＲＥ，ＩＬＭで動作が制御される。これらは制御線駆動回路４で生成され、各制御信号線で画素回路に伝達される。
【００２７】
画素回路２０はまたデータ線Ｓ、電源線Ｐ，基準電圧線Ｒに接続されている。
【００２８】
画素回路２０において、駆動トランジスタ２４のソースｓは電源電圧線Ｐにつながっており、ゲートｇはキャパシタ２８の一端（ノードａという）に接続されている。キャパシタ２８のもう一方の端子（ノードｂという）は、データ入力トランジスタ２１を介してデータ線Ｓに接続されるかまたは基準電圧入力トランジスタ２２を介して基準電圧線Ｒに接続される。駆動トランジスタのゲートｇとドレインｄの間にはリセットトランジスタ２５が設けられ、キャパシタ２８の両端の間にはプリチャージトランジスタ２３が設けられている。駆動トランジスタのドレインｄは、発光トランジスタ２６を介して有機ＥＬ素子２７のアノードに接続されている。
【００２９】
リセットトランジスタ２５のゲートはリセット信号線ＲＥＳに接続され、リセット信号ＲＥＳ（以下、制御信号を伝達する制御線とそれによって伝達される信号は同じ符号で表す）によって導通（オン）または非導通（オフ）になる。データ入力トランジスタ２１と基準電圧入力トランジスタ２２は相補的なトランジスタであり、ゲートはともにリセット信号線ＲＥＳにつながっている。プリチャージトランジスタ２３のゲートはプリチャージ信号線ＰＲＥに、発光トランジスタ２６のゲートは発光信号線ＩＬＭに、それぞれつながっている。
【００３０】
プリチャージＰＲＥ、リセットＲＥＳ、発光ＩＬＭの信号を伝達する各信号線と、電源電圧線Ｐ、基準電圧線Ｒ２つの電圧線は、行方向に配置された画素回路２０に共通であり、データ線Ｓは列方向に配置された画素回路２０に共通である。
【００３１】
図３は、各制御信号のタイミングチャートである。符号の後に付けられた０１，０２，０３、・・・の数字は、それぞれ、１行目、２行目、３行目、・・・の画素の制御線入力を示している。たとえば，ＰＲＥ０２は２行目のプリチャージ信号である。
【００３２】
時刻ｔ０からｔ１までの間、１行目のリセット信号ＲＥＳ０１がローレベルであるから、Ｐ型トランジスタである基準電圧入力トランジスタ２２がオンになり、Ｎ型トランジスタのデータ入力トランジスタ２１とリセットトランジスタ２５はオフである。この結果、キャパシタ２８のデータ線側端子（ノードｂ）が基準電圧線Ｒに接続される。基準電圧線Ｒには基準電圧Ｖｒｅｆが供給されている。
【００３３】
時刻ｔ１で１行目のプリチャージ信号ＰＲＥ０１をハイレベルにすると、プリチャージトランジスタ２３がオンになってキャパシタ２８の両端がショートし、キャパシタ２８のゲートｇ側端子（ノードａ）も基準電圧Ｖｒｅｆとなる。基準電圧Ｖｒｅｆは電源電圧線Ｒの電圧Ｖｏｌｅｄ（以下、電源電圧という）より十分低く設定されており、これによって駆動トランジスタ２４のゲート−ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈより大きくなり、駆動トランジスタ２４は導通状態になる。
【００３４】
時刻ｔ２でプリチャージ信号ＰＲＥ０１をローレベルに、リセット信号ＲＥＳ０１をハイレベルにすると、データ入力トランジスタ２１とリセットトランジスタ２５がオン、基準電圧入力トランジスタ２２とプリチャージトランジスタ２３がオフになる。ノードｂはデータ線Ｓのデータ電圧Ｖｄａｔａになる。
【００３５】
駆動トランジスタ２４は導通状態にあるのでドレイン電流が流れ、この電流がリセットトランジスタを通してキャパシタ２８のゲートｇ側端子（ノードａ）に正電荷を供給する。これに伴って、ノードａの電位が上昇し、駆動トランジスタ２４のゲート−ソース間電圧Ｖｇｓが減少する。やがてＶｇｓ≒Ｖｔｈとなったところで、駆動トランジスタ２４のドレイン電流がほとんど流れなくなり、ノードａの電圧はほぼＶｏｌｅｄ−Ｖｔｈになって安定する。リセットトランジスタ２５の導通期間中、ノードｂにはデータ電圧Ｖｄａｔａが印加されているので、キャパシタ２８の電極間にはＶｄａｔａ−（Ｖｏｌｅｄ−Ｖｔｈ）の電圧が発生する。
【００３６】
時刻ｔ２からｔ３の間の、駆動トランジスタ２４のゲートーソース間電圧ＶｇｓをＶｔｈに近づける動作を閾値電圧（Ｖｔｈ）リセットという。Ｖｔｈリセットの時間Ｔ＝ｔ３−ｔ２を長くする程ゲートーソース間電圧Ｖｇｓは閾値電圧Ｖｔｈに近づく。
【００３７】
時刻ｔ３でリセット期間が終了した後、リセット信号ＲＥＳ０１をローレベルにする。リセット期間終了後はリセットトランジスタ２５がオフになるのでキャパシタ２８の電荷は変化せず、両端電圧はＶｄａｔａ−（Ｖｏｌｅｄ−Ｖｔｈ）のまま保存される。ノードｂは、データ入力トランジスタ２１がオフ、基準電圧入力トランジスタ２２がオンになるので、再び基準電圧Ｖｒｅｆとなる。ノードａの電位はＶｒｅｆ−｛Ｖｄａｔａ−（Ｖｏｌｅｄ−Ｖｔｈ）｝となり、駆動トランジスタ２４のゲート−ソース間電圧は
Ｖｇｓ＝Ｖｏｌｅｄ−［Ｖｒｅｆ−｛（Ｖｄａｔａ−（Ｖｏｌｅｄ−Ｖｔｈ）｝］
＝Ｖｄａｔａ＋Ｖｔｈ−Ｖｒｅｆ
となる。
【００３８】
このようにして、駆動トランジスタ２４には閾値に依存しないドレイン電流が流れる。すなわち、画素回路２０は、閾値電圧ばらつきをリセットする機能を備えている。
【００３９】
発光パルス入力ＩＬＭ０１をハイレベルにすると、駆動トランジスタ２４のゲート−ソース間電圧Ｖｇｓに応じたドレイン電流が有機ＥＬ素子２７に流れ、有機ＥＬ素子２７が発光する。図３のタイミングチャートでは、時刻ｔ３でリセット期間終了と同時に発光パルス入力ＩＬＭ０１がＨレベルになっているが、このタイミングはリセット期間終了後であればいつでもよい。
【００４０】
また、図３では示されていないが、一定の発光期間が経過した後、発光パルス入力ＩＬＭ０１をローレベルにすると、有機ＥＬ素子２７へのドレイン電流の供給が止まり、有機ＥＬ素子２７は消灯する。このタイミングも任意に設定することができる。
【００４１】
同様の動作を２行目以降の画素にも行う。
【００４２】
図２の回路では、Ｖｔｈリセットの終了後、データ入力トランジスタ２１と基準電圧入力トランジスタ２２によってキャパシタ２８の駆動トランジスタ２４とは反対側の端子（ノードｂ）をデータ線から基準電圧線に切り替えた。基準電圧線によらず、データ線の電圧をＶｄａｔａから基準電圧に切り替えても同じである。また、Ｖｔｈリセット時にノードｂを基準電圧線に接続し、その後データ線に切り替えてもよい。その場合は基準電圧とデータ電圧の相対関係を逆転させる必要がある。
【００４３】
次に、リセット時間Ｔを変えたときのβばらつきの影響について説明する。
【００４４】
図４は、リセット時間がＴｉ、Ｔｉｉ、Ｔｉｉｉの３通り（Ｔｉ＜Ｔｉｉ＜Ｔｉｉｉ）の場合について、駆動トランジスタのドレイン電流Ｉｄとゲート−ソース間電圧Ｖｇｓの様子を示した図である。
【００４５】
時刻ｔｓでＲＥＳ信号がＨレベルになってリセット期間が開始されると、駆動トランジスタ２４のドレイン電流がリセットトランジスタ２５を通ってキャパシタ２８を充電する。ノードａの電圧が徐々に上昇し、それにつれてドレイン電流Ｉｄが減少する。時刻ｔｉ、ｔｉｉ、またはｔｉｉｉでリセット期間が終了するとドレイン電流は流れなくなり、ノードａの電圧はリセット終了時点での電圧のまま保持される。ノードａの電圧はリセット時間が短いほど低いので、ゲートーソース間電圧Ｖｇｓは、Ｔ＝Ｔｉの場合のＶｇｓｉが最も大きく、Ｔ＝Ｔｉｉｉの場合のＶｇｓｉｉｉが最も小さい。
【００４６】
リセット期間終了後、時刻ｔｄでノードｂをＶｄａｔａからＶｒｅｆに切り替えると、Ｖｇｓはリセット時間終了時点での電圧に切り替えの変化分を加えた電圧になり、それに応じたドレイン電流が駆動トランジスタから有機ＥＬ素子に流れる。この電流は、ゲートーソース間電圧に依存するから、Ｔ＝Ｔｉの場合のＩｄｉが最も大きく、Ｔ＝Ｔｉｉｉの場合のＩｄｉｉｉが最も小さい。
【００４７】
図５（ｉ）−（ｉｉｉ）は、駆動トランジスタ２４のＶｔｈリセット後にデータ線に供給されるデータ電圧Ｖｄａｔａを横軸にとり、駆動トランジスタからＥＬに供給される電流Ｉｄを縦軸にとって、両者の関係を示したものである。リセット時間Ｔが（ｉ）短い場合、（ｉｉ）中間的な場合、（ｉｉｉ）長い場合の３通りについて示した。
【００４８】
２本の曲線は駆動トランジスタのβによる違いを示している。図５におけるトランジスタ１とトランジスタ２の交点（Ｖｔｈリセット動作終了時のＶｇｓ）をＶｔｈリセット点と記す。
【００４９】
前述のように、Ｖｔｈリセットを長時間行う程、ゲート−ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈ（Ｉｄ＝０）に近づく。例えば、１フレーム６０ＨｚのＶＧＡディスプレイ（６４０列＊４８０行）では、１行の書き込み時間は３４．７μｓ以下である。キャパシタ２８の大きさにもよるが、Ｖｔｈリセット時間Ｔは５μｓ以上でドレイン電流Ｉｄの誤差を１％程度以下になるＶｇｓにリセットすることができる。
【００５０】
図５（ｉｉ）をＶｔｈリセット時間Ｔの基準とする。図５（ｉｉ）のＶｔｈリセット点において２つのトランジスタ、トランジスタ１とトランジスタ２のそれぞれのドレイン電流Ｉｄ１、Ｉｄ２はＩｄ１＝Ｉｄ２＝Ｉｄｉｉ０であり、それぞれのゲートーソース間電圧Ｖｇｓ１、Ｖｇｓ２はＶｇｓ１＝Ｖｇｓ２＝Ｖｔｈｉｉである。以下、Ｖｔｈリセット点におけるドレイン電流をＶｔｈリセット電流と記す。Ｖｔｈリセット電流Ｉｄｉｉ０に相当するデータ電圧がＶｄａｔａ線Ｓに入力された場合は、前述のように異なる特性の駆動トランジスタのドレイン電流はＩｄｉｉ０となり誤差０である。一方、Ｖｄａｔａ線Ｓに入力されるデータ電圧Ｖｄａｔａが、Ｉｄｉｉ０以下及びＩｄｉｉ０以上の電流を発生させる条件においては、βが異なるので、Ｖｔｈリセット動作を行ってもドレイン電流Ｉｄに誤差が発生する。その誤差は、Ｖｔｈリセット点から離れる程大きくなる。
【００５１】
また、前述のようにＶｔｈリセット時間Ｔが図５（ｉ）から（ｉｉｉ）へと長くなるに従って、Ｖｔｈリセット点における駆動トランジスタ２４のドレイン電流Ｉｄは小さくなる。図５（ｉ）〜（ｉｉｉ）からわかるようにＶｔｈリセット時間Ｔの設定によりＶｔｈリセット電流を設定することができる。
【００５２】
図５（ｉ）は、図５（ｉｉ）と比べて、リセット時間Ｔを短くしており、Ｖｔｈリセット電流が大きい値に設定されるので、発光時のドレイン電流は大きくなり、かつ大電流領域でβばらつきΔβの影響を小さくできる。つまり、Ｖｔｈリセット電流はＩｄｉｉ０＜Ｉｄｉ０、発光時のドレイン電流はＩｄｉｉＨ１＜ＩｄｉＨ、ＩｄｉｉＨ２＜ＩｄｉＨ２、βばらつきは、ΔβｉＨ＜ΔβｉｉＨ、ΔβｉＬ＞ΔβｉｉＬの関係となる。
【００５３】
図５（ｉｉｉ）は、図５（ｉｉ）と比べて、リセット時間Ｔを長くしており、Ｖｔｈリセット電流が小さい値に設定されるので、発光時のドレイン電流は小さくなり、かつ小電流領域でβばらつきΔβの影響を小さくできる。つまり、Ｖｔｈリセット電流はＩｄｉｉ０＞Ｉｄｉｉｉ０、発光時のドレイン電流はＩｄｉｉＨ１＞ＩｄｉｉｉＨ、ＩｄｉｉＨ２＞ＩｄｉｉｉＨ２、βばらつきは、ΔβｉｉｉＨ＞ΔβｉｉＨ、ΔβｉｉｉＬ＜ΔβｉｉＬの関係となる。
【００５４】
したがって、データの平均値が大きい、すなわち明るい表示画像ではリセット時間Ｔを短く、一方、データの平均値が小さい、すなわち暗い表示画像ではリセット時間Ｔを長くすることにより、βばらつきΔβを小さくすることができる。
【００５５】
リセット時間は表示画面が全画素で最大輝度を表示したときに最短になる。平均輝度がＩａｖのときのリセット時間は、図４の時刻ｔｓから始まるＶｇｓの減衰カーブにおいて、リセット期間終了時点のＶｇｓが輝度Ｉａｖを表示したときのＶｇｓに一致するように決定される。Ｉａｖとリセット時間の関係をあらかじめ測定しておき、ルックアップテーブルに書き込んでおいて、実際の画像表示においてはそれを参照してリセット時間を設定してもよい。
【００５６】
明るい表示画像か暗い表示画像かの判断は、表示画像判定部で入力データを演算することにより可能である。その１つの方法は、１フレームにおける入力データの平均値を求め、基準値との比較により表示画像の明暗を判定し、その判定結果に応じてＶｔｈリセット時間Ｔを制御するという方法である。表示画像の判定方法は、入力データの平均値の他、γ特性を加味した輝度情報に変換したデータの平均値などで判定してもよい。また、明と暗の２つでなく数段階に表示画像をランク分けし、それに応じたＶｔｈリセット時間Ｔを設定してもよい。
【００５７】
図６は、駆動トランジスタのゲートーソース間電圧とドレイン電流の関係を示すグラフ上で電圧と電流の変調範囲を示したものである。データ電圧によってゲートーソース間電圧は横軸のＬとＨで示す両矢印の間で変調され、それによってドレイン電流は縦軸のＩｄＬからＩｄＨの範囲で変動する。リセット時間Ｔが（ｉ）短、（ｉｉ）中間、（ｉｉｉ）長の各場合で、リセット終了後のＶｇｓは図４のＶｇｓｉ，Ｖｇｓｉｉ、Ｖｇｓｉｉｉに示したように異なる値を取るので、データ電圧によるゲートーソース間電圧の変調範囲は、リセット時間が長くなるにつれてＤｉからＤｉｉｉへと低電圧側にシフトする。ドレイン電流の変調範囲もＣｉからＣｉｉｉへの低電流側へのシフトと変動幅の減少が生じる。これは、リセット時間を変えると画像の明るさやコントラストが変化することを示している。
【００５８】
リセット時間を変えても、画像の全体的な明るさやコントラストは変わらないことが望ましい。そのためには、一定のドレイン電流の変調範囲が得られるように、リセット時間に合わせて基準電圧Ｖｒｅｆを変化させ、Ｖｇｓの変調範囲Ｄが変わらないようにする。または、基準電圧Ｖｒｅｆの代わりに、データ電圧の範囲を変化させてもよい。データ電圧の範囲を変えるには、ディジタル画像データを変換処理する、またはデータ電圧を発生する回路（以下で説明するＤＡＣなど）の上限電圧および下限電圧を変えるなどの方法がある。
【００５９】
以下、本発明を実施例によって説明する。
【実施例１】
【００６０】
図７は本発明の第１の実施例の表示装置におけるデータ処理部１の内部を示すブロック図である。データ処理部１は、ディジタル／アナログ変換器（ＤＡＣ）１３を備え、外部から入ってくるディジタル画像データｄａｔａをアナログのデータ電圧Ｖｄａｔａに変換する。
【００６１】
図８はＤＡＣ１３の内部の回路を示す。上限電圧ＶＨと下限電圧ＶＬの間にラダー抵抗８１が接続され、その途中の２５６個の分岐点からとられた電圧Ｖ１−Ｖ２５６が、バッファアンプ８３を経て８ビットのデコーダ８２に入力される。デコーダ８２では８ビットのディジタル画像データｄａｔａがデコードされ、２５６本の電圧の１つが選択されてＶｄａｔａとして出力される。
【００６２】
データ処理部１はまた、ディジタル画像データｄａｔａから画面の平均輝度を計算し、その値によって表示画像の明るさを判定する表示画像判定部１１、ＤＡＣの出力電圧の上限と下限と（ＶＨとＶＬ）を決めるＤＡＣ電圧調整部１２、ならびに基準電圧Ｖｒｅｆを生成する基準電圧発生部１４を含んでいる。
【００６３】
表示画像判定部１１は、ディジタル画像データｄａｔａを取り入れてその平均輝度Ｉａｖを算出し、これをＤＡＣ電圧調整部１２とリセットパルス発生部２に送る。
【００６４】
リセットパルス発生部２は、平均輝度Ｉａｖに応じてパルス幅Ｔを調節したリセットパルスを発生させる。あらかじめ、決められた基準の輝度とそれに対応するリセット時間Ｔｉｉを求めておき、平均輝度Ｉａｖが基準の輝度Ｉ０に等しいかまたはそれより高いときはリセット時間ＴをＴｉｉより短いＴｉに、平均輝度Ｉａｖが基準の輝度より低いときはリセット時間ＴをＴｉｉより長いＴｉｉｉに設定する。
【００６５】
発生させたリセットパルスは制御線駆動回路４に入力され、行ごとにタイミングを遅らせたリセット信号ＲＥＳとして各画素回路に供給される。
【００６６】
ＤＡＣ電圧調整部１２は、平均輝度Ｉａｖに応じてＶＨとＶＬを調整し、これをＤＡＣ１３に供給する。基準となる輝度Ｉ０にたいするＤＡＣの上限電圧をＶＨｉｉ、下限電圧をＶＬｉｉとし、平均輝度ＩａｖがＩ０より高いときは、上限電圧ＶＨをＶＨｉｉより低いＶＨｉ、下限電圧ＶＬをＶＬｉｉより低いＶＬｉに設定する。平均輝度ＩａｖがＩ０より低いときは、上限電圧ＶＨをＶＨｉｉより高いＶＨｉｉｉ、下限電圧ＶＬもＶＬ０より高いＶＬｉｉｉに設定する。
【００６７】
ＤＡＣ１３は、データ電圧ｄａｔａに応じて、上限電圧ＶＨと下限電圧ＶＬの間のデータ電圧Ｖｄａｔａを発生させる。図９は、横軸のディジタル画像データに対して、縦軸に、輝度がＩ０のとき，および平均輝度ＩａｖがＩ０より高いときと低いときのＤＡＣ１３の発生するデータ電圧Ｖｄａｔａを示す。
【００６８】
発生したデータ電圧Ｖｄａｔａは、データ線駆動回路３を経て画素回路２０のデータ電圧線Ｓに供給される。
【００６９】
基準電圧発生部１４は、基準電圧Ｖｒｅｆを発生させる。発生した基準電圧Ｖｒｅｆはデータ線駆動回路３を経由して画素回路２０の基準電圧線Ｒに供給される。
【００７０】
本実施例のように、リセット時間の長さＴを変化させるとともにデータ電圧の範囲を変えることにより、表示画像の明るさとコントラストを変化させることなく、βばらつきに起因する輝度の不均一を小さく抑えるができる。
【００７１】
本実施例では、画像の明るさを平均輝度で判定したが、全画素にわたって出現頻度の最も高い階調レベル（最頻輝度）など、平均輝度以外の指標を明るさの判定に用いてもよい。また、明るさに応じてリセット時間を２段階に切り変えたが、３以上の多段階の切り替えでもよく、連続的にリセット時間を変化させてもよい。
【実施例２】
【００７２】
図１０は、本発明の第２の実施例のデータ処理部の構造を示すブロック図である。図７と同じ部分には同じ符号を付して、説明を省略する。
【００７３】
本実施例が実施例１と異なるのは、表示画像判定部１１の出力が、ＤＡＣ電圧調整部１２には入力されず、変わりに基準電圧発生部１４に入力される点である。すなわち本実施例では平均輝度に応じて基準電圧Ｖｒｅｆを切り替える。
【００７４】
図１１は、リセット時間の切り替えに応じた基準電圧Ｖｒｅｆの変化のさせ方を示す。（ｉ）（ｉｉ）（ｉｉｉ）は、リセット時間Ｔが（ｉ）短〜（ｉｉｉ）長の場合を表している。基準（ｉｉ）に対してリセット時間Ｔを短くした場合は、リセット時間終了直後のＶｇｓが高くなるので、その分だけ基準電圧をＶＨ（白表示のデータ電圧）に近いほうに設定する。基準（ｉｉ）に対してリセット時間Ｔを長くした場合は、逆に、リセット時間終了直後のＶｇｓが低くなる分だけ基準電圧をＶＬ（黒表示のデータ電圧）に近いほうに設定する。どちらの場合もデータ電圧は変えない。これによってＶｇｓの変調範囲とドレイン電流の変化範囲をともに不変に保つ変ことができる。
【実施例３】
【００７５】
図１２は本発明の第３の実施例である。図７と同じ部分には同じ符号をつけ、説明は省略する。
【００７６】
本実施例は、デジタルデータ処理部１５を設け、リセット時間の変化に応じてディジタル画像信号の範囲を変えることで、ドレイン電流の変調範囲を一定に保つ。
【００７７】
基準（ｉｉ）に対しリセット時間Ｔを短くした場合は、ドレイン電流Ｉｄの高いほうで変調範囲が拡大する。これをなくすために、デジタルデータ処理部１５は、画像信号の階調（８ビットのディジタル信号で表されているとする）を２５５より低い範囲に制限する。つまり、リセット時間Ｔを短くすることによりドレイン電流が高くなる分、ディジタル画像信号の高階調側を制限する。これによりドレイン電流の上限を不変に保つ。
【００７８】
一方、基準（ｉｉ）に対しリセット時間Ｔを長くした場合は、低電流側の変調範囲が拡大するので、低階調側のデータに制限を加える。つまり、０より高い階調順位を最低の階調とする。この結果ドレイン電流の下限を不変に保つことができる。
【００７９】
リセット時間Ｔを長くした場合、高階調側の電流も小さくなって輝度が低下する。これを改良する方法を図１３を用いて説明する。
【００８０】
リセット時間Ｔを長くする場合、基準（ｉｉ）に対し、データを大きくしなければ、ドレイン電流Ｉｄが小さくなってしまう。この場合、８ビットデコーダを備えたＤＡＣのままでは、０〜２５５までデータに割り当てられているため、全てのデータを表現することができない。そこで、０〜５１１のデータをアナログ電圧に変換させる９ビットデコーダを備えたＤＡＣを用いる。図１３は、各リセット時間Ｔに応じたデータとドレイン電流の関係を表しており、次の式を用いて求めた。
Ｉｄ＝Ｉｄ０（ｘ／２５５）γ
ここでＩｄ０はデータ２５５時のドレイン電流、ｘはデータ、γはガンマ係数である。
【００８１】
基準（ｉｉ）において、γ＝２．２、データ０〜２５５で、ドレイン電流ＩｄがＥＬ素子に０ｎＡ〜２００ｎＡ流れるとすると、各データのドレイン電流値を図１３（ｉｉ）のように求めることができる。
【００８２】
前述のように、データを変えずに、リセット時間Ｔを（ｉ）Ｔ短から（ｉｉｉ）Ｔ長に変化させ、Ｖｔｈリセット点が変わるとドレイン電流Ｉｄが変化してしまう。これを踏まえて、ドレイン電流を下記のように定義する。
【００８３】
（ｉｉ）と同じデータの場合、（ｉ）Ｔ短において、γ＝２．２、データ０〜２５５で、ドレイン電流ＩｄがＥＬ素子に０ｎＡ〜４００ｎＡ流れるとすると、各データのドレイン電流Ｉｄを図１３（ｉ）のように求めることができる。また、（ｉｉ）と同じデータの場合、（ｉｉｉ）Ｔ長において、γ＝２．２、データ０〜２５５で、ドレイン電流ＩｄがＥＬ素子に０ｎＡ〜２００ｎＡ流れるとすると、各データのドレイン電流Ｉｄを図１３（ｉｉｉ）のように求めることができる。
【００８４】
図１３のように、８ビットＤＡＣから９ビットＤＡＣに変えることにより、データの最大値が２５５から５１１に増え、リセット時間を長くする場合にも、所望のドレイン電流Ｉｄを得ることができる。つまり、リセット時間Ｔを長くすることによりドレイン電流が小さくなった分ＤＡＣのビット数を大きくし、データの範囲を広くすることにより所望のドレイン電流Ｉｄを得ることができる。
【符号の説明】
【００８５】
４ 制御線駆動回路
５ 表示領域
１１ 表示画像判定部
１２ ＤＡＣ電圧調整部
１３ ＤＡＣ
１４ 基準電圧発生部
２４ 駆動トランジスタ
２５ リセットトランジスタ
２７ 有機ＥＬ素子
２８ キャパシタ
Ｓ データ線
Ｒ 基準電圧線
Ｐ 電源線
【特許請求の範囲】
【請求項１】
表示領域に配列した複数の発光素子と、
前記複数の発光素子の各々に設けられ、前記発光素子に電流を供給する画素回路と、
データ線を通じて前記画素回路にデータ電圧を供給するデータ線駆動回路と、
制御信号線を通じて前記画素回路に制御信号を供給する制御線駆動回路と、
前記表示領域に表示される画像の明るさを画像データから判定する表示画像判定部と
を有する表示装置であって、
前記画素回路は、前記発光素子に供給する電流を生成する駆動トランジスタと、前記駆動トランジスタのゲートに一端が接続されたキャパシタと、前記駆動トランジスタのゲートとドレインの間に接続されたリセットトランジスタと、を備え、
前記制御線駆動回路は、
前記キャパシタの前記駆動トランジスタのゲートに接続された端子とは反対側の端子の電圧を前記データ電圧に設定した状態で前記リセットトランジスタを導通させる制御信号を前記画素回路に供給し、前記表示画像判定部の判定結果に応じて前記リセットトランジスタを導通させる時間を変えることを特徴とする表示装置。
【請求項２】
前記制御線駆動回路は、前記リセットトランジスタを導通させる時間を、前記画像の明るさが明るいときに短く、暗いときに長くなる変化をさせることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記リセットトランジスタの導通期間の長さに応じて、前記データ電圧の変調範囲が変化することを特徴とする請求項１に記載の表示装置。
【請求項４】
前記リセットトランジスタを導通させる期間の終了後に、前記キャパシタの前記駆動トランジスタのゲートに接続された端子とは反対側の端子が基準電圧に切り替えられることを特徴とする請求項１ないし３のいずれか１項に記載の表示装置。
【請求項５】
前記リセットトランジスタの導通期間の長さに応じて、前記基準電圧が変化することを特徴とする請求項４に記載の表示装置。
【請求項６】
前記表示画像判定部は、前記画像の明るさを前記画像データの平均輝度によって判定することを特徴とする請求項１ないし５のいずれか１項に記載の表示装置。
【請求項１】
表示領域に配列した複数の発光素子と、
前記複数の発光素子の各々に設けられ、前記発光素子に電流を供給する画素回路と、
データ線を通じて前記画素回路にデータ電圧を供給するデータ線駆動回路と、
制御信号線を通じて前記画素回路に制御信号を供給する制御線駆動回路と、
前記表示領域に表示される画像の明るさを画像データから判定する表示画像判定部と
を有する表示装置であって、
前記画素回路は、前記発光素子に供給する電流を生成する駆動トランジスタと、前記駆動トランジスタのゲートに一端が接続されたキャパシタと、前記駆動トランジスタのゲートとドレインの間に接続されたリセットトランジスタと、を備え、
前記制御線駆動回路は、
前記キャパシタの前記駆動トランジスタのゲートに接続された端子とは反対側の端子の電圧を前記データ電圧に設定した状態で前記リセットトランジスタを導通させる制御信号を前記画素回路に供給し、前記表示画像判定部の判定結果に応じて前記リセットトランジスタを導通させる時間を変えることを特徴とする表示装置。
【請求項２】
前記制御線駆動回路は、前記リセットトランジスタを導通させる時間を、前記画像の明るさが明るいときに短く、暗いときに長くなる変化をさせることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記リセットトランジスタの導通期間の長さに応じて、前記データ電圧の変調範囲が変化することを特徴とする請求項１に記載の表示装置。
【請求項４】
前記リセットトランジスタを導通させる期間の終了後に、前記キャパシタの前記駆動トランジスタのゲートに接続された端子とは反対側の端子が基準電圧に切り替えられることを特徴とする請求項１ないし３のいずれか１項に記載の表示装置。
【請求項５】
前記リセットトランジスタの導通期間の長さに応じて、前記基準電圧が変化することを特徴とする請求項４に記載の表示装置。
【請求項６】
前記表示画像判定部は、前記画像の明るさを前記画像データの平均輝度によって判定することを特徴とする請求項１ないし５のいずれか１項に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−６１３９０（Ｐ２０１３−６１３９０Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−１９８１６２（Ｐ２０１１−１９８１６２）
【出願日】平成２３年９月１２日（２０１１．９．１２）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１２日（２０１１．９．１２）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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