複数のデバイスアンダーテスト（ＤＵＴ）の同時テストに対応したヴァーチャルテストシステム
【課題】より正確なテストプログラムのデバグを十分に行うことができるようにする。
【解決手段】ヴァーチャルテストシステムにおいて、複数のデバイスアンダーテスト（ＤＵＴ）に対応して設けられた複数の半導体の動作シミュレーションモデル２０１−１〜２０１−３２と、複数のＤＵＴを同時にテストするＬＳＩテスタの動作シミュレーションモデル１０１と、複数のＤＵＴを実装するテストボード上の信号遅延モデル３０１−１〜３０１−３２とを備え、複数の半導体の動作シミュレーションモデル２０１−１〜２０１−３２と前記ＬＳＩテスタの動作シミュレーションモデル１０１とを接続する信号線に、テストボードにおける前記信号線に対応した信号遅延モデル３０１−１〜３０１−３２を付加した。
【解決手段】ヴァーチャルテストシステムにおいて、複数のデバイスアンダーテスト（ＤＵＴ）に対応して設けられた複数の半導体の動作シミュレーションモデル２０１−１〜２０１−３２と、複数のＤＵＴを同時にテストするＬＳＩテスタの動作シミュレーションモデル１０１と、複数のＤＵＴを実装するテストボード上の信号遅延モデル３０１−１〜３０１−３２とを備え、複数の半導体の動作シミュレーションモデル２０１−１〜２０１−３２と前記ＬＳＩテスタの動作シミュレーションモデル１０１とを接続する信号線に、テストボードにおける前記信号線に対応した信号遅延モデル３０１−１〜３０１−３２を付加した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同時に複数のデバイスアンダーテスト（被試験装置：ＤＵＴ：Device Under Test）をテスト可能なヴァーチャルテストシステム(仮想試験システム：ＶＴＳ:Virtual test Systemにおいて、実際のＬＳＩ(大規模集積回路：Large
Scale Integrated Circuit)テスタのピンから各ＤＵＴの端子までの信号遅延値をモデル化し遅延データとして付加したヴァーチャルテストシステムに関する。
【背景技術】
【０００２】
例えば、特許文献１には、ＩＣ（集積回路：Integrated Circuit）の動作を事前に評価するバーンイン試験の試験プログラムを実際の試験装置と実際の被試験ＩＣを使用せずにシミュレーションすることで評価時間を短縮するバーンイン試験プログラムのシミュレーション装置及び方法（仮想試験装置）が開示されている。
【０００３】
図４のヴァーチャルテストシステム（ＶＴＳ：仮想試験システム）において、ＬＳＩテスタのシミュレーションモデルと複数のＤＵＴシミュレーションモデルとが接続されている例を示す。ＬＳＩテスタのシミュレーションモデル１０１の複数の入出力ピン（例えば１０２４ピン）が、複数のＤＵＴシミュレーションモデル（例えば３２個：２０１−１〜２０１−３２）とそれぞれ接続されており、ＬＳＩテスタのシミュレーションモデル１０１から、所定の接続信号（例えば、クロック信号やリセット信号）が出力され、また入出力信号でのやり取りがＬＳＩテスタのシミュレーションモデル１０１と各ＤＵＴシミュレーションモデル２０１−１〜２０１−３２にて実行される。これらの実行タイミングはＬＳＩテスタのシミュレーションモデル１０１内のテストパターン発生部１０２のテストパターンに基づき出力される。
【０００４】
図５にＬＳＩテスタのシミュレーションモデル１０１の構成例と一つのＤＵＴシミュレーションモデル２０１の構成例の詳細を示す。図５において、ＬＳＩテスタのシミュレーションモデル１０１から送信されるテストパターンに対応したクロック信号、リセット信号及び入出力信号などの接続信号が、被検査装置（ＤＵＴ）に対応した半導体のシミュレーションモデル２０１へ送信され、半導体シミュレーションモデル２０１に設けられたＣＰＵ機能モデル２０４がＬＳＩテスタのシミュレーションモデル１０１からの命令信号を受信して、アドレス発生回路２０５によりメモリ１機能モデル２０２とメモリ２機能モデル２０３に対するＲｅａｄ／Ｗｒｉｔｅ信号とアドレス信号を生成して、メモリ１機能モデル２０２とメモリ２機能モデル２０３の検査テストを行っている。
【０００５】
このような構成により、図４のヴァーチャルテストシステムでは、ＬＳＩテスタのシミュレーションモデル１０１から同時に同一テストパターンが複数のＤＵＴシミュレーションモデル２０１−１〜２０１−３２に加えられる。また、各ＤＵＴシミュレーションモデル２０１−１〜２０１−３２から出力される信号は、ＬＳＩテスタのシミュレーションモデル１０１へ入力され、テストパターン発生部の期待値パターンと比較される。
【０００６】
このような構成においては、ＬＳＩテスタのシミュレーションモデル１０１と各ＤＵＴシミュレーションモデル２０１−１〜２０１−３２が直に接続されており、例えば番号１のＤＵＴと番号４のＤＵＴとでは、ＬＳＩテスタのシミュレーションモデル１０１からのテストパターンの入力タイミングや各ＤＵＴシミュレーションモデル２０１−１〜２０１−３２からの出力信号のタイミングは同一である。
【０００７】
しかし、一方で図６に示すように、例えば、実際のテストボード１の例では、ＤＵＴ３−１が実装されるソケット２とＤＵＴ３−４が実装されるソケット２では、ＬＳＩテスタと接続されるテストボード１裏面のＬＳＩテスタとの信号・電源・ＧＮＤインターフェイス部分４からの物理的距離が異なっており、実際には、ＤＵＴ３−１とＤＵＴ３−４とでは、信号の遅延時間に差が生じることになる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１３１３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年のＬＳＩテスタは、テストの生産性向上のために、複数のＤＵＴを同時にテストすることが求められている。複数のＤＵＴを同時にテストするためには、複数のＤＵＴを搭載できるテストボードが必要であり、複数のＤＵＴを搭載するための複数のソケットがテストボード上に実装されることになる。
【００１０】
そのために、例えば、３２個の同時テストを行う場合は３２個分のソケットが実装可能なボード面積が必要となり、テストボードの大きさは、Ｂ４サイズ程度になり、６４個同時テストを行う場合はテストボードの大きさはＢ３サイズ程度になる。（ＤＵＴが一個の場合にはテストボードの大きさはＢ６サイズ程度である）。
【００１１】
従って、複数のＤＵＴを同時にテストするためにテストボードが大型化し、ＬＳＩテスタから複数のＤＵＴまでの物理距離が長くなる。これはＬＳＩテスタのピンからの距離が遠いＤＵＴにおいては信号遅延時間が長くなり、ＬＳＩテスタのピンから近いＤＵＴは信号遅延が相対的に短いことを示しており、信号遅延にＤＵＴ毎にバラツキが発生することになる。
【００１２】
ＬＳＩテスタからＤＵＴへの電源やＧＮＤ（接地）のインピーダンス、信号配線同士のクロストークなどの問題も顕著になってくることを意味する。特に、マイコンやＡＳＳＰ（Application Specific Standard Product：特定の分野を対象に機能を特化させた汎用ＬＳＩ）など半導体の高速動作化に伴い、これらの問題はより顕著になる。
【００１３】
一方、大規模、高速のマイコンやＡＳＳＰなどＤＵＴのテストを行うテストプログラムの開発も膨大となり、ＬＳＩテスタ上でのデバッグにも多大な時間を要するようになってきている。そのためテストプログラムのデバッグを高価なＬＳＩテスタを使用するのではなく、マイコンやＡＳＳＰなど半導体の動作シミュレーションモデルとＬＳＩテスタの動作シミュレーションモデルとを含むヴァーチャルテストシステム（仮想テストシステム）を使用することが多くなってきている。
【００１４】
しかし、従来のヴァーチャルテストシステム（ＶＴＳ）では、半導体の動作シミュレーションモデルとＬＳＩテスタの動作シミュレーションモデルとは、直接接続されており、前述したような複数ＤＵＴを搭載するテストボード上の信号遅延時間の影響やＬＳＩテスタからテストボードまでの配線距離の影響が反映されていない。従って従来のＶＴＳでは、実際の信号遅延環境とは異なる状態となりテストプログラムのデバグを十分に行うことができず、実際のＬＳＩテスタにて複数のＤＵＴをテストボードにてテストを実行した時には、テストプログラムでの良品歩留りが低下し、あるいは、テストが失敗してしまうなど、テストプログラム開発が長期化するという問題が発生していた。
【課題を解決するための手段】
【００１５】
本発明のヴァーチャルテストシステムは、複数のＤＵＴに対応して設けられた複数の半導体の動作シミュレーションモデルと、前記複数のＤＵＴを同時にテストするＬＳＩテスタの動作シミュレーションモデルと、前記複数のＤＵＴを実装するテストボード上の信号遅延モデルとを備え、前記複数の半導体の動作シミュレーションモデルと前記ＬＳＩテスタの動作シミュレーションモデルとを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデルを付加したことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、より正確なテストプログラムのデバグを行うことができる。従って、実際にＬＳＩテスタにてテストプログラムを実行したときに歩留り低下やテストの失敗がなくなり、テストプログラム開発の時間が短縮され、また、いち早くテストプログラムを生産工場に適用することができ最短時間にて生産対応が可能になるという効果を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の実施例１の複数のデバイスアンダーテスト（ＤＵＴ）の同時テストに対応したヴァーチャルテストシステムを示す図である。
【図２】図２は、本発明の実施例１のＬＳＩテスタのシミュレーションモデルの構成例と一つのＤＵＴシミュレーションモデルの構成例の詳細を示す図である。
【図３】図３は、本発明の実施例２の複数のデバイスアンダーテスト（ＤＵＴ）の同時テストに対応したヴァーチャルテストシステムを示す図である。
【図４】図４は、本発明の前提となるＬＳＩテスタのシミュレーションモデルと複数のＤＵＴシミュレーションモデルとが接続されているＶＴＳ（仮想試験システム）を示す図である。
【図５】図５は、ＬＳＩテスタのシミュレーションモデルの構成例と一つのＤＵＴシミュレーションモデルの構成例の詳細を示す図である。
【図６】図６は、実際のテストボード上のソケットに実装されるＤＵＴがインターフェイス部分と接続される構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して説明する。
【実施例１】
【００１９】
図１は、本発明の実施例１の複数のＤＵＴをテストする場合のヴァーチャルテストシステムを示している。
【００２０】
本発明のヴァーチャルテストシステムは、複数のデバイスアンダーテスト（ＤＵＴ）に対応して設けられた複数の半導体の動作シミュレーションモデル２０１―１〜２０１−３２と、前記複数のＤＵＴを同時にテストするＬＳＩテスタの動作シミュレーションモデル１０１と、前記複数のＤＵＴを実装するテストボード１上の信号遅延モデル３０１―１〜３０１−３２とを備え、前記複数の半導体の動作シミュレーションモデル２０１―１〜２０１−３２と前記ＬＳＩテスタの動作シミュレーションモデル１０１とを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデル３０１―１〜３０１−３２を付加する。
【００２１】
複数のＤＵＴを実装するテストボード上の信号遅延モデルは、ＬＳＩテスタから複数のＤＵＴまでの物理距離に対応した各信号遅延時間を測定し、これらの各信号遅延時間に対応した各信号遅延信号を出力する遅延回路をシミュレ―ション回路としてヴァーチャルテストシステム内に構築する。例えば、カウンタ回路により所定の遅延時間に対応したカウントに到達した時点で制御信号を出力するなどの信号遅延モデルとすることが可能である。
【００２２】
図２は、本発明の実施例１のＬＳＩテスタのシミュレーションモデルの構成例と一つのＤＵＴシミュレーションモデルの構成例の詳細を示している。
図２において、ＬＳＩテスタのシミュレーションモデル１０１から送信されるテストパターンに対応したクロック信号、リセット信号及び入出力信号などの接続信号が、テストボード上の配線遅延モデルにより所定の遅延時間をもって、被検査装置（ＤＵＴ）に対応した半導体のシミュレーションモデル２０１へ送信され、半導体シミュレーションモデル２０１に設けられたＣＰＵ機能モデル２０４がＬＳＩテスタのシミュレーションモデル１０１からの命令信号を受信して、アドレス発生回路２０５によりメモリ１機能モデル２０２とメモリ２機能モデル２０３に対するＲｅａｄ／Ｗｒｉｔｅ信号とアドレス信号を生成して、メモリ１機能モデル２０２とメモリ２機能モデル２０３の検査テストを行う。
【００２３】
このように、クロック信号、リセット信号及び入出力信号などの接続信号にテストボード上の信号線に対応した配線遅延モデルを備える構成により、図１のヴァーチャルテストシステムでは、ＬＳＩテスタのシミュレーションモデル１０１からテストボード上の実際の配線遅延時間に対応してテストパターンが複数のＤＵＴシミュレーションモデル２０１−１〜２０１−３２に加えられる。また、各ＤＵＴシミュレーションモデル２０１−１〜２０１−３２から出力される信号は、ＬＳＩテスタのシミュレーションモデル１０１へテストボード上の実際の配線遅延時間に対応して入力され、テストパターン発生部の期待値パターンと比較される。
【００２４】
本発明の実施例１では、同時に複数のデバイスアンダーテスト（ＤＵＴ）をテスト可能なヴァーチャルテストシステムにおいて、複数のＤＵＴを実装するテストボード上の信号遅延モデルと、テストボード及びＬＳＩテスタとを接続する配線の遅延モデルとを備え、複数のＤＵＴに対応して設けられた複数の動作シミュレーションモデルとＬＳＩテスタの動作シミュレーションモデルとを接続する信号線、前記テストボードにおける前記信号線に対応した信号遅延モデルを付加することにより、実際の信号遅延環境と等価な、より精度のよいヴァーチャルスト環境を構築できるので、より正確なテストプログラムのデバグを行うことができる。
【００２５】
従って、実施例１の発明では、実際にＬＳＩテスタにてテストプログラムを実行したときに歩留り低下やテストの失敗がなくなり、テストプログラム開発の時間が短縮され、また、いち早くテストプログラムを生産工場に適用することができ最短時間にて生産対応が可能になると言う効果を得ることができる。
【実施例２】
【００２６】
図３は、本発明の実施例２の複数のＤＵＴをテストする場合のヴァーチャルテストシステムを示している。
【００２７】
実施例１のヴァーチャルテストシステムでは、信号の遅延モデルとして、テストボード及びＬＳＩテスタとを接続する配線の遅延モデルを備え、前記複数の半導体の動作シミュレーションモデル２０１―１〜２０１−３２と前記ＬＳＩテスタの動作シミュレーションモデル１０１とを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデル３０１―１〜３０１−３２を付加したが、実施例２の発明では、信号遅延モデルとして、前記テストボードにおける前記信号線に対応した信号遅延モデル３０１―１〜３０１−３２のみならず、更に、テストボード上に搭載される複数のＤＵＴをそれぞれ実装する複数のＩＣソケット２の遅延モデル４０１−１〜４０１−３２を備えるように構成する。
【００２８】
本発明の実施例２のヴァーチャルテストシステムでは、複数のＩＣソケット２の遅延モデルを備えることにより、ＬＳＩテスタと接続されるテストボード４裏面のＬＳＩテスタとの信号・電源・ＧＮＤインターフェイス部分６からの物理的距離に対応した信号の遅延時間の差のみならず、複数のＩＣソケット２内における各ＤＵＴに対応した遅延時間をも考慮することにより、更に正確なヴァーチャルテストを実行することができる。
【符号の説明】
【００２９】
１ テストボード
２ ＩＣソケット
３−１〜３−３２ ＩＣソケットに実装されたＤＵＴ
４ インターフェイス部分
１０１ ＬＳＩテスタ側のシミュレーションモデル
１０２ テストパターン発生部
１０３ ＬＳＩテスタ側のシミュレーションモデル
２０１ ＤＵＴのシミュレーションモデル
２０１−１〜２０１−３２ 半導体の動作シミュレーションモデル
２０２ メモリ１機能モデル
２０３ メモリ２機能モデル
２０４ ＣＰＵ機能モデル
２０５ アドレス発生回路
３０１−１〜３０１−３２ テストボード上の配線遅延モデル
４０１−１〜４０１−３２ ＩＣソケットの遅延モデル
【技術分野】
【０００１】
本発明は、同時に複数のデバイスアンダーテスト（被試験装置：ＤＵＴ：Device Under Test）をテスト可能なヴァーチャルテストシステム(仮想試験システム：ＶＴＳ:Virtual test Systemにおいて、実際のＬＳＩ(大規模集積回路：Large
Scale Integrated Circuit)テスタのピンから各ＤＵＴの端子までの信号遅延値をモデル化し遅延データとして付加したヴァーチャルテストシステムに関する。
【背景技術】
【０００２】
例えば、特許文献１には、ＩＣ（集積回路：Integrated Circuit）の動作を事前に評価するバーンイン試験の試験プログラムを実際の試験装置と実際の被試験ＩＣを使用せずにシミュレーションすることで評価時間を短縮するバーンイン試験プログラムのシミュレーション装置及び方法（仮想試験装置）が開示されている。
【０００３】
図４のヴァーチャルテストシステム（ＶＴＳ：仮想試験システム）において、ＬＳＩテスタのシミュレーションモデルと複数のＤＵＴシミュレーションモデルとが接続されている例を示す。ＬＳＩテスタのシミュレーションモデル１０１の複数の入出力ピン（例えば１０２４ピン）が、複数のＤＵＴシミュレーションモデル（例えば３２個：２０１−１〜２０１−３２）とそれぞれ接続されており、ＬＳＩテスタのシミュレーションモデル１０１から、所定の接続信号（例えば、クロック信号やリセット信号）が出力され、また入出力信号でのやり取りがＬＳＩテスタのシミュレーションモデル１０１と各ＤＵＴシミュレーションモデル２０１−１〜２０１−３２にて実行される。これらの実行タイミングはＬＳＩテスタのシミュレーションモデル１０１内のテストパターン発生部１０２のテストパターンに基づき出力される。
【０００４】
図５にＬＳＩテスタのシミュレーションモデル１０１の構成例と一つのＤＵＴシミュレーションモデル２０１の構成例の詳細を示す。図５において、ＬＳＩテスタのシミュレーションモデル１０１から送信されるテストパターンに対応したクロック信号、リセット信号及び入出力信号などの接続信号が、被検査装置（ＤＵＴ）に対応した半導体のシミュレーションモデル２０１へ送信され、半導体シミュレーションモデル２０１に設けられたＣＰＵ機能モデル２０４がＬＳＩテスタのシミュレーションモデル１０１からの命令信号を受信して、アドレス発生回路２０５によりメモリ１機能モデル２０２とメモリ２機能モデル２０３に対するＲｅａｄ／Ｗｒｉｔｅ信号とアドレス信号を生成して、メモリ１機能モデル２０２とメモリ２機能モデル２０３の検査テストを行っている。
【０００５】
このような構成により、図４のヴァーチャルテストシステムでは、ＬＳＩテスタのシミュレーションモデル１０１から同時に同一テストパターンが複数のＤＵＴシミュレーションモデル２０１−１〜２０１−３２に加えられる。また、各ＤＵＴシミュレーションモデル２０１−１〜２０１−３２から出力される信号は、ＬＳＩテスタのシミュレーションモデル１０１へ入力され、テストパターン発生部の期待値パターンと比較される。
【０００６】
このような構成においては、ＬＳＩテスタのシミュレーションモデル１０１と各ＤＵＴシミュレーションモデル２０１−１〜２０１−３２が直に接続されており、例えば番号１のＤＵＴと番号４のＤＵＴとでは、ＬＳＩテスタのシミュレーションモデル１０１からのテストパターンの入力タイミングや各ＤＵＴシミュレーションモデル２０１−１〜２０１−３２からの出力信号のタイミングは同一である。
【０００７】
しかし、一方で図６に示すように、例えば、実際のテストボード１の例では、ＤＵＴ３−１が実装されるソケット２とＤＵＴ３−４が実装されるソケット２では、ＬＳＩテスタと接続されるテストボード１裏面のＬＳＩテスタとの信号・電源・ＧＮＤインターフェイス部分４からの物理的距離が異なっており、実際には、ＤＵＴ３−１とＤＵＴ３−４とでは、信号の遅延時間に差が生じることになる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１３１３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年のＬＳＩテスタは、テストの生産性向上のために、複数のＤＵＴを同時にテストすることが求められている。複数のＤＵＴを同時にテストするためには、複数のＤＵＴを搭載できるテストボードが必要であり、複数のＤＵＴを搭載するための複数のソケットがテストボード上に実装されることになる。
【００１０】
そのために、例えば、３２個の同時テストを行う場合は３２個分のソケットが実装可能なボード面積が必要となり、テストボードの大きさは、Ｂ４サイズ程度になり、６４個同時テストを行う場合はテストボードの大きさはＢ３サイズ程度になる。（ＤＵＴが一個の場合にはテストボードの大きさはＢ６サイズ程度である）。
【００１１】
従って、複数のＤＵＴを同時にテストするためにテストボードが大型化し、ＬＳＩテスタから複数のＤＵＴまでの物理距離が長くなる。これはＬＳＩテスタのピンからの距離が遠いＤＵＴにおいては信号遅延時間が長くなり、ＬＳＩテスタのピンから近いＤＵＴは信号遅延が相対的に短いことを示しており、信号遅延にＤＵＴ毎にバラツキが発生することになる。
【００１２】
ＬＳＩテスタからＤＵＴへの電源やＧＮＤ（接地）のインピーダンス、信号配線同士のクロストークなどの問題も顕著になってくることを意味する。特に、マイコンやＡＳＳＰ（Application Specific Standard Product：特定の分野を対象に機能を特化させた汎用ＬＳＩ）など半導体の高速動作化に伴い、これらの問題はより顕著になる。
【００１３】
一方、大規模、高速のマイコンやＡＳＳＰなどＤＵＴのテストを行うテストプログラムの開発も膨大となり、ＬＳＩテスタ上でのデバッグにも多大な時間を要するようになってきている。そのためテストプログラムのデバッグを高価なＬＳＩテスタを使用するのではなく、マイコンやＡＳＳＰなど半導体の動作シミュレーションモデルとＬＳＩテスタの動作シミュレーションモデルとを含むヴァーチャルテストシステム（仮想テストシステム）を使用することが多くなってきている。
【００１４】
しかし、従来のヴァーチャルテストシステム（ＶＴＳ）では、半導体の動作シミュレーションモデルとＬＳＩテスタの動作シミュレーションモデルとは、直接接続されており、前述したような複数ＤＵＴを搭載するテストボード上の信号遅延時間の影響やＬＳＩテスタからテストボードまでの配線距離の影響が反映されていない。従って従来のＶＴＳでは、実際の信号遅延環境とは異なる状態となりテストプログラムのデバグを十分に行うことができず、実際のＬＳＩテスタにて複数のＤＵＴをテストボードにてテストを実行した時には、テストプログラムでの良品歩留りが低下し、あるいは、テストが失敗してしまうなど、テストプログラム開発が長期化するという問題が発生していた。
【課題を解決するための手段】
【００１５】
本発明のヴァーチャルテストシステムは、複数のＤＵＴに対応して設けられた複数の半導体の動作シミュレーションモデルと、前記複数のＤＵＴを同時にテストするＬＳＩテスタの動作シミュレーションモデルと、前記複数のＤＵＴを実装するテストボード上の信号遅延モデルとを備え、前記複数の半導体の動作シミュレーションモデルと前記ＬＳＩテスタの動作シミュレーションモデルとを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデルを付加したことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、より正確なテストプログラムのデバグを行うことができる。従って、実際にＬＳＩテスタにてテストプログラムを実行したときに歩留り低下やテストの失敗がなくなり、テストプログラム開発の時間が短縮され、また、いち早くテストプログラムを生産工場に適用することができ最短時間にて生産対応が可能になるという効果を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の実施例１の複数のデバイスアンダーテスト（ＤＵＴ）の同時テストに対応したヴァーチャルテストシステムを示す図である。
【図２】図２は、本発明の実施例１のＬＳＩテスタのシミュレーションモデルの構成例と一つのＤＵＴシミュレーションモデルの構成例の詳細を示す図である。
【図３】図３は、本発明の実施例２の複数のデバイスアンダーテスト（ＤＵＴ）の同時テストに対応したヴァーチャルテストシステムを示す図である。
【図４】図４は、本発明の前提となるＬＳＩテスタのシミュレーションモデルと複数のＤＵＴシミュレーションモデルとが接続されているＶＴＳ（仮想試験システム）を示す図である。
【図５】図５は、ＬＳＩテスタのシミュレーションモデルの構成例と一つのＤＵＴシミュレーションモデルの構成例の詳細を示す図である。
【図６】図６は、実際のテストボード上のソケットに実装されるＤＵＴがインターフェイス部分と接続される構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して説明する。
【実施例１】
【００１９】
図１は、本発明の実施例１の複数のＤＵＴをテストする場合のヴァーチャルテストシステムを示している。
【００２０】
本発明のヴァーチャルテストシステムは、複数のデバイスアンダーテスト（ＤＵＴ）に対応して設けられた複数の半導体の動作シミュレーションモデル２０１―１〜２０１−３２と、前記複数のＤＵＴを同時にテストするＬＳＩテスタの動作シミュレーションモデル１０１と、前記複数のＤＵＴを実装するテストボード１上の信号遅延モデル３０１―１〜３０１−３２とを備え、前記複数の半導体の動作シミュレーションモデル２０１―１〜２０１−３２と前記ＬＳＩテスタの動作シミュレーションモデル１０１とを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデル３０１―１〜３０１−３２を付加する。
【００２１】
複数のＤＵＴを実装するテストボード上の信号遅延モデルは、ＬＳＩテスタから複数のＤＵＴまでの物理距離に対応した各信号遅延時間を測定し、これらの各信号遅延時間に対応した各信号遅延信号を出力する遅延回路をシミュレ―ション回路としてヴァーチャルテストシステム内に構築する。例えば、カウンタ回路により所定の遅延時間に対応したカウントに到達した時点で制御信号を出力するなどの信号遅延モデルとすることが可能である。
【００２２】
図２は、本発明の実施例１のＬＳＩテスタのシミュレーションモデルの構成例と一つのＤＵＴシミュレーションモデルの構成例の詳細を示している。
図２において、ＬＳＩテスタのシミュレーションモデル１０１から送信されるテストパターンに対応したクロック信号、リセット信号及び入出力信号などの接続信号が、テストボード上の配線遅延モデルにより所定の遅延時間をもって、被検査装置（ＤＵＴ）に対応した半導体のシミュレーションモデル２０１へ送信され、半導体シミュレーションモデル２０１に設けられたＣＰＵ機能モデル２０４がＬＳＩテスタのシミュレーションモデル１０１からの命令信号を受信して、アドレス発生回路２０５によりメモリ１機能モデル２０２とメモリ２機能モデル２０３に対するＲｅａｄ／Ｗｒｉｔｅ信号とアドレス信号を生成して、メモリ１機能モデル２０２とメモリ２機能モデル２０３の検査テストを行う。
【００２３】
このように、クロック信号、リセット信号及び入出力信号などの接続信号にテストボード上の信号線に対応した配線遅延モデルを備える構成により、図１のヴァーチャルテストシステムでは、ＬＳＩテスタのシミュレーションモデル１０１からテストボード上の実際の配線遅延時間に対応してテストパターンが複数のＤＵＴシミュレーションモデル２０１−１〜２０１−３２に加えられる。また、各ＤＵＴシミュレーションモデル２０１−１〜２０１−３２から出力される信号は、ＬＳＩテスタのシミュレーションモデル１０１へテストボード上の実際の配線遅延時間に対応して入力され、テストパターン発生部の期待値パターンと比較される。
【００２４】
本発明の実施例１では、同時に複数のデバイスアンダーテスト（ＤＵＴ）をテスト可能なヴァーチャルテストシステムにおいて、複数のＤＵＴを実装するテストボード上の信号遅延モデルと、テストボード及びＬＳＩテスタとを接続する配線の遅延モデルとを備え、複数のＤＵＴに対応して設けられた複数の動作シミュレーションモデルとＬＳＩテスタの動作シミュレーションモデルとを接続する信号線、前記テストボードにおける前記信号線に対応した信号遅延モデルを付加することにより、実際の信号遅延環境と等価な、より精度のよいヴァーチャルスト環境を構築できるので、より正確なテストプログラムのデバグを行うことができる。
【００２５】
従って、実施例１の発明では、実際にＬＳＩテスタにてテストプログラムを実行したときに歩留り低下やテストの失敗がなくなり、テストプログラム開発の時間が短縮され、また、いち早くテストプログラムを生産工場に適用することができ最短時間にて生産対応が可能になると言う効果を得ることができる。
【実施例２】
【００２６】
図３は、本発明の実施例２の複数のＤＵＴをテストする場合のヴァーチャルテストシステムを示している。
【００２７】
実施例１のヴァーチャルテストシステムでは、信号の遅延モデルとして、テストボード及びＬＳＩテスタとを接続する配線の遅延モデルを備え、前記複数の半導体の動作シミュレーションモデル２０１―１〜２０１−３２と前記ＬＳＩテスタの動作シミュレーションモデル１０１とを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデル３０１―１〜３０１−３２を付加したが、実施例２の発明では、信号遅延モデルとして、前記テストボードにおける前記信号線に対応した信号遅延モデル３０１―１〜３０１−３２のみならず、更に、テストボード上に搭載される複数のＤＵＴをそれぞれ実装する複数のＩＣソケット２の遅延モデル４０１−１〜４０１−３２を備えるように構成する。
【００２８】
本発明の実施例２のヴァーチャルテストシステムでは、複数のＩＣソケット２の遅延モデルを備えることにより、ＬＳＩテスタと接続されるテストボード４裏面のＬＳＩテスタとの信号・電源・ＧＮＤインターフェイス部分６からの物理的距離に対応した信号の遅延時間の差のみならず、複数のＩＣソケット２内における各ＤＵＴに対応した遅延時間をも考慮することにより、更に正確なヴァーチャルテストを実行することができる。
【符号の説明】
【００２９】
１ テストボード
２ ＩＣソケット
３−１〜３−３２ ＩＣソケットに実装されたＤＵＴ
４ インターフェイス部分
１０１ ＬＳＩテスタ側のシミュレーションモデル
１０２ テストパターン発生部
１０３ ＬＳＩテスタ側のシミュレーションモデル
２０１ ＤＵＴのシミュレーションモデル
２０１−１〜２０１−３２ 半導体の動作シミュレーションモデル
２０２ メモリ１機能モデル
２０３ メモリ２機能モデル
２０４ ＣＰＵ機能モデル
２０５ アドレス発生回路
３０１−１〜３０１−３２ テストボード上の配線遅延モデル
４０１−１〜４０１−３２ ＩＣソケットの遅延モデル
【特許請求の範囲】
【請求項１】
複数のＤＵＴに対応して設けられた複数の半導体の動作シミュレーションモデルと、前記複数のＤＵＴを同時にテストするＬＳＩテスタの動作シミュレーションモデルと、前記複数のＤＵＴを実装するテストボード上の信号遅延モデルとを備え、
前記複数の半導体の動作シミュレーションモデルと前記ＬＳＩテスタの動作シミュレーションモデルとを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデルを付加したことを特徴とするヴァーチャルテストシステム。
【請求項２】
複数のＤＵＴに対応して設けられた複数の半導体の動作シミュレーションモデルと、前記複数のＤＵＴを同時にテストするＬＳＩテスタの動作シミュレーションモデルと、前記複数のＤＵＴを実装するテストボード上の信号遅延モデルと、前記テストボード上に搭載され複数ＤＵＴをそれぞれ実装する複数のＩＣソケットの遅延モデルとを備え、
前記複数の半導体の動作シミュレーションモデルと前記ＬＳＩテスタの動作シミュレーションモデルとを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデル及びＩＣソケットの遅延モデルを付加したことを特徴とするヴァーチャルテストシステム。
【請求項１】
複数のＤＵＴに対応して設けられた複数の半導体の動作シミュレーションモデルと、前記複数のＤＵＴを同時にテストするＬＳＩテスタの動作シミュレーションモデルと、前記複数のＤＵＴを実装するテストボード上の信号遅延モデルとを備え、
前記複数の半導体の動作シミュレーションモデルと前記ＬＳＩテスタの動作シミュレーションモデルとを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデルを付加したことを特徴とするヴァーチャルテストシステム。
【請求項２】
複数のＤＵＴに対応して設けられた複数の半導体の動作シミュレーションモデルと、前記複数のＤＵＴを同時にテストするＬＳＩテスタの動作シミュレーションモデルと、前記複数のＤＵＴを実装するテストボード上の信号遅延モデルと、前記テストボード上に搭載され複数ＤＵＴをそれぞれ実装する複数のＩＣソケットの遅延モデルとを備え、
前記複数の半導体の動作シミュレーションモデルと前記ＬＳＩテスタの動作シミュレーションモデルとを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデル及びＩＣソケットの遅延モデルを付加したことを特徴とするヴァーチャルテストシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１９７３５６（Ｐ２０１０−１９７３５６Ａ）
【公開日】平成２２年９月９日（２０１０．９．９）
【国際特許分類】
【出願番号】特願２００９−４５９５２（Ｐ２００９−４５９５２）
【出願日】平成２１年２月２７日（２００９．２．２７）
【出願人】（５０１３５８５０７）株式会社シスウェーブ (17)
【Ｆターム（参考）】
【公開日】平成２２年９月９日（２０１０．９．９）
【国際特許分類】
【出願日】平成２１年２月２７日（２００９．２．２７）
【出願人】（５０１３５８５０７）株式会社シスウェーブ (17)
【Ｆターム（参考）】
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