記録素子基板、記録ヘッド、および記録ヘッドの製造方法
【課題】インピーダンス不整合による伝送波形劣化を抑制できるようにした記録素子基板、記録ヘッド、および記録ヘッドの製造方法を提供する。
【解決手段】第１および第２の端子を含むレシーバ１０１と、第１の入力パッド１０５１と、第２の入力パッド１０５４と、第２の端子と接続される複数の選択パッドとを有する記録素子基板１００を用意する工程と、第１の信号を伝送する第１の伝送配線と、第２の信号を伝送する第２の伝送配線とを有するヘッド基板を用意する工程と、複数の合成抵抗値の値に応じて、第１の伝送配線と複数の選択パッドのうちのいずれとを接続するかを選択する選択工程と選択工程で選択された複数の選択パッドのうちの少なくとも１つと第１の伝送配線とを接続するとともに、第１の入力パッドと第１の伝送配線との接続と第２の入力パッドと第２の伝送配線との接続を行う工程とを有する。
【解決手段】第１および第２の端子を含むレシーバ１０１と、第１の入力パッド１０５１と、第２の入力パッド１０５４と、第２の端子と接続される複数の選択パッドとを有する記録素子基板１００を用意する工程と、第１の信号を伝送する第１の伝送配線と、第２の信号を伝送する第２の伝送配線とを有するヘッド基板を用意する工程と、複数の合成抵抗値の値に応じて、第１の伝送配線と複数の選択パッドのうちのいずれとを接続するかを選択する選択工程と選択工程で選択された複数の選択パッドのうちの少なくとも１つと第１の伝送配線とを接続するとともに、第１の入力パッドと第１の伝送配線との接続と第２の入力パッドと第２の伝送配線との接続を行う工程とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、紙および布等の記録媒体に文字および図形等の情報を形成する記録素子を有する記録素子基板、記録素子基板を有する記録ヘッド、および記録ヘッドの製造方法に関する。
【背景技術】
【０００２】
インクジェットプリンタにおいては、印字の高速化の要求に応じて、複数の記録素子基板を所定方向に記録媒体の幅（以下では、印字幅と称する）と同一幅に並べるラインヘッドが提案されている。この記録ヘッドの場合、ヘッドが固定され、印字幅で一度に記録ができるため、記録ヘッドが往復印字を行うシリアルプリンタに比べ高速の記録が可能である。このようなラインヘッドの構造の一例が、特許文献１に開示されている。
【０００３】
特許文献１の第１図には、組み立て後の記録ヘッドの外観が開示され、特許文献１の第３図にはその第１図に示した記録ヘッドの分解図が開示されている。
【０００４】
特許文献１の第１図および第３図において、複数の記録素子基板Ｈ１１００ａ〜１１００ｄは、第１のプレートＨ１２００に所定方向に配置され、電気配線基板Ｈ１３００にワイヤボンディング等により電気的に接続される。プリンタ本体より、電気配線基板Ｈ１３００に設けられた外部信号入力端子Ｈ１３０１を介して、記録素子基板Ｈ１１００に電源や制御信号が供給される。
【０００５】
特許文献１の第９図には、４つの記録素子基板Ｈ１１００ａ〜１１００ｄ間の信号配線が開示されている。また、ＨＥＡＴ１〜８およびＩＤＡＴＡ１〜８の信号は各記録素子基板から個別に外部信号入力端子に接続される。ＨＥＡＴ１〜８は各記録素子基板上の記録素子に印加するパルス信号を示し、ＩＤＡＴＡ１〜８はＤＣＬＫに同期して、各記録素子基板に所望の記録素子を選択するデータ信号を示す。特許文献１の第１０図には、各信号のタイミングが示されている。
【０００６】
上述のラインヘッド型の記録ヘッドで、より幅の広い記録媒体に印字したい場合、印字幅方向に並べる記録素子基板の数を増やせばよいが、記録素子基板の数の増加に伴ってラインヘッドの入力端子数が増大してしまう。写真画質のような高精細な印字をラインヘッドで実現する場合にも、記録素子基板上で印字幅に対する記録素子密度を増加させることや、印字幅方向の記録素子配列の数を増やすことが有効である。この場合、１つの記録素子基板あたりの記録素子数が増加することになる。記録素子数の増加に伴い、記録素子基板に入力されるデータ数も増加してしまう。さらに、印字速度を低下させずにデータ数の増加に対応するためには、データ転送の高速化が求められる。ラインヘッドのように、ヘッド入力端子から記録素子基板に至るまでの配線長が長くなると、配線途中で波形が劣化したり、外部から配線へのノイズによりデータ化けが発生したりすることがある。そのため、高速なデータ転送が困難となる。
【０００７】
このような問題に対して、低振幅差動データ転送（Low Voltage Differential Signaling：ＬＶＤＳ）の方式が有効である。図１４は関連するＬＶＤＳ方式による送信側と受信側の一例を示す図である。
【０００８】
図１４に示すように、ＬＶＤＳ方式によるデータ転送の場合、送信側のトランスミッタ１４０１が信号を電流で出力し、受信側のレシーバ１４０２は入力される電流を電圧に変換する。データ転送波形に歪みを生じさせることなく、高速のデータ転送を可能にするには、送信側と受信側のインピーダンスが整合していることが望ましく、受信側端に終端抵抗素子が必要とされている。
【０００９】
データを伝送する線路と受信側端の終端抵抗素子とのインピーダンスが整合されていると、データ転送波形は、図１５（Ａ）に示すような波形になる。線路と終端抵抗素子ｈとのインピーダンスに不整合があると、データ転送波形は、図１５（Ｂ）に示すように、反射が生じて波形が歪み、高速のデータ転送が難しくなる。インピーダンスの不整合を防ぐには、抵抗値が保証されている抵抗素子を、受信側端近くに、外付けで実装することが有効である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２９６６３８号公報（第１図、第３図、第９図、第１０図）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、記録ヘッドの記録素子基板の端の近傍に抵抗素子のような部品を実装することは、抵抗素子のインクに対する絶縁性と、ヘッド表面のインクのふき取り時におけるヘッド表面の平坦性との要求から、信頼性およびメンテナンスの点で困難である。
【００１２】
また、終端抵抗素子として、記録素子基板に半導体プロセスで形成される抵抗素子を用いることも考えられる。このような記録素子基板は、半導体製造プロセスを用いて製造されるものであり、１枚のシリコンウェハーから多量の記録素子基板が一度に作成される。
【００１３】
このような半導体製造プロセスで製造された記録素子基板は、製造ばらつきの影響によって、素子基板間で抵抗素子の抵抗値に２０〜３０％のバラツキが生じてしまう。そのため、記録素子基板によっては、抵抗素子を設けたとしても、インピーダンスの不整合が生じてデータ転送波形が歪んでしまい、高速でデータ転送を行えないという懸念がある。
【００１４】
このような製造上のバラツキを低減するために、抵抗値を所定の値に合わせこむ方法としてレーザ等で抵抗素子にトリミングを行う方法が知られている。しかし、この方法では、製造上のコストアップにつながるだけでなく、レーザで基板表面にダメージが生じた場合に抵抗素子のインクからの絶縁性が保てなくなると、信頼性の問題が生じてしまうおそれがある。
【００１５】
本発明は、上記問題点に鑑みてなされたものであり、外付けの終端抵抗素子を使用せずに、インピーダンス不整合による伝送波形劣化を抑制できるようにした記録素子基板、記録ヘッド、および記録ヘッドの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本発明の一態様は、製造装置の記録ヘッドの製造方法であって、差動信号の第１および第２の信号のそれぞれが入力される第１および第２の端子を含むレシーバと、前記第１の端子と接続され前記第１の信号が外部から入力される第１の入力パッドと、前記第２の端子と接続され前記第２の信号が外部から入力される第２の入力パッドと、それぞれが異なる合成抵抗値となるように、複数の抵抗素子のうち２以上の抵抗素子を介して前記第２の端子と接続される複数の選択パッドとを有する記録素子基板を用意する工程と、前記第１の信号を伝送する第１の伝送配線と、前記第２の信号を伝送する第２の伝送配線とを有するヘッド基板を用意する工程と、複数の前記合成抵抗値の値に応じて、前記第１の伝送配線と前記複数の選択パッドのうちのいずれとを接続するかを選択する選択工程と、前記選択工程で選択された前記複数の選択パッドのうちの少なくとも１つと前記第１の伝送配線とを接続するとともに、前記第１の入力パッドと前記第１の伝送配線との接続と前記第２の入力パッドと前記第２の伝送配線との接続を行う工程とを有する。
【発明の効果】
【００１７】
本発明によれば、記録素子基板の製造上のコストアップや記録ヘッドの信頼性を低下させることなく、インピーダンスの不整合による伝送波形劣化を抑制できる。これにより、例えば、高速でデータ転送を行うことができるとともに、また、信頼性の向上も図れる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態の記録ヘッドの一例を示す外観斜視図である。
【図２】第１の実施形態の記録素子基板の入力部の一構成例を示す回路図である。
【図３Ａ】第１の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図３Ｂ】第１の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図３Ｃ】第１の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図３Ｄ】第１の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図４Ａ】ヘッド基板と記録素子基板をワイヤボンディングで接続した場合の外観斜視図である。
【図４Ｂ】ヘッド基板と記録素子基板をワイヤボンディングで接続した場合の外観斜視図である。
【図４Ｃ】ヘッド基板と記録素子基板をワイヤボンディングで接続した場合の外観斜視図である。
【図４Ｄ】ヘッド基板と記録素子基板をワイヤボンディングで接続した場合の外観斜視図である。
【図５】抵抗値のバラツキを補正する方法を説明するための図である。
【図６】抵抗値のバラツキに対する補正範囲を説明するための図である。
【図７】第１の実施形態の記録ヘッドの製造方法の要部を示すフローチャートである。
【図８Ａ】第２の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図８Ｂ】第２の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図８Ｃ】第２の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図８Ｄ】第２の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図９】第２の実施形態の記録ヘッドの製造方法の要部を示すフローチャートである。
【図１０】第３の実施形態における記録素子基板の入力部の一構成例を示す回路図である。
【図１１】第４の実施形態の記録素子基板の一構成例を示すブロック図である。
【図１２】記録素子基板に入力される信号のタイミングを示す図である。
【図１３】第４の実施形態におけるヘッド基板の一構成例を示す図である。
【図１４】関連するＬＶＤＳ方式によるデータ転送方法を説明するためのブロック図である。
【図１５】データ転送波形の一例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図面を参照して詳細に説明する。
【００２０】
（第１の実施形態）
本実施形態の記録ヘッドの構成を説明する。図１は第１の実施形態における記録ヘッドの一例を示す外観斜視図である。図１（Ｂ）は、図１（Ａ）に示す記録ヘッドを分解した場合の外観斜視図を示す。
【００２１】
図１（Ａ）および図１（Ｂ）に示すように、記録ヘッド２００は、支持部材２６３と、ヘッド基板２０１とを有する。支持部材２６３には、複数の記録素子基板１００が所定の方向に配置されている。ヘッド基板２０１には、接続電極２５３が設けられている。複数の記録素子基板１００は、ワイヤボンディング等により、ヘッド基板２０１の接続電極２５３と電気的に接続される。図に示さないプリンタ本体より接続電極２５３を介して記録素子基板１００に電源や制御信号が供給される。
【００２２】
図２は第１の実施形態の記録素子基板の入力部の一構成例を示し、記録素子基板上に設けられたＬＶＤＳレシーバの入力部の回路図を示す。
【００２３】
図２に示すように、記録素子基板１００の入力部には、差動信号が入力されるＬＶＤＳレシーバ１０１と、ＬＶＤＳレシーバ１０１の２つの入力端子と接続される入力パッド１０５１および１０５４と、可変抵抗部１５０とが設けられている。可変抵抗部１５０は、抵抗素子１０２、１０３および１０４と、入力パッド１０５２および１０５３とを有する。可変抵抗部１５０は、ＬＶＤＳレシーバ１０１の２つの入力端子間の抵抗値を調整する。
【００２４】
入力パッド１０５１が第１の入力パッドに相当し、入力パッド１０５４が第２の入力パッドに相当する。また、入力パッド１０５２が第３の入力パッドに相当し、入力パッド１０５３が第４の入力パッドに相当する。抵抗素子１０２が第１の抵抗素子に相当し、抵抗素子１０３が第２の抵抗素子に相当し、抵抗素子１０４が第３の抵抗素子に相当する。
【００２５】
ＬＶＤＳレシーバ１０１の２つの差動入力端子のうち、一方の端子（以下では＋側入力端子と称する）は入力パッド１０５１に接続され、他方の端子（以下では、−側入力端子と称する）は入力パッド１０５４に接続されている。差動信号のうち、＋側入力端子に入力される信号を第１の信号と称し、−側入力端子に入力される信号を第２の信号と称する。＋側入力端子が第１の端子に相当し、−側入力端子が第２の端子に相当する。
【００２６】
抵抗素子１０２の２つの端子のうち一方の端子が、ＬＶＤＳレシーバ１０１の２つの差動入力端子のうち、−側入力端子に接続されている。抵抗素子１０２の２つの端子のうち、他方の端子は、抵抗素子１０３および１０４と接続されている。抵抗素子１０３の２つの端子のうち、一方の端子は抵抗素子１０２および１０４に接続され、他方の端子は入力パッド１０５２に接続されている。抵抗素子１０４の２つの端子のうち、一方の端子は抵抗素子１０２および１０３に接続され、他方の端子は入力パッド１０５３に接続されている。
【００２７】
このような記録素子基板１００は、半導体製造工程で作製（製造）される。この半導体製造工程においては、１枚のシリコンウェハーに複数の記録素子基板１００が一度に形成され、これらが切り出されることで１枚の記録素子基板１００が製造される。このような記録素子基板１００の抵抗素子１０２、１０３および１０４は、ポリシリコン等の材料で、フォトリソグラフ法を用いてパターニングして設けたり、所望の位置にフォトリソグラフィ法等でマスクを設け、このマスクを介してシリコン基板上にボロンやリン等を拡散させた拡散抵抗という形で形成することができる。このような半導体製造工程を用いて記録素子基板を形成すると、シリコンウェハー上の位置や製造ロット毎に、材料の膜厚や幅にばらつきが生じる。そのため、抵抗素子１０２、１０３および１０４も、記録素子基板１００間でそれぞれの抵抗値が約２０〜３０％の幅でばらついてくる。
【００２８】
終端抵抗として設けた抵抗素子に約２０〜３０％ものばらつきがあると、記録素子基板によっては、図１５（Ｂ）のようにインピーダンスの不整合が生じてデータ転送波形が歪んでしまい、高速でデータ転送を行うことができないという懸念がある。
【００２９】
図３Ａから図３Ｄはヘッド基板と記録素子基板の接続形態の例を示す図である。図３Ａから図３Ｄに示すヘッド基板２０１は、ＦＰＣ（Flexible Printed Circuit）、ＰＣＢ(Printed Circuit Board)、またはセラミックの配線体等の電気配線構造を備えた配線基板である。
【００３０】
記録素子基板１００は、図１（Ａ）および（Ｂ）に示した記録ヘッド２００の支持部材２６３上に実装される。ヘッド基板２０１は、パッド部２０２１〜２０２４と、伝送線路（すなわち、伝送配線）２０４１および２０４２と、外部接続端子２０３１および２０３２とを有する。伝送線路２０４１が第１の伝送配線に相当し、伝送線路２０４２が第２の伝送配線に相当する。
【００３１】
パッド部２０２１〜２０２４は、ワイヤボンディングによるワイヤ２０５で、記録素子基板１００と電気的に接続するための端子である。外部接続端子２０３１および２０３２は、複数のパッド部２０２１〜２０２４とヘッド基板２０１の外部との電気的な接続を行うための端子である。伝送線路２０４１および２０４２は、外部接続端子２０３１および２０３２を介して外部から入力される差動信号をＬＶＤＳレシーバ１０１に伝送するための一対の配線である。
【００３２】
伝送線路２０４２はパッド部２０２４と外部接続端子２０３２に接続されている。伝送線路２０４１は、一方の端が複数のパッド部２０２１〜２０２３に共通に接続され、他方の端が外部接続端子２０３１に接続されている。パッド部２０２４は、ＬＶＤＳレシーバ１０１の−側入力端子と接続された入力パッド１０５４とワイヤボンディングによるワイヤ２０５で接続されている。ＬＶＤＳレシーバ１０１の＋側入力端子に接続された入力パッド１０５１は、パッド部２０２１とワイヤボンディングによるワイヤ２０５で接続されている。ここまでが、図３Ａから図３Ｄに共通する構成である。
【００３３】
パッド部２０２２および２０２３と記録素子基板１００との接続は、記録素子基板上に設けられた複数の抵抗素子の値に応じて、図３Ａから図３Ｃのうちのいずれかの接続を選択できる。
【００３４】
図３Ａに示す構成では、パッド部２０２２と入力パッド１０５２とがワイヤ２０５で接続され、パッド部２０２３と入力パッド１０５３とがワイヤ２０５で接続されている。図３Ｂに示す構成では、パッド部２０２２と入力パッド１０５２とがワイヤ２０５で接続されているが、パッド部２０２３と入力パッド１０５３とは接続されていない。図３Ｃに示す構成では、パッド部２０２２と入力パッド１０５２とは接続されていないが、パッド部２０２３と入力パッド１０５３とはワイヤ２０５で接続されている。図３Ｄに示す構成では、パッド部２０２２と入力パッド１０５２は接続されておらず、パッド部２０２３と入力パッド１０５３も接続されていない。
【００３５】
図４Ａから図４Ｄは、ヘッド基板と記録素子基板をワイヤボンディングで接続した場合の外観斜視図である。図４Ａから図４Ｄのそれぞれは、図３Ａから図３Ｄのそれぞれに対応している。記録素子基板上に設けられた抵抗素子１０２、１０３および１０４の抵抗値をそれぞれＲ１、Ｒ２およびＲ３とする。
【００３６】
図３Ａおよび図４Ａに示す構成では、パッド部２０２２と入力パッド１０５２とがワイヤ２０５で接続され、パッド部２０２３と入力パッド１０５３とがワイヤ２０５で接続されている。この場合、伝送線路２０４１および伝送線路２０４２の線路間の合成抵抗値をＲＡとすると、合成抵抗値ＲＡは、
ＲＡ＝Ｒ１＋Ｒ２//Ｒ３
＝Ｒ１＋（Ｒ２・Ｒ３）／（Ｒ２＋Ｒ３）
となる。
【００３７】
図３Ｂおよび図４Ｂに示す構成では、パッド部２０２２と入力パッド１０５２とがワイヤ２０５で接続されているが、パッド部２０２３と入力パッド１０５３とは接続されていない。この場合、伝送線路２０４１および伝送線路２０４２の線路間の合成抵抗値をＲＢとすると、合成抵抗値ＲＢは、
ＲＢ＝Ｒ１＋Ｒ２
となる。
【００３８】
図３Ｃおよび図４Ｃに示す構成では、パッド部２０２２と入力パッド１０５２とは接続されていないが、パッド部２０２３と入力パッド１０５３とはワイヤ２０５で接続されている。この場合、伝送線路２０４１および伝送線路２０４２の線路間の合成抵抗値をＲＣとすると、合成抵抗値ＲＣは、
ＲＣ＝Ｒ１＋Ｒ３
となる。
【００３９】
つまり、図３Ａ、図３Ｂおよび図３Ｃのような３種類の接続形態を記録素子基板の状態に応じて選択することにより、ＲＡ、ＲＢおよびＲＣの３種類の抵抗値を終端抵抗の抵抗値として用いることができる。このような抵抗素子１０２〜１０４は、複数の記録素子基板を製造してこれらの合成抵抗値ＲＡ、ＲＢおよびＲＣをプロットしたときに、隣接する合成抵抗値のプロファイルが互いに重なり合うように設定する。
【００４０】
なお、図３Ｄおよび図４Ｄに示す構成では、パッド部２０２２と入力パッド１０５２とは接続されておらず、パッド部２０２３と入力パッド１０５３とも接続されていない。この場合、伝送線路２０４１および伝送線路２０４２の線路間から見て、ＬＶＤＳレシーバ１０１の差動入力端子間には抵抗素子が接続されずオープンとなっている。ＬＶＤＳレシーバ１０１のマルチドロップ接続など終端抵抗素子が必要ないときに、この接続形態が用いられる。この詳細については図１３で説明する。
【００４１】
記録素子基板の３つの抵抗素子１０２〜１０４は半導体プロセスにより作製（製造）されるため、多数の記録素子基板における抵抗素子のＲ１、Ｒ２およびＲ３のそれぞれの抵抗値は、２０〜３０％のばらつきを有する。
【００４２】
しかし、１枚の記録素子基板における抵抗素子１０２〜１０４は、製造時に一括で形成され、かつ、シリコンウェハーにおける距離が近いため同一基板上の抵抗素子間における抵抗値Ｒ１、Ｒ２およびＲ３の相対的な比はほぼ一定である。そのため、同一基板上で作製された複数の抵抗素子による合成抵抗値のＲＡ、ＲＢおよびＲＣの大きさの比も製造バラツキに対してほぼ一定となる。
【００４３】
つまり、１つの記録素子基板に複数の抵抗値を設けて、記録素子基板の出来上がりに応じて、接続するパッド部を選択する。これにより、配線基板と接続する際の終端抵抗の抵抗値のばらつきを、製造ばらつき由来の抵抗値Ｒ１、Ｒ２およびＲ３の２０〜３０％という抵抗値ばらつきよりも小さくすることができる。
【００４４】
図５を用いて、合成抵抗値がＲＡ、ＲＢおよびＲＣの順で大きくなるようにＲ１、Ｒ２およびＲ３を設定し、合成抵抗値ＲＢの設計目標を１００Ωとした場合で説明する。
【００４５】
図５は多数の記録素子基板を製造してこれらの合成抵抗値ＲＡ、ＲＢおよびＲＣをプロットしたものであり、それぞれの合成抵抗値が２０％程度の抵抗値分布を持つことがわかる。ここでは横軸は抵抗値を示し、縦軸は頻度を示す。そしてこの場合、合成抵抗値ＲＡのプロファイルの一部の抵抗値領域と、ＲＢのプロファイルの一部の抵抗値領域とが重なり合い、かつ、合成抵抗値ＲＢのプロファイルの一部の抵抗値領域と、合成抵抗値ＲＣのプロファイルの一部の抵抗値領域とが重なり合うように３つの抵抗素子の抵抗値Ｒ１、Ｒ２およびＲ３を設けている。
【００４６】
選択した記録素子基板の抵抗素子の抵抗値が設計値に近い場合は、合成抵抗値ＲＢが１００Ω付近となるため、図５に示す合成抵抗値ＲＢが終端抵抗となるように選択すればよい。すなわち、図３Ｂ、図４Ｂのような接続形態を選択すればよい。
【００４７】
次に、製造バラツキにより記録素子基板のＲ１、Ｒ２およびＲ３の抵抗値が設計値に比べて、小さくなる方に変動した場合を考える。例えば、合成抵抗値ＲＢが８０Ω付近となった場合には、合成抵抗値ＲＡおよびＲＣも設計値に比べて小さくなるように相関をもって変動するため、合成抵抗値ＲＣが終端抵抗となるように選択すればよい。すなわち、図３Ｃおよび図４Ｃのような接続形態を選択すればよい。
【００４８】
次に、製造ばらつきにより記録素子基板のＲ１、Ｒ２およびＲ３の抵抗値が設計値に比べて、大きくなる方に変動した場合を考える。例えば、合成抵抗値ＲＢが１２０Ω付近となった場合には、合成抵抗値ＲＡおよびＲＣも設計値に比べて大きくなるように相関を持って変動するため、合成抵抗値ＲＡが終端抵抗となるように選択すればよい。すなわち、図３Ａおよび図４Ａのような接続とすればよい。
【００４９】
このようにして、記録素子基板の状態に応じて図３Ａ〜図３Ｃの接続状態を選択することで、図５に示す縦方向の破線で挟まれる範囲内に、終端抵抗素子の抵抗値をおさめることができる。
【００５０】
つまり、抵抗素子の抵抗値Ｒ１、Ｒ２およびＲ３の２０〜３０％程度という半導体製造工程の製造バラツキに比べて、狭いバラツキ範囲の終端抵抗とすることが可能となる。これにより、インピーダンスの不整合による伝送波形劣化を抑制することができ、高速でデータ転送を達成することができる。
【００５１】
図６は、半導体工程を用いた際の抵抗の製造バラツキと、３つの合成抵抗値ＲＡ、ＲＢおよびＲＣを設け、これらを選択することでばらつきを抑えた終端抵抗の補正範囲とを示す図である。
【００５２】
図６を参照すると、３つの合成抵抗値をとることができるように設けることで、製造上の抵抗バラツキ範囲に対して補正後の抵抗のバラツキ範囲が約１／３に縮小されることがわかる。ここで、本実施形態においては、３つの抵抗素子１０２〜１０４を用いて３つの合成抵抗値を選択できる場合について説明しているが、これに限られない。例えば、抵抗ばらつき範囲を１/ｎ（ｎは整数）に縮小したい場合には、ｎ個の合成抵抗値を選択できるようにパッド部と配線基板とを設ければよい。
【００５３】
次に、本実施形態の記録ヘッドの製造方法を説明する。図７は、本実施形態の記録ヘッドの製造方法のうち、シリコンウェハのウェハ検査からチップ（記録素子基板）の実装までのフローチャートを示している。
【００５４】
記録素子基板のチップを複数含むウェハの製造工程が完了すると、製造装置は、チップの良品判定のためのウェハ検査を行う（ステップ７０１）。その際、製造装置は、記録素子基板の可変抵抗部に設けられた複数の抵抗素子のうち、２以上の抵抗素子の組み合わせによる複数の合成抵抗値を測定する。
【００５５】
図２に示した入力パッド１０５２〜１０５４に測定用端子を接触させれば、合成抵抗値を測定できる。この複数の合成抵抗値の情報を、終端抵抗情報と称する。その後、製造装置は、チップの良品判定の結果と終端抵抗情報とを出力する（ステップ７０２）。以下では、チップの良品判定の結果に対する説明は省略する。このとき、製造装置は、検査によって求まった終端抵抗情報を記憶する（ステップ７０３）。その際、チップ毎に異なる識別子を含むチップ情報が終端抵抗情報と共に記憶される。
【００５６】
その後、製造装置は、ウェハを切断して複数のチップに分離する（ステップ７０４）。このようにしてチップが用意されると、製造装置は、当該チップのうち良品のチップを記録ヘッドの支持部材に実装する（ステップ７０５）。製造装置は、実装されたチップとウェハ検査による終端抵抗情報とを照合し（ステップ７０６）、チップ毎に目標の終端抵抗値が得られるように、図３Ａ〜図３Ｃに示した接続パターンのうち、いずれかを選択する（ステップ７０７）。なお、同時に複数の基板を製造した場合には、近くに位置する基板間のばらつきは小さいため、基板中の複数個所だけを測定してその値をもとに、測定を行っていない基板の接続状態を選択するようにしてもよい。
【００５７】
続いて、製造装置は、選択した接続パターンに基づいてワイヤボンディングを行って（ステップ７０８）、ワイヤボンディングの工程を完了する。
【００５８】
上述のようにして、各チップのレシーバの２つの入力端子間に接続される終端抵抗素子の抵抗値のバラツキが補正される。
【００５９】
本実施形態の記録素子基板は、記録素子基板の入力部に複数の抵抗素子と、複数の終端抵抗素子のうち２以上の抵抗素子の合成抵抗値を終端抵抗値としてレシーバの２つの入力端子の一方に接続する複数のパッド（選択パッド）とが設けられている。このパッドは、レシーバの２つの入力端子間に目標の終端抵抗値が設定されるように接続される。
【００６０】
そのため、半導体プロセスの製造バラツキによる終端抵抗素子の抵抗値のバラツキを補正する効果が得られる。その結果、記録素子基板の製造上のコストアップや記録ヘッドの信頼性を低下させることなく、インピーダンスの不整合による伝送波形劣化を抑制し、高速データ転送が可能となる。
【００６１】
次に、このような抵抗値Ｒ１、Ｒ２およびＲ３の抵抗素子を備えたレシーバのパッド部を記録素子基板にどのように配置するかについて具体的に示す。
【００６２】
図１１は、記録素子基板の一構成例を示すブロック図である。
【００６３】
図１１に示すように、記録素子基板１００は、記録データ供給回路２０８と、ブロック選択回路２０７と、複数の記録素子駆動回路２４０とを有する。記録素子基板１００の入力部には、ＣＬＫ信号、ＤＡＴＡ信号およびＣＬＫＨＥ信号のそれぞれの差動信号が入力されるＬＶＤＳレシーバ１０１ａ〜１０１ｃが設けられている。記録素子基板１００には、ＬＶＤＳレシーバ１０１ｃからの出力信号が入力されるヒート生成回路２０９が設けられている。また、記録素子基板１００には、ブロック選択回路２０７からの出力信号とヒート生成回路２０９からの出力信号が入力され、複数の記録素子駆動回路２４０に信号を出力する複数のＡＮＤ回路２０４が設けられている。
【００６４】
記録データ供給回路２０８はシフトレジスタ２８２およびラッチ回路２８１を有する。ブロック選択回路２０７は、シフトレジスタおよびラッチを含む回路２７１と、デコーダ２７２とを有する。記録素子駆動回路２４０は、記録素子２０２と、記録素子２０２に流す電流を制御するパワートランジスタ２０３とを有する。ヒート生成回路２０９はカウンタ等の回路で構成されている。なお、図１１において、ＧＮＤは接地電位が供給される端子を示し、ＶＨは電源電位が供給される端子を示している。
【００６５】
次に、図１１に示した記録素子基板の動作を説明する。
【００６６】
ＬＶＤＳレシーバ１０１ａは、ＣＬＫ信号の差動信号をシングルエンドの信号に変換して記録データ供給回路２０８およびブロック選択回路２０７に出力する。ＬＶＤＳレシーバ１０１ｂは、ＤＡＴＡ信号の差動信号をシングルエンドの信号に変換して記録データ供給回路２０８に出力する。ＬＶＤＳレシーバ１０１ｃは、ＣＬＫＨＥ信号の差動信号をシングルエンドの信号に変換してヒート生成回路２０９に出力する。ＬＴ信号が、ブロック選択回路２０７、記録データ供給回路２０８およびヒート生成回路２０９に入力される。
【００６７】
記録データ供給回路２０８では、ＣＬＫ信号に同期したＤＡＴＡ信号がシフトレジスタ２８２に入力される。シフトレジスタ２８２の各ビットの信号は、ラッチ回路２８１に入力され、ＬＴ信号により保持された後、ＡＮＤ回路２０４に出力される。この信号は、図１１に示す記録データ信号２０６である。一方、記録データ供給回路２０８のシフトレジスタ２８２のシリアル出力は、ブロック選択回路２０７の回路２７１のシフトレジスタにＣＬＫ信号に同期して入力され、ＬＴ信号によりデータが保持された後、デコーダ２７２へ出力される。デコーダ２７２は、回路２７１からの入力信号に基づいて、ブロック選択信号２１０を伝送するための複数の配線のうち、いずれかの一本の配線を介してブロック選択信号を出力する。
【００６８】
ヒート生成回路２０９は、シフトレジスタ２８２からのシリアル出力およびＬＴ信号が入力され、ＣＬＫＨＥ信号がＬＶＤＳレシーバ１０１ｃから入力されると、シフトレジスタのシリアルデータをＬＴ信号に従ってデータをラッチする。ヒート生成回路は、ラッチされたデータに基づいて、ＣＬＫＨＥ信号のパルス数をカウントすることで、記録素子を駆動するタイミングを示す信号であるヒートパルスを生成する。
【００６９】
ＡＮＤ回路２０４は、ヒートパルス、ブロック選択信号２１０および記録データ信号２０６の論理積をとり、その結果を記録素子駆動回路２４０に出力する。ＡＮＤ回路２０４から記録素子駆動回路２４０に入力される信号によりパワートランジスタ２０３がオンすることで、記録素子２０２に電流が流れる。
【００７０】
図１２は、記録素子基板に入力される信号のタイミングを示す図である。図１２に示すタイミングを参照して、図１１に示した回路の動作を説明する。
【００７１】
ＤＡＴＡ信号、ＣＬＫ信号およびＣＬＫＨＥ信号は、記録素子基板１００に差動信号で入力されるが、図１２は、片側の信号線に伝送される信号のみのタイミングを示すものである。ＤＡＴＡ信号は、ＣＬＫ信号に同期して記録素子基板１００に入力され、ＬＶＤＳレシーバ１０１ｂによりシングルエンド信号に変換される。ＤＡＴＡ信号は、記録データ信号２０６、ブロック選択信号２１０およびヒートパルスの情報などで構成されており、シリアルデータとしてシフトレジスタ２８２に入力される。
【００７２】
ＤＡＴＡ信号は、ＣＬＫ信号の立ち上がりおよび立ち下りの遷移のタイミングでシフトレジスタ２８２に取り込まれる。ＤＡＴＡ信号のヒートパルスの情報に基づいて、ヒート生成回路２０９は、ＣＬＫＨＥ信号のパルス数をカウントし、ヒートパルス（ＨＥ信号）を生成する。ここでは、一回の記録動作を行う場合を示すために、図１２には、短いパルスと長いパルスで構成されるダブルパルスを示している。
【００７３】
図１３は、図１１に示す記録素子基板の複数と接続する場合のヘッド基板の一構成例を示す図である。図１３は、図１（Ｂ）に示した支持部材２６３に図１１に示した記録素子基板１００が複数搭載され、各記録素子基板１００がヘッド基板２０１の接続電極２５３と接続された構成を模式的に示している。
【００７４】
なお、図１３では、図１１に示した記録素子基板１００のうち、入力部と、記録データ供給回路２０８のシフトレジスタ２８２と、ヒート生成回路２０９を図に示し、その他の回路を図示については省略している。
【００７５】
図１３に示すように、支持部材（不図示）に記録素子基板ＫＤ１〜ＫＤｎ（ｎは２以上の整数）が搭載され、記録素子基板ＫＤ１〜ＫＤｎのそれぞれの入力部がヘッド基板２０１の端子と接続されている。図１３では、ヘッド基板２０１に外部からデータ信号が入力される端子をＤＡＴＡ１〜ＤＡＴＡｎで示し、ＣＬＫ信号が入力される端子をＣＬＫで示し、ＣＬＫＨＥ信号が入力される端子をＣＬＫＨＥで示している。これらの端子をヘッド接続端子と称する。
【００７６】
ヘッド接続端子ＣＬＫおよびＣＬＫＨＥは、記録素子基板ＫＤ１〜ＫＤｎと共通に接続され、ヘッド接続端子ＤＡＴＡ１〜ＤＡＴＡｎのそれぞれは、記録素子基板ＫＤ１〜ＫＤｎのそれぞれと接続されている。
【００７７】
記録素子基板ＫＤｎにおいて、ＬＶＤＳレシーバ１０１ａおよび１０１ｃに差動信号が入力される伝送線路間に終端抵抗素子が接続されている。これに対して、記録素子基板ＫＤ１およびＫＤ２では、ＬＶＤＳレシーバ１０１ａおよび１０１ｃに差動信号が入力される伝送線路間に終端抵抗素子は接続しない。
【００７８】
つまり、複数の記録素子基板に共通に接続されている信号は、１つの記録素子基板でのみ終端抵抗が接続されるように図３Ａ〜図３Ｃの接続形態のいずれかを選択してヘッド基板と接続する。それ以外の記録素子基板は、図３Ｄのような接続形態でヘッド基板と接続させる。これは、ヘッド接続端子ＣＬＫおよびＣＬＫＨＥが、複数のＬＶＤＳレシーバ１０１ａおよび１０１ｃと並列接続をしているためである。
【００７９】
図１３に示す構成例では、記録素子基板ＫＤ１〜ＫＤｎと共通に接続されているＣＬＫおよびＣＬＫＨＥのヘッド接続端子から最も離れたｎ番目の記録素子基板ＫＤｎにおいて、終端抵抗が接続されるように設けられている。
【００８０】
そして、ヘッド接続端子ＤＡＴＡ１〜ＤＡＴＡｎのような記録素子基板毎に接続される差動信号が入力される端子は、それぞれ記録素子基板の状態に応じて図３Ａ〜図３Ｃの接続状態のいずれかを選択して接続させる。
【００８１】
（第２の実施形態）
本実施形態における記録ヘッドの構成を説明する。なお、本実施形態では、第１の実施形態と異なる点を詳細に説明し、第１の実施形態と同様な構成についての詳細な説明を省略する。
【００８２】
図８Ａから図８Ｄは第２の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。図８Ａから図８Ｄのそれぞれは、第１の実施形態における図３Ａから図３Ｄのそれぞれに対応しているが、ヘッド基板の構成、およびヘッド基板と記録素子基板との接続形態が第１の実施形態と異なっている。記録素子基板の構成は第１の実施形態と同様である。
【００８３】
図８Ａから図８Ｄに示すように、記録素子基板１００の入力部における入力パッド１０５１とヘッド基板２０１のパッド部２０２１とがワイヤ２０５で接続され、入力パッド１０５２とパッド部２０２２とがワイヤ２０５で接続されている。また、入力パッド１０５３とパッド部２０２３がワイヤ２０５で接続され、入力パッド１０５４とパッド部２０２４がワイヤ２０５で接続されている。
【００８４】
第１の実施形態では、記録素子基板１００の入力パッドとヘッド基板２０１のパッド部との接続形態が異なっていた。すなわち、第１の実施形態では、この接続形態の切り替えにより抵抗値の選択を行うものであった。それに対して、本実施形態における接続形態は、入力パッドおよびパッド部間の接続は共通しているが、図８Ａから図８Ｄに示すように、ヘッド基板上の配線の接続パターンが異なっている。以下に、その構成を詳しく説明する。
【００８５】
図８Ａに示す構成は、第１の実施形態で図３Ａを参照して説明した構成と実質的に同等である。そのため、伝送線路２０４１および伝送線路２０４２の線路間の合成抵抗値をＲＡとすると、合成抵抗値ＲＡは、
ＲＡ＝Ｒ１＋Ｒ２//Ｒ３
＝Ｒ１＋（Ｒ２・Ｒ３）／（Ｒ２＋Ｒ３）
となる。
【００８６】
図８Ｂに示す構成では、パッド部２０２３と入力パッド１０５３とはワイヤ２０５で接続されているが、パッド部２０２３は伝送線路２０４１に接続されていない。そのため、伝送線路２０４１および伝送線路２０４２の線路間の合成抵抗値をＲＢとすると、合成抵抗値ＲＢは、第１の実施形態と同様に、
ＲＢ＝Ｒ１＋Ｒ２
となる。
【００８７】
図８Ｃに示す構成では、パッド部２０２２と入力パッド１０５２とはワイヤ２０５で接続されているが、パッド部２０２２は伝送線路２０４１に接続されていない。そのため、伝送線路２０４１および伝送線路２０４２の線路間の合成抵抗値をＲＣとすると、合成抵抗値ＲＣは、第１の実施形態と同様に、
ＲＣ＝Ｒ１＋Ｒ３
となる。
【００８８】
このように本実施形態のヘッド基板においては、入力パッド１０５１に対応する第１の接続パッド（パッド部２０２１）と、入力パッド１０５４に対応する第２の接続パッド（パッド部２０２４）とが設けられる。また更に、複数の選択パッド（入力パッド１０５２および１０５３）に対応する複数の接続選択パッド（パッド部２０２２及び２０２３）も設けられる。
【００８９】
すなわち、本実施形態では、複数のパッド部と伝送線路２０４１との接続形態を変えた複数種類のヘッド基板を用意し、記録素子基板の状態に応じていずれかのヘッド基板を選択する。これにより、合成抵抗値ＲＡ、ＲＢおよびＲＣのいずれかを終端抵抗として選択することが可能となる。本実施形態においても、伝送線路２０４１および伝送線路２０４２の線路間に接続される抵抗値が第１の実施形態と同等になるため、第１の実施形態と同様に、終端抵抗値のバラツキを補正する効果が得られる。
【００９０】
なお、図８Ｄに示す構成では、パッド部２０２３と入力パッド１０５３とがワイヤ２０５で接続され、パッド部２０２２と入力パッド１０５２とがワイヤ２０５で接続されているが、パッド部２０２２および２０２３が伝送線路２０４１に接続されていない。そのため、第１の実施形態で図３Ｄを参照して説明した構成と同様に、ＬＶＤＳレシーバ１０１に終端抵抗素子が接続されていない構成になっている。ＬＶＤＳレシーバ１０１のマルチドロップ接続など終端抵抗素子が必要ないときに、図８Ｄのヘッド基板を用いる。
【００９１】
次に、本実施形態の記録ヘッドの製造方法を説明する。図９は、本実施形態の記録ヘッドの製造方法のうち、ウェハ検査からチップの実装までのフローチャートを示している。なお、図８Ａ〜図８Ｄに示した複数種のヘッド基板２０１を予め準備しておく。
【００９２】
記録素子基板のチップを複数含むウェハの製造工程が完了すると、製造装置は、チップの良品判定のためのウェハ検査を行う（ステップ９０１）。その際、製造装置は、記録素子基板の可変抵抗部に設けられた複数の抵抗素子のうち、２以上の抵抗素子の組み合わせによる複数の合成抵抗値も測定する。この複数の合成抵抗値の情報を、終端抵抗情報と称する。その後、製造装置は、チップの良品判定の結果と終端抵抗情報を出力する（ステップ９０２）。以下では、チップの良品判定の結果に対する説明は省略する。製造装置は、検査によって求まった終端抵抗情報を記憶する（ステップ９０３）。その際、チップ毎に異なる識別子を含むチップ情報が終端抵抗情報と共に記憶される。
【００９３】
その後、製造装置は、ウェハを切断して複数のチップに分離する（ステップ９０４）。このようにしてチップが用意されると、製造装置は、当該チップのうち良品のチップを選択する（ステップ９０５）。続いて、製造装置は、選択したチップとウェハ検査による終端抵抗情報とを照合し（ステップ９０６）、チップ毎に目標の終端抵抗値が得られるように、図８Ａ〜図８Ｃに示したヘッド基板のうち、いずれか１つを選択する（ステップ９０７）。なお、同時に複数の基板を製造した場合には、近くに位置する基板間のばらつきは小さいため、基板中の複数個所だけを測定してその値をもとに、測定を行っていない基板に対応したヘッド基板を選択するようにしてもよい。
【００９４】
続いて、製造装置は、選択したヘッド基板とチップを記録ヘッドの支持部材に実装し（ステップ９０８）、ワイヤボンディングを行って（ステップ９０９）、ワイヤボンディングの工程を完了する。
【００９５】
上述のようにして、各チップのレシーバの２つの入力端子間に接続される終端抵抗素子の抵抗値のバラツキが補正される。
【００９６】
本実施形態では、終端抵抗値のバラツキに応じてヘッド基板を変更する必要があるが、終端抵抗値のバラツキに応じてワイヤボンディングの接続を変える必要がないため、ワイヤボンディングの工程が複雑化することがない。
【００９７】
（第３の実施形態）
本実施形態は、記録素子基板における入力部の他の構成例に関するものである。本実施形態では、第１の実施形態と異なる点を詳細に説明し、第１の実施形態と同様な構成についての詳細な説明を省略する。
【００９８】
図１０は、第３の実施形態における記録素子基板の入力部の一構成例を示す回路図である。図１０は、記録素子基板上ＬＶＤＳレシーバの入力部の回路図を示す。
【００９９】
図１０に示すように、記録素子基板１００の入力部は、ＬＶＤＳレシーバ１０１と、入力パッド１０５１および１０５４と、ＬＶＤＳレシーバ１０１の２つの入力端子間の抵抗値を調整するための可変抵抗部１５１とを有する。可変抵抗部１５１は、抵抗素子６０１、６０２および６０３と、入力パッド１０５２および１０５３とを有する。ＬＶＤＳレシーバ１０１の２つの差動入力端子のうち、＋側入力端子は入力パッド１０５１に接続され、−側入力端子は入力パッド１０５４に接続されている。抵抗素子６０２が第１の抵抗素子に相当し、抵抗素子６０３が第２の抵抗素子に相当し、抵抗素子６０１が第３の抵抗素子に相当する。
【０１００】
抵抗素子６０２および６０３のそれぞれの一方の端子はレシーバ１０１の−側入力端子に接続されている。抵抗素子６０２の他方の端子が入力パッド１０５２に接続され、抵抗素子６０３の他方の端子が入力パッド１０５３に接続されている。抵抗素子６０１の２つの端子のうち一方の端子は、入力パッド１０５２および抵抗素子６０２と接続され、他方の端子は、入力パッド１０５３および抵抗素子６０３と接続されている。
【０１０１】
抵抗素子６０１、６０２および６０３の抵抗値をそれぞれＲ１、Ｒ２およびＲ３とする。また、第１の実施形態で参照した図３Ａから図３Ｃのそれぞれに示す接続を、図１０に示す入力部とヘッド基板２０１との接続に適用し、伝送線路２０４１および伝送線路２０４２間の合成抵抗を求めてみる。
【０１０２】
図３Ａに示す接続の場合の合成抵抗をＲＡＡとすると、合成抵抗ＲＡＡは、
ＲＡＡ＝Ｒ２//Ｒ３
＝Ｒ２・Ｒ３/（Ｒ２＋Ｒ３）
となる。
【０１０３】
図３Ｂに示す接続の場合の合成抵抗をＲＢＢとすると、合成抵抗ＲＢＢは、
ＲＢＢ＝Ｒ２//（Ｒ１＋Ｒ３）
＝Ｒ２・（Ｒ１＋Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３）
となる。
【０１０４】
図３Ｃに示す接続の場合の合成抵抗をＲＣＣとすると、合成抵抗ＲＣＣは、
ＲＣＣ＝Ｒ３//（Ｒ１＋Ｒ２）
＝Ｒ３・（Ｒ１＋Ｒ２）/（Ｒ１＋Ｒ２＋Ｒ３）
となる。
【０１０５】
このように、抵抗値Ｒ１、Ｒ２およびＲ３の設定により、合成抵抗ＲＡＡ、ＲＢＢおよびＲＣＣは任意の抵抗値を得ることができる。本実施形態においても、第１の実施形態および第２の実施形態と同様に、終端抵抗値の製造上のバラツキを補正する効果が得られる。
【０１０６】
本実施形態の場合、第１の実施形態と比較すると、抵抗素子の並列接続が基本構成となるため、第１の実施形態で説明した合成抵抗値と同等の合成抵抗値を得るためには、抵抗値Ｒ１〜Ｒ３は、第１の実施形態に比べて大きくなる。ＬＶＤＳレシーバで用いられる終端抵抗値は、１００Ω程度と比較的小さいため、第１の実施形態におけるＲ１〜Ｒ３の抵抗値は、抵抗素子の直列接続が基本構成となるため、Ｒ１〜Ｒ３の抵抗値は１００Ω以下となってしまう。半導体製造工程で一般的に形成される抵抗素子の場合、シート抵抗の値が低いものでも数十Ω／□程度である。そのため、１つの抵抗素子で１００Ω以下の抵抗値を得るには、抵抗素子を形成するシートの数が少なくなることから、シートの幅が広くなり、精度よく設計するには抵抗素子の面積が大きくなってしまう。
【０１０７】
本実施形態の場合、第１の実施形態に比べてＲ１〜Ｒ３の抵抗値が大きくなり、シートの数が第１の実施形態に比べて多くなるが、抵抗素子の面積を大きくせずに抵抗値をより高い精度で設計することが可能となる。なお、本実施形態を第２の実施形態に適用してもよい。
【符号の説明】
【０１０８】
１００ 記録素子基板
１０１ ＬＶＤＳレシーバ
１０２〜１０４、６０１〜６０３ 抵抗素子
１５０、１５１ 可変抵抗部
２００ 記録ヘッド
２０１ ヘッド基板
１０５１〜１０５４ 入力パッド
２０２１〜２０２４ パッド部
【技術分野】
【０００１】
本発明は、紙および布等の記録媒体に文字および図形等の情報を形成する記録素子を有する記録素子基板、記録素子基板を有する記録ヘッド、および記録ヘッドの製造方法に関する。
【背景技術】
【０００２】
インクジェットプリンタにおいては、印字の高速化の要求に応じて、複数の記録素子基板を所定方向に記録媒体の幅（以下では、印字幅と称する）と同一幅に並べるラインヘッドが提案されている。この記録ヘッドの場合、ヘッドが固定され、印字幅で一度に記録ができるため、記録ヘッドが往復印字を行うシリアルプリンタに比べ高速の記録が可能である。このようなラインヘッドの構造の一例が、特許文献１に開示されている。
【０００３】
特許文献１の第１図には、組み立て後の記録ヘッドの外観が開示され、特許文献１の第３図にはその第１図に示した記録ヘッドの分解図が開示されている。
【０００４】
特許文献１の第１図および第３図において、複数の記録素子基板Ｈ１１００ａ〜１１００ｄは、第１のプレートＨ１２００に所定方向に配置され、電気配線基板Ｈ１３００にワイヤボンディング等により電気的に接続される。プリンタ本体より、電気配線基板Ｈ１３００に設けられた外部信号入力端子Ｈ１３０１を介して、記録素子基板Ｈ１１００に電源や制御信号が供給される。
【０００５】
特許文献１の第９図には、４つの記録素子基板Ｈ１１００ａ〜１１００ｄ間の信号配線が開示されている。また、ＨＥＡＴ１〜８およびＩＤＡＴＡ１〜８の信号は各記録素子基板から個別に外部信号入力端子に接続される。ＨＥＡＴ１〜８は各記録素子基板上の記録素子に印加するパルス信号を示し、ＩＤＡＴＡ１〜８はＤＣＬＫに同期して、各記録素子基板に所望の記録素子を選択するデータ信号を示す。特許文献１の第１０図には、各信号のタイミングが示されている。
【０００６】
上述のラインヘッド型の記録ヘッドで、より幅の広い記録媒体に印字したい場合、印字幅方向に並べる記録素子基板の数を増やせばよいが、記録素子基板の数の増加に伴ってラインヘッドの入力端子数が増大してしまう。写真画質のような高精細な印字をラインヘッドで実現する場合にも、記録素子基板上で印字幅に対する記録素子密度を増加させることや、印字幅方向の記録素子配列の数を増やすことが有効である。この場合、１つの記録素子基板あたりの記録素子数が増加することになる。記録素子数の増加に伴い、記録素子基板に入力されるデータ数も増加してしまう。さらに、印字速度を低下させずにデータ数の増加に対応するためには、データ転送の高速化が求められる。ラインヘッドのように、ヘッド入力端子から記録素子基板に至るまでの配線長が長くなると、配線途中で波形が劣化したり、外部から配線へのノイズによりデータ化けが発生したりすることがある。そのため、高速なデータ転送が困難となる。
【０００７】
このような問題に対して、低振幅差動データ転送（Low Voltage Differential Signaling：ＬＶＤＳ）の方式が有効である。図１４は関連するＬＶＤＳ方式による送信側と受信側の一例を示す図である。
【０００８】
図１４に示すように、ＬＶＤＳ方式によるデータ転送の場合、送信側のトランスミッタ１４０１が信号を電流で出力し、受信側のレシーバ１４０２は入力される電流を電圧に変換する。データ転送波形に歪みを生じさせることなく、高速のデータ転送を可能にするには、送信側と受信側のインピーダンスが整合していることが望ましく、受信側端に終端抵抗素子が必要とされている。
【０００９】
データを伝送する線路と受信側端の終端抵抗素子とのインピーダンスが整合されていると、データ転送波形は、図１５（Ａ）に示すような波形になる。線路と終端抵抗素子ｈとのインピーダンスに不整合があると、データ転送波形は、図１５（Ｂ）に示すように、反射が生じて波形が歪み、高速のデータ転送が難しくなる。インピーダンスの不整合を防ぐには、抵抗値が保証されている抵抗素子を、受信側端近くに、外付けで実装することが有効である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２９６６３８号公報（第１図、第３図、第９図、第１０図）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、記録ヘッドの記録素子基板の端の近傍に抵抗素子のような部品を実装することは、抵抗素子のインクに対する絶縁性と、ヘッド表面のインクのふき取り時におけるヘッド表面の平坦性との要求から、信頼性およびメンテナンスの点で困難である。
【００１２】
また、終端抵抗素子として、記録素子基板に半導体プロセスで形成される抵抗素子を用いることも考えられる。このような記録素子基板は、半導体製造プロセスを用いて製造されるものであり、１枚のシリコンウェハーから多量の記録素子基板が一度に作成される。
【００１３】
このような半導体製造プロセスで製造された記録素子基板は、製造ばらつきの影響によって、素子基板間で抵抗素子の抵抗値に２０〜３０％のバラツキが生じてしまう。そのため、記録素子基板によっては、抵抗素子を設けたとしても、インピーダンスの不整合が生じてデータ転送波形が歪んでしまい、高速でデータ転送を行えないという懸念がある。
【００１４】
このような製造上のバラツキを低減するために、抵抗値を所定の値に合わせこむ方法としてレーザ等で抵抗素子にトリミングを行う方法が知られている。しかし、この方法では、製造上のコストアップにつながるだけでなく、レーザで基板表面にダメージが生じた場合に抵抗素子のインクからの絶縁性が保てなくなると、信頼性の問題が生じてしまうおそれがある。
【００１５】
本発明は、上記問題点に鑑みてなされたものであり、外付けの終端抵抗素子を使用せずに、インピーダンス不整合による伝送波形劣化を抑制できるようにした記録素子基板、記録ヘッド、および記録ヘッドの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本発明の一態様は、製造装置の記録ヘッドの製造方法であって、差動信号の第１および第２の信号のそれぞれが入力される第１および第２の端子を含むレシーバと、前記第１の端子と接続され前記第１の信号が外部から入力される第１の入力パッドと、前記第２の端子と接続され前記第２の信号が外部から入力される第２の入力パッドと、それぞれが異なる合成抵抗値となるように、複数の抵抗素子のうち２以上の抵抗素子を介して前記第２の端子と接続される複数の選択パッドとを有する記録素子基板を用意する工程と、前記第１の信号を伝送する第１の伝送配線と、前記第２の信号を伝送する第２の伝送配線とを有するヘッド基板を用意する工程と、複数の前記合成抵抗値の値に応じて、前記第１の伝送配線と前記複数の選択パッドのうちのいずれとを接続するかを選択する選択工程と、前記選択工程で選択された前記複数の選択パッドのうちの少なくとも１つと前記第１の伝送配線とを接続するとともに、前記第１の入力パッドと前記第１の伝送配線との接続と前記第２の入力パッドと前記第２の伝送配線との接続を行う工程とを有する。
【発明の効果】
【００１７】
本発明によれば、記録素子基板の製造上のコストアップや記録ヘッドの信頼性を低下させることなく、インピーダンスの不整合による伝送波形劣化を抑制できる。これにより、例えば、高速でデータ転送を行うことができるとともに、また、信頼性の向上も図れる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態の記録ヘッドの一例を示す外観斜視図である。
【図２】第１の実施形態の記録素子基板の入力部の一構成例を示す回路図である。
【図３Ａ】第１の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図３Ｂ】第１の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図３Ｃ】第１の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図３Ｄ】第１の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図４Ａ】ヘッド基板と記録素子基板をワイヤボンディングで接続した場合の外観斜視図である。
【図４Ｂ】ヘッド基板と記録素子基板をワイヤボンディングで接続した場合の外観斜視図である。
【図４Ｃ】ヘッド基板と記録素子基板をワイヤボンディングで接続した場合の外観斜視図である。
【図４Ｄ】ヘッド基板と記録素子基板をワイヤボンディングで接続した場合の外観斜視図である。
【図５】抵抗値のバラツキを補正する方法を説明するための図である。
【図６】抵抗値のバラツキに対する補正範囲を説明するための図である。
【図７】第１の実施形態の記録ヘッドの製造方法の要部を示すフローチャートである。
【図８Ａ】第２の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図８Ｂ】第２の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図８Ｃ】第２の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図８Ｄ】第２の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。
【図９】第２の実施形態の記録ヘッドの製造方法の要部を示すフローチャートである。
【図１０】第３の実施形態における記録素子基板の入力部の一構成例を示す回路図である。
【図１１】第４の実施形態の記録素子基板の一構成例を示すブロック図である。
【図１２】記録素子基板に入力される信号のタイミングを示す図である。
【図１３】第４の実施形態におけるヘッド基板の一構成例を示す図である。
【図１４】関連するＬＶＤＳ方式によるデータ転送方法を説明するためのブロック図である。
【図１５】データ転送波形の一例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図面を参照して詳細に説明する。
【００２０】
（第１の実施形態）
本実施形態の記録ヘッドの構成を説明する。図１は第１の実施形態における記録ヘッドの一例を示す外観斜視図である。図１（Ｂ）は、図１（Ａ）に示す記録ヘッドを分解した場合の外観斜視図を示す。
【００２１】
図１（Ａ）および図１（Ｂ）に示すように、記録ヘッド２００は、支持部材２６３と、ヘッド基板２０１とを有する。支持部材２６３には、複数の記録素子基板１００が所定の方向に配置されている。ヘッド基板２０１には、接続電極２５３が設けられている。複数の記録素子基板１００は、ワイヤボンディング等により、ヘッド基板２０１の接続電極２５３と電気的に接続される。図に示さないプリンタ本体より接続電極２５３を介して記録素子基板１００に電源や制御信号が供給される。
【００２２】
図２は第１の実施形態の記録素子基板の入力部の一構成例を示し、記録素子基板上に設けられたＬＶＤＳレシーバの入力部の回路図を示す。
【００２３】
図２に示すように、記録素子基板１００の入力部には、差動信号が入力されるＬＶＤＳレシーバ１０１と、ＬＶＤＳレシーバ１０１の２つの入力端子と接続される入力パッド１０５１および１０５４と、可変抵抗部１５０とが設けられている。可変抵抗部１５０は、抵抗素子１０２、１０３および１０４と、入力パッド１０５２および１０５３とを有する。可変抵抗部１５０は、ＬＶＤＳレシーバ１０１の２つの入力端子間の抵抗値を調整する。
【００２４】
入力パッド１０５１が第１の入力パッドに相当し、入力パッド１０５４が第２の入力パッドに相当する。また、入力パッド１０５２が第３の入力パッドに相当し、入力パッド１０５３が第４の入力パッドに相当する。抵抗素子１０２が第１の抵抗素子に相当し、抵抗素子１０３が第２の抵抗素子に相当し、抵抗素子１０４が第３の抵抗素子に相当する。
【００２５】
ＬＶＤＳレシーバ１０１の２つの差動入力端子のうち、一方の端子（以下では＋側入力端子と称する）は入力パッド１０５１に接続され、他方の端子（以下では、−側入力端子と称する）は入力パッド１０５４に接続されている。差動信号のうち、＋側入力端子に入力される信号を第１の信号と称し、−側入力端子に入力される信号を第２の信号と称する。＋側入力端子が第１の端子に相当し、−側入力端子が第２の端子に相当する。
【００２６】
抵抗素子１０２の２つの端子のうち一方の端子が、ＬＶＤＳレシーバ１０１の２つの差動入力端子のうち、−側入力端子に接続されている。抵抗素子１０２の２つの端子のうち、他方の端子は、抵抗素子１０３および１０４と接続されている。抵抗素子１０３の２つの端子のうち、一方の端子は抵抗素子１０２および１０４に接続され、他方の端子は入力パッド１０５２に接続されている。抵抗素子１０４の２つの端子のうち、一方の端子は抵抗素子１０２および１０３に接続され、他方の端子は入力パッド１０５３に接続されている。
【００２７】
このような記録素子基板１００は、半導体製造工程で作製（製造）される。この半導体製造工程においては、１枚のシリコンウェハーに複数の記録素子基板１００が一度に形成され、これらが切り出されることで１枚の記録素子基板１００が製造される。このような記録素子基板１００の抵抗素子１０２、１０３および１０４は、ポリシリコン等の材料で、フォトリソグラフ法を用いてパターニングして設けたり、所望の位置にフォトリソグラフィ法等でマスクを設け、このマスクを介してシリコン基板上にボロンやリン等を拡散させた拡散抵抗という形で形成することができる。このような半導体製造工程を用いて記録素子基板を形成すると、シリコンウェハー上の位置や製造ロット毎に、材料の膜厚や幅にばらつきが生じる。そのため、抵抗素子１０２、１０３および１０４も、記録素子基板１００間でそれぞれの抵抗値が約２０〜３０％の幅でばらついてくる。
【００２８】
終端抵抗として設けた抵抗素子に約２０〜３０％ものばらつきがあると、記録素子基板によっては、図１５（Ｂ）のようにインピーダンスの不整合が生じてデータ転送波形が歪んでしまい、高速でデータ転送を行うことができないという懸念がある。
【００２９】
図３Ａから図３Ｄはヘッド基板と記録素子基板の接続形態の例を示す図である。図３Ａから図３Ｄに示すヘッド基板２０１は、ＦＰＣ（Flexible Printed Circuit）、ＰＣＢ(Printed Circuit Board)、またはセラミックの配線体等の電気配線構造を備えた配線基板である。
【００３０】
記録素子基板１００は、図１（Ａ）および（Ｂ）に示した記録ヘッド２００の支持部材２６３上に実装される。ヘッド基板２０１は、パッド部２０２１〜２０２４と、伝送線路（すなわち、伝送配線）２０４１および２０４２と、外部接続端子２０３１および２０３２とを有する。伝送線路２０４１が第１の伝送配線に相当し、伝送線路２０４２が第２の伝送配線に相当する。
【００３１】
パッド部２０２１〜２０２４は、ワイヤボンディングによるワイヤ２０５で、記録素子基板１００と電気的に接続するための端子である。外部接続端子２０３１および２０３２は、複数のパッド部２０２１〜２０２４とヘッド基板２０１の外部との電気的な接続を行うための端子である。伝送線路２０４１および２０４２は、外部接続端子２０３１および２０３２を介して外部から入力される差動信号をＬＶＤＳレシーバ１０１に伝送するための一対の配線である。
【００３２】
伝送線路２０４２はパッド部２０２４と外部接続端子２０３２に接続されている。伝送線路２０４１は、一方の端が複数のパッド部２０２１〜２０２３に共通に接続され、他方の端が外部接続端子２０３１に接続されている。パッド部２０２４は、ＬＶＤＳレシーバ１０１の−側入力端子と接続された入力パッド１０５４とワイヤボンディングによるワイヤ２０５で接続されている。ＬＶＤＳレシーバ１０１の＋側入力端子に接続された入力パッド１０５１は、パッド部２０２１とワイヤボンディングによるワイヤ２０５で接続されている。ここまでが、図３Ａから図３Ｄに共通する構成である。
【００３３】
パッド部２０２２および２０２３と記録素子基板１００との接続は、記録素子基板上に設けられた複数の抵抗素子の値に応じて、図３Ａから図３Ｃのうちのいずれかの接続を選択できる。
【００３４】
図３Ａに示す構成では、パッド部２０２２と入力パッド１０５２とがワイヤ２０５で接続され、パッド部２０２３と入力パッド１０５３とがワイヤ２０５で接続されている。図３Ｂに示す構成では、パッド部２０２２と入力パッド１０５２とがワイヤ２０５で接続されているが、パッド部２０２３と入力パッド１０５３とは接続されていない。図３Ｃに示す構成では、パッド部２０２２と入力パッド１０５２とは接続されていないが、パッド部２０２３と入力パッド１０５３とはワイヤ２０５で接続されている。図３Ｄに示す構成では、パッド部２０２２と入力パッド１０５２は接続されておらず、パッド部２０２３と入力パッド１０５３も接続されていない。
【００３５】
図４Ａから図４Ｄは、ヘッド基板と記録素子基板をワイヤボンディングで接続した場合の外観斜視図である。図４Ａから図４Ｄのそれぞれは、図３Ａから図３Ｄのそれぞれに対応している。記録素子基板上に設けられた抵抗素子１０２、１０３および１０４の抵抗値をそれぞれＲ１、Ｒ２およびＲ３とする。
【００３６】
図３Ａおよび図４Ａに示す構成では、パッド部２０２２と入力パッド１０５２とがワイヤ２０５で接続され、パッド部２０２３と入力パッド１０５３とがワイヤ２０５で接続されている。この場合、伝送線路２０４１および伝送線路２０４２の線路間の合成抵抗値をＲＡとすると、合成抵抗値ＲＡは、
ＲＡ＝Ｒ１＋Ｒ２//Ｒ３
＝Ｒ１＋（Ｒ２・Ｒ３）／（Ｒ２＋Ｒ３）
となる。
【００３７】
図３Ｂおよび図４Ｂに示す構成では、パッド部２０２２と入力パッド１０５２とがワイヤ２０５で接続されているが、パッド部２０２３と入力パッド１０５３とは接続されていない。この場合、伝送線路２０４１および伝送線路２０４２の線路間の合成抵抗値をＲＢとすると、合成抵抗値ＲＢは、
ＲＢ＝Ｒ１＋Ｒ２
となる。
【００３８】
図３Ｃおよび図４Ｃに示す構成では、パッド部２０２２と入力パッド１０５２とは接続されていないが、パッド部２０２３と入力パッド１０５３とはワイヤ２０５で接続されている。この場合、伝送線路２０４１および伝送線路２０４２の線路間の合成抵抗値をＲＣとすると、合成抵抗値ＲＣは、
ＲＣ＝Ｒ１＋Ｒ３
となる。
【００３９】
つまり、図３Ａ、図３Ｂおよび図３Ｃのような３種類の接続形態を記録素子基板の状態に応じて選択することにより、ＲＡ、ＲＢおよびＲＣの３種類の抵抗値を終端抵抗の抵抗値として用いることができる。このような抵抗素子１０２〜１０４は、複数の記録素子基板を製造してこれらの合成抵抗値ＲＡ、ＲＢおよびＲＣをプロットしたときに、隣接する合成抵抗値のプロファイルが互いに重なり合うように設定する。
【００４０】
なお、図３Ｄおよび図４Ｄに示す構成では、パッド部２０２２と入力パッド１０５２とは接続されておらず、パッド部２０２３と入力パッド１０５３とも接続されていない。この場合、伝送線路２０４１および伝送線路２０４２の線路間から見て、ＬＶＤＳレシーバ１０１の差動入力端子間には抵抗素子が接続されずオープンとなっている。ＬＶＤＳレシーバ１０１のマルチドロップ接続など終端抵抗素子が必要ないときに、この接続形態が用いられる。この詳細については図１３で説明する。
【００４１】
記録素子基板の３つの抵抗素子１０２〜１０４は半導体プロセスにより作製（製造）されるため、多数の記録素子基板における抵抗素子のＲ１、Ｒ２およびＲ３のそれぞれの抵抗値は、２０〜３０％のばらつきを有する。
【００４２】
しかし、１枚の記録素子基板における抵抗素子１０２〜１０４は、製造時に一括で形成され、かつ、シリコンウェハーにおける距離が近いため同一基板上の抵抗素子間における抵抗値Ｒ１、Ｒ２およびＲ３の相対的な比はほぼ一定である。そのため、同一基板上で作製された複数の抵抗素子による合成抵抗値のＲＡ、ＲＢおよびＲＣの大きさの比も製造バラツキに対してほぼ一定となる。
【００４３】
つまり、１つの記録素子基板に複数の抵抗値を設けて、記録素子基板の出来上がりに応じて、接続するパッド部を選択する。これにより、配線基板と接続する際の終端抵抗の抵抗値のばらつきを、製造ばらつき由来の抵抗値Ｒ１、Ｒ２およびＲ３の２０〜３０％という抵抗値ばらつきよりも小さくすることができる。
【００４４】
図５を用いて、合成抵抗値がＲＡ、ＲＢおよびＲＣの順で大きくなるようにＲ１、Ｒ２およびＲ３を設定し、合成抵抗値ＲＢの設計目標を１００Ωとした場合で説明する。
【００４５】
図５は多数の記録素子基板を製造してこれらの合成抵抗値ＲＡ、ＲＢおよびＲＣをプロットしたものであり、それぞれの合成抵抗値が２０％程度の抵抗値分布を持つことがわかる。ここでは横軸は抵抗値を示し、縦軸は頻度を示す。そしてこの場合、合成抵抗値ＲＡのプロファイルの一部の抵抗値領域と、ＲＢのプロファイルの一部の抵抗値領域とが重なり合い、かつ、合成抵抗値ＲＢのプロファイルの一部の抵抗値領域と、合成抵抗値ＲＣのプロファイルの一部の抵抗値領域とが重なり合うように３つの抵抗素子の抵抗値Ｒ１、Ｒ２およびＲ３を設けている。
【００４６】
選択した記録素子基板の抵抗素子の抵抗値が設計値に近い場合は、合成抵抗値ＲＢが１００Ω付近となるため、図５に示す合成抵抗値ＲＢが終端抵抗となるように選択すればよい。すなわち、図３Ｂ、図４Ｂのような接続形態を選択すればよい。
【００４７】
次に、製造バラツキにより記録素子基板のＲ１、Ｒ２およびＲ３の抵抗値が設計値に比べて、小さくなる方に変動した場合を考える。例えば、合成抵抗値ＲＢが８０Ω付近となった場合には、合成抵抗値ＲＡおよびＲＣも設計値に比べて小さくなるように相関をもって変動するため、合成抵抗値ＲＣが終端抵抗となるように選択すればよい。すなわち、図３Ｃおよび図４Ｃのような接続形態を選択すればよい。
【００４８】
次に、製造ばらつきにより記録素子基板のＲ１、Ｒ２およびＲ３の抵抗値が設計値に比べて、大きくなる方に変動した場合を考える。例えば、合成抵抗値ＲＢが１２０Ω付近となった場合には、合成抵抗値ＲＡおよびＲＣも設計値に比べて大きくなるように相関を持って変動するため、合成抵抗値ＲＡが終端抵抗となるように選択すればよい。すなわち、図３Ａおよび図４Ａのような接続とすればよい。
【００４９】
このようにして、記録素子基板の状態に応じて図３Ａ〜図３Ｃの接続状態を選択することで、図５に示す縦方向の破線で挟まれる範囲内に、終端抵抗素子の抵抗値をおさめることができる。
【００５０】
つまり、抵抗素子の抵抗値Ｒ１、Ｒ２およびＲ３の２０〜３０％程度という半導体製造工程の製造バラツキに比べて、狭いバラツキ範囲の終端抵抗とすることが可能となる。これにより、インピーダンスの不整合による伝送波形劣化を抑制することができ、高速でデータ転送を達成することができる。
【００５１】
図６は、半導体工程を用いた際の抵抗の製造バラツキと、３つの合成抵抗値ＲＡ、ＲＢおよびＲＣを設け、これらを選択することでばらつきを抑えた終端抵抗の補正範囲とを示す図である。
【００５２】
図６を参照すると、３つの合成抵抗値をとることができるように設けることで、製造上の抵抗バラツキ範囲に対して補正後の抵抗のバラツキ範囲が約１／３に縮小されることがわかる。ここで、本実施形態においては、３つの抵抗素子１０２〜１０４を用いて３つの合成抵抗値を選択できる場合について説明しているが、これに限られない。例えば、抵抗ばらつき範囲を１/ｎ（ｎは整数）に縮小したい場合には、ｎ個の合成抵抗値を選択できるようにパッド部と配線基板とを設ければよい。
【００５３】
次に、本実施形態の記録ヘッドの製造方法を説明する。図７は、本実施形態の記録ヘッドの製造方法のうち、シリコンウェハのウェハ検査からチップ（記録素子基板）の実装までのフローチャートを示している。
【００５４】
記録素子基板のチップを複数含むウェハの製造工程が完了すると、製造装置は、チップの良品判定のためのウェハ検査を行う（ステップ７０１）。その際、製造装置は、記録素子基板の可変抵抗部に設けられた複数の抵抗素子のうち、２以上の抵抗素子の組み合わせによる複数の合成抵抗値を測定する。
【００５５】
図２に示した入力パッド１０５２〜１０５４に測定用端子を接触させれば、合成抵抗値を測定できる。この複数の合成抵抗値の情報を、終端抵抗情報と称する。その後、製造装置は、チップの良品判定の結果と終端抵抗情報とを出力する（ステップ７０２）。以下では、チップの良品判定の結果に対する説明は省略する。このとき、製造装置は、検査によって求まった終端抵抗情報を記憶する（ステップ７０３）。その際、チップ毎に異なる識別子を含むチップ情報が終端抵抗情報と共に記憶される。
【００５６】
その後、製造装置は、ウェハを切断して複数のチップに分離する（ステップ７０４）。このようにしてチップが用意されると、製造装置は、当該チップのうち良品のチップを記録ヘッドの支持部材に実装する（ステップ７０５）。製造装置は、実装されたチップとウェハ検査による終端抵抗情報とを照合し（ステップ７０６）、チップ毎に目標の終端抵抗値が得られるように、図３Ａ〜図３Ｃに示した接続パターンのうち、いずれかを選択する（ステップ７０７）。なお、同時に複数の基板を製造した場合には、近くに位置する基板間のばらつきは小さいため、基板中の複数個所だけを測定してその値をもとに、測定を行っていない基板の接続状態を選択するようにしてもよい。
【００５７】
続いて、製造装置は、選択した接続パターンに基づいてワイヤボンディングを行って（ステップ７０８）、ワイヤボンディングの工程を完了する。
【００５８】
上述のようにして、各チップのレシーバの２つの入力端子間に接続される終端抵抗素子の抵抗値のバラツキが補正される。
【００５９】
本実施形態の記録素子基板は、記録素子基板の入力部に複数の抵抗素子と、複数の終端抵抗素子のうち２以上の抵抗素子の合成抵抗値を終端抵抗値としてレシーバの２つの入力端子の一方に接続する複数のパッド（選択パッド）とが設けられている。このパッドは、レシーバの２つの入力端子間に目標の終端抵抗値が設定されるように接続される。
【００６０】
そのため、半導体プロセスの製造バラツキによる終端抵抗素子の抵抗値のバラツキを補正する効果が得られる。その結果、記録素子基板の製造上のコストアップや記録ヘッドの信頼性を低下させることなく、インピーダンスの不整合による伝送波形劣化を抑制し、高速データ転送が可能となる。
【００６１】
次に、このような抵抗値Ｒ１、Ｒ２およびＲ３の抵抗素子を備えたレシーバのパッド部を記録素子基板にどのように配置するかについて具体的に示す。
【００６２】
図１１は、記録素子基板の一構成例を示すブロック図である。
【００６３】
図１１に示すように、記録素子基板１００は、記録データ供給回路２０８と、ブロック選択回路２０７と、複数の記録素子駆動回路２４０とを有する。記録素子基板１００の入力部には、ＣＬＫ信号、ＤＡＴＡ信号およびＣＬＫＨＥ信号のそれぞれの差動信号が入力されるＬＶＤＳレシーバ１０１ａ〜１０１ｃが設けられている。記録素子基板１００には、ＬＶＤＳレシーバ１０１ｃからの出力信号が入力されるヒート生成回路２０９が設けられている。また、記録素子基板１００には、ブロック選択回路２０７からの出力信号とヒート生成回路２０９からの出力信号が入力され、複数の記録素子駆動回路２４０に信号を出力する複数のＡＮＤ回路２０４が設けられている。
【００６４】
記録データ供給回路２０８はシフトレジスタ２８２およびラッチ回路２８１を有する。ブロック選択回路２０７は、シフトレジスタおよびラッチを含む回路２７１と、デコーダ２７２とを有する。記録素子駆動回路２４０は、記録素子２０２と、記録素子２０２に流す電流を制御するパワートランジスタ２０３とを有する。ヒート生成回路２０９はカウンタ等の回路で構成されている。なお、図１１において、ＧＮＤは接地電位が供給される端子を示し、ＶＨは電源電位が供給される端子を示している。
【００６５】
次に、図１１に示した記録素子基板の動作を説明する。
【００６６】
ＬＶＤＳレシーバ１０１ａは、ＣＬＫ信号の差動信号をシングルエンドの信号に変換して記録データ供給回路２０８およびブロック選択回路２０７に出力する。ＬＶＤＳレシーバ１０１ｂは、ＤＡＴＡ信号の差動信号をシングルエンドの信号に変換して記録データ供給回路２０８に出力する。ＬＶＤＳレシーバ１０１ｃは、ＣＬＫＨＥ信号の差動信号をシングルエンドの信号に変換してヒート生成回路２０９に出力する。ＬＴ信号が、ブロック選択回路２０７、記録データ供給回路２０８およびヒート生成回路２０９に入力される。
【００６７】
記録データ供給回路２０８では、ＣＬＫ信号に同期したＤＡＴＡ信号がシフトレジスタ２８２に入力される。シフトレジスタ２８２の各ビットの信号は、ラッチ回路２８１に入力され、ＬＴ信号により保持された後、ＡＮＤ回路２０４に出力される。この信号は、図１１に示す記録データ信号２０６である。一方、記録データ供給回路２０８のシフトレジスタ２８２のシリアル出力は、ブロック選択回路２０７の回路２７１のシフトレジスタにＣＬＫ信号に同期して入力され、ＬＴ信号によりデータが保持された後、デコーダ２７２へ出力される。デコーダ２７２は、回路２７１からの入力信号に基づいて、ブロック選択信号２１０を伝送するための複数の配線のうち、いずれかの一本の配線を介してブロック選択信号を出力する。
【００６８】
ヒート生成回路２０９は、シフトレジスタ２８２からのシリアル出力およびＬＴ信号が入力され、ＣＬＫＨＥ信号がＬＶＤＳレシーバ１０１ｃから入力されると、シフトレジスタのシリアルデータをＬＴ信号に従ってデータをラッチする。ヒート生成回路は、ラッチされたデータに基づいて、ＣＬＫＨＥ信号のパルス数をカウントすることで、記録素子を駆動するタイミングを示す信号であるヒートパルスを生成する。
【００６９】
ＡＮＤ回路２０４は、ヒートパルス、ブロック選択信号２１０および記録データ信号２０６の論理積をとり、その結果を記録素子駆動回路２４０に出力する。ＡＮＤ回路２０４から記録素子駆動回路２４０に入力される信号によりパワートランジスタ２０３がオンすることで、記録素子２０２に電流が流れる。
【００７０】
図１２は、記録素子基板に入力される信号のタイミングを示す図である。図１２に示すタイミングを参照して、図１１に示した回路の動作を説明する。
【００７１】
ＤＡＴＡ信号、ＣＬＫ信号およびＣＬＫＨＥ信号は、記録素子基板１００に差動信号で入力されるが、図１２は、片側の信号線に伝送される信号のみのタイミングを示すものである。ＤＡＴＡ信号は、ＣＬＫ信号に同期して記録素子基板１００に入力され、ＬＶＤＳレシーバ１０１ｂによりシングルエンド信号に変換される。ＤＡＴＡ信号は、記録データ信号２０６、ブロック選択信号２１０およびヒートパルスの情報などで構成されており、シリアルデータとしてシフトレジスタ２８２に入力される。
【００７２】
ＤＡＴＡ信号は、ＣＬＫ信号の立ち上がりおよび立ち下りの遷移のタイミングでシフトレジスタ２８２に取り込まれる。ＤＡＴＡ信号のヒートパルスの情報に基づいて、ヒート生成回路２０９は、ＣＬＫＨＥ信号のパルス数をカウントし、ヒートパルス（ＨＥ信号）を生成する。ここでは、一回の記録動作を行う場合を示すために、図１２には、短いパルスと長いパルスで構成されるダブルパルスを示している。
【００７３】
図１３は、図１１に示す記録素子基板の複数と接続する場合のヘッド基板の一構成例を示す図である。図１３は、図１（Ｂ）に示した支持部材２６３に図１１に示した記録素子基板１００が複数搭載され、各記録素子基板１００がヘッド基板２０１の接続電極２５３と接続された構成を模式的に示している。
【００７４】
なお、図１３では、図１１に示した記録素子基板１００のうち、入力部と、記録データ供給回路２０８のシフトレジスタ２８２と、ヒート生成回路２０９を図に示し、その他の回路を図示については省略している。
【００７５】
図１３に示すように、支持部材（不図示）に記録素子基板ＫＤ１〜ＫＤｎ（ｎは２以上の整数）が搭載され、記録素子基板ＫＤ１〜ＫＤｎのそれぞれの入力部がヘッド基板２０１の端子と接続されている。図１３では、ヘッド基板２０１に外部からデータ信号が入力される端子をＤＡＴＡ１〜ＤＡＴＡｎで示し、ＣＬＫ信号が入力される端子をＣＬＫで示し、ＣＬＫＨＥ信号が入力される端子をＣＬＫＨＥで示している。これらの端子をヘッド接続端子と称する。
【００７６】
ヘッド接続端子ＣＬＫおよびＣＬＫＨＥは、記録素子基板ＫＤ１〜ＫＤｎと共通に接続され、ヘッド接続端子ＤＡＴＡ１〜ＤＡＴＡｎのそれぞれは、記録素子基板ＫＤ１〜ＫＤｎのそれぞれと接続されている。
【００７７】
記録素子基板ＫＤｎにおいて、ＬＶＤＳレシーバ１０１ａおよび１０１ｃに差動信号が入力される伝送線路間に終端抵抗素子が接続されている。これに対して、記録素子基板ＫＤ１およびＫＤ２では、ＬＶＤＳレシーバ１０１ａおよび１０１ｃに差動信号が入力される伝送線路間に終端抵抗素子は接続しない。
【００７８】
つまり、複数の記録素子基板に共通に接続されている信号は、１つの記録素子基板でのみ終端抵抗が接続されるように図３Ａ〜図３Ｃの接続形態のいずれかを選択してヘッド基板と接続する。それ以外の記録素子基板は、図３Ｄのような接続形態でヘッド基板と接続させる。これは、ヘッド接続端子ＣＬＫおよびＣＬＫＨＥが、複数のＬＶＤＳレシーバ１０１ａおよび１０１ｃと並列接続をしているためである。
【００７９】
図１３に示す構成例では、記録素子基板ＫＤ１〜ＫＤｎと共通に接続されているＣＬＫおよびＣＬＫＨＥのヘッド接続端子から最も離れたｎ番目の記録素子基板ＫＤｎにおいて、終端抵抗が接続されるように設けられている。
【００８０】
そして、ヘッド接続端子ＤＡＴＡ１〜ＤＡＴＡｎのような記録素子基板毎に接続される差動信号が入力される端子は、それぞれ記録素子基板の状態に応じて図３Ａ〜図３Ｃの接続状態のいずれかを選択して接続させる。
【００８１】
（第２の実施形態）
本実施形態における記録ヘッドの構成を説明する。なお、本実施形態では、第１の実施形態と異なる点を詳細に説明し、第１の実施形態と同様な構成についての詳細な説明を省略する。
【００８２】
図８Ａから図８Ｄは第２の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。図８Ａから図８Ｄのそれぞれは、第１の実施形態における図３Ａから図３Ｄのそれぞれに対応しているが、ヘッド基板の構成、およびヘッド基板と記録素子基板との接続形態が第１の実施形態と異なっている。記録素子基板の構成は第１の実施形態と同様である。
【００８３】
図８Ａから図８Ｄに示すように、記録素子基板１００の入力部における入力パッド１０５１とヘッド基板２０１のパッド部２０２１とがワイヤ２０５で接続され、入力パッド１０５２とパッド部２０２２とがワイヤ２０５で接続されている。また、入力パッド１０５３とパッド部２０２３がワイヤ２０５で接続され、入力パッド１０５４とパッド部２０２４がワイヤ２０５で接続されている。
【００８４】
第１の実施形態では、記録素子基板１００の入力パッドとヘッド基板２０１のパッド部との接続形態が異なっていた。すなわち、第１の実施形態では、この接続形態の切り替えにより抵抗値の選択を行うものであった。それに対して、本実施形態における接続形態は、入力パッドおよびパッド部間の接続は共通しているが、図８Ａから図８Ｄに示すように、ヘッド基板上の配線の接続パターンが異なっている。以下に、その構成を詳しく説明する。
【００８５】
図８Ａに示す構成は、第１の実施形態で図３Ａを参照して説明した構成と実質的に同等である。そのため、伝送線路２０４１および伝送線路２０４２の線路間の合成抵抗値をＲＡとすると、合成抵抗値ＲＡは、
ＲＡ＝Ｒ１＋Ｒ２//Ｒ３
＝Ｒ１＋（Ｒ２・Ｒ３）／（Ｒ２＋Ｒ３）
となる。
【００８６】
図８Ｂに示す構成では、パッド部２０２３と入力パッド１０５３とはワイヤ２０５で接続されているが、パッド部２０２３は伝送線路２０４１に接続されていない。そのため、伝送線路２０４１および伝送線路２０４２の線路間の合成抵抗値をＲＢとすると、合成抵抗値ＲＢは、第１の実施形態と同様に、
ＲＢ＝Ｒ１＋Ｒ２
となる。
【００８７】
図８Ｃに示す構成では、パッド部２０２２と入力パッド１０５２とはワイヤ２０５で接続されているが、パッド部２０２２は伝送線路２０４１に接続されていない。そのため、伝送線路２０４１および伝送線路２０４２の線路間の合成抵抗値をＲＣとすると、合成抵抗値ＲＣは、第１の実施形態と同様に、
ＲＣ＝Ｒ１＋Ｒ３
となる。
【００８８】
このように本実施形態のヘッド基板においては、入力パッド１０５１に対応する第１の接続パッド（パッド部２０２１）と、入力パッド１０５４に対応する第２の接続パッド（パッド部２０２４）とが設けられる。また更に、複数の選択パッド（入力パッド１０５２および１０５３）に対応する複数の接続選択パッド（パッド部２０２２及び２０２３）も設けられる。
【００８９】
すなわち、本実施形態では、複数のパッド部と伝送線路２０４１との接続形態を変えた複数種類のヘッド基板を用意し、記録素子基板の状態に応じていずれかのヘッド基板を選択する。これにより、合成抵抗値ＲＡ、ＲＢおよびＲＣのいずれかを終端抵抗として選択することが可能となる。本実施形態においても、伝送線路２０４１および伝送線路２０４２の線路間に接続される抵抗値が第１の実施形態と同等になるため、第１の実施形態と同様に、終端抵抗値のバラツキを補正する効果が得られる。
【００９０】
なお、図８Ｄに示す構成では、パッド部２０２３と入力パッド１０５３とがワイヤ２０５で接続され、パッド部２０２２と入力パッド１０５２とがワイヤ２０５で接続されているが、パッド部２０２２および２０２３が伝送線路２０４１に接続されていない。そのため、第１の実施形態で図３Ｄを参照して説明した構成と同様に、ＬＶＤＳレシーバ１０１に終端抵抗素子が接続されていない構成になっている。ＬＶＤＳレシーバ１０１のマルチドロップ接続など終端抵抗素子が必要ないときに、図８Ｄのヘッド基板を用いる。
【００９１】
次に、本実施形態の記録ヘッドの製造方法を説明する。図９は、本実施形態の記録ヘッドの製造方法のうち、ウェハ検査からチップの実装までのフローチャートを示している。なお、図８Ａ〜図８Ｄに示した複数種のヘッド基板２０１を予め準備しておく。
【００９２】
記録素子基板のチップを複数含むウェハの製造工程が完了すると、製造装置は、チップの良品判定のためのウェハ検査を行う（ステップ９０１）。その際、製造装置は、記録素子基板の可変抵抗部に設けられた複数の抵抗素子のうち、２以上の抵抗素子の組み合わせによる複数の合成抵抗値も測定する。この複数の合成抵抗値の情報を、終端抵抗情報と称する。その後、製造装置は、チップの良品判定の結果と終端抵抗情報を出力する（ステップ９０２）。以下では、チップの良品判定の結果に対する説明は省略する。製造装置は、検査によって求まった終端抵抗情報を記憶する（ステップ９０３）。その際、チップ毎に異なる識別子を含むチップ情報が終端抵抗情報と共に記憶される。
【００９３】
その後、製造装置は、ウェハを切断して複数のチップに分離する（ステップ９０４）。このようにしてチップが用意されると、製造装置は、当該チップのうち良品のチップを選択する（ステップ９０５）。続いて、製造装置は、選択したチップとウェハ検査による終端抵抗情報とを照合し（ステップ９０６）、チップ毎に目標の終端抵抗値が得られるように、図８Ａ〜図８Ｃに示したヘッド基板のうち、いずれか１つを選択する（ステップ９０７）。なお、同時に複数の基板を製造した場合には、近くに位置する基板間のばらつきは小さいため、基板中の複数個所だけを測定してその値をもとに、測定を行っていない基板に対応したヘッド基板を選択するようにしてもよい。
【００９４】
続いて、製造装置は、選択したヘッド基板とチップを記録ヘッドの支持部材に実装し（ステップ９０８）、ワイヤボンディングを行って（ステップ９０９）、ワイヤボンディングの工程を完了する。
【００９５】
上述のようにして、各チップのレシーバの２つの入力端子間に接続される終端抵抗素子の抵抗値のバラツキが補正される。
【００９６】
本実施形態では、終端抵抗値のバラツキに応じてヘッド基板を変更する必要があるが、終端抵抗値のバラツキに応じてワイヤボンディングの接続を変える必要がないため、ワイヤボンディングの工程が複雑化することがない。
【００９７】
（第３の実施形態）
本実施形態は、記録素子基板における入力部の他の構成例に関するものである。本実施形態では、第１の実施形態と異なる点を詳細に説明し、第１の実施形態と同様な構成についての詳細な説明を省略する。
【００９８】
図１０は、第３の実施形態における記録素子基板の入力部の一構成例を示す回路図である。図１０は、記録素子基板上ＬＶＤＳレシーバの入力部の回路図を示す。
【００９９】
図１０に示すように、記録素子基板１００の入力部は、ＬＶＤＳレシーバ１０１と、入力パッド１０５１および１０５４と、ＬＶＤＳレシーバ１０１の２つの入力端子間の抵抗値を調整するための可変抵抗部１５１とを有する。可変抵抗部１５１は、抵抗素子６０１、６０２および６０３と、入力パッド１０５２および１０５３とを有する。ＬＶＤＳレシーバ１０１の２つの差動入力端子のうち、＋側入力端子は入力パッド１０５１に接続され、−側入力端子は入力パッド１０５４に接続されている。抵抗素子６０２が第１の抵抗素子に相当し、抵抗素子６０３が第２の抵抗素子に相当し、抵抗素子６０１が第３の抵抗素子に相当する。
【０１００】
抵抗素子６０２および６０３のそれぞれの一方の端子はレシーバ１０１の−側入力端子に接続されている。抵抗素子６０２の他方の端子が入力パッド１０５２に接続され、抵抗素子６０３の他方の端子が入力パッド１０５３に接続されている。抵抗素子６０１の２つの端子のうち一方の端子は、入力パッド１０５２および抵抗素子６０２と接続され、他方の端子は、入力パッド１０５３および抵抗素子６０３と接続されている。
【０１０１】
抵抗素子６０１、６０２および６０３の抵抗値をそれぞれＲ１、Ｒ２およびＲ３とする。また、第１の実施形態で参照した図３Ａから図３Ｃのそれぞれに示す接続を、図１０に示す入力部とヘッド基板２０１との接続に適用し、伝送線路２０４１および伝送線路２０４２間の合成抵抗を求めてみる。
【０１０２】
図３Ａに示す接続の場合の合成抵抗をＲＡＡとすると、合成抵抗ＲＡＡは、
ＲＡＡ＝Ｒ２//Ｒ３
＝Ｒ２・Ｒ３/（Ｒ２＋Ｒ３）
となる。
【０１０３】
図３Ｂに示す接続の場合の合成抵抗をＲＢＢとすると、合成抵抗ＲＢＢは、
ＲＢＢ＝Ｒ２//（Ｒ１＋Ｒ３）
＝Ｒ２・（Ｒ１＋Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３）
となる。
【０１０４】
図３Ｃに示す接続の場合の合成抵抗をＲＣＣとすると、合成抵抗ＲＣＣは、
ＲＣＣ＝Ｒ３//（Ｒ１＋Ｒ２）
＝Ｒ３・（Ｒ１＋Ｒ２）/（Ｒ１＋Ｒ２＋Ｒ３）
となる。
【０１０５】
このように、抵抗値Ｒ１、Ｒ２およびＲ３の設定により、合成抵抗ＲＡＡ、ＲＢＢおよびＲＣＣは任意の抵抗値を得ることができる。本実施形態においても、第１の実施形態および第２の実施形態と同様に、終端抵抗値の製造上のバラツキを補正する効果が得られる。
【０１０６】
本実施形態の場合、第１の実施形態と比較すると、抵抗素子の並列接続が基本構成となるため、第１の実施形態で説明した合成抵抗値と同等の合成抵抗値を得るためには、抵抗値Ｒ１〜Ｒ３は、第１の実施形態に比べて大きくなる。ＬＶＤＳレシーバで用いられる終端抵抗値は、１００Ω程度と比較的小さいため、第１の実施形態におけるＲ１〜Ｒ３の抵抗値は、抵抗素子の直列接続が基本構成となるため、Ｒ１〜Ｒ３の抵抗値は１００Ω以下となってしまう。半導体製造工程で一般的に形成される抵抗素子の場合、シート抵抗の値が低いものでも数十Ω／□程度である。そのため、１つの抵抗素子で１００Ω以下の抵抗値を得るには、抵抗素子を形成するシートの数が少なくなることから、シートの幅が広くなり、精度よく設計するには抵抗素子の面積が大きくなってしまう。
【０１０７】
本実施形態の場合、第１の実施形態に比べてＲ１〜Ｒ３の抵抗値が大きくなり、シートの数が第１の実施形態に比べて多くなるが、抵抗素子の面積を大きくせずに抵抗値をより高い精度で設計することが可能となる。なお、本実施形態を第２の実施形態に適用してもよい。
【符号の説明】
【０１０８】
１００ 記録素子基板
１０１ ＬＶＤＳレシーバ
１０２〜１０４、６０１〜６０３ 抵抗素子
１５０、１５１ 可変抵抗部
２００ 記録ヘッド
２０１ ヘッド基板
１０５１〜１０５４ 入力パッド
２０２１〜２０２４ パッド部
【特許請求の範囲】
【請求項１】
製造装置の記録ヘッドの製造方法であって、
差動信号の第１および第２の信号のそれぞれが入力される第１および第２の端子を含むレシーバと、前記第１の端子と接続され前記第１の信号が外部から入力される第１の入力パッドと、前記第２の端子と接続され前記第２の信号が外部から入力される第２の入力パッドと、それぞれが異なる合成抵抗値となるように、複数の抵抗素子のうち２以上の抵抗素子を介して前記第２の端子と接続される複数の選択パッドとを有する記録素子基板を用意する工程と、
前記第１の信号を伝送する第１の伝送配線と、前記第２の信号を伝送する第２の伝送配線とを有するヘッド基板を用意する工程と、
複数の前記合成抵抗値の値に応じて、前記第１の伝送配線と前記複数の選択パッドのうちのいずれとを接続するかを選択する選択工程と、
前記選択工程で選択された前記複数の選択パッドのうちの少なくとも１つと前記第１の伝送配線とを接続するとともに、前記第１の入力パッドと前記第１の伝送配線との接続と前記第２の入力パッドと前記第２の伝送配線との接続を行う工程と
を有することを特徴とする記録ヘッドの製造方法。
【請求項２】
製造装置の記録ヘッドの製造方法であって、
差動信号の第１および第２の信号のそれぞれが入力される第１および第２の端子を含むレシーバと、前記第１の端子と接続され前記第１の信号が外部から入力される第１の入力パッドと、前記第２の端子と接続され前記第２の信号が外部から入力される第２の入力パッドと、それぞれが異なる合成抵抗値となるように、複数の抵抗素子のうち２以上の抵抗素子を介して前記第２の端子と接続される複数の選択パッドとを有する記録素子基板を用意する工程と、
前記第１の信号を伝送する第１の伝送配線と、該第１の伝送配線に接続され前記第１の入力パッドに対応する第１の接続パッドと、前記第２の信号を伝送する第２の伝送配線と、該第２の伝送配線に接続され前記第２の入力パッドに対応する第２の接続パッドと、前記複数の選択パッドに対応する複数の接続選択パッドとを有し、該複数の接続選択パッドと前記第１の伝送配線との接続パターンがそれぞれ異なる複数のヘッド基板を用意する工程と、
複数の前記合成抵抗値の値に応じて、前記複数のヘッド基板のうちいずれか１つを選択する工程と、
前記記録素子基板と前記選択された前記ヘッド基板とを接続する工程と
を有することを特徴とする記録ヘッドの製造方法。
【請求項３】
複数の前記抵抗素子の抵抗値は、
複数の記録素子基板を製造してそれぞれの合成抵抗値をプロットした際に、複数の前記合成抵抗値のプロファイルが、隣接する合成抵抗値のプロファイルと一部の領域が重なるように設けられている
ことを特徴とする請求項１または２に記載の記録ヘッドの製造方法。
【請求項４】
差動信号の第１および第２の信号のそれぞれが入力される第１および第２の端子を含むレシーバと、
前記第１の端子と接続され前記第１の信号が外部から入力される第１の入力パッドと、
前記第２の端子と接続され前記第２の信号が外部から入力される第２の入力パッドと、
前記第１の端子と第２の端子との間の抵抗値を調整するために設けられ、それぞれが複数の抵抗素子のうち２以上の抵抗素子を介して前記第２の端子と接続される複数の選択パッドを含む可変抵抗部と
を有し、
複数の前記選択パッドのうちの少なくとも１つと前記第１の入力パッドとに前記第１の信号が外部から入力され、前記第２の入力パッドに前記第２の信号が入力されると、複数の前記抵抗素子による合成抵抗値が前記第１の端子と第２の端子との間に設定される
ことを特徴とする記録素子基板。
【請求項５】
複数の前記選択パッドとの接続状態を選択することにより、前記第１の端子と前記第２の端子との間に、互いに異なる値の複数の合成抵抗値を設定する
ことを特徴とする請求項４に記載の記録素子基板。
【請求項６】
複数の前記抵抗素子の抵抗値は、
複数の記録素子基板を製造してそれぞれの合成抵抗値をプロットした際に、複数の前記合成抵抗値のプロファイルが、隣接する合成抵抗値のプロファイルと一部の領域が重なるように設けられている
ことを特徴とする請求項５に記載の記録素子基板。
【請求項７】
前記可変抵抗部は、
前記複数の抵抗素子として、第１の抵抗素子と第２の抵抗素子と第３の抵抗素子とを含み、
前記複数の選択パッドとして、前記第２の端子と前記第１の抵抗素子と前記第２の抵抗素子とを介して接続される第３の入力パッドと、前記第２の端子と前記第１の抵抗素子と前記第３の抵抗素子とを介して接続される第４の入力パッドと
を有することを特徴とする請求項４から６のいずれか１項に記載の記録素子基板。
【請求項８】
前記可変抵抗部は、
前記複数の抵抗素子として、第１の抵抗素子と第２の抵抗素子と第３の抵抗素子とを含み、
前記複数の選択パッドとして、前記第２の端子と前記第１の抵抗素子とを介して接続される第３の入力パッドと、前記第２の端子と前記２の抵抗素子とを介して接続される第４の入力パッドとを有し、
前記第３の抵抗素子が前記第３の入力パッドおよび前記第４の入力パッドに接続されている
ことを特徴とする請求項４から６のいずれか１項に記載の記録素子基板。
【請求項９】
請求項４から８のいずれか１項に記載の記録素子基板と、
前記第１の入力パッドと接続し、前記第１の信号を該第１の入力パッドに伝送するための第１の伝送配線と、前記第２の入力パッドと接続し、前記第２の信号を該第２の入力パッドに伝送するための第２の伝送配線とを含むヘッド基板と
を有し、
前記複数の選択パッドのうちの少なくとも１つが前記第１の伝送配線と接続されている
ことを特徴とする記録ヘッド。
【請求項１０】
請求項４から８のいずれか１項に記載の記録素子基板と、
前記第１の入力パッドと接続し、前記第１の信号を該第１の入力パッドに伝送するための第１の伝送配線と、前記第２の入力パッドと接続し、前記第２の信号を該第２の入力パッドに伝送するための第２の伝送配線と、前記複数の入力パッドに対応する複数のパッド部とを含むヘッド基板と
を有し、
前記複数の接続パッドのそれぞれが前記複数のパッド部のそれぞれと接続され、
前記複数のパッド部のうちの少なくとも１つが前記第１の伝送配線と接続されている
ことを特徴とする記録ヘッド。
【請求項１】
製造装置の記録ヘッドの製造方法であって、
差動信号の第１および第２の信号のそれぞれが入力される第１および第２の端子を含むレシーバと、前記第１の端子と接続され前記第１の信号が外部から入力される第１の入力パッドと、前記第２の端子と接続され前記第２の信号が外部から入力される第２の入力パッドと、それぞれが異なる合成抵抗値となるように、複数の抵抗素子のうち２以上の抵抗素子を介して前記第２の端子と接続される複数の選択パッドとを有する記録素子基板を用意する工程と、
前記第１の信号を伝送する第１の伝送配線と、前記第２の信号を伝送する第２の伝送配線とを有するヘッド基板を用意する工程と、
複数の前記合成抵抗値の値に応じて、前記第１の伝送配線と前記複数の選択パッドのうちのいずれとを接続するかを選択する選択工程と、
前記選択工程で選択された前記複数の選択パッドのうちの少なくとも１つと前記第１の伝送配線とを接続するとともに、前記第１の入力パッドと前記第１の伝送配線との接続と前記第２の入力パッドと前記第２の伝送配線との接続を行う工程と
を有することを特徴とする記録ヘッドの製造方法。
【請求項２】
製造装置の記録ヘッドの製造方法であって、
差動信号の第１および第２の信号のそれぞれが入力される第１および第２の端子を含むレシーバと、前記第１の端子と接続され前記第１の信号が外部から入力される第１の入力パッドと、前記第２の端子と接続され前記第２の信号が外部から入力される第２の入力パッドと、それぞれが異なる合成抵抗値となるように、複数の抵抗素子のうち２以上の抵抗素子を介して前記第２の端子と接続される複数の選択パッドとを有する記録素子基板を用意する工程と、
前記第１の信号を伝送する第１の伝送配線と、該第１の伝送配線に接続され前記第１の入力パッドに対応する第１の接続パッドと、前記第２の信号を伝送する第２の伝送配線と、該第２の伝送配線に接続され前記第２の入力パッドに対応する第２の接続パッドと、前記複数の選択パッドに対応する複数の接続選択パッドとを有し、該複数の接続選択パッドと前記第１の伝送配線との接続パターンがそれぞれ異なる複数のヘッド基板を用意する工程と、
複数の前記合成抵抗値の値に応じて、前記複数のヘッド基板のうちいずれか１つを選択する工程と、
前記記録素子基板と前記選択された前記ヘッド基板とを接続する工程と
を有することを特徴とする記録ヘッドの製造方法。
【請求項３】
複数の前記抵抗素子の抵抗値は、
複数の記録素子基板を製造してそれぞれの合成抵抗値をプロットした際に、複数の前記合成抵抗値のプロファイルが、隣接する合成抵抗値のプロファイルと一部の領域が重なるように設けられている
ことを特徴とする請求項１または２に記載の記録ヘッドの製造方法。
【請求項４】
差動信号の第１および第２の信号のそれぞれが入力される第１および第２の端子を含むレシーバと、
前記第１の端子と接続され前記第１の信号が外部から入力される第１の入力パッドと、
前記第２の端子と接続され前記第２の信号が外部から入力される第２の入力パッドと、
前記第１の端子と第２の端子との間の抵抗値を調整するために設けられ、それぞれが複数の抵抗素子のうち２以上の抵抗素子を介して前記第２の端子と接続される複数の選択パッドを含む可変抵抗部と
を有し、
複数の前記選択パッドのうちの少なくとも１つと前記第１の入力パッドとに前記第１の信号が外部から入力され、前記第２の入力パッドに前記第２の信号が入力されると、複数の前記抵抗素子による合成抵抗値が前記第１の端子と第２の端子との間に設定される
ことを特徴とする記録素子基板。
【請求項５】
複数の前記選択パッドとの接続状態を選択することにより、前記第１の端子と前記第２の端子との間に、互いに異なる値の複数の合成抵抗値を設定する
ことを特徴とする請求項４に記載の記録素子基板。
【請求項６】
複数の前記抵抗素子の抵抗値は、
複数の記録素子基板を製造してそれぞれの合成抵抗値をプロットした際に、複数の前記合成抵抗値のプロファイルが、隣接する合成抵抗値のプロファイルと一部の領域が重なるように設けられている
ことを特徴とする請求項５に記載の記録素子基板。
【請求項７】
前記可変抵抗部は、
前記複数の抵抗素子として、第１の抵抗素子と第２の抵抗素子と第３の抵抗素子とを含み、
前記複数の選択パッドとして、前記第２の端子と前記第１の抵抗素子と前記第２の抵抗素子とを介して接続される第３の入力パッドと、前記第２の端子と前記第１の抵抗素子と前記第３の抵抗素子とを介して接続される第４の入力パッドと
を有することを特徴とする請求項４から６のいずれか１項に記載の記録素子基板。
【請求項８】
前記可変抵抗部は、
前記複数の抵抗素子として、第１の抵抗素子と第２の抵抗素子と第３の抵抗素子とを含み、
前記複数の選択パッドとして、前記第２の端子と前記第１の抵抗素子とを介して接続される第３の入力パッドと、前記第２の端子と前記２の抵抗素子とを介して接続される第４の入力パッドとを有し、
前記第３の抵抗素子が前記第３の入力パッドおよび前記第４の入力パッドに接続されている
ことを特徴とする請求項４から６のいずれか１項に記載の記録素子基板。
【請求項９】
請求項４から８のいずれか１項に記載の記録素子基板と、
前記第１の入力パッドと接続し、前記第１の信号を該第１の入力パッドに伝送するための第１の伝送配線と、前記第２の入力パッドと接続し、前記第２の信号を該第２の入力パッドに伝送するための第２の伝送配線とを含むヘッド基板と
を有し、
前記複数の選択パッドのうちの少なくとも１つが前記第１の伝送配線と接続されている
ことを特徴とする記録ヘッド。
【請求項１０】
請求項４から８のいずれか１項に記載の記録素子基板と、
前記第１の入力パッドと接続し、前記第１の信号を該第１の入力パッドに伝送するための第１の伝送配線と、前記第２の入力パッドと接続し、前記第２の信号を該第２の入力パッドに伝送するための第２の伝送配線と、前記複数の入力パッドに対応する複数のパッド部とを含むヘッド基板と
を有し、
前記複数の接続パッドのそれぞれが前記複数のパッド部のそれぞれと接続され、
前記複数のパッド部のうちの少なくとも１つが前記第１の伝送配線と接続されている
ことを特徴とする記録ヘッド。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１４８５５６（Ｐ２０１２−１４８５５６Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−２６９３９８（Ｐ２０１１−２６９３９８）
【出願日】平成２３年１２月８日（２０１１．１２．８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１２月８日（２０１１．１２．８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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