論理回路
【課題】ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を高くし、消費電力を低減する。
【解決手段】論理回路は、ゲート１０，１１が入力端子３，４に接続され、ドレイン１２が出力端子５に接続され、ソース１３がグランド端子８に接続されたインプレーンダブルゲートトランジスター１と、ゲート２０，２１およびソース２３がインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン２２がバイアス端子６に接続されたインプレーンダブルゲートトランジスター２とを備える。
【解決手段】論理回路は、ゲート１０，１１が入力端子３，４に接続され、ドレイン１２が出力端子５に接続され、ソース１３がグランド端子８に接続されたインプレーンダブルゲートトランジスター１と、ゲート２０，２１およびソース２３がインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン２２がバイアス端子６に接続されたインプレーンダブルゲートトランジスター２とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二次元に広がる薄い活性領域（電気伝導領域）を有するインプレーンダブルゲートトランジスターを用いた論理回路に関するものである。
【背景技術】
【０００２】
半導体論理回路の基本要素は、ＮＡＮＤ回路、ＮＯＲ回路およびＮＯＴ回路（インバータ）等である。これらの回路の組み合わせによりＬＳＩの設計が行われる。従来一般に用いられてきた論理回路は、ＣＭＯＳの組み合わせによるものである。たとえば最も単純なＮＯＴ回路（インバータ）は、１個のＣＭＯＳによる構成、すなわちｎ−ＭＯＳトランジスターとｐ−ＭＯＳトランジスターの組み合わせによる構成で実現できる。ＮＯＴ回路の構成例を図１２に示す。
【０００３】
ＮＯＴ回路は、ｐ−ＭＯＳトランジスター１００と、ｎ−ＭＯＳトランジスター１０１とによって構成される。このＮＯＴ回路は、ｐ−ＭＯＳトランジスター１００およびｎ−ＭＯＳトランジスター１０１のゲートを入力端子１０２とし、ｐ−ＭＯＳトランジスター１００およびｎ−ＭＯＳトランジスター１０１のドレインを出力端子１０３とすることにより、インバータ動作が可能である。
【０００４】
一方、ＣＭＯＳの組み合わせで実現したＮＡＮＤ回路の構成例を図１３に示す。このＮＡＮＤ回路は、ｐ−ＭＯＳトランジスター２００とｎ−ＭＯＳトランジスター２０１とからなる１組のＣＭＯＳと、ｐ−ＭＯＳトランジスター２０２とｎ−ＭＯＳトランジスター２０３とからなる他の１組のＣＭＯＳとによって構成されている。このような構成のため、入力端子２０４，２０５に入力信号（Ａ，Ｂ）として（１，１）が入力された場合には、出力端子２０６から出力信号ＯＵＴとして０が出力される。一方、入力信号（Ａ，Ｂ）として（１，０），（０，１），（０，０）のいずれかが入力された場合には、出力信号ＯＵＴとして１が出力される。
【０００５】
ＣＭＯＳの組み合わせで実現したＮＯＲ回路の構成例を図１４に示す。このＮＯＲ回路は、ｐ−ＭＯＳトランジスター３００とｎ−ＭＯＳトランジスター３０１とからなる１組のＣＭＯＳと、ｐ−ＭＯＳトランジスター３０２とｎ−ＭＯＳトランジスター３０３とからなる他の１組のＣＭＯＳとによって構成されている。このような構成のため、入力端子３０４，３０５に入力信号（Ａ，Ｂ）として（１，０），（０，１），（１，１）のいずれかが入力された場合には、出力端子３０６から出力信号ＯＵＴとして０が出力される。一方、入力信号（Ａ，Ｂ）として（０，０）が入力された場合には、出力信号ＯＵＴとして１が出力される。
【０００６】
ＮＡＮＤ回路、ＮＯＲ回路のいずれの回路においても２組のＣＭＯＳ、すなわち４個のトランジスターが最低限必要な構成となる。また、ＣＭＯＳの製作行程は複数回のイオン注入プロセスが不可欠であり、製作コストは大きい。
このように従来技術における論理回路は、素子数が多く、かつプロセスに多くのステップと費用がかかるという問題があった。
【０００７】
このような問題を解決することができる論理回路素子として、二次元に広がる極めて薄い活性領域（電気伝導領域）を有するインプレーンゲート型素子が知られている（例えば非特許文献１参照）。インプレーンゲート型素子の構造は、ＧａＡｓ／ＡｌＧａＡｓ系、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系、ＩｎＳｂ／ＩｎＡｌＧａＳｂ系、ＩｎＡｓ／ＡｌＧａＳｂ系、ＳｉＧｅ／Ｓｉ系、Ｓｉ／ＳｉＯ2など多くのIII−Ｖ族化合物半導体、IＶ族半導体などさまざまな半導体での実現が可能である。
【０００８】
ここでは、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系を用いた説明を行う。図１５はインプレーンゲート型素子の半導体ウエハ構造を示す断面図である。このウエハは、ＩｎＰ基板４００と、ＩｎＰ基板４００上に形成されたＩｎＡｌＡｓバッファ層４０１と、ＩｎＡｌＡｓバッファ層４０１上に形成されたＩｎＧａＡｓ層４０２と、ＩｎＧａＡｓ層４０２上に形成されたＩｎＡｌＡｓ層４０３と、ＩｎＡｌＡｓ層４０３上に形成されたＳｉドープＩｎＡｌＡｓ層４０４と、ＳｉドープＩｎＡｌＡｓ層４０４上に形成されたＩｎＡｌＡｓ層４０５と、ＩｎＡｌＡｓ層４０５上に形成されたＩｎＰ層４０６と、ＩｎＰ層４０６上に形成されたＩｎＧａＡｓ層４０７とからなる。ＩｎＡｌＡｓバッファ層４０１、ＩｎＧａＡｓ層４０２、ＩｎＡｌＡｓ層４０３、ＳｉドープＩｎＡｌＡｓ層４０４、ＩｎＡｌＡｓ層４０５、ＩｎＰ層４０６、ＩｎＧａＡｓ層４０７の厚さは、それぞれ２００ｎｍ、２０ｎｍ、３ｎｍ、５ｎｍ、４ｎｍ、５ｎｍ、２ｎｍである。
【０００９】
この半導体ウエハ構造では、ＩｎＧａＡｓ層４０２とＩｎＡｌＡｓ層４０３との界面のＩｎＧａＡｓ層４０２に電子移動度の高い二次元電子の伝導層４０８が発生している。伝導層４０８の厚さは極めて薄く、約数ｎｍである。表面からイオンエッチングによって半導体ウエハに細い溝を形成し、チャネル構造を形成して、インプレーンダブルゲートトランジスターを製作する。イオンエッチングの精度を上げることにより、エッチング損傷が少なくかつエッチング幅４０ｎｍ以下のきわめて細い、アスペクト比の大きな溝を作ることができる。
【００１０】
図１６は図１５の半導体ウエハ上に形成されたインプレーンダブルゲートトランジスターを上から見た平面図であり、図１７は図１６のインプレーンダブルゲートトランジスターをＩ−Ｉ線で切断した断面図である。図１６、図１７における５０１はエッチング溝、５０２，５０３はゲート、５０４はチャネル、５０５はドレイン、５０６はソースである。ゲート５０２，５０３は、エッチング溝５０１によってチャネル５０４、ドレイン５０５およびソース５０６と隔てられている。チャネル５０４の一端はドレイン５０５と接続され、チャネル５０４の他端はソース５０６と接続されている。エッチング溝５０１の幅Ｗ１は４０ｎｍ、エッチング溝５０１の深さは３３ｎｍである。チャネル５０４の幅Ｗ２は１２０ｎｍ、チャネル５０４の長さＬ１は１．１μｍである。このインプレーンダブルゲートトランジスター５００では、チャネル５０４を挟んで両側にゲート５０２，５０３が配置されるダブルゲート構造が形成されている。
【００１１】
図１６、図１７に示したインプレーンダブルゲートトランジスター５００の構造ではゲート効率（ｇｍ）が低いことが心配されるが、二次元電子を利用する場合、十分な制御性が得られる。図１８は、図１６、図１７に示したインプレーンダブルゲートトランジスター５００の出力特性を示す図である。図１８は、両方のゲート５０２，５０３に０Ｖ、０．２Ｖ、０．４Ｖ、０．６Ｖ、０．８Ｖ、１．０Ｖのゲート電圧を印加したときの出力特性を示している。
【００１２】
図１６、図１７に示したインプレーンダブルゲートトランジスター５００を利用したＮＡＮＤ回路としては、たとえば図１９に示すような構成が知られている（例えば非特許文献２参照）。このＮＡＮＤ回路は、インプレーンダブルゲートトランジスター５００と、インプレーンダブルゲートトランジスター５００と直列に接続された固定負荷抵抗５０７によって構成されている。
【００１３】
２つの入力端子５０８，５０９に入力電圧ＶIn1，ＶIn2として１Ｖを印加した場合には、インプレーンダブルゲートトランジスター５００のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、出力端子５１０には０Ｖが現れる。一方、２つの入力端子５０８，５０９のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合、あるいは２つの入力端子５０８，５０９に０Ｖを印加した場合には、インプレーンダブルゲートトランジスター５００のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、出力端子５１０には１Ｖが現れる。このようなチャネルのＯＮ／ＯＦＦは、チャネル幅を調整することによって実現することができる。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】A.D.Wieck and K.Ploog，“In-plane-gated quantum wire transistor fabricated with directly written focused ion beams”，Appl.Phys.Lett.，Vol.56，No.10，p.928-930，March 1990
【非特許文献２】S.Reitzenstein，L.Worschech，C.R.Muller and A.Forchel，“Compact Logic NAND-Gate Based on a Single In-Plane Quantum-Wire Transistor”，IEEE ELECTRON DEVICE LETTERS，VOL.26，NO.3，p.142-144，March 2005
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図１９に示した論理回路では、図１３、図１４に示した回路に比べて素子数を著しく減らすことができる反面、固定負荷抵抗を用いているために、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができないという問題点があった。また、図１９に示した論理回路では、インプレーンダブルゲートトランジスターのチャネルがＯＮ状態の場合、常に回路に電流が流れるので、消費電力が大きくなるという問題点があった。
【００１６】
本発明は、上記課題を解決するためになされたもので、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）が高く、消費電力の少ない論理回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の論理回路は、第１、第２のゲートがそれぞれ第１、第２の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続された第１のインプレーンダブルゲートトランジスターと、第１、第２のゲートおよびソースが前記第１のインプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された第２のインプレーンダブルゲートトランジスターとを備えることを特徴とするものである。
【００１８】
また、本発明の論理回路は、第１、第２のゲートがそれぞれ第１、第２の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第１、第２のゲートおよびソースが一体構造で形成され、この第１、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とするものである。
【００１９】
また、本発明の論理回路は、第１、第２のゲートのうち第２のゲートとソースとが一体構造で形成され、第１のゲートが入力端子に接続され、ドレインが出力端子に接続され、第２のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第１、第２のゲートおよびソースが一体構造で形成され、この第１、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とするものである。
【００２０】
また、本発明の論理回路の１構成例において、前記第１のインプレーンダブルゲートトランジスターのドレインと前記第２のインプレーンダブルゲートトランジスターのソースとは、配線を介して接続されることを特徴とするものである。
また、本発明の論理回路の１構成例において、前記第１、第２のインプレーンダブルゲートトランジスターは、同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とするものである。
また、本発明の論理回路の１構成例は、前記第１、第２のインプレーンダブルゲートトランジスターのコンダクタンスに差が生じるように、前記第１、第２のインプレーンダブルゲートトランジスターの寸法が設定されていることを特徴とするものである。
【００２１】
また、本発明の論理回路の１構成例において、前記インプレーンダブルゲートトランジスターのドレインと前記自己バイアス型インプレーントランジスターの第１、第２のゲートおよびソースとは、配線を介して接続されることを特徴とするものである。
また、本発明の論理回路の１構成例において、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とするものである。
また、本発明の論理回路の１構成例は、前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とするものである。
【発明の効果】
【００２２】
本発明によれば、論理回路の素子として二次元に広がる薄い伝導層（活性領域）をもつインプレーンダブルゲートトランジスターを用いることにより、ＣＭＯＳを用いる場合と比較して少ない素子数で論理回路を実現することができ、かつ素子間の配線を少なくすることができる。このため、本発明では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。さらに、本発明では、２つのインプレーンダブルゲートトランジスターを直列に接続した構成とすることにより、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来の論理回路と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。
【００２３】
また、本発明では、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを直列に接続した構成とすることにより、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来の論理回路と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。
【００２４】
また、本発明では、第１、第２のゲートのうち第２のゲートとソースとを一体構造で形成したインプレーンダブルゲートトランジスターと、自己バイアス型インプレーントランジスターとを直列に接続した構成とすることにより、ＮＯＴ回路を実現することができる。本発明では、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来の論理回路と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。
【００２５】
また、本発明では、第１、第２のインプレーンダブルゲートトランジスターを同一の半導体積層構造に形成し、半導体積層構造に埋め込まれた伝導層を第１、第２のインプレーンダブルゲートトランジスターで共有するようにしたことにより、論理回路の入出力特性の向上が期待でき、また設計、製造にかかるコストを低減することができる。
【００２６】
また、本発明では、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを同一の半導体積層構造に形成し、半導体積層構造に埋め込まれた伝導層をインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターで共有するようにしたことにより、論理回路の入出力特性の向上が期待でき、また設計、製造にかかるコストを低減することができる。
【００２７】
また、本発明では、第１、第２のインプレーンダブルゲートトランジスターのコンダクタンスに差が生じるように、第１、第２のインプレーンダブルゲートトランジスターの寸法を設定することにより、論理回路をＮＡＮＤ回路またはＮＯＲ回路として動作させることが可能である。
【００２８】
また、本発明では、インプレーンダブルゲートトランジスターのコンダクタンスと自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターの寸法を設定することにより、論理回路をＮＡＮＤ回路またはＮＯＲ回路として動作させることが可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施の形態に係る論理回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態に係る論理回路の入出力特性を示す図である。
【図３】本発明の第２の実施の形態に係る論理回路の構成を示す回路図である。
【図４】本発明の第３の実施の形態に係る論理回路の構成を示す回路図である。
【図５】本発明の第３の実施の形態における自己バイアス型インプレーントランジスターの平面図である。
【図６】本発明の第３の実施の形態に係る論理回路の入出力特性を示す図である。
【図７】本発明の第３の実施の形態に係る論理回路の別の入出力特性を示す図である。
【図８】本発明の第４の実施の形態に係る論理回路の構成を示す回路図である。
【図９】本発明の第５の実施の形態に係る論理回路の構成を示す回路図である。
【図１０】本発明の第６の実施の形態に係る論理回路の構成を示す回路図である。
【図１１】本発明の第６の実施の形態に係る論理回路を上から撮影した写真である。
【図１２】従来のＮＯＴ回路の構成例を示す回路図である。
【図１３】従来のＮＡＮＤ回路の構成例を示す回路図である。
【図１４】従来のＮＯＲ回路の構成例を示す回路図である。
【図１５】従来のインプレーンゲート型素子の半導体ウエハ構造を示す断面図である。
【図１６】従来のインプレーンダブルゲートトランジスターの平面図である。
【図１７】図１６のインプレーンダブルゲートトランジスターの断面図である。
【図１８】インプレーンダブルゲートトランジスターの出力特性を示す図である。
【図１９】インプレーンダブルゲートトランジスターを利用したＮＡＮＤ回路の構成例を示す回路図である。
【発明を実施するための形態】
【００３０】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る論理回路の構成を示す回路図である。本実施の形態の論理回路は、第１のインプレーンダブルゲートトランジスター１と、第１のインプレーンダブルゲートトランジスター１と直列に接続された第２のインプレーンダブルゲートトランジスター２とによって構成されている。インプレーンダブルゲートトランジスター１，２の構造は、図１６、図１７に示したトランジスターと同様であり、チャネル幅は約１２０ｎｍ、チャネル長は約１．１μｍである。
【００３１】
インプレーンダブルゲートトランジスター１のゲート１０は入力端子３に接続され、ゲート１１は入力端子４に接続され、ドレイン１２は出力端子５に接続され、ソース１３はグランド端子（低ポテンシャル端子）８に接続されている。入力端子３とゲート１０との間、入力端子４とゲート１１との間、グランド端子８とソース１３との間は、金配線によって接続されている。
【００３２】
インプレーンダブルゲートトランジスター２のゲート２０，２１は出力端子５およびインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン２２はバイアス端子６に接続され、ソース２３は出力端子５およびインプレーンダブルゲートトランジスター１のドレイン１２に接続されている。出力端子５とゲート２０，２１との間、バイアス端子６とドレイン２２との間、ソース２３とインプレーンダブルゲートトランジスター１のドレイン１２との間は、金配線によって接続されている。
【００３３】
この論理回路のバイアス端子６に１Ｖを加え、インプレーンダブルゲートトランジスター１の２つの入力端子（ダブルゲート端子）３，４に電圧ＶIn1，ＶIn2を入力することにより論理動作が可能である。
図２は本実施の形態の論理回路の入出力特性を示す図である。この図２に示す入出力特性は、２つのインプレーンダブルゲートトランジスター１，２を金配線で直列に接続した構成における測定結果である。バイアス端子６に印加されるバイアス電圧ＶDDは１Ｖであり、グランド端子８の電圧は０Ｖである。
【００３４】
２つの入力端子３，４に入力電圧ＶIn1，ＶIn2として０Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が上昇する。このドレイン電圧がインプレーンダブルゲートトランジスター２の２つのゲート２０，２１に入力されるため、インプレーンダブルゲートトランジスター２のチャネルがＯＮ状態となり、チャネルが低抵抗化する。その結果、出力端子５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベル（図２の例では０．９Ｖ）に上昇する。
【００３５】
一方、２つの入力端子３，４のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合、あるいは２つの入力端子３，４に１Ｖを印加した場合には、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が低下する。このドレイン電圧がインプレーンダブルゲートトランジスター２の２つのゲート２０，２１に入力されるため、インプレーンダブルゲートトランジスター２のチャネルがＯＦＦ状態となり、チャネルが高抵抗化する。その結果、バイアス電圧のほとんどはインプレーンダブルゲートトランジスター２にかかるため、出力端子５の電圧Ｖoutは０Ｖに近いＬｏｗレベル（図２の例では０．０３〜０．０５Ｖ）となる。以上のように、本実施の形態の論理回路はＮＯＲ回路として動作する。
【００３６】
本実施の形態では、出発材料として二次元に広がる薄い活性領域をもつ半導体積層構造を用いる。具体的な論理回路はこの半導体積層構造に極めて微細な溝を掘ることによって実現するため、素子間の接続は溝のパターン設計によって自由に実現することができる。このため、素子間の接続端子、配線等を著しく省略することができる。このように、本実施の形態では、論理回路の素子としてインプレーンダブルゲートトランジスター１，２を用いることにより、ＣＭＯＳを用いる場合と比較して少ない素子数で論理回路を実現することができ、かつ素子間の配線を少なくすることができる。このため、本実施の形態では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。
【００３７】
さらに、本実施の形態では、２つのインプレーンダブルゲートトランジスター１，２を直列に接続した構成とすることにより、図１９に示した論理回路と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができる。また、本実施の形態では、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態のときはインプレーンダブルゲートトランジスター２のチャネルがＯＮ状態となり、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態のときはインプレーンダブルゲートトランジスター２のチャネルがＯＦＦ状態となる。したがって、本実施の形態では、バイアス端子６からグランドに向かう電流はほぼなくなるので、図１９に示した論理回路と比較して消費電力を低減することができる。また、本実施の形態では、論理回路の組み合わせにより、さらに複雑な回路構成にも対応することが可能である。
【００３８】
なお、本実施の形態の論理回路はＮＯＲ回路として動作するが、２つのインプレーンダブルゲートトランジスター１，２のチャネル幅を調整することにより、インプレーンダブルゲートトランジスター１の一方のゲートのみに１Ｖを印加してもチャネルがＯＮ状態にならない条件にすれば、ＮＡＮＤ回路として動作させることができる。すなわち、入力電圧ＶIn1，ＶIn2が印加されるインプレーンダブルゲートトランジスター１のチャネル幅以上の広いチャネル幅を持つインプレーンゲートトランジスター２を負荷として用いることで、ＮＡＮＤ回路を実現することができる。なお、所望の回路動作に応じたチャネル幅とチャネル長の設定の詳細については後述する。
【００３９】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係る論理回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態の論理回路は、同一の半導体ウエハ構造に２つのインプレーンダブルゲートトランジスター１，２を作製し、活性領域（図１５、図１７の伝導層４０８）を２つのインプレーンダブルゲートトランジスター１，２で共有するようにしたものである。
【００４０】
エッチング溝以外の部分には伝導層があるので、トランジスター間を配線で接続する必要がない。その結果、インプレーンダブルゲートトランジスター１のドレイン１２とインプレーンダブルゲートトランジスター２のソース２３とは、配線を用いることなく直接接続されている。この接続は、インプレーンダブルゲートトランジスター１，２のドレイン１２，２２、ソース１３，２３、ゲート１０，１１，２０，２１が全て同じ層に形成されているため可能となる。
【００４１】
第１の実施の形態で説明したとおり、本実施の形態の論理回路は、ＮＯＲ回路またはＮＡＮＤ回路として動作させることが可能である。
第１の実施の形態では、２つのインプレーンダブルゲートトランジスター１，２を金配線で直列に接続している。これに対して、本実施の形態では、このような配線が不要になると共に、ドレイン１２上に形成する端子およびソース２３上に形成する端子が不要になるので、論理回路の入出力特性の向上が期待できる。また、第１の実施の形態と比較して回路の設計、製造も容易となるので、設計、製造にかかるコストを低減することができる。
【００４２】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係る論理回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態の論理回路は、インプレーンダブルゲートトランジスター１と、インプレーンダブルゲートトランジスター１と直列に接続された自己バイアス型インプレーントランジスター７とによって構成されている。インプレーンダブルゲートトランジスター１の構造は、図１６、図１７に示したトランジスターと同様であり、チャネル幅は約１２０ｎｍ、チャネル長は約１．１μｍである。
【００４３】
インプレーンダブルゲートトランジスター１のゲート１０は入力端子３に接続され、ゲート１１は入力端子４に接続され、ドレイン１２は出力端子５に接続され、ソース１３はグランド端子８に接続されている。入力端子３とゲート１０との間、入力端子４とゲート１１との間、グランド端子８とソース１３との間は、金配線によって接続されている。
【００４４】
自己バイアス型インプレーントランジスター７のゲート７０，７１およびソース７３は出力端子５およびインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン７２はバイアス端子６に接続されている。出力端子５とゲート７０，７１およびソース７３との間、ゲート７０，７１およびソース７３とインプレーンダブルゲートトランジスター１のドレイン１２との間は、金配線によって接続されている。
【００４５】
図５は自己バイアス型インプレーントランジスター７を上から見た平面図である。この自己バイアス型インプレーントランジスター７を図５のＩ−Ｉ線で切断した断面は図１７と同様の状態になるので、断面の記載は省略する。図５における７４はエッチング溝、７５はチャネルである。チャネル７５の一端はドレイン７２と接続されている。一方、ゲート７０，７１とチャネル７５とはエッチング溝７４によって隔てられておらず、チャネル７５の他端がそのままゲート７０，７１およびソース７３と接続される構造となっている。エッチング溝７４の幅Ｗ３は４０ｎｍ、エッチング溝７４の深さは３３ｎｍである。チャネル７５の幅Ｗ４は１００ｎｍ、チャネル７５の長さＬ２は１．１μｍである。
【００４６】
図６は本実施の形態の論理回路の入出力特性を示す図である。この図６に示す入出力特性は、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを金配線で直列に接続した構成における測定結果である。バイアス端子６に印加されるバイアス電圧ＶDDは１Ｖである。
【００４７】
２つの入力端子３，４に入力電圧ＶIn1，ＶIn2として０Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が上昇する。このドレイン電圧が自己バイアス型インプレーントランジスター７の２つのゲート７０，７１に入力されるため、自己バイアス型インプレーントランジスター７のチャネルがＯＮ状態となり、チャネルが低抵抗化する。その結果、出力端子５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベル（図６の例では０．９５Ｖ）に上昇する。
【００４８】
一方、２つの入力端子３，４のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合、あるいは２つの入力端子３，４に１Ｖを印加した場合には、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が低下する。このドレイン電圧が自己バイアス型インプレーントランジスター７の２つのゲート７０，７１に入力されるため、自己バイアス型インプレーントランジスター７のチャネルがＯＦＦ状態となり、チャネルが高抵抗化する。その結果、バイアス電圧のほとんどは自己バイアス型インプレーントランジスター７にかかるため、出力端子５の電圧Ｖoutは０Ｖに近いＬｏｗレベル（図６の例では０．０２〜０．０５Ｖ）となる。このように、自己バイアス型インプレーントランジスター７のチャネル幅を１００ｎｍ、チャネル長を１．１μｍとすると、本実施の形態の論理回路はＮＯＲ回路として動作する。
【００４９】
一方、自己バイアス型インプレーントランジスター７のチャネル幅を１２０ｎｍ、チャネル長を１．１μｍとした場合の論理回路の入出力特性を図７に示す。図６と同様に、図７に示す入出力特性は、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを金配線で直列に接続した構成における測定結果である。
【００５０】
チャネル幅を１２０ｎｍと広くした場合、自己バイアス型インプレーントランジスター７は、ゲート７０，７１に強い電圧が加わらないとＯＦＦ状態にならない。インプレーンダブルゲートトランジスター１のゲート１０，１１への電圧印加が一方のゲートに対してのみ行われた場合、インプレーンダブルゲートトランジスター１のドレイン電圧は自己バイアス型インプレーントランジスター７をＯＦＦ状態に導くほど十分には低下しない。したがって、２つの入力端子３，４に入力電圧ＶIn1，ＶIn2として０Ｖを印加した場合、あるいは２つの入力端子３，４のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合には、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態となり、ドレイン１２の電圧が上昇する。このドレイン電圧の上昇により、自己バイアス型インプレーントランジスター７のチャネルがＯＮ状態となる。その結果、出力端子５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベル（図７の例では０．９〜０．９８Ｖ）に上昇する。
【００５１】
一方、２つの入力端子３，４に入力電圧ＶIn1，ＶIn2として１Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態となり、ドレイン１２の電圧が低下する。このドレイン電圧の低下により、自己バイアス型インプレーントランジスター７のチャネルがＯＦＦ状態となる。その結果、出力端子５の電圧Ｖoutは０Ｖに近いＬｏｗレベル（図７の例では０．０９Ｖ）となる。このように、自己バイアス型インプレーントランジスター７のチャネル幅を１２０ｎｍ、チャネル長を１．１μｍとすると、本実施の形態の論理回路はＮＡＮＤ回路として動作する。
【００５２】
以上のように、本実施の形態では、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを直列に接続した構成とすることにより、第１の実施の形態と同様の効果を得ることができる。
【００５３】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図８は本発明の第４の実施の形態に係る論理回路の構成を示す回路図であり、図４と同一の構成には同一の符号を付してある。本実施の形態の論理回路は、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを作製し、活性領域（図１５、図１７の伝導層４０８）をインプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とで共有するようにしたものである。
【００５４】
第２の実施の形態と同様に、エッチング溝以外の部分には伝導層があるので、トランジスター間を配線で接続する必要がない。その結果、インプレーンダブルゲートトランジスター１のドレイン１２と自己バイアス型インプレーントランジスター７のゲート７０，７１およびソース７３とは、配線を用いることなく直接接続されている。この接続は、インプレーンダブルゲートトランジスター１のドレイン１２、ソース１３、ゲート１０，１１と自己バイアス型インプレーントランジスター７のドレイン７２、ソース７３、ゲート７０，７１が全て同じ層に形成されているため可能となる。
【００５５】
第３の実施の形態で説明したとおり、本実施の形態の論理回路は、ＮＯＲ回路またはＮＡＮＤ回路として動作させることが可能である。
第３の実施の形態では、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを金配線で直列に接続している。これに対して、本実施の形態では、このような配線が不要になると共に、ドレイン１２上に形成する端子およびゲート７０，７１上に形成する端子が不要になるので、論理回路の入出力特性の向上が期待できる。また、第３の実施の形態と比較して回路の設計、製造も容易となるので、設計、製造にかかるコストを低減することができる。
【００５６】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図９は本発明の第５の実施の形態に係る論理回路の構成を示す回路図であり、図４、図８と同一の構成には同一の符号を付してある。本実施の形態は、第４の実施の形態の論理回路において、インプレーンダブルゲートトランジスター１のゲート１０，１１を配線によって短絡したものである。すなわち、ゲート１０，１１は同一の入力端子９に接続されている。
【００５７】
インプレーンダブルゲートトランジスター１のチャネル幅およびチャネル長の条件と、自己バイアス型インプレーントランジスター７のチャネル幅およびチャネル長の条件は、第３の実施の形態で説明したＮＯＲ回路の場合の条件でもよいし、ＮＡＮＤ回路の場合の条件でもよい。バイアス端子６に印加されるバイアス電圧ＶDDは１Ｖであり、グランド端子８の電圧は０Ｖである。
【００５８】
入力端子９に入力電圧ＶInとして１Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が低下する。このドレイン電圧の低下により、自己バイアス型インプレーントランジスター７のチャネルがＯＦＦ状態となり、チャネルが高抵抗化する。その結果、出力端子５の電圧Ｖoutは０Ｖに近いＬｏｗレベルとなる。
【００５９】
一方、入力端子９に入力電圧ＶInとして０Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が上昇する。このドレイン電圧の上昇により、自己バイアス型インプレーントランジスター７のチャネルがＯＮ状態となり、チャネルが低抵抗化する。その結果、出力端子５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベルに上昇する。このように、本実施の形態の論理回路はＮＯＴ回路（インバータ）として動作する。
【００６０】
以上のように、本実施の形態では、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを直列に接続した構成とすることにより、第１の実施の形態と同様の効果を得ることができる。また、本実施の形態では、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを接続する配線が不要になると共に、ドレイン１２上に形成する端子およびゲート７０，７１上に形成する端子が不要になるので、第４の実施の形態と同様の効果を得ることができる。
【００６１】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図１０は本発明の第６の実施の形態に係る論理回路の構成を示す回路図、図１１は論理回路を上から撮影した写真であり、図４、図８、図９と同一の構成には同一の符号を付してある。本実施の形態の論理回路は、インプレーンダブルゲートトランジスター１ａと、インプレーンダブルゲートトランジスター１ａと直列に接続された自己バイアス型インプレーントランジスター７とによって構成されている。図１１における３０はエッチング溝、３１は論理回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。
【００６２】
第４、第５の実施の形態と同様に、インプレーンダブルゲートトランジスター１ａと自己バイアス型インプレーントランジスター７とは、同一の半導体ウエハ構造に形成され、活性領域を共有している。
【００６３】
インプレーンダブルゲートトランジスター１ａは、第５の実施の形態のインプレーンダブルゲートトランジスター１において、ゲート１１（図１６、図１７のゲート５０３）とソース１３（図１６、図１７のソース５０６）とを隔てていたエッチング溝を無くし、ゲート１１とソース１３とを短絡したものである。その他の構成は、インプレーンダブルゲートトランジスター１と同じである。インプレーンダブルゲートトランジスター１ａのゲート１０は入力端子９に接続され、ゲート１１およびソース１３はグランド端子８に接続されている。
自己バイアス型インプレーントランジスター７のゲート７０，７１およびソース７３は出力端子５およびインプレーンダブルゲートトランジスター１ａのドレイン１２に接続され、ドレイン７２はバイアス端子６に接続されている。
【００６４】
入力端子９に入力電圧ＶInとして１Ｖを印加すると、インプレーンダブルゲートトランジスター１ａのチャネルがＯＮ状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター１ａのドレイン１２の電圧が低下する。このドレイン電圧の低下により、自己バイアス型インプレーントランジスター７のチャネルがＯＦＦ状態となり、チャネルが高抵抗化する。その結果、出力端子５の電圧Ｖoutは０Ｖに近いＬｏｗレベルとなる。
【００６５】
一方、入力端子９に入力電圧ＶInとして０Ｖを印加すると、インプレーンダブルゲートトランジスター１ａのチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター１ａのドレイン１２の電圧が上昇する。このドレイン電圧の上昇により、自己バイアス型インプレーントランジスター７のチャネルがＯＮ状態となり、チャネルが低抵抗化する。その結果、出力端子５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベルに上昇する。このように、本実施の形態の論理回路はＮＯＴ回路（インバータ）として動作する。
【００６６】
ただし、本実施の形態のＮＯＴ回路は、片側のゲートの入力が常に０であると見なすことができる。このため、ＮＯＴ回路として動作させるためには、インプレーンダブルゲートトランジスター１ａのチャネル幅およびチャネル長の条件と、自己バイアス型インプレーントランジスター７のチャネル幅およびチャネル長の条件とをＮＯＲ回路の場合の条件にしておく必要がある。
【００６７】
本実施の形態の特徴は、入力端子９、出力端子５、バイアス端子６、グランド端子８以外の配線を必要としない点である。本実施の形態によれば、第５の実施の形態と比較して配線および端子を削減することができるので、設計、製造にかかるコストを更に低減することができる。
【００６８】
最後に、論理回路をＮＡＮＤ回路またはＮＯＲ回路として動作させる条件について説明する。第１〜第６の実施の形態のいずれの論理回路においても、ＮＡＮＤ回路として動作するかＮＯＲ回路として動作するかは、入力信号が印加されるトランジスター１，１ａと負荷として動作するトランジスター２，７とのコンダクタンスの相対的な関係を考慮したうえで、適切な条件のチャネル長とチャネル幅を用いることで決定される。
【００６９】
論理回路をＮＡＮＤ回路として動作させる条件は、入力が（ＶIn1，ＶIn2）＝（０Ｖ，１Ｖ）のときに入力側のトランジスター１，１ａのコンダクタンスよりも負荷側のトランジスター２，７のコンダクタンスが高いことである。言い換えると、入力側のトランジスター１，１ａのチャネル長と負荷側のトランジスター２，７のチャネル長とが同じ場合、負荷側のトランジスター２，７のチャネル幅が入力側のトランジスター１，１ａのチャネル幅よりも広いことが条件となる。
【００７０】
一方、論理回路をＮＯＲ回路として動作させる条件は、入力が（ＶIn1，ＶIn2）＝（０Ｖ，１Ｖ）のときに入力側のトランジスター１，１ａのコンダクタンスよりも負荷側のトランジスター２，７のコンダクタンスが低いことである。言い換えると、入力側のトランジスター１，１ａのチャネル長と負荷側のトランジスター２，７のチャネル長とが同じ場合、負荷側のトランジスター２，７のチャネル幅が入力側のトランジスター１，１ａのチャネル幅と同等かあるいは狭いことが条件となる。
【００７１】
ここで、チャネル幅が同等でもよい理由は、（ＶIn1，ＶIn2）＝（０Ｖ，１Ｖ）が入力されている場合、入力側のトランジスター１，１ａはコンダクタンスが（ＶIn1，ＶIn2）＝（０Ｖ，０Ｖ）の時に比べて高くなっているため、負荷側のトランジスター２，７と入力側のトランジスター１，１ａでチャネル幅が同等でも、負荷側のトランジスター２，７の方が相対的にコンダクタンスが低くなるからである。
【００７２】
以上の条件をまとめると、入力側のトランジスター１，１ａのチャネル長と負荷側のトランジスター２，７のチャネル長が同じ場合、入力側のトランジスター１，１ａのチャネル幅と負荷側のトランジスター２，７のチャネル幅の相対関係はＮＡＮＤ回路の場合とＮＯＲ回路の場合で逆となる。また、論理回路をＮＡＮＤ回路またはＮＯＲ回路として動作させる条件は、チャネル幅の設定よりも、コンダクタンスに差を持たせることが重要である。
【００７３】
ＮＯＴ回路は、ＮＡＮＤ回路あるいはＮＯＲ回路のいずれの条件であっても、第５の実施の形態で説明したとおり、入力側のトランジスターの２つのゲートを短絡するだけで実現することができる。ただし、第６の実施の形態の場合は、ＮＯＲ回路が動作する寸法の条件にしておく必要がある。
【産業上の利用可能性】
【００７４】
本発明は、半導体論理回路に適用することができる。
【符号の説明】
【００７５】
１，１ａ，２…インプレーンダブルゲートトランジスター、３，４，９…入力端子、５…出力端子、６…バイアス端子、７…自己バイアス型インプレーントランジスター、８…グランド端子、１０，１１，２０，２１，７０，７１…ゲート、１２，２２，７２…ドレイン、１３，２３，７３…ソース。
【技術分野】
【０００１】
本発明は、二次元に広がる薄い活性領域（電気伝導領域）を有するインプレーンダブルゲートトランジスターを用いた論理回路に関するものである。
【背景技術】
【０００２】
半導体論理回路の基本要素は、ＮＡＮＤ回路、ＮＯＲ回路およびＮＯＴ回路（インバータ）等である。これらの回路の組み合わせによりＬＳＩの設計が行われる。従来一般に用いられてきた論理回路は、ＣＭＯＳの組み合わせによるものである。たとえば最も単純なＮＯＴ回路（インバータ）は、１個のＣＭＯＳによる構成、すなわちｎ−ＭＯＳトランジスターとｐ−ＭＯＳトランジスターの組み合わせによる構成で実現できる。ＮＯＴ回路の構成例を図１２に示す。
【０００３】
ＮＯＴ回路は、ｐ−ＭＯＳトランジスター１００と、ｎ−ＭＯＳトランジスター１０１とによって構成される。このＮＯＴ回路は、ｐ−ＭＯＳトランジスター１００およびｎ−ＭＯＳトランジスター１０１のゲートを入力端子１０２とし、ｐ−ＭＯＳトランジスター１００およびｎ−ＭＯＳトランジスター１０１のドレインを出力端子１０３とすることにより、インバータ動作が可能である。
【０００４】
一方、ＣＭＯＳの組み合わせで実現したＮＡＮＤ回路の構成例を図１３に示す。このＮＡＮＤ回路は、ｐ−ＭＯＳトランジスター２００とｎ−ＭＯＳトランジスター２０１とからなる１組のＣＭＯＳと、ｐ−ＭＯＳトランジスター２０２とｎ−ＭＯＳトランジスター２０３とからなる他の１組のＣＭＯＳとによって構成されている。このような構成のため、入力端子２０４，２０５に入力信号（Ａ，Ｂ）として（１，１）が入力された場合には、出力端子２０６から出力信号ＯＵＴとして０が出力される。一方、入力信号（Ａ，Ｂ）として（１，０），（０，１），（０，０）のいずれかが入力された場合には、出力信号ＯＵＴとして１が出力される。
【０００５】
ＣＭＯＳの組み合わせで実現したＮＯＲ回路の構成例を図１４に示す。このＮＯＲ回路は、ｐ−ＭＯＳトランジスター３００とｎ−ＭＯＳトランジスター３０１とからなる１組のＣＭＯＳと、ｐ−ＭＯＳトランジスター３０２とｎ−ＭＯＳトランジスター３０３とからなる他の１組のＣＭＯＳとによって構成されている。このような構成のため、入力端子３０４，３０５に入力信号（Ａ，Ｂ）として（１，０），（０，１），（１，１）のいずれかが入力された場合には、出力端子３０６から出力信号ＯＵＴとして０が出力される。一方、入力信号（Ａ，Ｂ）として（０，０）が入力された場合には、出力信号ＯＵＴとして１が出力される。
【０００６】
ＮＡＮＤ回路、ＮＯＲ回路のいずれの回路においても２組のＣＭＯＳ、すなわち４個のトランジスターが最低限必要な構成となる。また、ＣＭＯＳの製作行程は複数回のイオン注入プロセスが不可欠であり、製作コストは大きい。
このように従来技術における論理回路は、素子数が多く、かつプロセスに多くのステップと費用がかかるという問題があった。
【０００７】
このような問題を解決することができる論理回路素子として、二次元に広がる極めて薄い活性領域（電気伝導領域）を有するインプレーンゲート型素子が知られている（例えば非特許文献１参照）。インプレーンゲート型素子の構造は、ＧａＡｓ／ＡｌＧａＡｓ系、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系、ＩｎＳｂ／ＩｎＡｌＧａＳｂ系、ＩｎＡｓ／ＡｌＧａＳｂ系、ＳｉＧｅ／Ｓｉ系、Ｓｉ／ＳｉＯ2など多くのIII−Ｖ族化合物半導体、IＶ族半導体などさまざまな半導体での実現が可能である。
【０００８】
ここでは、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系を用いた説明を行う。図１５はインプレーンゲート型素子の半導体ウエハ構造を示す断面図である。このウエハは、ＩｎＰ基板４００と、ＩｎＰ基板４００上に形成されたＩｎＡｌＡｓバッファ層４０１と、ＩｎＡｌＡｓバッファ層４０１上に形成されたＩｎＧａＡｓ層４０２と、ＩｎＧａＡｓ層４０２上に形成されたＩｎＡｌＡｓ層４０３と、ＩｎＡｌＡｓ層４０３上に形成されたＳｉドープＩｎＡｌＡｓ層４０４と、ＳｉドープＩｎＡｌＡｓ層４０４上に形成されたＩｎＡｌＡｓ層４０５と、ＩｎＡｌＡｓ層４０５上に形成されたＩｎＰ層４０６と、ＩｎＰ層４０６上に形成されたＩｎＧａＡｓ層４０７とからなる。ＩｎＡｌＡｓバッファ層４０１、ＩｎＧａＡｓ層４０２、ＩｎＡｌＡｓ層４０３、ＳｉドープＩｎＡｌＡｓ層４０４、ＩｎＡｌＡｓ層４０５、ＩｎＰ層４０６、ＩｎＧａＡｓ層４０７の厚さは、それぞれ２００ｎｍ、２０ｎｍ、３ｎｍ、５ｎｍ、４ｎｍ、５ｎｍ、２ｎｍである。
【０００９】
この半導体ウエハ構造では、ＩｎＧａＡｓ層４０２とＩｎＡｌＡｓ層４０３との界面のＩｎＧａＡｓ層４０２に電子移動度の高い二次元電子の伝導層４０８が発生している。伝導層４０８の厚さは極めて薄く、約数ｎｍである。表面からイオンエッチングによって半導体ウエハに細い溝を形成し、チャネル構造を形成して、インプレーンダブルゲートトランジスターを製作する。イオンエッチングの精度を上げることにより、エッチング損傷が少なくかつエッチング幅４０ｎｍ以下のきわめて細い、アスペクト比の大きな溝を作ることができる。
【００１０】
図１６は図１５の半導体ウエハ上に形成されたインプレーンダブルゲートトランジスターを上から見た平面図であり、図１７は図１６のインプレーンダブルゲートトランジスターをＩ−Ｉ線で切断した断面図である。図１６、図１７における５０１はエッチング溝、５０２，５０３はゲート、５０４はチャネル、５０５はドレイン、５０６はソースである。ゲート５０２，５０３は、エッチング溝５０１によってチャネル５０４、ドレイン５０５およびソース５０６と隔てられている。チャネル５０４の一端はドレイン５０５と接続され、チャネル５０４の他端はソース５０６と接続されている。エッチング溝５０１の幅Ｗ１は４０ｎｍ、エッチング溝５０１の深さは３３ｎｍである。チャネル５０４の幅Ｗ２は１２０ｎｍ、チャネル５０４の長さＬ１は１．１μｍである。このインプレーンダブルゲートトランジスター５００では、チャネル５０４を挟んで両側にゲート５０２，５０３が配置されるダブルゲート構造が形成されている。
【００１１】
図１６、図１７に示したインプレーンダブルゲートトランジスター５００の構造ではゲート効率（ｇｍ）が低いことが心配されるが、二次元電子を利用する場合、十分な制御性が得られる。図１８は、図１６、図１７に示したインプレーンダブルゲートトランジスター５００の出力特性を示す図である。図１８は、両方のゲート５０２，５０３に０Ｖ、０．２Ｖ、０．４Ｖ、０．６Ｖ、０．８Ｖ、１．０Ｖのゲート電圧を印加したときの出力特性を示している。
【００１２】
図１６、図１７に示したインプレーンダブルゲートトランジスター５００を利用したＮＡＮＤ回路としては、たとえば図１９に示すような構成が知られている（例えば非特許文献２参照）。このＮＡＮＤ回路は、インプレーンダブルゲートトランジスター５００と、インプレーンダブルゲートトランジスター５００と直列に接続された固定負荷抵抗５０７によって構成されている。
【００１３】
２つの入力端子５０８，５０９に入力電圧ＶIn1，ＶIn2として１Ｖを印加した場合には、インプレーンダブルゲートトランジスター５００のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、出力端子５１０には０Ｖが現れる。一方、２つの入力端子５０８，５０９のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合、あるいは２つの入力端子５０８，５０９に０Ｖを印加した場合には、インプレーンダブルゲートトランジスター５００のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、出力端子５１０には１Ｖが現れる。このようなチャネルのＯＮ／ＯＦＦは、チャネル幅を調整することによって実現することができる。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】A.D.Wieck and K.Ploog，“In-plane-gated quantum wire transistor fabricated with directly written focused ion beams”，Appl.Phys.Lett.，Vol.56，No.10，p.928-930，March 1990
【非特許文献２】S.Reitzenstein，L.Worschech，C.R.Muller and A.Forchel，“Compact Logic NAND-Gate Based on a Single In-Plane Quantum-Wire Transistor”，IEEE ELECTRON DEVICE LETTERS，VOL.26，NO.3，p.142-144，March 2005
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図１９に示した論理回路では、図１３、図１４に示した回路に比べて素子数を著しく減らすことができる反面、固定負荷抵抗を用いているために、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができないという問題点があった。また、図１９に示した論理回路では、インプレーンダブルゲートトランジスターのチャネルがＯＮ状態の場合、常に回路に電流が流れるので、消費電力が大きくなるという問題点があった。
【００１６】
本発明は、上記課題を解決するためになされたもので、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）が高く、消費電力の少ない論理回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の論理回路は、第１、第２のゲートがそれぞれ第１、第２の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続された第１のインプレーンダブルゲートトランジスターと、第１、第２のゲートおよびソースが前記第１のインプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された第２のインプレーンダブルゲートトランジスターとを備えることを特徴とするものである。
【００１８】
また、本発明の論理回路は、第１、第２のゲートがそれぞれ第１、第２の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第１、第２のゲートおよびソースが一体構造で形成され、この第１、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とするものである。
【００１９】
また、本発明の論理回路は、第１、第２のゲートのうち第２のゲートとソースとが一体構造で形成され、第１のゲートが入力端子に接続され、ドレインが出力端子に接続され、第２のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第１、第２のゲートおよびソースが一体構造で形成され、この第１、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とするものである。
【００２０】
また、本発明の論理回路の１構成例において、前記第１のインプレーンダブルゲートトランジスターのドレインと前記第２のインプレーンダブルゲートトランジスターのソースとは、配線を介して接続されることを特徴とするものである。
また、本発明の論理回路の１構成例において、前記第１、第２のインプレーンダブルゲートトランジスターは、同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とするものである。
また、本発明の論理回路の１構成例は、前記第１、第２のインプレーンダブルゲートトランジスターのコンダクタンスに差が生じるように、前記第１、第２のインプレーンダブルゲートトランジスターの寸法が設定されていることを特徴とするものである。
【００２１】
また、本発明の論理回路の１構成例において、前記インプレーンダブルゲートトランジスターのドレインと前記自己バイアス型インプレーントランジスターの第１、第２のゲートおよびソースとは、配線を介して接続されることを特徴とするものである。
また、本発明の論理回路の１構成例において、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とするものである。
また、本発明の論理回路の１構成例は、前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とするものである。
【発明の効果】
【００２２】
本発明によれば、論理回路の素子として二次元に広がる薄い伝導層（活性領域）をもつインプレーンダブルゲートトランジスターを用いることにより、ＣＭＯＳを用いる場合と比較して少ない素子数で論理回路を実現することができ、かつ素子間の配線を少なくすることができる。このため、本発明では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。さらに、本発明では、２つのインプレーンダブルゲートトランジスターを直列に接続した構成とすることにより、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来の論理回路と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。
【００２３】
また、本発明では、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを直列に接続した構成とすることにより、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来の論理回路と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。
【００２４】
また、本発明では、第１、第２のゲートのうち第２のゲートとソースとを一体構造で形成したインプレーンダブルゲートトランジスターと、自己バイアス型インプレーントランジスターとを直列に接続した構成とすることにより、ＮＯＴ回路を実現することができる。本発明では、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来の論理回路と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。
【００２５】
また、本発明では、第１、第２のインプレーンダブルゲートトランジスターを同一の半導体積層構造に形成し、半導体積層構造に埋め込まれた伝導層を第１、第２のインプレーンダブルゲートトランジスターで共有するようにしたことにより、論理回路の入出力特性の向上が期待でき、また設計、製造にかかるコストを低減することができる。
【００２６】
また、本発明では、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを同一の半導体積層構造に形成し、半導体積層構造に埋め込まれた伝導層をインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターで共有するようにしたことにより、論理回路の入出力特性の向上が期待でき、また設計、製造にかかるコストを低減することができる。
【００２７】
また、本発明では、第１、第２のインプレーンダブルゲートトランジスターのコンダクタンスに差が生じるように、第１、第２のインプレーンダブルゲートトランジスターの寸法を設定することにより、論理回路をＮＡＮＤ回路またはＮＯＲ回路として動作させることが可能である。
【００２８】
また、本発明では、インプレーンダブルゲートトランジスターのコンダクタンスと自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターの寸法を設定することにより、論理回路をＮＡＮＤ回路またはＮＯＲ回路として動作させることが可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施の形態に係る論理回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態に係る論理回路の入出力特性を示す図である。
【図３】本発明の第２の実施の形態に係る論理回路の構成を示す回路図である。
【図４】本発明の第３の実施の形態に係る論理回路の構成を示す回路図である。
【図５】本発明の第３の実施の形態における自己バイアス型インプレーントランジスターの平面図である。
【図６】本発明の第３の実施の形態に係る論理回路の入出力特性を示す図である。
【図７】本発明の第３の実施の形態に係る論理回路の別の入出力特性を示す図である。
【図８】本発明の第４の実施の形態に係る論理回路の構成を示す回路図である。
【図９】本発明の第５の実施の形態に係る論理回路の構成を示す回路図である。
【図１０】本発明の第６の実施の形態に係る論理回路の構成を示す回路図である。
【図１１】本発明の第６の実施の形態に係る論理回路を上から撮影した写真である。
【図１２】従来のＮＯＴ回路の構成例を示す回路図である。
【図１３】従来のＮＡＮＤ回路の構成例を示す回路図である。
【図１４】従来のＮＯＲ回路の構成例を示す回路図である。
【図１５】従来のインプレーンゲート型素子の半導体ウエハ構造を示す断面図である。
【図１６】従来のインプレーンダブルゲートトランジスターの平面図である。
【図１７】図１６のインプレーンダブルゲートトランジスターの断面図である。
【図１８】インプレーンダブルゲートトランジスターの出力特性を示す図である。
【図１９】インプレーンダブルゲートトランジスターを利用したＮＡＮＤ回路の構成例を示す回路図である。
【発明を実施するための形態】
【００３０】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る論理回路の構成を示す回路図である。本実施の形態の論理回路は、第１のインプレーンダブルゲートトランジスター１と、第１のインプレーンダブルゲートトランジスター１と直列に接続された第２のインプレーンダブルゲートトランジスター２とによって構成されている。インプレーンダブルゲートトランジスター１，２の構造は、図１６、図１７に示したトランジスターと同様であり、チャネル幅は約１２０ｎｍ、チャネル長は約１．１μｍである。
【００３１】
インプレーンダブルゲートトランジスター１のゲート１０は入力端子３に接続され、ゲート１１は入力端子４に接続され、ドレイン１２は出力端子５に接続され、ソース１３はグランド端子（低ポテンシャル端子）８に接続されている。入力端子３とゲート１０との間、入力端子４とゲート１１との間、グランド端子８とソース１３との間は、金配線によって接続されている。
【００３２】
インプレーンダブルゲートトランジスター２のゲート２０，２１は出力端子５およびインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン２２はバイアス端子６に接続され、ソース２３は出力端子５およびインプレーンダブルゲートトランジスター１のドレイン１２に接続されている。出力端子５とゲート２０，２１との間、バイアス端子６とドレイン２２との間、ソース２３とインプレーンダブルゲートトランジスター１のドレイン１２との間は、金配線によって接続されている。
【００３３】
この論理回路のバイアス端子６に１Ｖを加え、インプレーンダブルゲートトランジスター１の２つの入力端子（ダブルゲート端子）３，４に電圧ＶIn1，ＶIn2を入力することにより論理動作が可能である。
図２は本実施の形態の論理回路の入出力特性を示す図である。この図２に示す入出力特性は、２つのインプレーンダブルゲートトランジスター１，２を金配線で直列に接続した構成における測定結果である。バイアス端子６に印加されるバイアス電圧ＶDDは１Ｖであり、グランド端子８の電圧は０Ｖである。
【００３４】
２つの入力端子３，４に入力電圧ＶIn1，ＶIn2として０Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が上昇する。このドレイン電圧がインプレーンダブルゲートトランジスター２の２つのゲート２０，２１に入力されるため、インプレーンダブルゲートトランジスター２のチャネルがＯＮ状態となり、チャネルが低抵抗化する。その結果、出力端子５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベル（図２の例では０．９Ｖ）に上昇する。
【００３５】
一方、２つの入力端子３，４のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合、あるいは２つの入力端子３，４に１Ｖを印加した場合には、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が低下する。このドレイン電圧がインプレーンダブルゲートトランジスター２の２つのゲート２０，２１に入力されるため、インプレーンダブルゲートトランジスター２のチャネルがＯＦＦ状態となり、チャネルが高抵抗化する。その結果、バイアス電圧のほとんどはインプレーンダブルゲートトランジスター２にかかるため、出力端子５の電圧Ｖoutは０Ｖに近いＬｏｗレベル（図２の例では０．０３〜０．０５Ｖ）となる。以上のように、本実施の形態の論理回路はＮＯＲ回路として動作する。
【００３６】
本実施の形態では、出発材料として二次元に広がる薄い活性領域をもつ半導体積層構造を用いる。具体的な論理回路はこの半導体積層構造に極めて微細な溝を掘ることによって実現するため、素子間の接続は溝のパターン設計によって自由に実現することができる。このため、素子間の接続端子、配線等を著しく省略することができる。このように、本実施の形態では、論理回路の素子としてインプレーンダブルゲートトランジスター１，２を用いることにより、ＣＭＯＳを用いる場合と比較して少ない素子数で論理回路を実現することができ、かつ素子間の配線を少なくすることができる。このため、本実施の形態では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。
【００３７】
さらに、本実施の形態では、２つのインプレーンダブルゲートトランジスター１，２を直列に接続した構成とすることにより、図１９に示した論理回路と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができる。また、本実施の形態では、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態のときはインプレーンダブルゲートトランジスター２のチャネルがＯＮ状態となり、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態のときはインプレーンダブルゲートトランジスター２のチャネルがＯＦＦ状態となる。したがって、本実施の形態では、バイアス端子６からグランドに向かう電流はほぼなくなるので、図１９に示した論理回路と比較して消費電力を低減することができる。また、本実施の形態では、論理回路の組み合わせにより、さらに複雑な回路構成にも対応することが可能である。
【００３８】
なお、本実施の形態の論理回路はＮＯＲ回路として動作するが、２つのインプレーンダブルゲートトランジスター１，２のチャネル幅を調整することにより、インプレーンダブルゲートトランジスター１の一方のゲートのみに１Ｖを印加してもチャネルがＯＮ状態にならない条件にすれば、ＮＡＮＤ回路として動作させることができる。すなわち、入力電圧ＶIn1，ＶIn2が印加されるインプレーンダブルゲートトランジスター１のチャネル幅以上の広いチャネル幅を持つインプレーンゲートトランジスター２を負荷として用いることで、ＮＡＮＤ回路を実現することができる。なお、所望の回路動作に応じたチャネル幅とチャネル長の設定の詳細については後述する。
【００３９】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係る論理回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態の論理回路は、同一の半導体ウエハ構造に２つのインプレーンダブルゲートトランジスター１，２を作製し、活性領域（図１５、図１７の伝導層４０８）を２つのインプレーンダブルゲートトランジスター１，２で共有するようにしたものである。
【００４０】
エッチング溝以外の部分には伝導層があるので、トランジスター間を配線で接続する必要がない。その結果、インプレーンダブルゲートトランジスター１のドレイン１２とインプレーンダブルゲートトランジスター２のソース２３とは、配線を用いることなく直接接続されている。この接続は、インプレーンダブルゲートトランジスター１，２のドレイン１２，２２、ソース１３，２３、ゲート１０，１１，２０，２１が全て同じ層に形成されているため可能となる。
【００４１】
第１の実施の形態で説明したとおり、本実施の形態の論理回路は、ＮＯＲ回路またはＮＡＮＤ回路として動作させることが可能である。
第１の実施の形態では、２つのインプレーンダブルゲートトランジスター１，２を金配線で直列に接続している。これに対して、本実施の形態では、このような配線が不要になると共に、ドレイン１２上に形成する端子およびソース２３上に形成する端子が不要になるので、論理回路の入出力特性の向上が期待できる。また、第１の実施の形態と比較して回路の設計、製造も容易となるので、設計、製造にかかるコストを低減することができる。
【００４２】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係る論理回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態の論理回路は、インプレーンダブルゲートトランジスター１と、インプレーンダブルゲートトランジスター１と直列に接続された自己バイアス型インプレーントランジスター７とによって構成されている。インプレーンダブルゲートトランジスター１の構造は、図１６、図１７に示したトランジスターと同様であり、チャネル幅は約１２０ｎｍ、チャネル長は約１．１μｍである。
【００４３】
インプレーンダブルゲートトランジスター１のゲート１０は入力端子３に接続され、ゲート１１は入力端子４に接続され、ドレイン１２は出力端子５に接続され、ソース１３はグランド端子８に接続されている。入力端子３とゲート１０との間、入力端子４とゲート１１との間、グランド端子８とソース１３との間は、金配線によって接続されている。
【００４４】
自己バイアス型インプレーントランジスター７のゲート７０，７１およびソース７３は出力端子５およびインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン７２はバイアス端子６に接続されている。出力端子５とゲート７０，７１およびソース７３との間、ゲート７０，７１およびソース７３とインプレーンダブルゲートトランジスター１のドレイン１２との間は、金配線によって接続されている。
【００４５】
図５は自己バイアス型インプレーントランジスター７を上から見た平面図である。この自己バイアス型インプレーントランジスター７を図５のＩ−Ｉ線で切断した断面は図１７と同様の状態になるので、断面の記載は省略する。図５における７４はエッチング溝、７５はチャネルである。チャネル７５の一端はドレイン７２と接続されている。一方、ゲート７０，７１とチャネル７５とはエッチング溝７４によって隔てられておらず、チャネル７５の他端がそのままゲート７０，７１およびソース７３と接続される構造となっている。エッチング溝７４の幅Ｗ３は４０ｎｍ、エッチング溝７４の深さは３３ｎｍである。チャネル７５の幅Ｗ４は１００ｎｍ、チャネル７５の長さＬ２は１．１μｍである。
【００４６】
図６は本実施の形態の論理回路の入出力特性を示す図である。この図６に示す入出力特性は、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを金配線で直列に接続した構成における測定結果である。バイアス端子６に印加されるバイアス電圧ＶDDは１Ｖである。
【００４７】
２つの入力端子３，４に入力電圧ＶIn1，ＶIn2として０Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が上昇する。このドレイン電圧が自己バイアス型インプレーントランジスター７の２つのゲート７０，７１に入力されるため、自己バイアス型インプレーントランジスター７のチャネルがＯＮ状態となり、チャネルが低抵抗化する。その結果、出力端子５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベル（図６の例では０．９５Ｖ）に上昇する。
【００４８】
一方、２つの入力端子３，４のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合、あるいは２つの入力端子３，４に１Ｖを印加した場合には、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が低下する。このドレイン電圧が自己バイアス型インプレーントランジスター７の２つのゲート７０，７１に入力されるため、自己バイアス型インプレーントランジスター７のチャネルがＯＦＦ状態となり、チャネルが高抵抗化する。その結果、バイアス電圧のほとんどは自己バイアス型インプレーントランジスター７にかかるため、出力端子５の電圧Ｖoutは０Ｖに近いＬｏｗレベル（図６の例では０．０２〜０．０５Ｖ）となる。このように、自己バイアス型インプレーントランジスター７のチャネル幅を１００ｎｍ、チャネル長を１．１μｍとすると、本実施の形態の論理回路はＮＯＲ回路として動作する。
【００４９】
一方、自己バイアス型インプレーントランジスター７のチャネル幅を１２０ｎｍ、チャネル長を１．１μｍとした場合の論理回路の入出力特性を図７に示す。図６と同様に、図７に示す入出力特性は、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを金配線で直列に接続した構成における測定結果である。
【００５０】
チャネル幅を１２０ｎｍと広くした場合、自己バイアス型インプレーントランジスター７は、ゲート７０，７１に強い電圧が加わらないとＯＦＦ状態にならない。インプレーンダブルゲートトランジスター１のゲート１０，１１への電圧印加が一方のゲートに対してのみ行われた場合、インプレーンダブルゲートトランジスター１のドレイン電圧は自己バイアス型インプレーントランジスター７をＯＦＦ状態に導くほど十分には低下しない。したがって、２つの入力端子３，４に入力電圧ＶIn1，ＶIn2として０Ｖを印加した場合、あるいは２つの入力端子３，４のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合には、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態となり、ドレイン１２の電圧が上昇する。このドレイン電圧の上昇により、自己バイアス型インプレーントランジスター７のチャネルがＯＮ状態となる。その結果、出力端子５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベル（図７の例では０．９〜０．９８Ｖ）に上昇する。
【００５１】
一方、２つの入力端子３，４に入力電圧ＶIn1，ＶIn2として１Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態となり、ドレイン１２の電圧が低下する。このドレイン電圧の低下により、自己バイアス型インプレーントランジスター７のチャネルがＯＦＦ状態となる。その結果、出力端子５の電圧Ｖoutは０Ｖに近いＬｏｗレベル（図７の例では０．０９Ｖ）となる。このように、自己バイアス型インプレーントランジスター７のチャネル幅を１２０ｎｍ、チャネル長を１．１μｍとすると、本実施の形態の論理回路はＮＡＮＤ回路として動作する。
【００５２】
以上のように、本実施の形態では、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを直列に接続した構成とすることにより、第１の実施の形態と同様の効果を得ることができる。
【００５３】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図８は本発明の第４の実施の形態に係る論理回路の構成を示す回路図であり、図４と同一の構成には同一の符号を付してある。本実施の形態の論理回路は、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを作製し、活性領域（図１５、図１７の伝導層４０８）をインプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とで共有するようにしたものである。
【００５４】
第２の実施の形態と同様に、エッチング溝以外の部分には伝導層があるので、トランジスター間を配線で接続する必要がない。その結果、インプレーンダブルゲートトランジスター１のドレイン１２と自己バイアス型インプレーントランジスター７のゲート７０，７１およびソース７３とは、配線を用いることなく直接接続されている。この接続は、インプレーンダブルゲートトランジスター１のドレイン１２、ソース１３、ゲート１０，１１と自己バイアス型インプレーントランジスター７のドレイン７２、ソース７３、ゲート７０，７１が全て同じ層に形成されているため可能となる。
【００５５】
第３の実施の形態で説明したとおり、本実施の形態の論理回路は、ＮＯＲ回路またはＮＡＮＤ回路として動作させることが可能である。
第３の実施の形態では、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを金配線で直列に接続している。これに対して、本実施の形態では、このような配線が不要になると共に、ドレイン１２上に形成する端子およびゲート７０，７１上に形成する端子が不要になるので、論理回路の入出力特性の向上が期待できる。また、第３の実施の形態と比較して回路の設計、製造も容易となるので、設計、製造にかかるコストを低減することができる。
【００５６】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図９は本発明の第５の実施の形態に係る論理回路の構成を示す回路図であり、図４、図８と同一の構成には同一の符号を付してある。本実施の形態は、第４の実施の形態の論理回路において、インプレーンダブルゲートトランジスター１のゲート１０，１１を配線によって短絡したものである。すなわち、ゲート１０，１１は同一の入力端子９に接続されている。
【００５７】
インプレーンダブルゲートトランジスター１のチャネル幅およびチャネル長の条件と、自己バイアス型インプレーントランジスター７のチャネル幅およびチャネル長の条件は、第３の実施の形態で説明したＮＯＲ回路の場合の条件でもよいし、ＮＡＮＤ回路の場合の条件でもよい。バイアス端子６に印加されるバイアス電圧ＶDDは１Ｖであり、グランド端子８の電圧は０Ｖである。
【００５８】
入力端子９に入力電圧ＶInとして１Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が低下する。このドレイン電圧の低下により、自己バイアス型インプレーントランジスター７のチャネルがＯＦＦ状態となり、チャネルが高抵抗化する。その結果、出力端子５の電圧Ｖoutは０Ｖに近いＬｏｗレベルとなる。
【００５９】
一方、入力端子９に入力電圧ＶInとして０Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が上昇する。このドレイン電圧の上昇により、自己バイアス型インプレーントランジスター７のチャネルがＯＮ状態となり、チャネルが低抵抗化する。その結果、出力端子５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベルに上昇する。このように、本実施の形態の論理回路はＮＯＴ回路（インバータ）として動作する。
【００６０】
以上のように、本実施の形態では、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを直列に接続した構成とすることにより、第１の実施の形態と同様の効果を得ることができる。また、本実施の形態では、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター７とを接続する配線が不要になると共に、ドレイン１２上に形成する端子およびゲート７０，７１上に形成する端子が不要になるので、第４の実施の形態と同様の効果を得ることができる。
【００６１】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図１０は本発明の第６の実施の形態に係る論理回路の構成を示す回路図、図１１は論理回路を上から撮影した写真であり、図４、図８、図９と同一の構成には同一の符号を付してある。本実施の形態の論理回路は、インプレーンダブルゲートトランジスター１ａと、インプレーンダブルゲートトランジスター１ａと直列に接続された自己バイアス型インプレーントランジスター７とによって構成されている。図１１における３０はエッチング溝、３１は論理回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。
【００６２】
第４、第５の実施の形態と同様に、インプレーンダブルゲートトランジスター１ａと自己バイアス型インプレーントランジスター７とは、同一の半導体ウエハ構造に形成され、活性領域を共有している。
【００６３】
インプレーンダブルゲートトランジスター１ａは、第５の実施の形態のインプレーンダブルゲートトランジスター１において、ゲート１１（図１６、図１７のゲート５０３）とソース１３（図１６、図１７のソース５０６）とを隔てていたエッチング溝を無くし、ゲート１１とソース１３とを短絡したものである。その他の構成は、インプレーンダブルゲートトランジスター１と同じである。インプレーンダブルゲートトランジスター１ａのゲート１０は入力端子９に接続され、ゲート１１およびソース１３はグランド端子８に接続されている。
自己バイアス型インプレーントランジスター７のゲート７０，７１およびソース７３は出力端子５およびインプレーンダブルゲートトランジスター１ａのドレイン１２に接続され、ドレイン７２はバイアス端子６に接続されている。
【００６４】
入力端子９に入力電圧ＶInとして１Ｖを印加すると、インプレーンダブルゲートトランジスター１ａのチャネルがＯＮ状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター１ａのドレイン１２の電圧が低下する。このドレイン電圧の低下により、自己バイアス型インプレーントランジスター７のチャネルがＯＦＦ状態となり、チャネルが高抵抗化する。その結果、出力端子５の電圧Ｖoutは０Ｖに近いＬｏｗレベルとなる。
【００６５】
一方、入力端子９に入力電圧ＶInとして０Ｖを印加すると、インプレーンダブルゲートトランジスター１ａのチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター１ａのドレイン１２の電圧が上昇する。このドレイン電圧の上昇により、自己バイアス型インプレーントランジスター７のチャネルがＯＮ状態となり、チャネルが低抵抗化する。その結果、出力端子５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベルに上昇する。このように、本実施の形態の論理回路はＮＯＴ回路（インバータ）として動作する。
【００６６】
ただし、本実施の形態のＮＯＴ回路は、片側のゲートの入力が常に０であると見なすことができる。このため、ＮＯＴ回路として動作させるためには、インプレーンダブルゲートトランジスター１ａのチャネル幅およびチャネル長の条件と、自己バイアス型インプレーントランジスター７のチャネル幅およびチャネル長の条件とをＮＯＲ回路の場合の条件にしておく必要がある。
【００６７】
本実施の形態の特徴は、入力端子９、出力端子５、バイアス端子６、グランド端子８以外の配線を必要としない点である。本実施の形態によれば、第５の実施の形態と比較して配線および端子を削減することができるので、設計、製造にかかるコストを更に低減することができる。
【００６８】
最後に、論理回路をＮＡＮＤ回路またはＮＯＲ回路として動作させる条件について説明する。第１〜第６の実施の形態のいずれの論理回路においても、ＮＡＮＤ回路として動作するかＮＯＲ回路として動作するかは、入力信号が印加されるトランジスター１，１ａと負荷として動作するトランジスター２，７とのコンダクタンスの相対的な関係を考慮したうえで、適切な条件のチャネル長とチャネル幅を用いることで決定される。
【００６９】
論理回路をＮＡＮＤ回路として動作させる条件は、入力が（ＶIn1，ＶIn2）＝（０Ｖ，１Ｖ）のときに入力側のトランジスター１，１ａのコンダクタンスよりも負荷側のトランジスター２，７のコンダクタンスが高いことである。言い換えると、入力側のトランジスター１，１ａのチャネル長と負荷側のトランジスター２，７のチャネル長とが同じ場合、負荷側のトランジスター２，７のチャネル幅が入力側のトランジスター１，１ａのチャネル幅よりも広いことが条件となる。
【００７０】
一方、論理回路をＮＯＲ回路として動作させる条件は、入力が（ＶIn1，ＶIn2）＝（０Ｖ，１Ｖ）のときに入力側のトランジスター１，１ａのコンダクタンスよりも負荷側のトランジスター２，７のコンダクタンスが低いことである。言い換えると、入力側のトランジスター１，１ａのチャネル長と負荷側のトランジスター２，７のチャネル長とが同じ場合、負荷側のトランジスター２，７のチャネル幅が入力側のトランジスター１，１ａのチャネル幅と同等かあるいは狭いことが条件となる。
【００７１】
ここで、チャネル幅が同等でもよい理由は、（ＶIn1，ＶIn2）＝（０Ｖ，１Ｖ）が入力されている場合、入力側のトランジスター１，１ａはコンダクタンスが（ＶIn1，ＶIn2）＝（０Ｖ，０Ｖ）の時に比べて高くなっているため、負荷側のトランジスター２，７と入力側のトランジスター１，１ａでチャネル幅が同等でも、負荷側のトランジスター２，７の方が相対的にコンダクタンスが低くなるからである。
【００７２】
以上の条件をまとめると、入力側のトランジスター１，１ａのチャネル長と負荷側のトランジスター２，７のチャネル長が同じ場合、入力側のトランジスター１，１ａのチャネル幅と負荷側のトランジスター２，７のチャネル幅の相対関係はＮＡＮＤ回路の場合とＮＯＲ回路の場合で逆となる。また、論理回路をＮＡＮＤ回路またはＮＯＲ回路として動作させる条件は、チャネル幅の設定よりも、コンダクタンスに差を持たせることが重要である。
【００７３】
ＮＯＴ回路は、ＮＡＮＤ回路あるいはＮＯＲ回路のいずれの条件であっても、第５の実施の形態で説明したとおり、入力側のトランジスターの２つのゲートを短絡するだけで実現することができる。ただし、第６の実施の形態の場合は、ＮＯＲ回路が動作する寸法の条件にしておく必要がある。
【産業上の利用可能性】
【００７４】
本発明は、半導体論理回路に適用することができる。
【符号の説明】
【００７５】
１，１ａ，２…インプレーンダブルゲートトランジスター、３，４，９…入力端子、５…出力端子、６…バイアス端子、７…自己バイアス型インプレーントランジスター、８…グランド端子、１０，１１，２０，２１，７０，７１…ゲート、１２，２２，７２…ドレイン、１３，２３，７３…ソース。
【特許請求の範囲】
【請求項１】
第１、第２のゲートがそれぞれ第１、第２の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続された第１のインプレーンダブルゲートトランジスターと、
第１、第２のゲートおよびソースが前記第１のインプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された第２のインプレーンダブルゲートトランジスターとを備えることを特徴とする論理回路。
【請求項２】
第１、第２のゲートがそれぞれ第１、第２の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、
第１、第２のゲートおよびソースが一体構造で形成され、この第１、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とする論理回路。
【請求項３】
第１、第２のゲートのうち第２のゲートとソースとが一体構造で形成され、第１のゲートが入力端子に接続され、ドレインが出力端子に接続され、第２のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、
第１、第２のゲートおよびソースが一体構造で形成され、この第１、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とする論理回路。
【請求項４】
請求項１記載の論理回路において、
前記第１のインプレーンダブルゲートトランジスターのドレインと前記第２のインプレーンダブルゲートトランジスターのソースとは、配線を介して接続されることを特徴とする論理回路。
【請求項５】
請求項１記載の論理回路において、
前記第１、第２のインプレーンダブルゲートトランジスターは、同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とする論理回路。
【請求項６】
請求項１、４、５のいずれか１項に記載の論理回路において、
前記第１、第２のインプレーンダブルゲートトランジスターのコンダクタンスに差が生じるように、前記第１、第２のインプレーンダブルゲートトランジスターの寸法が設定されていることを特徴とする論理回路。
【請求項７】
請求項２または３記載の論理回路において、
前記インプレーンダブルゲートトランジスターのドレインと前記自己バイアス型インプレーントランジスターの第１、第２のゲートおよびソースとは、配線を介して接続されることを特徴とする論理回路。
【請求項８】
請求項２または３記載の論理回路において、
前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とする論理回路。
【請求項９】
請求項２、３、７、８のいずれか１項に記載の論理回路において、
前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とする論理回路。
【請求項１】
第１、第２のゲートがそれぞれ第１、第２の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続された第１のインプレーンダブルゲートトランジスターと、
第１、第２のゲートおよびソースが前記第１のインプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された第２のインプレーンダブルゲートトランジスターとを備えることを特徴とする論理回路。
【請求項２】
第１、第２のゲートがそれぞれ第１、第２の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、
第１、第２のゲートおよびソースが一体構造で形成され、この第１、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とする論理回路。
【請求項３】
第１、第２のゲートのうち第２のゲートとソースとが一体構造で形成され、第１のゲートが入力端子に接続され、ドレインが出力端子に接続され、第２のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、
第１、第２のゲートおよびソースが一体構造で形成され、この第１、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とする論理回路。
【請求項４】
請求項１記載の論理回路において、
前記第１のインプレーンダブルゲートトランジスターのドレインと前記第２のインプレーンダブルゲートトランジスターのソースとは、配線を介して接続されることを特徴とする論理回路。
【請求項５】
請求項１記載の論理回路において、
前記第１、第２のインプレーンダブルゲートトランジスターは、同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とする論理回路。
【請求項６】
請求項１、４、５のいずれか１項に記載の論理回路において、
前記第１、第２のインプレーンダブルゲートトランジスターのコンダクタンスに差が生じるように、前記第１、第２のインプレーンダブルゲートトランジスターの寸法が設定されていることを特徴とする論理回路。
【請求項７】
請求項２または３記載の論理回路において、
前記インプレーンダブルゲートトランジスターのドレインと前記自己バイアス型インプレーントランジスターの第１、第２のゲートおよびソースとは、配線を介して接続されることを特徴とする論理回路。
【請求項８】
請求項２または３記載の論理回路において、
前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とする論理回路。
【請求項９】
請求項２、３、７、８のいずれか１項に記載の論理回路において、
前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とする論理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１７５５０６（Ｐ２０１２−１７５５０６Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３６８５４（Ｐ２０１１−３６８５４）
【出願日】平成２３年２月２３日（２０１１．２．２３）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【出願人】（８９９００００６８）学校法人早稲田大学 (602)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２３日（２０１１．２．２３）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【出願人】（８９９００００６８）学校法人早稲田大学 (602)
【Ｆターム（参考）】
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