階調電圧発生回路及び表示装置
【課題】小型化と併せて階調電圧の切り替えを適切に遂行する。
【解決手段】複数のボルテージフォロワ回路（２＿１〜２＿６４）は二以上の階調電圧発生部（１２＿Ｄ１，１２＿Ｄ２）に区分され、且つ二以上の階調電圧発生部は複数の基準電圧の最大電圧（γｒｅｆ１）と最小電圧（γｒｅｆ６４）との間の電位差よりも低い電位差を有した互いに異なる電源電圧でそれぞれに含まれるボルテージフォロワ回路をそれぞれ駆動するよう構成される。複数の選択回路（３＿１〜３＿Ｍ）も同様に二以上のスイッチ回路（３＿Ｄ１，３＿Ｄ２）に区分されて駆動される。さらに、スイッチ回路から出力端に至る出力経路には、階調電圧の選択を切り替える過程で、出力端の電圧を複数の基準電圧の最大電圧と最小電圧との間の中間電圧に保持させるように構成されたプリチャージ回路がさらに備えられる。
【解決手段】複数のボルテージフォロワ回路（２＿１〜２＿６４）は二以上の階調電圧発生部（１２＿Ｄ１，１２＿Ｄ２）に区分され、且つ二以上の階調電圧発生部は複数の基準電圧の最大電圧（γｒｅｆ１）と最小電圧（γｒｅｆ６４）との間の電位差よりも低い電位差を有した互いに異なる電源電圧でそれぞれに含まれるボルテージフォロワ回路をそれぞれ駆動するよう構成される。複数の選択回路（３＿１〜３＿Ｍ）も同様に二以上のスイッチ回路（３＿Ｄ１，３＿Ｄ２）に区分されて駆動される。さらに、スイッチ回路から出力端に至る出力経路には、階調電圧の選択を切り替える過程で、出力端の電圧を複数の基準電圧の最大電圧と最小電圧との間の中間電圧に保持させるように構成されたプリチャージ回路がさらに備えられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、階調電圧発生回路及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
近年、小型化かつ高精細化が進んでいるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を使用したアクティブマトリックス型の液晶パネルでは、多階調化による色調豊富でかつ高画質な画像表示が要求されている。このような要求を満たすために、画像データに応じた階調電圧がガンマ特性に応じて補正され、該補正された階調電圧によって液晶パネルの信号線（ソース線又はデータ線とも呼ばれる）が駆動されている。なお、階調電圧の補正は、一般的に、複数の抵抗を直列に接続して構成されたラダー抵抗器を含む階調電圧発生回路により行われる。
【０００３】
図１４は、特許文献１に示された従来の階調電圧発生回路（液晶駆動電源回路）の構成を示した図である。図１４に示す階調電圧発生回路は、オペアンプ（ボルテージフォロワ）２００ａ〜２００ｄそれぞれの電源電圧として分周抵抗Ｒ１〜Ｒ６により分周された電圧Ｖ１〜Ｖ６を用いるように構成されている。特に、図１４に示す階調電圧発生回路は、オペアンプ２００ａ〜２００ｄそれぞれの電源電圧として、分周抵抗Ｒ１〜Ｒ６により分周された電圧のうち前段及び次段の電圧が用いられるように構成されている。例えば、電圧Ｖ２が入力されるオペアンプ２００ａに対して電圧Ｖ１及び電圧Ｖ３が電源電圧として供給される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２５７１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の構成では、次のような問題がある。上記のとおり、複数のオペアンプそれぞれの電源電圧として、複数の分周抵抗により分周された電圧のうち、該オペアンプの入力電圧に対して前段及び次段となる電圧が用いられるように構成されている。しかしながら、液晶パネルの運用上、複数のオペアンプから出力される複数の階調電圧のうち一つが選択されるとき、信号線を介して画素容量に印加されることになる。このため、階調電圧が切り替えられる時、オペアンプを構成する各トランジスタには前段及び次段の電圧間の電位差よりも高い電位差が印加される場合がある。従って、特許文献１の構成では、オペアンプを構成する各トランジスタの耐圧破壊を引き起こしかねないが、その対策について何ら示唆も開示もされていない。
【０００６】
本発明の目的は、上記問題点を解決するためになされたもので、小型化と併せて階調電圧の切り替えを適切に遂行可能な階調電圧発生回路及びそれを用いた表示装置を提供することである。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明の一つの形態(aspect)に係る階調電圧発生回路は、高電位側電源と低電位側電源との間にそれぞれの分圧により画像データの階調に応じた複数の基準電圧を発生するように複数の抵抗が直列に接続されて構成されたラダー抵抗器と、前記複数の基準電圧毎に設けられ、入力される前記基準電圧を前記階調電圧として出力する複数のボルテージフォロワ回路から成るボルテージフォロワ回路群と、前記ボルテージフォロワ回路群から出力された複数の前記階調電圧が入力されるとともに前記画像データが入力されて、該画像データの階調に対応する一つの階調電圧を該複数の階調電圧の中から選択して出力するように構成された複数の選択回路から成る階調電圧選択回路と、前記複数の選択回路にそれぞれ接続された複数の出力端と、を備え、前記ボルテージフォロワ回路群の前記複数のボルテージフォロワ回路は二以上の階調電圧発生部に区分され、且つ前記二以上の階調電圧発生部は前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した互いに異なる電源電圧でそれぞれに含まれる前記ボルテージフォロワ回路をそれぞれ駆動するよう構成され、前記階調電圧選択回路の前記複数の選択回路は二以上のスイッチ回路に区分され、且つ前記二以上のスイッチ回路は前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差でそれぞれに属する前記選択回路をそれぞれ駆動するよう構成され、且つ それぞれの前記スイッチ回路から前記出力端に至る出力経路には、前記階調電圧の選択を切り替える過程で、前記出力端の電圧を前記複数の基準電圧の最大電圧と最小電圧との間の中間電圧に保持させるように構成されたプリチャージ回路をさらに備える、ものである。
【０００８】
前記階調電圧発生回路において、前記ボルテージフォロワ回路は、前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した電源電圧に応じた耐圧のトランジスタで構成されている、としてもよい。
【０００９】
前記階調電圧発生回路において、前記スイッチ回路は、前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した電源電圧に応じた耐圧のトランジスタで構成されている、としてもよい。
【００１０】
前記階調電圧発生回路において、前記ボルテージフォロワ回路が、反転入力端子に出力端子が接続され、且つ非反転入力端子に前記基準電圧が入力されるオペアンプで構成されている、としてもよい。
【００１１】
前記階調電圧発生回路において、前記階調電圧発生部が二つであり、前記スイッチ回路が二つであり、且つ前記中間電圧は前記複数の基準電圧の最大電圧と最小電圧との平均電圧である、としてもよい。
【００１２】
この構成によれば、ボルテージフォロワ回路群に含まれる複数のボルテージフォロワ回路と階調電圧選択回路に含まれる複数の選択回路は、ラダー抵抗器で生成される複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差で駆動されるとともに、該低い電位差を有した互いに異なる電源電圧で駆動されるように区分されるので、そのように区分しない場合と比べて低耐圧トランジスタで構成することができる。これにより、階調電圧発生回路全体の面積が抑えられる。
【００１３】
なお、ボルテージフォロワ回路群に含まれる複数のボルテージフォロワ回路と階調電圧選択回路に含まれる複数の選択回路とをそれぞれ低耐圧トランジスタで構成することに伴って、階調電圧の切り替え前後において低耐圧トランジスタには耐圧以上の電圧が印加される場合がある。しかしながら、階調電圧を切り替える過程で、プリチャージ回路によって出力端の電圧がラダー抵抗器で生成される最大基準電圧と最小基準電圧との間の中間電圧に一旦保持されるので、低耐圧トランジスタには最大でも最大基準電圧と中間電圧との間の電位差又は中間電圧と最小基準電圧との間の電位差が印加されることなる。言い換えると、階調電圧が切り替えられる時に、低耐圧トランジスタには最大基準電圧と最小基準電圧との間の電位差が印加されずに済むようになる。これにより、低耐圧トランジスタの耐圧破壊の発生を抑えることができる。
【００１４】
前記階調電圧発生回路において、前記階調電圧の選択を切り替える過程は、正極性の前記基準電圧と負極性の前記基準電圧とを相互に切り替える過程であり、前記選択回路は、前記スイッチ回路の出力経路に、正極性の前記基準電圧と負極性の前記基準電圧とを相互に切り替える過程で、前記出力端の電圧をグランド電位に保持させるように構成されたショート回路をさらに備える、としてもよい。
【００１５】
この構成によれば、表示パネルの焼きつき防止等のために、正極性の前記基準電圧又は負極性の前記基準電圧を相互に切り替える過程（極性反転）において、ショート回路によって出力端の電圧をグランド電位に一旦保持させることにしたので、低耐圧トランジスタには最大でも正極性の最大基準電圧とグランド電位との間の電位差又はグランド電位と負極性の最小基準電圧との間の電位差が印加されることなる。言い換えると、極性反転時に、低耐圧トランジスタには正極性の最大基準電圧と負極性の最小基準電圧との間の電位差が印加されずに済むようになる。これにより、低耐圧トランジスタの耐圧破壊の発生を抑えることができる。
【００１６】
前記階調電圧発生回路において、前記複数のボルテージフォロワ回路をそれぞれ構成する前記複数のオペアンプのうち前記複数の階調電圧発生部の境界付近の階調電圧を出力するオペアンプは、該境界付近の階調電圧が該オペアンプの動作可能な電圧範囲内となるような他のオペアンプとは異なる電源電圧で駆動される、としてもよい。
【００１７】
この構成によれば、ボルテージフォロワ回路群に含まれる複数のオペアンプのうち複数の階調電圧発生部の境界付近の階調電圧を出力するオペアンプは、その動作可能な電圧範囲内で駆動されるので、正常な出力を得ることができる。
【００１８】
上記の課題を解決するために、本発明のその他の形態（aspect）に係る表示装置は、行列状に配置された複数の画素と、前記複数の画素に列又は行毎に接続された複数の信号線と、前記複数の画素のうちの前記階調電圧を印加すべき画素を行又は列毎に選択するための複数の走査線と、を備える表示パネルと、前記複数の走査線を介して前記画素の選択を行う走査線駆動回路と、前記複数の信号線に前記複数の出力端がそれぞれ接続された前記階調電圧発生回路と、前記画像データに対応する階調電圧が前記複数の画素に印加されるように、前記階調電圧発生回路による前記複数の出力端からの前記階調電圧の出力と前記走査線駆動回路による前記画素の選択とを制御するタイミングコントローラと、を備える、ものである。
【発明の効果】
【００１９】
本発明によれば、小型化と併せて階調電圧の切り替えを適切に遂行可能な階調電圧発生回路及びそれを用いた表示装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は本発明の実施の形態１に係る表示装置の構成例を示した図である。
【図２】図２は図１に示す各画素の構成を模式的に示した図である。
【図３】図３は画像データと階調電圧との関係を表したグラフである。
【図４】図４は本発明の実施の形態１に係る階調電圧発生回路の構成例を示したブロック図である。
【図５】図５は図４に示す階調電圧選択回路に含まれる選択回路の構成例を示した図である。
【図６】図６は図４に示す階調電圧選択回路に含まれる選択回路のその他の構成例を示した図である。
【図７】図７は図６に示す選択回路の動作を説明するための波形図である。
【図８】図８は正極回路と負極回路とが接続されて構成された階調電圧発生回路の構成例を示すブロック図である。
【図９】図９は図８に示す階調電圧選択回路に含まれる選択回路の構成例を示したブロック図である。
【図１０】図１０は図９に示す選択回路の動作例を説明するための波形図である。
【図１１】図１１は本発明の実施の形態２に係る階調電圧発生回路の構成例を示したブロック図である。
【図１２】図１２は一般的なオペアンプの構成例を示した回路図である。
【図１３】図１３は図１２に示すオペアンプの動作可能な電圧範囲を説明するための図である。
【図１４】図１４は従来の階調電圧発生回路（液晶駆動電源回路）の構成を示した図である。
【発明を実施するための形態】
【００２１】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００２２】
（実施の形態１）
［表示装置］
図１は、本発明の実施の形態１に係る表示装置の構成例を示した図である。なお、以下の全ての実施の形態を通じて、本発明に係る表示装置として液晶表示装置を例に挙げているがこれに限られず、階調電圧がガンマ特性に応じて補正されるアクティブマトリックス型の表示装置であればよい。図２は、図１に示す各画素の構成を模式的に示した図である。図３は、画像データと階調電圧との関係を表したグラフである。
【００２３】
図１の液晶表示装置は、液晶パネル１００と、バックライト１１０と、走査線駆動回路１０と、信号線駆動回路２０と、タイミングコントローラ３０とを備えて構成されている。バックライト１１０から液晶パネル１００に表示用の光が入射され、外部から指令された画像データＤＡＴＡ（階調データ、表示データ）に応じた透過率で表示用の光を透過するように走査線駆動回路１０及び信号線駆動回路２０が駆動されることにより、液晶パネル１００に画像データＤＡＴＡに応じた画像が表示される。
【００２４】
液晶パネル１００は、対向基板１０１とアレイ基板１０２との間に液晶層１０３を挟持した構造となっている。アレイ基板１０２及び対向基板１０１における液晶層１０３とは反対側の表面には偏向板１０５が配置され、アレイ基板１０２及び対向基板１０１における液晶層１０３側の表面には配光膜（図示せず）が配置されている。
【００２５】
アレイ基板１０２の内面には、ガラス基板上に行列状（ここでは、Ｎ行×Ｍ列。但し、Ｎ、Ｍは自然数。以下同様）に配置されたＮ×Ｍ個の画素ＰＩＸ＿ｉｊ（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）と、画素ＰＩＸ＿ｉｊに列又は行毎に接続されたＮ本の信号線Ｙ＿ｉ（i＝１〜Ｎ）と、画素ＰＩＸ＿ｉｊのうちの階調電圧を印加すべき画素を行又は列毎に選択するためのＭ本の走査線Ｇ＿ｊ（ｊ＝１〜Ｍ）と、が形成されている。走査線Ｇ＿ｊは走査線駆動回路１０によって駆動され、信号線Ｙ＿ｉは信号線駆動回路２０によって駆動される。
【００２６】
画素ＰＩＸ＿ｉｊには、走査線Ｇ＿ｊ及び信号線Ｙ＿ｉの交差位置に、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）Ｗ及び画素電極ＰＩＸが形成されている。薄膜トランジスタＷは、そのゲートが１本の走査線Ｇ＿ｊに接続され、そのソースが１本の信号線Ｙ＿ｉに接続され、そのドレインが画素電極ＰＩＸに接続されている。
【００２７】
対向基板１０１は、ガラス基板上に配置されたカラーフィルタ（図示せず）と、アレイ基板１０２の画素電極ＰＩＸに対向して該カラーフィルタ上に配置された共通電極ＶＣＯＭとを含む。この共通電極ＶＣＯＭとこれに対向する画素電極ＰＩＸとの間に液晶容量Ｃ（寄生容量も含む）が形成されている。画素ＰＩＸ＿ｉｊの透過率は、アレイ基板１０２の画素電極ＰＩＸに供給される階調電圧（画素電圧）と、対向基板１０１の共通電極ＶＣＯＭに供給されるコモン電圧と、の差電圧として液晶層１０３に印加される駆動電圧に応じて制御される。共通電極ＶＣＯＭは対向基板１０１上に形成された共通線（図示せず）を介して、コモン電圧を付与する電源に接続されている。
【００２８】
信号線駆動回路２０は、階調電圧発生回路４０と、出力回路５０とを含む。階調電圧発生回路４０は、電源回路（図示せず）から供給された電源電圧をもとに複数の階調電圧を発生する。例えば１画素当たりの画像データＤＡＴＡが６ビットの場合、６４（＝２の６乗）種類の階調電圧γ１〜γ６４を発生する（図３を参照）。また、階調電圧発生回路４０は、信号線Ｙ＿ｉそれぞれを対象として、複数ビットの画像データＤＡＴＡに基づいて複数の階調電圧のいずれか一つを選択して出力回路５０に出力する。出力回路５０は、信号線Ｙ＿ｉそれぞれを対象として、階調電圧発生回路４０から供給された階調電圧をバッファリングして信号線Ｙ＿ｉそれぞれに出力する。これにより、複数の信号線Ｙ＿ｉそれぞれが駆動される。
【００２９】
タイミングコントローラ３０は、画像データＤＡＴＡに対応する階調電圧γ１〜γ６４が画素ＰＩＸ＿ｉｊに印加されるように、階調電圧発生回路４０による階調電圧の出力γ１〜γ６４と走査線駆動回路１０による画素ＰＩＸ＿ｉｊの選択とを制御する。例えば、１垂直走査期間（１Ｖ）毎に走査線Ｇ＿１〜Ｇ＿Ｎを順次選択するための制御信号ＣＴＧと、１水平走査期間（１Ｈ）毎に画像データＤＡＴＡに含まれる１ライン分の画素ＰＩＸ＿ｉｊに対するアナログ画像データＤＡＴＡを信号線Ｙ＿１〜Ｙ＿Ｍそれぞれに割り当てるための制御信号ＣＴＹを発生する。
【００３０】
制御信号ＣＴＧは、１垂直走査期間（１Ｖ）毎に発生されるパルスである垂直スタート信号、及び１垂直走査期間（１Ｖ）において走査線Ｇ＿ｊの本数分発生されるパルスである垂直クロック信号等を含み、タイミングコントローラ３０から走査線駆動回路１０に供給される。制御信号ＣＴＹは、１水平走査期間（１Ｈ）毎に発生されるパルスである水平スタート信号ＳＴＨ、各水平走査期間において信号線数分発生されるパルスである水平クロック信号ＣＫＨ、１ライン分の画素ＰＩＸ＿ｉｊに対する画像データＤＡＴＡに対応して信号線Ｙ＿ｉを駆動するために１水平走査期間（１Ｈ）毎にスタート信号ＳＴＨから所定時間遅れて発生されるパルスであるストローブ信号ＳＴＢ、及び１水平走査期間毎（１Ｈ）及び１垂直走査期間（１Ｖ）毎にコモン電圧ＶＣＯＭに対して画素電圧の極性を設定するための極性信号ＰＯＬ等を含む。制御信号ＣＴＹは、画像データＤＡＴＡと共にタイミングコントローラ３０から信号線駆動回路２０に供給される。なお、画像データＤＡＴＡは、液晶パネル１００の階調特性（ガンマ特性）を補正するための階調データを含む。
【００３１】
［階調電圧発生回路］
＝＝＝ラダー抵抗器及びボルテージフォロワ回路群の低圧化＝＝＝
図４は、本発明の実施の形態１に係る階調電圧発生回路の構成例を示したブロック図である。
【００３２】
図４に示す階調電圧発生回路４０は、ラダー抵抗器１と、ボルテージフォロワ回路群２と、階調電圧選択回路３とを含む。なお、同図に示す例では、画像データＤＡＴＡが６ビットであり、階調電圧が２の６乗である６４種類の階調に対応する電圧レベルを有する。
【００３３】
ラダー抵抗器１は、電源回路（図示せず）から供給された電源電圧をもとに生成された高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に、６５個の抵抗Ｒ１〜Ｒ６５が直列に接続されて構成されている。ラダー抵抗器１は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間の電位差を抵抗Ｒ１〜Ｒ６５により分圧することで、抵抗Ｒ１〜Ｒ６５それぞれの接続点から基準電圧γｒｅｆ１〜γｒｅｆ６４が取り出される。なお、基準電圧γｒｅｆ１が最大基準電圧であり、基準電圧γｒｅｆ６４が最小基準電圧である。
【００３４】
ボルテージフォロワ回路群２は、ラダー抵抗器１で生成した基準電圧γｒｅｆ１〜γｒｅｆ６４それぞれに対して１つのオペアンプ（２＿１〜２＿６４）が設けられている。オペアンプ２＿１〜２＿６４それぞれはボルテージフォロア回路となるように構成されている。つまり、オペアンプ２＿１〜２＿６４は、ラダー抵抗器１から基準電圧γｒｅｆ１〜γｒｅｆ６４が入力され、外部負荷の入力インピーダンスが低くても損失が抑えられるようにインピーダンス変換をして階調電圧γ１〜γ６４を出力するように構成されている。なお、ボルテージフォロワ回路群２の複数のボルテージフォロワ回路は、オペアンプで構成する他に、ソースフォロワ等のトランジスタ増幅回路で構成してもよい。
【００３５】
階調電圧選択回路３は、信号線Ｙ＿ｉの本数に対応した出力端ＯＵＴ１〜ＯＵＴＭそれぞれに対して、１つの選択回路（３＿１〜３＿Ｍ）が設けられるように構成されている。選択回路３＿１〜３＿Ｍは、出力端ＯＵＴ１〜ＯＵＴＭに接続されている画素ＰＩＸ＿ｉｊに印加させる電圧を、階調電圧γ１〜γ６４の中から１つだけ選択するように構成されている。具体的には、選択回路３＿１〜３＿Ｍは、ボルテージフォロワ回路群２から階調電圧γ１〜γ６４が入力されるとともに、タイミングコントローラ６から６ビットの画像データＤＡＴＡが入力され、該６ビットの画像データＤＡＴＡをデコードした結果に基づいて階調電圧γ１〜γ６４の中から１つを選択して出力するように構成されている。
【００３６】
図４に示す階調電圧発生回路４０は、上記の構成の他に、ラダー抵抗器１及びボルテージフォロワ回路群２を、最大基準電圧γｒｅｆ１と最小基準電圧γｒｅｆ６４との間の電位差よりも低い少なくとも二つの電源系統に区分されるように構成されている。本実施の形態では、階調電圧発生回路４０は、階調電圧γ１（例えば９．８Ｖ）〜γ３２（例えば５．０５Ｖ）のいずれかを出力する第１の階調電圧発生部１２＿Ｄ１と、階調電圧γ３３（例えば５Ｖ）〜γ６４（例えば０．２Ｖ）のいずれかを出力する第２の階調電圧発生部１２＿Ｄ２とに区分されるように構成されている。
【００３７】
第１の階調電圧発生部１２＿Ｄ１では、階調電圧γ１（上記の９．８Ｖ）〜γ３２（上記の５．０５Ｖ）を発生するための第１の電源電圧（例えば１０Ｖ）及び第２の電源電圧（例えば４Ｖ）が用いられている。第１の電源電圧及び第２の電源電圧は、ラダー抵抗器１の所定のノード電圧（ＶＤＤ、γｒｅｆ１〜γｒｅｆ６４、又はＶＳＳのいずれか）に基づいて生成され、オペアンプ２＿１〜２＿３２を駆動させる電源電圧として用いられる。
【００３８】
第２の階調電圧発生部１２＿ｄ２では、階調電圧γ３３（５Ｖ）〜γ６４（０．２Ｖ）を発生するための第３の電源電圧（例えば６Ｖ）及び第４の電源電圧（例えば０Ｖ）が用いられている。第３の電源電圧及び第４の電源電圧は、ラダー抵抗器１の所定のノード電圧（ＶＤＤ、γｒｅｆ１〜γｒｅｆ６４、又はＶＳＳのいずれか）に基づいて生成され、オペアンプ２＿３３〜２＿６４を駆動させる電源電圧として用いられる。
【００３９】
ここで、最大階調電圧γ１が９．８Ｖの場合、ボルテージフォロワ回路群２は９．８Ｖを上回る例えば１０Ｖ耐圧のトランジスタを用いて構成される必要がある。しかしながら、本実施の形態のように、ボルテージフォロワ回路群２はそれぞれ６Ｖの電源系統が使用される第１の階調電圧発生部１２＿Ｄ１と第２の階調電圧発生部１２＿ｄ２とに区分されている。このため、ボルテージフォロワ回路群２は、１０Ｖ耐圧よりも低い６Ｖ耐圧のトランジスタで構成することができ、その分、ボルテージフォロワ回路群２の面積を縮小可能である。
【００４０】
＝＝＝選択回路の低耐圧化＝＝＝
図５は、図４に示す階調電圧選択回路３に含まれる一つの選択回路３＿１の構成例を示した図である。その他の選択回路３＿２〜３＿Ｍについても同様の構成である。
【００４１】
選択回路３＿１は、トーナメント方式の選択アルゴリズムを実現するように、Ｐ型トランジスタ又はＮ型トランジスタで構成されたスイッチを配置して構成されている。ここで、トーナメント方式の選択アルゴリズムとは、画像データＤＡＴＡのビット値に基づいて６４個の階調電圧のうち隣り合う２個の階調電圧を二者択一で選択することを繰り返すことで、最終的に１つの階調電圧が選択されるようなアルゴリズムのことを意味する。図５中の”Ｌ：ＯＮ”は、画像データＤＡＴＡの対応ビットがＬｏｗ（＝０）の時にＯＮ状態となり、該対応ビットがＨｉｇｈ（＝１）の時にＯＦＦ状態となるＰ型トランジスタを表している。図５中の”Ｈ：ＯＮ”は、画像データＤＡＴＡの対応ビットがＨｉｇｈ（＝１）の時にＯＮ状態となり、該対応ビットがＬｏｗ（＝０）の時にＯＦＦ状態となるＮ型トランジスタを表している。
【００４２】
例えば、６ビットの画像データＤＡＴＡが“１１１１１１”である場合、６４個の入力端γ１〜γ６４から１個の出力端ＯＵＴ１までの経路の中で、全てのスイッチがＯＮ状態となる経路は入力端γ６４から出力端ＯＵＴ１への経路のみとなる。この場合、選択回路３＿１は、入力端６４に入力された階調電圧γ６４を選択して出力端ＯＵＴ１から出力することになる。
【００４３】
さらに、選択回路３＿１は、最大の基準電圧γｒｅｆ１と最小の基準電圧γｒｅｆ６４との間の電位差に応じて少なくとも２つの電源電圧の系統に区分されるように構成されている。本実施の形態では、選択回路３＿１は、階調電圧γ１（例えば９．８Ｖ）〜γ３２（例えば５．０５Ｖ）のいずれかを出力する第１のスイッチ回路３＿Ｄ１と、階調電圧γ３３（例えば５Ｖ）〜γ６４（例えば０．２Ｖ）のいずれかを出力する第２のスイッチ回路３＿Ｄ２とに区分されるように構成されている。
【００４４】
第１のスイッチ回路３＿Ｄ１では、階調電圧γ１（上記の９．８Ｖ）〜γ３２（上記の５．０５Ｖ）を発生するための第１の電源電圧（例えば１０Ｖ）及び第２の電源電圧（例えば４Ｖ）が用いられている。第１の電源電圧及び第２の電源電圧は、ラダー抵抗器１の所定のノード電圧（ＶＤＤ、γｒｅｆ１〜γｒｅｆ６４、又はＶＳＳのいずれか）に基づいて生成され、スイッチを駆動させる電源電圧として用いられる。具体的には、第１のスイッチ回路３＿Ｄ１に用いられるＰ型トランジスタのバックゲートには第１の電源電圧が印加され、第１のスイッチ回路３＿Ｄ１に用いられるＮ型トランジスタのバックゲートには第２の電源電圧が印加される。
【００４５】
第２のスイッチ回路３＿ｄ２では、階調電圧γ３３（上記の５Ｖ）〜γ６４（上記の０．２Ｖ）を発生するための第３の電源電圧（例えば６Ｖ）及び第４の電源電圧（例えば０Ｖ）が用いられている。第３の電源電圧及び第４の電源電圧は、ラダー抵抗器１の所定のノード電圧（ＶＤＤ、γｒｅｆ１〜γｒｅｆ６４、又はＶＳＳのいずれか）に基づいて生成され、スイッチを駆動させる電源電圧として用いられる。具体的には、第２のスイッチ回路３＿Ｄ２に用いられるＰ型トランジスタのバックゲートには第３の電源電圧が印加され、第２のスイッチ回路３＿Ｄ２に用いられるＮ型トランジスタのバックゲートには第４の電源電圧が印加される。
【００４６】
ここで、最大階調電圧γ１が９．８Ｖの場合、選択回路３＿１は９．８Ｖを上回る例えば１０Ｖ耐圧のトランジスタを用いて構成される必要がある。しかしながら、本実施の形態のように、選択回路３＿１はそれぞれ６Ｖの電源系統が使用される第１のスイッチ回路３＿Ｄ１と第２のスイッチ回路３＿ｄ２とに区分されている。このため、選択回路３＿１は、１０Ｖ耐圧よりも低い６Ｖ耐圧のトランジスタで構成することができ、その面積を縮小可能である。
【００４７】
＝＝＝階調電圧切り替え時の画素容量のプリチャージ＝＝＝
ところで、ボルテージフォロワ回路群２を低耐圧のトランジスタによって構成すると、つぎのような点を考慮に入れる必要がある。つまり、液晶パネル１００の駆動時において、或る信号線Ｙ＿ｉの画素容量Ｃに対して１ライン前に充電された電圧がオペアンプ２＿１から出力された階調電圧γ１とする。この場合、或る信号線Ｙ＿ｉの画素容量Ｃには最大階調電圧γ１が充電されていることになる。そして、或る信号線Ｙ＿ｉの画素容量Ｃに対し、新たにオペアンプ２＿６４から出力される最小階調電圧γ６４が充電される場合、オペアンプ２＿６４の出力トランジスタのソース−ドレイン間には最大階調電圧γ１と最小階調電圧γ６４との間の電位差が印加されることになる。例えば、上記の例では、最大階調電圧γ１が９．８Ｖであり、かつ最小階調電圧γ６４が０．２Ｖであるため、オペアンプ２＿６４の出力トランジスタのソース−ドレイン間には、９．６Ｖ（＝９．８Ｖ―０．２Ｖ）の電圧が印加されることになる。このように、ボルテージフォロワ回路群２を低耐圧化することに伴って、階調電圧切り替え時において、ボルテージフォロワ回路群２の出力トランジスタが耐圧破壊されるおそれがある。
【００４８】
そこで、階調電圧選択回路３において、或る信号線Ｙ＿ｉの画素容量Ｃを充電する前段階として、該画素容量Ｃを最大階調電圧γ１（９．８Ｖ）と最小階調電圧γ６４（０．２Ｖ）との間の中間電圧に一旦プリチャージさせる方法を採用する。以下では、上記の中間電圧を最大階調電圧γ１が９．８Ｖ、最小階調電圧γ６４が０．２Ｖとした場合に、中間電圧が最大階調電圧γ１と最小階調電圧γ６４との平均電圧（＝（γ１＋γ６４）／２）である５Ｖとして説明する。
【００４９】
図６は、図４に示す階調電圧選択回路３に含まれる一つの選択回路３＿１のその他の構成例、つまり画素容量Ｃのプリチャージを実現する構成例を示した図である。図６の選択回路３＿１が、図５に示す選択回路３＿１と相違する点は、階調電圧切り替え時に出力端ＯＵＴ１の電圧を中間電圧に一旦保持させるためのプリチャージスイッチ３＿ＳＷ１、３＿ＳＷ３が追加されている点である。
【００５０】
ここで、６ビットの画像データＤＡＴＡの５ビット目に対応する第１のスイッチ回路３＿Ｄ１の相補的スイッチを３＿Ｄ１＿ＳＷ１（Ｐ型トランジスタ）、３＿Ｄ１＿ＳＷ２（Ｎ型トランジスタ）と表し、同じく上記画像データＤＡＴＡの５ビット目に対応する第２のスイッチ回路３＿Ｄ２の相補的スイッチを３＿Ｄ２＿ＳＷ１（Ｐ型トランジスタ）、３＿Ｄ２＿ＳＷ２（Ｎ型トランジスタ）と表す。さらに、上記画像データＤＡＴＡの６ビット目に対応する相補的スイッチを３＿ＳＷ２（Ｐ型トランジスタ）、３＿ＳＷ４（Ｎ型トランジスタ）と表す。
【００５１】
プリチャージスイッチ３＿ＳＷ１は、その一端が、第１のスイッチ回路３＿Ｄ１側の５ビット目の相補的スイッチ３＿Ｄ１＿ＳＷ１、３＿Ｄ１＿ＳＷ２の出力端と６ビット目のスイッチ３＿ＳＷ２の入力端との間に接続され、その他端に中間電圧が印加されるように構成されている。
【００５２】
プリチャージスイッチ３＿ＳＷ３は、その一端が、第２のスイッチ回路３＿Ｄ２側の５ビット目の相補的スイッチ３＿Ｄ２＿ＳＷ１、３＿Ｄ２＿ＳＷ２の出力端と６ビット目のスイッチ３＿ＳＷ４の入力端との間に接続され、その他端に中間電圧が印加されるように構成されている。
【００５３】
図７は、図６に示す選択回路３＿１の動作を説明するための波形図である。同図の例では、図６の選択回路３＿１が、オペアンプ２＿１から出力された最大階調電圧γ１を選択していた状態から、オペアンプ２＿６４から出力された最小階調電圧γ６４を選択する例を表している。
【００５４】
まず、オペアンプ２＿１が最大階調電圧γ１を出力している場合、第１のスイッチ回路３＿Ｄ１側では、５ビット目のスイッチ３＿Ｄ１＿ＳＷ１がＯＮ状態、スイッチ３＿Ｄ１＿ＳＷ２がＯＦＦ状態、プリチャージスイッチ３＿ＳＷ１がＯＦＦ状態、かつ６ビット目のスイッチ３＿ＳＷ２はＯＮ状態となっているものとする。また、第２のスイッチ回路３＿Ｄ２側では、５ビット目のスイッチ３＿Ｄ２＿ＳＷ１及びスイッチ３＿Ｄ２＿ＳＷ２が共にＯＦＦ状態、プリチャージスイッチ３＿ＳＷ３はＯＮ状態、６ビット目のスイッチ３＿ＳＷ４はＯＦＦ状態となっているものとする。
【００５５】
つぎに、第１のスイッチ回路３＿Ｄ１側で、５ビット目のスイッチ３＿Ｄ１＿ＳＷ１がＯＮ状態からＯＦＦ状態に切り替わり、プリチャージスイッチ３＿ＳＷ１がＯＦＦ状態からＯＮ状態に切り替わる。この結果、出力端ＯＵＴ１に接続された信号線Ｙ＿ｉの画素容量Ｃは、プリチャージスイッチ３＿ＳＷ１、６ビット目のスイッチ３＿ＳＷ２を介して中間電圧に充電される。
【００５６】
つぎに、第１のスイッチ回路３＿Ｄ１側で、６ビット目のスイッチ３＿ＳＷ２がＯＮ状態からＯＦＦ状態に切り替わり、第２のスイッチ回路３＿Ｄ２側で、プリチャージスイッチ３＿ＳＷ３がＯＮ状態からＯＦＦ状態に切り替わり、６ビット目のスイッチ３＿ＳＷ４がＯＦＦ状態からＯＮ状態に切り替わる。そして、第２のスイッチ回路３＿Ｄ２側で、５ビット目のスイッチ３＿Ｄ２＿ＳＷ２がＯＦＦ状態からＯＮ状態に切り替わることにより、オペアンプ２＿６４から出力された階調電圧γ６４が、５ビット目のスイッチ３＿Ｄ２＿ＳＷ２、６ビット目のスイッチ３＿ＳＷ４を介して出力端ＯＵＴ１から出力される。
【００５７】
以上をまとめると、信号線Ｙ＿ｉの駆動電圧を最大階調電圧γ１から最小階調電圧γ６４に切り替える時、オペアンプ２＿６４から最小階調電圧γ６４が充電される前に、信号線Ｙ＿ｉに接続された画素容量Ｃにはプリチャージスイッチ３＿ＳＷ１を介して中間電圧の５Ｖが充電されることになる。なお、第２のスイッチ回路３＿Ｄ２側では、５ビット目のスイッチ３＿Ｄ２＿ＳＷ２がＯＦＦ状態からＯＮ状態に切り替わる際に、そのドレインには中間電圧の５Ｖが印加され、そのソースには階調電圧γ６４の０．２Ｖが印加されている。この結果、６Ｖ耐圧のトランジスタで構成されている第２のスイッチ回路３＿Ｄ２、ひいてはオペアンプ２＿６４が確実に保護されることになる。スイッチ３＿Ｄ１＿ＳＷ１、スイッチ３＿Ｄ１＿ＳＷ２についても、最小階調電圧γ６４が出力されている間では、プリチャージスイッチ３＿ＳＷ１がＯＮ状態を継続しているので、スイッチ３＿Ｄ１＿ＳＷ１、スイッチ３＿Ｄ１＿ＳＷ２が確実に保護されることになる。
【００５８】
＝＝＝極性反転時の画素容量のプリチャージ＝＝＝
液晶パネル１００の焼きつきを防止する為、液晶表示装置は、通常、コモン電圧ＶＣＯＭに対して正極性である正極出力又はコモン電圧ＶＣＯＭに対して負極性である負極出力を交互に行なうように構成されている。
【００５９】
図８は、正極回路と負極回路とが接続されて構成された階調電圧発生回路の構成例を示すブロック図である。なお、図８の正極回路は、第１の階調電圧発生部１２＿Ｄ１と、第２の階調電圧発生部１２Ｄ２と、階調電圧選択回路３とから構成されており、これらの構成要素は図４に示す同一符号の構成要素と同じものである。図８の負極回路は、第１の負の階調電圧発生部Ｎ１２＿Ｄ１と、第２の負の階調電圧発生部Ｎ１２＿Ｄ２と、負の階調電圧選択回路Ｎ３と、から構成されており、コモン電圧ＶＣＯＭを基準として正極回路の出力端ＯＵＴ１〜ＯＵＮＭの線対称となる逆極性の電圧を出力する。なお、図８に示すように、正極回路の出力端ＯＵＴ１〜ＯＵＴＭと、負極回路の出力端ＯＵＴ１〜ＯＵＴＭとはショートされている。
【００６０】
図９は、図８に示す階調電圧選択回路３，Ｎ３に含まれる選択回路３＿１の構成例を示したブロック図である。その他の選択回路３＿２〜３＿Ｍも同様の構成である。
【００６１】
上記のとおり、階調電圧選択回路３、Ｎ３を構成するトランジスタ（特に、スイッチ３＿ＳＷ１〜４）は、低耐圧（例えば１０Ｖ耐圧）トランジスタを採用することで、階調電圧選択回路３、Ｎ３全体の面積の縮小が図られている。しかしながら、極性反転前後の電圧が衝突することにより、該低耐圧トランジスタが耐圧破壊するおそれがある。例えば、液晶パネル１００の信号線の画素容量Ｃには負極駆動時の−９．８Ｖ（Ｎγ６４）が充電されているとき、該画素容量Ｃに新たに正極駆動時の＋９．８Ｖ（γ１）が充電されると、６ビット目のスイッチ３＿ＳＷ２において、そのドレインには負極駆動時の−９．８Ｖ（Ｎγ６４）が印加され、そのソースには正極駆動時の＋９．８Ｖ（γ６４）が印加されることになる。従って、スイッチ３＿ＳＷ２のソース−ドレイン電圧は１９．６Ｖとなり、スイッチ３＿ＳＷ２が例えば１０Ｖ耐圧トランジスタで構成されている場合、耐圧破壊されるおそれがある。
【００６２】
そこで、階調電圧選択回路３において、グランド電位ＧＮＤを経由して駆動する方法を採用するために、選択回路３では、出力経路をグランド電位ＧＮＤにショートさせるためのショートスイッチ３＿ＳＷ５〜６が追加されている。
【００６３】
図１０は、図９に示す選択回路３＿１の動作例を説明するための波形図である。
【００６４】
図１０の例では、−９．８Ｖ（Ｎγ６４）の負極駆動から＋９．８Ｖ（γ１）の正極駆動に切り替えられた場合である。
【００６５】
まず、負極回路が駆動している時（−９．８Ｖ（Ｎγ６４）を出力している時）、正極回路側では、ショートスイッチ３＿ＳＷ５はＯＮ状態であり、オープンスイッチ３＿ＳＷ６はＯＦＦ状態であるとする。
【００６６】
つぎに、負極回路側では、−９．８Ｖ出力からグランド電位ＧＮＤに切り替わり、液晶パネル１００の信号線Ｙ＿ｉの画素容量Ｃの充電電圧は０Ｖとなる。
【００６７】
つぎに、負極回路側では、オープンスイッチ３＿ＳＷ６がＯＮ状態からＯＦＦ状態に切り替わる。
【００６８】
つぎに、正極回路側では、ショートスイッチ３＿ＳＷ５がＯＮ状態からＯＦＦ状態に切り替わり、オープンスイッチ３＿ＳＷ６がＯＦＦ状態からＯＮ状態に切り替わる。
【００６９】
つぎに、正極回路側において、６ビット目のスイッチ３＿ＳＷ２がＯＦＦ状態からＯＮ状態に切り替わることにより、オペアンプ２＿１から出力された９．８Ｖ（γ１）が選択されて出力されることになる。
【００７０】
以上をまとめると、極性反転時に、オペアンプ２＿１から出力された階調電圧γ１が画素容量Ｃに充電される前段階として、画素容量Ｃの充電電圧を一旦０Ｖに維持させるようにしている。つまり、スイッチ３＿ＳＷ２のオン直後、そのドレインには０Ｖが印加され、そのソースには９．８Ｖ（γ１）が印加されることになる。従って、スイッチ３＿ＳＷ２のソース−ドレイン電圧は１９．６Ｖから９．８Ｖにまで抑えられ、スイッチ３＿ＳＷ２が例えば１０Ｖ耐圧トランジスタで構成される場合、耐圧破壊されるおそれがなくなっている。
【００７１】
（実施の形態２）
＝＝＝電源系統の境界付近の階調電圧を出力するオペアンプの別電源化＝＝＝
図１１は、本発明の実施の形態２に係る階調電圧発生回路の構成例を示したブロック図である。図１１に示す階調電圧発生回路が、図４に示す階調電圧発生回路４０の構成と相違する点は、ボルテージフォロワ回路群２Ａの中から、複数の階調電圧γ１〜γ６４のうち第１の階調電圧発生部１２Ｄ１Ａの第２の電源電圧と第２の階調電圧発生部１２＿Ｄ２Ａの第３の電源電圧とに近い（２つの電源系統の境界に近い）階調電圧（以下、境界階調電圧と呼ぶ）を出力する一又は複数のオペアンプ（以下、境界オペアンプと呼ぶ）を抽出して、該境界オペアンプの電源電圧をボルテージフォロワ回路群２Ａから独立させた点である。つまり、実施の形態１では、境界階調電圧を出力する境界オペアンプは、電源電圧に近いところで動作させており、動作可能な電圧範囲を外れるおそれがある。そこで、実施の形態２では、ボルテージフォロワ回路群２Ａとは電源電圧を独立させた境界オペアンプで構成される境界階調電圧発生部１２＿Ｄ３Ａを新たに追加することとした。
【００７２】
境界階調電圧発生部１２＿Ｄ３Ａは、第２の電源電圧及び第３の電源電圧に近い境界階調電圧を生成するものであり、境界ボルテージフォロワ回路群２Ａ２を含む。境界ボルテージフォロワ回路群２Ａ２は、境界階調電圧（γ３２，γ３３等）を出力する複数の境界オペアンプ（２＿３２、２＿３３等）で構成されており、該境界オペアンプには第１乃至第４の電源電圧とは独立した第５の電源電圧及び第６の電源電圧が供給されている。第５の電源電圧は、第１の電源電圧と第２の電源電圧との中間付近の電圧とし、第６の電源電圧は、第３の電源電圧と第４の電源電圧との中間付近の電圧としている。このため、境界ボルテージフォロワ回路群２Ａ２から出力される階調電圧は、動作可能な電圧範囲の中央付近の電圧に収まるようになり、境界ボルテージフォロワ回路群２Ａ２の動作が安定化している。なお、第５の電源電圧及び第６の電源電圧は、新たにラダー抵抗器を設けるのではなく、既に存在するラダー抵抗器１により生成された基準電圧（γｒｅｆ５（７．４Ｖ）、γｒｅｆ５９（２．７Ｖ）等）を有効利用することで生成している。これにより、階調電圧発生回路の面積の増加を抑制可能としている。
【００７３】
図１２は一般的なオペアンプの構成例を示した回路図であり、図１３は図１２に示すオペアンプの動作可能な電圧範囲を説明するための図である。
【００７４】
図１２に示されるとおり、一般的なオペアンプは、その差動増幅部として、カレントミラーを構成するＰ型トランジスタＰ１、Ｐ２と、該カレントミラーの電流吐出側に設けられたＮ型トランジスタＮ１、Ｎ２と、該Ｎ型トランジスタＮ１，Ｎ２と共通に接続されたＮ型トランジスタＮ３とを有している。また、一般的なオペアンプは、その出力部として、直列に接続されたＰ型トランジスタＰ３とＮ型トランジスタＮ４とを有している。ここで、Ｎ型トランジスタＮ３のオン電圧をＯｖ１、Ｎ型トランジスタＮ１のオン電圧をＯｖ２、Ｎ型トランジスタＮ４のオン電圧をＯｖ３、Ｐ型トランジスタＰ３のオン電圧をＯｖ４、入力バイアス電圧をＶＴ２と表すこととする。
【００７５】
図１３に示されるとおり、オペアンプを構成するトランジスタを飽和領域で動作させるために、オペアンプの動作可能な電圧範囲が定められている。図１２に示すように構成されたオペアンプの入力電位差は［Ｏｖ１＋ＶＴ２＋Ｏｖ２〜ＡＶＤＤ］の範囲である。その入力電位差から外れた［ＡＶＳＳ〜Ｏｖ１＋ＶＴ２＋Ｏｖ２］の範囲内の電圧がオペアンプに入力されても、該オペアンプを構成するトランジスタが非飽和領域で動作することになるので、該オペアンプは正常動作できなくなる。また、図１２に示すように構成されたオペアンプの出力電位差は［ＡＶＳＳ＋Ｏｖ３〜ＡＶＤＤ−Ｏｖ４］の範囲であり、その出力電位差から外れた［ＡＶＳＳ〜Ｏｖ３］の範囲内の電圧又は［ＡＶＤＤ−Ｏｖ４〜ＡＶＤＤ］の範囲内の電圧をオペアンプから出力させようとしても、該オペアンプを構成するトランジスタが非飽和領域で動作することになるので、該オペアンプは正常動作できなくなる。仮に、ＡＶＳＳ＝０Ｖ、ＡＶＤＤ＝３Ｖ、Ｏｖ１＝０．２Ｖ、ＶＴ２＝０．７Ｖ、Ｏｖ２＝０．２Ｖ、Ｏｖ３＝０．２Ｖ、Ｏｖ４＝０．２Ｖとすると、動作可能な電圧範囲は［１．１Ｖ〜２．８Ｖ］程度となる。
【００７６】
そこで、第２の電源電圧及び第３の電源電圧に近い境界階調電圧は、第１乃至第４の電源電圧とは独立した第５の電源電圧及び第６の電源電圧が与えられた境界階調電圧発生部１２＿Ｄ３Ａにおいて生成されるようにした。なお、第５の電源電圧は、第１の電源電圧と第２の電源電圧との中間付近の電圧７．５Ｖ程度を与えてやればよく、第６の電源電圧は、第３の電源電圧と第４の電源電圧との中間付近の電圧２．５Ｖ程度を与えてやればよい。
【００７７】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００７８】
本発明の階調電圧回路及びそれを用いた表示装置は、特にコンパクト化かつ高性能化が求められているノート型パーソナルコンピュータ等の電子機器に用いられる液晶表示装置にとって有用である。
【符号の説明】
【００７９】
１０…走査線駆動回路
２０…信号線駆動回路
３０…タイミングコントローラ
４０…階調電圧発生回路
５０…出力回路
１００…液晶パネル
１０１…対向基板
１０２…アレイ基板
１０３…液晶層
１０５…偏向板
１１０…バックライト
ＯＵＴ１〜ＯＵＴＭ…出力端
Ｙ＿１〜Ｙ＿Ｎ…信号線
Ｇ＿１〜Ｇ＿Ｎ…走査線
１２＿Ｄ１，Ｎ１２＿Ｄ１…第１の階調電圧発生部
１２＿Ｄ２，Ｎ１２＿Ｄ２…第２の階調電圧発生部
１…ラダー抵抗器
Ｒ１〜Ｒ６５…分周抵抗
γｒｅｆ１〜γｒｅｆ６４…基準電圧
２，２Ａ…ボルテージフォロワ回路群
３，Ｎ３…階調電圧選択回路
γ１〜γ６４…階調電圧（正極出力）
Ｎγ１〜Ｎγ６４…階調電圧（負極出力）
３＿１〜３＿Ｍ…選択回路
３＿Ｄ１…第１のスイッチ回路
３＿Ｄ２…第２のスイッチ回路
３＿ＳＷ１，３＿ＳＷ２…プリチャージスイッチ
３＿ＳＷ５…ショートスイッチ
３＿ＳＷ６…オープンスイッチ
２Ａ２…境界ボルテージフォロワ回路群
１２＿Ｄ３Ａ…境界階調電圧発生部
【技術分野】
【０００１】
本発明は、階調電圧発生回路及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
近年、小型化かつ高精細化が進んでいるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を使用したアクティブマトリックス型の液晶パネルでは、多階調化による色調豊富でかつ高画質な画像表示が要求されている。このような要求を満たすために、画像データに応じた階調電圧がガンマ特性に応じて補正され、該補正された階調電圧によって液晶パネルの信号線（ソース線又はデータ線とも呼ばれる）が駆動されている。なお、階調電圧の補正は、一般的に、複数の抵抗を直列に接続して構成されたラダー抵抗器を含む階調電圧発生回路により行われる。
【０００３】
図１４は、特許文献１に示された従来の階調電圧発生回路（液晶駆動電源回路）の構成を示した図である。図１４に示す階調電圧発生回路は、オペアンプ（ボルテージフォロワ）２００ａ〜２００ｄそれぞれの電源電圧として分周抵抗Ｒ１〜Ｒ６により分周された電圧Ｖ１〜Ｖ６を用いるように構成されている。特に、図１４に示す階調電圧発生回路は、オペアンプ２００ａ〜２００ｄそれぞれの電源電圧として、分周抵抗Ｒ１〜Ｒ６により分周された電圧のうち前段及び次段の電圧が用いられるように構成されている。例えば、電圧Ｖ２が入力されるオペアンプ２００ａに対して電圧Ｖ１及び電圧Ｖ３が電源電圧として供給される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２５７１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の構成では、次のような問題がある。上記のとおり、複数のオペアンプそれぞれの電源電圧として、複数の分周抵抗により分周された電圧のうち、該オペアンプの入力電圧に対して前段及び次段となる電圧が用いられるように構成されている。しかしながら、液晶パネルの運用上、複数のオペアンプから出力される複数の階調電圧のうち一つが選択されるとき、信号線を介して画素容量に印加されることになる。このため、階調電圧が切り替えられる時、オペアンプを構成する各トランジスタには前段及び次段の電圧間の電位差よりも高い電位差が印加される場合がある。従って、特許文献１の構成では、オペアンプを構成する各トランジスタの耐圧破壊を引き起こしかねないが、その対策について何ら示唆も開示もされていない。
【０００６】
本発明の目的は、上記問題点を解決するためになされたもので、小型化と併せて階調電圧の切り替えを適切に遂行可能な階調電圧発生回路及びそれを用いた表示装置を提供することである。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明の一つの形態(aspect)に係る階調電圧発生回路は、高電位側電源と低電位側電源との間にそれぞれの分圧により画像データの階調に応じた複数の基準電圧を発生するように複数の抵抗が直列に接続されて構成されたラダー抵抗器と、前記複数の基準電圧毎に設けられ、入力される前記基準電圧を前記階調電圧として出力する複数のボルテージフォロワ回路から成るボルテージフォロワ回路群と、前記ボルテージフォロワ回路群から出力された複数の前記階調電圧が入力されるとともに前記画像データが入力されて、該画像データの階調に対応する一つの階調電圧を該複数の階調電圧の中から選択して出力するように構成された複数の選択回路から成る階調電圧選択回路と、前記複数の選択回路にそれぞれ接続された複数の出力端と、を備え、前記ボルテージフォロワ回路群の前記複数のボルテージフォロワ回路は二以上の階調電圧発生部に区分され、且つ前記二以上の階調電圧発生部は前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した互いに異なる電源電圧でそれぞれに含まれる前記ボルテージフォロワ回路をそれぞれ駆動するよう構成され、前記階調電圧選択回路の前記複数の選択回路は二以上のスイッチ回路に区分され、且つ前記二以上のスイッチ回路は前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差でそれぞれに属する前記選択回路をそれぞれ駆動するよう構成され、且つ それぞれの前記スイッチ回路から前記出力端に至る出力経路には、前記階調電圧の選択を切り替える過程で、前記出力端の電圧を前記複数の基準電圧の最大電圧と最小電圧との間の中間電圧に保持させるように構成されたプリチャージ回路をさらに備える、ものである。
【０００８】
前記階調電圧発生回路において、前記ボルテージフォロワ回路は、前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した電源電圧に応じた耐圧のトランジスタで構成されている、としてもよい。
【０００９】
前記階調電圧発生回路において、前記スイッチ回路は、前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した電源電圧に応じた耐圧のトランジスタで構成されている、としてもよい。
【００１０】
前記階調電圧発生回路において、前記ボルテージフォロワ回路が、反転入力端子に出力端子が接続され、且つ非反転入力端子に前記基準電圧が入力されるオペアンプで構成されている、としてもよい。
【００１１】
前記階調電圧発生回路において、前記階調電圧発生部が二つであり、前記スイッチ回路が二つであり、且つ前記中間電圧は前記複数の基準電圧の最大電圧と最小電圧との平均電圧である、としてもよい。
【００１２】
この構成によれば、ボルテージフォロワ回路群に含まれる複数のボルテージフォロワ回路と階調電圧選択回路に含まれる複数の選択回路は、ラダー抵抗器で生成される複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差で駆動されるとともに、該低い電位差を有した互いに異なる電源電圧で駆動されるように区分されるので、そのように区分しない場合と比べて低耐圧トランジスタで構成することができる。これにより、階調電圧発生回路全体の面積が抑えられる。
【００１３】
なお、ボルテージフォロワ回路群に含まれる複数のボルテージフォロワ回路と階調電圧選択回路に含まれる複数の選択回路とをそれぞれ低耐圧トランジスタで構成することに伴って、階調電圧の切り替え前後において低耐圧トランジスタには耐圧以上の電圧が印加される場合がある。しかしながら、階調電圧を切り替える過程で、プリチャージ回路によって出力端の電圧がラダー抵抗器で生成される最大基準電圧と最小基準電圧との間の中間電圧に一旦保持されるので、低耐圧トランジスタには最大でも最大基準電圧と中間電圧との間の電位差又は中間電圧と最小基準電圧との間の電位差が印加されることなる。言い換えると、階調電圧が切り替えられる時に、低耐圧トランジスタには最大基準電圧と最小基準電圧との間の電位差が印加されずに済むようになる。これにより、低耐圧トランジスタの耐圧破壊の発生を抑えることができる。
【００１４】
前記階調電圧発生回路において、前記階調電圧の選択を切り替える過程は、正極性の前記基準電圧と負極性の前記基準電圧とを相互に切り替える過程であり、前記選択回路は、前記スイッチ回路の出力経路に、正極性の前記基準電圧と負極性の前記基準電圧とを相互に切り替える過程で、前記出力端の電圧をグランド電位に保持させるように構成されたショート回路をさらに備える、としてもよい。
【００１５】
この構成によれば、表示パネルの焼きつき防止等のために、正極性の前記基準電圧又は負極性の前記基準電圧を相互に切り替える過程（極性反転）において、ショート回路によって出力端の電圧をグランド電位に一旦保持させることにしたので、低耐圧トランジスタには最大でも正極性の最大基準電圧とグランド電位との間の電位差又はグランド電位と負極性の最小基準電圧との間の電位差が印加されることなる。言い換えると、極性反転時に、低耐圧トランジスタには正極性の最大基準電圧と負極性の最小基準電圧との間の電位差が印加されずに済むようになる。これにより、低耐圧トランジスタの耐圧破壊の発生を抑えることができる。
【００１６】
前記階調電圧発生回路において、前記複数のボルテージフォロワ回路をそれぞれ構成する前記複数のオペアンプのうち前記複数の階調電圧発生部の境界付近の階調電圧を出力するオペアンプは、該境界付近の階調電圧が該オペアンプの動作可能な電圧範囲内となるような他のオペアンプとは異なる電源電圧で駆動される、としてもよい。
【００１７】
この構成によれば、ボルテージフォロワ回路群に含まれる複数のオペアンプのうち複数の階調電圧発生部の境界付近の階調電圧を出力するオペアンプは、その動作可能な電圧範囲内で駆動されるので、正常な出力を得ることができる。
【００１８】
上記の課題を解決するために、本発明のその他の形態（aspect）に係る表示装置は、行列状に配置された複数の画素と、前記複数の画素に列又は行毎に接続された複数の信号線と、前記複数の画素のうちの前記階調電圧を印加すべき画素を行又は列毎に選択するための複数の走査線と、を備える表示パネルと、前記複数の走査線を介して前記画素の選択を行う走査線駆動回路と、前記複数の信号線に前記複数の出力端がそれぞれ接続された前記階調電圧発生回路と、前記画像データに対応する階調電圧が前記複数の画素に印加されるように、前記階調電圧発生回路による前記複数の出力端からの前記階調電圧の出力と前記走査線駆動回路による前記画素の選択とを制御するタイミングコントローラと、を備える、ものである。
【発明の効果】
【００１９】
本発明によれば、小型化と併せて階調電圧の切り替えを適切に遂行可能な階調電圧発生回路及びそれを用いた表示装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は本発明の実施の形態１に係る表示装置の構成例を示した図である。
【図２】図２は図１に示す各画素の構成を模式的に示した図である。
【図３】図３は画像データと階調電圧との関係を表したグラフである。
【図４】図４は本発明の実施の形態１に係る階調電圧発生回路の構成例を示したブロック図である。
【図５】図５は図４に示す階調電圧選択回路に含まれる選択回路の構成例を示した図である。
【図６】図６は図４に示す階調電圧選択回路に含まれる選択回路のその他の構成例を示した図である。
【図７】図７は図６に示す選択回路の動作を説明するための波形図である。
【図８】図８は正極回路と負極回路とが接続されて構成された階調電圧発生回路の構成例を示すブロック図である。
【図９】図９は図８に示す階調電圧選択回路に含まれる選択回路の構成例を示したブロック図である。
【図１０】図１０は図９に示す選択回路の動作例を説明するための波形図である。
【図１１】図１１は本発明の実施の形態２に係る階調電圧発生回路の構成例を示したブロック図である。
【図１２】図１２は一般的なオペアンプの構成例を示した回路図である。
【図１３】図１３は図１２に示すオペアンプの動作可能な電圧範囲を説明するための図である。
【図１４】図１４は従来の階調電圧発生回路（液晶駆動電源回路）の構成を示した図である。
【発明を実施するための形態】
【００２１】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００２２】
（実施の形態１）
［表示装置］
図１は、本発明の実施の形態１に係る表示装置の構成例を示した図である。なお、以下の全ての実施の形態を通じて、本発明に係る表示装置として液晶表示装置を例に挙げているがこれに限られず、階調電圧がガンマ特性に応じて補正されるアクティブマトリックス型の表示装置であればよい。図２は、図１に示す各画素の構成を模式的に示した図である。図３は、画像データと階調電圧との関係を表したグラフである。
【００２３】
図１の液晶表示装置は、液晶パネル１００と、バックライト１１０と、走査線駆動回路１０と、信号線駆動回路２０と、タイミングコントローラ３０とを備えて構成されている。バックライト１１０から液晶パネル１００に表示用の光が入射され、外部から指令された画像データＤＡＴＡ（階調データ、表示データ）に応じた透過率で表示用の光を透過するように走査線駆動回路１０及び信号線駆動回路２０が駆動されることにより、液晶パネル１００に画像データＤＡＴＡに応じた画像が表示される。
【００２４】
液晶パネル１００は、対向基板１０１とアレイ基板１０２との間に液晶層１０３を挟持した構造となっている。アレイ基板１０２及び対向基板１０１における液晶層１０３とは反対側の表面には偏向板１０５が配置され、アレイ基板１０２及び対向基板１０１における液晶層１０３側の表面には配光膜（図示せず）が配置されている。
【００２５】
アレイ基板１０２の内面には、ガラス基板上に行列状（ここでは、Ｎ行×Ｍ列。但し、Ｎ、Ｍは自然数。以下同様）に配置されたＮ×Ｍ個の画素ＰＩＸ＿ｉｊ（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）と、画素ＰＩＸ＿ｉｊに列又は行毎に接続されたＮ本の信号線Ｙ＿ｉ（i＝１〜Ｎ）と、画素ＰＩＸ＿ｉｊのうちの階調電圧を印加すべき画素を行又は列毎に選択するためのＭ本の走査線Ｇ＿ｊ（ｊ＝１〜Ｍ）と、が形成されている。走査線Ｇ＿ｊは走査線駆動回路１０によって駆動され、信号線Ｙ＿ｉは信号線駆動回路２０によって駆動される。
【００２６】
画素ＰＩＸ＿ｉｊには、走査線Ｇ＿ｊ及び信号線Ｙ＿ｉの交差位置に、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）Ｗ及び画素電極ＰＩＸが形成されている。薄膜トランジスタＷは、そのゲートが１本の走査線Ｇ＿ｊに接続され、そのソースが１本の信号線Ｙ＿ｉに接続され、そのドレインが画素電極ＰＩＸに接続されている。
【００２７】
対向基板１０１は、ガラス基板上に配置されたカラーフィルタ（図示せず）と、アレイ基板１０２の画素電極ＰＩＸに対向して該カラーフィルタ上に配置された共通電極ＶＣＯＭとを含む。この共通電極ＶＣＯＭとこれに対向する画素電極ＰＩＸとの間に液晶容量Ｃ（寄生容量も含む）が形成されている。画素ＰＩＸ＿ｉｊの透過率は、アレイ基板１０２の画素電極ＰＩＸに供給される階調電圧（画素電圧）と、対向基板１０１の共通電極ＶＣＯＭに供給されるコモン電圧と、の差電圧として液晶層１０３に印加される駆動電圧に応じて制御される。共通電極ＶＣＯＭは対向基板１０１上に形成された共通線（図示せず）を介して、コモン電圧を付与する電源に接続されている。
【００２８】
信号線駆動回路２０は、階調電圧発生回路４０と、出力回路５０とを含む。階調電圧発生回路４０は、電源回路（図示せず）から供給された電源電圧をもとに複数の階調電圧を発生する。例えば１画素当たりの画像データＤＡＴＡが６ビットの場合、６４（＝２の６乗）種類の階調電圧γ１〜γ６４を発生する（図３を参照）。また、階調電圧発生回路４０は、信号線Ｙ＿ｉそれぞれを対象として、複数ビットの画像データＤＡＴＡに基づいて複数の階調電圧のいずれか一つを選択して出力回路５０に出力する。出力回路５０は、信号線Ｙ＿ｉそれぞれを対象として、階調電圧発生回路４０から供給された階調電圧をバッファリングして信号線Ｙ＿ｉそれぞれに出力する。これにより、複数の信号線Ｙ＿ｉそれぞれが駆動される。
【００２９】
タイミングコントローラ３０は、画像データＤＡＴＡに対応する階調電圧γ１〜γ６４が画素ＰＩＸ＿ｉｊに印加されるように、階調電圧発生回路４０による階調電圧の出力γ１〜γ６４と走査線駆動回路１０による画素ＰＩＸ＿ｉｊの選択とを制御する。例えば、１垂直走査期間（１Ｖ）毎に走査線Ｇ＿１〜Ｇ＿Ｎを順次選択するための制御信号ＣＴＧと、１水平走査期間（１Ｈ）毎に画像データＤＡＴＡに含まれる１ライン分の画素ＰＩＸ＿ｉｊに対するアナログ画像データＤＡＴＡを信号線Ｙ＿１〜Ｙ＿Ｍそれぞれに割り当てるための制御信号ＣＴＹを発生する。
【００３０】
制御信号ＣＴＧは、１垂直走査期間（１Ｖ）毎に発生されるパルスである垂直スタート信号、及び１垂直走査期間（１Ｖ）において走査線Ｇ＿ｊの本数分発生されるパルスである垂直クロック信号等を含み、タイミングコントローラ３０から走査線駆動回路１０に供給される。制御信号ＣＴＹは、１水平走査期間（１Ｈ）毎に発生されるパルスである水平スタート信号ＳＴＨ、各水平走査期間において信号線数分発生されるパルスである水平クロック信号ＣＫＨ、１ライン分の画素ＰＩＸ＿ｉｊに対する画像データＤＡＴＡに対応して信号線Ｙ＿ｉを駆動するために１水平走査期間（１Ｈ）毎にスタート信号ＳＴＨから所定時間遅れて発生されるパルスであるストローブ信号ＳＴＢ、及び１水平走査期間毎（１Ｈ）及び１垂直走査期間（１Ｖ）毎にコモン電圧ＶＣＯＭに対して画素電圧の極性を設定するための極性信号ＰＯＬ等を含む。制御信号ＣＴＹは、画像データＤＡＴＡと共にタイミングコントローラ３０から信号線駆動回路２０に供給される。なお、画像データＤＡＴＡは、液晶パネル１００の階調特性（ガンマ特性）を補正するための階調データを含む。
【００３１】
［階調電圧発生回路］
＝＝＝ラダー抵抗器及びボルテージフォロワ回路群の低圧化＝＝＝
図４は、本発明の実施の形態１に係る階調電圧発生回路の構成例を示したブロック図である。
【００３２】
図４に示す階調電圧発生回路４０は、ラダー抵抗器１と、ボルテージフォロワ回路群２と、階調電圧選択回路３とを含む。なお、同図に示す例では、画像データＤＡＴＡが６ビットであり、階調電圧が２の６乗である６４種類の階調に対応する電圧レベルを有する。
【００３３】
ラダー抵抗器１は、電源回路（図示せず）から供給された電源電圧をもとに生成された高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に、６５個の抵抗Ｒ１〜Ｒ６５が直列に接続されて構成されている。ラダー抵抗器１は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間の電位差を抵抗Ｒ１〜Ｒ６５により分圧することで、抵抗Ｒ１〜Ｒ６５それぞれの接続点から基準電圧γｒｅｆ１〜γｒｅｆ６４が取り出される。なお、基準電圧γｒｅｆ１が最大基準電圧であり、基準電圧γｒｅｆ６４が最小基準電圧である。
【００３４】
ボルテージフォロワ回路群２は、ラダー抵抗器１で生成した基準電圧γｒｅｆ１〜γｒｅｆ６４それぞれに対して１つのオペアンプ（２＿１〜２＿６４）が設けられている。オペアンプ２＿１〜２＿６４それぞれはボルテージフォロア回路となるように構成されている。つまり、オペアンプ２＿１〜２＿６４は、ラダー抵抗器１から基準電圧γｒｅｆ１〜γｒｅｆ６４が入力され、外部負荷の入力インピーダンスが低くても損失が抑えられるようにインピーダンス変換をして階調電圧γ１〜γ６４を出力するように構成されている。なお、ボルテージフォロワ回路群２の複数のボルテージフォロワ回路は、オペアンプで構成する他に、ソースフォロワ等のトランジスタ増幅回路で構成してもよい。
【００３５】
階調電圧選択回路３は、信号線Ｙ＿ｉの本数に対応した出力端ＯＵＴ１〜ＯＵＴＭそれぞれに対して、１つの選択回路（３＿１〜３＿Ｍ）が設けられるように構成されている。選択回路３＿１〜３＿Ｍは、出力端ＯＵＴ１〜ＯＵＴＭに接続されている画素ＰＩＸ＿ｉｊに印加させる電圧を、階調電圧γ１〜γ６４の中から１つだけ選択するように構成されている。具体的には、選択回路３＿１〜３＿Ｍは、ボルテージフォロワ回路群２から階調電圧γ１〜γ６４が入力されるとともに、タイミングコントローラ６から６ビットの画像データＤＡＴＡが入力され、該６ビットの画像データＤＡＴＡをデコードした結果に基づいて階調電圧γ１〜γ６４の中から１つを選択して出力するように構成されている。
【００３６】
図４に示す階調電圧発生回路４０は、上記の構成の他に、ラダー抵抗器１及びボルテージフォロワ回路群２を、最大基準電圧γｒｅｆ１と最小基準電圧γｒｅｆ６４との間の電位差よりも低い少なくとも二つの電源系統に区分されるように構成されている。本実施の形態では、階調電圧発生回路４０は、階調電圧γ１（例えば９．８Ｖ）〜γ３２（例えば５．０５Ｖ）のいずれかを出力する第１の階調電圧発生部１２＿Ｄ１と、階調電圧γ３３（例えば５Ｖ）〜γ６４（例えば０．２Ｖ）のいずれかを出力する第２の階調電圧発生部１２＿Ｄ２とに区分されるように構成されている。
【００３７】
第１の階調電圧発生部１２＿Ｄ１では、階調電圧γ１（上記の９．８Ｖ）〜γ３２（上記の５．０５Ｖ）を発生するための第１の電源電圧（例えば１０Ｖ）及び第２の電源電圧（例えば４Ｖ）が用いられている。第１の電源電圧及び第２の電源電圧は、ラダー抵抗器１の所定のノード電圧（ＶＤＤ、γｒｅｆ１〜γｒｅｆ６４、又はＶＳＳのいずれか）に基づいて生成され、オペアンプ２＿１〜２＿３２を駆動させる電源電圧として用いられる。
【００３８】
第２の階調電圧発生部１２＿ｄ２では、階調電圧γ３３（５Ｖ）〜γ６４（０．２Ｖ）を発生するための第３の電源電圧（例えば６Ｖ）及び第４の電源電圧（例えば０Ｖ）が用いられている。第３の電源電圧及び第４の電源電圧は、ラダー抵抗器１の所定のノード電圧（ＶＤＤ、γｒｅｆ１〜γｒｅｆ６４、又はＶＳＳのいずれか）に基づいて生成され、オペアンプ２＿３３〜２＿６４を駆動させる電源電圧として用いられる。
【００３９】
ここで、最大階調電圧γ１が９．８Ｖの場合、ボルテージフォロワ回路群２は９．８Ｖを上回る例えば１０Ｖ耐圧のトランジスタを用いて構成される必要がある。しかしながら、本実施の形態のように、ボルテージフォロワ回路群２はそれぞれ６Ｖの電源系統が使用される第１の階調電圧発生部１２＿Ｄ１と第２の階調電圧発生部１２＿ｄ２とに区分されている。このため、ボルテージフォロワ回路群２は、１０Ｖ耐圧よりも低い６Ｖ耐圧のトランジスタで構成することができ、その分、ボルテージフォロワ回路群２の面積を縮小可能である。
【００４０】
＝＝＝選択回路の低耐圧化＝＝＝
図５は、図４に示す階調電圧選択回路３に含まれる一つの選択回路３＿１の構成例を示した図である。その他の選択回路３＿２〜３＿Ｍについても同様の構成である。
【００４１】
選択回路３＿１は、トーナメント方式の選択アルゴリズムを実現するように、Ｐ型トランジスタ又はＮ型トランジスタで構成されたスイッチを配置して構成されている。ここで、トーナメント方式の選択アルゴリズムとは、画像データＤＡＴＡのビット値に基づいて６４個の階調電圧のうち隣り合う２個の階調電圧を二者択一で選択することを繰り返すことで、最終的に１つの階調電圧が選択されるようなアルゴリズムのことを意味する。図５中の”Ｌ：ＯＮ”は、画像データＤＡＴＡの対応ビットがＬｏｗ（＝０）の時にＯＮ状態となり、該対応ビットがＨｉｇｈ（＝１）の時にＯＦＦ状態となるＰ型トランジスタを表している。図５中の”Ｈ：ＯＮ”は、画像データＤＡＴＡの対応ビットがＨｉｇｈ（＝１）の時にＯＮ状態となり、該対応ビットがＬｏｗ（＝０）の時にＯＦＦ状態となるＮ型トランジスタを表している。
【００４２】
例えば、６ビットの画像データＤＡＴＡが“１１１１１１”である場合、６４個の入力端γ１〜γ６４から１個の出力端ＯＵＴ１までの経路の中で、全てのスイッチがＯＮ状態となる経路は入力端γ６４から出力端ＯＵＴ１への経路のみとなる。この場合、選択回路３＿１は、入力端６４に入力された階調電圧γ６４を選択して出力端ＯＵＴ１から出力することになる。
【００４３】
さらに、選択回路３＿１は、最大の基準電圧γｒｅｆ１と最小の基準電圧γｒｅｆ６４との間の電位差に応じて少なくとも２つの電源電圧の系統に区分されるように構成されている。本実施の形態では、選択回路３＿１は、階調電圧γ１（例えば９．８Ｖ）〜γ３２（例えば５．０５Ｖ）のいずれかを出力する第１のスイッチ回路３＿Ｄ１と、階調電圧γ３３（例えば５Ｖ）〜γ６４（例えば０．２Ｖ）のいずれかを出力する第２のスイッチ回路３＿Ｄ２とに区分されるように構成されている。
【００４４】
第１のスイッチ回路３＿Ｄ１では、階調電圧γ１（上記の９．８Ｖ）〜γ３２（上記の５．０５Ｖ）を発生するための第１の電源電圧（例えば１０Ｖ）及び第２の電源電圧（例えば４Ｖ）が用いられている。第１の電源電圧及び第２の電源電圧は、ラダー抵抗器１の所定のノード電圧（ＶＤＤ、γｒｅｆ１〜γｒｅｆ６４、又はＶＳＳのいずれか）に基づいて生成され、スイッチを駆動させる電源電圧として用いられる。具体的には、第１のスイッチ回路３＿Ｄ１に用いられるＰ型トランジスタのバックゲートには第１の電源電圧が印加され、第１のスイッチ回路３＿Ｄ１に用いられるＮ型トランジスタのバックゲートには第２の電源電圧が印加される。
【００４５】
第２のスイッチ回路３＿ｄ２では、階調電圧γ３３（上記の５Ｖ）〜γ６４（上記の０．２Ｖ）を発生するための第３の電源電圧（例えば６Ｖ）及び第４の電源電圧（例えば０Ｖ）が用いられている。第３の電源電圧及び第４の電源電圧は、ラダー抵抗器１の所定のノード電圧（ＶＤＤ、γｒｅｆ１〜γｒｅｆ６４、又はＶＳＳのいずれか）に基づいて生成され、スイッチを駆動させる電源電圧として用いられる。具体的には、第２のスイッチ回路３＿Ｄ２に用いられるＰ型トランジスタのバックゲートには第３の電源電圧が印加され、第２のスイッチ回路３＿Ｄ２に用いられるＮ型トランジスタのバックゲートには第４の電源電圧が印加される。
【００４６】
ここで、最大階調電圧γ１が９．８Ｖの場合、選択回路３＿１は９．８Ｖを上回る例えば１０Ｖ耐圧のトランジスタを用いて構成される必要がある。しかしながら、本実施の形態のように、選択回路３＿１はそれぞれ６Ｖの電源系統が使用される第１のスイッチ回路３＿Ｄ１と第２のスイッチ回路３＿ｄ２とに区分されている。このため、選択回路３＿１は、１０Ｖ耐圧よりも低い６Ｖ耐圧のトランジスタで構成することができ、その面積を縮小可能である。
【００４７】
＝＝＝階調電圧切り替え時の画素容量のプリチャージ＝＝＝
ところで、ボルテージフォロワ回路群２を低耐圧のトランジスタによって構成すると、つぎのような点を考慮に入れる必要がある。つまり、液晶パネル１００の駆動時において、或る信号線Ｙ＿ｉの画素容量Ｃに対して１ライン前に充電された電圧がオペアンプ２＿１から出力された階調電圧γ１とする。この場合、或る信号線Ｙ＿ｉの画素容量Ｃには最大階調電圧γ１が充電されていることになる。そして、或る信号線Ｙ＿ｉの画素容量Ｃに対し、新たにオペアンプ２＿６４から出力される最小階調電圧γ６４が充電される場合、オペアンプ２＿６４の出力トランジスタのソース−ドレイン間には最大階調電圧γ１と最小階調電圧γ６４との間の電位差が印加されることになる。例えば、上記の例では、最大階調電圧γ１が９．８Ｖであり、かつ最小階調電圧γ６４が０．２Ｖであるため、オペアンプ２＿６４の出力トランジスタのソース−ドレイン間には、９．６Ｖ（＝９．８Ｖ―０．２Ｖ）の電圧が印加されることになる。このように、ボルテージフォロワ回路群２を低耐圧化することに伴って、階調電圧切り替え時において、ボルテージフォロワ回路群２の出力トランジスタが耐圧破壊されるおそれがある。
【００４８】
そこで、階調電圧選択回路３において、或る信号線Ｙ＿ｉの画素容量Ｃを充電する前段階として、該画素容量Ｃを最大階調電圧γ１（９．８Ｖ）と最小階調電圧γ６４（０．２Ｖ）との間の中間電圧に一旦プリチャージさせる方法を採用する。以下では、上記の中間電圧を最大階調電圧γ１が９．８Ｖ、最小階調電圧γ６４が０．２Ｖとした場合に、中間電圧が最大階調電圧γ１と最小階調電圧γ６４との平均電圧（＝（γ１＋γ６４）／２）である５Ｖとして説明する。
【００４９】
図６は、図４に示す階調電圧選択回路３に含まれる一つの選択回路３＿１のその他の構成例、つまり画素容量Ｃのプリチャージを実現する構成例を示した図である。図６の選択回路３＿１が、図５に示す選択回路３＿１と相違する点は、階調電圧切り替え時に出力端ＯＵＴ１の電圧を中間電圧に一旦保持させるためのプリチャージスイッチ３＿ＳＷ１、３＿ＳＷ３が追加されている点である。
【００５０】
ここで、６ビットの画像データＤＡＴＡの５ビット目に対応する第１のスイッチ回路３＿Ｄ１の相補的スイッチを３＿Ｄ１＿ＳＷ１（Ｐ型トランジスタ）、３＿Ｄ１＿ＳＷ２（Ｎ型トランジスタ）と表し、同じく上記画像データＤＡＴＡの５ビット目に対応する第２のスイッチ回路３＿Ｄ２の相補的スイッチを３＿Ｄ２＿ＳＷ１（Ｐ型トランジスタ）、３＿Ｄ２＿ＳＷ２（Ｎ型トランジスタ）と表す。さらに、上記画像データＤＡＴＡの６ビット目に対応する相補的スイッチを３＿ＳＷ２（Ｐ型トランジスタ）、３＿ＳＷ４（Ｎ型トランジスタ）と表す。
【００５１】
プリチャージスイッチ３＿ＳＷ１は、その一端が、第１のスイッチ回路３＿Ｄ１側の５ビット目の相補的スイッチ３＿Ｄ１＿ＳＷ１、３＿Ｄ１＿ＳＷ２の出力端と６ビット目のスイッチ３＿ＳＷ２の入力端との間に接続され、その他端に中間電圧が印加されるように構成されている。
【００５２】
プリチャージスイッチ３＿ＳＷ３は、その一端が、第２のスイッチ回路３＿Ｄ２側の５ビット目の相補的スイッチ３＿Ｄ２＿ＳＷ１、３＿Ｄ２＿ＳＷ２の出力端と６ビット目のスイッチ３＿ＳＷ４の入力端との間に接続され、その他端に中間電圧が印加されるように構成されている。
【００５３】
図７は、図６に示す選択回路３＿１の動作を説明するための波形図である。同図の例では、図６の選択回路３＿１が、オペアンプ２＿１から出力された最大階調電圧γ１を選択していた状態から、オペアンプ２＿６４から出力された最小階調電圧γ６４を選択する例を表している。
【００５４】
まず、オペアンプ２＿１が最大階調電圧γ１を出力している場合、第１のスイッチ回路３＿Ｄ１側では、５ビット目のスイッチ３＿Ｄ１＿ＳＷ１がＯＮ状態、スイッチ３＿Ｄ１＿ＳＷ２がＯＦＦ状態、プリチャージスイッチ３＿ＳＷ１がＯＦＦ状態、かつ６ビット目のスイッチ３＿ＳＷ２はＯＮ状態となっているものとする。また、第２のスイッチ回路３＿Ｄ２側では、５ビット目のスイッチ３＿Ｄ２＿ＳＷ１及びスイッチ３＿Ｄ２＿ＳＷ２が共にＯＦＦ状態、プリチャージスイッチ３＿ＳＷ３はＯＮ状態、６ビット目のスイッチ３＿ＳＷ４はＯＦＦ状態となっているものとする。
【００５５】
つぎに、第１のスイッチ回路３＿Ｄ１側で、５ビット目のスイッチ３＿Ｄ１＿ＳＷ１がＯＮ状態からＯＦＦ状態に切り替わり、プリチャージスイッチ３＿ＳＷ１がＯＦＦ状態からＯＮ状態に切り替わる。この結果、出力端ＯＵＴ１に接続された信号線Ｙ＿ｉの画素容量Ｃは、プリチャージスイッチ３＿ＳＷ１、６ビット目のスイッチ３＿ＳＷ２を介して中間電圧に充電される。
【００５６】
つぎに、第１のスイッチ回路３＿Ｄ１側で、６ビット目のスイッチ３＿ＳＷ２がＯＮ状態からＯＦＦ状態に切り替わり、第２のスイッチ回路３＿Ｄ２側で、プリチャージスイッチ３＿ＳＷ３がＯＮ状態からＯＦＦ状態に切り替わり、６ビット目のスイッチ３＿ＳＷ４がＯＦＦ状態からＯＮ状態に切り替わる。そして、第２のスイッチ回路３＿Ｄ２側で、５ビット目のスイッチ３＿Ｄ２＿ＳＷ２がＯＦＦ状態からＯＮ状態に切り替わることにより、オペアンプ２＿６４から出力された階調電圧γ６４が、５ビット目のスイッチ３＿Ｄ２＿ＳＷ２、６ビット目のスイッチ３＿ＳＷ４を介して出力端ＯＵＴ１から出力される。
【００５７】
以上をまとめると、信号線Ｙ＿ｉの駆動電圧を最大階調電圧γ１から最小階調電圧γ６４に切り替える時、オペアンプ２＿６４から最小階調電圧γ６４が充電される前に、信号線Ｙ＿ｉに接続された画素容量Ｃにはプリチャージスイッチ３＿ＳＷ１を介して中間電圧の５Ｖが充電されることになる。なお、第２のスイッチ回路３＿Ｄ２側では、５ビット目のスイッチ３＿Ｄ２＿ＳＷ２がＯＦＦ状態からＯＮ状態に切り替わる際に、そのドレインには中間電圧の５Ｖが印加され、そのソースには階調電圧γ６４の０．２Ｖが印加されている。この結果、６Ｖ耐圧のトランジスタで構成されている第２のスイッチ回路３＿Ｄ２、ひいてはオペアンプ２＿６４が確実に保護されることになる。スイッチ３＿Ｄ１＿ＳＷ１、スイッチ３＿Ｄ１＿ＳＷ２についても、最小階調電圧γ６４が出力されている間では、プリチャージスイッチ３＿ＳＷ１がＯＮ状態を継続しているので、スイッチ３＿Ｄ１＿ＳＷ１、スイッチ３＿Ｄ１＿ＳＷ２が確実に保護されることになる。
【００５８】
＝＝＝極性反転時の画素容量のプリチャージ＝＝＝
液晶パネル１００の焼きつきを防止する為、液晶表示装置は、通常、コモン電圧ＶＣＯＭに対して正極性である正極出力又はコモン電圧ＶＣＯＭに対して負極性である負極出力を交互に行なうように構成されている。
【００５９】
図８は、正極回路と負極回路とが接続されて構成された階調電圧発生回路の構成例を示すブロック図である。なお、図８の正極回路は、第１の階調電圧発生部１２＿Ｄ１と、第２の階調電圧発生部１２Ｄ２と、階調電圧選択回路３とから構成されており、これらの構成要素は図４に示す同一符号の構成要素と同じものである。図８の負極回路は、第１の負の階調電圧発生部Ｎ１２＿Ｄ１と、第２の負の階調電圧発生部Ｎ１２＿Ｄ２と、負の階調電圧選択回路Ｎ３と、から構成されており、コモン電圧ＶＣＯＭを基準として正極回路の出力端ＯＵＴ１〜ＯＵＮＭの線対称となる逆極性の電圧を出力する。なお、図８に示すように、正極回路の出力端ＯＵＴ１〜ＯＵＴＭと、負極回路の出力端ＯＵＴ１〜ＯＵＴＭとはショートされている。
【００６０】
図９は、図８に示す階調電圧選択回路３，Ｎ３に含まれる選択回路３＿１の構成例を示したブロック図である。その他の選択回路３＿２〜３＿Ｍも同様の構成である。
【００６１】
上記のとおり、階調電圧選択回路３、Ｎ３を構成するトランジスタ（特に、スイッチ３＿ＳＷ１〜４）は、低耐圧（例えば１０Ｖ耐圧）トランジスタを採用することで、階調電圧選択回路３、Ｎ３全体の面積の縮小が図られている。しかしながら、極性反転前後の電圧が衝突することにより、該低耐圧トランジスタが耐圧破壊するおそれがある。例えば、液晶パネル１００の信号線の画素容量Ｃには負極駆動時の−９．８Ｖ（Ｎγ６４）が充電されているとき、該画素容量Ｃに新たに正極駆動時の＋９．８Ｖ（γ１）が充電されると、６ビット目のスイッチ３＿ＳＷ２において、そのドレインには負極駆動時の−９．８Ｖ（Ｎγ６４）が印加され、そのソースには正極駆動時の＋９．８Ｖ（γ６４）が印加されることになる。従って、スイッチ３＿ＳＷ２のソース−ドレイン電圧は１９．６Ｖとなり、スイッチ３＿ＳＷ２が例えば１０Ｖ耐圧トランジスタで構成されている場合、耐圧破壊されるおそれがある。
【００６２】
そこで、階調電圧選択回路３において、グランド電位ＧＮＤを経由して駆動する方法を採用するために、選択回路３では、出力経路をグランド電位ＧＮＤにショートさせるためのショートスイッチ３＿ＳＷ５〜６が追加されている。
【００６３】
図１０は、図９に示す選択回路３＿１の動作例を説明するための波形図である。
【００６４】
図１０の例では、−９．８Ｖ（Ｎγ６４）の負極駆動から＋９．８Ｖ（γ１）の正極駆動に切り替えられた場合である。
【００６５】
まず、負極回路が駆動している時（−９．８Ｖ（Ｎγ６４）を出力している時）、正極回路側では、ショートスイッチ３＿ＳＷ５はＯＮ状態であり、オープンスイッチ３＿ＳＷ６はＯＦＦ状態であるとする。
【００６６】
つぎに、負極回路側では、−９．８Ｖ出力からグランド電位ＧＮＤに切り替わり、液晶パネル１００の信号線Ｙ＿ｉの画素容量Ｃの充電電圧は０Ｖとなる。
【００６７】
つぎに、負極回路側では、オープンスイッチ３＿ＳＷ６がＯＮ状態からＯＦＦ状態に切り替わる。
【００６８】
つぎに、正極回路側では、ショートスイッチ３＿ＳＷ５がＯＮ状態からＯＦＦ状態に切り替わり、オープンスイッチ３＿ＳＷ６がＯＦＦ状態からＯＮ状態に切り替わる。
【００６９】
つぎに、正極回路側において、６ビット目のスイッチ３＿ＳＷ２がＯＦＦ状態からＯＮ状態に切り替わることにより、オペアンプ２＿１から出力された９．８Ｖ（γ１）が選択されて出力されることになる。
【００７０】
以上をまとめると、極性反転時に、オペアンプ２＿１から出力された階調電圧γ１が画素容量Ｃに充電される前段階として、画素容量Ｃの充電電圧を一旦０Ｖに維持させるようにしている。つまり、スイッチ３＿ＳＷ２のオン直後、そのドレインには０Ｖが印加され、そのソースには９．８Ｖ（γ１）が印加されることになる。従って、スイッチ３＿ＳＷ２のソース−ドレイン電圧は１９．６Ｖから９．８Ｖにまで抑えられ、スイッチ３＿ＳＷ２が例えば１０Ｖ耐圧トランジスタで構成される場合、耐圧破壊されるおそれがなくなっている。
【００７１】
（実施の形態２）
＝＝＝電源系統の境界付近の階調電圧を出力するオペアンプの別電源化＝＝＝
図１１は、本発明の実施の形態２に係る階調電圧発生回路の構成例を示したブロック図である。図１１に示す階調電圧発生回路が、図４に示す階調電圧発生回路４０の構成と相違する点は、ボルテージフォロワ回路群２Ａの中から、複数の階調電圧γ１〜γ６４のうち第１の階調電圧発生部１２Ｄ１Ａの第２の電源電圧と第２の階調電圧発生部１２＿Ｄ２Ａの第３の電源電圧とに近い（２つの電源系統の境界に近い）階調電圧（以下、境界階調電圧と呼ぶ）を出力する一又は複数のオペアンプ（以下、境界オペアンプと呼ぶ）を抽出して、該境界オペアンプの電源電圧をボルテージフォロワ回路群２Ａから独立させた点である。つまり、実施の形態１では、境界階調電圧を出力する境界オペアンプは、電源電圧に近いところで動作させており、動作可能な電圧範囲を外れるおそれがある。そこで、実施の形態２では、ボルテージフォロワ回路群２Ａとは電源電圧を独立させた境界オペアンプで構成される境界階調電圧発生部１２＿Ｄ３Ａを新たに追加することとした。
【００７２】
境界階調電圧発生部１２＿Ｄ３Ａは、第２の電源電圧及び第３の電源電圧に近い境界階調電圧を生成するものであり、境界ボルテージフォロワ回路群２Ａ２を含む。境界ボルテージフォロワ回路群２Ａ２は、境界階調電圧（γ３２，γ３３等）を出力する複数の境界オペアンプ（２＿３２、２＿３３等）で構成されており、該境界オペアンプには第１乃至第４の電源電圧とは独立した第５の電源電圧及び第６の電源電圧が供給されている。第５の電源電圧は、第１の電源電圧と第２の電源電圧との中間付近の電圧とし、第６の電源電圧は、第３の電源電圧と第４の電源電圧との中間付近の電圧としている。このため、境界ボルテージフォロワ回路群２Ａ２から出力される階調電圧は、動作可能な電圧範囲の中央付近の電圧に収まるようになり、境界ボルテージフォロワ回路群２Ａ２の動作が安定化している。なお、第５の電源電圧及び第６の電源電圧は、新たにラダー抵抗器を設けるのではなく、既に存在するラダー抵抗器１により生成された基準電圧（γｒｅｆ５（７．４Ｖ）、γｒｅｆ５９（２．７Ｖ）等）を有効利用することで生成している。これにより、階調電圧発生回路の面積の増加を抑制可能としている。
【００７３】
図１２は一般的なオペアンプの構成例を示した回路図であり、図１３は図１２に示すオペアンプの動作可能な電圧範囲を説明するための図である。
【００７４】
図１２に示されるとおり、一般的なオペアンプは、その差動増幅部として、カレントミラーを構成するＰ型トランジスタＰ１、Ｐ２と、該カレントミラーの電流吐出側に設けられたＮ型トランジスタＮ１、Ｎ２と、該Ｎ型トランジスタＮ１，Ｎ２と共通に接続されたＮ型トランジスタＮ３とを有している。また、一般的なオペアンプは、その出力部として、直列に接続されたＰ型トランジスタＰ３とＮ型トランジスタＮ４とを有している。ここで、Ｎ型トランジスタＮ３のオン電圧をＯｖ１、Ｎ型トランジスタＮ１のオン電圧をＯｖ２、Ｎ型トランジスタＮ４のオン電圧をＯｖ３、Ｐ型トランジスタＰ３のオン電圧をＯｖ４、入力バイアス電圧をＶＴ２と表すこととする。
【００７５】
図１３に示されるとおり、オペアンプを構成するトランジスタを飽和領域で動作させるために、オペアンプの動作可能な電圧範囲が定められている。図１２に示すように構成されたオペアンプの入力電位差は［Ｏｖ１＋ＶＴ２＋Ｏｖ２〜ＡＶＤＤ］の範囲である。その入力電位差から外れた［ＡＶＳＳ〜Ｏｖ１＋ＶＴ２＋Ｏｖ２］の範囲内の電圧がオペアンプに入力されても、該オペアンプを構成するトランジスタが非飽和領域で動作することになるので、該オペアンプは正常動作できなくなる。また、図１２に示すように構成されたオペアンプの出力電位差は［ＡＶＳＳ＋Ｏｖ３〜ＡＶＤＤ−Ｏｖ４］の範囲であり、その出力電位差から外れた［ＡＶＳＳ〜Ｏｖ３］の範囲内の電圧又は［ＡＶＤＤ−Ｏｖ４〜ＡＶＤＤ］の範囲内の電圧をオペアンプから出力させようとしても、該オペアンプを構成するトランジスタが非飽和領域で動作することになるので、該オペアンプは正常動作できなくなる。仮に、ＡＶＳＳ＝０Ｖ、ＡＶＤＤ＝３Ｖ、Ｏｖ１＝０．２Ｖ、ＶＴ２＝０．７Ｖ、Ｏｖ２＝０．２Ｖ、Ｏｖ３＝０．２Ｖ、Ｏｖ４＝０．２Ｖとすると、動作可能な電圧範囲は［１．１Ｖ〜２．８Ｖ］程度となる。
【００７６】
そこで、第２の電源電圧及び第３の電源電圧に近い境界階調電圧は、第１乃至第４の電源電圧とは独立した第５の電源電圧及び第６の電源電圧が与えられた境界階調電圧発生部１２＿Ｄ３Ａにおいて生成されるようにした。なお、第５の電源電圧は、第１の電源電圧と第２の電源電圧との中間付近の電圧７．５Ｖ程度を与えてやればよく、第６の電源電圧は、第３の電源電圧と第４の電源電圧との中間付近の電圧２．５Ｖ程度を与えてやればよい。
【００７７】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００７８】
本発明の階調電圧回路及びそれを用いた表示装置は、特にコンパクト化かつ高性能化が求められているノート型パーソナルコンピュータ等の電子機器に用いられる液晶表示装置にとって有用である。
【符号の説明】
【００７９】
１０…走査線駆動回路
２０…信号線駆動回路
３０…タイミングコントローラ
４０…階調電圧発生回路
５０…出力回路
１００…液晶パネル
１０１…対向基板
１０２…アレイ基板
１０３…液晶層
１０５…偏向板
１１０…バックライト
ＯＵＴ１〜ＯＵＴＭ…出力端
Ｙ＿１〜Ｙ＿Ｎ…信号線
Ｇ＿１〜Ｇ＿Ｎ…走査線
１２＿Ｄ１，Ｎ１２＿Ｄ１…第１の階調電圧発生部
１２＿Ｄ２，Ｎ１２＿Ｄ２…第２の階調電圧発生部
１…ラダー抵抗器
Ｒ１〜Ｒ６５…分周抵抗
γｒｅｆ１〜γｒｅｆ６４…基準電圧
２，２Ａ…ボルテージフォロワ回路群
３，Ｎ３…階調電圧選択回路
γ１〜γ６４…階調電圧（正極出力）
Ｎγ１〜Ｎγ６４…階調電圧（負極出力）
３＿１〜３＿Ｍ…選択回路
３＿Ｄ１…第１のスイッチ回路
３＿Ｄ２…第２のスイッチ回路
３＿ＳＷ１，３＿ＳＷ２…プリチャージスイッチ
３＿ＳＷ５…ショートスイッチ
３＿ＳＷ６…オープンスイッチ
２Ａ２…境界ボルテージフォロワ回路群
１２＿Ｄ３Ａ…境界階調電圧発生部
【特許請求の範囲】
【請求項１】
高電位側電源と低電位側電源との間にそれぞれの分圧により画像データの階調に応じた複数の基準電圧を発生するように複数の抵抗が直列に接続されて構成されたラダー抵抗器と、
前記複数の基準電圧毎に設けられ、入力される前記基準電圧を前記階調電圧として出力する複数のボルテージフォロワ回路から成るボルテージフォロワ回路群と、
前記ボルテージフォロワ回路群から出力された複数の前記階調電圧が入力されるとともに前記画像データが入力されて、該画像データの階調に対応する一つの階調電圧を該複数の階調電圧の中から選択して出力するように構成された複数の選択回路から成る階調電圧選択回路と、
前記複数の選択回路にそれぞれ接続された複数の出力端と、を備え、
前記ボルテージフォロワ回路群の前記複数のボルテージフォロワ回路は二以上の階調電圧発生部に区分され、且つ前記二以上の階調電圧発生部は前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した互いに異なる電源電圧でそれぞれに含まれる前記ボルテージフォロワ回路をそれぞれ駆動するよう構成され、
前記階調電圧選択回路の前記複数の選択回路は二以上のスイッチ回路に区分され、且つ前記二以上のスイッチ回路は前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差でそれぞれに属する前記選択回路をそれぞれ駆動するよう構成され、且つ それぞれの前記スイッチ回路から前記出力端に至る出力経路には、前記階調電圧の選択を切り替える過程で、前記出力端の電圧を前記複数の基準電圧の最大電圧と最小電圧との間の中間電圧に保持させるように構成されたプリチャージ回路をさらに備える、階調電圧発生回路。
【請求項２】
前記ボルテージフォロワ回路は、前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した電源電圧に応じた耐圧のトランジスタで構成されている、請求項１に記載の階調電圧発生回路。
【請求項３】
前記スイッチ回路は、前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した電源電圧に応じた耐圧のトランジスタで構成されている、請求項１に記載の階調電圧発生回路。
【請求項４】
前記ボルテージフォロワ回路が、反転入力端子に出力端子が接続され、且つ非反転入力端子に前記基準電圧が入力されるオペアンプで構成されている、請求項１に記載の階調電圧発生回路。
【請求項５】
前記階調電圧発生部が二つであり、前記スイッチ回路が二つであり、且つ前記中間電圧は前記複数の基準電圧の最大電圧と最小電圧との平均電圧である、請求項１に記載の階調電圧発生回路。
【請求項６】
前記階調電圧の選択を切り替える過程は、正極性の前記基準電圧と負極性の前記基準電圧とを相互に切り替える過程であり、
前記選択回路は、前記スイッチ回路の出力経路に、正極性の前記基準電圧と負極性の前記基準電圧とを相互に切り替える過程で、前記出力端の電圧をグランド電位に保持させるように構成されたショート回路をさらに備える、請求項１に記載の階調電圧発生回路。
【請求項７】
前記複数のボルテージフォロワ回路をそれぞれ構成する前記複数のオペアンプのうち前記複数の階調電圧発生部の境界付近の階調電圧を出力するオペアンプは、該境界付近の階調電圧が該オペアンプの動作可能な電圧範囲内となるような他のオペアンプとは異なる電源電圧で駆動される、請求項４に記載の階調電圧発生回路。
【請求項８】
行列状に配置された複数の画素と、前記複数の画素に列又は行毎に接続された複数の信号線と、前記複数の画素のうちの前記階調電圧を印加すべき画素を行又は列毎に選択するための複数の走査線と、を備える表示パネルと、
前記複数の走査線を介して前記画素の選択を行う走査線駆動回路と、
前記複数の信号線に前記複数の出力端がそれぞれ接続された請求項１乃至５のいずれかに記載の階調電圧発生回路と、
前記画像データに対応する階調電圧が前記複数の画素に印加されるように、前記階調電圧発生回路による前記複数の出力端からの前記階調電圧の出力と前記走査線駆動回路による前記画素の選択とを制御するタイミングコントローラと、を備える、表示装置。
【請求項１】
高電位側電源と低電位側電源との間にそれぞれの分圧により画像データの階調に応じた複数の基準電圧を発生するように複数の抵抗が直列に接続されて構成されたラダー抵抗器と、
前記複数の基準電圧毎に設けられ、入力される前記基準電圧を前記階調電圧として出力する複数のボルテージフォロワ回路から成るボルテージフォロワ回路群と、
前記ボルテージフォロワ回路群から出力された複数の前記階調電圧が入力されるとともに前記画像データが入力されて、該画像データの階調に対応する一つの階調電圧を該複数の階調電圧の中から選択して出力するように構成された複数の選択回路から成る階調電圧選択回路と、
前記複数の選択回路にそれぞれ接続された複数の出力端と、を備え、
前記ボルテージフォロワ回路群の前記複数のボルテージフォロワ回路は二以上の階調電圧発生部に区分され、且つ前記二以上の階調電圧発生部は前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した互いに異なる電源電圧でそれぞれに含まれる前記ボルテージフォロワ回路をそれぞれ駆動するよう構成され、
前記階調電圧選択回路の前記複数の選択回路は二以上のスイッチ回路に区分され、且つ前記二以上のスイッチ回路は前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差でそれぞれに属する前記選択回路をそれぞれ駆動するよう構成され、且つ それぞれの前記スイッチ回路から前記出力端に至る出力経路には、前記階調電圧の選択を切り替える過程で、前記出力端の電圧を前記複数の基準電圧の最大電圧と最小電圧との間の中間電圧に保持させるように構成されたプリチャージ回路をさらに備える、階調電圧発生回路。
【請求項２】
前記ボルテージフォロワ回路は、前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した電源電圧に応じた耐圧のトランジスタで構成されている、請求項１に記載の階調電圧発生回路。
【請求項３】
前記スイッチ回路は、前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した電源電圧に応じた耐圧のトランジスタで構成されている、請求項１に記載の階調電圧発生回路。
【請求項４】
前記ボルテージフォロワ回路が、反転入力端子に出力端子が接続され、且つ非反転入力端子に前記基準電圧が入力されるオペアンプで構成されている、請求項１に記載の階調電圧発生回路。
【請求項５】
前記階調電圧発生部が二つであり、前記スイッチ回路が二つであり、且つ前記中間電圧は前記複数の基準電圧の最大電圧と最小電圧との平均電圧である、請求項１に記載の階調電圧発生回路。
【請求項６】
前記階調電圧の選択を切り替える過程は、正極性の前記基準電圧と負極性の前記基準電圧とを相互に切り替える過程であり、
前記選択回路は、前記スイッチ回路の出力経路に、正極性の前記基準電圧と負極性の前記基準電圧とを相互に切り替える過程で、前記出力端の電圧をグランド電位に保持させるように構成されたショート回路をさらに備える、請求項１に記載の階調電圧発生回路。
【請求項７】
前記複数のボルテージフォロワ回路をそれぞれ構成する前記複数のオペアンプのうち前記複数の階調電圧発生部の境界付近の階調電圧を出力するオペアンプは、該境界付近の階調電圧が該オペアンプの動作可能な電圧範囲内となるような他のオペアンプとは異なる電源電圧で駆動される、請求項４に記載の階調電圧発生回路。
【請求項８】
行列状に配置された複数の画素と、前記複数の画素に列又は行毎に接続された複数の信号線と、前記複数の画素のうちの前記階調電圧を印加すべき画素を行又は列毎に選択するための複数の走査線と、を備える表示パネルと、
前記複数の走査線を介して前記画素の選択を行う走査線駆動回路と、
前記複数の信号線に前記複数の出力端がそれぞれ接続された請求項１乃至５のいずれかに記載の階調電圧発生回路と、
前記画像データに対応する階調電圧が前記複数の画素に印加されるように、前記階調電圧発生回路による前記複数の出力端からの前記階調電圧の出力と前記走査線駆動回路による前記画素の選択とを制御するタイミングコントローラと、を備える、表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１９４２７５（Ｐ２０１２−１９４２７５Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５７０３３（Ｐ２０１１−５７０３３）
【出願日】平成２３年３月１５日（２０１１．３．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１５日（２０１１．３．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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