集積回路チップ及びこれを含む送受信システム
【課題】 伝送チップ上でのデータピン配列と、伝送チップと受信チップとの間のライン配列とが互いに異なってもクロストークを防止できる技術を提供すること。
【解決手段】伝送チップと、受信チップと、前記伝送チップから前記受信チップにデータを伝送するための複数のラインとを備え、前記伝送チップは、前記複数のラインに伝送されるデータパターンと前記複数のラインの配列情報とに応じて、前記複数のライン上で発生するクロストーク防止動作を行うことを特徴とする。
【解決手段】伝送チップと、受信チップと、前記伝送チップから前記受信チップにデータを伝送するための複数のラインとを備え、前記伝送チップは、前記複数のラインに伝送されるデータパターンと前記複数のラインの配列情報とに応じて、前記複数のライン上で発生するクロストーク防止動作を行うことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、 データの伝送に関し、特に、データ伝送時に発生するクロストークを防止する技術に関する。
【背景技術】
【０００２】
一般に、高速のデータ伝送におけるジッタ成分は、ＩＳＩ（Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）とともにランダムジッタ（ｒａｎｄｏｍ ｊｉｔｔｅｒ）成分が存在するようになるが、その中で最も大きな影響を及ぼすものがクロストーク（ｃｒｏｓｓ ｔａｌｋ）である。
【０００３】
図１は、データが伝送される複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿３上でクロストークが問題となる部分を示した図である。図面の左のデータがラインＬＩＮＥ＿０〜ＬＩＮＥ＿３に先に載置されるデータであり、図面の右のデータがラインＬＩＮＥ＿０〜ＬＩＮＥ＿３に後で載置されるデータを示す。
【０００４】
クロストークは、隣接したライン間に発生するキャパシタ成分によって発生するが、クロストークによる問題は、隣接したラインのデータが中間ラインのデータと反対方向に遷移する場合に一番大きくなる。このような場合のデータパターンを２攻撃者（ａｇｇｒｅｓｓｏｒ）１被害者（ｖｉｃｔｉｍ）パターンという。
【０００５】
図１の「１０１」、「１０２」、「１０３」、「１０４」、「１０５」は、このようなパターンが表れる場合を示す。「１０１」を参照すれば、ライン１ＬＩＮＥ＿１のデータはＬ→Ｈに遷移したが、ライン０ＬＩＮＥ＿０とライン２ＬＩＮＥ＿２のデータは全てＨ→Ｌに遷移する。したがって、クロストークによりライン１ＬＩＮＥ＿１のデータが遷移するのに困難が生じる。同様に、「１０２」、「１０３」、「１０５」の場合にも、中間ラインのデータが両側ラインのデータと異なる方向に遷移するため、中間ラインのデータが遷移するのに困難が生じるようになる。
【０００６】
「１０４」の場合は、ライン１ＬＩＮＥ＿１とライン２ＬＩＮＥ＿２とのデータが全て遷移するのに困難がある。ライン１ＬＩＮＥ＿１とライン２ＬＩＮＥ＿２との周辺データが全て自身と異なる方向に遷移するからである。
【０００７】
図２は、データを伝送する伝送チップでクロストークを防止する従来のスキームを示した図である。
【０００８】
図２に示すように、伝送チップ２００は、データパターン感知部２１０、クロストーク防止部２２０、及びデータ出力回路２３０を備える。
【０００９】
データパターン感知部２１０は、伝送チップが伝送するデータＤ０〜Ｄ７のパターンを感知し、データラインＬＩＮＥ＿０〜ＬＩＮＥ＿７のうち、いずれのデータライン上でクロストークが問題になるかを把握する。例えば、図１の「１０１」ないし「１０５」のように、隣接したラインのデータが互いに反対方向に遷移することを感知する。
【００１０】
クロストーク防止部２２０は、データパターン感知部２１０の感知結果に応じて伝送するデータのクロストークを防止するための動作を行う。クロストーク防止方式には、（１）データの遅延値変更、（２）データの駆動力変更、及び（３）データの論理値変更など、種々の方法が存在する。（１）データの遅延値を変更する場合に、攻撃者データの遅延値を増やしたり被害者データの遅延値を減らしてクロストークによる影響を低減し、（２）被害者データの駆動力を強く制御したり攻撃者データの駆動力を弱く制御してクロストークによる影響を低減し、（３）データを反転してクロストークが発生するデータパターンを除去する。
【００１１】
データ出力回路２３０は、クロストーク防止部２２０によりクロストーク防止動作が行われたデータをチップ外部に出力する。
【００１２】
すなわち、従来のクロストーク防止スキームによれば、伝送データのパターンを感知し、その結果に応じてクロストーク防止動作を行う。
【００１３】
図３Ａ及び図３Ｂは、伝送チップ２００と受信チップ３００との間のデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配線を示した図である。図３Ａ及び図３Ｂに示されたキャパシタは、データラインＬＩＮＥ＿０〜ＬＩＮＥ＿７間の寄生キャパシタ成分を示す。
【００１４】
図３Ａに示すように、伝送チップ２００上でのデータピン０〜７の配列とデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配列とが一致する。したがって、図２のようなデータパターンを感知し、その結果に応じてクロストーク防止動作を行うことがクロストークの影響を減らすのに効果を発揮することができる。
【００１５】
図３Ｂに示すように、伝送チップ２００上でのデータピン０〜７の配列とデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配列とが互いに異なる。伝送チップ２００では、伝送チップ２００を基準とし、隣接したデータピンを考慮してクロストーク防止動作を行うが、データライン上ＬＩＮＥ＿０〜ＬＩＮＥ＿７での隣接したラインと伝送チップ２００での隣接したピン０〜７とが互いに異なるため、図２のような方式のクロストーク防止動作は何らの効果も発揮できない。例えば、伝送チップは、データピン３の隣接ピンであるデータピン２とデータピン４のデータパターンを感知してクロストーク防止動作を行うが、データラインＬＩＮＥ＿３の隣接ラインは、データラインＬＩＮＥ＿１とデータラインＬＩＮＥ＿７とになるため、クロストーク防止動作が全く役に立たない。すなわち、伝送チップ２００のデータピン０〜７上での隣接ピンとデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７上での隣接ラインとが全く変わるので、データピン０〜７上での隣接ピン同士のデータパターンを基盤としたクロストーク防止スキームは無用の物になる。
【００１６】
高速のデータ伝送が要求されるほどデータの帯域幅（すなわち、データラインの個数）が増加し、これにより、回路基板も複数の層で製造されるなど、ますます複雑になっている。これにより、図３Ｂのように、伝送チップ２００上でのデータピン０〜７の配列と回路基板上でのデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配列とが互いに異なるようになる場合が一層多くなっている。
【００１７】
したがって、伝送チップ２００上のデータピン０〜７配列と、チップとチップとの間のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７配列とが互いに異なる場合にも、効果的なクロストーク防止動作の実行を可能とする技術が求められる。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、伝送チップ上でのデータピン配列と、伝送チップと受信チップとの間のライン配列とが互いに異なってもクロストークを防止できる技術を提供しようとすることにある。
【課題を解決するための手段】
【００１９】
そこで、上記の目的を達成するための本発明の一実施形態に係る送受信システムは、伝送チップと、受信チップと、前記伝送チップから前記受信チップにデータを伝送するための複数のラインとを備え、前記伝送チップは、前記複数のラインに伝送されるデータパターンと前記複数のラインの配列情報とに応じて、前記複数のライン上で発生するクロストーク防止動作を行うことができる。
【００２０】
ここで、伝送チップは、配列情報を格納する格納回路と、前記配列情報を利用して前記複数のラインに載置されるデータパターンを感知するパターン感知回路と、前記パターン感知回路のパターン感知結果に応じて、前記伝送チップが前記複数のラインに出力するデータのクロストーク防止動作を行うクロストーク防止部とを備えることができる。
【００２１】
また、 上記の目的を達成するための本発明の一実施形態に係る集積回路チップは、複数のラインにデータを伝送する集積回路チップであって、前記複数のラインにデータを伝送する複数のドライバと、前記複数のラインの配列情報を格納する格納回路と、前記配列情報を利用して前記複数のラインに伝送されるデータパターンを感知するパターン感知回路と、前記パターン感知回路のパターン感知結果に応じて、前記複数のドライバが伝送するデータを制御するクロストーク防止部とを備えることができる。
【００２２】
ここで、前記パターン感知回路は、前記配列情報を利用して前記複数のラインのうち、隣接するラインに出力されるデータ同士にマッチングさせるデータマッチング部と、前記データマッチング部によりマッチングされたデータのパターンを感知するパターン感知部とを備えることができる。
【００２３】
また、上記の目的を達成するための本発明の一実施形態に係る回路ボードは、基板と、前記基板上の伝送チップと、前記基板上の受信チップと、前記基板上に形成される前記伝送チップと前記受信チップとの間の複数の伝送ラインとを備え、前記伝送チップは、前記複数のラインに伝送されるデータのパターンと前記複数の伝送ラインの配列情報とに応じて、前記複数のライン上で発生するクロストーク防止動作を行うことができる。
【００２４】
ここで、前記伝送チップは、前記配列情報を格納する格納回路と、前記配列情報を利用して前記複数のラインに載置されるデータパターンを感知するパターン感知回路と、前記パターン感知回路のパターン感知結果に応じて、前記伝送チップが前記複数のラインに出力するデータのクロストーク防止動作を行うクロストーク防止部とを備えることができる。
【００２５】
さらに、 上記の目的を達成するための本発明の一実施形態に係る集積回路チップのデータ伝送方法は、チップ外部の複数のラインの配列に関する情報である配列情報を利用して、出力データが前記チップ外部の複数のラインで形成するデータパターンを感知するパターン感知ステップと、前記パターン感知ステップで感知されたデータパターンを利用して出力データのクロストーク防止動作を行うステップと、前記クロストーク防止動作が行われた出力データをチップ外部に出力するステップとを含む。
【００２６】
ここで、前記クロストーク防止動作を行うステップでは、前記出力データの遅延値を調節したり、前記出力するステップでの前記出力データの駆動力を設定することができる。
【発明の効果】
【００２７】
本発明によれば、伝送チップ上でのデータピン配列だけでなく、伝送チップと受信チップとの間のライン配列に基づいてデータパターンが感知され、感知されたデータパターンを利用してクロストーク防止動作が行われる。したがって、伝送チップ上でのデータピン配列と伝送ライン上でのライン配列とが異なってもクロストークを防止することが可能である。
【図面の簡単な説明】
【００２８】
【図１】データが伝送される複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿３上でクロストークが問題となる部分を示した図である。
【図２】データを伝送する伝送チップでクロストークを防止する従来のスキームを示した図である。
【図３Ａ】伝送チップ２００と受信チップ３００との間のデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配線を示した図である。
【図３Ｂ】伝送チップ２００と受信チップ３００との間のデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配線を示した図である。
【図４】本発明に係る送受信システムの一実施形態の構成図である。
【図５】図４の伝送チップ４１０の一実施形態の構成図である。
【図６】図５のパターン感知回路５２０の一実施形態の構成図である。
【図７】図５のクロストーク防止部５３０の一実施形態の構成図である。
【図８】本発明に係る回路ボードの一実施形態の構成図である。
【発明を実施するための形態】
【００２９】
以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。
【００３０】
図４は、本発明に係る送受信システムの一実施形態の構成図である。
【００３１】
図４に示すように、送受信システムは、伝送チップ４１０、受信チップ４２０、及び複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７を備える。
【００３２】
伝送チップ４１０は、自身の出力データを複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７を介して受信チップ４２０に伝送する。伝送チップ４１０には「配列情報」が入力される。「配列情報」は、伝送チップ４１０外部の複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７がどのように配列されているかを表す情報である。伝送チップ４１０は、「配列情報」を介して伝送チップ４１０外部でどのようなラインが隣接して配置されるかが分かり、その結果、実際に隣接して配置されるラインに載置されるデータパターンを考慮してクロストーク防止動作を行うことができる。例えば、「配列情報」がなければ、伝送チップ４１０はデータピン３に出力されるデータのクロストーク防止のために、データピン２、３、４のデータパターンを感知してクロストーク防止動作を行うが、「配列情報」を利用すれば、データピン３に出力されるデータのクロストーク防止のために、データピン１、３、７のデータパターンを感知してクロストーク防止動作を行うことができる。
【００３３】
すなわち、「配列情報」を利用することにより、伝送チップ４１０は、外部データラインＬＩＮＥ＿０〜ＬＩＮＥ＿７上でクロストークが発生するデータパターンを正確に感知することが可能である。従来は、伝送チップ４１０上のデータピン配列と伝送ラインの配列とが互いに異なる場合、伝送チップのクロストーク防止動作が何ら効果を発揮できなかったが、「配列情報」を利用する本発明では、伝送チップ４１０上のデータピン配列と伝送ラインの配列とが互いに異なっても伝送チップ４１０がこれを考慮することが可能となり、その結果、効果的なクロストーク防止動作を行うことができる。
【００３４】
表１は、図４と同様に、データピン０〜７及びデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７が配列された場合の、「配列情報」の例示である。
【００３５】
【表１】
【００３６】
表１に示すように、それぞれのデータピン０〜７から出力されたデータがデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７上ではどの位置に伝送されるかを確認することができる。すなわち、データピン３に出力されるデータは、データピン１とデータピン７に出力されるデータと隣接したラインに出力されるという点を表１のような「配列情報」を介して確認することができる。
【００３７】
「配列情報」は、伝送チップ４１０の外部から入力されるが、伝送チップ４１０と同じシステム（またはボード）上に存在する他のチップ（例えば、受信チップ４２０）から入力されることができ、システム製造社が伝送チップ４１０に入力してくれることもできる。または、伝送チップ４１０の製造社が伝送チップを購買し、これを利用してシステムを構成する購買者から基板上のライン配列に関する情報を受けて、伝送チップ４１０内に入力してくれることもできる。いずれの方法を使用しても、伝送チップ４１０に伝送チップ４１０外部のラインの配列に関する情報である「配列情報」を入力してくれればよい。
【００３８】
図５は、図４の伝送チップ４１０の一実施形態の構成図である。
【００３９】
図５に示すように、伝送チップ４１０は、格納回路５１０、パターン感知回路５２０、クロストーク防止部５３０、及びデータ出力部５４０を備える。
【００４０】
格納回路５１０は、「配列情報」を格納する回路である。格納回路５１０としては、ラッチ回路、ヒューズ回路、及び不揮発性メモリなどのデータ格納が可能などのような回路も使用可能である。
【００４１】
パターン感知回路５２０は、格納回路５１０に格納された「配列情報」を利用して複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７に載置されるデータＤ０〜Ｄ７のパターンを感知する。「配列情報」は、複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７がチップ４１０外部でどのように配列されるかに関する情報を含むので、パターン感知回路５２０は、チップ４１０外部で複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７が配列された状態でのデータパターンを感知することが可能である。パターン感知回路５２０のパターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７は、当該データＤ０〜Ｄ７が被害者（ｖｉｃｔｉｍ）であるか否かを表す。これは例示であり、パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７の各々が複数のビット（ｍｕｌｔｉ ｂｉｔ）で構成され、当該データＤ０〜Ｄ７が攻撃者であるか、被害者であるか、それとも、攻撃者でも被害者でもないかの情報を含むことができる。
【００４２】
クロストーク防止部５３０は、パターン感知回路５２０のパターン感知結果に応じて伝送チップ４１０が出力するデータＤ０〜Ｄ７のクロストーク防止動作を行う。前述したように、クロストーク防止動作には、（１）データＤ０〜Ｄ７の遅延値変更、（２）データ出力部５４０の駆動力を変更する方式、及び（３）データの論理値変更など、様々な方式が存在し得る。以下では、クロストーク防止部５３０が被害者データの遅延値を減らす方式（すなわち、パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７が活性化されると遅延値を減らす方式）でクロストーク防止動作を行うと仮定して説明する。
【００４３】
データ出力部５４０は、クロストーク防止部５３０によりクロストーク防止動作が行われたデータ（Ｄ０＿ＣＯＮＴＲＯＬＬＥＤ〜Ｄ７＿ＣＯＮＴＲＯＬＬＥＤ）を複数のラインに（すなわち、チップ外部に）出力する。データ出力部５４０は、各々１つのデータピン０〜７に対応するドライバ５４１〜５４８を備えて構成されることができる。
【００４４】
図６は、図５のパターン感知回路５２０の一実施形態の構成図である。
【００４５】
図６に示すように、パターン感知回路５２０は、「配列情報」を利用して複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７のうち、隣接するラインに出力されるデータ同士にマッチングさせるデータマッチング部６１０と、データマッチング部６１０によりマッチングされたデータのパターンを感知するパターン感知部６２０とを備える。
【００４６】
データマッチング部６１０は、「配列情報」と出力データＤ０〜Ｄ７を受信し、複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７上で隣接したラインに出力されるデータをマッチングさせて出力する。データマッチング部６１０から出力されるＤＸ＿ＵＰ（Ｘは０〜７のうち１つの数）は、データＤＸが出力されるラインのすぐ上のラインに出力されるデータを意味し、ＤＸ＿ＤＮは、データＤＸが出力されるラインのすぐ下のラインに出力されるデータを意味する。
【００４７】
下記の表２は、配列情報が表１のような場合、表２から出力される信号がどのようなデータになるかを表す。
【００４８】
【表２】
【００４９】
表２に示すように、データＤ５は、データＤ５＿ＵＰ＝Ｄ４及びデータＤ５＿ＤＮ＝Ｄ６と隣接したラインに伝送されるので互いにマッチングされ、データＤ３は、データＤ３＿ＵＰ＝Ｄ１及びデータＤ３＿ＤＮ＝Ｄ７と隣接したラインに伝送されるので互いにマッチングされることが確認できる。一方、Ｄ２＿ＵＰは「Ｈ」レベルで固定されるが、これは、データＤ２は、チップ外部で最外郭ラインＬＩＮＥ＿２に伝送されるので、データＤ２が伝送されるラインＬＩＮＥ＿２の上方には隣接したラインが存在しないためである。同様に、データＤ６もチップ外部で最外郭ラインＬＩＮＥ＿６に伝送されるので、データＤ６が伝送されるラインＬＩＮＥ＿６の下方には隣接したラインが存在せずに、Ｄ５＿ＤＮが「Ｈ」レベルに固定される。
【００５０】
パターン感知部６２０は、データマッチング部６１０によりマッチングされたデータのパターンを感知する。パターン感知部６２０は、データ個数の分だけの感知器６２１〜６２８を備える。感知器６２１は、データＤ０に関してマッチングされたデータＤ０＿ＵＰ、Ｄ０、Ｄ０＿ＤＮを受信してデータパターンを感知し、感知器６２２は、データＤ１に関してマッチングされたデータＤ１＿ＵＰ、Ｄ１、Ｄ１＿ＤＮを受信してデータパターンを感知する。同様に、感知器６２２〜６２８も各々対応するデータに関してマッチングされたデータを受信してデータパターンを感知する。感知器６２１〜６２８は、自身に対応するデータＤ０〜Ｄ７が被害者である場合、出力信号ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７を活性化して出力する。
【００５１】
次の表３は、感知器６２１〜６２８が出力信号ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７を活性化するための条件を表す。表３において、Ｘは０ないし７の間の整数を表す。
【００５２】
【表３】
【００５３】
表３に示すように、データＤＸのみ周辺のデータＤＸ＿ＵＰ、ＤＸ＿ＤＮと反対方向に遷移される場合、出力信号ＲＥＳＵＬＴ＿Ｘが活性化されることを確認することができる。
【００５４】
図７は、図５のクロストーク防止部５３０の一実施形態の構成図である。
【００５５】
図７に示すように、クロストーク防止部５３０は、データＤ０〜Ｄ７の各々に対応する複数の遅延部７１０〜７８０を備えて構成される。
【００５６】
遅延部７１０〜７８０は、パターン感知回路５２０のパターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７の各々に応じてデータＤ０〜Ｄ７を遅延させる。パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７が非活性化されると、データＤ０〜Ｄ７を初期遅延値の分だけ遅延させて出力し、パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７が活性化されると、データＤ０〜Ｄ７を初期遅延値より小さな値で遅延させて出力する。すなわち、パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７が活性化されると、パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７に対応する遅延部７１０〜７８０の遅延値が減る。
【００５７】
前述したように、パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７は、対応するデータＤ０〜Ｄ７が被害者である場合に活性化されるので、遅延部７１０〜７８０は、被害者データを少なく遅延させ、そうでないデータを多く遅延させるようになる。つまり、データラインＬＩＮＥ＿０〜ＬＩＮＥ＿７上で遷移し難い被害者データを、そうでないデータ（例えば、攻撃者データ）より先に遷移させることにより、クロストークにより被害者データの遷移が難しくなる（または遷移されない）現象を防止するようになる。
【００５８】
図８は、本発明に係る回路ボードの一実施形態の構成図である。
【００５９】
図８に示すように、回路ボードは、基板８００、基板８００上の伝送チップ４１０、基板８００上の受信チップ４２０、及び複数の伝送ラインＬＩＮＥ＿０〜ＬＩＮＥ＿７を備える。そして、その他の基板上の複数のチップ８１０、８２０、８３０を備えることができる。
【００６０】
伝送チップ４１０は前述したように、「配列情報」を利用して基板８００上でのラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配列状態を把握し、これを利用してクロストーク防止動作を行う。図８では、基板８００上のいずれか１つのチップ８３０からラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配列状態を表す「配列情報」が伝送チップ４１０に入力されることを図示した。
【００６１】
図８に例示された回路ボードは、パソコンのメインボード、グラフィックカード、モバイルフォンの回路基板など、種々のアプリケーションのうち１つになり得る。また、伝送チップ４１０及びメモリ受信チップ４２０はメモリコントローラになり得る。
【００６２】
図４〜図７をさらに参照して、本発明に係る集積回路チップのデータ伝送方法について説明する。
【００６３】
本発明に係る集積回路チップのデータ伝送方法は、チップ４１０外部の複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配列に関する情報である配列情報を利用して出力データＤ０〜Ｄ７が複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７で形成するデータパターンを感知するパターン感知ステップと、パターン感知ステップで感知されたデータパターンを利用して出力データＤ０〜Ｄ７のクロストーク防止動作を行うステップと、クロストーク防止動作が行われた出力データＤ０＿ＣＯＮＴＲＯＬＬＥＤ〜Ｄ７＿ＣＯＮＴＲＯＬＬＥＤをチップ４１０外部に出力するステップとを含む。
【００６４】
前述したように、クロストーク防止動作を行うステップでは、出力データＤ０〜Ｄ７の遅延値を調節したり、データ出力部５４０の駆動力を調節する方式でクロストーク防止動作が行われ得る。
【００６５】
パターン感知ステップは、配列情報を利用して複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７のうち、隣接するラインに出力されるデータ同士にマッチングさせるステップと、マッチングされたデータのパターンを感知するステップとを含むことができる。
【００６６】
本発明の技術思想は、上記好ましい実施形態によって具体的に記述されたが、前記した実施形態は、その説明のためのものであり、その制限のためのものではないことに注意すべきである。また、本発明の技術分野における通常の知識を有した者であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが分かるであろう。
【００６７】
特に、本発明の核心は、「配列情報」の利用によって伝送チップで、チップ外部のデータライン上で発生するデータパターンを正確に感知可能なようにして、伝送チップでのデータピン配列とチップ外部のデータラインの配列とが互いに異なる点を克服可能にするという点にあるので、このような本発明がデータパターンの感知を介してクロストーク防止動作を行う様々なクロストーク防止スキームに適用可能であるということが分かるであろう。
【符号の説明】
【００６８】
４１０ 伝送チップ
４２０ 受信チップ
ＬＩＮＥ＿０〜ＬＩＮＥ＿７ データライン
【技術分野】
【０００１】
本発明は、 データの伝送に関し、特に、データ伝送時に発生するクロストークを防止する技術に関する。
【背景技術】
【０００２】
一般に、高速のデータ伝送におけるジッタ成分は、ＩＳＩ（Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）とともにランダムジッタ（ｒａｎｄｏｍ ｊｉｔｔｅｒ）成分が存在するようになるが、その中で最も大きな影響を及ぼすものがクロストーク（ｃｒｏｓｓ ｔａｌｋ）である。
【０００３】
図１は、データが伝送される複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿３上でクロストークが問題となる部分を示した図である。図面の左のデータがラインＬＩＮＥ＿０〜ＬＩＮＥ＿３に先に載置されるデータであり、図面の右のデータがラインＬＩＮＥ＿０〜ＬＩＮＥ＿３に後で載置されるデータを示す。
【０００４】
クロストークは、隣接したライン間に発生するキャパシタ成分によって発生するが、クロストークによる問題は、隣接したラインのデータが中間ラインのデータと反対方向に遷移する場合に一番大きくなる。このような場合のデータパターンを２攻撃者（ａｇｇｒｅｓｓｏｒ）１被害者（ｖｉｃｔｉｍ）パターンという。
【０００５】
図１の「１０１」、「１０２」、「１０３」、「１０４」、「１０５」は、このようなパターンが表れる場合を示す。「１０１」を参照すれば、ライン１ＬＩＮＥ＿１のデータはＬ→Ｈに遷移したが、ライン０ＬＩＮＥ＿０とライン２ＬＩＮＥ＿２のデータは全てＨ→Ｌに遷移する。したがって、クロストークによりライン１ＬＩＮＥ＿１のデータが遷移するのに困難が生じる。同様に、「１０２」、「１０３」、「１０５」の場合にも、中間ラインのデータが両側ラインのデータと異なる方向に遷移するため、中間ラインのデータが遷移するのに困難が生じるようになる。
【０００６】
「１０４」の場合は、ライン１ＬＩＮＥ＿１とライン２ＬＩＮＥ＿２とのデータが全て遷移するのに困難がある。ライン１ＬＩＮＥ＿１とライン２ＬＩＮＥ＿２との周辺データが全て自身と異なる方向に遷移するからである。
【０００７】
図２は、データを伝送する伝送チップでクロストークを防止する従来のスキームを示した図である。
【０００８】
図２に示すように、伝送チップ２００は、データパターン感知部２１０、クロストーク防止部２２０、及びデータ出力回路２３０を備える。
【０００９】
データパターン感知部２１０は、伝送チップが伝送するデータＤ０〜Ｄ７のパターンを感知し、データラインＬＩＮＥ＿０〜ＬＩＮＥ＿７のうち、いずれのデータライン上でクロストークが問題になるかを把握する。例えば、図１の「１０１」ないし「１０５」のように、隣接したラインのデータが互いに反対方向に遷移することを感知する。
【００１０】
クロストーク防止部２２０は、データパターン感知部２１０の感知結果に応じて伝送するデータのクロストークを防止するための動作を行う。クロストーク防止方式には、（１）データの遅延値変更、（２）データの駆動力変更、及び（３）データの論理値変更など、種々の方法が存在する。（１）データの遅延値を変更する場合に、攻撃者データの遅延値を増やしたり被害者データの遅延値を減らしてクロストークによる影響を低減し、（２）被害者データの駆動力を強く制御したり攻撃者データの駆動力を弱く制御してクロストークによる影響を低減し、（３）データを反転してクロストークが発生するデータパターンを除去する。
【００１１】
データ出力回路２３０は、クロストーク防止部２２０によりクロストーク防止動作が行われたデータをチップ外部に出力する。
【００１２】
すなわち、従来のクロストーク防止スキームによれば、伝送データのパターンを感知し、その結果に応じてクロストーク防止動作を行う。
【００１３】
図３Ａ及び図３Ｂは、伝送チップ２００と受信チップ３００との間のデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配線を示した図である。図３Ａ及び図３Ｂに示されたキャパシタは、データラインＬＩＮＥ＿０〜ＬＩＮＥ＿７間の寄生キャパシタ成分を示す。
【００１４】
図３Ａに示すように、伝送チップ２００上でのデータピン０〜７の配列とデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配列とが一致する。したがって、図２のようなデータパターンを感知し、その結果に応じてクロストーク防止動作を行うことがクロストークの影響を減らすのに効果を発揮することができる。
【００１５】
図３Ｂに示すように、伝送チップ２００上でのデータピン０〜７の配列とデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配列とが互いに異なる。伝送チップ２００では、伝送チップ２００を基準とし、隣接したデータピンを考慮してクロストーク防止動作を行うが、データライン上ＬＩＮＥ＿０〜ＬＩＮＥ＿７での隣接したラインと伝送チップ２００での隣接したピン０〜７とが互いに異なるため、図２のような方式のクロストーク防止動作は何らの効果も発揮できない。例えば、伝送チップは、データピン３の隣接ピンであるデータピン２とデータピン４のデータパターンを感知してクロストーク防止動作を行うが、データラインＬＩＮＥ＿３の隣接ラインは、データラインＬＩＮＥ＿１とデータラインＬＩＮＥ＿７とになるため、クロストーク防止動作が全く役に立たない。すなわち、伝送チップ２００のデータピン０〜７上での隣接ピンとデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７上での隣接ラインとが全く変わるので、データピン０〜７上での隣接ピン同士のデータパターンを基盤としたクロストーク防止スキームは無用の物になる。
【００１６】
高速のデータ伝送が要求されるほどデータの帯域幅（すなわち、データラインの個数）が増加し、これにより、回路基板も複数の層で製造されるなど、ますます複雑になっている。これにより、図３Ｂのように、伝送チップ２００上でのデータピン０〜７の配列と回路基板上でのデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配列とが互いに異なるようになる場合が一層多くなっている。
【００１７】
したがって、伝送チップ２００上のデータピン０〜７配列と、チップとチップとの間のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７配列とが互いに異なる場合にも、効果的なクロストーク防止動作の実行を可能とする技術が求められる。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、伝送チップ上でのデータピン配列と、伝送チップと受信チップとの間のライン配列とが互いに異なってもクロストークを防止できる技術を提供しようとすることにある。
【課題を解決するための手段】
【００１９】
そこで、上記の目的を達成するための本発明の一実施形態に係る送受信システムは、伝送チップと、受信チップと、前記伝送チップから前記受信チップにデータを伝送するための複数のラインとを備え、前記伝送チップは、前記複数のラインに伝送されるデータパターンと前記複数のラインの配列情報とに応じて、前記複数のライン上で発生するクロストーク防止動作を行うことができる。
【００２０】
ここで、伝送チップは、配列情報を格納する格納回路と、前記配列情報を利用して前記複数のラインに載置されるデータパターンを感知するパターン感知回路と、前記パターン感知回路のパターン感知結果に応じて、前記伝送チップが前記複数のラインに出力するデータのクロストーク防止動作を行うクロストーク防止部とを備えることができる。
【００２１】
また、 上記の目的を達成するための本発明の一実施形態に係る集積回路チップは、複数のラインにデータを伝送する集積回路チップであって、前記複数のラインにデータを伝送する複数のドライバと、前記複数のラインの配列情報を格納する格納回路と、前記配列情報を利用して前記複数のラインに伝送されるデータパターンを感知するパターン感知回路と、前記パターン感知回路のパターン感知結果に応じて、前記複数のドライバが伝送するデータを制御するクロストーク防止部とを備えることができる。
【００２２】
ここで、前記パターン感知回路は、前記配列情報を利用して前記複数のラインのうち、隣接するラインに出力されるデータ同士にマッチングさせるデータマッチング部と、前記データマッチング部によりマッチングされたデータのパターンを感知するパターン感知部とを備えることができる。
【００２３】
また、上記の目的を達成するための本発明の一実施形態に係る回路ボードは、基板と、前記基板上の伝送チップと、前記基板上の受信チップと、前記基板上に形成される前記伝送チップと前記受信チップとの間の複数の伝送ラインとを備え、前記伝送チップは、前記複数のラインに伝送されるデータのパターンと前記複数の伝送ラインの配列情報とに応じて、前記複数のライン上で発生するクロストーク防止動作を行うことができる。
【００２４】
ここで、前記伝送チップは、前記配列情報を格納する格納回路と、前記配列情報を利用して前記複数のラインに載置されるデータパターンを感知するパターン感知回路と、前記パターン感知回路のパターン感知結果に応じて、前記伝送チップが前記複数のラインに出力するデータのクロストーク防止動作を行うクロストーク防止部とを備えることができる。
【００２５】
さらに、 上記の目的を達成するための本発明の一実施形態に係る集積回路チップのデータ伝送方法は、チップ外部の複数のラインの配列に関する情報である配列情報を利用して、出力データが前記チップ外部の複数のラインで形成するデータパターンを感知するパターン感知ステップと、前記パターン感知ステップで感知されたデータパターンを利用して出力データのクロストーク防止動作を行うステップと、前記クロストーク防止動作が行われた出力データをチップ外部に出力するステップとを含む。
【００２６】
ここで、前記クロストーク防止動作を行うステップでは、前記出力データの遅延値を調節したり、前記出力するステップでの前記出力データの駆動力を設定することができる。
【発明の効果】
【００２７】
本発明によれば、伝送チップ上でのデータピン配列だけでなく、伝送チップと受信チップとの間のライン配列に基づいてデータパターンが感知され、感知されたデータパターンを利用してクロストーク防止動作が行われる。したがって、伝送チップ上でのデータピン配列と伝送ライン上でのライン配列とが異なってもクロストークを防止することが可能である。
【図面の簡単な説明】
【００２８】
【図１】データが伝送される複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿３上でクロストークが問題となる部分を示した図である。
【図２】データを伝送する伝送チップでクロストークを防止する従来のスキームを示した図である。
【図３Ａ】伝送チップ２００と受信チップ３００との間のデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配線を示した図である。
【図３Ｂ】伝送チップ２００と受信チップ３００との間のデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配線を示した図である。
【図４】本発明に係る送受信システムの一実施形態の構成図である。
【図５】図４の伝送チップ４１０の一実施形態の構成図である。
【図６】図５のパターン感知回路５２０の一実施形態の構成図である。
【図７】図５のクロストーク防止部５３０の一実施形態の構成図である。
【図８】本発明に係る回路ボードの一実施形態の構成図である。
【発明を実施するための形態】
【００２９】
以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。
【００３０】
図４は、本発明に係る送受信システムの一実施形態の構成図である。
【００３１】
図４に示すように、送受信システムは、伝送チップ４１０、受信チップ４２０、及び複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７を備える。
【００３２】
伝送チップ４１０は、自身の出力データを複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７を介して受信チップ４２０に伝送する。伝送チップ４１０には「配列情報」が入力される。「配列情報」は、伝送チップ４１０外部の複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７がどのように配列されているかを表す情報である。伝送チップ４１０は、「配列情報」を介して伝送チップ４１０外部でどのようなラインが隣接して配置されるかが分かり、その結果、実際に隣接して配置されるラインに載置されるデータパターンを考慮してクロストーク防止動作を行うことができる。例えば、「配列情報」がなければ、伝送チップ４１０はデータピン３に出力されるデータのクロストーク防止のために、データピン２、３、４のデータパターンを感知してクロストーク防止動作を行うが、「配列情報」を利用すれば、データピン３に出力されるデータのクロストーク防止のために、データピン１、３、７のデータパターンを感知してクロストーク防止動作を行うことができる。
【００３３】
すなわち、「配列情報」を利用することにより、伝送チップ４１０は、外部データラインＬＩＮＥ＿０〜ＬＩＮＥ＿７上でクロストークが発生するデータパターンを正確に感知することが可能である。従来は、伝送チップ４１０上のデータピン配列と伝送ラインの配列とが互いに異なる場合、伝送チップのクロストーク防止動作が何ら効果を発揮できなかったが、「配列情報」を利用する本発明では、伝送チップ４１０上のデータピン配列と伝送ラインの配列とが互いに異なっても伝送チップ４１０がこれを考慮することが可能となり、その結果、効果的なクロストーク防止動作を行うことができる。
【００３４】
表１は、図４と同様に、データピン０〜７及びデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７が配列された場合の、「配列情報」の例示である。
【００３５】
【表１】
【００３６】
表１に示すように、それぞれのデータピン０〜７から出力されたデータがデータラインＬＩＮＥ＿０〜ＬＩＮＥ＿７上ではどの位置に伝送されるかを確認することができる。すなわち、データピン３に出力されるデータは、データピン１とデータピン７に出力されるデータと隣接したラインに出力されるという点を表１のような「配列情報」を介して確認することができる。
【００３７】
「配列情報」は、伝送チップ４１０の外部から入力されるが、伝送チップ４１０と同じシステム（またはボード）上に存在する他のチップ（例えば、受信チップ４２０）から入力されることができ、システム製造社が伝送チップ４１０に入力してくれることもできる。または、伝送チップ４１０の製造社が伝送チップを購買し、これを利用してシステムを構成する購買者から基板上のライン配列に関する情報を受けて、伝送チップ４１０内に入力してくれることもできる。いずれの方法を使用しても、伝送チップ４１０に伝送チップ４１０外部のラインの配列に関する情報である「配列情報」を入力してくれればよい。
【００３８】
図５は、図４の伝送チップ４１０の一実施形態の構成図である。
【００３９】
図５に示すように、伝送チップ４１０は、格納回路５１０、パターン感知回路５２０、クロストーク防止部５３０、及びデータ出力部５４０を備える。
【００４０】
格納回路５１０は、「配列情報」を格納する回路である。格納回路５１０としては、ラッチ回路、ヒューズ回路、及び不揮発性メモリなどのデータ格納が可能などのような回路も使用可能である。
【００４１】
パターン感知回路５２０は、格納回路５１０に格納された「配列情報」を利用して複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７に載置されるデータＤ０〜Ｄ７のパターンを感知する。「配列情報」は、複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７がチップ４１０外部でどのように配列されるかに関する情報を含むので、パターン感知回路５２０は、チップ４１０外部で複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７が配列された状態でのデータパターンを感知することが可能である。パターン感知回路５２０のパターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７は、当該データＤ０〜Ｄ７が被害者（ｖｉｃｔｉｍ）であるか否かを表す。これは例示であり、パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７の各々が複数のビット（ｍｕｌｔｉ ｂｉｔ）で構成され、当該データＤ０〜Ｄ７が攻撃者であるか、被害者であるか、それとも、攻撃者でも被害者でもないかの情報を含むことができる。
【００４２】
クロストーク防止部５３０は、パターン感知回路５２０のパターン感知結果に応じて伝送チップ４１０が出力するデータＤ０〜Ｄ７のクロストーク防止動作を行う。前述したように、クロストーク防止動作には、（１）データＤ０〜Ｄ７の遅延値変更、（２）データ出力部５４０の駆動力を変更する方式、及び（３）データの論理値変更など、様々な方式が存在し得る。以下では、クロストーク防止部５３０が被害者データの遅延値を減らす方式（すなわち、パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７が活性化されると遅延値を減らす方式）でクロストーク防止動作を行うと仮定して説明する。
【００４３】
データ出力部５４０は、クロストーク防止部５３０によりクロストーク防止動作が行われたデータ（Ｄ０＿ＣＯＮＴＲＯＬＬＥＤ〜Ｄ７＿ＣＯＮＴＲＯＬＬＥＤ）を複数のラインに（すなわち、チップ外部に）出力する。データ出力部５４０は、各々１つのデータピン０〜７に対応するドライバ５４１〜５４８を備えて構成されることができる。
【００４４】
図６は、図５のパターン感知回路５２０の一実施形態の構成図である。
【００４５】
図６に示すように、パターン感知回路５２０は、「配列情報」を利用して複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７のうち、隣接するラインに出力されるデータ同士にマッチングさせるデータマッチング部６１０と、データマッチング部６１０によりマッチングされたデータのパターンを感知するパターン感知部６２０とを備える。
【００４６】
データマッチング部６１０は、「配列情報」と出力データＤ０〜Ｄ７を受信し、複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７上で隣接したラインに出力されるデータをマッチングさせて出力する。データマッチング部６１０から出力されるＤＸ＿ＵＰ（Ｘは０〜７のうち１つの数）は、データＤＸが出力されるラインのすぐ上のラインに出力されるデータを意味し、ＤＸ＿ＤＮは、データＤＸが出力されるラインのすぐ下のラインに出力されるデータを意味する。
【００４７】
下記の表２は、配列情報が表１のような場合、表２から出力される信号がどのようなデータになるかを表す。
【００４８】
【表２】
【００４９】
表２に示すように、データＤ５は、データＤ５＿ＵＰ＝Ｄ４及びデータＤ５＿ＤＮ＝Ｄ６と隣接したラインに伝送されるので互いにマッチングされ、データＤ３は、データＤ３＿ＵＰ＝Ｄ１及びデータＤ３＿ＤＮ＝Ｄ７と隣接したラインに伝送されるので互いにマッチングされることが確認できる。一方、Ｄ２＿ＵＰは「Ｈ」レベルで固定されるが、これは、データＤ２は、チップ外部で最外郭ラインＬＩＮＥ＿２に伝送されるので、データＤ２が伝送されるラインＬＩＮＥ＿２の上方には隣接したラインが存在しないためである。同様に、データＤ６もチップ外部で最外郭ラインＬＩＮＥ＿６に伝送されるので、データＤ６が伝送されるラインＬＩＮＥ＿６の下方には隣接したラインが存在せずに、Ｄ５＿ＤＮが「Ｈ」レベルに固定される。
【００５０】
パターン感知部６２０は、データマッチング部６１０によりマッチングされたデータのパターンを感知する。パターン感知部６２０は、データ個数の分だけの感知器６２１〜６２８を備える。感知器６２１は、データＤ０に関してマッチングされたデータＤ０＿ＵＰ、Ｄ０、Ｄ０＿ＤＮを受信してデータパターンを感知し、感知器６２２は、データＤ１に関してマッチングされたデータＤ１＿ＵＰ、Ｄ１、Ｄ１＿ＤＮを受信してデータパターンを感知する。同様に、感知器６２２〜６２８も各々対応するデータに関してマッチングされたデータを受信してデータパターンを感知する。感知器６２１〜６２８は、自身に対応するデータＤ０〜Ｄ７が被害者である場合、出力信号ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７を活性化して出力する。
【００５１】
次の表３は、感知器６２１〜６２８が出力信号ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７を活性化するための条件を表す。表３において、Ｘは０ないし７の間の整数を表す。
【００５２】
【表３】
【００５３】
表３に示すように、データＤＸのみ周辺のデータＤＸ＿ＵＰ、ＤＸ＿ＤＮと反対方向に遷移される場合、出力信号ＲＥＳＵＬＴ＿Ｘが活性化されることを確認することができる。
【００５４】
図７は、図５のクロストーク防止部５３０の一実施形態の構成図である。
【００５５】
図７に示すように、クロストーク防止部５３０は、データＤ０〜Ｄ７の各々に対応する複数の遅延部７１０〜７８０を備えて構成される。
【００５６】
遅延部７１０〜７８０は、パターン感知回路５２０のパターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７の各々に応じてデータＤ０〜Ｄ７を遅延させる。パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７が非活性化されると、データＤ０〜Ｄ７を初期遅延値の分だけ遅延させて出力し、パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７が活性化されると、データＤ０〜Ｄ７を初期遅延値より小さな値で遅延させて出力する。すなわち、パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７が活性化されると、パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７に対応する遅延部７１０〜７８０の遅延値が減る。
【００５７】
前述したように、パターン感知結果ＲＥＳＵＬＴ＿０〜ＲＥＳＵＬＴ＿７は、対応するデータＤ０〜Ｄ７が被害者である場合に活性化されるので、遅延部７１０〜７８０は、被害者データを少なく遅延させ、そうでないデータを多く遅延させるようになる。つまり、データラインＬＩＮＥ＿０〜ＬＩＮＥ＿７上で遷移し難い被害者データを、そうでないデータ（例えば、攻撃者データ）より先に遷移させることにより、クロストークにより被害者データの遷移が難しくなる（または遷移されない）現象を防止するようになる。
【００５８】
図８は、本発明に係る回路ボードの一実施形態の構成図である。
【００５９】
図８に示すように、回路ボードは、基板８００、基板８００上の伝送チップ４１０、基板８００上の受信チップ４２０、及び複数の伝送ラインＬＩＮＥ＿０〜ＬＩＮＥ＿７を備える。そして、その他の基板上の複数のチップ８１０、８２０、８３０を備えることができる。
【００６０】
伝送チップ４１０は前述したように、「配列情報」を利用して基板８００上でのラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配列状態を把握し、これを利用してクロストーク防止動作を行う。図８では、基板８００上のいずれか１つのチップ８３０からラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配列状態を表す「配列情報」が伝送チップ４１０に入力されることを図示した。
【００６１】
図８に例示された回路ボードは、パソコンのメインボード、グラフィックカード、モバイルフォンの回路基板など、種々のアプリケーションのうち１つになり得る。また、伝送チップ４１０及びメモリ受信チップ４２０はメモリコントローラになり得る。
【００６２】
図４〜図７をさらに参照して、本発明に係る集積回路チップのデータ伝送方法について説明する。
【００６３】
本発明に係る集積回路チップのデータ伝送方法は、チップ４１０外部の複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７の配列に関する情報である配列情報を利用して出力データＤ０〜Ｄ７が複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７で形成するデータパターンを感知するパターン感知ステップと、パターン感知ステップで感知されたデータパターンを利用して出力データＤ０〜Ｄ７のクロストーク防止動作を行うステップと、クロストーク防止動作が行われた出力データＤ０＿ＣＯＮＴＲＯＬＬＥＤ〜Ｄ７＿ＣＯＮＴＲＯＬＬＥＤをチップ４１０外部に出力するステップとを含む。
【００６４】
前述したように、クロストーク防止動作を行うステップでは、出力データＤ０〜Ｄ７の遅延値を調節したり、データ出力部５４０の駆動力を調節する方式でクロストーク防止動作が行われ得る。
【００６５】
パターン感知ステップは、配列情報を利用して複数のラインＬＩＮＥ＿０〜ＬＩＮＥ＿７のうち、隣接するラインに出力されるデータ同士にマッチングさせるステップと、マッチングされたデータのパターンを感知するステップとを含むことができる。
【００６６】
本発明の技術思想は、上記好ましい実施形態によって具体的に記述されたが、前記した実施形態は、その説明のためのものであり、その制限のためのものではないことに注意すべきである。また、本発明の技術分野における通常の知識を有した者であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが分かるであろう。
【００６７】
特に、本発明の核心は、「配列情報」の利用によって伝送チップで、チップ外部のデータライン上で発生するデータパターンを正確に感知可能なようにして、伝送チップでのデータピン配列とチップ外部のデータラインの配列とが互いに異なる点を克服可能にするという点にあるので、このような本発明がデータパターンの感知を介してクロストーク防止動作を行う様々なクロストーク防止スキームに適用可能であるということが分かるであろう。
【符号の説明】
【００６８】
４１０ 伝送チップ
４２０ 受信チップ
ＬＩＮＥ＿０〜ＬＩＮＥ＿７ データライン
【特許請求の範囲】
【請求項１】
伝送チップと、
受信チップと、
前記伝送チップから前記受信チップにデータを伝送するための複数のラインと、
を備え、
前記伝送チップは、前記複数のラインに伝送されるデータパターンと前記複数のラインの配列情報とに応じて、前記複数のライン上で発生するクロストーク防止動作を行うことを特徴とする送受信システム。
【請求項２】
前記伝送チップは、
前記配列情報を格納する格納回路と、
前記配列情報を利用して前記複数のラインに載置されるデータパターンを感知するパターン感知回路と、
前記パターン感知回路のパターン感知結果に応じて、前記伝送チップが前記複数のラインに出力するデータのクロストーク防止動作を行うクロストーク防止部と、
を備えることを特徴とする請求項１に記載の送受信システム。
【請求項３】
前記パターン感知回路は、
前記配列情報を利用して前記複数のラインのうち、隣接するラインに出力されるデータ同士にマッチングさせるデータマッチング部と、
前記データマッチング部によりマッチングされたデータのパターンを感知するパターン感知部と、
を備えることを特徴とする請求項２に記載の送受信システム。
【請求項４】
前記伝送チップは、
前記複数のラインにデータを出力する複数のドライバをさらに備えることを特徴とする請求項３に記載の送受信システム。
【請求項５】
前記クロストーク防止部は、
前記複数のドライバのうち、少なくとも１つ以上のドライバが伝送するデータの遅延値を調節することを特徴とする請求項４に記載の送受信システム。
【請求項６】
前記クロストーク防止部は、
前記複数のドライバのうち、少なくとも１つ以上のドライバの駆動力を調節することを特徴とする請求項３に記載の送受信システム。
【請求項７】
複数のラインにデータを伝送する集積回路チップであって、
前記複数のラインにデータを伝送する複数のドライバと、
前記複数のラインの配列情報を格納する格納回路と、
前記配列情報を利用して前記複数のラインに伝送されるデータパターンを感知するパターン感知回路と、
前記パターン感知回路のパターン感知結果に応じて、前記複数のドライバが伝送するデータを制御するクロストーク防止部と、
を備えることを特徴とする集積回路チップ。
【請求項８】
前記配列情報は、前記集積回路チップの外部から入力されることを特徴とする請求項７に記載の集積回路チップ。
【請求項９】
前記パターン感知回路は、
前記配列情報を利用して前記複数のラインのうち、隣接するラインに出力されるデータ同士にマッチングさせるデータマッチング部と、
前記データマッチング部によりマッチングされたデータのパターンを感知するパターン感知部と、
を備えることを特徴とする請求項７に記載の集積回路チップ。
【請求項１０】
前記クロストーク防止部は、
前記複数のドライバのうち、少なくとも１つ以上のドライバが伝送するデータの遅延値を調節することを特徴とする請求項７に記載の集積回路チップ。
【請求項１１】
前記クロストーク防止部は、
前記複数のドライバのうち、少なくとも１つ以上のドライバの駆動力を調節することを特徴とする請求項７に記載の集積回路チップ。
【請求項１２】
基板と、
前記基板上の伝送チップと、
前記基板上の受信チップと、
前記基板上に形成される前記伝送チップと前記受信チップとの間の複数の伝送ラインと、
を備え、
前記伝送チップは、前記複数のラインに伝送されるデータのパターンと前記複数の伝送ラインの配列情報とに応じて、前記複数のライン上で発生するクロストーク防止動作を行うことを特徴とする回路ボード。
【請求項１３】
前記伝送チップは、
前記配列情報を格納する格納回路と、
前記配列情報を利用して前記複数のラインに載置されるデータパターンを感知するパターン感知回路と、
前記パターン感知回路のパターン感知結果に応じて、前記伝送チップが前記複数のラインに出力するデータのクロストーク防止動作を行うクロストーク防止部と、
を備えることを特徴とする請求項１２に記載の回路ボード。
【請求項１４】
前記パターン感知回路は、
前記配列情報を利用して前記複数のラインのうち、隣接するラインに出力されるデータ同士にマッチングさせるデータマッチング部と、
前記データマッチング部によりマッチングされたデータのパターンを感知するパターン感知部と、
を備えることを特徴とする請求項１３に記載の回路ボード。
【請求項１５】
前記伝送チップは、
前記複数のラインにデータを出力する複数のドライバをさらに備えることを特徴とする請求項１４に記載の回路ボード。
【請求項１６】
チップ外部の複数のラインの配列に関する情報である配列情報を利用して、出力データが前記複数のラインで形成するデータパターンを感知するパターン感知ステップと、
前記パターン感知ステップで感知されたデータパターンを利用して出力データのクロストーク防止動作を行うステップと、
前記クロストーク防止動作が行われた出力データをチップ外部に出力するステップと、
を含むことを特徴とする集積回路チップのデータ伝送方法。
【請求項１７】
前記クロストーク防止動作を行うステップでは、
前記出力データの遅延値を調節することを特徴とする請求項１６に記載の集積回路チップのデータ伝送方法。
【請求項１８】
前記クロストーク防止動作を行うステップでは、
前記出力するステップでの前記出力データの駆動力を設定することを特徴とする請求項１６に記載の集積回路チップのデータ伝送方法。
【請求項１９】
前記パターン感知ステップは、
前記配列情報を利用して前記複数のラインのうち、隣接するラインに出力されるデータ同士にマッチングさせるステップと、
マッチングされたデータのパターンを感知するステップと、
を含むことを特徴とする請求項１６に記載の集積回路チップのデータ伝送方法。
【請求項２０】
前記集積回路チップは、複数のデータピンを含み、
前記複数のデータピンと前記複数のデータラインとは一対一に対応し、
前記配列情報は、前記複数のデータラインの配列と前記複数のデータピンの配列との間の関係を表すことを特徴とする請求項１６に記載の集積回路チップのデータ伝送方法。
【請求項１】
伝送チップと、
受信チップと、
前記伝送チップから前記受信チップにデータを伝送するための複数のラインと、
を備え、
前記伝送チップは、前記複数のラインに伝送されるデータパターンと前記複数のラインの配列情報とに応じて、前記複数のライン上で発生するクロストーク防止動作を行うことを特徴とする送受信システム。
【請求項２】
前記伝送チップは、
前記配列情報を格納する格納回路と、
前記配列情報を利用して前記複数のラインに載置されるデータパターンを感知するパターン感知回路と、
前記パターン感知回路のパターン感知結果に応じて、前記伝送チップが前記複数のラインに出力するデータのクロストーク防止動作を行うクロストーク防止部と、
を備えることを特徴とする請求項１に記載の送受信システム。
【請求項３】
前記パターン感知回路は、
前記配列情報を利用して前記複数のラインのうち、隣接するラインに出力されるデータ同士にマッチングさせるデータマッチング部と、
前記データマッチング部によりマッチングされたデータのパターンを感知するパターン感知部と、
を備えることを特徴とする請求項２に記載の送受信システム。
【請求項４】
前記伝送チップは、
前記複数のラインにデータを出力する複数のドライバをさらに備えることを特徴とする請求項３に記載の送受信システム。
【請求項５】
前記クロストーク防止部は、
前記複数のドライバのうち、少なくとも１つ以上のドライバが伝送するデータの遅延値を調節することを特徴とする請求項４に記載の送受信システム。
【請求項６】
前記クロストーク防止部は、
前記複数のドライバのうち、少なくとも１つ以上のドライバの駆動力を調節することを特徴とする請求項３に記載の送受信システム。
【請求項７】
複数のラインにデータを伝送する集積回路チップであって、
前記複数のラインにデータを伝送する複数のドライバと、
前記複数のラインの配列情報を格納する格納回路と、
前記配列情報を利用して前記複数のラインに伝送されるデータパターンを感知するパターン感知回路と、
前記パターン感知回路のパターン感知結果に応じて、前記複数のドライバが伝送するデータを制御するクロストーク防止部と、
を備えることを特徴とする集積回路チップ。
【請求項８】
前記配列情報は、前記集積回路チップの外部から入力されることを特徴とする請求項７に記載の集積回路チップ。
【請求項９】
前記パターン感知回路は、
前記配列情報を利用して前記複数のラインのうち、隣接するラインに出力されるデータ同士にマッチングさせるデータマッチング部と、
前記データマッチング部によりマッチングされたデータのパターンを感知するパターン感知部と、
を備えることを特徴とする請求項７に記載の集積回路チップ。
【請求項１０】
前記クロストーク防止部は、
前記複数のドライバのうち、少なくとも１つ以上のドライバが伝送するデータの遅延値を調節することを特徴とする請求項７に記載の集積回路チップ。
【請求項１１】
前記クロストーク防止部は、
前記複数のドライバのうち、少なくとも１つ以上のドライバの駆動力を調節することを特徴とする請求項７に記載の集積回路チップ。
【請求項１２】
基板と、
前記基板上の伝送チップと、
前記基板上の受信チップと、
前記基板上に形成される前記伝送チップと前記受信チップとの間の複数の伝送ラインと、
を備え、
前記伝送チップは、前記複数のラインに伝送されるデータのパターンと前記複数の伝送ラインの配列情報とに応じて、前記複数のライン上で発生するクロストーク防止動作を行うことを特徴とする回路ボード。
【請求項１３】
前記伝送チップは、
前記配列情報を格納する格納回路と、
前記配列情報を利用して前記複数のラインに載置されるデータパターンを感知するパターン感知回路と、
前記パターン感知回路のパターン感知結果に応じて、前記伝送チップが前記複数のラインに出力するデータのクロストーク防止動作を行うクロストーク防止部と、
を備えることを特徴とする請求項１２に記載の回路ボード。
【請求項１４】
前記パターン感知回路は、
前記配列情報を利用して前記複数のラインのうち、隣接するラインに出力されるデータ同士にマッチングさせるデータマッチング部と、
前記データマッチング部によりマッチングされたデータのパターンを感知するパターン感知部と、
を備えることを特徴とする請求項１３に記載の回路ボード。
【請求項１５】
前記伝送チップは、
前記複数のラインにデータを出力する複数のドライバをさらに備えることを特徴とする請求項１４に記載の回路ボード。
【請求項１６】
チップ外部の複数のラインの配列に関する情報である配列情報を利用して、出力データが前記複数のラインで形成するデータパターンを感知するパターン感知ステップと、
前記パターン感知ステップで感知されたデータパターンを利用して出力データのクロストーク防止動作を行うステップと、
前記クロストーク防止動作が行われた出力データをチップ外部に出力するステップと、
を含むことを特徴とする集積回路チップのデータ伝送方法。
【請求項１７】
前記クロストーク防止動作を行うステップでは、
前記出力データの遅延値を調節することを特徴とする請求項１６に記載の集積回路チップのデータ伝送方法。
【請求項１８】
前記クロストーク防止動作を行うステップでは、
前記出力するステップでの前記出力データの駆動力を設定することを特徴とする請求項１６に記載の集積回路チップのデータ伝送方法。
【請求項１９】
前記パターン感知ステップは、
前記配列情報を利用して前記複数のラインのうち、隣接するラインに出力されるデータ同士にマッチングさせるステップと、
マッチングされたデータのパターンを感知するステップと、
を含むことを特徴とする請求項１６に記載の集積回路チップのデータ伝送方法。
【請求項２０】
前記集積回路チップは、複数のデータピンを含み、
前記複数のデータピンと前記複数のデータラインとは一対一に対応し、
前記配列情報は、前記複数のデータラインの配列と前記複数のデータピンの配列との間の関係を表すことを特徴とする請求項１６に記載の集積回路チップのデータ伝送方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−４６４１５（Ｐ２０１３−４６４１５Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１２−１６９３５９（Ｐ２０１２−１６９３５９）
【出願日】平成２４年７月３１日（２０１２．７．３１）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２４年７月３１日（２０１２．７．３１）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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