電力変換装置

【課題】スイッチ素子のスイッチングを低減しながら入力電流の歪みを抑制する。
【解決手段】電力変換回路２は、昇降圧コンバータ回路７を備える。昇降圧コンバータ回路７は、スイッチ素子（Ｑ１）１１と、スイッチ素子（Ｑ２）１３とを備える。入力電圧Ｖｉｎが出力電圧ＶＢより低いとき、Ｑ１はオン状態に固定され、Ｑ２がヒステリシス制御され、昇圧制御が実行される。入力電圧Ｖｉｎが出力電圧ＶＢより高いとき、Ｑ２はオフ状態に固定され、Ｑ１がヒステリシス制御され、降圧制御が実行される。昇圧制御において、入力電圧Ｖｉｎがゼロのとき、ヒステリシス幅は極小値に設定される。また、昇圧制御と降圧制御との切替時である入力電圧Ｖｉｎが出力電圧ＶＢに等しくなるときにも、ヒステリシス幅は極小値に設定される。これにより、入力電流の歪みが抑制される。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電力から直流電力を供給する電力変換装置に関する。より詳細には、昇降圧チョッパ回路をヒステリシス制御回路によって力率制御する電力変換装置に関する発明である。
【背景技術】
【０００２】
特許文献１は、昇降圧チョッパ回路を用いて力率改善回路（ＰＦＣ回路）を構成した電力変換装置を開示している。
【０００３】
特許文献２は、入力電圧と出力電圧との比較結果に基づいて降圧チョッパ制御と、昇圧チョッパ制御とを切り替える電力変換装置を開示している。
【０００４】
特許文献３および特許文献４は、電力変換装置におけるヒステリシス制御を開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】実開平５−１８２８７号公報
【特許文献２】特開２０００−３５０４４２号公報
【特許文献３】特開平８−２２８４８２号公報
【特許文献４】特開２００３−１８８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の装置では、電源側のスイッチ素子が常にスイッチング、すなわちオンとオフとを繰り返す。このため、リアクトルには、電源電流より大きいリアクトル電流が流れる。このような大きなリアクトル電流を流すために、損失が大きく、効率が低下するという問題点があった。また、リアクトル電流が大きくなることで、リアクトルのコアに発生する磁束密度が大きくなるため、リアクトルが大型化するという問題点があった。
【０００７】
特許文献２に開示されるような降圧チョッパ制御と、昇圧チョッパ制御とを切り替える電力変換装置によるとスイッチ素子のスイッチングを減らすことでき、上記特許文献１の問題点を抑制することができる。
【０００８】
しかし、入力電圧が０Ｖに近くなる低入力電圧域と、入力電圧と出力電圧との差が微小となる小電圧差域とで、制御が不安定となり、入力電流、すなわち電源電流に望ましくない歪みを生じることがあった。
【０００９】
例えば、入力電圧の位相と入力電流の位相とを一致させるようにスイッチ素子をスイッチングする力率改善制御（ＰＦＣ制御）を実現するために、広く知られた比例積分制御（ＰＩ制御）、またはヒステリシス制御を用いることができる。しかし、低入力電圧域および小電圧差域では、リアクトル電流を変化させるために十分な電圧が回路に与えられない。このため、目標入力電流の変化に追従して実際の入力電流を変化させることができずに、入力電流に歪みを生じることがあった。また、小電圧差域では、降圧チョッパ制御と昇圧チョッパ制御との間での制御の不連続な切り替わり、制御の遅れ、制御量の過剰な増大などのいずれかに起因して入力電流に歪みを生じることがあった。
【００１０】
本発明は上記問題点に鑑みてなされたものであり、その目的は、入力電流の歪みを抑制することができる電力変換装置を提供することである。
【００１１】
本発明の他の目的は、低入力電圧域および小電圧差域の両方において入力電流の歪みを抑制することができる電力変換装置を提供することである。
【００１２】
本発明のさらに他の目的は、低入力電圧域および小電圧差域の両方において入力電流の歪みを抑制することができるヒステリシス制御を用いた電力変換装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明は上記目的を達成するために以下の技術的手段を採用する。
【００１４】
請求項１に記載の発明は、入力電圧（Ｖｉｎ）を目標とする出力電圧（ＶＢ）に調整する昇降圧コンバータ回路（７、２０７）と、昇降圧コンバータ回路のリアクトル（Ｌ）に流れるリアクトル電流（ＩＬ）が目標電流（ＩＬ＊）に一致するように、昇降圧コンバータ回路の少なくともひとつのスイッチ素子（Ｑ１、Ｑ２）をヒステリシス制御するヒステリシス制御手段（３２ｂ、４２ｂ）と、ヒステリシス制御手段におけるヒステリシス幅（Ｔ）を設定する手段（３２ｃ、４２ｃ）であって、昇圧制御と降圧制御との切替時にヒステリシス幅を極小値に設定するヒステリシス設定手段（４２ｃ）とを備えることを特徴とする。
【００１５】
この構成によると、昇圧制御と降圧制御との切替時にヒステリシス幅が極小値に設定される。このため、昇圧制御と降圧制御との切替に起因する電流波形の歪み、および／またはヒステリシス制御に起因する電流波形の歪みを抑制することができる。
【００１６】
請求項２に記載の発明は、切替時は、入力電圧が出力電圧と等しいときを含み、ヒステリシス設定手段（３２ｃ、４２ｃ）は、入力電圧が出力電圧と等しいときに、ヒステリシス幅を極小値に設定する切替時設定手段（４２ｄ）を備えることを特徴とする。
【００１７】
この構成によると、入力電圧が出力電圧と等しいときにヒステリシス幅を極小値とするから、ヒステリシス制御によって十分なリアクトル電流を流せないことに起因する電流波形の歪みを抑制することができる。
【００１８】
請求項３に記載の発明では、ヒステリシス設定手段（３２ｃ、４２ｃ）は、さらに、入力電圧がゼロのときにも、ヒステリシス幅を極小値に設定するゼロクロス設定手段（３２ｃ）を備えることを特徴とする。この構成によると、入力電圧がゼロとなるときにも電流波形の歪みを抑制することができる。
【００１９】
請求項４に記載の発明では、極小値がゼロであることを特徴とする。この構成によると、ヒステリシス制御を不感帯のない閾値スイッチング制御に切替えるため、ヒステリシス制御に起因する電流波形の歪みを除去することができる。
【００２０】
請求項５に記載の発明では、ヒステリシス設定手段（３２ｃ、４２ｃ）は、ヒステリシス幅を極小値から徐々に増加させることを特徴とする。この構成によると、ヒステリシス幅が極小値となった後に、ヒステリシス幅が徐々に増加設定されるから、ヒステリシス制御における急激な変動を抑制し、電流波形の歪みを抑制することができる。
【００２１】
請求項６に記載の発明では、ヒステリシス設定手段（３２ｃ、４２ｃ）は、ヒステリシス幅を極小値に向けて徐々に減少させることを特徴とする。この構成によると、ヒステリシス幅が極小値になる前に、ヒステリシス幅が徐々に減少設定されるから、ヒステリシス制御における急激な変動を抑制し、電流波形の歪みを抑制することができる。
【００２２】
請求項７に記載の発明では、ヒステリシス設定手段（３２ｃ、４２ｃ）は、昇圧制御から降圧制御への切替の前、同切替の後、降圧制御から昇圧制御への切替の前、および同切替の後の少なくともいずれかにおいてヒステリシス幅を極小値に設定することを特徴とする。この構成によると、昇圧制御の初期、昇圧制御の末期、降圧制御の初期、および降圧制御の末期のいずれかにおいて電流波形の歪みを抑制することができる。
【００２３】
請求項８に記載の発明では、ヒステリシス設定手段（３２ｃ、４２ｃ）は、昇圧制御において、入力電圧が増加するにつれてヒステリシス幅を徐々に増加させ、昇圧制御から降圧制御への切替時に、ヒステリシス幅を極小値に急激に減少させ、その後の降圧制御において、入力電圧が増加するにつれてヒステリシス幅を極小値から徐々に増加させ、さらに、入力電圧が減少するにつれてヒステリシス幅を極小値へ徐々に減少させ、降圧制御から昇圧制御への切替時に、ヒステリシス幅を極小値から急激に増加させ、その後の昇圧制御において、入力電圧が減少するにつれてヒステリシス幅を徐々に減少させることを特徴とする。この構成によると、ヒステリシス幅が、切替時に急激に減少または増加することにより、切替後の制御に適したヒステリシス幅が設定され、電流波形の歪みを抑制することができる。
【００２４】
請求項９に記載の発明では、さらに、入力電圧と出力電圧とを比較し、入力電圧が出力電圧より低いか、または入力電圧が出力電圧より高いかを判定する判定手段（１２２）と、昇降圧コンバータ回路の降圧コンバータ回路のスイッチ素子（Ｑ１）をオン状態に固定制御する第１オン固定手段（３１）と、昇降圧コンバータ回路の昇圧コンバータ回路のスイッチ素子（Ｑ２）をオフ状態に固定制御する第２オフ固定手段（４１）と、判定手段により入力電圧が出力電圧より低いと判定されるとき、昇降圧コンバータ回路を昇圧コンバータ回路として作動させる昇圧制御手段（１２３）と、判定手段により入力電圧が出力電圧より高いと判定されるとき、昇降圧コンバータ回路を降圧コンバータ回路として作動させる降圧制御手段（１２３）とを備え、昇圧制御手段（１２３）は、第１オン固定手段（３１）により降圧コンバータ回路のスイッチ素子（Ｑ１）をオン状態に固定制御するとともに、ヒステリシス制御手段（３２ｂ）により昇圧コンバータ回路のスイッチ素子（Ｑ２）を制御し、降圧制御手段（１２４）は、第２オフ固定手段（４１）により昇圧コンバータ回路のスイッチ素子（Ｑ２）をオフ状態に固定制御するとともに、ヒステリシス制御手段（４２ｂ）により降圧コンバータ回路のスイッチ素子（Ｑ１）を制御することを特徴とする。この構成によると、比較的簡単な昇圧制御と降圧制御との切替により、スイッチ素子のスイッチ回数を抑えながら、電流波形の歪みの少ない電力変換装置を提供することができる。
【００２５】
なお、特許請求の範囲および上記手段の項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。
【図面の簡単な説明】
【００２６】
【図１】本発明を適用した第１実施形態に係る電力変換装置を含む充電回路を示す回路図である。
【図２】第１実施形態の制御装置の制御を示すフローチャートである。
【図３】第１実施形態の制御装置による昇圧制御を示すブロック図である。
【図４】第１実施形態の制御装置による降圧制御を示すブロック図である。
【図５】第１実施形態における交流電圧Ｖａｃの波形を示す波形図である。
【図６】第１実施形態における入力電流Ｉａｃの波形を示す波形図である。
【図７】第１実施形態における全波整流電圧Ｖｉｎと出力電圧ＶＢとの波形を示す波形図である。
【図８】第１実施形態におけるリアクトル電流ＩＬの波形を示す波形図である。
【図９】第１実施形態におけるヒステリシス幅Ｔの波形を示す波形図である。
【図１０】本発明を適用した第２実施形態に係る電力変換装置を含む充電回路を示す回路図である。
【図１１】比較例における交流電圧Ｖａｃの波形を示す波形図である。
【図１２】比較例における入力電流Ｉａｃの波形を示す波形図である。
【図１３】比較例におけるリアクトル電流ＩＬの波形を示す波形図である。
【図１４】本発明を適用した第２実施形態におけるヒステリシス幅Ｔの波形を示す波形図である。
【発明を実施するための形態】
【００２７】
以下に、図面を参照しながら本発明を実施するための複数の形態を説明する。各形態において先行する形態で説明した事項に対応する部分には同一の参照符号を付して重複する説明を省略する場合がある。各形態において構成の一部のみを説明している場合は、構成の他の部分については先行して説明した他の形態を適用することができる。各実施形態で具体的に組合せが可能であることを明示している部分同士の組合せばかりではなく、特に組合せに支障が生じなければ、明示してなくとも実施形態同士を部分的に組み合せることも可能である。
【００２８】
（第１実施形態）
図１は、本発明を適用した第１実施形態に係る電力変換装置を含む充電回路を示す回路図である。充電回路１は、交流電力を供給する交流電源３と、交流電源３の電力を直流電力に変換する電力変換装置２と、電力変換装置２から供給される直流電力によって充電される二次電池４とを備える。充電回路１は、負荷としての二次電池４に電力を供給する電源回路を構成する。交流電源２は、商用電源、または発電機によって提供される。二次電池４は、車両に搭載された車載型の二次電池、可搬型の二次電池、または地上に固定された定置型の二次電池である。二次電池４は、例えばリチウムイオン電池によって提供される。
【００２９】
電力変換装置２は、ノイズを除去するフィルタ回路５と、交流電力を整流し全波整流電圧Ｖｉｎを出力する整流回路６と、整流回路６から供給される電圧を二次電池４の電圧に変換するＨブリッジ型の昇降圧コンバータ回路７と、昇降圧コンバータ回路７のスイッチ素子を制御する制御装置２０とを備える。
【００３０】
昇降圧コンバータ回路７は、交流電圧Ｖａｃの全波整流電圧Ｖｉｎを目標とする出力電圧ＶＢに調整する。全波整流電圧Ｖｉｎは入力電圧Ｖｉｎとも呼ばれる。昇降圧コンバータ回路７は、降圧型アームを構成する第１スイッチ素子１１（以下、Ｑ１と呼ぶ）と、ダイオード１２（以下、Ｄ１と呼ぶ）とを備える。Ｑ１とＤ１とは、整流回路６から供給される電圧（入力電圧とも呼ぶことができる）に対して直列に接続されている。さらに、昇降圧コンバータ回路７は、昇圧型アームを構成する第２スイッチ素子１３（以下、Ｑ２と呼ぶ）と、ダイオード１４（以下、Ｄ２と呼ぶ）とを備える。Ｑ２とＤ２とは、二次電池４の電圧（出力電圧とも呼ぶことができる）に対して直列に接続されている。Ｑ１とＱ２とは、ＩＧＢＴ素子（絶縁ゲート型バイポーラトランジスタ素子）である。よって、Ｑ１とＱ２とは、スイッチングトランジスタと、逆接続ダイオードとの並列回路として構成されている。Ｑ１とＤ１との間と、Ｑ２とＤ２との間との間には、インダクタンス素子がリアクトル１５（以下、Ｌと呼ぶ）として設けられている。さらに、Ｑ２とＤ２とに対して並列となるように、出力キャパシタとしてのコンデンサ１６が設けられている。
【００３１】
昇降圧コンバータ回路７は、昇降圧チョッパ回路とも呼ぶことができる。昇降圧コンバータ回路７は、昇圧コンバータ回路としての構成要素と、降圧コンバータ回路としての構成要素とを備える。Ｑ１は、降圧コンバータ回路としてのスイッチ素子である。Ｑ２は、昇圧コンバータ回路としてのスイッチ素子である。
【００３２】
制御装置２０は、昇降圧コンバータ回路７のＱ１、Ｑ２を制御する制御手段を提供する。制御装置２０は、コンピュータによって読み取り可能な記憶媒体を備えるマイクロコンピュータによって提供される。記憶媒体は、コンピュータによって読み取り可能なプログラムを格納している。記憶媒体は、メモリによって提供されうる。プログラムは、制御装置によって実行されることによって、制御装置をこの明細書に記載される装置として機能させ、この明細書に記載される制御方法を実行するように制御装置を機能させる。制御装置２０が提供する手段は、所定の機能を達成する機能的ブロック、またはモジュールとも呼ぶことができる。
【００３３】
電力変換装置２は、交流電圧Ｖａｃを検出する入力電圧検出手段としての電圧検出器２１と、出力電圧ＶＢを検出する出力電圧検出手段としての電圧検出器２２と、リアクトル電流ＩＬを検出する電流検出手段としての電流検出器２３とを備える。入力電圧Ｖｉｎは、交流電圧Ｖａｃの絶対値｜Ｖａｃ｜として求められる。なお、交流電圧Ｖａｃを検出する代わりに、交流電圧Ｖｉｎを検出してもよい。これら複数の検出器２１、２２、２３からの検出信号は、制御装置２０に入力される。
【００３４】
制御装置２０は、入力電圧Ｖｉｎと出力電圧ＶＢとの比較に基づいて、昇圧制御、または降圧制御を切り替えて提供する。昇圧制御においては、昇降圧コンバータ回路７は昇圧コンバータ回路として機能する。降圧制御においては、昇降圧コンバータ回路７は降圧コンバータ回路として機能する。さらに、制御装置２０は、昇圧制御と降圧制御との両方において、交流電圧Ｖａｃと入力電流Ｉａｃとの位相をほぼ一致させる力率改善制御（ＰＦＣ制御）を実行する。入力電流Ｉａｃの目標電流Ｉａｃ＊は、交流電圧Ｖａｃに基づいて生成することができる。また、Ｌに流れる電流を制御することによって入力電流Ｉａｃの位相を制御することができる。そこで、昇降圧コンバータ回路７のＬに流れるリアクトル電流ＩＬが目標電流ＩＬ＊に一致するように、昇降圧コンバータ回路７の少なくともひとつのスイッチ素子（Ｑ１、Ｑ２）が制御される。リアクトル電流ＩＬの目標電流ＩＬ＊は、入力電流Ｉａｃの目標電流Ｉａｃ＊から生成される。制御装置２０は、ヒステリシス制御によってリアクトル電流ＩＬを目標電流ＩＬ＊に制御する。ヒステリシス制御においては、目標電流ＩＬ＊より所定のヒステリシス幅Ｔだけ高い値にオンからオフへのスイッチング閾値が設けられ、目標電流ＩＬ＊より所定のヒステリシス幅Ｔだけ低い値にオフからオンへのスイッチング閾値が設けられる。
【００３５】
さらに、制御装置２０が提供するヒステリシス制御においては、可変のヒステリシス幅Ｔが用いられる。ヒステリシス幅Ｔは、入力電圧Ｖｉｎ（交流電圧Ｖａｃの絶対値｜Ｖａｃ｜）に応じて変化するように設定される。さらに、ヒステリシス幅Ｔは、入力電圧Ｖｉｎが出力電圧ＶＢと等しいときに極小値をとるように設定される。よって、制御装置２０は、昇圧制御と降圧制御との切替時に、ヒステリシス幅Ｔを極小値に設定する。加えて、ヒステリシス幅Ｔは、入力電圧Ｖｉｎがゼロ（０Ｖ）のときに極小値をとるように設定される。
【００３６】
図２は、第１実施形態の制御装置２０の制御を示すフローチャートである。制御装置２０は、制御処理１２０を開始すると、ステップ１２１において信号入力と設定処理とを実行する。ステップ１２１では、交流電圧Ｖａｃ、出力電圧ＶＢ、リアクトル電流ＩＬが検出器２１、２２、２３から入力される。さらに、目標入力電流Ｉａｃ＊が交流電圧Ｖａｃと同位相となるように生成される。また、目標リアクトル電流ＩＬ＊が目標入力電流Ｉａｃ＊から生成される。
【００３７】
ステップ１２２では、入力電圧Ｖｉｎを示す交流電圧Ｖａｃの絶対値｜Ｖａｃ｜と出力電圧ＶＢとが比較される。交流電圧Ｖａｃの絶対値｜Ｖａｃ｜は入力電圧Ｖｉｎを示す。｜Ｖａｃ｜＜ＶＢのとき、処理はステップ１２３へ進む。一方、｜Ｖａｃ｜＞ＶＢのとき、処理はステップ１２４へ進む。また、｜Ｖａｃ｜＝ＶＢのときにも、処理はステップ１２４へ進む。よって、ステップ１２２により、入力電圧Ｖｉｎが出力電圧ＶＢより低い（｜Ｖａｃ｜＜ＶＢ）か、または入力電圧Ｖｉｎが出力電圧ＶＢより高い（｜Ｖａｃ｜＞ＶＢ）かを判定する判定手段が提供される。
【００３８】
ステップ１２３では、昇降圧コンバータ回路７を昇圧コンバータ回路として作動させる昇圧制御が実行される。ステップ１２３により、昇圧制御手段が提供される。昇圧制御では、降圧コンバータ回路の能動素子としてのＱ１がオン状態に固定制御され、昇圧コンバータ回路の能動素子としてのＱ２がヒステリシス制御される。
【００３９】
ステップ１２４では、昇降圧コンバータ回路７を降圧コンバータ回路として作動させる降圧制御が実行される。ステップ１２４により、降圧制御手段が提供される。降圧制御では、降圧コンバータ回路の能動素子としてのＱ１がヒステリシス制御され、昇圧コンバータ回路の能動素子としてのＱ２がオフ状態に固定制御される。
【００４０】
ステップ１２５では、電力変換回路２の動作を終了する要求が手動スイッチなどから入力されたか否かが判定される。終了要求がない場合は、ステップ１２１から１２４を繰り返す。終了要求がある場合は、制御処理１２０を終了し、再び制御処理１２０が起動されるまで制御装置２０は待機状態となる。
【００４１】
図３は、第１実施形態の制御装置による昇圧制御を示すブロック図である。昇圧制御１２３は、Ｑ１オン固定ブロック３１と、Ｑ２ヒステリシス制御ブロック３２とを備えるブロック構成によって実現することができる。Ｑ１オン固定ブロック３１は、Ｑ１に継続的にゲート信号を与えることによって、Ｑ１をオン状態に固定制御する第１オン固定手段を提供する。
【００４２】
Ｑ２ヒステリシス制御ブロック３２は、リアクトル電流ＩＬが目標リアクトル電流ＩＬ＊に一致するように、Ｑ２をヒステリシス制御する。Ｑ２ヒステリシス制御ブロック３２は、目標リアクトル電流ＩＬ＊とリアクトル電流ＩＬとの誤差Ｉｅを算出する誤差検出器３２ａと、ヒステリシス制御ブロック３２ｂと、ヒステリシス設定ブロック３２ｃとを備える。
【００４３】
ヒステリシス制御ブロック３２ｂは、入力される誤差Ｉｅと、図示されるヒステリシス特性とに基づいて、Ｑ２のオン信号またはオフ信号を出力する。誤差Ｉｅがヒステリシス幅Ｔを上回ると、ヒステリシス制御ブロック３２ｂはＱ２をオフ状態に制御する信号ＯＦＦを出力する。誤差Ｉｅがヒステリシス幅−Ｔを下回ると、ヒステリシス制御ブロックはＱ２をオン状態に制御する信号ＯＮを出力する。ヒステリシス幅Ｔは、可変である。ヒステリシス制御ブロック３２ｂは、ヒステリシス制御手段を提供する。ヒステリシス制御ブロック３２ｂは、シュミットトリガ回路、正帰還をもつコンパレータ回路、ウインドコンパレータ回路、マイクロコンピュータを用いたソフトウェア制御などによって提供することができる。
【００４４】
ヒステリシス設定ブロック３２ｃは、交流電圧Ｖａｃ、および出力電圧ＶＢに基づいて、入力電流Ｉａｃの歪みを抑制するようにヒステリシス幅Ｔを設定し、ヒステリシス制御ブロック３２ｂにおけるヒステリシス幅Ｔを調節する。ヒステリシス設定ブロック３２ｃは、ヒステリシス設定手段を提供する。ヒステリシス設定ブロック３２ｃは、比例設定ブロック３２ｄを備える。比例設定ブロック３２ｄは、交流電圧Ｖａｃの絶対値｜Ｖａｃ｜、すなわち入力電圧Ｖｉｎに応じてヒステリシス幅Ｔを比例的に設定する。比例設定ブロック３２ｄは、所定の関数ｆに基づいて、ヒステリシス幅ＴをＴ＝ｆ（｜Ｖａｃ｜）として設定する。比例設定ブロック３２ｄは、ゼロクロス設定ブロックを含んでいる。ゼロクロス設定ブロックは、入力電圧Ｖｉｎがゼロのとき、すなわち｜Ｖａｃ｜＝０のとき、ヒステリシス幅を極小値に設定する。入力電圧Ｖｉｎがゼロのときのヒステリシス幅Ｔの極小値は、ゼロ（Ｔ＝０）である。よって、比例設定ブロック３２ｄは、ゼロクロス設定手段を提供する。
【００４５】
なお、この実施形態では、｜Ｖａｃ｜＝ＶＢのときには後述の降圧制御が実行されるから、切替時におけるヒステリシス幅Ｔの極小値は、降圧制御においてのみ与えられる。ただし、昇圧制御においても、切替時におけるヒステリシス幅Ｔの極小値が与えられてもよい。
【００４６】
図４は、第１実施形態の制御装置による降圧制御を示すブロック図である。降圧制御１２４は、Ｑ２オフ固定ブロック４１と、Ｑ１ヒステリシス制御ブロック４２とを備えるブロック構成によって実現することができる。Ｑ２オフ固定ブロック４１は、Ｑ２に継続的にゲート信号を与えることによって、Ｑ２をオフ状態に固定制御する第２オフ固定手段を提供する。
【００４７】
Ｑ１ヒステリシス制御ブロック４２は、リアクトル電流ＩＬが目標リアクトル電流ＩＬ＊に一致するように、Ｑ１をヒステリシス制御する。Ｑ１ヒステリシス制御ブロック４２は、目標リアクトル電流ＩＬ＊とリアクトル電流ＩＬとの誤差Ｉｅを算出する誤差検出器４２ａと、ヒステリシス制御ブロック４２ｂと、ヒステリシス設定ブロック４２ｃとを備える。ヒステリシス制御ブロック４２ｂは、上述の昇圧制御におけるヒステリシス制御ブロック３２ｂと同じである。
【００４８】
ヒステリシス設定ブロック４２ｃは、交流電圧Ｖａｃ、および出力電圧ＶＢに基づいて、入力電流Ｉａｃの歪みを抑制するようにヒステリシス幅Ｔを設定し、ヒステリシス制御ブロック４２ｂにおけるヒステリシス幅Ｔを調節する。ヒステリシス設定ブロック４２ｃは、ヒステリシス設定手段を提供する。ヒステリシス設定ブロック４２ｃは、比例設定ブロック４２ｄを備える。比例設定ブロック４２ｄは、交流電圧Ｖａｃの絶対値｜Ｖａｃ｜、すなわち入力電圧Ｖｉｎと出力電圧ＶＢとの差に応じてヒステリシス幅Ｔを比例的に設定する。比例設定ブロック４２ｄは、所定の関数ｆに基づいて、ヒステリシス幅ＴをＴ＝ｆ（｜Ｖａｃ｜−ＶＢ）として設定する。この比例設定ブロック４２ｄは、切替時設定ブロックを備えている。切替時設定ブロックは、入力電圧Ｖｉｎが出力電圧ＶＢと等しいときに、ヒステリシス幅Ｔを極小値に設定する。言い換えると、昇圧制御から降圧制御への切替の直後である降圧制御の初期、および降圧制御から昇圧制御への切替の直前である降圧制御の末期にヒステリシス幅Ｔを極小値に設定する。切替時のヒステリシス幅Ｔの極小値は、ゼロ（Ｔ＝０）である。よって、比例設定ブロック４２ｄは、昇圧制御と降圧制御との切替時に、より詳細には、入力電圧Ｖｉｎが出力電圧ＶＢと等しいときに、ヒステリシス幅Ｔを極小値に設定する切替時設定手段を提供する。
【００４９】
昇圧制御と降圧制御との切替は、典型的な態様においては入力電圧Ｖｉｎが出力電圧ＶＢと等しいときを境界として実行することができる。また、昇圧制御と降圧制御との切替は、入力電圧Ｖｉｎが出力電圧ＶＢと等しいときの前、または後に実行することもできる。例えば、昇圧制御と降圧制御との切替は、入力電圧Ｖｉｎが出力電圧ＶＢと等しいときの前後にヒステリシスを設けて実行されてもよい。昇圧制御と降圧制御との切替時という概念は、入力電圧Ｖｉｎが出力電圧ＶＢと等しいときを含み、かつ、そのときの前後の所定範囲を含む概念である。昇圧制御と降圧制御との切替時を、入力電圧Ｖｉｎと出力電圧ＶＢとの差が微小となる小電圧差域とし、この小電圧差域においてヒステリシス幅Ｔを極小値に設定してもよい。
【００５０】
なお、この実施形態では、｜Ｖａｃ｜≧ＶＢのときには、交流電圧Ｖａｃがゼロクロスすることはないから、ゼロクロスにおけるヒステリシス幅Ｔの極小値は、前述の昇圧制御においてのみ与えられる。
【００５１】
また、昇圧制御における誤差検出器３２ａと、降圧制御における誤差検出器４２ａとは、共通の回路、または演算処理によって提供することができる。昇圧制御におけるヒステリシス制御ブロック３２ｂと、降圧制御におけるヒステリシス制御ブロック４２ｂとも、共通の回路、または演算処理によって提供することができる。さらに、昇圧制御におけるヒステリシス設定ブロック３２ｃと、降圧制御におけるヒステリシス設定ブロック４２ｃとは、それらの大部分が共通の回路、または演算処理によって提供することができる。
【００５２】
また、Ｑ１オン固定ブロック３１と、Ｑ１ヒステリシス制御ブロック４２とは、降圧コンバータ回路のスイッチ素子としてのＱ１を制御するための降圧コンバータ回路制御手段を構成している。一方、Ｑ２オフ固定ブロック４１と、Ｑ２ヒステリシス制御ブロック３２とは、昇圧コンバータ回路のスイッチ素子としてのＱ２を制御するための昇圧コンバータ回路制御手段を構成している。
【００５３】
次に、波形図に基づいてこの実施形態の作動を説明する。図５は、交流電圧Ｖａｃの波形を示す波形図である。図６は、入力電流Ｉａｃの波形を示す波形図である。図７は、全波整流電圧Ｖｉｎと出力電圧ＶＢとの波形を示す波形図である。全波整流電圧Ｖｉｎは、入力電圧Ｖｉｎである。図８は、リアクトル電流ＩＬの波形を示す波形図である。図９は、ヒステリシス幅Ｔの波形を示す波形図である。
【００５４】
正弦波の交流電圧Ｖａｃがゼロから徐々に上昇すると、入力電圧Ｖｉｎも上昇する。入力電圧Ｖｉｎがゼロのときと入力電圧Ｖｉｎが出力電圧ＶＢと等しいときとの間では、制御装置２０は昇圧制御を実行する。昇圧制御においては、Ｑ１オン固定ブロック３１によりＱ１はオン状態に固定され、Ｑ２はＱ２ヒステリシス制御ブロック３２によりデューティ制御される。この結果、Ｑ２とＬとを含む昇圧コンバータ回路により入力電圧Ｖｉｎが昇圧され、出力電圧ＶＢが供給される。さらに、誤差検出器３２ａとヒステリシス制御ブロック３２ｂとによるフィードバック制御により入力電流Ｉａｃは、交流電圧Ｖａｃと同位相で変化する。
【００５５】
昇圧制御において入力電圧Ｖｉｎが時刻ｔ０から増加するとき、ヒステリシス設定ブロック３２ｃは、入力電圧Ｖｉｎが増加するにつれてヒステリシス幅Ｔを徐々に増加させる。この実施例では、ヒステリシス幅Ｔを入力電圧Ｖｉｎに比例して増加するように設定する。入力電圧Ｖｉｎがゼロのとき、ヒステリシス設定ブロック３２ｃは、ヒステリシス幅Ｔを最小値、Ｔ＝０に設定する。よって、入力電圧Ｖｉｎがゼロのとき、ヒステリシス設定ブロック３２ｃは、ヒステリシス幅Ｔを極小値に設定する。入力電圧Ｖｉｎが増加すると、入力電圧Ｖｉｎが出力電圧ＶＢと等しいときに向けて、ヒステリシス幅Ｔは徐々に増加させられる。やがて、時刻ｔ１の直前に入力電圧Ｖｉｎが出力電圧ＶＢの直下に到達すると、ヒステリシス幅Ｔは、昇圧制御における最大値ＴＰ２に到達する。
【００５６】
時刻ｔ１において入力電圧Ｖｉｎが出力電圧ＶＢに到達すると、昇圧制御から降圧制御への切替が実行される。降圧制御においては、Ｑ２オフ固定ブロック４１によりＱ２はオフ状態に固定され、Ｑ１はＱ１ヒステリシス制御ブロック４２によりデューティ制御される。この結果、Ｑ１とＬとを含む降圧コンバータ回路により入力電圧Ｖｉｎが降圧され、出力電圧ＶＢが供給される。さらに、誤差検出器４２ａとヒステリシス制御ブロック４２ｂとによるフィードバック制御により入力電流Ｉａｃは、交流電圧Ｖａｃと同位相で変化する。
【００５７】
降圧制御の間、ヒステリシス設定ブロック４２ｃは、ヒステリシス幅Ｔを入力電圧Ｖｉｎがと出力電圧ＶＢとの差が増加するにつれてヒステリシス幅Ｔを徐々に増加させる。すなわち、入力電圧Ｖｉｎと出力電圧ＶＢとの差に比例して増加するようにヒステリシス幅Ｔを設定する。入力電圧Ｖｉｎと出力電圧ＶＢとが等しいとき、ヒステリシス設定ブロック４２ｃは、ヒステリシス幅Ｔを最小値、Ｔ＝０に設定する。よって、昇圧制御から降圧制御へ切替えられた直後、すなわち降圧制御の初期に、ヒステリシス設定ブロック４２ｃは、ヒステリシス幅Ｔを最小値、Ｔ＝０に設定する。昇圧制御から降圧制御への切替の直前にはヒステリシス幅Ｔは昇圧制御における最大値ＴＰ２にあったから、ヒステリシス幅Ｔは、昇圧制御から降圧制御への切替の直後に、昇圧制御における最大値ＴＰ２から極小値に向けて急激に減少される。その後の降圧制御においては、入力電圧Ｖｉｎが増加するにつれて、ヒステリシス幅Ｔは極小値から徐々に増加させられる。よって、ヒステリシス設定ブロック４２ｃは、昇圧制御から降圧制御への切替時に、ヒステリシス幅Ｔを極小値に急激に減少させ、その後に再び増加させることによって、ヒステリシス幅Ｔの変化に極小点を設定する。
【００５８】
やがて、入力電圧Ｖｉｎがピーク値に到達すると、ヒステリシス幅Ｔは、降圧制御における最大値ＴＰ１に到達する。その後、入力電圧Ｖｉｎがピーク値から減少すると、入力電圧Ｖｉｎが減少するにつれてヒステリシス幅Ｔは、極小値へ向けて徐々に減少させられる。
【００５９】
入力電圧Ｖｉｎがさらに減少し、時刻ｔ２において入力電圧Ｖｉｎと出力電圧ＶＢとが等しくなると、ヒステリシス設定ブロック４２ｃは、ヒステリシス幅Ｔを最小値、Ｔ＝０に設定する。言い換えると、降圧制御の末期、すなわち降圧制御から昇圧制御へ切替える直前に、ヒステリシス設定ブロック４２ｃは、ヒステリシス幅Ｔを最小値、Ｔ＝０に設定する。
【００６０】
入力電圧Ｖｉｎがさらに減少し、入力電圧Ｖｉｎが出力電圧ＶＢを下回ると、降圧制御から昇圧制御への切替が実行される。昇圧制御においては、Ｑ１オン固定ブロック３１によりＱ１はオン状態に固定され、Ｑ２はＱ２ヒステリシス制御ブロック３２によりデューティ制御される。この結果、Ｑ２とＬとを含む昇圧コンバータ回路により入力電圧Ｖｉｎが昇圧され、出力電圧ＶＢが供給される。さらに、誤差検出器３２ａとヒステリシス制御ブロック３２ｂとによるフィードバック制御により入力電流Ｉａｃは、交流電圧Ｖａｃと同位相で変化する。
【００６１】
昇圧制御に切替えられた直後は、入力電圧Ｖｉｎが比較的高いから、ヒステリシス設定ブロック３２ｃは、昇圧制御におけるヒステリシス幅Ｔの最大値ＴＰ２を設定する。降圧制御から昇圧制御への切替の直前には、ヒステリシス幅Ｔは、降圧制御における極小値にあったから、ヒステリシス幅Ｔは、降圧制御から昇圧制御への切替の直後に、降圧制御における極小値Ｔ＝０から昇圧制御における最大値ＴＰ２に向けて急激に増加される。よって、ヒステリシス設定ブロック４２ｃは、降圧制御から昇圧制御への切替時に、ヒステリシス幅Ｔを極小値から急激に増加させることによって、ヒステリシス幅Ｔの変化に極小点を設定する。
【００６２】
昇圧制御において入力電圧Ｖｉｎが減少するとき、ヒステリシス設定ブロック３２ｃは、入力電圧Ｖｉｎが減少するにつれてヒステリシス幅Ｔを徐々に減少させる。入力電圧Ｖｉｎが減少すると、ヒステリシス幅Ｔは昇圧制御における最大値ＴＰ２から徐々に減少される。やがて、時刻ｔ３において入力電圧Ｖｉｎがゼロに到達すると、ヒステリシス設定ブロック３２ｃは、ヒステリシス幅Ｔを最小値、Ｔ＝０に設定する。再び入力電圧Ｖｉｎが増加に転じると、ヒステリシス幅Ｔも徐々に増加させられる。よって、入力電圧Ｖｉｎがゼロのとき、ヒステリシス設定ブロック３２ｃは、ヒステリシス幅Ｔを極小値に設定することによって、ヒステリシス幅Ｔの変化に極小点を設定する。
【００６３】
以上に述べた実施形態によると、昇圧制御と降圧制御とを切替えることにより、昇降圧コンバータ回路のスイッチ素子のスイッチング回数を抑えることができる。さらに、昇圧制御と降圧制御との切替時にヒステリシス幅が極小値に設定されから、昇圧制御と降圧制御との切替に起因する電流波形の歪み、および／またはヒステリシス制御に起因する電流波形の歪みを抑制することができる。また、入力電圧が出力電圧と等しいときにヒステリシス幅を極小値とするから、ヒステリシス制御によって十分なリアクトル電流を流せないことに起因する電流波形の歪みを抑制することができる。さらに、入力電圧がゼロとなるときにも電流波形の歪みを抑制することができる。また、昇圧制御から降圧制御への切替えの後は、ヒステリシス幅が極小値となった後に、ヒステリシス幅が徐々に増加設定されるから、ヒステリシス制御における急激な変動を抑制し、電流波形の歪みを抑制することができる。また、降圧制御から昇圧制御への切替えの前には、ヒステリシス幅が極小値になる前に、ヒステリシス幅が徐々に減少設定されるから、ヒステリシス制御における急激な変動を抑制し、電流波形の歪みを抑制することができる。また、降圧制御の初期、および降圧制御の末期において電流波形の歪みを抑制することができる。
【００６４】
（第２実施形態）
図１０は、本発明を適用した第２実施形態に係る電力変換装置２０２を含む充電回路１を示す回路図である。電力変換装置２０２は、逆潮流を可能とするようにブリッジ回路のすべてのアームにスイッチ素子を備えている。上記整流回路６に代えて４つのスイッチ素子を用いた整流回路２０６が設けられている。整流回路２０６のスイッチ素子は、交流電力を整流し全波整流電圧Ｖｉｎを出力するように制御される。さらに、整流回路２０６のスイッチ素子は、逆潮流を可能とするようにも制御される。昇降圧コンバータ回路２０７には、上記ダイオード１２に代えてスイッチ素子２１２（以下、Ｑ３という）が用いられ、上記ダイオード１４に代えてスイッチ素子２１４（以下、Ｑ４という）が用いられている。制御装置２２０は、Ｑ１、Ｑ２、Ｑ３、Ｑ４を制御することによって、上記実施形態と同じ昇圧制御と降圧制御とを提供する。さらに、制御装置２２０は、逆潮流を可能とするようにもＱ１、Ｑ２、Ｑ３、Ｑ４を制御する。
【００６５】
この実施形態においても、上記実施形態と同様の制御が実行され、同様の作用効果が得られる。
【００６６】
（比較例）
以上に説明した実施形態では、ＰＦＣ制御のためにヒステリシス制御器を使用し、昇圧制御と降圧制御とを切替えるとともに、昇圧制御と降圧制御との切替え時にヒステリシス幅を極小値とした。これに代えて、ＰＦＣ制御のためにＰＩ制御（比例積分制御）を使用した場合の比較例における波形図を説明する。図１１は、比較例における交流電圧Ｖａｃの波形を示す波形図である。図１２は、比較例における入力電流Ｉａｃの波形を示す波形図である。図１３は、比較例におけるリアクトル電流ＩＬの波形を示す波形図である。
【００６７】
この比較例によると、入力電圧が出力電圧に到達し、昇圧制御から降圧制御へ切替えられる時刻ｔ１において、入力電流Ｉａｃに大きな歪みが見られる。再び、入力電圧が出力電圧に到達し、降圧制御から昇圧制御へ切替えられる時刻ｔ２においても、入力電流Ｉａｃに大きな歪みが見られる。さらに、昇圧制御の間に、入力電圧がゼロに到達するゼロクロスの時刻ｔ３においても、入力電流Ｉａｃに大きな歪みが見られる。これらの入力電流Ｉａｃにおける歪みは高調波を生じ、交流電源に好ましくない影響を与えることがある。
【００６８】
これに対して以上に説明した実施形態では、入力電流Ｉａｃの歪みを抑制することができ、高調波の影響を低減することができる。
【００６９】
（他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態に何ら制限されることなく、本発明の主旨を逸脱しない範囲において種々変形して実施することが可能である。上記実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内での全ての変更を含むものである。
【００７０】
例えば、図１４に示すように、｜Ｖａｃ｜＝０と｜Ｖａｃ｜＝ＶＢの間におけるヒステリシス幅は、｜Ｖａｃ｜＝ＶＢから徐々に上昇するように、および／または｜Ｖａｃ｜＝ＶＢに向けて徐々に減少するように設定されてもよい。さらに、｜Ｖａｃ｜＝０におけるヒステリシス幅の極小値と、｜Ｖａｃ｜＝ＶＢにおけるヒステリシス幅の極小値とは、互いに異なる値を設定してもよい。例えば、｜Ｖａｃ｜＝０におけるヒステリシス幅の極小値をゼロとし、｜Ｖａｃ｜＝ＶＢにおけるヒステリシス幅の極小値をヒステリシス幅の最大値の１／２としてもよい。｜Ｖａｃ｜＝ＶＢにおけるヒステリシス幅の極小値は、電流波形の歪みをより小さく抑制するように、昇圧制御から降圧制御への切替時と、降圧制御から昇圧制御への切替時とで異なる値を設定してもよい。
【００７１】
さらに、ヒステリシス幅Ｔは、入力電圧Ｖｉｎが０Ｖに近くなる低入力電圧域、すなわち｜Ｖａｃ｜＝０を中心とする所定幅の低入力電圧域において極小値をとるように設定されてもよい。また、ヒステリシス幅Ｔは、入力電圧Ｖｉｎと出力電圧ＶＢとの差が微小となる小電圧差域、すなわち｜Ｖａｃ｜＝ＶＢを中心とする所定幅の小電圧差域において極小値をとるように設定されてもよい。
【００７２】
上記実施形態では、入力電圧Ｖｉｎと出力電圧ＶＢとが等しいときは、降圧制御が実行される。これに代えて、入力電圧Ｖｉｎと出力電圧ＶＢとが等しいときには、昇圧制御が実行されるようにステップ１２２における不等号を設定してもよい。さらに、上記実施形態では、入力電圧Ｖｉｎと出力電圧ＶＢとが等しいとき、すなわち｜Ｖａｃ｜＝ＶＢのときに設定されるヒステリシス幅の極小値は、降圧制御の初期、および降圧制御の末期に使用される。これに代えて、あるいは加えて、ヒステリシス幅の極小値が、昇圧制御の初期、および昇圧制御の末期に使用されるように設定してもよい。ヒステリシス幅の極小値が、昇圧制御から降圧制御への切替の前、同切替の後、降圧制御から昇圧制御への切替の前、および同切替の後の少なくともいずれかにおいて使用されるように、ヒステリシス幅の極小値を設定してもよい。これにより、昇圧制御の初期、昇圧制御の末期、降圧制御の初期、および降圧制御の末期のいずれかにおいてヒステリシス制御に起因する電流波形の歪みを抑制することができる。
【００７３】
制御装置２０、２２０が提供する手段と機能は、ソフトウェアのみ、ハードウェアのみ、あるいはそれらの組合せによって提供することができる。例えば、制御装置２０、２２０をアナログ回路によって構成してもよい。
【符号の説明】
【００７４】
１充電回路、２電力変換装置、３交流電源、４二次電池（負荷）、５フィルタ回路、６整流回路、７昇降圧コンバータ回路、１１スイッチ素子（Ｑ１）、１２ダイオード（Ｄ１）、１３スイッチ素子（Ｑ２）、１４ダイオード（Ｄ２）、１５リアクトル（Ｌ）、１６コンデンサ、２０制御装置、２１電圧検出器、２２電圧検出器、２３電流検出器、３１Ｑ１オン固定ブロック、３２Ｑ２ヒステリシス制御ブロック、４１Ｑ２オフ固定ブロック、４２Ｑ１ヒステリシス制御ブロック、２０２電力変換装置、２０６整流回路、２０７昇降圧コンバータ回路、２１２スイッチ素子（Ｑ３）、２１４スイッチ素子（Ｑ４）、２２０制御装置。

【特許請求の範囲】
【請求項１】
入力電圧（Ｖｉｎ）を目標とする出力電圧（ＶＢ）に調整する昇降圧コンバータ回路（７、２０７）と、
前記昇降圧コンバータ回路のリアクトル（Ｌ）に流れるリアクトル電流（ＩＬ）が目標電流（ＩＬ＊）に一致するように、前記昇降圧コンバータ回路の少なくともひとつのスイッチ素子（Ｑ１、Ｑ２）をヒステリシス制御するヒステリシス制御手段（３２ｂ、４２ｂ）と、
前記ヒステリシス制御手段におけるヒステリシス幅（Ｔ）を設定する手段（３２ｃ、４２ｃ）であって、昇圧制御と降圧制御との切替時に前記ヒステリシス幅を極小値に設定するヒステリシス設定手段（４２ｃ）とを備えることを特徴とする電力変換装置。
【請求項２】
前記切替時は、前記入力電圧が前記出力電圧と等しいときを含み、前記ヒステリシス設定手段（３２ｃ、４２ｃ）は、前記入力電圧が前記出力電圧と等しいときに、前記ヒステリシス幅を極小値に設定する切替時設定手段（４２ｄ）を備えることを特徴とする請求項１に記載の電力変換装置。
【請求項３】
前記ヒステリシス設定手段（３２ｃ、４２ｃ）は、さらに、前記入力電圧がゼロのときにも、前記ヒステリシス幅を極小値に設定するゼロクロス設定手段（３２ｃ）を備えることを特徴とする請求項１または請求項２に記載の電力変換装置。
【請求項４】
前記極小値がゼロであることを特徴とする請求項１から請求項３のいずれかに記載の電力変換装置。
【請求項５】
前記ヒステリシス設定手段（３２ｃ、４２ｃ）は、
前記ヒステリシス幅を前記極小値から徐々に増加させることを特徴とする請求項１から請求項４のいずれかに記載の電力変換装置。
【請求項６】
前記ヒステリシス設定手段（３２ｃ、４２ｃ）は、
前記ヒステリシス幅を前記極小値に向けて徐々に減少させることを特徴とする請求項１から請求項５のいずれかに記載の電力変換装置。
【請求項７】
前記ヒステリシス設定手段（３２ｃ、４２ｃ）は、前記昇圧制御から前記降圧制御への切替の前、同切替の後、前記降圧制御から前記昇圧制御への切替の前、および同切替の後の少なくともいずれかにおいて前記ヒステリシス幅を前記極小値に設定することを特徴とする請求項１から請求項６のいずれかに記載の電力変換装置。
【請求項８】
前記ヒステリシス設定手段（３２ｃ、４２ｃ）は、
前記昇圧制御において、前記入力電圧が増加するにつれて前記ヒステリシス幅を徐々に増加させ、
前記昇圧制御から前記降圧制御への切替時に、前記ヒステリシス幅を前記極小値に急激に減少させ、
その後の前記降圧制御において、前記入力電圧が増加するにつれて前記ヒステリシス幅を前記極小値から徐々に増加させ、さらに、前記入力電圧が減少するにつれて前記ヒステリシス幅を前記極小値へ徐々に減少させ、
前記降圧制御から前記昇圧制御への切替時に、前記ヒステリシス幅を前記極小値から急激に増加させ、
その後の前記昇圧制御において、前記入力電圧が減少するにつれて前記ヒステリシス幅を徐々に減少させることを特徴とする請求項１から請求項７のいずれかに記載の電力変換装置。
【請求項９】
さらに、
前記入力電圧と前記出力電圧とを比較し、前記入力電圧が前記出力電圧より低いか、または前記入力電圧が前記出力電圧より高いかを判定する判定手段（１２２）と、
前記昇降圧コンバータ回路の降圧コンバータ回路のスイッチ素子（Ｑ１）をオン状態に固定制御する第１オン固定手段（３１）と、
前記昇降圧コンバータ回路の昇圧コンバータ回路のスイッチ素子（Ｑ２）をオフ状態に固定制御する第２オフ固定手段（４１）と、
前記判定手段により前記入力電圧が前記出力電圧より低いと判定されるとき、前記昇降圧コンバータ回路を昇圧コンバータ回路として作動させる昇圧制御手段（１２３）と、
前記判定手段により前記入力電圧が前記出力電圧より高いと判定されるとき、前記昇降圧コンバータ回路を降圧コンバータ回路として作動させる降圧制御手段（１２３）とを備え、
前記昇圧制御手段（１２３）は、
前記第１オン固定手段（３１）により前記降圧コンバータ回路のスイッチ素子（Ｑ１）をオン状態に固定制御するとともに、前記ヒステリシス制御手段（３２ｂ）により前記昇圧コンバータ回路のスイッチ素子（Ｑ２）を制御し、
前記降圧制御手段（１２４）は、
前記第２オフ固定手段（４１）により前記昇圧コンバータ回路のスイッチ素子（Ｑ２）をオフ状態に固定制御するとともに、前記ヒステリシス制御手段（４２ｂ）により前記降圧コンバータ回路のスイッチ素子（Ｑ１）を制御することを特徴とする請求項１から請求項８のいずれかに記載の電力変換装置。

【図１】