電源システム
【課題】複数のＤＣＤＣコンバータが並列接続されてなるデジタル制御方式の電源システムにおいて、同期パルスの伝達遅延に起因して、これらＤＣＤＣコンバータのそれぞれのスイッチング素子のオン切替タイミングがずれることを好適に抑制することのできる電源システムを提供する。
【解決手段】マスタコントローラ１６ａは、第１，第２のスレーブコントローラ１６ｂ，１６ｃに対して所定周期で同期パルスを出力してかつ、自身のカウンタ値が規定値に到達する場合に自身のカウンタ値をリセットする。また、第１，第２のスレーブコントローラ１６ｂ，１６ｃは、同期パルスの入力によって自身のカウンタ値をリセットする。こうした構成において、マスタコントローラ１６ａは、自身のカウンタ値のリセットタイミングに対して、複合遅延に起因する遅延時間だけ同期パルスの出力タイミングを早める処理を行う。
【解決手段】マスタコントローラ１６ａは、第１，第２のスレーブコントローラ１６ｂ，１６ｃに対して所定周期で同期パルスを出力してかつ、自身のカウンタ値が規定値に到達する場合に自身のカウンタ値をリセットする。また、第１，第２のスレーブコントローラ１６ｂ，１６ｃは、同期パルスの入力によって自身のカウンタ値をリセットする。こうした構成において、マスタコントローラ１６ａは、自身のカウンタ値のリセットタイミングに対して、複合遅延に起因する遅延時間だけ同期パルスの出力タイミングを早める処理を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子をオンオフ操作するコントローラを有してかつ、前記スイッチング素子のオンオフ操作によって入力電圧を所定に変換して出力する電力変換装置を複数備え、複数の前記電力変換装置が並列接続されてなる電源システムに関する。
【背景技術】
【０００２】
従来、例えば下記特許文献１に見られるように、複数並列接続されたＤＣＤＣコンバータによって負荷に電力を供給するアナログ制御方式の電源システムが知られている。詳しくは、このシステムでは、複数のＤＣＤＣコンバータのそれぞれにコントローラが備えられ、これらコントローラのそれぞれは、自身が備えられるＤＣＤＣコンバータのスイッチング素子を操作対象とする。そして、これらコントローラのそれぞれにおいて、ＤＣＤＣコンバータの出力電圧及び目標電圧をコンパレータで比較し、この比較結果に基づくコンパレータの出力信号とキャリア（例えば、三角波やのこぎり波）とを大小比較する。そして、この大小比較結果に基づき、スイッチング素子をオンオフ操作する操作信号（ＰＷＭ信号）を生成してスイッチング素子に対して出力する。これにより、ＤＣＤＣコンバータの出力電圧を目標電圧にフィードバック制御している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１００５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
また、電源システムとしては、上記アナログ制御方式のものの他に、デジタル制御方式のものもある。デジタル制御方式の電源システムでは通常、複数のコントローラのそれぞれにおいて以下のようにスイッチング素子がオンオフ操作される。
【０００５】
複数のコントローラのうち一部であってかつ少なくとも１つ（以下、マスタコントローラ）は、自身に対応するスイッチング素子のオンオフ操作周期で基準信号を出力する。また、マスタコントローラは、自身に対応するスイッチング素子のオン状態への切替タイミングを基準信号の出力タイミングと関係付けて設定する。一方、複数のコントローラのうちマスタコントローラ以外のコントローラ（以下、スレーブコントローラ）は、自身に対応するスイッチング素子のオン状態への切替タイミングを上記基準信号の入力タイミングと関係付けて設定する。
【０００６】
ここで、各コントローラ内の信号経路や、マスタコントローラ及びスレーブコントローラ間を接続する信号経路を基準信号が伝達される場合、基準信号の伝達に時間遅れを伴うことに起因して、マスタコントローラから基準信号が出力されてからこの信号がスレーブコントローラに入力されるまでに一定の遅延時間を要することがある。このとき、スレーブコントローラにおける基準信号の入力タイミングがマスタコントローラにおける基準信号の出力タイミングよりも遅れることとなり、スレーブコントローラに対応するスイッチング素子のオン状態への切替タイミングと、マスタコントローラに対応するスイッチング素子のオン状態への切替タイミングとの時間間隔が当初想定したものからずれる懸念がある。そしてこの場合、ＤＣＤＣコンバータの並列接続体の出力特性が当初想定したものからずれるおそれがある。
【０００７】
なお、こうした問題は、デジタル制御方式の電力変換装置に限らず、アナログ制御方式のものであっても起こり得るものである。
【０００８】
本発明は、上記課題を解決するためになされたものであり、その目的は、複数の電力変換装置が並列接続されてなる電源システムにおいて、複数の電力変換装置のそれぞれのスイッチング素子のオン状態への切替タイミングが適切なものからずれることを好適に抑制できる電源システムを提供することにある。
【課題を解決するための手段】
【０００９】
以下、上記課題を解決するための手段、及びその作用効果について記載する。
【００１０】
請求項１記載の発明は、スイッチング素子をオンオフ操作するコントローラを有してかつ、前記スイッチング素子のオンオフ操作によって入力電圧を所定に変換して出力する電力変換装置を複数備え、複数の前記電力変換装置が並列接続されてなる電源システムにおいて、前記コントローラは、複数の前記電力変換装置のそれぞれに備えられてかつ、自身が備えられる前記電力変換装置の前記スイッチング素子を操作対象とし、複数の前記コントローラのうち一部であってかつ少なくとも１つは、それ以外の前記コントローラに対して、自身に対応する前記スイッチング素子のオンオフ操作周期で基準信号を出力し、前記基準信号を出力するコントローラは、自身に対応する前記スイッチング素子のオン状態への切替タイミングを前記基準信号の出力タイミングと関係付けて設定し、複数の前記コントローラのうち前記基準信号を出力しないコントローラは、自身に対応する前記スイッチング素子のオン状態への切替タイミングを前記基準信号の入力タイミングと関係付けて設定し、前記基準信号を出力するコントローラは、該コントローラから前記基準信号を出力しないコントローラまで前記基準信号の伝達に要する遅延時間に基づき、自身に対応する前記切替タイミングと前記基準信号の出力タイミングとの時間間隔を設定する処理を行うことを特徴とする。
【００１１】
複数のコントローラのうち基準信号を出力するコントローラ（以下、マスタコントローラ）からそれ以外のコントローラ（以下、スレーブコントローラ）まで基準信号の伝達に一定の遅延時間を要することがある。ここで、上記発明では、上記遅延時間に基づき、マスタコントローラにおいて自身に対応する上記オン状態への切替タイミングと基準信号の出力タイミングとの時間間隔を設定する処理を行う。こうした上記発明によれば、スレーブコントローラへの基準信号の入力タイミングがマスタコントローラの基準信号の出力タイミングから大きく遅れることで、スレーブコントローラに対応する上記オン状態への切替タイミングとマスタコントローラに対応する上記オン状態への切替タイミングとの時間間隔が当初想定したものから大きくずれることを抑制することができる。これにより、電源システムの出力特性が当初想定したものからずれることを抑制することができる。
【００１２】
請求項２記載の発明は、請求項１記載の発明において、前記基準信号は、該基準信号を出力するコントローラに対応する前記切替タイミングと前記基準信号を出力しないコントローラに対応する前記切替タイミングとを一致させるためのものであり、前記基準信号を出力するコントローラは、前記設定する処理として、前記遅延時間が長いほど、自身に対応する前記切替タイミングに対して前記基準信号の出力タイミングを早める処理を行うことを特徴とする。
【００１３】
上記発明では、電源システムの給電先の要求電流を複数の電力変換装置のそれぞれに均等に負担させるべく、マスタコントローラから出力される基準信号をマスタコントローラに対応する上記切替タイミングとスレーブコントローラに対応する上記切替タイミングとを一致させるために用いている。ここで、上記遅延時間によって複数のコントローラのそれぞれに対応する上記切替タイミング同士がずれると、先にオン状態へと切り替えられたスイッチング素子が備えられる電力変換装置の電流負担が大きくなり、電流負担が大きくなる電力変換装置の信頼性が低下するおそれがある。
【００１４】
この点、上記発明では、マスタコントローラにおいて、上記遅延時間が長いほど、自身に対応する上記切替タイミングに対して基準信号の出力タイミングを早める処理を行う。このため、複数のコントローラのそれぞれに対応する上記切替タイミング同士がずれることを抑制することができ、上記遅延時間に起因して特定の電力変換装置の電流負担が大きくなることを抑制することができる。これにより、電源システムの信頼性の低下を好適に抑制することができる。
【００１５】
請求項３記載の発明は、請求項１又は２記載の発明において、前記コントローラは、前記スイッチング素子を２値信号によってオンオフ操作し、複数の前記コントローラのうち少なくとも１つには、前記基準信号を出力するコントローラによって生成される前記２値信号の論理反転タイミングと、前記基準信号を出力しないコントローラによって生成される前記２値信号の論理反転タイミングとの時間差を検出する時間差検出手段が更に備えられ、前記基準信号を出力するコントローラは、前記時間差検出手段によって検出される時間差に基づき、前記時間間隔を可変設定する処理を更に行うことを特徴とする。
【００１６】
マスタコントローラにおいて、自身に対応する上記切替タイミングと基準信号の出力タイミングとの時間間隔が適切なものからずれる事態が生じ得る。これは、例えば、電源システムの経年劣化に起因して上記遅延時間が変化したり、電源システムの個体差に起因して電源システム毎に遅延時間が相違したりすることによる。ここで、マスタコントローラによって生成される２値信号の論理反転タイミング及びスレーブコントローラによって生成される２値信号の論理反転タイミングの時間差は、電源システムの経年劣化によって変化し得る。また、上記時間差は、電源システム毎に相違し得る。こうした点に着目すると、上記時間差は、上記時間間隔を定める指標になると考えられる。
【００１７】
この点に鑑み、上記発明では、時間差検出手段によって検出される上記時間差に基づき、上記時間間隔を可変設定する処理を行う。これにより、電源システムの経年劣化等が上記時間間隔に及ぼす影響を好適に抑制することができる。
【００１８】
請求項４記載の発明は、請求項１〜３のいずれか1項に記載の発明において、複数の前記コントローラのうち前記基準信号を出力しないコントローラは複数であり、前記基準信号を出力するコントローラは、前記設定する処理として、前記基準信号を出力するコントローラから該基準信号を出力しないコントローラのそれぞれまで該基準信号の伝達に要する前記遅延時間のうち最小値以外の遅延時間に基づき、前記時間間隔を設定する処理を行い、前記基準信号を出力するコントローラから該基準信号を出力しないコントローラのそれぞれまで該基準信号の伝達に要する前記遅延時間のうち前記設定する処理で用いられた遅延時間よりも短い遅延時間に対応する前記基準信号を出力しないコントローラには、前記基準信号の取得タイミングを遅延させる遅延手段が更に備えられることを特徴とする。
【００１９】
マスタコントローラとスレーブコントローラのそれぞれとの間の上記遅延時間は互いに相違し得る。この場合、マスタコントローラにおいて上記時間間隔を設定する処理を行ったとしても、複数の電力変換装置のそれぞれに対応する上記切替タイミングが適切なものからずれる事態を適切に抑制することができないおそれがある。ここで、上記発明では、上記遅延手段を備えることで、スレーブコントローラにおいて、上記切替タイミングを定めるための基準となる基準信号の取得タイミングを遅延させる。これにより、マスタコントローラとスレーブコントローラのそれぞれとの間の上記遅延時間が互いに相違する場合であっても、この相違が上記切替タイミングのずれに及ぼす影響を好適に抑制することができる。
【００２０】
請求項５記載の発明は、請求項４記載の発明において、前記コントローラは、前記スイッチング素子を２値信号によってオンオフ操作し、複数の前記コントローラのうち少なくとも１つには、前記基準信号を出力するコントローラによって生成される前記２値信号の論理反転タイミングと、前記基準信号を出力しないコントローラのそれぞれによって生成される前記２値信号の論理反転タイミングとの時間差のそれぞれを検出する手段が更に備えられ、前記遅延手段は、前記検出される時間差のそれぞれに基づき、前記基準信号の取得タイミングの遅延度合いを可変設定することを特徴とする。
【００２１】
マスタコントローラによって生成される２値信号の論理反転タイミングと、スレーブコントローラのそれぞれによって生成される２値信号の論理反転タイミングとの時間差のそれぞれは、マスタコントローラの基準信号の出力タイミングと、スレーブコントローラのそれぞれの基準信号の入力タイミングとのずれ度合いを把握するための指標となる。この点に鑑み、上記発明では、遅延手段によって上記態様にて基準信号の取得タイミングの遅延度合いを可変設定する。これにより、電源システムの経年劣化等に起因して基準信号の取得タイミングの遅延度合いが適切なものからずれる事態の発生を抑制することなどができる。
【図面の簡単な説明】
【００２２】
【図１】第１の実施形態にかかる電源システムの構成図。
【図２】同期パルスの伝達遅延の発生要因を示す図。
【図３】従来技術にかかる同期パルスの伝達遅延態様の一例を示す図。
【図４】第１の実施形態にかかる出力タイミング進角処理の一例を示す図。
【図５】第２の実施形態にかかる電源システムの構成図。
【図６】同実施形態にかかる比較値設定処理の処理内容を示す図。
【図７】第３の実施形態にかかる遅延調節部の概要を示す図。
【図８】同実施形態にかかる比較値設定処理及び遅延時間調節処理の処理内容を示す図。
【発明を実施するための形態】
【００２３】
（第１の実施形態）
以下、本発明にかかるデジタル制御方式の電源システムを車載主機として回転機及びエンジンを備えるハイブリッド車両に適用した第１の実施形態について、図面を参照しつつ説明する。
【００２４】
図１に、本実施形態にかかる電源システムの全体構成を示す。
【００２５】
図示される高圧バッテリ１０は、車載高圧システム側の車載負荷の電力供給源であり、例えば数百Ｖ以上の所定の高電圧を有する蓄電池である。なお、上記車載負荷としては、例えば、車載主機としての図示しない回転機(モータジェネレータ)がある。また、高圧バッテリ１０としては、例えば、リチウムイオン蓄電池や、ニッケル水素蓄電池を採用することができる。
【００２６】
高圧バッテリ１０は、複数（３つ）並列接続されたＤＣＤＣコンバータ１２ａ，１２ｂ，１２ｃに接続可能とされている。これらＤＣＤＣコンバータ１２ａ，１２ｂ，１２ｃのそれぞれの出力側は、車載低圧システム側の車載負荷１３に接続されている。本実施形態では、車載負荷１３として、低圧バッテリや、エンジン駆動用のアクチュエータ（燃料噴射弁等）を想定している。なお、低圧バッテリは、所定の低電圧（例えば１２Ｖ）を出力する蓄電池（例えば鉛蓄電池）である。
【００２７】
ちなみに、本実施形態では、以降、これらＤＣＤＣコンバータ１２ａ，１２ｂ，１２ｃのうち１２ａをマスタＤＣＤＣと称し、１２ｂを第１のスレーブＤＣＤＣと称し、１２ｃを第２のスレーブＤＣＤＣと称すこととする。
【００２８】
また、本実施形態において、マスタＤＣＤＣ１２ａ、第１のスレーブＤＣＤＣ１２ｂ及び第２のスレーブＤＣＤＣ１２ｃの構造や性能は同一である。このため、本実施形態では、以降、マスタＤＣＤＣ１２ａを中心にＤＣＤＣコンバータの詳細を説明し、第２のスレーブＤＣＤＣ１２ｃの内部の詳細な図示を省略している。さらに、第１のスレーブＤＣＤＣ１２ｂ及び第２のスレーブＤＣＤＣ１２ｃについては、基本的には、マスタＤＣＤＣ１２ａに付された符号に準じた符号を付してある。
【００２９】
マスタＤＣＤＣ１２ａは、電力変換回路１４ａ及びコントローラ（以下、マスタコントローラ１６ａ）を備えて構成されるデジタル制御方式の電力変換装置である。詳しくは、マスタＤＣＤＣ１２ａは、これら部品が回路基板（例えば単一の回路基板）上に実装されてかつ上記回路基板が筐体（ケース）に収容されてなり、高圧バッテリ１０の電圧を降圧して出力する絶縁型コンバータである。
【００３０】
上記電力変換回路１４ａは、一対のスイッチング素子Ｓｐ１，Ｓｎ１の直列接続体及び一対のスイッチング素子Ｓｐ２，Ｓｎ２の直列接続体の並列接続体（フルブリッジ回路）と、トランス１８とを備えて構成されている。ここで、本実施形態では、上記スイッチング素子Ｓｊｋ（ｊ＝ｐ，ｎ、ｋ＝１，２）として、ＮチャネルＭＯＳトランジスタを想定している。
【００３１】
高電位側のスイッチング素子Ｓｐ１，Ｓｐ２の入力端子（ドレイン）は、高圧バッテリ１０の正極側に接続され、低電位側のスイッチング素子Ｓｎ１，Ｓｎ２の出力端子（ソース）は、高圧バッテリ１０の負極側に接続されている。なお、スイッチング素子Ｓｊｋのドレイン−ソース間のそれぞれには、スイッチング素子Ｓｊｋの図示しない寄生ダイオード又はフリーホイールダイオードが接続されている。
【００３２】
一対のスイッチング素子Ｓｐ１，Ｓｎ１の接続点、及び一対のスイッチング素子Ｓｐ２，Ｓｎ２の接続点のそれぞれには、トランス１８の１次側コイル１８ｔの両端のそれぞれが接続されている。
【００３３】
トランス１８の２次側コイル１８ｓの両端のそれぞれは、ダイオードＲＤ１，ＲＤ２のアノード側に接続され、これらダイオードＲＤ１，ＲＤ２のカソード側は短絡されている。そして、ダイオードＲＤ１，ＲＤ２は、リアクトル２０ｔ及びコンデンサ２０ｓからなる平滑回路２０（ＬＣフィルタ）に接続されている。
【００３４】
上記高圧バッテリ１０やマスタＤＣＤＣ１２ａの１次側は、高圧システムを構成し、マスタＤＣＤＣ１２ａの上記ケースに接続されたグランドラインＧＬから絶縁されている。これに対し、マスタＤＣＤＣ１２ａの２次側は、グランドラインＧＬを基準電位として動作する低圧システムを構成する。
【００３５】
このため、本実施形態では、トランス１８の２次側コイル１８ｓの中点タップｍｔがグランドラインＧＬに接続されている。こうした構成によれば、ダイオードＲＤ１，ＲＤ２は、高電位側のスイッチング素子Ｓｐ１及び低電位側のスイッチング素子Ｓｎ２がオン状態とされるか、高電位側のスイッチング素子Ｓｐ２及び低電位側のスイッチング素子Ｓｎ１がオン状態とされるかに応じて、２次側コイル１８ｓの両端の電圧の「１／２」の電圧を交互に出力することとなる。なお、中点タップｍｔとは、トランス１８の２次側コイル１８ｓの中央(両端子から等距離にある点である中点)に接続された端子のことである。
【００３６】
マスタＤＣＤＣ１２ａの１次側には、上記フルブリッジ回路の入力電圧を検出する入力側電圧センサ２２が備えられている。また、マスタＤＣＤＣ１２ａの２次側には、マスタＤＣＤＣ１２ａの出力電圧（平滑回路２０からの出力電圧）を検出する出力側電圧センサ２６が備えられている。
【００３７】
上記マスタコントローラ１６ａは、カウンタ部３０ａ、ＰＷＭ比較値生成器３２ａ、ＰＷＭ信号生成器３４ａ、同期パルス生成器３６ａ及び同期パルス比較値生成器３８ａを備えて構成され、車載負荷１３に電力を供給すべく、ドライバ回路２７を介してスイッチング素子Ｓｊｋをオンオフ操作するための操作信号ｇｊｋを生成するデジタル処理手段である。
【００３８】
詳しくは、カウンタ部３０ａは、所定周期で入力されるクロック（マスタクロック）に同期してカウンタ値をカウントアップする。また、カウンタ部３０ａは、自身のカウンタ値がその上限値に到達する場合に自身のカウンタ値をリセットする。すなわち、上記カウンタ値は、デジタル処理によって生成されたのこぎり波状の信号（キャリア）となる。
【００３９】
ＰＷＭ比較値生成器３２ａは、入力側電圧センサ２２や出力側電圧センサ２６の検出値に基づき、ＰＷＭ比較値を設定する。ＰＷＭ比較値は、基本的には、マスタＤＣＤＣ１２ａの出力電圧を目標電圧にフィードバック制御するための操作量として設定され、具体的には例えば、出力電圧及び目標電圧の偏差に基づく比例積分制御（ＰＩ制御）によって設定すればよい。ここでは、ＰＷＭ比較値が大きく設定されるほど、規定時間Ｔαに対するスイッチング素子のオン時間Ｔｏｎの比率「Ｔｏｎ／Ｔα」であるＤｕｔｙが大きくされる。なお、ＰＷＭ比較値は、カウンタ値の下限値及び上限値の範囲内の値とされる。
【００４０】
ちなみに、高圧システムと、低圧システムとは、図示しない絶縁素子（例えばフォトカプラ）によって絶縁されているため、入力側電圧センサ２２の検出値は、上記絶縁素子を介してＰＷＭ比較値生成器３２ａに入力される。また、アナログ信号としての上記検出値は、図示しないＡＤコンバータによってデジタル信号に変換された後、ＰＷＭ比較値の算出に用いられる。
【００４１】
ＰＷＭ信号生成器３４ａは、カウンタ部３０ａから出力されるカウンタ値と、ＰＷＭ比較値生成器３２ａから出力されるＰＷＭ比較値との大小比較に基づき、操作信号ｇｊｋとしてのＰＷＭ信号（２値信号）を生成する。詳しくは、カウンタ値がＰＷＭ比較値よりも小さい場合に論理「Ｈ」のＰＷＭ信号を生成し、カウンタ値がＰＷＭ比較値以上となる場合に論理「Ｌ」のＰＷＭ信号を生成する。
【００４２】
ここで、本実施形態では、マスタＤＣＤＣ１２ａ、第1のスレーブＤＣＤＣ１２ｂ及び第２のスレーブＤＣＤＣ１２ｃのそれぞれでスイッチング素子Ｓｊｋのオンタイミングが同期されるように、これらＤＣＤＣコンバータ１２ａ〜１２ｃのそれぞれにおいてＰＷＭ信号を生成する。これは、車載負荷１３の要求電流をこれらＤＣＤＣコンバータ１２ａ〜１２ｃのそれぞれに均等に負担させるためである。
【００４３】
なお、生成されたＰＷＭ信号ｇｊｋは、ＰＷＭ出力端子４０ａ及びドライバ回路２７を介してスイッチング素子Ｓｊｋの開閉制御端子（ゲート）に伝達され、これにより、スイッチング素子Ｓｊｋがオンオフ操作される。また、カウンタ部３０ａによって所定周期でカウンタ値のリセットがなされることから、カウンタ値がリセットされる時間間隔（リセット周期）がスイッチング素子のスイッチング周期となる。
【００４４】
また、本実施形態では、上述したように、一対のスイッチング素子Ｓｐ１，Ｓｎ２と、一対のスイッチング素子Ｓｐ２，Ｓｎ１とが基本的には交互にオンオフするようにこれらスイッチング素子Ｓｊｋのそれぞれに対するＰＷＭ信号が生成される。この生成手法について、マスタコントローラ１６ａを例に説明すると、具体的には例えば、カウンタ値及びＰＷＭ比較値の大小比較によってスイッチング素子Ｓｐ１に対するＰＷＭ信号を生成し、生成されたスイッチング素子Ｓｐ１に対するＰＷＭ信号に論理反転処理及びデットタイム生成処理を施すことによってスイッチング素子Ｓｎ１に対するＰＷＭ信号を生成する。そして、生成されたスイッチング素子Ｓｐ１，Ｓｎ１に対するＰＷＭ信号に論理反転タイミングの位相シフト処理を施すことによってスイッチング素子Ｓｐ２，Ｓｎ２に対するＰＷＭ信号を生成する。
【００４５】
ちなみに、ＰＷＭ信号を生成する手法としては、上述した手法に限らず、例えば以下の手法であってもよい。まず、カウンタ値及びＰＷＭ比較値の大小比較によってスイッチング素子Ｓｐ２に対するＰＷＭ信号を生成し、生成されたスイッチング素子Ｓｐ２に対するＰＷＭ信号に論理反転処理及びデットタイム生成処理を施すことによってスイッチング素子Ｓｎ２に対するＰＷＭ信号を生成する。そして、生成されたスイッチング素子Ｓｐ２，Ｓｎ２に対するＰＷＭ信号に論理反転タイミングの位相シフト処理を施すことによってスイッチング素子Ｓｐ１，Ｓｎ１に対するＰＷＭ信号を生成する。
【００４６】
さらに、ＰＷＭ信号を生成する手法としては、例えば以下の手法であってもよい。まず、カウンタ値及びＰＷＭ比較値の大小比較によって、スイッチング素子Ｓｐ１及びスイッチング素子Ｓｐ２のそれぞれに対するＰＷＭ信号を各別に生成する。次に、各別に生成されたスイッチング素子Ｓｐ１及びスイッチング素子Ｓｐ２のそれぞれに対するＰＷＭ信号に論理反転処理及びデットタイム生成処理を施すことにより、スイッチング素子Ｓｎ１及びスイッチング素子Ｓｎ２のそれぞれに対するＰＷＭ信号を生成する。
【００４７】
マスタコントローラ１６ａは、さらに、ＰＷＭ信号の生成に関して基準となるタイミングを第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃに知得させるべく、同期パルス出力端子４２ａから自身のカウンタ値のリセット周期で基準信号としての同期パルスを出力する。詳しくは、カウンタ部３０ａから出力されるカウンタ値と、同期パルス比較値生成器３８ａから出力される同期パルス比較値との大小比較に基づき同期パルスを生成して出力する。より詳しくは、カウンタ値が同期パルス比較値と一致するタイミングで同期パルスを生成して出力する。なお、同期パルス比較値は、カウンタ値の下限値及び上限値の範囲内の値とされる。
【００４８】
同期パルス出力端子４２ａから出力された同期パルスは、第１のスレーブコントローラ１６ｂの同期パルス入力ピン４４ｂを介して第１のスレーブコントローラ１６ｂのカウンタ部３０ｂに入力されるとともに、第２のスレーブコントローラ１６ｃの同期パルス入力ピン（図示せず）を介して第２のスレーブコントローラ１６ｃのカウンタ部（図示せず）に入力される。
【００４９】
第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラのカウンタ部のそれぞれは、自身に同期パルスが入力されるタイミングで自身のカウンタ値をリセットする。
【００５０】
ちなみに、上述したように、マスタＤＣＤＣ１２ａ、第１のスレーブＤＣＤＣ１２ｂ及び第２のスレーブＤＣＤＣ１２ｃは同一構造であるものの、マスタコントローラ１６ａについては、同期パルスの入力機能が不要である。このため、本実施形態では、マスタコントローラ１６ａの同期パルス入力端子４４ａは使用されていない。また、これらスレーブコントローラ１６ｂ，１６ｃから同期パルスが出力されないことから、スレーブコントローラ１６ｂ，１６ｃの同期パルス出力端子は使用されていない。
【００５１】
次に、本実施形態にかかる出力タイミング進角処理について説明する。この処理は、マスタコントローラ１６ａにおけるカウンタ値のリセットタイミングに対して同期パルスの出力タイミングを早める処理である。以下、出力タイミング進角処理を採用する理由、及びこの処理の詳細について説明する。
【００５２】
マスタコントローラ１６ａの同期パルス生成器３６ａから同期パルスが出力されてから同期パルスが第１，第２のスレーブコントローラ１６ｂ，１６ｃのカウンタ部に入力されるまでには、一定の遅延時間が生じ得る。これは、図２に示すように、ロジック遅延、素子遅延、信号線遅延等の種々の遅延要因によって発生する。
【００５３】
詳しくは、ロジック遅延は、各コントローラにおいて実行される所定の処理に一定の時間を要すること等に起因する遅延である。また、素子遅延は、各コントローラ内の信号経路となる種々の素子に起因する遅延である。さらに、伝播遅延は、各コントローラ間を接続する信号経路に起因する遅延である。以降、本実施形態では、これら遅延を合わせて複合遅延と称すこととする。
【００５４】
なお、同期パルスに限らず、各コントローラ（各ＤＣＤＣコンバータ）のそれぞれで生成されたＰＷＭ信号についての遅延も生じ得る。ＰＷＭ信号の遅延について、マスタＤＣＤＣ１２ａを例に説明すると、ＰＷＭ信号生成器３４ａから出力されたＰＷＭ信号がドライバ回路２７内を伝達されることに起因する遅延（ドライバ遅延）、及びドライバ回路２７から出力されるＰＷＭ信号がスイッチング素子のゲートに伝達されてからスイッチング素子が実際にオン状態とされるまでに一定の時間を要することに起因する遅延（スイッチング素子遅延）などがある。
【００５５】
上記複合遅延が生じると、例えば、マスタコントローラ１６ａにおいて同期パルスの出力タイミングとリセットタイミングとを同期させる制御ロジックを採用する場合、図３に示すように、マスタコントローラ１６ａにおける各カウンタ値のリセットタイミングと、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃのそれぞれの各カウンタ値のリセットタイミングとがずれることとなる。
【００５６】
詳しくは、図３（ａ−１）に、マスタコントローラ１６ａのカウンタ部３０ａのカウンタ値の推移を示し、図３（ｂ−１）に、マスタコントローラ１６ａのＰＷＭ信号生成器３４ａから出力されるＰＷＭ信号の推移を示し、図３（ｃ−１）に、マスタコントローラ１６ａの同期パルス生成器３６ａから出力される同期パルスの推移を示す。また、図３（ａ−２）に、第１のスレーブコントローラ１６ｂのカウンタ部３０ｂのカウンタ値の推移を示し、図３（ｂ−２）に、第１のスレーブコントローラ１６ｂのＰＷＭ信号生成器３４ｂから出力されるＰＷＭ信号の推移を示し、図３（ｃ−２）に、第１のスレーブコントローラ１６ｂのカウンタ部３０ｂに入力される同期パルスの推移を示す。ちなみに、図３では、第２のスレーブコントローラ１６ｃの動作様態については省略している。また、図３では、各コントローラで生成される４つのスイッチング素子Ｓｊｋに対するＰＷＭ信号ｇｊｋのうち１つのみについて示している。
【００５７】
図示される例では、マスタコントローラ１６ａのカウンタ値のリセットタイミングである時刻ｔ１において、同期パルスが出力される。この同期パルスは、複合遅延に起因した遅延時間を伴って時刻ｔ２において第１のスレーブコントローラ１６ｂのカウンタ部３０ｂに入力される。
【００５８】
同期パルスの伝達遅延が生じる場合、マスタコントローラ１６ａのカウンタ値のリセットタイミングと第１のスレーブコントローラ１６ｂのカウンタ値のリセットタイミングとを同期させることを意図しても、これを実現することができず、マスタＤＣＤＣ１２ａ及び第1のスレーブＤＣＤＣ１２ｂのそれぞれに対応するスイッチング素子のオン切替タイミング同士がずれることとなる。この場合、先にオン状態に切り替えられたスイッチング素子に対応するＤＣＤＣコンバータの電流負担が大きくなることから、電源システムに備えられるＤＣＤＣコンバータ1２ａ，１２ｂ，１２ｃのうち特定のＤＣＤＣコンバータの電流負担が大きくなるおそれがある。そしてこの場合、電源システムの信頼性が低下するおそれがある。
【００５９】
こうした問題を解決すべく、本実施形態では、マスタコントローラ１６ａにおいて上記出力タイミング進角処理を行う。ここでは、マスタコントローラ１６ａにおけるリセットタイミングに対して同期パルスの出力タイミングを早める度合いを上記遅延時間が長いほど大きくする。これは、同期パルス比較値生成器３８ａによって生成される同期パルス比較値の設定によって実現できる。すなわち、同期パルス比較値は、上記遅延時間が長いほど小さく設定される。
【００６０】
図４に、本実施形態にかかる出力タイミング進角処理の一例を示す。詳しくは、図４（ａ―１）〜図４（ｃ−２）のそれぞれは、図３（ａ―１）〜図３（ｃ−２）のそれぞれに対応している。
【００６１】
図示される例では、マスタコントローラ１６ａにおいて、複合遅延に起因する遅延時間だけ同期パルスの出力タイミング（時刻ｔ１）をリセットタイミング（時刻ｔ２）に対して早めている。このため、マスタコントローラ１６ａにおけるカウンタ値のリセットタイミングと、第１のスレーブコントローラ１６ｂにおけるカウンタ値のリセットタイミングとの時間差を意図したものとする（これらリセットタイミングを同期させる）ことができる。これにより、マスタコントローラ１６ａ、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃのそれぞれに対応するスイッチング素子のオン切替タイミング同士のずれを抑制することができ、ひいてはこれらＤＣＤＣコンバータの電流負担を均等化することができる。
【００６２】
なお、本実施形態では、上記同期パルス比較値を、予め設定された固定値としている。ここで、同期パルス比較値の設定手法について説明すると、例えば以下の手法を採用することができる。
【００６３】
まず、電源システムの製造工程の出荷検査において、電源システムとは別の外部装置によって、マスタコントローラ１６ａのＰＷＭ出力端子４０ａから出力されるＰＷＭ信号の論理反転タイミングと、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃのそれぞれのＰＷＭ出力端子から出力されるＰＷＭ信号の論理反転タイミングとの時間差のそれぞれを検出する。そして、検出されたこれら時間差に基づき同期パルス比較値を定める。ここでは、検出されたこれら時間差同士が略同一の場合、検出されたこれら時間差のうちのいずれかを選択し、選択された時間差だけ同期パルスの出力タイミングをマスタコントローラ１６ａのリセットタイミングに対して早めることのできる同期パルス比較値を定めればよい。一方、検出されたこれら時間差同士が大きく相違する場合、これら時間差のうちの最大値・最小値、又はこれら時間差の平均値だけ同期パルスの出力タイミングをリセットタイミングに対して早めることのできる同期パルス比較値を定めればよい。
【００６４】
このように、本実施形態では、マスタコントローラ１６ａにおいて自身のカウンタ値のリセットタイミングに対して同期パルスの出力タイミングを早める出力タイミング進角処理を行った。これにより、電源システムに備えられる各ＤＣＤＣコンバータの出力電圧の調節精度の低下を抑制することができ、ひいては電源システムの信頼性の低下を好適に回避することができる。
【００６５】
（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００６６】
図５に、本実施形態にかかる電源システムの構成を示す。なお、図５において、先の図１に示した部材等と同一の部材等については、便宜上同一の符号を示している。また、図５では、各ＤＣＤＣコンバータについては、主にコントローラ部分のみを示している。
【００６７】
図示されるように、マスタコントローラ１６ａ，第１のスレーブコントローラ１６ｂ，第２のスレーブコントローラ１６ｃには、さらに、パルス計測部４６ａ，４６ｂ，４６ｃと、通信部４８ａ，４８ｂ，４８ｃとが備えられている。
【００６８】
第１のスレーブコントローラ１６ｂのパルス計測部４６ｂには、自身に対応するＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号と、マスタコントローラ１６ａのＰＷＭ出力端子４０ａから出力されるＰＷＭ信号とが入力される。また、第２のスレーブコントローラ１６ｃのパルス計測部４６ｃには、自身に対応するＰＷＭ出力端子４０ｃから出力されるＰＷＭ信号と、マスタコントローラ１６ａのＰＷＭ出力端子４０ａから出力されるＰＷＭ信号とが入力される。
【００６９】
通信部４８ａ，４８ｂ，４８ｃのそれぞれは、内部バス５０を介して自身に対応するパルス計測部の出力信号を他の通信部に伝達する機能を有する。
【００７０】
次に、本実施形態にかかる比較値設定処理について説明する。
【００７１】
この処理では、まず、マスタコントローラ１６ａから出力される４つのＰＷＭ信号と、第１のスレーブコントローラ１６ｂ（第２のスレーブコントローラ１６ｃ）から出力される４つのＰＷＭ信号とのうち対となるＰＷＭ信号について、マスタコントローラ１６ａから出力されるＰＷＭ信号の論理反転タイミングと、第１のスレーブコントローラ１６ｂ（第２のスレーブコントローラ１６ｃ）から出力されるＰＷＭ信号の論理反転タイミングとの時間差をパルス計測部４６ｂ（４６ｃ）にて計測する。そして、計測される時間差に基づき、マスタコントローラ１６ａにおけるリセットタイミングに対して同期パルスの出力タイミングを早める度合いを更新すべく同期パルス比較値を可変設定する。
【００７２】
図６に、本実施形態にかかる比較値設定処理の処理内容を示す。詳しくは、図６に、マスタコントローラ１６ａ及び第１のスレーブコントローラ１６ｂのそれぞれにおける上記処理内容を示す。なお、比較値設定処理に関して、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃのそれぞれの処理内容が同一であることから、図６では、第２のスレーブコントローラ１６ｃについての図示を省略している。また、本実施形態では、電源システムの起動時（電源システムを動作可能とするための処理が実行される期間）において比較値設定処理が実行される。
【００７３】
まず、Ｓ１０に示すように、マスタコントローラ１６ａ及び第１のスレーブコントローラ１６ｂのそれぞれからＰＷＭ信号が出力される。なお、本実施形態では、各コントローラにおいて、特定（１つ）のスイッチング素子に対するＰＷＭ信号を出力させることとする。
【００７４】
続いて、Ｓ１２に示すように、第１のスレーブコントローラ１６ｂのパルス計測部４６ｂにおいて、自身に対応するＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングと、マスタコントローラ１６ａのＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングとの時間差ΔＴを計測する。
【００７５】
続いて、Ｓ１４に示すように、第１のスレーブコントローラ１６ｂのパルス計測部４６ｂにおいて計測された時間差ΔＴを通信部４８ｂ、内部バス５０及び通信部４８ａを介してマスタコントローラ１６ａの同期パルス比較値生成器３８ａに送信する。
【００７６】
続いて、Ｓ１６に示すように、同期パルス比較値生成器３８ａにおいて、受信された時間差ΔＴに基づき同期パルス比較値を設定する。詳しくは、受信された時間差ΔＴが長いほど同期パルスの出力タイミングをマスタコントローラ１６ａのリセットタイミングよりも早めることが要求されることから、上記時間差ΔＴが長いほど同期パルス比較値を小さく設定すればよい。
【００７７】
なお、マスタコントローラ１６ａのＰＷＭ出力端子４０ａから第１のスレーブコントローラ１６ｂのパルス計測部４６ｂまでの信号経路に起因する伝播遅延の影響が非常に小さいなら、同期パルスの出力タイミングを上記時間差ΔＴだけマスタコントローラ１６ａのリセットタイミングよりも早めることのできる同期パルス比較値を設定してもよい。
【００７８】
このように、本実施形態では、上記比較値設定処理を行った。複合遅延に起因する遅延時間は、電源システムの個体差によって電源システム毎に相違し得る。このため、上記処理によれば、電源システムの個体差を反映した適切な同期パルス比較値を定めることができる。
【００７９】
また、こうした処理によれば、電源システムの出荷後、このシステムの最初の起動時に比較値設定処理を行うことを条件として、電源システムの製造工程における同期パルス比較値の適合に関する工程を廃止することなども期待できる。なお、この場合、同期パルス比較値のデフォルト値は、例えば、上記比較値が取りうる範囲の中央値（予め実験等で定めた値）とすればよい。
【００８０】
さらに、上記遅延時間は、電源システムの経年劣化等によって変化し得る。このため、比較値設定処理によれば、上記遅延時間の変化によって、マスタコントローラ１６ａ、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃ同士のリセットタイミングが大きくずれることを好適に回避することができる。
【００８１】
（第３の実施形態）
以下、第３の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。
【００８２】
本実施形態では、図７に示すように、第１のスレーブコントローラ１６ｂ，第２のスレーブコントローラ１６ｃに第１の遅延調節部５２ｂ，第２の遅延調節部５２ｃが更に備えられている。そして、これら遅延調節部５２ｂ，５２ｃによって遅延時間調節処理を行う。この処理は、第１，第２のスレーブコントローラ１６ｂ，１６ｃにおけるカウンタ部への同期パルスの入力タイミングを遅延させるための処理であり、マスタコントローラ１６ａ、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃ同士におけるリセットタイミングのずれを除去するための処理である。
【００８３】
つまり、これらコントローラ１６ａ，１６ｂ，１６ｃ同士で上記遅延時間が互いに相違し得る。この場合、例えば上記出力タイミング進角処理を行うことでマスタコントローラ１６ａ及び第１のスレーブコントローラ１６ｂ同士のリセットタイミングのずれを抑制することができたとしても、マスタコントローラ１６ａ及び第２のスレーブコントローラ１６ｃ同士のリセットタイミングのずれを適切に抑制できないおそれがある。
【００８４】
図８に、本実施形態にかかる遅延時間調節処理及び比較値設定処理の処理内容を示す。なお、図８において、先の図６の処理内容と同一の処理内容については、便宜上同一の符号を示している。また、本実施形態では、上記第２の実施形態と同様に、電源システムの起動時において比較値設定処理とともに上記遅延時間調節処理が実行される。
【００８５】
まず、Ｓ１０ａに示すように、マスタコントローラ１６ａ、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃのそれぞれからＰＷＭ信号を出力させる。なお、本実施形態では、先の図６のＳ１０の処理内容と同様に、各コントローラにおいて、特定（１つ）のスイッチング素子に対するＰＷＭ信号を出力させることとする。
【００８６】
続いて、Ｓ１２に示すように、第１のスレーブコントローラ１６ｂのパルス計測部４６ｂにおいて、自身に対応するＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングと、マスタコントローラ１６ａのＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングとの時間差（第１の時間差ΔＴ１）を計測する。
【００８７】
また、Ｓ１８に示すように、第２のスレーブコントローラ１６ｃのパルス計測部４６ｃにおいて、自身に対応するＰＷＭ出力端子４０ｃから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングと、マスタコントローラ１６ａのＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングとの時間差（第２の時間差ΔＴ２）を計測する。
【００８８】
続いて、Ｓ１４に示すように、第１のスレーブコントローラ１６ｂのパルス計測部４６ｂにおいて計測された第１の時間差ΔＴ１を通信部４８ｂ、内部バス５０及び通信部４８ａを介してマスタコントローラ１６ａの同期パルス比較値生成器３８ａに送信する。また、Ｓ２０に示すように、第２のスレーブコントローラ１６ｃのパルス計測部４６ｃにおいて計測された第２の時間差ΔＴ２を通信部４８ｃ、内部バス５０及び通信部４８ａを介して同期パルス比較値生成器３８ａに送信する。
【００８９】
続いて、Ｓ１６に示すように、同期パルス比較値生成器３８ａにおいて、受信された第１の時間差ΔＴ１及び第２の時間差ΔＴ２に基づき同期パルス比較値を設定する。本実施形態では、検出された上記時間差のうち最大値だけマスタコントローラ１６ａのリセットタイミングに対して同期パルスの出力タイミングを早めるような同期パルス比較値を設定する。例えば、第２の時間差ΔＴ２（６０ｎｓｅｃ）が上記最大値となる場合、マスタコントローラ１６ａのリセットタイミングに対して同期パルスの出力タイミングを第２の時間差ΔＴ２だけ早めるような同期パルス比較値を設定する。
【００９０】
続いて、Ｓ２２で示すように、出力タイミング進角処理によって早められた時間から第１の時間差ΔＴ１を減算した時間として、第１の遅延調節時間を設定する。詳しくは、例えば、第１の時間差ΔＴ１＝４０ｎｓｅｃとし、第２の時間差ΔＴ２＝６０ｎｓｅｃとすると、第1の遅延調節時間として２０ｎｓｅｃを設定する。そして、設定された第1の遅延調節時間を第１の遅延調節部５２ｂに送信する。これにより、Ｓ２４に示すように、第１の遅延調節部５２ｂにおいて遅延時間調節処理が行われる。
【００９１】
一方、Ｓ２６で示すように、出力タイミング進角処理によって早められた時間から第２の時間差ΔＴ２を減算した時間として、第２の遅延調節時間（０ｎｓｅｃ）を設定する。そして、第２の遅延調節部５２ｃに送信する。これにより、Ｓ２８に示すように、第２の遅延調節部５２ｃにおいて遅延時間調節処理が行われる。なお、本実施形態では、第２の遅延調節時間が「０」のため、遅延時間調節処理によって同期パルスの入力タイミングが遅延されない。
【００９２】
このように、本実施形態では比較値設定処理とともに遅延時間調節処理を行うことで、マスタコントローラ１６ａ、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃ同士で上記遅延時間が互いに相違する場合であっても、これらコントローラ１６ａ，１６ｂ，１６ｃ同士のリセットタイミングのずれを適切に除去することができる。
【００９３】
（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。
【００９４】
・上記各実施形態では、電源システムに備えられる複数のＤＣＤＣコンバータのうち１つをマスタＤＣＤＣとしたがこれに限らない。例えば、並列接続される複数のＤＣＤＣコンバータが４つ以上備えられる場合、複数のＤＣＤＣコンバータのうち一部であってかつ複数をマスタＤＣＤＣとしてもよい。ここで、マスタＤＣＤＣが２つ備えられる電源システムについて説明すると、例えば、電源システムに備えられる複数のＤＣＤＣコンバータを、一対のマスタＤＣＤＣのそれぞれ含む第１のグループ及び第２のグループに分け、各グループのマスタＤＣＤＣが自身のグループのスレーブＤＣＤＣに対して基準信号（同期パルス）を出力することで、電源システムを動作させてもよい。
【００９５】
・上記各実施形態では、カウンタ部として、カウンタ値がカウントアップされるアップカウンタを用いたがこれに限らず、カウンタ値がカウントダウンされるダウンカウンタを用いてもよい。この場合、例えば、マスタコントローラ１６ａが備えるカウンタ部３０ａは、自身のカウンタ値がその下限値（「０」）に到達する場合に自身のカウンタ値をリセットすることとなる。
【００９６】
・逐次カウントされる自身のカウンタ値と関係づけられた操作信号の生成態様としては、カウンタ値とＰＷＭ比較値との大小比較に基づく手法に限らない。例えば、カウンタ値と関係付けられたＰＷＭ信号のパルスパターンが記憶される記憶手段（例えば不揮発性メモリ）をコントローラに備え、上記パルスパターンに基づきＰＷＭ信号を生成する手法を採用してもよい。
【００９７】
・上記各実施形態では、ＰＷＭ信号の生成に用いるカウンタ値（キャリア）として、のこぎり波状の信号を用いたがこれに限らず、例えば、三角波状の信号を用いてもよい。
【００９８】
・電源システムに備えられるＤＣＤＣコンバータとしては、構造や性能が全て同一のものに限らず、ＤＣＤＣコンバータのそれぞれで構造や性能が互いに相違するものであってもよい。この場合、マスタコントローラ及びスレーブコントローラの構成等も相違することとなり、マスタコントローラと、複数のスレーブコントローラのそれぞれとの間において、遅延時間が相違しやすくなると考えられる。このため、こうした電源システムに対する出力タイミング進角処理や遅延時間調節処理の適用のメリットが大きいと考えられる。
【００９９】
・同期パルス比較値を定める手法としては、上記第１の実施形態に例示したものに限らない。例えば、上記外部装置によって、マスタコントローラ１６ａの同期パルス生成器３６ａ又は同期パルス出力端子４２ａからの同期パルスの出力タイミングと、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃのそれぞれの同期パルス入力端子又はカウンタ部への同期パルスの入力タイミングとの時間差を検出し、検出された時間差に基づき同期パルス比較値を定めてもよい。
【０１００】
・同期パルス比較値を更新する手法としては、上記第２の実施形態に例示したものに限らない。例えば、電源システムの起動毎にマスタコントローラ１６ａ及び第１のスレーブコントローラ１６ｂ同士に関する上記時間差を計測してかつ計測された時間差を記憶手段（不揮発性メモリ）に記憶しておき、記憶された上記時間差の変化量（例えば、前回の上記時間差と今回の上記時間差との変化量）に基づき、同期パルス比較値を更新してもよい。具体的には、例えば、上記時間差の変化量によって同期パルス比較値を増減補正することで同期パルス比較値を更新してもよい。この手法は、上記時間差の変化と、電源システムの経年劣化等に起因した同期パルスの出力タイミングを早める度合いの変化とが相関を有すると考えられることによるものである。こうした手法は、例えば、マスタコントローラ１６ａのＰＷＭ出力端子４０ａから第１のスレーブコントローラ１６ｂのパルス計測部４６ｂまでの信号経路における伝播遅延に起因する信号の遅延時間が大きく、上記計測された時間差だけ同期パルスの出力タイミングを早める手法によっては各コントローラ間のリセットタイミング同士のずれを適切に調節できない場合に有効であると考えられる。
【０１０１】
・上記第２の実施形態では、第１，第２のスレーブコントローラ１６ｂ，１６ｃのパルス計測部においてＰＷＭ信号の論理反転タイミングの時間差を計測したがこれに限らず、マスタコントローラ１６ａのパルス計測部４６ａにおいて計測してもよい。
【０１０２】
・上記第２，第３の実施形態の各ＤＣＤＣコンバータにおいて、ドライバ回路２７からスイッチング素子Ｓｊｋのゲートまでの電気経路の電圧を検出するセンサ等、高圧システム側にセンサを備え、高圧システム側のセンサの検出値を用いて比較値設定処理や遅延時間調節処理を行ってもよい。
【０１０３】
具体的には、例えば、スイッチング素子のゲート電圧を検出するセンサを備え、第１のスレーブコントローラ１６ｂにおいて、マスタコントローラ１６ａのＰＷＭ出力端子４０ａから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングと、マスタＤＣＤＣ１２ａのスイッチング素子のゲート電圧がオン状態を規定する閾値電圧を超えるタイミングとの時間間隔を計測する。また、第１のスレーブコントローラ１６ｂにおいて、このコントローラ１６ｂのＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングと、第１のスレーブＤＣＤＣ１２ｂのスイッチング素子のゲート電圧が上記閾値電圧を超えるタイミングとの時間間隔を計測する。そして、第１のスレーブコントローラ１６ｂに対応する上記時間間隔からマスタコントローラ１６ａに対応する上記時間間隔を減算した値が０よりも大きいほど、マスタコントローラ１６ａにおけるカウンタ値のリセットタイミングに対して同期パルスの出力タイミングを早めればよい。これにより、ドライバ遅延やスイッチング素子遅延がスイッチング素子のオン切替タイミングのずれに及ぼす影響を抑制できると考えられる。
【０１０４】
・上記第２の実施形態において、比較値設定処理が実行される状況としては、電源システムの起動時に限らず、例えば、電源システムの通常動作中であってもよい。この場合、上記遅延時間の検出精度を高める観点から、電源システムの動作状態が過渡状態となる場合に比較値設定処理を中断することが望ましい。
【０１０５】
・出力タイミング進角処理としては、上記第３の実施形態に例示したものに限らない。例えば、マスタコントローラから複数のスレーブコントローラのそれぞれまで同期パルスが伝達されるのに要する遅延時間のうち最小値及び最大値以外の遅延時間を選択し、選択された遅延時間だけマスタコントローラのリセットタイミングに対して同期パルスの出力タイミングを早める処理を行ってもよい。この場合であっても、各ＤＣＤＣコンバータのそれぞれに対応するスイッチング素子のオン切替タイミングのうち一部について同期させることはできる。なお、この場合、出力タイミング進角処理によって早められた遅延時間よりも短い遅延時間に対応するコントローラでは、遅延時間調節処理は不要となる。
【０１０６】
・マスタコントローラ１６ａからの同期パルスの出力タイミングとしては、カウンタ値のリセットタイミングに限らない。例えば、カウンタ値が上限値よりも所定値小さい値になるタイミングで同期パルスを出力させてもよい。
【０１０７】
・上記各実施形態では、複数のＤＣＤＣコンバータのそれぞれのスイッチング素子のオン切替タイミング同士を同期させる構成としたがこれに限らない。例えば、これらＤＣＤＣコンバータのそれぞれのスイッチング素子のオン切替タイミングを互いに相違させる構成としてもよい。具体的には、例えば、特開２００９−１００５１５号公報の図４に示されるように、スイッチング周期をＤＣＤＣコンバータの数で除算した値を規定時間とし、複数のＤＣＤＣコンバータのそれぞれのスイッチング素子のオン切替タイミングが互いに上記規定時間ずれるようにしてもよい。この場合、上記遅延時間に起因して、これらＤＣＤＣコンバータのそれぞれの出力電圧挙動が当初想定したものからずれることにより、電源システムの出力電圧のリプル（変動）が大きくなるおそれがある。このため、こうした電源システムに対しても、本願発明の適用が有効であると考えられる。
【０１０８】
・本願発明が適用されるＤＣＤＣコンバータとしては、デジタル制御方式のものに限らず、アナログ制御方式のものであってもよい。この場合であっても、スレーブコントローラにおいて、マスタコントローラから出力される基準信号の入力タイミングと関係付けてスイッチング素子のオン切替タイミングを定める回路構成を採用するならば、上記遅延時間に起因して、これらＤＣＤＣコンバータのそれぞれに対応する上記オン切替タイミング同士がずれるおそれがある。このため、アナログ制御方式のＤＣＤＣコンバータを備える電源システムに対しても、本願発明の適用が有効であると考えられる。
【０１０９】
・電力変換装置としては、降圧コンバータに限らず、昇圧コンバータであってもよい。また、電力変換装置としては、絶縁型のものではなく、例えば特開２００９−１００５１５号公報の図１に示されるように、非絶縁型のものであってもよい。
【０１１０】
・電力変換装置の備えるスイッチング素子としては、上記各実施形態に例示したものに限らず、例えば、バイポーラトランジスタやＩＧＢＴ等であってもよい。
【０１１１】
・本願発明が適用される車両としては、ハイブリッド車両に限らず、例えば、車載主機として回転機のみを備える電気自動車であってもよい。また、本願発明の適用対象としては、車両に限らない。
【符号の説明】
【０１１２】
１０…高圧バッテリ、１２ａ…マスタＤＣＤＣ、１２ｂ…第１のスレーブＤＣＤＣ、１２ｃ…第２のスレーブＤＣＤＣ、１６ａ…マスタコントローラ、１６ｂ…第１のスレーブコントローラ、１６ｃ…第２のスレーブコントローラ、Ｓｐ１，Ｓｎ１，Ｓｐ２，Ｓｎ２…スイッチング素子。
【技術分野】
【０００１】
本発明は、スイッチング素子をオンオフ操作するコントローラを有してかつ、前記スイッチング素子のオンオフ操作によって入力電圧を所定に変換して出力する電力変換装置を複数備え、複数の前記電力変換装置が並列接続されてなる電源システムに関する。
【背景技術】
【０００２】
従来、例えば下記特許文献１に見られるように、複数並列接続されたＤＣＤＣコンバータによって負荷に電力を供給するアナログ制御方式の電源システムが知られている。詳しくは、このシステムでは、複数のＤＣＤＣコンバータのそれぞれにコントローラが備えられ、これらコントローラのそれぞれは、自身が備えられるＤＣＤＣコンバータのスイッチング素子を操作対象とする。そして、これらコントローラのそれぞれにおいて、ＤＣＤＣコンバータの出力電圧及び目標電圧をコンパレータで比較し、この比較結果に基づくコンパレータの出力信号とキャリア（例えば、三角波やのこぎり波）とを大小比較する。そして、この大小比較結果に基づき、スイッチング素子をオンオフ操作する操作信号（ＰＷＭ信号）を生成してスイッチング素子に対して出力する。これにより、ＤＣＤＣコンバータの出力電圧を目標電圧にフィードバック制御している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１００５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
また、電源システムとしては、上記アナログ制御方式のものの他に、デジタル制御方式のものもある。デジタル制御方式の電源システムでは通常、複数のコントローラのそれぞれにおいて以下のようにスイッチング素子がオンオフ操作される。
【０００５】
複数のコントローラのうち一部であってかつ少なくとも１つ（以下、マスタコントローラ）は、自身に対応するスイッチング素子のオンオフ操作周期で基準信号を出力する。また、マスタコントローラは、自身に対応するスイッチング素子のオン状態への切替タイミングを基準信号の出力タイミングと関係付けて設定する。一方、複数のコントローラのうちマスタコントローラ以外のコントローラ（以下、スレーブコントローラ）は、自身に対応するスイッチング素子のオン状態への切替タイミングを上記基準信号の入力タイミングと関係付けて設定する。
【０００６】
ここで、各コントローラ内の信号経路や、マスタコントローラ及びスレーブコントローラ間を接続する信号経路を基準信号が伝達される場合、基準信号の伝達に時間遅れを伴うことに起因して、マスタコントローラから基準信号が出力されてからこの信号がスレーブコントローラに入力されるまでに一定の遅延時間を要することがある。このとき、スレーブコントローラにおける基準信号の入力タイミングがマスタコントローラにおける基準信号の出力タイミングよりも遅れることとなり、スレーブコントローラに対応するスイッチング素子のオン状態への切替タイミングと、マスタコントローラに対応するスイッチング素子のオン状態への切替タイミングとの時間間隔が当初想定したものからずれる懸念がある。そしてこの場合、ＤＣＤＣコンバータの並列接続体の出力特性が当初想定したものからずれるおそれがある。
【０００７】
なお、こうした問題は、デジタル制御方式の電力変換装置に限らず、アナログ制御方式のものであっても起こり得るものである。
【０００８】
本発明は、上記課題を解決するためになされたものであり、その目的は、複数の電力変換装置が並列接続されてなる電源システムにおいて、複数の電力変換装置のそれぞれのスイッチング素子のオン状態への切替タイミングが適切なものからずれることを好適に抑制できる電源システムを提供することにある。
【課題を解決するための手段】
【０００９】
以下、上記課題を解決するための手段、及びその作用効果について記載する。
【００１０】
請求項１記載の発明は、スイッチング素子をオンオフ操作するコントローラを有してかつ、前記スイッチング素子のオンオフ操作によって入力電圧を所定に変換して出力する電力変換装置を複数備え、複数の前記電力変換装置が並列接続されてなる電源システムにおいて、前記コントローラは、複数の前記電力変換装置のそれぞれに備えられてかつ、自身が備えられる前記電力変換装置の前記スイッチング素子を操作対象とし、複数の前記コントローラのうち一部であってかつ少なくとも１つは、それ以外の前記コントローラに対して、自身に対応する前記スイッチング素子のオンオフ操作周期で基準信号を出力し、前記基準信号を出力するコントローラは、自身に対応する前記スイッチング素子のオン状態への切替タイミングを前記基準信号の出力タイミングと関係付けて設定し、複数の前記コントローラのうち前記基準信号を出力しないコントローラは、自身に対応する前記スイッチング素子のオン状態への切替タイミングを前記基準信号の入力タイミングと関係付けて設定し、前記基準信号を出力するコントローラは、該コントローラから前記基準信号を出力しないコントローラまで前記基準信号の伝達に要する遅延時間に基づき、自身に対応する前記切替タイミングと前記基準信号の出力タイミングとの時間間隔を設定する処理を行うことを特徴とする。
【００１１】
複数のコントローラのうち基準信号を出力するコントローラ（以下、マスタコントローラ）からそれ以外のコントローラ（以下、スレーブコントローラ）まで基準信号の伝達に一定の遅延時間を要することがある。ここで、上記発明では、上記遅延時間に基づき、マスタコントローラにおいて自身に対応する上記オン状態への切替タイミングと基準信号の出力タイミングとの時間間隔を設定する処理を行う。こうした上記発明によれば、スレーブコントローラへの基準信号の入力タイミングがマスタコントローラの基準信号の出力タイミングから大きく遅れることで、スレーブコントローラに対応する上記オン状態への切替タイミングとマスタコントローラに対応する上記オン状態への切替タイミングとの時間間隔が当初想定したものから大きくずれることを抑制することができる。これにより、電源システムの出力特性が当初想定したものからずれることを抑制することができる。
【００１２】
請求項２記載の発明は、請求項１記載の発明において、前記基準信号は、該基準信号を出力するコントローラに対応する前記切替タイミングと前記基準信号を出力しないコントローラに対応する前記切替タイミングとを一致させるためのものであり、前記基準信号を出力するコントローラは、前記設定する処理として、前記遅延時間が長いほど、自身に対応する前記切替タイミングに対して前記基準信号の出力タイミングを早める処理を行うことを特徴とする。
【００１３】
上記発明では、電源システムの給電先の要求電流を複数の電力変換装置のそれぞれに均等に負担させるべく、マスタコントローラから出力される基準信号をマスタコントローラに対応する上記切替タイミングとスレーブコントローラに対応する上記切替タイミングとを一致させるために用いている。ここで、上記遅延時間によって複数のコントローラのそれぞれに対応する上記切替タイミング同士がずれると、先にオン状態へと切り替えられたスイッチング素子が備えられる電力変換装置の電流負担が大きくなり、電流負担が大きくなる電力変換装置の信頼性が低下するおそれがある。
【００１４】
この点、上記発明では、マスタコントローラにおいて、上記遅延時間が長いほど、自身に対応する上記切替タイミングに対して基準信号の出力タイミングを早める処理を行う。このため、複数のコントローラのそれぞれに対応する上記切替タイミング同士がずれることを抑制することができ、上記遅延時間に起因して特定の電力変換装置の電流負担が大きくなることを抑制することができる。これにより、電源システムの信頼性の低下を好適に抑制することができる。
【００１５】
請求項３記載の発明は、請求項１又は２記載の発明において、前記コントローラは、前記スイッチング素子を２値信号によってオンオフ操作し、複数の前記コントローラのうち少なくとも１つには、前記基準信号を出力するコントローラによって生成される前記２値信号の論理反転タイミングと、前記基準信号を出力しないコントローラによって生成される前記２値信号の論理反転タイミングとの時間差を検出する時間差検出手段が更に備えられ、前記基準信号を出力するコントローラは、前記時間差検出手段によって検出される時間差に基づき、前記時間間隔を可変設定する処理を更に行うことを特徴とする。
【００１６】
マスタコントローラにおいて、自身に対応する上記切替タイミングと基準信号の出力タイミングとの時間間隔が適切なものからずれる事態が生じ得る。これは、例えば、電源システムの経年劣化に起因して上記遅延時間が変化したり、電源システムの個体差に起因して電源システム毎に遅延時間が相違したりすることによる。ここで、マスタコントローラによって生成される２値信号の論理反転タイミング及びスレーブコントローラによって生成される２値信号の論理反転タイミングの時間差は、電源システムの経年劣化によって変化し得る。また、上記時間差は、電源システム毎に相違し得る。こうした点に着目すると、上記時間差は、上記時間間隔を定める指標になると考えられる。
【００１７】
この点に鑑み、上記発明では、時間差検出手段によって検出される上記時間差に基づき、上記時間間隔を可変設定する処理を行う。これにより、電源システムの経年劣化等が上記時間間隔に及ぼす影響を好適に抑制することができる。
【００１８】
請求項４記載の発明は、請求項１〜３のいずれか1項に記載の発明において、複数の前記コントローラのうち前記基準信号を出力しないコントローラは複数であり、前記基準信号を出力するコントローラは、前記設定する処理として、前記基準信号を出力するコントローラから該基準信号を出力しないコントローラのそれぞれまで該基準信号の伝達に要する前記遅延時間のうち最小値以外の遅延時間に基づき、前記時間間隔を設定する処理を行い、前記基準信号を出力するコントローラから該基準信号を出力しないコントローラのそれぞれまで該基準信号の伝達に要する前記遅延時間のうち前記設定する処理で用いられた遅延時間よりも短い遅延時間に対応する前記基準信号を出力しないコントローラには、前記基準信号の取得タイミングを遅延させる遅延手段が更に備えられることを特徴とする。
【００１９】
マスタコントローラとスレーブコントローラのそれぞれとの間の上記遅延時間は互いに相違し得る。この場合、マスタコントローラにおいて上記時間間隔を設定する処理を行ったとしても、複数の電力変換装置のそれぞれに対応する上記切替タイミングが適切なものからずれる事態を適切に抑制することができないおそれがある。ここで、上記発明では、上記遅延手段を備えることで、スレーブコントローラにおいて、上記切替タイミングを定めるための基準となる基準信号の取得タイミングを遅延させる。これにより、マスタコントローラとスレーブコントローラのそれぞれとの間の上記遅延時間が互いに相違する場合であっても、この相違が上記切替タイミングのずれに及ぼす影響を好適に抑制することができる。
【００２０】
請求項５記載の発明は、請求項４記載の発明において、前記コントローラは、前記スイッチング素子を２値信号によってオンオフ操作し、複数の前記コントローラのうち少なくとも１つには、前記基準信号を出力するコントローラによって生成される前記２値信号の論理反転タイミングと、前記基準信号を出力しないコントローラのそれぞれによって生成される前記２値信号の論理反転タイミングとの時間差のそれぞれを検出する手段が更に備えられ、前記遅延手段は、前記検出される時間差のそれぞれに基づき、前記基準信号の取得タイミングの遅延度合いを可変設定することを特徴とする。
【００２１】
マスタコントローラによって生成される２値信号の論理反転タイミングと、スレーブコントローラのそれぞれによって生成される２値信号の論理反転タイミングとの時間差のそれぞれは、マスタコントローラの基準信号の出力タイミングと、スレーブコントローラのそれぞれの基準信号の入力タイミングとのずれ度合いを把握するための指標となる。この点に鑑み、上記発明では、遅延手段によって上記態様にて基準信号の取得タイミングの遅延度合いを可変設定する。これにより、電源システムの経年劣化等に起因して基準信号の取得タイミングの遅延度合いが適切なものからずれる事態の発生を抑制することなどができる。
【図面の簡単な説明】
【００２２】
【図１】第１の実施形態にかかる電源システムの構成図。
【図２】同期パルスの伝達遅延の発生要因を示す図。
【図３】従来技術にかかる同期パルスの伝達遅延態様の一例を示す図。
【図４】第１の実施形態にかかる出力タイミング進角処理の一例を示す図。
【図５】第２の実施形態にかかる電源システムの構成図。
【図６】同実施形態にかかる比較値設定処理の処理内容を示す図。
【図７】第３の実施形態にかかる遅延調節部の概要を示す図。
【図８】同実施形態にかかる比較値設定処理及び遅延時間調節処理の処理内容を示す図。
【発明を実施するための形態】
【００２３】
（第１の実施形態）
以下、本発明にかかるデジタル制御方式の電源システムを車載主機として回転機及びエンジンを備えるハイブリッド車両に適用した第１の実施形態について、図面を参照しつつ説明する。
【００２４】
図１に、本実施形態にかかる電源システムの全体構成を示す。
【００２５】
図示される高圧バッテリ１０は、車載高圧システム側の車載負荷の電力供給源であり、例えば数百Ｖ以上の所定の高電圧を有する蓄電池である。なお、上記車載負荷としては、例えば、車載主機としての図示しない回転機(モータジェネレータ)がある。また、高圧バッテリ１０としては、例えば、リチウムイオン蓄電池や、ニッケル水素蓄電池を採用することができる。
【００２６】
高圧バッテリ１０は、複数（３つ）並列接続されたＤＣＤＣコンバータ１２ａ，１２ｂ，１２ｃに接続可能とされている。これらＤＣＤＣコンバータ１２ａ，１２ｂ，１２ｃのそれぞれの出力側は、車載低圧システム側の車載負荷１３に接続されている。本実施形態では、車載負荷１３として、低圧バッテリや、エンジン駆動用のアクチュエータ（燃料噴射弁等）を想定している。なお、低圧バッテリは、所定の低電圧（例えば１２Ｖ）を出力する蓄電池（例えば鉛蓄電池）である。
【００２７】
ちなみに、本実施形態では、以降、これらＤＣＤＣコンバータ１２ａ，１２ｂ，１２ｃのうち１２ａをマスタＤＣＤＣと称し、１２ｂを第１のスレーブＤＣＤＣと称し、１２ｃを第２のスレーブＤＣＤＣと称すこととする。
【００２８】
また、本実施形態において、マスタＤＣＤＣ１２ａ、第１のスレーブＤＣＤＣ１２ｂ及び第２のスレーブＤＣＤＣ１２ｃの構造や性能は同一である。このため、本実施形態では、以降、マスタＤＣＤＣ１２ａを中心にＤＣＤＣコンバータの詳細を説明し、第２のスレーブＤＣＤＣ１２ｃの内部の詳細な図示を省略している。さらに、第１のスレーブＤＣＤＣ１２ｂ及び第２のスレーブＤＣＤＣ１２ｃについては、基本的には、マスタＤＣＤＣ１２ａに付された符号に準じた符号を付してある。
【００２９】
マスタＤＣＤＣ１２ａは、電力変換回路１４ａ及びコントローラ（以下、マスタコントローラ１６ａ）を備えて構成されるデジタル制御方式の電力変換装置である。詳しくは、マスタＤＣＤＣ１２ａは、これら部品が回路基板（例えば単一の回路基板）上に実装されてかつ上記回路基板が筐体（ケース）に収容されてなり、高圧バッテリ１０の電圧を降圧して出力する絶縁型コンバータである。
【００３０】
上記電力変換回路１４ａは、一対のスイッチング素子Ｓｐ１，Ｓｎ１の直列接続体及び一対のスイッチング素子Ｓｐ２，Ｓｎ２の直列接続体の並列接続体（フルブリッジ回路）と、トランス１８とを備えて構成されている。ここで、本実施形態では、上記スイッチング素子Ｓｊｋ（ｊ＝ｐ，ｎ、ｋ＝１，２）として、ＮチャネルＭＯＳトランジスタを想定している。
【００３１】
高電位側のスイッチング素子Ｓｐ１，Ｓｐ２の入力端子（ドレイン）は、高圧バッテリ１０の正極側に接続され、低電位側のスイッチング素子Ｓｎ１，Ｓｎ２の出力端子（ソース）は、高圧バッテリ１０の負極側に接続されている。なお、スイッチング素子Ｓｊｋのドレイン−ソース間のそれぞれには、スイッチング素子Ｓｊｋの図示しない寄生ダイオード又はフリーホイールダイオードが接続されている。
【００３２】
一対のスイッチング素子Ｓｐ１，Ｓｎ１の接続点、及び一対のスイッチング素子Ｓｐ２，Ｓｎ２の接続点のそれぞれには、トランス１８の１次側コイル１８ｔの両端のそれぞれが接続されている。
【００３３】
トランス１８の２次側コイル１８ｓの両端のそれぞれは、ダイオードＲＤ１，ＲＤ２のアノード側に接続され、これらダイオードＲＤ１，ＲＤ２のカソード側は短絡されている。そして、ダイオードＲＤ１，ＲＤ２は、リアクトル２０ｔ及びコンデンサ２０ｓからなる平滑回路２０（ＬＣフィルタ）に接続されている。
【００３４】
上記高圧バッテリ１０やマスタＤＣＤＣ１２ａの１次側は、高圧システムを構成し、マスタＤＣＤＣ１２ａの上記ケースに接続されたグランドラインＧＬから絶縁されている。これに対し、マスタＤＣＤＣ１２ａの２次側は、グランドラインＧＬを基準電位として動作する低圧システムを構成する。
【００３５】
このため、本実施形態では、トランス１８の２次側コイル１８ｓの中点タップｍｔがグランドラインＧＬに接続されている。こうした構成によれば、ダイオードＲＤ１，ＲＤ２は、高電位側のスイッチング素子Ｓｐ１及び低電位側のスイッチング素子Ｓｎ２がオン状態とされるか、高電位側のスイッチング素子Ｓｐ２及び低電位側のスイッチング素子Ｓｎ１がオン状態とされるかに応じて、２次側コイル１８ｓの両端の電圧の「１／２」の電圧を交互に出力することとなる。なお、中点タップｍｔとは、トランス１８の２次側コイル１８ｓの中央(両端子から等距離にある点である中点)に接続された端子のことである。
【００３６】
マスタＤＣＤＣ１２ａの１次側には、上記フルブリッジ回路の入力電圧を検出する入力側電圧センサ２２が備えられている。また、マスタＤＣＤＣ１２ａの２次側には、マスタＤＣＤＣ１２ａの出力電圧（平滑回路２０からの出力電圧）を検出する出力側電圧センサ２６が備えられている。
【００３７】
上記マスタコントローラ１６ａは、カウンタ部３０ａ、ＰＷＭ比較値生成器３２ａ、ＰＷＭ信号生成器３４ａ、同期パルス生成器３６ａ及び同期パルス比較値生成器３８ａを備えて構成され、車載負荷１３に電力を供給すべく、ドライバ回路２７を介してスイッチング素子Ｓｊｋをオンオフ操作するための操作信号ｇｊｋを生成するデジタル処理手段である。
【００３８】
詳しくは、カウンタ部３０ａは、所定周期で入力されるクロック（マスタクロック）に同期してカウンタ値をカウントアップする。また、カウンタ部３０ａは、自身のカウンタ値がその上限値に到達する場合に自身のカウンタ値をリセットする。すなわち、上記カウンタ値は、デジタル処理によって生成されたのこぎり波状の信号（キャリア）となる。
【００３９】
ＰＷＭ比較値生成器３２ａは、入力側電圧センサ２２や出力側電圧センサ２６の検出値に基づき、ＰＷＭ比較値を設定する。ＰＷＭ比較値は、基本的には、マスタＤＣＤＣ１２ａの出力電圧を目標電圧にフィードバック制御するための操作量として設定され、具体的には例えば、出力電圧及び目標電圧の偏差に基づく比例積分制御（ＰＩ制御）によって設定すればよい。ここでは、ＰＷＭ比較値が大きく設定されるほど、規定時間Ｔαに対するスイッチング素子のオン時間Ｔｏｎの比率「Ｔｏｎ／Ｔα」であるＤｕｔｙが大きくされる。なお、ＰＷＭ比較値は、カウンタ値の下限値及び上限値の範囲内の値とされる。
【００４０】
ちなみに、高圧システムと、低圧システムとは、図示しない絶縁素子（例えばフォトカプラ）によって絶縁されているため、入力側電圧センサ２２の検出値は、上記絶縁素子を介してＰＷＭ比較値生成器３２ａに入力される。また、アナログ信号としての上記検出値は、図示しないＡＤコンバータによってデジタル信号に変換された後、ＰＷＭ比較値の算出に用いられる。
【００４１】
ＰＷＭ信号生成器３４ａは、カウンタ部３０ａから出力されるカウンタ値と、ＰＷＭ比較値生成器３２ａから出力されるＰＷＭ比較値との大小比較に基づき、操作信号ｇｊｋとしてのＰＷＭ信号（２値信号）を生成する。詳しくは、カウンタ値がＰＷＭ比較値よりも小さい場合に論理「Ｈ」のＰＷＭ信号を生成し、カウンタ値がＰＷＭ比較値以上となる場合に論理「Ｌ」のＰＷＭ信号を生成する。
【００４２】
ここで、本実施形態では、マスタＤＣＤＣ１２ａ、第1のスレーブＤＣＤＣ１２ｂ及び第２のスレーブＤＣＤＣ１２ｃのそれぞれでスイッチング素子Ｓｊｋのオンタイミングが同期されるように、これらＤＣＤＣコンバータ１２ａ〜１２ｃのそれぞれにおいてＰＷＭ信号を生成する。これは、車載負荷１３の要求電流をこれらＤＣＤＣコンバータ１２ａ〜１２ｃのそれぞれに均等に負担させるためである。
【００４３】
なお、生成されたＰＷＭ信号ｇｊｋは、ＰＷＭ出力端子４０ａ及びドライバ回路２７を介してスイッチング素子Ｓｊｋの開閉制御端子（ゲート）に伝達され、これにより、スイッチング素子Ｓｊｋがオンオフ操作される。また、カウンタ部３０ａによって所定周期でカウンタ値のリセットがなされることから、カウンタ値がリセットされる時間間隔（リセット周期）がスイッチング素子のスイッチング周期となる。
【００４４】
また、本実施形態では、上述したように、一対のスイッチング素子Ｓｐ１，Ｓｎ２と、一対のスイッチング素子Ｓｐ２，Ｓｎ１とが基本的には交互にオンオフするようにこれらスイッチング素子Ｓｊｋのそれぞれに対するＰＷＭ信号が生成される。この生成手法について、マスタコントローラ１６ａを例に説明すると、具体的には例えば、カウンタ値及びＰＷＭ比較値の大小比較によってスイッチング素子Ｓｐ１に対するＰＷＭ信号を生成し、生成されたスイッチング素子Ｓｐ１に対するＰＷＭ信号に論理反転処理及びデットタイム生成処理を施すことによってスイッチング素子Ｓｎ１に対するＰＷＭ信号を生成する。そして、生成されたスイッチング素子Ｓｐ１，Ｓｎ１に対するＰＷＭ信号に論理反転タイミングの位相シフト処理を施すことによってスイッチング素子Ｓｐ２，Ｓｎ２に対するＰＷＭ信号を生成する。
【００４５】
ちなみに、ＰＷＭ信号を生成する手法としては、上述した手法に限らず、例えば以下の手法であってもよい。まず、カウンタ値及びＰＷＭ比較値の大小比較によってスイッチング素子Ｓｐ２に対するＰＷＭ信号を生成し、生成されたスイッチング素子Ｓｐ２に対するＰＷＭ信号に論理反転処理及びデットタイム生成処理を施すことによってスイッチング素子Ｓｎ２に対するＰＷＭ信号を生成する。そして、生成されたスイッチング素子Ｓｐ２，Ｓｎ２に対するＰＷＭ信号に論理反転タイミングの位相シフト処理を施すことによってスイッチング素子Ｓｐ１，Ｓｎ１に対するＰＷＭ信号を生成する。
【００４６】
さらに、ＰＷＭ信号を生成する手法としては、例えば以下の手法であってもよい。まず、カウンタ値及びＰＷＭ比較値の大小比較によって、スイッチング素子Ｓｐ１及びスイッチング素子Ｓｐ２のそれぞれに対するＰＷＭ信号を各別に生成する。次に、各別に生成されたスイッチング素子Ｓｐ１及びスイッチング素子Ｓｐ２のそれぞれに対するＰＷＭ信号に論理反転処理及びデットタイム生成処理を施すことにより、スイッチング素子Ｓｎ１及びスイッチング素子Ｓｎ２のそれぞれに対するＰＷＭ信号を生成する。
【００４７】
マスタコントローラ１６ａは、さらに、ＰＷＭ信号の生成に関して基準となるタイミングを第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃに知得させるべく、同期パルス出力端子４２ａから自身のカウンタ値のリセット周期で基準信号としての同期パルスを出力する。詳しくは、カウンタ部３０ａから出力されるカウンタ値と、同期パルス比較値生成器３８ａから出力される同期パルス比較値との大小比較に基づき同期パルスを生成して出力する。より詳しくは、カウンタ値が同期パルス比較値と一致するタイミングで同期パルスを生成して出力する。なお、同期パルス比較値は、カウンタ値の下限値及び上限値の範囲内の値とされる。
【００４８】
同期パルス出力端子４２ａから出力された同期パルスは、第１のスレーブコントローラ１６ｂの同期パルス入力ピン４４ｂを介して第１のスレーブコントローラ１６ｂのカウンタ部３０ｂに入力されるとともに、第２のスレーブコントローラ１６ｃの同期パルス入力ピン（図示せず）を介して第２のスレーブコントローラ１６ｃのカウンタ部（図示せず）に入力される。
【００４９】
第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラのカウンタ部のそれぞれは、自身に同期パルスが入力されるタイミングで自身のカウンタ値をリセットする。
【００５０】
ちなみに、上述したように、マスタＤＣＤＣ１２ａ、第１のスレーブＤＣＤＣ１２ｂ及び第２のスレーブＤＣＤＣ１２ｃは同一構造であるものの、マスタコントローラ１６ａについては、同期パルスの入力機能が不要である。このため、本実施形態では、マスタコントローラ１６ａの同期パルス入力端子４４ａは使用されていない。また、これらスレーブコントローラ１６ｂ，１６ｃから同期パルスが出力されないことから、スレーブコントローラ１６ｂ，１６ｃの同期パルス出力端子は使用されていない。
【００５１】
次に、本実施形態にかかる出力タイミング進角処理について説明する。この処理は、マスタコントローラ１６ａにおけるカウンタ値のリセットタイミングに対して同期パルスの出力タイミングを早める処理である。以下、出力タイミング進角処理を採用する理由、及びこの処理の詳細について説明する。
【００５２】
マスタコントローラ１６ａの同期パルス生成器３６ａから同期パルスが出力されてから同期パルスが第１，第２のスレーブコントローラ１６ｂ，１６ｃのカウンタ部に入力されるまでには、一定の遅延時間が生じ得る。これは、図２に示すように、ロジック遅延、素子遅延、信号線遅延等の種々の遅延要因によって発生する。
【００５３】
詳しくは、ロジック遅延は、各コントローラにおいて実行される所定の処理に一定の時間を要すること等に起因する遅延である。また、素子遅延は、各コントローラ内の信号経路となる種々の素子に起因する遅延である。さらに、伝播遅延は、各コントローラ間を接続する信号経路に起因する遅延である。以降、本実施形態では、これら遅延を合わせて複合遅延と称すこととする。
【００５４】
なお、同期パルスに限らず、各コントローラ（各ＤＣＤＣコンバータ）のそれぞれで生成されたＰＷＭ信号についての遅延も生じ得る。ＰＷＭ信号の遅延について、マスタＤＣＤＣ１２ａを例に説明すると、ＰＷＭ信号生成器３４ａから出力されたＰＷＭ信号がドライバ回路２７内を伝達されることに起因する遅延（ドライバ遅延）、及びドライバ回路２７から出力されるＰＷＭ信号がスイッチング素子のゲートに伝達されてからスイッチング素子が実際にオン状態とされるまでに一定の時間を要することに起因する遅延（スイッチング素子遅延）などがある。
【００５５】
上記複合遅延が生じると、例えば、マスタコントローラ１６ａにおいて同期パルスの出力タイミングとリセットタイミングとを同期させる制御ロジックを採用する場合、図３に示すように、マスタコントローラ１６ａにおける各カウンタ値のリセットタイミングと、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃのそれぞれの各カウンタ値のリセットタイミングとがずれることとなる。
【００５６】
詳しくは、図３（ａ−１）に、マスタコントローラ１６ａのカウンタ部３０ａのカウンタ値の推移を示し、図３（ｂ−１）に、マスタコントローラ１６ａのＰＷＭ信号生成器３４ａから出力されるＰＷＭ信号の推移を示し、図３（ｃ−１）に、マスタコントローラ１６ａの同期パルス生成器３６ａから出力される同期パルスの推移を示す。また、図３（ａ−２）に、第１のスレーブコントローラ１６ｂのカウンタ部３０ｂのカウンタ値の推移を示し、図３（ｂ−２）に、第１のスレーブコントローラ１６ｂのＰＷＭ信号生成器３４ｂから出力されるＰＷＭ信号の推移を示し、図３（ｃ−２）に、第１のスレーブコントローラ１６ｂのカウンタ部３０ｂに入力される同期パルスの推移を示す。ちなみに、図３では、第２のスレーブコントローラ１６ｃの動作様態については省略している。また、図３では、各コントローラで生成される４つのスイッチング素子Ｓｊｋに対するＰＷＭ信号ｇｊｋのうち１つのみについて示している。
【００５７】
図示される例では、マスタコントローラ１６ａのカウンタ値のリセットタイミングである時刻ｔ１において、同期パルスが出力される。この同期パルスは、複合遅延に起因した遅延時間を伴って時刻ｔ２において第１のスレーブコントローラ１６ｂのカウンタ部３０ｂに入力される。
【００５８】
同期パルスの伝達遅延が生じる場合、マスタコントローラ１６ａのカウンタ値のリセットタイミングと第１のスレーブコントローラ１６ｂのカウンタ値のリセットタイミングとを同期させることを意図しても、これを実現することができず、マスタＤＣＤＣ１２ａ及び第1のスレーブＤＣＤＣ１２ｂのそれぞれに対応するスイッチング素子のオン切替タイミング同士がずれることとなる。この場合、先にオン状態に切り替えられたスイッチング素子に対応するＤＣＤＣコンバータの電流負担が大きくなることから、電源システムに備えられるＤＣＤＣコンバータ1２ａ，１２ｂ，１２ｃのうち特定のＤＣＤＣコンバータの電流負担が大きくなるおそれがある。そしてこの場合、電源システムの信頼性が低下するおそれがある。
【００５９】
こうした問題を解決すべく、本実施形態では、マスタコントローラ１６ａにおいて上記出力タイミング進角処理を行う。ここでは、マスタコントローラ１６ａにおけるリセットタイミングに対して同期パルスの出力タイミングを早める度合いを上記遅延時間が長いほど大きくする。これは、同期パルス比較値生成器３８ａによって生成される同期パルス比較値の設定によって実現できる。すなわち、同期パルス比較値は、上記遅延時間が長いほど小さく設定される。
【００６０】
図４に、本実施形態にかかる出力タイミング進角処理の一例を示す。詳しくは、図４（ａ―１）〜図４（ｃ−２）のそれぞれは、図３（ａ―１）〜図３（ｃ−２）のそれぞれに対応している。
【００６１】
図示される例では、マスタコントローラ１６ａにおいて、複合遅延に起因する遅延時間だけ同期パルスの出力タイミング（時刻ｔ１）をリセットタイミング（時刻ｔ２）に対して早めている。このため、マスタコントローラ１６ａにおけるカウンタ値のリセットタイミングと、第１のスレーブコントローラ１６ｂにおけるカウンタ値のリセットタイミングとの時間差を意図したものとする（これらリセットタイミングを同期させる）ことができる。これにより、マスタコントローラ１６ａ、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃのそれぞれに対応するスイッチング素子のオン切替タイミング同士のずれを抑制することができ、ひいてはこれらＤＣＤＣコンバータの電流負担を均等化することができる。
【００６２】
なお、本実施形態では、上記同期パルス比較値を、予め設定された固定値としている。ここで、同期パルス比較値の設定手法について説明すると、例えば以下の手法を採用することができる。
【００６３】
まず、電源システムの製造工程の出荷検査において、電源システムとは別の外部装置によって、マスタコントローラ１６ａのＰＷＭ出力端子４０ａから出力されるＰＷＭ信号の論理反転タイミングと、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃのそれぞれのＰＷＭ出力端子から出力されるＰＷＭ信号の論理反転タイミングとの時間差のそれぞれを検出する。そして、検出されたこれら時間差に基づき同期パルス比較値を定める。ここでは、検出されたこれら時間差同士が略同一の場合、検出されたこれら時間差のうちのいずれかを選択し、選択された時間差だけ同期パルスの出力タイミングをマスタコントローラ１６ａのリセットタイミングに対して早めることのできる同期パルス比較値を定めればよい。一方、検出されたこれら時間差同士が大きく相違する場合、これら時間差のうちの最大値・最小値、又はこれら時間差の平均値だけ同期パルスの出力タイミングをリセットタイミングに対して早めることのできる同期パルス比較値を定めればよい。
【００６４】
このように、本実施形態では、マスタコントローラ１６ａにおいて自身のカウンタ値のリセットタイミングに対して同期パルスの出力タイミングを早める出力タイミング進角処理を行った。これにより、電源システムに備えられる各ＤＣＤＣコンバータの出力電圧の調節精度の低下を抑制することができ、ひいては電源システムの信頼性の低下を好適に回避することができる。
【００６５】
（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００６６】
図５に、本実施形態にかかる電源システムの構成を示す。なお、図５において、先の図１に示した部材等と同一の部材等については、便宜上同一の符号を示している。また、図５では、各ＤＣＤＣコンバータについては、主にコントローラ部分のみを示している。
【００６７】
図示されるように、マスタコントローラ１６ａ，第１のスレーブコントローラ１６ｂ，第２のスレーブコントローラ１６ｃには、さらに、パルス計測部４６ａ，４６ｂ，４６ｃと、通信部４８ａ，４８ｂ，４８ｃとが備えられている。
【００６８】
第１のスレーブコントローラ１６ｂのパルス計測部４６ｂには、自身に対応するＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号と、マスタコントローラ１６ａのＰＷＭ出力端子４０ａから出力されるＰＷＭ信号とが入力される。また、第２のスレーブコントローラ１６ｃのパルス計測部４６ｃには、自身に対応するＰＷＭ出力端子４０ｃから出力されるＰＷＭ信号と、マスタコントローラ１６ａのＰＷＭ出力端子４０ａから出力されるＰＷＭ信号とが入力される。
【００６９】
通信部４８ａ，４８ｂ，４８ｃのそれぞれは、内部バス５０を介して自身に対応するパルス計測部の出力信号を他の通信部に伝達する機能を有する。
【００７０】
次に、本実施形態にかかる比較値設定処理について説明する。
【００７１】
この処理では、まず、マスタコントローラ１６ａから出力される４つのＰＷＭ信号と、第１のスレーブコントローラ１６ｂ（第２のスレーブコントローラ１６ｃ）から出力される４つのＰＷＭ信号とのうち対となるＰＷＭ信号について、マスタコントローラ１６ａから出力されるＰＷＭ信号の論理反転タイミングと、第１のスレーブコントローラ１６ｂ（第２のスレーブコントローラ１６ｃ）から出力されるＰＷＭ信号の論理反転タイミングとの時間差をパルス計測部４６ｂ（４６ｃ）にて計測する。そして、計測される時間差に基づき、マスタコントローラ１６ａにおけるリセットタイミングに対して同期パルスの出力タイミングを早める度合いを更新すべく同期パルス比較値を可変設定する。
【００７２】
図６に、本実施形態にかかる比較値設定処理の処理内容を示す。詳しくは、図６に、マスタコントローラ１６ａ及び第１のスレーブコントローラ１６ｂのそれぞれにおける上記処理内容を示す。なお、比較値設定処理に関して、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃのそれぞれの処理内容が同一であることから、図６では、第２のスレーブコントローラ１６ｃについての図示を省略している。また、本実施形態では、電源システムの起動時（電源システムを動作可能とするための処理が実行される期間）において比較値設定処理が実行される。
【００７３】
まず、Ｓ１０に示すように、マスタコントローラ１６ａ及び第１のスレーブコントローラ１６ｂのそれぞれからＰＷＭ信号が出力される。なお、本実施形態では、各コントローラにおいて、特定（１つ）のスイッチング素子に対するＰＷＭ信号を出力させることとする。
【００７４】
続いて、Ｓ１２に示すように、第１のスレーブコントローラ１６ｂのパルス計測部４６ｂにおいて、自身に対応するＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングと、マスタコントローラ１６ａのＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングとの時間差ΔＴを計測する。
【００７５】
続いて、Ｓ１４に示すように、第１のスレーブコントローラ１６ｂのパルス計測部４６ｂにおいて計測された時間差ΔＴを通信部４８ｂ、内部バス５０及び通信部４８ａを介してマスタコントローラ１６ａの同期パルス比較値生成器３８ａに送信する。
【００７６】
続いて、Ｓ１６に示すように、同期パルス比較値生成器３８ａにおいて、受信された時間差ΔＴに基づき同期パルス比較値を設定する。詳しくは、受信された時間差ΔＴが長いほど同期パルスの出力タイミングをマスタコントローラ１６ａのリセットタイミングよりも早めることが要求されることから、上記時間差ΔＴが長いほど同期パルス比較値を小さく設定すればよい。
【００７７】
なお、マスタコントローラ１６ａのＰＷＭ出力端子４０ａから第１のスレーブコントローラ１６ｂのパルス計測部４６ｂまでの信号経路に起因する伝播遅延の影響が非常に小さいなら、同期パルスの出力タイミングを上記時間差ΔＴだけマスタコントローラ１６ａのリセットタイミングよりも早めることのできる同期パルス比較値を設定してもよい。
【００７８】
このように、本実施形態では、上記比較値設定処理を行った。複合遅延に起因する遅延時間は、電源システムの個体差によって電源システム毎に相違し得る。このため、上記処理によれば、電源システムの個体差を反映した適切な同期パルス比較値を定めることができる。
【００７９】
また、こうした処理によれば、電源システムの出荷後、このシステムの最初の起動時に比較値設定処理を行うことを条件として、電源システムの製造工程における同期パルス比較値の適合に関する工程を廃止することなども期待できる。なお、この場合、同期パルス比較値のデフォルト値は、例えば、上記比較値が取りうる範囲の中央値（予め実験等で定めた値）とすればよい。
【００８０】
さらに、上記遅延時間は、電源システムの経年劣化等によって変化し得る。このため、比較値設定処理によれば、上記遅延時間の変化によって、マスタコントローラ１６ａ、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃ同士のリセットタイミングが大きくずれることを好適に回避することができる。
【００８１】
（第３の実施形態）
以下、第３の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。
【００８２】
本実施形態では、図７に示すように、第１のスレーブコントローラ１６ｂ，第２のスレーブコントローラ１６ｃに第１の遅延調節部５２ｂ，第２の遅延調節部５２ｃが更に備えられている。そして、これら遅延調節部５２ｂ，５２ｃによって遅延時間調節処理を行う。この処理は、第１，第２のスレーブコントローラ１６ｂ，１６ｃにおけるカウンタ部への同期パルスの入力タイミングを遅延させるための処理であり、マスタコントローラ１６ａ、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃ同士におけるリセットタイミングのずれを除去するための処理である。
【００８３】
つまり、これらコントローラ１６ａ，１６ｂ，１６ｃ同士で上記遅延時間が互いに相違し得る。この場合、例えば上記出力タイミング進角処理を行うことでマスタコントローラ１６ａ及び第１のスレーブコントローラ１６ｂ同士のリセットタイミングのずれを抑制することができたとしても、マスタコントローラ１６ａ及び第２のスレーブコントローラ１６ｃ同士のリセットタイミングのずれを適切に抑制できないおそれがある。
【００８４】
図８に、本実施形態にかかる遅延時間調節処理及び比較値設定処理の処理内容を示す。なお、図８において、先の図６の処理内容と同一の処理内容については、便宜上同一の符号を示している。また、本実施形態では、上記第２の実施形態と同様に、電源システムの起動時において比較値設定処理とともに上記遅延時間調節処理が実行される。
【００８５】
まず、Ｓ１０ａに示すように、マスタコントローラ１６ａ、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃのそれぞれからＰＷＭ信号を出力させる。なお、本実施形態では、先の図６のＳ１０の処理内容と同様に、各コントローラにおいて、特定（１つ）のスイッチング素子に対するＰＷＭ信号を出力させることとする。
【００８６】
続いて、Ｓ１２に示すように、第１のスレーブコントローラ１６ｂのパルス計測部４６ｂにおいて、自身に対応するＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングと、マスタコントローラ１６ａのＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングとの時間差（第１の時間差ΔＴ１）を計測する。
【００８７】
また、Ｓ１８に示すように、第２のスレーブコントローラ１６ｃのパルス計測部４６ｃにおいて、自身に対応するＰＷＭ出力端子４０ｃから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングと、マスタコントローラ１６ａのＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングとの時間差（第２の時間差ΔＴ２）を計測する。
【００８８】
続いて、Ｓ１４に示すように、第１のスレーブコントローラ１６ｂのパルス計測部４６ｂにおいて計測された第１の時間差ΔＴ１を通信部４８ｂ、内部バス５０及び通信部４８ａを介してマスタコントローラ１６ａの同期パルス比較値生成器３８ａに送信する。また、Ｓ２０に示すように、第２のスレーブコントローラ１６ｃのパルス計測部４６ｃにおいて計測された第２の時間差ΔＴ２を通信部４８ｃ、内部バス５０及び通信部４８ａを介して同期パルス比較値生成器３８ａに送信する。
【００８９】
続いて、Ｓ１６に示すように、同期パルス比較値生成器３８ａにおいて、受信された第１の時間差ΔＴ１及び第２の時間差ΔＴ２に基づき同期パルス比較値を設定する。本実施形態では、検出された上記時間差のうち最大値だけマスタコントローラ１６ａのリセットタイミングに対して同期パルスの出力タイミングを早めるような同期パルス比較値を設定する。例えば、第２の時間差ΔＴ２（６０ｎｓｅｃ）が上記最大値となる場合、マスタコントローラ１６ａのリセットタイミングに対して同期パルスの出力タイミングを第２の時間差ΔＴ２だけ早めるような同期パルス比較値を設定する。
【００９０】
続いて、Ｓ２２で示すように、出力タイミング進角処理によって早められた時間から第１の時間差ΔＴ１を減算した時間として、第１の遅延調節時間を設定する。詳しくは、例えば、第１の時間差ΔＴ１＝４０ｎｓｅｃとし、第２の時間差ΔＴ２＝６０ｎｓｅｃとすると、第1の遅延調節時間として２０ｎｓｅｃを設定する。そして、設定された第1の遅延調節時間を第１の遅延調節部５２ｂに送信する。これにより、Ｓ２４に示すように、第１の遅延調節部５２ｂにおいて遅延時間調節処理が行われる。
【００９１】
一方、Ｓ２６で示すように、出力タイミング進角処理によって早められた時間から第２の時間差ΔＴ２を減算した時間として、第２の遅延調節時間（０ｎｓｅｃ）を設定する。そして、第２の遅延調節部５２ｃに送信する。これにより、Ｓ２８に示すように、第２の遅延調節部５２ｃにおいて遅延時間調節処理が行われる。なお、本実施形態では、第２の遅延調節時間が「０」のため、遅延時間調節処理によって同期パルスの入力タイミングが遅延されない。
【００９２】
このように、本実施形態では比較値設定処理とともに遅延時間調節処理を行うことで、マスタコントローラ１６ａ、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃ同士で上記遅延時間が互いに相違する場合であっても、これらコントローラ１６ａ，１６ｂ，１６ｃ同士のリセットタイミングのずれを適切に除去することができる。
【００９３】
（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。
【００９４】
・上記各実施形態では、電源システムに備えられる複数のＤＣＤＣコンバータのうち１つをマスタＤＣＤＣとしたがこれに限らない。例えば、並列接続される複数のＤＣＤＣコンバータが４つ以上備えられる場合、複数のＤＣＤＣコンバータのうち一部であってかつ複数をマスタＤＣＤＣとしてもよい。ここで、マスタＤＣＤＣが２つ備えられる電源システムについて説明すると、例えば、電源システムに備えられる複数のＤＣＤＣコンバータを、一対のマスタＤＣＤＣのそれぞれ含む第１のグループ及び第２のグループに分け、各グループのマスタＤＣＤＣが自身のグループのスレーブＤＣＤＣに対して基準信号（同期パルス）を出力することで、電源システムを動作させてもよい。
【００９５】
・上記各実施形態では、カウンタ部として、カウンタ値がカウントアップされるアップカウンタを用いたがこれに限らず、カウンタ値がカウントダウンされるダウンカウンタを用いてもよい。この場合、例えば、マスタコントローラ１６ａが備えるカウンタ部３０ａは、自身のカウンタ値がその下限値（「０」）に到達する場合に自身のカウンタ値をリセットすることとなる。
【００９６】
・逐次カウントされる自身のカウンタ値と関係づけられた操作信号の生成態様としては、カウンタ値とＰＷＭ比較値との大小比較に基づく手法に限らない。例えば、カウンタ値と関係付けられたＰＷＭ信号のパルスパターンが記憶される記憶手段（例えば不揮発性メモリ）をコントローラに備え、上記パルスパターンに基づきＰＷＭ信号を生成する手法を採用してもよい。
【００９７】
・上記各実施形態では、ＰＷＭ信号の生成に用いるカウンタ値（キャリア）として、のこぎり波状の信号を用いたがこれに限らず、例えば、三角波状の信号を用いてもよい。
【００９８】
・電源システムに備えられるＤＣＤＣコンバータとしては、構造や性能が全て同一のものに限らず、ＤＣＤＣコンバータのそれぞれで構造や性能が互いに相違するものであってもよい。この場合、マスタコントローラ及びスレーブコントローラの構成等も相違することとなり、マスタコントローラと、複数のスレーブコントローラのそれぞれとの間において、遅延時間が相違しやすくなると考えられる。このため、こうした電源システムに対する出力タイミング進角処理や遅延時間調節処理の適用のメリットが大きいと考えられる。
【００９９】
・同期パルス比較値を定める手法としては、上記第１の実施形態に例示したものに限らない。例えば、上記外部装置によって、マスタコントローラ１６ａの同期パルス生成器３６ａ又は同期パルス出力端子４２ａからの同期パルスの出力タイミングと、第１のスレーブコントローラ１６ｂ及び第２のスレーブコントローラ１６ｃのそれぞれの同期パルス入力端子又はカウンタ部への同期パルスの入力タイミングとの時間差を検出し、検出された時間差に基づき同期パルス比較値を定めてもよい。
【０１００】
・同期パルス比較値を更新する手法としては、上記第２の実施形態に例示したものに限らない。例えば、電源システムの起動毎にマスタコントローラ１６ａ及び第１のスレーブコントローラ１６ｂ同士に関する上記時間差を計測してかつ計測された時間差を記憶手段（不揮発性メモリ）に記憶しておき、記憶された上記時間差の変化量（例えば、前回の上記時間差と今回の上記時間差との変化量）に基づき、同期パルス比較値を更新してもよい。具体的には、例えば、上記時間差の変化量によって同期パルス比較値を増減補正することで同期パルス比較値を更新してもよい。この手法は、上記時間差の変化と、電源システムの経年劣化等に起因した同期パルスの出力タイミングを早める度合いの変化とが相関を有すると考えられることによるものである。こうした手法は、例えば、マスタコントローラ１６ａのＰＷＭ出力端子４０ａから第１のスレーブコントローラ１６ｂのパルス計測部４６ｂまでの信号経路における伝播遅延に起因する信号の遅延時間が大きく、上記計測された時間差だけ同期パルスの出力タイミングを早める手法によっては各コントローラ間のリセットタイミング同士のずれを適切に調節できない場合に有効であると考えられる。
【０１０１】
・上記第２の実施形態では、第１，第２のスレーブコントローラ１６ｂ，１６ｃのパルス計測部においてＰＷＭ信号の論理反転タイミングの時間差を計測したがこれに限らず、マスタコントローラ１６ａのパルス計測部４６ａにおいて計測してもよい。
【０１０２】
・上記第２，第３の実施形態の各ＤＣＤＣコンバータにおいて、ドライバ回路２７からスイッチング素子Ｓｊｋのゲートまでの電気経路の電圧を検出するセンサ等、高圧システム側にセンサを備え、高圧システム側のセンサの検出値を用いて比較値設定処理や遅延時間調節処理を行ってもよい。
【０１０３】
具体的には、例えば、スイッチング素子のゲート電圧を検出するセンサを備え、第１のスレーブコントローラ１６ｂにおいて、マスタコントローラ１６ａのＰＷＭ出力端子４０ａから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングと、マスタＤＣＤＣ１２ａのスイッチング素子のゲート電圧がオン状態を規定する閾値電圧を超えるタイミングとの時間間隔を計測する。また、第１のスレーブコントローラ１６ｂにおいて、このコントローラ１６ｂのＰＷＭ出力端子４０ｂから出力されるＰＷＭ信号の論理が「Ｌ」から「Ｈ」に反転するタイミングと、第１のスレーブＤＣＤＣ１２ｂのスイッチング素子のゲート電圧が上記閾値電圧を超えるタイミングとの時間間隔を計測する。そして、第１のスレーブコントローラ１６ｂに対応する上記時間間隔からマスタコントローラ１６ａに対応する上記時間間隔を減算した値が０よりも大きいほど、マスタコントローラ１６ａにおけるカウンタ値のリセットタイミングに対して同期パルスの出力タイミングを早めればよい。これにより、ドライバ遅延やスイッチング素子遅延がスイッチング素子のオン切替タイミングのずれに及ぼす影響を抑制できると考えられる。
【０１０４】
・上記第２の実施形態において、比較値設定処理が実行される状況としては、電源システムの起動時に限らず、例えば、電源システムの通常動作中であってもよい。この場合、上記遅延時間の検出精度を高める観点から、電源システムの動作状態が過渡状態となる場合に比較値設定処理を中断することが望ましい。
【０１０５】
・出力タイミング進角処理としては、上記第３の実施形態に例示したものに限らない。例えば、マスタコントローラから複数のスレーブコントローラのそれぞれまで同期パルスが伝達されるのに要する遅延時間のうち最小値及び最大値以外の遅延時間を選択し、選択された遅延時間だけマスタコントローラのリセットタイミングに対して同期パルスの出力タイミングを早める処理を行ってもよい。この場合であっても、各ＤＣＤＣコンバータのそれぞれに対応するスイッチング素子のオン切替タイミングのうち一部について同期させることはできる。なお、この場合、出力タイミング進角処理によって早められた遅延時間よりも短い遅延時間に対応するコントローラでは、遅延時間調節処理は不要となる。
【０１０６】
・マスタコントローラ１６ａからの同期パルスの出力タイミングとしては、カウンタ値のリセットタイミングに限らない。例えば、カウンタ値が上限値よりも所定値小さい値になるタイミングで同期パルスを出力させてもよい。
【０１０７】
・上記各実施形態では、複数のＤＣＤＣコンバータのそれぞれのスイッチング素子のオン切替タイミング同士を同期させる構成としたがこれに限らない。例えば、これらＤＣＤＣコンバータのそれぞれのスイッチング素子のオン切替タイミングを互いに相違させる構成としてもよい。具体的には、例えば、特開２００９−１００５１５号公報の図４に示されるように、スイッチング周期をＤＣＤＣコンバータの数で除算した値を規定時間とし、複数のＤＣＤＣコンバータのそれぞれのスイッチング素子のオン切替タイミングが互いに上記規定時間ずれるようにしてもよい。この場合、上記遅延時間に起因して、これらＤＣＤＣコンバータのそれぞれの出力電圧挙動が当初想定したものからずれることにより、電源システムの出力電圧のリプル（変動）が大きくなるおそれがある。このため、こうした電源システムに対しても、本願発明の適用が有効であると考えられる。
【０１０８】
・本願発明が適用されるＤＣＤＣコンバータとしては、デジタル制御方式のものに限らず、アナログ制御方式のものであってもよい。この場合であっても、スレーブコントローラにおいて、マスタコントローラから出力される基準信号の入力タイミングと関係付けてスイッチング素子のオン切替タイミングを定める回路構成を採用するならば、上記遅延時間に起因して、これらＤＣＤＣコンバータのそれぞれに対応する上記オン切替タイミング同士がずれるおそれがある。このため、アナログ制御方式のＤＣＤＣコンバータを備える電源システムに対しても、本願発明の適用が有効であると考えられる。
【０１０９】
・電力変換装置としては、降圧コンバータに限らず、昇圧コンバータであってもよい。また、電力変換装置としては、絶縁型のものではなく、例えば特開２００９−１００５１５号公報の図１に示されるように、非絶縁型のものであってもよい。
【０１１０】
・電力変換装置の備えるスイッチング素子としては、上記各実施形態に例示したものに限らず、例えば、バイポーラトランジスタやＩＧＢＴ等であってもよい。
【０１１１】
・本願発明が適用される車両としては、ハイブリッド車両に限らず、例えば、車載主機として回転機のみを備える電気自動車であってもよい。また、本願発明の適用対象としては、車両に限らない。
【符号の説明】
【０１１２】
１０…高圧バッテリ、１２ａ…マスタＤＣＤＣ、１２ｂ…第１のスレーブＤＣＤＣ、１２ｃ…第２のスレーブＤＣＤＣ、１６ａ…マスタコントローラ、１６ｂ…第１のスレーブコントローラ、１６ｃ…第２のスレーブコントローラ、Ｓｐ１，Ｓｎ１，Ｓｐ２，Ｓｎ２…スイッチング素子。
【特許請求の範囲】
【請求項１】
スイッチング素子をオンオフ操作するコントローラを有してかつ、前記スイッチング素子のオンオフ操作によって入力電圧を所定に変換して出力する電力変換装置を複数備え、複数の前記電力変換装置が並列接続されてなる電源システムにおいて、
前記コントローラは、複数の前記電力変換装置のそれぞれに備えられてかつ、自身が備えられる前記電力変換装置の前記スイッチング素子を操作対象とし、
複数の前記コントローラのうち一部であってかつ少なくとも１つは、それ以外の前記コントローラに対して、自身に対応する前記スイッチング素子のオンオフ操作周期で基準信号を出力し、
前記基準信号を出力するコントローラは、自身に対応する前記スイッチング素子のオン状態への切替タイミングを前記基準信号の出力タイミングと関係付けて設定し、
複数の前記コントローラのうち前記基準信号を出力しないコントローラは、自身に対応する前記スイッチング素子のオン状態への切替タイミングを前記基準信号の入力タイミングと関係付けて設定し、
前記基準信号を出力するコントローラは、該コントローラから前記基準信号を出力しないコントローラまで前記基準信号の伝達に要する遅延時間に基づき、自身に対応する前記切替タイミングと前記基準信号の出力タイミングとの時間間隔を設定する処理を行うことを特徴とする電源システム。
【請求項２】
前記基準信号は、該基準信号を出力するコントローラに対応する前記切替タイミングと前記基準信号を出力しないコントローラに対応する前記切替タイミングとを一致させるためのものであり、
前記基準信号を出力するコントローラは、前記設定する処理として、前記遅延時間が長いほど、自身に対応する前記切替タイミングに対して前記基準信号の出力タイミングを早める処理を行うことを特徴とする請求項１記載の電源システム。
【請求項３】
前記コントローラは、前記スイッチング素子を２値信号によってオンオフ操作し、
複数の前記コントローラのうち少なくとも１つには、前記基準信号を出力するコントローラによって生成される前記２値信号の論理反転タイミングと、前記基準信号を出力しないコントローラによって生成される前記２値信号の論理反転タイミングとの時間差を検出する時間差検出手段が更に備えられ、
前記基準信号を出力するコントローラは、前記時間差検出手段によって検出される時間差に基づき、前記時間間隔を可変設定する処理を更に行うことを特徴とする請求項１又は２記載の電源システム。
【請求項４】
複数の前記コントローラのうち前記基準信号を出力しないコントローラは複数であり、
前記基準信号を出力するコントローラは、前記設定する処理として、前記基準信号を出力するコントローラから該基準信号を出力しないコントローラのそれぞれまで該基準信号の伝達に要する前記遅延時間のうち最小値以外の遅延時間に基づき、前記時間間隔を設定する処理を行い、
前記基準信号を出力するコントローラから該基準信号を出力しないコントローラのそれぞれまで該基準信号の伝達に要する前記遅延時間のうち前記設定する処理で用いられた遅延時間よりも短い遅延時間に対応する前記基準信号を出力しないコントローラには、前記基準信号の取得タイミングを遅延させる遅延手段が更に備えられることを特徴とする請求項１〜３のいずれか1項に記載の電源システム。
【請求項５】
前記コントローラは、前記スイッチング素子を２値信号によってオンオフ操作し、
複数の前記コントローラのうち少なくとも１つには、前記基準信号を出力するコントローラによって生成される前記２値信号の論理反転タイミングと、前記基準信号を出力しないコントローラのそれぞれによって生成される前記２値信号の論理反転タイミングとの時間差のそれぞれを検出する手段が更に備えられ、
前記遅延手段は、前記検出される時間差のそれぞれに基づき、前記基準信号の取得タイミングの遅延度合いを可変設定することを特徴とする請求項４記載の電源システム。
【請求項１】
スイッチング素子をオンオフ操作するコントローラを有してかつ、前記スイッチング素子のオンオフ操作によって入力電圧を所定に変換して出力する電力変換装置を複数備え、複数の前記電力変換装置が並列接続されてなる電源システムにおいて、
前記コントローラは、複数の前記電力変換装置のそれぞれに備えられてかつ、自身が備えられる前記電力変換装置の前記スイッチング素子を操作対象とし、
複数の前記コントローラのうち一部であってかつ少なくとも１つは、それ以外の前記コントローラに対して、自身に対応する前記スイッチング素子のオンオフ操作周期で基準信号を出力し、
前記基準信号を出力するコントローラは、自身に対応する前記スイッチング素子のオン状態への切替タイミングを前記基準信号の出力タイミングと関係付けて設定し、
複数の前記コントローラのうち前記基準信号を出力しないコントローラは、自身に対応する前記スイッチング素子のオン状態への切替タイミングを前記基準信号の入力タイミングと関係付けて設定し、
前記基準信号を出力するコントローラは、該コントローラから前記基準信号を出力しないコントローラまで前記基準信号の伝達に要する遅延時間に基づき、自身に対応する前記切替タイミングと前記基準信号の出力タイミングとの時間間隔を設定する処理を行うことを特徴とする電源システム。
【請求項２】
前記基準信号は、該基準信号を出力するコントローラに対応する前記切替タイミングと前記基準信号を出力しないコントローラに対応する前記切替タイミングとを一致させるためのものであり、
前記基準信号を出力するコントローラは、前記設定する処理として、前記遅延時間が長いほど、自身に対応する前記切替タイミングに対して前記基準信号の出力タイミングを早める処理を行うことを特徴とする請求項１記載の電源システム。
【請求項３】
前記コントローラは、前記スイッチング素子を２値信号によってオンオフ操作し、
複数の前記コントローラのうち少なくとも１つには、前記基準信号を出力するコントローラによって生成される前記２値信号の論理反転タイミングと、前記基準信号を出力しないコントローラによって生成される前記２値信号の論理反転タイミングとの時間差を検出する時間差検出手段が更に備えられ、
前記基準信号を出力するコントローラは、前記時間差検出手段によって検出される時間差に基づき、前記時間間隔を可変設定する処理を更に行うことを特徴とする請求項１又は２記載の電源システム。
【請求項４】
複数の前記コントローラのうち前記基準信号を出力しないコントローラは複数であり、
前記基準信号を出力するコントローラは、前記設定する処理として、前記基準信号を出力するコントローラから該基準信号を出力しないコントローラのそれぞれまで該基準信号の伝達に要する前記遅延時間のうち最小値以外の遅延時間に基づき、前記時間間隔を設定する処理を行い、
前記基準信号を出力するコントローラから該基準信号を出力しないコントローラのそれぞれまで該基準信号の伝達に要する前記遅延時間のうち前記設定する処理で用いられた遅延時間よりも短い遅延時間に対応する前記基準信号を出力しないコントローラには、前記基準信号の取得タイミングを遅延させる遅延手段が更に備えられることを特徴とする請求項１〜３のいずれか1項に記載の電源システム。
【請求項５】
前記コントローラは、前記スイッチング素子を２値信号によってオンオフ操作し、
複数の前記コントローラのうち少なくとも１つには、前記基準信号を出力するコントローラによって生成される前記２値信号の論理反転タイミングと、前記基準信号を出力しないコントローラのそれぞれによって生成される前記２値信号の論理反転タイミングとの時間差のそれぞれを検出する手段が更に備えられ、
前記遅延手段は、前記検出される時間差のそれぞれに基づき、前記基準信号の取得タイミングの遅延度合いを可変設定することを特徴とする請求項４記載の電源システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−９０５１９（Ｐ２０１３−９０５１９Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３１４６１（Ｐ２０１１−２３１４６１）
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（０００００４６９５）株式会社日本自動車部品総合研究所 (1,981)
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（０００００４６９５）株式会社日本自動車部品総合研究所 (1,981)
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
[ Back to top ]