電源回路
【課題】昇圧回路、または昇圧電圧を受ける負荷に応じて、デカップル容量を適切に設定することができる電源回路を提供する。
【解決手段】複数個の切替回路８−１〜８−ｎの各々は、複数個のデカップル容量素子７−１〜７−ｎのうちの１つのデカップル容量素子と接続する。複数個の切替回路８−１〜８−ｎの各々は、接続する１つのデカップル容量素子と昇圧回路６との間を接続または切断する。制御部１０は、複数個のデカップル容量素子から少なくとも１つのデカップル容量素子を選択して、昇圧回路６と選択したデカップル容量素子とを接続するように複数個の切替回路８−１〜８−ｎを制御する。
【解決手段】複数個の切替回路８−１〜８−ｎの各々は、複数個のデカップル容量素子７−１〜７−ｎのうちの１つのデカップル容量素子と接続する。複数個の切替回路８−１〜８−ｎの各々は、接続する１つのデカップル容量素子と昇圧回路６との間を接続または切断する。制御部１０は、複数個のデカップル容量素子から少なくとも１つのデカップル容量素子を選択して、昇圧回路６と選択したデカップル容量素子とを接続するように複数個の切替回路８−１〜８−ｎを制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関する。
【背景技術】
【０００２】
従来から、昇圧回路から出力された昇圧された電圧のリップルを低減するために、昇圧回路に、デカップル容量が接続されることがある。
【０００３】
このデカップル容量は通常数十pF〜数百pFで大きな面積を占めており、面積削減のためには、このデカップル容量をいかに削減できるかが大きな課題となる。
【０００４】
特許文献１(特開２００５−３９９３６号公報)および特許文献２(特開２００４−２２９４４０号公報)には、デカップル容量を有する電源回路が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３９９３６号公報
【特許文献２】特開２００４−２２９４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、昇圧回路の出力となる昇圧電圧にはリップルを抑えるためのデカップル容量が必要となる。このデカップル容量の大きさは、昇圧電圧に接続する負荷（寄生容量）の大きさに依存する。寄生容量が大きいときには、リップルを抑えるためのデカップル容量は小さいてよいのに対して、寄生容量が小さいいときにはデカップル容量を大きくしなければならない。また、昇圧回路の特性、すなわち昇圧速度や入力される外部電源電圧などによっても、適切なデカップル容量の大きさは相違する。
【０００７】
それゆえに、本発明の目的は、昇圧回路、または昇圧電圧を受ける負荷に応じて、デカップル容量を適切に設定することができる電源回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態の電源回路は、外部電源電圧を昇圧する昇圧回路と、複数個のデカップル容量素子と、それぞれが、１つのデカップル容量素子と接続する複数個の切替回路とを備え、複数個の切替回路の各々は、接続する１つのデカップル容量素子と昇圧回路との間を接続または切断し、さらに、複数個のデカップル容量素子から少なくとも１つのデカップル容量素子を選択して、昇圧回路と選択したデカップル容量素子とを接続するように複数個の切替回路を制御する制御回路とを備える。
【発明の効果】
【０００９】
本発明の一実施形態によれば、昇圧回路、または昇圧電圧を受ける負荷に応じて、デカップル容量を適切に設定することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態の半導体装置の構成を表わす図である。
【図２】電源回路に含まれる複数の昇圧回路のうちの１つの昇圧回路の構成を表わす図である。
【図３】従来の電源回路の一例を表わす図である。
【図４】第１の実施形態の電源回路を表わす図である。
【図５】容量切替回路８−１の構成を表わす図である。
【図６】従来の電源回路の一例を表わす図である。
【図７】第２の実施形態の電源回路を表わす図である。
【図８】従来の電源回路の一例を表わす図である。
【図９】第３の実施形態の電源回路を表わす図である。
【図１０】第３の実施形態の変形例の電源回路を表わす図である。
【図１１】従来の電源回路の一例を表わす図である。
【図１２】第４の実施形態の電源回路を表わす図である。
【図１３】従来の電源回路の一例を表わす図である。
【図１４】第５の実施形態の電源回路を表わす図である。
【図１５】従来の電源回路の一例を表わす図である。
【図１６】第６の実施形態の電源回路を表わす図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（構成）
図１は、本発明の実施形態の半導体装置の構成を表わす図である。
【００１２】
この半導体装置は、フラッシュメモリモジュール１と、マイコン２とを備える。
マイコン２は、フラッシュメモリモジュール１との間で制御信号と、データのやりとりをする。
【００１３】
フラッシュメモリモジュール１は、メモリアレイ２１と、デコーダ２４と、センスアンプ２２と、制御回路１０と、電源回路５と、電圧切替回路２３とを備える。
【００１４】
メモリアレイ２１は、複数の行列状に配置されたフラッシュメモリセルを含む。
デコーダ２４は、外部から与えられたアドレスをデコートして、メモリアレイ２１内のアクセス対象のフラッシュメモリセルを選択する。
【００１５】
センスアンプ２２は、フラッシュメモリセルから読出されたデータを増幅する。
制御回路１０は、フラッシュメモリモジュール１の全体の制御を司る。特に、本発明の実施形態では、電源回路５内の構成要素を制御する。
【００１６】
電源回路５は、外部電源電圧を昇圧する複数の昇圧回路と、複数の外部電源電圧を降圧する複数の降圧回路とを含む。フラッシュメモリセルへの書込み、消去時には、トンネル効果またはチャネルホットエレクトロンを使用する。その際、５〜１０Ｖ程度の高電圧が必要となるが、この電圧は昇圧回路から与えられる。
【００１７】
電圧切替回路２３は、電源回路５から出力させる電圧を切替える。
図２は、電源回路に含まれる複数の昇圧回路のうちの１つの昇圧回路の構成を表わす図である。他の昇圧回路もこれと同様である。
【００１８】
この昇圧回路６−１は、Ｄｉｃｓｏｎ型のチャージポンプ７２と、リングオシレータ７３と、抵抗Ｒ１とＲ２からなる分圧器７０と、比較器７１とを備える。
【００１９】
チャージポンプ７２は、ダイオード接続されたＮＭＯＳトランジスタＮ１１〜Ｎ１５と、インバータＩＶ０〜ＩＶ４と、容量Ｃ１〜Ｃ４を備える。
【００２０】
チャージポンプ７２の１段あたりの電圧増幅値をVgaとすると、
Vga = VCC - Vth
となる。ここで、Vccは外部電源電圧、VthはＮＭＯＳトランジスタＮ１１〜Ｎ１５のしきい値である。ポンプ段数をＮ段（図２では５段）とし、ポンプの出力電圧の最大値をVPP[max]とすると、
VPP[max] = (N+1) * (VCC -Vth)
となる。
【００２１】
リングオシレータ７３で発生させたクロックＣＬＫは、チャージポンプ７２に入力される。チャージポンプ７２の出力である昇圧電圧ＶＰＰは最大で上記VPP[max]まで上昇するが、通常では、それ以下の所望の電圧値で一定に保つよう制御する。すなわち、昇圧電圧ＶＰＰを分圧器７０で分圧した電圧と基準電圧Ｖｒｅｆを比較器７１で比較する、昇圧電圧ＶＰＰが所望の電圧に達した場合には、リングオシレータ７３は、クロックＣＬＫの出力を停止し、昇圧電圧ＶＰＰが所望の電圧に達しない場合には、リングオシレータ７３は、クロックＣＬＫを出力する。
【００２２】
（従来の電源回路）
図３は、従来の電源回路の一例を表わす図である。
【００２３】
従来では、各昇圧回路６−ｉ（ｉ＝１〜ｎ）対して、それぞれデカップル容量素子７−ｉ（ｉ＝１〜ｎ）が付加されている。このデカップル容量素子７−ｉは、昇圧電圧のリップルを低減させるためのものであり、通常では、数十〜数百ｐＦ程度の容量が配置される。そのため、従来のように昇圧回路ごとにデカップル容量素子を設けたのでは、回路の面積が大きくなるという問題がある。
【００２４】
（第１の実施形態の電源回路）
図４は、第１の実施形態の電源回路を表わす図である。
【００２５】
図４を参照して、この電源回路５−ａは、外部電源を昇圧するｎ個の昇圧回路６−１〜６−ｎと、ｎ個の昇圧回路６−１〜６−ｎに接続可能な１個のデカップル容量素子７と、ｎ個の容量切替回路８−１〜８−ｎとを備える。
【００２６】
昇圧回路６−ｉの出力は、容量切替回路８−ｉに接続される。
すべての容量切替回路８−１〜８−ｎは、デカップル容量素子７と接続する。容量切替回路８−ｉは、昇圧回路６−ｉと、デカップル容量素子７との間を接続または切断する。
【００２７】
制御回路１０は、容量切替回路８−ｉに対して切替えを制御する制御信号を与える。容量切替回路８−ｉは、制御回路１０からハイレベルの制御信号を受けたときには、昇圧回路６−ｉとデカップル容量素子７との間を接続する。容量切替回路８−ｉは、制御回路１０からロウレベルの制御信号を受けたときには、昇圧回路６−ｉとデカップル容量素子７との間を切断する。
【００２８】
制御回路１０は、昇圧回路６−１〜６−ｎのうち動作している昇圧回路を、デカップル容量素子７と接続させ、停止している昇圧回路をデカップル容量素子７と接続させないように容量切替回路８−１〜８−ｎを制御する。
【００２９】
たとえば、メモリアレイ２１への書込み時において昇圧回路６−１と昇圧回路６−２のみが動作する場合には、制御回路１０は、容量切替回路８−１と容量切替回路８−２にハイレベルの制御信号を出力し、容量切替回路８−３〜８−ｎにロウレベルの制御信号を出力する。
【００３０】
また、メモリアレイ２１からの読出し時において昇圧回路６−３と昇圧回路６−４のみが動作する場合には、制御回路１０は、容量切替回路８−３と容量切替回路８−４にハイレベルの制御信号を出力し、容量切替回路８−１，８−２，８−５〜８−ｎにロウレベルの制御信号を出力する。
【００３１】
（容量切替回路）
図５は、容量切替回路８−１の構成を表わす図である。他の容量切替回路８−２〜８−ｎも、これと同様である。
【００３２】
容量切替回路８−１は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＮＭＯＳトランジスタＮ１と、ＮＭＯＳトランジスタＮ２と、ＰＭＯＳトランジスタＰ３と、インバータＩ１〜Ｉ４とを備える。
【００３３】
さらに、容量切替回路は、ＮＭＯＳトランジスタＮ３と、ＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ５と、ＰＭＯＳトランジスタＰ６と、ＮＮＯＳトランジスタＮ４と、ＮＭＯＳトランジスタＮ５とを備える。
【００３４】
この容量切替回路の特徴的な点は、ＰＭＯＳトランジスタをオフするのに、ゲートに、昇圧電圧ＶＰＰを与えている点である。
【００３５】
図５の入力ノードＡ１は、図４の昇圧回路６−１に接続する。
図５の出力ノードＢは、図４のデカップル容量素子７と接続する。
【００３６】
図５の制御ノードＳ１は、図４の制御回路１０から制御信号を受ける。
まずは図４と図５で、昇圧回路６−１とデカップル容量素子７とが接続されるときの動作を説明する。
【００３７】
昇圧回路６−１とデカップル容量素子７とを接続するときには、制御回路１０からハイレベルの制御信号が送られてきて、制御ノードＳ１がハイレベルになる。
【００３８】
制御ノードＳ１が、ハイレベルになると、ＮＭＯＳトランジスタＮ１がオフとなり、ＮＭＯＳトランジスタＮ２がオンとなり、ＮＭＯＳトランジスタＮ３がオフとなる。その結果、ＰＭＯＳトランジスタＰ１およびＰ３のゲートが接続されるノードＤがロウレベルとなって、ＰＭＯＳトランジスタＰ１およびＰ３がオンとなる。これにより、ＰＭＯＳトランジスタＰ２のゲートが接続されるノードＣがハイレベル（昇圧電圧ＶＰＰ）となって、ＰＭＯＳトランジスタＰ２がオフとなる。
【００３９】
さらに、ＮＭＯＳトランジスタＮ４がオンとなり、ＮＭＯＳトランジスタＮ５がオフとなる。その結果、ＰＭＯＳトランジスタＰ６およびＰ４のゲートが接続されるノードＥがロウレベルとなって、ＰＭＯＳトランジスタＰ６およびＰ４がオンとなる。これにより、ＰＭＯＳトランジスタＰ５のゲートが接続されるノードＦがハイレベル（昇圧電圧ＶＰＰ）となって、ＰＭＯＳトランジスタＰ５がオフとなる。
【００４０】
以上の結果が、昇圧回路６−１とデカップル容量素子７とが接続される。
次に、昇圧回路６−１とデカップル容量素子７とが切断されるときの動作を説明する。
【００４１】
昇圧回路６−１とデカップル容量素子７と切断されるときには、制御回路１０からロウレベルの制御信号が送られてきて、制御ノードＳ１がロウレベルになる。
【００４２】
制御ノードＳ１が、ロウレベルになると、ＮＭＯＳトランジスタＮ１がオンとなり、ＮＭＯＳトランジスタＮ２がオフとなり、ＮＭＯＳトランジスタＮ３がオンとなる。その結果、ＰＭＯＳトランジスタＰ２のゲートが接続されるノードＣがロウレベルとなって、ＰＭＯＳトランジスタＰ２がオンとなる。これにより、ＰＭＯＳトランジスタＰ１およびＰ３のゲートが接続されるノードＤがハイレベル（昇圧電圧ＶＰＰ）となって、ＰＭＯＳトランジスタＰ１およびＰ３がオフとなる。
【００４３】
さらに、ＮＭＯＳトランジスタＮ４がオフとなり、ＮＭＯＳトランジスタＮ５がオンとなる。その結果、ＰＭＯＳトランジスタＰ５のゲートが接続されるノードＦがロウレベルとなって、ＰＭＯＳトランジスタＰ５がオンとなる。これによって、ＰＭＯＳトランジスタＰ６およびＰ４のゲートが接続されるノードＥがハイレベル（昇圧電圧ＶＰＰ）となって、ＰＭＯＳトランジスタＰ６およびＰ４がオフとなる。
【００４４】
以上の結果が、昇圧回路６−１とデカップル容量素子７とが切断される。
以上のように、本発明の実施形態によれば、容量切替回路を経てデカップル容量素子７を所望の昇圧回路に接続することができる。デカップル容量素子７と接続する昇圧回路は複数あってもよい。また、状況に合わせてデカップル素子７と接続する昇圧回路を切替えてもよい。こうすればデカップル容量素子を複数の昇圧回路で共有することができ、回路面積を削減できる。
【００４５】
［第２の実施形態］
（従来の電源回路）
図６は、従来の電源回路の一例を表わす図である。
【００４６】
従来では、メモリアレイが複数のメモリマット９−１〜９−ｎを有している場合、各メモリマットが有する寄生容量の大きさの相違にかかわらず、固定のデカップル容量素子７が付加されていた。このデカップル容量素子７は、小さな寄生容量のメモリマットでも昇圧電圧のリップルが大きくならないよう、大きな容量のものが付加されていた。このような大きな容量のデカップル容量素子７で、寄生容量の大きなメモリマットを立ち上げようとすると、昇圧回路６の負荷が過剰となり、立ち上がり時間が長くなるという問題がある。
【００４７】
（第２の実施形態の電源回路）
図７は、第２の実施形態の電源回路を表わす図である。
【００４８】
図７を参照して、この電源回路５−ｂは、外部電源を昇圧する昇圧回路６と、ｍ個のデカップル容量素子７−１〜７−ｍと、ｍ個の容量切替回路８−１〜８−ｍと、ｎ個のマット選択回路６０−１〜６０−ｎを備える。
【００４９】
昇圧回路６の出力は、容量切替回路８−１〜８−ｎと、マット選択回路６０−１〜６０−ｎとに接続される。
【００５０】
容量切替回路８−ｉ（ｉ＝１〜ｍ）は、デカップル容量素子７−ｉと接続する。容量切替回路８−ｉは、昇圧回路６と、デカップル容量素子７−ｉとの間を接続または切断する。容量切替回路８−ｉの構成は、第１の実施形態で説明したもの（図５）と同様である。
【００５１】
マット選択回路６０−ｉ（ｉ＝１〜ｎ）は、メモリマット９−ｉと接続する。マット選択回路６０−ｉは、昇圧回路６とメモリマット９−ｉとの間を接続または切断する。マット選択回路６０−ｉの構成は、容量切替回路８−ｉの構成と同様である。すなわち、マット選択回路６０−ｉは、制御回路１０からハイレベルの制御信号を受けたときには、昇圧回路６とメモリマット９−ｉとの間を接続する。マット選択回路６０−ｉは、制御回路１０からロウレベルの制御信号を受けたときには、昇圧回路６とメモリマット９−ｉとの間を切断する。
【００５２】
昇圧回路６とメモリマット９−ｉとの間が接続されているときには、メモリマット９−ｉは、昇圧回路６からウェルやワード線等に与える電圧を受ける。
【００５３】
制御回路１０は通常、メモリマット９−１〜９−ｎのうちいずれか１つのメモリマットを選択する。制御回路１０は、選択したメモリマットと接続するマット選択回路にハイレベルの制御信号を出力し、選択しないメモリマットと接続する容量切替回路にロウレベルの制御信号を出力する。
【００５４】
制御回路１０は、選択したメモリマットのウェルやワード線などに存在する寄生容量に応じて、最適なデカップル容量となるようにデカップル容量素子７−１〜７−ｎを選択する。このデカップル容量素子は、選択したメモリマットの寄生容量に応じて複数選択してもよいし、全く選択しなくてもよい。制御回路１０は、デカップル容量素子８−ｉ（ｉ＝１〜ｍ）を昇圧回路に接続する場合、容量切替回路ｉにハイレベルの信号を出力する。デカップル容量素子ｉを昇圧回路に接続しない場合は、容量切替回路ｉにロウレベルの信号を出力すればよい。
【００５５】
制御回路１０は、寄生容量が大きなメモリマットを選択したときには、小さなデカップル容量となるようにデカップル容量素子を選択し、寄生容量が小さなメモリマットを選択したときには、大きなデカップル容量となるようにデカップル容量素子を選択する。
【００５６】
たとえば、昇圧回路に最適な負荷容量が３００ｐFだとすると、制御回路１０は、選択したメモリマップの寄生容量が５０ｐＦの場合に、デカップル容量が２５０ｐになるようにデカップル容量素子を選択する。一方、制御回路１０は、選択したメモリマップの寄生容量が１００ｐＦの場合に、デカップル容量が２００ｐになるように、デカップル容量素子を選択する。
【００５７】
以上のように、本実施の形態によれば、アクセス対象のメモリマット（すなわち、負荷）の寄生容量に応じて最適なデカップル容量を選択することによって、昇圧電圧のリップルの抑制と立ち上がりの高速化の双方を適切に調整することができる。
【００５８】
［第３の実施形態］
（従来の電源回路）
図８は、従来の電源回路の一例を表わす図である。
【００５９】
従来では、外部電源電圧ＶＣＣの大きさの相違にかかわらず、固定のデカップル容量素子７が付加されていた。このデカップル容量素子７は、外部電源電圧ＶＣＣが高いときでも昇圧電圧のリップルが大きくならないよう、大きな容量のもの付加されていた。このような大きな容量のデカップル容量素子７では、外部電源電圧ＶＣＣが低くなったとき昇圧回路の負荷が過剰となり、立ち上がり時間が長くなるという問題がある。
【００６０】
（第３の実施形態の電源回路）
図９は、第３の実施形態の電源回路を表わす図である。
【００６１】
図９を参照して、この電源回路５−ｈは、外部電源を昇圧する昇圧回路６と、ｎ個のデカップル容量素子７−１〜７−ｎと、ｎ個の容量切替回路８−１〜８−ｎとを備える。
【００６２】
昇圧回路６の出力は、容量切替回路８−１〜８−ｎに接続される。
容量切替回路８−ｉ（ｉ＝１〜ｎ）は、デカップル容量素子７−ｉと接続する。容量切替回路８−ｉは、昇圧回路６と、デカップル容量素子７−ｉとの間を接続または切断する。容量切替回路８−ｉの構成は、第１の実施形態で説明したもの（図５）と同様である。
【００６３】
昇圧回路６の能力は、昇圧回路６を駆動する外部電源電圧ＶＣＣに依存する。外部電源電圧ＶＣＣが高いと昇圧回路６の能力は高くなるため、昇圧回路６の負荷容量が同じならば昇圧電圧のリップルが大きくなる。逆に外部電源電圧ＶＣＣが低いと昇圧回路６の能力が低くなるため、リップルは小さくなるが、出力電圧が所望の電圧に達するまでの時間が長くなる。
【００６４】
制御回路１０は、外部電源電圧ＶＣＣの大きさを検知し、検知した外部電源電圧ＶＣＣの大きさに応じて、最適なデカップル容量となるようにデカップル容量素子７−１〜７−ｎを選択する。このデカップル容量素子は、外部電源VCCの大きさに応じて複数選択してもよいし、全く選択しなくてもよい。制御回路１０は、デカップル容量素子８−ｉ（ｉ＝１〜ｎ）を昇圧回路に接続する場合、容量切替回路ｉにハイレベルの信号を出力する。デカップル容量素子ｉを昇圧回路に接続しない場合は、容量切替回路ｉにロウレベルの信号を出力すればよい。
【００６５】
たとえば、外部電源電圧ＶＣＣが３Ｖのときには、制御回路は、デカップル容量が１００ｐｓとなるように、デカップル容量素子７−１とデカップル容量素子７−２とを選択する。
【００６６】
また、外部電源電圧ＶＣＣが５Ｖのときには、制御回路は、デカップル容量が２００ｐｓとなるように、デカップル容量素子７−１とデカップル容量素子７−２とデカップル容量素子７−３とを選択する。
【００６７】
以上のように、本実施の形態によれば、外部電源電圧ＶＣＣの大きさに応じて最適なデカップル容量を選択することが可能である。これによって、昇圧電圧のリップルの抑制と立ち上がりの高速化の双方を適切に調整することができる。
【００６８】
［第３の実施形態の変形例］
図１０は、第３の実施形態の変形例の電源回路を表わす図である。
【００６９】
図１０に示すように、容量切替回路８−ｉを切替るための切替信号は、外部ピンやレジスタから直接接続するものであってもよいし、デコード回路等を経由するものであってもよい。
【００７０】
［第４の実施形態］
（従来の電源回路）
図１１は、従来の電源回路の一例を表わす図である。
【００７１】
従来では、外部電源電圧ＶＣＣや寄生容量の大きさにかかわらず、固定のデカップル容量素子７が付加されていた。このデカップル容量素子７は、外部電源電圧ＶＣＣが高く寄生容量が小さいときでも昇圧電圧のリップルが大きくならないよう、大きな容量のものが付加されていた。このような大きな容量のデカップル容量素子では、外部電源電圧ＶＣＣが低くなったとき、あるいは寄生容量が大きくなったときに、昇圧回路６の負荷が過剰となり、立ち上がり時間が長くなるという問題がある。
【００７２】
（第４の実施形態の電源回路）
図１２は、第４の実施形態の電源回路を表わす図である。
【００７３】
図１２を参照して、この電源回路５−ｄは、外部電源を昇圧する昇圧回路６と、ｎ個のデカップル容量素子７−１〜７−ｎと、ｎ個の容量切替回路８−１〜８−ｎとを備える。
【００７４】
昇圧回路６の出力は、容量切替回路８−１〜８−ｎに接続される。
容量切替回路８−ｉ（ｉ＝１〜ｎ）は、デカップル容量素子７−ｉと接続する。容量切替回路８−ｉは、昇圧回路６と、デカップル容量素子７−ｉとの間を接続または切断する。容量切替回路８−ｉの構成は、第１の実施形態で説明したもの（図５）と同様である。
【００７５】
制御回路１０は、検知回路１１を含む。
この検知回路１１は、昇圧回路６による昇圧速度を検知する。具体的には、検知回路１１は、昇圧回路６から出力される昇圧電圧が一定電圧に到達するまでの時間、または昇圧開始から一定時間経過後に昇圧回路６から出力される昇圧電圧の大きさを測定することによって、昇圧速度を検知する。
【００７６】
制御回路１０は、検知した昇圧速度に応じて、最適なデカップル容量となるようにデカップル容量素子７−１〜７−ｎを選択する。検知した速度に応じて複数選択してもよいし、全く選択しなくてもよい。制御回路１０は、デカップル容量素子８−ｉ（ｉ＝１〜ｎ）を昇圧回路に接続する場合、容量切替回路ｉにハイレベルの信号を出力する。デカップル容量素子ｉを昇圧回路に接続しない場合は、容量切替回路ｉにロウレベルの信号を出力すればよい。
【００７７】
制御回路１０は、昇圧速度が予め定められた値よりも速い場合には、リップルが大きくならないように、デカップル容量を増加させる。制御回路１０は、昇圧速度が予め定められた値よりも遅い場合には、立上り時間が遅くならないように、デカップル容量を減らす。
【００７８】
以上のように、本実施の形態によれば、昇圧電圧が立ち上がるスピードに応じて最適なデカップル容量を選択することが可能である。これによって、昇圧電圧のリップルの抑制と立ち上がりの高速化の双方を適切に調整することができる。
【００７９】
［第５の実施形態］
（従来の電源回路）
図１３は、従来の電源回路の一例を表わす図である。
【００８０】
従来では、昇圧回路６−１〜６−ｎのデカップル容量素子７−１〜７−ｎと外部電源電圧ＶＣＣのデカップル容量素子５９とは別個のものであった。このデカップル容量素子５９として、外部電源電圧ＶＣＣの揺れを抑えるのに必要な容量のものを設けていた。そのため、従来では、回路面積が大きくなるという問題があった。
【００８１】
（第５の実施形態の電源回路）
図１４は、第５の実施形態の電源回路を表わす図である。
【００８２】
図１４を参照して、この電源回路５−ｅは、外部電源を昇圧するｎ個の昇圧回路６−１〜６−ｎと、これらの昇圧回路６−１〜６−ｎにそれぞれ接続されるｎ個のデカップル容量素子７−１〜７−ｎと、ｎ個の容量切替回路８−１〜８−ｎと、外部電源ノードＮＤに接続されるデカップル容量素子５８とを備える。
【００８３】
昇圧回路６−ｉ（ｉ＝１〜ｎ）の出力は、容量切替回路８−ｉに接続される。
昇圧回路６−ｉ（ｉ＝１〜ｎ）は、デカップル容量素子７−ｉと接続しているが、容量切替回路８−ｉを介して、外部電源ノードＮＤとも接続することができる。容量切替回路８−ｉの構成は、第１の実施形態で説明したもの（図５）と同様である。
【００８４】
制御回路１０は、昇圧回路６−１〜６−ｎのうち非活性の昇圧回路（すなわち、昇圧動作を実行してない昇圧回路）と接続する容量切替回路にハイレベルの制御信号を出力する。制御回路１０は、昇圧回路６−１〜６−ｎのうち活性の昇圧回路（すなわち、昇圧動作を実行している昇圧回路）と接続する容量切替回路にロウレベルの制御信号を出力する。
【００８５】
これによって、非活性の昇圧回路と接続しているデカップル容量素子が外部電源ノードＮＤと接続するので、外部電源用のデカップル容量素子５８の容量を増加させることができ、レイアウト面積を削減できる。
【００８６】
上記の制御は、フラッシュメモリの書込みや消去時には多くの昇圧回路が同時に活性化するが、読み出し状態では活性化する昇圧回路の数は少ないことを考慮したものである。読み出し時において、非活性状態にある昇圧回路と接続されるデカップル容量素子を外部電源ノードに接続することによって、外部電源のデカップル容量を増やすことができる。これにより、読み出し時に発生する電源ノイズを低減させることが可能となり、電源回路全体としてデカップル容量素子を有効活用することができる。
【００８７】
また、本実施の形態は、読み出し時のＥＭＩ（Electromagnetic Interference：電磁妨害）ノイズを低減したいときに有効である。フラッシュメモリは、書込み時には、工場でデータが書込まれるので、ＥＭＩノイズは問題とならないが、読み出し時のＥＭＩノイズを低減させたいことが多い。たとえば、車両の機器に搭載されたフラッシュメモリからデータを読み出すときにＥＭＩノイズが発生すると、それがアンテナで受信されることによって、テレビやラジオの視聴を妨害することがあるからである。
【００８８】
［第６の実施形態］
（従来の電源回路）
図１５は、従来の電源回路の一例を表わす図である。
【００８９】
従来では、降圧回路１５−ｉ（ｉ＝１、２）ごとに、出力電圧の揺れや発振を抑えるために位相補償容量素子１６−ｉが設けられていた。従来では、位相補償容量素子１６−ｉの容量は通常数十〜数百ｐＦになるため、大きなレイアウト面積を占めるという問題がある。
【００９０】
（第６の実施形態の電源回路）
図１６は、第６の実施形態の電源回路を表わす図である。
【００９１】
この電源回路５−ｆは、降圧回路１５−１〜１５−２と、スイッチＳＷと、１つの位相補償容量素子１６と、抵抗素子Ｒ１０とを備える。
【００９２】
降圧回路１５−１は、比較器１８と、ＰＭＯＳトランジスタＰ１１と、抵抗素子Ｒ２１と、抵抗素子Ｒ２２とを備える。降圧回路１５−２は、比較器１９と、ＰＭＯＳトランジスタＰ１２と、抵抗素子Ｒ２３と、抵抗素子Ｒ２４とを備える。降圧回路１５−１は、外部電源電圧ＶＣＣを降圧して、基準電圧Ｖｒｅｆ１の大きさに応じた降圧電圧を出力する。降圧回路１５−２は、外部電源電圧ＶＣＣを降圧して、基準電圧Ｖｒｅｆ２の大きさに応じた降圧電圧を出力する。
【００９３】
降圧回路１５−１と、降圧回路１５−２とは同時に活性状態となることがないものとする。たとえば、降圧回路１５−１は、フラッシュメモリの書込み時と消去時に活性状態となり、降圧回路１５−２は、フラッシュメモリの読出し時に活性状態となるものとする。
【００９４】
制御回路１０は、降圧回路１５−１が活性状態にあるときには（すなわち、降圧動作を実行しているとき）、スイッチＳＷを制御して、降圧回路１５−１の出力と位相補償容量素子１６とを接続する。降圧回路１５−２が活性状態にあるときには（すなわち、降圧動作を実行しているとき）、スイッチＳＷを制御して、降圧回路１５−２の出力と位相補償容量素子１６とを接続する。
【００９５】
以上のように本実施の形態によれば、１つの位相補償容量素子を複数の降圧回路で共有するため、レイアウト面積を削減することができる。
【００９６】
なお、降圧回路は、３個以上あってもよいが、同時に２つ以上の降圧回路が活性化されることはないものとする。
【００９７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９８】
１ フラッシュメモリモジュール、２ マイコン、５，５ａ〜５ｆ，５ｈ，５１〜５５ 電源回路、６，６−１〜６−ｎ 昇圧回路、７，７−１〜７−ｎ デカップル容量素子、８−１〜８−ｎ 容量切替回路、９−１〜９−ｎ メモリマット、１０ 制御回路、１１ 検知回路、１６ 位相補償容量素子、２１ メモリアレイ、２２ センスアンプ、２３ 電圧切替回路、２４ デコーダ、６０−１〜６０−ｎ マット選択回路、７０ 分圧器、１８，１９，７１ 比較器、７２ チャージポンプ、７３ リングオシレータ、Ｐ１〜Ｐ６，Ｐ１１，Ｐ１２ ＰＭＯＳトランジスタ、Ｎ１〜Ｎ５，Ｎ１１〜Ｎ１５ ＮＭＯＳトランジスタ、Ｉ１〜Ｉ４，ＩＶ０〜ＩＶ４ インバータ、Ｃ１〜Ｃ４ 容量素子、Ｒ１，Ｒ２，Ｒ２１〜Ｒ２４ 抵抗素子、ＳＷ スイッチ。
【技術分野】
【０００１】
本発明は、電源回路に関する。
【背景技術】
【０００２】
従来から、昇圧回路から出力された昇圧された電圧のリップルを低減するために、昇圧回路に、デカップル容量が接続されることがある。
【０００３】
このデカップル容量は通常数十pF〜数百pFで大きな面積を占めており、面積削減のためには、このデカップル容量をいかに削減できるかが大きな課題となる。
【０００４】
特許文献１(特開２００５−３９９３６号公報)および特許文献２(特開２００４−２２９４４０号公報)には、デカップル容量を有する電源回路が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３９９３６号公報
【特許文献２】特開２００４−２２９４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、昇圧回路の出力となる昇圧電圧にはリップルを抑えるためのデカップル容量が必要となる。このデカップル容量の大きさは、昇圧電圧に接続する負荷（寄生容量）の大きさに依存する。寄生容量が大きいときには、リップルを抑えるためのデカップル容量は小さいてよいのに対して、寄生容量が小さいいときにはデカップル容量を大きくしなければならない。また、昇圧回路の特性、すなわち昇圧速度や入力される外部電源電圧などによっても、適切なデカップル容量の大きさは相違する。
【０００７】
それゆえに、本発明の目的は、昇圧回路、または昇圧電圧を受ける負荷に応じて、デカップル容量を適切に設定することができる電源回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態の電源回路は、外部電源電圧を昇圧する昇圧回路と、複数個のデカップル容量素子と、それぞれが、１つのデカップル容量素子と接続する複数個の切替回路とを備え、複数個の切替回路の各々は、接続する１つのデカップル容量素子と昇圧回路との間を接続または切断し、さらに、複数個のデカップル容量素子から少なくとも１つのデカップル容量素子を選択して、昇圧回路と選択したデカップル容量素子とを接続するように複数個の切替回路を制御する制御回路とを備える。
【発明の効果】
【０００９】
本発明の一実施形態によれば、昇圧回路、または昇圧電圧を受ける負荷に応じて、デカップル容量を適切に設定することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態の半導体装置の構成を表わす図である。
【図２】電源回路に含まれる複数の昇圧回路のうちの１つの昇圧回路の構成を表わす図である。
【図３】従来の電源回路の一例を表わす図である。
【図４】第１の実施形態の電源回路を表わす図である。
【図５】容量切替回路８−１の構成を表わす図である。
【図６】従来の電源回路の一例を表わす図である。
【図７】第２の実施形態の電源回路を表わす図である。
【図８】従来の電源回路の一例を表わす図である。
【図９】第３の実施形態の電源回路を表わす図である。
【図１０】第３の実施形態の変形例の電源回路を表わす図である。
【図１１】従来の電源回路の一例を表わす図である。
【図１２】第４の実施形態の電源回路を表わす図である。
【図１３】従来の電源回路の一例を表わす図である。
【図１４】第５の実施形態の電源回路を表わす図である。
【図１５】従来の電源回路の一例を表わす図である。
【図１６】第６の実施形態の電源回路を表わす図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（構成）
図１は、本発明の実施形態の半導体装置の構成を表わす図である。
【００１２】
この半導体装置は、フラッシュメモリモジュール１と、マイコン２とを備える。
マイコン２は、フラッシュメモリモジュール１との間で制御信号と、データのやりとりをする。
【００１３】
フラッシュメモリモジュール１は、メモリアレイ２１と、デコーダ２４と、センスアンプ２２と、制御回路１０と、電源回路５と、電圧切替回路２３とを備える。
【００１４】
メモリアレイ２１は、複数の行列状に配置されたフラッシュメモリセルを含む。
デコーダ２４は、外部から与えられたアドレスをデコートして、メモリアレイ２１内のアクセス対象のフラッシュメモリセルを選択する。
【００１５】
センスアンプ２２は、フラッシュメモリセルから読出されたデータを増幅する。
制御回路１０は、フラッシュメモリモジュール１の全体の制御を司る。特に、本発明の実施形態では、電源回路５内の構成要素を制御する。
【００１６】
電源回路５は、外部電源電圧を昇圧する複数の昇圧回路と、複数の外部電源電圧を降圧する複数の降圧回路とを含む。フラッシュメモリセルへの書込み、消去時には、トンネル効果またはチャネルホットエレクトロンを使用する。その際、５〜１０Ｖ程度の高電圧が必要となるが、この電圧は昇圧回路から与えられる。
【００１７】
電圧切替回路２３は、電源回路５から出力させる電圧を切替える。
図２は、電源回路に含まれる複数の昇圧回路のうちの１つの昇圧回路の構成を表わす図である。他の昇圧回路もこれと同様である。
【００１８】
この昇圧回路６−１は、Ｄｉｃｓｏｎ型のチャージポンプ７２と、リングオシレータ７３と、抵抗Ｒ１とＲ２からなる分圧器７０と、比較器７１とを備える。
【００１９】
チャージポンプ７２は、ダイオード接続されたＮＭＯＳトランジスタＮ１１〜Ｎ１５と、インバータＩＶ０〜ＩＶ４と、容量Ｃ１〜Ｃ４を備える。
【００２０】
チャージポンプ７２の１段あたりの電圧増幅値をVgaとすると、
Vga = VCC - Vth
となる。ここで、Vccは外部電源電圧、VthはＮＭＯＳトランジスタＮ１１〜Ｎ１５のしきい値である。ポンプ段数をＮ段（図２では５段）とし、ポンプの出力電圧の最大値をVPP[max]とすると、
VPP[max] = (N+1) * (VCC -Vth)
となる。
【００２１】
リングオシレータ７３で発生させたクロックＣＬＫは、チャージポンプ７２に入力される。チャージポンプ７２の出力である昇圧電圧ＶＰＰは最大で上記VPP[max]まで上昇するが、通常では、それ以下の所望の電圧値で一定に保つよう制御する。すなわち、昇圧電圧ＶＰＰを分圧器７０で分圧した電圧と基準電圧Ｖｒｅｆを比較器７１で比較する、昇圧電圧ＶＰＰが所望の電圧に達した場合には、リングオシレータ７３は、クロックＣＬＫの出力を停止し、昇圧電圧ＶＰＰが所望の電圧に達しない場合には、リングオシレータ７３は、クロックＣＬＫを出力する。
【００２２】
（従来の電源回路）
図３は、従来の電源回路の一例を表わす図である。
【００２３】
従来では、各昇圧回路６−ｉ（ｉ＝１〜ｎ）対して、それぞれデカップル容量素子７−ｉ（ｉ＝１〜ｎ）が付加されている。このデカップル容量素子７−ｉは、昇圧電圧のリップルを低減させるためのものであり、通常では、数十〜数百ｐＦ程度の容量が配置される。そのため、従来のように昇圧回路ごとにデカップル容量素子を設けたのでは、回路の面積が大きくなるという問題がある。
【００２４】
（第１の実施形態の電源回路）
図４は、第１の実施形態の電源回路を表わす図である。
【００２５】
図４を参照して、この電源回路５−ａは、外部電源を昇圧するｎ個の昇圧回路６−１〜６−ｎと、ｎ個の昇圧回路６−１〜６−ｎに接続可能な１個のデカップル容量素子７と、ｎ個の容量切替回路８−１〜８−ｎとを備える。
【００２６】
昇圧回路６−ｉの出力は、容量切替回路８−ｉに接続される。
すべての容量切替回路８−１〜８−ｎは、デカップル容量素子７と接続する。容量切替回路８−ｉは、昇圧回路６−ｉと、デカップル容量素子７との間を接続または切断する。
【００２７】
制御回路１０は、容量切替回路８−ｉに対して切替えを制御する制御信号を与える。容量切替回路８−ｉは、制御回路１０からハイレベルの制御信号を受けたときには、昇圧回路６−ｉとデカップル容量素子７との間を接続する。容量切替回路８−ｉは、制御回路１０からロウレベルの制御信号を受けたときには、昇圧回路６−ｉとデカップル容量素子７との間を切断する。
【００２８】
制御回路１０は、昇圧回路６−１〜６−ｎのうち動作している昇圧回路を、デカップル容量素子７と接続させ、停止している昇圧回路をデカップル容量素子７と接続させないように容量切替回路８−１〜８−ｎを制御する。
【００２９】
たとえば、メモリアレイ２１への書込み時において昇圧回路６−１と昇圧回路６−２のみが動作する場合には、制御回路１０は、容量切替回路８−１と容量切替回路８−２にハイレベルの制御信号を出力し、容量切替回路８−３〜８−ｎにロウレベルの制御信号を出力する。
【００３０】
また、メモリアレイ２１からの読出し時において昇圧回路６−３と昇圧回路６−４のみが動作する場合には、制御回路１０は、容量切替回路８−３と容量切替回路８−４にハイレベルの制御信号を出力し、容量切替回路８−１，８−２，８−５〜８−ｎにロウレベルの制御信号を出力する。
【００３１】
（容量切替回路）
図５は、容量切替回路８−１の構成を表わす図である。他の容量切替回路８−２〜８−ｎも、これと同様である。
【００３２】
容量切替回路８−１は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＮＭＯＳトランジスタＮ１と、ＮＭＯＳトランジスタＮ２と、ＰＭＯＳトランジスタＰ３と、インバータＩ１〜Ｉ４とを備える。
【００３３】
さらに、容量切替回路は、ＮＭＯＳトランジスタＮ３と、ＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ５と、ＰＭＯＳトランジスタＰ６と、ＮＮＯＳトランジスタＮ４と、ＮＭＯＳトランジスタＮ５とを備える。
【００３４】
この容量切替回路の特徴的な点は、ＰＭＯＳトランジスタをオフするのに、ゲートに、昇圧電圧ＶＰＰを与えている点である。
【００３５】
図５の入力ノードＡ１は、図４の昇圧回路６−１に接続する。
図５の出力ノードＢは、図４のデカップル容量素子７と接続する。
【００３６】
図５の制御ノードＳ１は、図４の制御回路１０から制御信号を受ける。
まずは図４と図５で、昇圧回路６−１とデカップル容量素子７とが接続されるときの動作を説明する。
【００３７】
昇圧回路６−１とデカップル容量素子７とを接続するときには、制御回路１０からハイレベルの制御信号が送られてきて、制御ノードＳ１がハイレベルになる。
【００３８】
制御ノードＳ１が、ハイレベルになると、ＮＭＯＳトランジスタＮ１がオフとなり、ＮＭＯＳトランジスタＮ２がオンとなり、ＮＭＯＳトランジスタＮ３がオフとなる。その結果、ＰＭＯＳトランジスタＰ１およびＰ３のゲートが接続されるノードＤがロウレベルとなって、ＰＭＯＳトランジスタＰ１およびＰ３がオンとなる。これにより、ＰＭＯＳトランジスタＰ２のゲートが接続されるノードＣがハイレベル（昇圧電圧ＶＰＰ）となって、ＰＭＯＳトランジスタＰ２がオフとなる。
【００３９】
さらに、ＮＭＯＳトランジスタＮ４がオンとなり、ＮＭＯＳトランジスタＮ５がオフとなる。その結果、ＰＭＯＳトランジスタＰ６およびＰ４のゲートが接続されるノードＥがロウレベルとなって、ＰＭＯＳトランジスタＰ６およびＰ４がオンとなる。これにより、ＰＭＯＳトランジスタＰ５のゲートが接続されるノードＦがハイレベル（昇圧電圧ＶＰＰ）となって、ＰＭＯＳトランジスタＰ５がオフとなる。
【００４０】
以上の結果が、昇圧回路６−１とデカップル容量素子７とが接続される。
次に、昇圧回路６−１とデカップル容量素子７とが切断されるときの動作を説明する。
【００４１】
昇圧回路６−１とデカップル容量素子７と切断されるときには、制御回路１０からロウレベルの制御信号が送られてきて、制御ノードＳ１がロウレベルになる。
【００４２】
制御ノードＳ１が、ロウレベルになると、ＮＭＯＳトランジスタＮ１がオンとなり、ＮＭＯＳトランジスタＮ２がオフとなり、ＮＭＯＳトランジスタＮ３がオンとなる。その結果、ＰＭＯＳトランジスタＰ２のゲートが接続されるノードＣがロウレベルとなって、ＰＭＯＳトランジスタＰ２がオンとなる。これにより、ＰＭＯＳトランジスタＰ１およびＰ３のゲートが接続されるノードＤがハイレベル（昇圧電圧ＶＰＰ）となって、ＰＭＯＳトランジスタＰ１およびＰ３がオフとなる。
【００４３】
さらに、ＮＭＯＳトランジスタＮ４がオフとなり、ＮＭＯＳトランジスタＮ５がオンとなる。その結果、ＰＭＯＳトランジスタＰ５のゲートが接続されるノードＦがロウレベルとなって、ＰＭＯＳトランジスタＰ５がオンとなる。これによって、ＰＭＯＳトランジスタＰ６およびＰ４のゲートが接続されるノードＥがハイレベル（昇圧電圧ＶＰＰ）となって、ＰＭＯＳトランジスタＰ６およびＰ４がオフとなる。
【００４４】
以上の結果が、昇圧回路６−１とデカップル容量素子７とが切断される。
以上のように、本発明の実施形態によれば、容量切替回路を経てデカップル容量素子７を所望の昇圧回路に接続することができる。デカップル容量素子７と接続する昇圧回路は複数あってもよい。また、状況に合わせてデカップル素子７と接続する昇圧回路を切替えてもよい。こうすればデカップル容量素子を複数の昇圧回路で共有することができ、回路面積を削減できる。
【００４５】
［第２の実施形態］
（従来の電源回路）
図６は、従来の電源回路の一例を表わす図である。
【００４６】
従来では、メモリアレイが複数のメモリマット９−１〜９−ｎを有している場合、各メモリマットが有する寄生容量の大きさの相違にかかわらず、固定のデカップル容量素子７が付加されていた。このデカップル容量素子７は、小さな寄生容量のメモリマットでも昇圧電圧のリップルが大きくならないよう、大きな容量のものが付加されていた。このような大きな容量のデカップル容量素子７で、寄生容量の大きなメモリマットを立ち上げようとすると、昇圧回路６の負荷が過剰となり、立ち上がり時間が長くなるという問題がある。
【００４７】
（第２の実施形態の電源回路）
図７は、第２の実施形態の電源回路を表わす図である。
【００４８】
図７を参照して、この電源回路５−ｂは、外部電源を昇圧する昇圧回路６と、ｍ個のデカップル容量素子７−１〜７−ｍと、ｍ個の容量切替回路８−１〜８−ｍと、ｎ個のマット選択回路６０−１〜６０−ｎを備える。
【００４９】
昇圧回路６の出力は、容量切替回路８−１〜８−ｎと、マット選択回路６０−１〜６０−ｎとに接続される。
【００５０】
容量切替回路８−ｉ（ｉ＝１〜ｍ）は、デカップル容量素子７−ｉと接続する。容量切替回路８−ｉは、昇圧回路６と、デカップル容量素子７−ｉとの間を接続または切断する。容量切替回路８−ｉの構成は、第１の実施形態で説明したもの（図５）と同様である。
【００５１】
マット選択回路６０−ｉ（ｉ＝１〜ｎ）は、メモリマット９−ｉと接続する。マット選択回路６０−ｉは、昇圧回路６とメモリマット９−ｉとの間を接続または切断する。マット選択回路６０−ｉの構成は、容量切替回路８−ｉの構成と同様である。すなわち、マット選択回路６０−ｉは、制御回路１０からハイレベルの制御信号を受けたときには、昇圧回路６とメモリマット９−ｉとの間を接続する。マット選択回路６０−ｉは、制御回路１０からロウレベルの制御信号を受けたときには、昇圧回路６とメモリマット９−ｉとの間を切断する。
【００５２】
昇圧回路６とメモリマット９−ｉとの間が接続されているときには、メモリマット９−ｉは、昇圧回路６からウェルやワード線等に与える電圧を受ける。
【００５３】
制御回路１０は通常、メモリマット９−１〜９−ｎのうちいずれか１つのメモリマットを選択する。制御回路１０は、選択したメモリマットと接続するマット選択回路にハイレベルの制御信号を出力し、選択しないメモリマットと接続する容量切替回路にロウレベルの制御信号を出力する。
【００５４】
制御回路１０は、選択したメモリマットのウェルやワード線などに存在する寄生容量に応じて、最適なデカップル容量となるようにデカップル容量素子７−１〜７−ｎを選択する。このデカップル容量素子は、選択したメモリマットの寄生容量に応じて複数選択してもよいし、全く選択しなくてもよい。制御回路１０は、デカップル容量素子８−ｉ（ｉ＝１〜ｍ）を昇圧回路に接続する場合、容量切替回路ｉにハイレベルの信号を出力する。デカップル容量素子ｉを昇圧回路に接続しない場合は、容量切替回路ｉにロウレベルの信号を出力すればよい。
【００５５】
制御回路１０は、寄生容量が大きなメモリマットを選択したときには、小さなデカップル容量となるようにデカップル容量素子を選択し、寄生容量が小さなメモリマットを選択したときには、大きなデカップル容量となるようにデカップル容量素子を選択する。
【００５６】
たとえば、昇圧回路に最適な負荷容量が３００ｐFだとすると、制御回路１０は、選択したメモリマップの寄生容量が５０ｐＦの場合に、デカップル容量が２５０ｐになるようにデカップル容量素子を選択する。一方、制御回路１０は、選択したメモリマップの寄生容量が１００ｐＦの場合に、デカップル容量が２００ｐになるように、デカップル容量素子を選択する。
【００５７】
以上のように、本実施の形態によれば、アクセス対象のメモリマット（すなわち、負荷）の寄生容量に応じて最適なデカップル容量を選択することによって、昇圧電圧のリップルの抑制と立ち上がりの高速化の双方を適切に調整することができる。
【００５８】
［第３の実施形態］
（従来の電源回路）
図８は、従来の電源回路の一例を表わす図である。
【００５９】
従来では、外部電源電圧ＶＣＣの大きさの相違にかかわらず、固定のデカップル容量素子７が付加されていた。このデカップル容量素子７は、外部電源電圧ＶＣＣが高いときでも昇圧電圧のリップルが大きくならないよう、大きな容量のもの付加されていた。このような大きな容量のデカップル容量素子７では、外部電源電圧ＶＣＣが低くなったとき昇圧回路の負荷が過剰となり、立ち上がり時間が長くなるという問題がある。
【００６０】
（第３の実施形態の電源回路）
図９は、第３の実施形態の電源回路を表わす図である。
【００６１】
図９を参照して、この電源回路５−ｈは、外部電源を昇圧する昇圧回路６と、ｎ個のデカップル容量素子７−１〜７−ｎと、ｎ個の容量切替回路８−１〜８−ｎとを備える。
【００６２】
昇圧回路６の出力は、容量切替回路８−１〜８−ｎに接続される。
容量切替回路８−ｉ（ｉ＝１〜ｎ）は、デカップル容量素子７−ｉと接続する。容量切替回路８−ｉは、昇圧回路６と、デカップル容量素子７−ｉとの間を接続または切断する。容量切替回路８−ｉの構成は、第１の実施形態で説明したもの（図５）と同様である。
【００６３】
昇圧回路６の能力は、昇圧回路６を駆動する外部電源電圧ＶＣＣに依存する。外部電源電圧ＶＣＣが高いと昇圧回路６の能力は高くなるため、昇圧回路６の負荷容量が同じならば昇圧電圧のリップルが大きくなる。逆に外部電源電圧ＶＣＣが低いと昇圧回路６の能力が低くなるため、リップルは小さくなるが、出力電圧が所望の電圧に達するまでの時間が長くなる。
【００６４】
制御回路１０は、外部電源電圧ＶＣＣの大きさを検知し、検知した外部電源電圧ＶＣＣの大きさに応じて、最適なデカップル容量となるようにデカップル容量素子７−１〜７−ｎを選択する。このデカップル容量素子は、外部電源VCCの大きさに応じて複数選択してもよいし、全く選択しなくてもよい。制御回路１０は、デカップル容量素子８−ｉ（ｉ＝１〜ｎ）を昇圧回路に接続する場合、容量切替回路ｉにハイレベルの信号を出力する。デカップル容量素子ｉを昇圧回路に接続しない場合は、容量切替回路ｉにロウレベルの信号を出力すればよい。
【００６５】
たとえば、外部電源電圧ＶＣＣが３Ｖのときには、制御回路は、デカップル容量が１００ｐｓとなるように、デカップル容量素子７−１とデカップル容量素子７−２とを選択する。
【００６６】
また、外部電源電圧ＶＣＣが５Ｖのときには、制御回路は、デカップル容量が２００ｐｓとなるように、デカップル容量素子７−１とデカップル容量素子７−２とデカップル容量素子７−３とを選択する。
【００６７】
以上のように、本実施の形態によれば、外部電源電圧ＶＣＣの大きさに応じて最適なデカップル容量を選択することが可能である。これによって、昇圧電圧のリップルの抑制と立ち上がりの高速化の双方を適切に調整することができる。
【００６８】
［第３の実施形態の変形例］
図１０は、第３の実施形態の変形例の電源回路を表わす図である。
【００６９】
図１０に示すように、容量切替回路８−ｉを切替るための切替信号は、外部ピンやレジスタから直接接続するものであってもよいし、デコード回路等を経由するものであってもよい。
【００７０】
［第４の実施形態］
（従来の電源回路）
図１１は、従来の電源回路の一例を表わす図である。
【００７１】
従来では、外部電源電圧ＶＣＣや寄生容量の大きさにかかわらず、固定のデカップル容量素子７が付加されていた。このデカップル容量素子７は、外部電源電圧ＶＣＣが高く寄生容量が小さいときでも昇圧電圧のリップルが大きくならないよう、大きな容量のものが付加されていた。このような大きな容量のデカップル容量素子では、外部電源電圧ＶＣＣが低くなったとき、あるいは寄生容量が大きくなったときに、昇圧回路６の負荷が過剰となり、立ち上がり時間が長くなるという問題がある。
【００７２】
（第４の実施形態の電源回路）
図１２は、第４の実施形態の電源回路を表わす図である。
【００７３】
図１２を参照して、この電源回路５−ｄは、外部電源を昇圧する昇圧回路６と、ｎ個のデカップル容量素子７−１〜７−ｎと、ｎ個の容量切替回路８−１〜８−ｎとを備える。
【００７４】
昇圧回路６の出力は、容量切替回路８−１〜８−ｎに接続される。
容量切替回路８−ｉ（ｉ＝１〜ｎ）は、デカップル容量素子７−ｉと接続する。容量切替回路８−ｉは、昇圧回路６と、デカップル容量素子７−ｉとの間を接続または切断する。容量切替回路８−ｉの構成は、第１の実施形態で説明したもの（図５）と同様である。
【００７５】
制御回路１０は、検知回路１１を含む。
この検知回路１１は、昇圧回路６による昇圧速度を検知する。具体的には、検知回路１１は、昇圧回路６から出力される昇圧電圧が一定電圧に到達するまでの時間、または昇圧開始から一定時間経過後に昇圧回路６から出力される昇圧電圧の大きさを測定することによって、昇圧速度を検知する。
【００７６】
制御回路１０は、検知した昇圧速度に応じて、最適なデカップル容量となるようにデカップル容量素子７−１〜７−ｎを選択する。検知した速度に応じて複数選択してもよいし、全く選択しなくてもよい。制御回路１０は、デカップル容量素子８−ｉ（ｉ＝１〜ｎ）を昇圧回路に接続する場合、容量切替回路ｉにハイレベルの信号を出力する。デカップル容量素子ｉを昇圧回路に接続しない場合は、容量切替回路ｉにロウレベルの信号を出力すればよい。
【００７７】
制御回路１０は、昇圧速度が予め定められた値よりも速い場合には、リップルが大きくならないように、デカップル容量を増加させる。制御回路１０は、昇圧速度が予め定められた値よりも遅い場合には、立上り時間が遅くならないように、デカップル容量を減らす。
【００７８】
以上のように、本実施の形態によれば、昇圧電圧が立ち上がるスピードに応じて最適なデカップル容量を選択することが可能である。これによって、昇圧電圧のリップルの抑制と立ち上がりの高速化の双方を適切に調整することができる。
【００７９】
［第５の実施形態］
（従来の電源回路）
図１３は、従来の電源回路の一例を表わす図である。
【００８０】
従来では、昇圧回路６−１〜６−ｎのデカップル容量素子７−１〜７−ｎと外部電源電圧ＶＣＣのデカップル容量素子５９とは別個のものであった。このデカップル容量素子５９として、外部電源電圧ＶＣＣの揺れを抑えるのに必要な容量のものを設けていた。そのため、従来では、回路面積が大きくなるという問題があった。
【００８１】
（第５の実施形態の電源回路）
図１４は、第５の実施形態の電源回路を表わす図である。
【００８２】
図１４を参照して、この電源回路５−ｅは、外部電源を昇圧するｎ個の昇圧回路６−１〜６−ｎと、これらの昇圧回路６−１〜６−ｎにそれぞれ接続されるｎ個のデカップル容量素子７−１〜７−ｎと、ｎ個の容量切替回路８−１〜８−ｎと、外部電源ノードＮＤに接続されるデカップル容量素子５８とを備える。
【００８３】
昇圧回路６−ｉ（ｉ＝１〜ｎ）の出力は、容量切替回路８−ｉに接続される。
昇圧回路６−ｉ（ｉ＝１〜ｎ）は、デカップル容量素子７−ｉと接続しているが、容量切替回路８−ｉを介して、外部電源ノードＮＤとも接続することができる。容量切替回路８−ｉの構成は、第１の実施形態で説明したもの（図５）と同様である。
【００８４】
制御回路１０は、昇圧回路６−１〜６−ｎのうち非活性の昇圧回路（すなわち、昇圧動作を実行してない昇圧回路）と接続する容量切替回路にハイレベルの制御信号を出力する。制御回路１０は、昇圧回路６−１〜６−ｎのうち活性の昇圧回路（すなわち、昇圧動作を実行している昇圧回路）と接続する容量切替回路にロウレベルの制御信号を出力する。
【００８５】
これによって、非活性の昇圧回路と接続しているデカップル容量素子が外部電源ノードＮＤと接続するので、外部電源用のデカップル容量素子５８の容量を増加させることができ、レイアウト面積を削減できる。
【００８６】
上記の制御は、フラッシュメモリの書込みや消去時には多くの昇圧回路が同時に活性化するが、読み出し状態では活性化する昇圧回路の数は少ないことを考慮したものである。読み出し時において、非活性状態にある昇圧回路と接続されるデカップル容量素子を外部電源ノードに接続することによって、外部電源のデカップル容量を増やすことができる。これにより、読み出し時に発生する電源ノイズを低減させることが可能となり、電源回路全体としてデカップル容量素子を有効活用することができる。
【００８７】
また、本実施の形態は、読み出し時のＥＭＩ（Electromagnetic Interference：電磁妨害）ノイズを低減したいときに有効である。フラッシュメモリは、書込み時には、工場でデータが書込まれるので、ＥＭＩノイズは問題とならないが、読み出し時のＥＭＩノイズを低減させたいことが多い。たとえば、車両の機器に搭載されたフラッシュメモリからデータを読み出すときにＥＭＩノイズが発生すると、それがアンテナで受信されることによって、テレビやラジオの視聴を妨害することがあるからである。
【００８８】
［第６の実施形態］
（従来の電源回路）
図１５は、従来の電源回路の一例を表わす図である。
【００８９】
従来では、降圧回路１５−ｉ（ｉ＝１、２）ごとに、出力電圧の揺れや発振を抑えるために位相補償容量素子１６−ｉが設けられていた。従来では、位相補償容量素子１６−ｉの容量は通常数十〜数百ｐＦになるため、大きなレイアウト面積を占めるという問題がある。
【００９０】
（第６の実施形態の電源回路）
図１６は、第６の実施形態の電源回路を表わす図である。
【００９１】
この電源回路５−ｆは、降圧回路１５−１〜１５−２と、スイッチＳＷと、１つの位相補償容量素子１６と、抵抗素子Ｒ１０とを備える。
【００９２】
降圧回路１５−１は、比較器１８と、ＰＭＯＳトランジスタＰ１１と、抵抗素子Ｒ２１と、抵抗素子Ｒ２２とを備える。降圧回路１５−２は、比較器１９と、ＰＭＯＳトランジスタＰ１２と、抵抗素子Ｒ２３と、抵抗素子Ｒ２４とを備える。降圧回路１５−１は、外部電源電圧ＶＣＣを降圧して、基準電圧Ｖｒｅｆ１の大きさに応じた降圧電圧を出力する。降圧回路１５−２は、外部電源電圧ＶＣＣを降圧して、基準電圧Ｖｒｅｆ２の大きさに応じた降圧電圧を出力する。
【００９３】
降圧回路１５−１と、降圧回路１５−２とは同時に活性状態となることがないものとする。たとえば、降圧回路１５−１は、フラッシュメモリの書込み時と消去時に活性状態となり、降圧回路１５−２は、フラッシュメモリの読出し時に活性状態となるものとする。
【００９４】
制御回路１０は、降圧回路１５−１が活性状態にあるときには（すなわち、降圧動作を実行しているとき）、スイッチＳＷを制御して、降圧回路１５−１の出力と位相補償容量素子１６とを接続する。降圧回路１５−２が活性状態にあるときには（すなわち、降圧動作を実行しているとき）、スイッチＳＷを制御して、降圧回路１５−２の出力と位相補償容量素子１６とを接続する。
【００９５】
以上のように本実施の形態によれば、１つの位相補償容量素子を複数の降圧回路で共有するため、レイアウト面積を削減することができる。
【００９６】
なお、降圧回路は、３個以上あってもよいが、同時に２つ以上の降圧回路が活性化されることはないものとする。
【００９７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９８】
１ フラッシュメモリモジュール、２ マイコン、５，５ａ〜５ｆ，５ｈ，５１〜５５ 電源回路、６，６−１〜６−ｎ 昇圧回路、７，７−１〜７−ｎ デカップル容量素子、８−１〜８−ｎ 容量切替回路、９−１〜９−ｎ メモリマット、１０ 制御回路、１１ 検知回路、１６ 位相補償容量素子、２１ メモリアレイ、２２ センスアンプ、２３ 電圧切替回路、２４ デコーダ、６０−１〜６０−ｎ マット選択回路、７０ 分圧器、１８，１９，７１ 比較器、７２ チャージポンプ、７３ リングオシレータ、Ｐ１〜Ｐ６，Ｐ１１，Ｐ１２ ＰＭＯＳトランジスタ、Ｎ１〜Ｎ５，Ｎ１１〜Ｎ１５ ＮＭＯＳトランジスタ、Ｉ１〜Ｉ４，ＩＶ０〜ＩＶ４ インバータ、Ｃ１〜Ｃ４ 容量素子、Ｒ１，Ｒ２，Ｒ２１〜Ｒ２４ 抵抗素子、ＳＷ スイッチ。
【特許請求の範囲】
【請求項１】
外部電源電圧を昇圧する昇圧回路と、
複数個のデカップル容量素子と、
それぞれが、１つのデカップル容量素子と接続する複数個の切替回路とを備え、
前記複数個の切替回路の各々は、接続する１つのデカップル容量素子と前記昇圧回路との間を接続または切断し、さらに、
前記複数個のデカップル容量素子から少なくとも１つのデカップル容量素子を選択して、前記昇圧回路と選択したデカップル容量素子とを接続するように前記複数個の切替回路を制御する制御回路とを備えた、電源回路。
【請求項２】
前記制御回路は、前記昇圧回路から出力される昇圧電圧を受ける負荷の寄生容量の大きさに応じて、前記デカップル容量素子を選択する、請求項１記載の電源回路。
【請求項３】
前記制御回路は、前記昇圧回路に入力される外部電源電圧の大きさに応じて、前記デカップル容量素子を選択する、請求項１記載の電源回路。
【請求項４】
前記制御回路は、前記昇圧回路の昇圧の速度に応じて、前記デカップル容量素子を選択する、請求項１記載の電源回路。
【請求項５】
外部電源電圧を昇圧する複数個の昇圧回路と、
前記複数個の昇圧回路にそれぞれ接続される複数個のデカップル容量素子と、
外部電源ノードと、前記複数個のデカップル容量素子との接続および切断を切替える切替回路と、
前記複数個の昇圧回路のうち昇圧動作を実行していない、少なくとも１つの昇圧回路に接続された少なくとも１つのデカップル容量素子と前記外部電源ノードとが接続されるように前記切替回路を制御する制御回路とを備える、電源回路。
【請求項６】
外部電源電圧を昇圧する複数個の昇圧回路と、
１つのデカップル容量素子と、
それぞれが、１つの昇圧回路と接続する複数個の切替回路とを備え、
前記複数個の切替回路の各々は、接続する１つの昇圧回路と前記デカップル容量素子との間を接続または切断し、さらに
前記複数個の昇圧回路から少なくとも１つの昇圧回路を選択して、前記デカップル容量素子と選択した昇圧回路とを接続するように前記複数個の切替回路を制御する制御回路とを備えた、電源回路。
【請求項７】
前記切替回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、
前記ＰＭＯＳトランジスタをオフするときには、前記ＰＭＯＳトランジスタのゲートに前記昇圧回路から出力される昇圧電圧が入力される、請求項１〜６のいずれか１項に記載の電源回路。
【請求項８】
外部電源電圧を降圧する複数個の降圧回路と、
前記複数個の降圧回路に接続可能な１つの位相補償容量素子と、
前記複数個の降圧回路のうちの活性状態の降圧回路のみを、前記位相補償容量素子と接続するスイッチとを備える、電源回路。
【請求項１】
外部電源電圧を昇圧する昇圧回路と、
複数個のデカップル容量素子と、
それぞれが、１つのデカップル容量素子と接続する複数個の切替回路とを備え、
前記複数個の切替回路の各々は、接続する１つのデカップル容量素子と前記昇圧回路との間を接続または切断し、さらに、
前記複数個のデカップル容量素子から少なくとも１つのデカップル容量素子を選択して、前記昇圧回路と選択したデカップル容量素子とを接続するように前記複数個の切替回路を制御する制御回路とを備えた、電源回路。
【請求項２】
前記制御回路は、前記昇圧回路から出力される昇圧電圧を受ける負荷の寄生容量の大きさに応じて、前記デカップル容量素子を選択する、請求項１記載の電源回路。
【請求項３】
前記制御回路は、前記昇圧回路に入力される外部電源電圧の大きさに応じて、前記デカップル容量素子を選択する、請求項１記載の電源回路。
【請求項４】
前記制御回路は、前記昇圧回路の昇圧の速度に応じて、前記デカップル容量素子を選択する、請求項１記載の電源回路。
【請求項５】
外部電源電圧を昇圧する複数個の昇圧回路と、
前記複数個の昇圧回路にそれぞれ接続される複数個のデカップル容量素子と、
外部電源ノードと、前記複数個のデカップル容量素子との接続および切断を切替える切替回路と、
前記複数個の昇圧回路のうち昇圧動作を実行していない、少なくとも１つの昇圧回路に接続された少なくとも１つのデカップル容量素子と前記外部電源ノードとが接続されるように前記切替回路を制御する制御回路とを備える、電源回路。
【請求項６】
外部電源電圧を昇圧する複数個の昇圧回路と、
１つのデカップル容量素子と、
それぞれが、１つの昇圧回路と接続する複数個の切替回路とを備え、
前記複数個の切替回路の各々は、接続する１つの昇圧回路と前記デカップル容量素子との間を接続または切断し、さらに
前記複数個の昇圧回路から少なくとも１つの昇圧回路を選択して、前記デカップル容量素子と選択した昇圧回路とを接続するように前記複数個の切替回路を制御する制御回路とを備えた、電源回路。
【請求項７】
前記切替回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、
前記ＰＭＯＳトランジスタをオフするときには、前記ＰＭＯＳトランジスタのゲートに前記昇圧回路から出力される昇圧電圧が入力される、請求項１〜６のいずれか１項に記載の電源回路。
【請求項８】
外部電源電圧を降圧する複数個の降圧回路と、
前記複数個の降圧回路に接続可能な１つの位相補償容量素子と、
前記複数個の降圧回路のうちの活性状態の降圧回路のみを、前記位相補償容量素子と接続するスイッチとを備える、電源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−２５３９４１（Ｐ２０１２−２５３９４１Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２５４９９（Ｐ２０１１−１２５４９９）
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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