電源装置
【課題】マルチフェーズ型電源装置の小型化を実現する。
【解決手段】例えば、マイクロコントローラユニットMCU、メモリユニットMEMU、及びアナログコントローラユニットACUが1チップ上に形成された電源制御ユニットPCTLIC1と、複数のPWM搭載型駆動ユニット(PSIP)と、複数のインダクタ(L)によってマルチフェーズ電源を構成する。MCUは、MEMU上のプログラムに基づいて定められた周波数と位相を持つクロック信号(CLK)を各PSIPに向けて出力する。ACUは、負荷LODの電圧値(VO)と、シリアルインタフェースSVID_IFを介して取得した目標電圧値との差分を検出し、エラーアンプ信号(EO)を出力する。各PSIPは、CLKとEOを用いて、ピーク電流制御方式により各インダクタを駆動する。
【解決手段】例えば、マイクロコントローラユニットMCU、メモリユニットMEMU、及びアナログコントローラユニットACUが1チップ上に形成された電源制御ユニットPCTLIC1と、複数のPWM搭載型駆動ユニット(PSIP)と、複数のインダクタ(L)によってマルチフェーズ電源を構成する。MCUは、MEMU上のプログラムに基づいて定められた周波数と位相を持つクロック信号(CLK)を各PSIPに向けて出力する。ACUは、負荷LODの電圧値(VO)と、シリアルインタフェースSVID_IFを介して取得した目標電圧値との差分を検出し、エラーアンプ信号(EO)を出力する。各PSIPは、CLKとEOを用いて、ピーク電流制御方式により各インダクタを駆動する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源装置に関し、例えば高電圧を低電圧に変換するマルチフェーズ型のスイッチング電源装置に適用して有効な技術に関するものである。
【背景技術】
【0002】
例えば、特許文献1には、パワーMOSFETと、それを駆動する駆動回路と、駆動回路にスイッチング制御信号を伝達する制御回路とが1つのパッケージ内に搭載された半導体装置が記載されている(図1、図2)。この半導体装置は、マルチフェーズ動作が可能となっている(図15)。
【0003】
また、特許文献2には、複数のコンバータ制御ICを用い、それぞれ異なる位相で負荷に対して電源を供給するマルチフェーズ型DC/DCコンバータ装置が記載されている(図1)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2008−17620号公報
【特許文献2】特開2006−50891号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
例えば、パーソナルコンピュータ(以下、PC)等を代表とする各種電子機器ならびに電気機器では、商用電源となる交流電圧(例えば100V等)から所望の直流電圧(例えば12V、5V、3.3V等)を生成するAC/DCコンバータ(例えばATX電源)が備わっている。また、ノート型のPC等では、バッテリによって特定値の直流電圧が供給される。PC等に使用される各種半導体部品では、安定した電源電圧が必要とされ、場合によっては複数の電源電圧値が必要とされる。このため、このAC/DCコンバータやバッテリによって生成された電圧は、降圧型の非絶縁型DC/DCコンバータ(バックコンバータ)によって所定の電圧(例えば1.0V等)および安定した電圧に変換された上で各種半導体部品に供給される。これらは、一般的にPOL(point of load)コンバータ等と呼ばれ、例えば、PCの場合には、マザーボード等のPCB(Printed Circuit Board)上で各種回路ユニット(CPU(Central Processing Unit)等)の近傍に実装される。
【0006】
近年、このようなPOLコンバータには、各種半導体部品の低電圧化ならびに高速化に伴い、大電流化、高速応答化、ならびに安定化への要求が高まっている。このような要求を満たすため、特許文献1,2等に示されるように、共通コンデンサに対して複数のインダクタからそれぞれ異なるフェーズで電荷を供給するマルチフェーズ技術を用いることが有益となる。マルチフェーズ技術を用いると、原理的に、フェーズ数を増やすほどリップル電圧が低減され、また、負荷電流量を各インダクタから分散して供給すればよいため、大電流化への対応も容易となり、インダクタの値を小さくできるため高速応答化も図れる。ただし、マルチフェーズ技術を用いると、POLコンバータを構成する部品数が増加し、その部品間の配線も増加する恐れがある。そうすると、例えば次のような問題を生じ得る。
【0007】
第1に、配線本数の増加に伴い、その配線パターンのレイアウトが複雑化し、各種電子機器ならびに電気機器の小型化を図る上での障害となる。第2に、配線本数の増加に伴い、PCB上のパワープレーン(例えば接地電源電圧GND、出力電源ノードVO)の面積が制約される。そうすると、パワープレーン(代表的にはCu配線)の抵抗値が増大するため、電力変換効率の低下を招き、また、放熱パターンが小面積化するため、発熱の増大を招く。第3に、PCB上で複数の配線パターンが長く並走するために、配線相互クロストークなどのノイズが発生する。
【0008】
更に、近年では、POLコンバータの電源供給対象となる各種回路ユニット(CPU等)の種類が増加し、その仕様も多様化している。具体的には、CPUを代表に、GPU(Graphics Processing Unit)やメモリ等の様々な回路ユニットに対して、それぞれにPOLコンバータを配置する必要性が生じている。この各種回路ユニット毎のPOLコンバータでは、例えば、生成する電源電圧値が異なる場合や、消費電力の相違に伴い最適なフェーズ数やスイッチング周波数等が異なる場合がある。また、回路ユニットの種類によっては、システム全体の省電力化を図るため、回路ユニットの動作状況(消費電力の時系列的な変化)に応じて、POLコンバータのフェーズ数を適宜変化させるような機能が求められる場合がある。このような回路ユニットの多様化に応じて、それぞれに特化した仕様のPOLコンバータを開発ならびに適用することも考えられるが、システム全体の設計を容易化し、低コスト化を図るためには、一種類のPOLコンバータで賄うことが望ましい。
【0009】
図16は、本発明の前提として検討した電源装置を示すものであり、(a)はその構成例を示す概略図、(b)は(a)における駆動ユニットDRIC’の内部構成例を示す概略図である。図16(a)に示す電源装置は、PWM(Pulse Width Modulation)制御ユニットPWMCTLUと、複数(ここでは6個)の駆動ユニットDRIC’[1]〜DRIC’[6]と、複数のインダクタL[1]〜L[6]、抵抗R[1]〜R[6]、ならびに容量C[1]〜C[6]を含んで構成される。これらの各部品は、例えば、同一のPCB上に適宜実装される。
【0010】
PWM制御ユニットPWMCTLUは、ASIC(Application Specific Integrated Circuit)で構成され、各駆動ユニットDRIC’[n](n=1〜6)に対して、PWM信号(パルス幅変調信号)PWM[n]とイネーブル信号EN[n]を出力する。ここでは、PWM[n]とPWM[n+1]は、フェーズが60度が異なっている。DRIC’[n]は、図16(b)に示すように、制御論理回路LGCaと、ドライバ回路DRVh,DRVlと、パワートランジスタQH,QLを備える。QH,QLは、ここではN型のパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を用いている。QHは、ドレインが入力電源電圧VIN(例えば12V等)に、ゲートがDRVhに、ソースが外部端子P7(SW[n])にそれぞれ接続され、QLは、ドレインがP7(SW[n])に、ゲートがDRVlに、ソースが接地電源電圧GNDにそれぞれ電気的に接続される。LGCaは、PWM[n]を受け、DRVhを介してQHを駆動し、このPWM[n]の相補信号によりDRVlを介してQLを駆動する。
【0011】
各インダクタL[n]は、一端が出力電源ノードVOに共通接続され、他端がスイッチ信号SW[n]の生成端子となる外部端子P7に接続される。したがって、各駆動ユニットDRIC’[n]は、PWM[n]に応じて、それぞれ異なるフェーズで自身に対応するインダクタL[n]にエネルギーを供給し、これに伴う6フェーズのPWM動作によってVOに所定の電源(例えば1Vの電圧)を生成する。そして、前述した各種回路ユニットに対応する負荷LODは、このVOの電源によって駆動される。一方、各インダクタL[n]に流れる電流は、その両端の間に直列接続された抵抗R[n]および容量C[n]によって検出され、一対の電流検出信号CS[n](+/−)としてPWM制御ユニットPWMCTLUに帰還される。PWMCTLUは、このCS[n](+/−)と、VOから帰還した出力電圧検出信号FBを受け、VOの電圧や、各インダクタL[n]における電流のバランス等を加味して各PWM信号(パルス幅変調信号)PWM[n]のデューティを制御する。
【0012】
また、図16の電源装置は、例えば負荷LODの消費電力に応じてフェーズ数を変更可能なように構成されている。すなわち、PWM制御ユニットPWMCTLUは、各駆動ユニットDRIC’[n]に対してイネーブル信号EN[n]を出力することでフェーズ数を設定可能となっている。例えば、EN[1]、EN[3]、およびEN[5]を活性化した場合、DRIC’[1]、DRIC’[3]、およびDRIC’[5]によって、3相(0度、120度、240度)のPWM動作が行われる。
【0013】
しかしながら、図16の電源装置を用いた場合、図16(a)から判るように、1個のフェーズ当たりに4本(PWM[n]、EN[n]、CS[n](+/−))の配線が必要となり、例えば6フェーズ(n=6)の場合には24本、8フェーズ(n=8)の場合には32本の配線が必要となる。この場合、前述したように、部品間の配線の増加に伴う各種問題が懸念される。更に、図16の電源装置では、例えば、スイッチング周波数を変更すること等は容易でなく、また、90度の位相差が必要とされる4フェーズ動作等の実現が困難となり、フェーズ数の変更範囲に限りがある。したがって、対象とする回路ユニットの仕様によっては、当該電源装置を適用できない恐れがある。
【0014】
本発明は、このようなことを鑑みてなされたものであり、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0015】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【0016】
本実施の形態による電源装置は、制御装置と、一端が共通に接続され、外部負荷に第1電源を供給するN(N≧2)個のインダクタと、N個のインダクタをそれぞれ駆動するN個の駆動ユニットと、第1バスとを備えている。制御装置は、アナログ回路ユニット、デジタル回路ユニット、及びメモリ回路ユニットを含む。メモリ回路ユニットには、プログラムが保存され、デジタル回路ユニットは、当該プログラムを実行するプロセッサコアと、N本のクロック信号を生成し、これらをN個の駆動ユニットにそれぞれ出力するクロック生成回路とを備える。アナログ回路ユニットは、外部負荷に供給された第1電源の電源電圧と、予め設定された第1目標電源電圧とを比較し、その差分を増幅することで生成した第1エラーアンプ信号を第1バスに出力する。N個の駆動ユニットは、自身に入力されたクロック信号の位相と、第1バスからの第1エラーアンプ信号とを用いたピーク電流制御方式によりパルス幅変調信号をそれぞれ生成し、これによってN個のインダクタをマルチフェーズで駆動する。ここで、制御装置は、一つの半導体チップならびに半導体パッケージで構成され、プロセッサコアは、クロック生成回路におけるN本のクロック信号のそれぞれの周波数と位相を、プログラムに基づいて設定することが特徴となっている。
【0017】
このように、アナログ回路ユニット、デジタル回路ユニット、及びメモリ回路ユニットが一つの半導体チップ上に形成された制御装置を用いてマルチフェーズ型の電源装置を構成することで、電源装置の小型化が実現可能になる。また、フェーズ数の変更に伴うクロック信号の変更がプログラム的に行える構成とすることで、電源装置の仕様に柔軟性を持たせることが可能になる。
【発明の効果】
【0018】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、マルチフェーズ型電源装置の小型化が実現可能になる。また、マルチフェーズ型電源装置の仕様に柔軟性を持たせることが可能となる。
【図面の簡単な説明】
【0019】
【図1】本発明の実施の形態1による電源装置において、その概略構成例を示すブロック図である。
【図2】図1の電源装置において、その電源生成動作に関連する主要部の構成例を示す回路ブロック図である。
【図3】図2の電源装置において、モード設定信号が‘L’レベル時の動作例を示す波形図であり、(a)は3フェーズ動作時、(b)は2フェーズ動作時、(c)は1フェーズ動作時を示すものである。
【図4】図2の電源装置において、1フェーズ動作かつモード設定信号が‘H’レベル時の動作例を示す波形図である。
【図5】図1の電源装置における電源制御ユニットの全体構成例を示す概略図である。
【図6】図5の電源制御ユニットにおいて、そのマイクロコントローラユニット周りの詳細な構成例を示すブロック図である。
【図7】図6のマイクロコントローラユニットにおけるPWMタイマ回路の詳細を示すものであり、(a)はその概略構成例を示す回路ブロック図、(b)は(a)の動作例を示す波形図である。
【図8】図5の電源制御ユニットを用いて構成した、図1とは異なるフェーズ数を備えた電源装置を示すものであり、(a)はその構成例を示すブロック図、(b)は(a)の動作例を示す波形図である。
【図9】図5の電源制御ユニットを用いて構成した、図1とは異なるフェーズ数を備えた電源装置を示すものであり、(a)はその構成例を示すブロック図、(b)は(a)の動作例を示す波形図である。
【図10】図5の電源制御ユニットにおいて、そのアナログコントローラユニットの詳細な構成例を示すブロック図である。
【図11】図1の電源装置において、そのPWM搭載型駆動ユニットの詳細な構成例を示すブロック図である。
【図12】図11のPWM搭載型駆動ユニットにおける模式的な外形例を示す平面図である。
【図13】図11および図12において、ハイサイドのトランジスタが形成された半導体チップのデバイス構造例を示す断面図である。
【図14】本発明の実施の形態2による電源装置において、その概略構成例を示すブロック図である。
【図15】図14の電源装置において、その電源生成動作に関連する主要部の構成例を示す回路ブロック図である。
【図16】本発明の前提として検討した電源装置を示すものであり、(a)はその構成例を示す概略図、(b)は(a)における駆動ユニットの内部構成例を示す概略図である。
【発明を実施するための形態】
【0020】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0021】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0022】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(又はMOSトランジスタと略す)と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。
【0023】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0024】
(実施の形態1)
<<電源装置Aの全体概略構成>>
図1は、本発明の実施の形態1による電源装置において、その概略構成例を示すブロック図である。図1に示す電源装置は、電源制御ユニットPCTLIC1と、複数(ここでは5個)のPWM搭載型駆動ユニットPSIP11〜PSIP14,PSIP21と、複数(ここでは5個)のインダクタL11〜L14,L21と、2個の容量Cld1,Cld2を含んで構成される。PCTLIC1は、マイクロコントローラユニット(デジタルコントローラユニット)MCUと、アナログコントローラユニットACUと、メモリユニットMEMUを備えている。
【0025】
PSIP11〜PSIP14,PSIP21は、例えば、それぞれ別の半導体パッケージによって実現される。一方、PCTLIC1は、一個の半導体チップ(ならびに半導体パッケージ)で実現される。これらの半導体パッケージは、マザーボードや各種拡張ボード(グラフィックボード等)といった配線基板(PCB)上で、負荷LODとなる各種回路ユニット(例えばCPU、GPU、メモリ等)の近傍に実装される。図1では、LODの代表例としてCPU(Central Processing Unit)を示している。
【0026】
電源制御ユニットPCTLIC1は、外部から供給された例えば3.3V等の電源電圧VCCによって動作し、例えば外部の別の装置から入力されたイネーブル信号ENBLによって内部動作の活性化・非活性化が制御される。MCUは、詳細は後述するが、内部にMEMU上のプログラム等を実行可能なMPU(Micro Processing Unit)コアを持つ。MEMUは、揮発性のメモリと、不揮発性のメモリを含んでいる。マイクロコントローラユニット(デジタルコントローラユニット)MCUは、各PWM搭載型駆動ユニットPSIP12〜PSIP14に対してクロック信号CLK12〜CLK14を出力する。また、MCUは、ACUを介してPSIP11に対してクロック信号CLKO11を出力し、ACUを介してPSIP21に対してクロック信号CLKO21を出力する。MCUは、更に、LOD(CPU)との間で通信を行うシリアルインタフェースSVID_IFを持ち、更に、外部の別の装置との間で通信を行うシリアルインタフェースPMBUS_IFを持つ。
【0027】
SVID_IFは、LOD(CPU)からMCUに向けて供給されるクロック信号CKと、LOD(CPU)がMCUに向けて要求を行い、これに応じてMCUがLOD(CPU)に向けて必要なデータを送信するためのデータ信号VDIOと、MCUがLOD(CPU)からの要求を受諾した際にLOD(CPU)に通知するアラート信号ALTから構成される。CKは、例えば25MHz等の周波数を持つ。PMBUS_IFは、双方向のクロック信号SCLと、双方向のデータ信号SDAから構成される。SCLは、例えば1MHz等の周波数を持つ。
【0028】
インダクタL11〜L14は、一端が共通に出力電源ノードVO1に接続され、他端がPSIP11〜PSIP14にそれぞれ接続される。PSIP11〜PSIP14は、それぞれ異なる位相でL11〜L14を駆動し、これによってVO1に電源電圧(例えば1.0V)ならびに電源電流を生成する。VO1の電源電圧は容量Cld1によって保持される。L21は、一端が出力電源ノードVO2に接続され、他端がPSIP21にそれぞれ接続される。PSIP21は、L21を駆動し、これによってVO2に電源電圧(例えば1.0V)ならびに電源電流を生成する。VO2の電源電圧は容量Cld2によって保持される。LOD(CPU)は、VO1によってコア用の電力(電源電圧および電源電流)が供給され、出力電源ノードVO2によってロジック用の電力が供給される。例えば、コアの消費電力はロジックの消費電力の4倍等であり、これに伴いLOD(CPU)のコアに対してはL11〜L14を介して100A等の電源電流が供給され、LOD(CPU)のロジックに対しては25A等の電源電流が供給される。
【0029】
LOD(CPU)は、マイクロコントローラユニットMCUに対して、SVID_IFを用いた通信を介してVO1やVO2に設定したい電源電圧値(VIDコードと呼ぶ)を通知する。アナログコントローラユニットACUは、このVIDコードをMCUから受けると共に、フィードバック信号としてVO1およびVO2の電源電圧値が入力される。ACUは、VIDコードが示すVO1用の電源電圧値とフィードバックされたVO1の実際の電源電圧値との差分を増幅し、エラーアンプ信号EO1を出力する。同様に、ACUは、VIDコードが示すVO2用の電源電圧値とフィードバックされたVO2の実際の電源電圧値との差分を増幅し、エラーアンプ信号EO2を出力する。PSIP11,PSIP12〜PSIP14は、外部から供給された入力電源電圧VIN(例えば12V等)によって動作し、CLKO11,CLK12〜CLK14とEO1に基づいてピーク電流制御方式(詳細は後述)を用いてL11〜L14を駆動する。同様に、PSIP21は、VINによって動作し、CLKO21とEO2に基づいてピーク電流制御方式(詳細は後述)を用いてL21を駆動する。
【0030】
このような構成例において、本実施の形態1の電源装置の主要な特徴は、第1に電源制御ユニットPCTLIC1内にMPUコアを含むMCUならびにMEMUを備えた点にある。第2にMCU、MEMUおよびACUを備えた電源制御ユニットPCTLIC1が一つの半導体チップで形成された点にある。第3に、MCUがPSIP11〜PSIP14,PSIP21に向けたクロック信号を生成する点にある。第4に、MCUが各種シリアルインタフェースSVID_IF,PMBUS_IFを備えた点にある。第5に、ACUが例えばPSIP11〜PSIP14に対して共通にエラーアンプ信号EO1を出力すると共に、これを用いてPSIP11〜PSIP14がピーク電流制御方式で動作する点にある。
【0031】
詳細は後述するが、第1の特徴によって、PCTLIC1の各種仕様を、MPUコアを介したプログラム制御によってある程度変更することが可能となる。すなわち、PCTLIC1の仕様をプログラム的に変更することで、様々な仕様の負荷LODに対して同一の電源装置を適用可能になる。第2の特徴によって、電源装置の小型化が実現可能になる。すなわち、MCUとMEMUの間やMCUとACU間には、比較的多くの信号が存在し得るが、一つの半導体チップで形成することで、これらの配線をチップ内の配線で実現でき、チップ外の配線やチップ外の配線に伴う端子を削減できる。第3の特徴によって、第1の特徴にも関連してフェーズ数の変更やスイッチング周波数の変更等に容易に対応することが可能となる。
【0032】
第4の特徴によって、LOD(CPU)との間で様々な情報(例えば、前述したVIDコードや、実際に生成されている電源電圧値や電源電流値等)の送受信が行えると共に、第1の特徴にも関連してプログラムの内容を例えばPMBUS_IF等を介して変更すること等が可能となる。第5の特徴によって、電源制御ユニットPCTLIC1とPWM搭載型駆動ユニット(PSIP)間の配線本数を削減可能になる。すなわち、前述した図16の構成例では、1フェーズ当たりに4本の制御信号が必要であったのに対して、図1の構成例では、1フェーズ当たりに1本の制御信号(クロック信号(CLKO,CLK))と各フェーズに共通で1本の制御信号(エラーアンプ信号EO1)を備えればよい。なお、詳細は後述するが、図16の構成例におけるイネーブル信号(EN)は、図1の構成例ではクロック信号(CLKO,CLK)で兼用する。
【0033】
<<電源装置Aの主要部の構成>>
図2は、図1の電源装置において、その電源生成動作に関連する主要部の構成例を示す回路ブロック図である。図2には、図1における電源制御ユニットPCTLIC1、PWM搭載型駆動ユニットPSIP11〜PSIP13、インダクタL11〜L13、容量Cld1ならびに負荷LODが抽出して示されている。PCTLIC1において、マイクロコントローラユニットMCUは、外部端子P2a〜P5aに接続される。P5aからは、モード設定信号SMOD1が出力され、SMOD1は外部に設けたモード設定バスMBSを介して伝送される。P2a〜P4aからは、同一周波数で、それぞれ位相が異なるクロック信号CLK12〜CLK14が出力される。また、MCUは、図1で述べたように、電源電圧の設定値を示すVIDコード(VID1)をLODから取得し、これをアナログコントローラユニットACUに送信する。更に、MCUは、ACUに向けて、CLK12〜CLK14とは位相が異なるクロック信号CLK11と、フェーズ設定信号PHと、VS値設定信号VSSET1を出力する。PHは、フェーズ数を定めるものであり、例えばSVID_IFを用いた通信を介してLODから取得したり、あるいはMCU自身がLODの消費電流を判別して生成することも可能である。
【0034】
ACUは、6個の外部端子P1a,P6a〜P10aに接続される。ACUは、クロック制御回路部CKCBKP1と、フィードバック回路部FBBKP1を備える。CKCBKP1は、スイッチ回路TSW12、オア演算回路OR11、アンド演算回路AD11,AD12、ワンショットパルス生成回路OSPGm1、コンパレータ回路CMP11、およびデジタル・アナログ変換回路DAC12を備える。FBBKP1は、エラーアンプ回路EA1、アンプ回路AMP11、およびデジタル・アナログ変換回路DAC11を備える。DAC11は、MCUから入力されたVID1を変換し、VID1に応じた電圧値を持つ出力電圧設定信号VR1をEA1の(+)入力ノードに印加する。特に限定はされないが、VID1に応じて、例えば、0.8V〜1.8V等といった電圧範囲の中から数十mVステップ等でVR1の電圧値を選択することができる。DAC12は、MCUから入力されたVSSET1を変換し、VSSET1に応じた電圧値を持つ設定電圧VS1をCMP11の(−)入力ノードに印加する。
【0035】
アンプ回路AMP11は、外部端子P7aから入力された正極側出力電圧検出信号VSENp1と外部端子P8aから入力された負極側出力電圧検出信号VSENn1の差分をゲイン1で増幅する。P7aは、LODの高電位側電源ノードとなる出力電源ノードVO1に接続され、P8aは、LODの低電位側電源ノードとなる接地電源電圧GNDに接続される。AMP11の出力は、出力電圧検出信号DFO1として外部端子P9aから出力される。P9aは、外部端子P6aとの間で外部に設けられたフィルタ回路FLT1を介して接続され、P10aとの間で外部に設けられた抵抗R11を介して接続される。FLT1は、DFO1から見てロウパスフィルタとして機能し、DFO1はFLT1によって平滑化され、この平滑化された電圧がR11を介してフィードバック信号FB1としてP10aから入力される。
【0036】
エラーアンプ回路EA1は、(−)入力ノードにフィードバック信号FB1が入力され、(+)入力ノードにDAC11からの出力電圧設定電圧VR1が入力される。EA1は、VR1を基準としてFB1の誤差を増幅し、その結果をエラーアンプ信号EO1として外部端子P6aに出力する。前述したように、P6aにはFLT1が接続されており、FLT1はEO1から見てループフィルタ(位相補償回路)として機能する。P6aから出力されたEO1は、エラーバスEBS上に伝送される。コンパレータ回路CMP11は、(+)入力ノードにEO1が入力され、(−)入力ノードにDAC12からの設定電圧VS1が入力される。詳細は後述するが、このVS1は、軽負荷時の動作において、スイッチングのオンパルス幅やスイッチング周波数を定める際に用いられる。
【0037】
アンド演算回路AD12は、2入力の一方にCMP11の出力が入力され、2入力の他方に前述したMCUからのモード設定信号SMOD1が入力される。ワンショットパルス生成回路OSPGm1は、AD12の出力ノードにおける立ち上がりエッジを受けて、所定のパルス幅を備えた‘H’パルス信号を出力する。アンド演算回路AD11は、2入力の一方にMCUからのクロック信号CLK11が入力され、2入力の他方にSMOD1の反転信号が入力される。オア演算回路OR11は、2入力の一方にAD11の出力が入力され、2入力の他方にOSPGm1の出力が入力される。スイッチ回路TSW12は、一端がOR11の出力ノードに、他端が外部端子P1aに接続される。P1aからはクロック信号CLKO11が出力される。TSW12は、MCUからのフェーズ設定信号PHに基づいてオン・オフが制御され、オフに制御された際には、CLKO11をハイインピーダンス状態とする。なお、詳細は後述するが、ここでは、CLKO11のハイインピーダンス状態がスリープ信号SLP[1](図16のイネーブル信号(EN)に相当)に割り当てられている。同様に、CLK12〜CLK14のハイインピーダンス状態も、それぞれスリープ信号SLP[2]〜SLP[4]に割り当てられている。
【0038】
PWM搭載型駆動ユニットPSIP11は、8個の外部端子P1[1],P5[1],P7[1],P8[1],P16[1],P38[1]〜P40[1]を含んでいる。P8[1]には入力電源電圧VIN(例えば12V等)が供給され、P16[1]には接地電源電圧GNDが供給される。P39[1]には、ACUからのエラーアンプ信号EO1がエラーバスEBSを介して入力され、P40[1]には、ACUからのクロック信号CLKO11が入力される。P7[1]にはスイッチ信号SW[1]が出力されると共に前述したインダクタL11の他端が接続される。また、P5[1]にはGNDが供給される。
【0039】
PSIP11は、トランジスタ(パワートランジスタ)QH[1],QL[1]と、ドライバ回路DRVh[1],DRVl[1]と、制御論理回路LGC[1]と、PWM制御回路PWM_CTL[1]と、活性電流検出回路ACS[1]と、逆電流検出回路RIDET[1]と、3値情報検出回路TSDET1[1]を備えている。QH[1],QL[1]は、ここではNチャネル型のMOSFET(パワーMOSFET)を用いている。QH[1]は、ハイサイドトランジスタであり、ドレインが外部端子P8[1]を介して入力電源電圧VINに、ゲートがDRVh[1]に、ソースがスイッチ信号SW[1]の出力端子となる外部端子P7[1]にそれぞれ接続される。QL[1]は、ロウサイドトランジスタであり、ドレインがP7[1](SW[1])に、ゲートがDRVl[1]に、ソースが外部端子P16[1]を介してGNDにそれぞれ接続される。
【0040】
3値情報検出回路TSDET1[1]は、外部端子P40[1]からのクロック信号CLKO11を受け、CLKO11がハイインピーダンス状態の場合にはスリープ信号SLP[1]を活性化し、そうでない場合には、SLP[1]を非活性化すると共にCLKO11を再駆動した信号となる内部クロック信号CLKi[1]を生成する。活性電流検出回路ACS[1]は、トランジスタQH[1]に流れる電流Idhを検出し、その1/N(例えばN=18500等)の電流を生成する。この電流は、外部端子P38[1]に外部接続された抵抗Rcs[1]によって電圧に変換され、この電圧が電流検出信号CS[1]となる。
【0041】
PWM制御回路PWM_CTL[1]は、コンパレータ回路CMPp[1]と、抵抗R1[1],R2[1]と、オフセット電圧源(オフセット電圧)VOF[1]と、バイアス電流源IB1[1]と、セットリセット型フリップフロップ回路FFp[1]を備えている。R1[1]とR2[1]は、外部端子P39[1]とP5[1]の間に直列接続され、P39[1]から入力されたエラーアンプ信号EO1を分圧する。特に限定はされないが、ここではR1[1]とR2[1]を同一の抵抗値(例えば50kΩ等)とし、これによってEO1は1/2に分圧される。IB1[1](例えば490μA等)は、前述した電流検出信号CS[1]を安定化させるためのものであり、活性電流検出回路ACS[1]と共に外部端子P38[1]に電流を出力する。CMPp[1]は、(−)入力ノードに前述したR1[1],R2[1]によって分圧されたEO1が入力され、(+)入力ノードに、VOF[1]によるオフセット電圧(例えば0.1V等)が加算されたCS[1]が入力される。FFp[1]は、リセット入力ノード(R)にTSDET1[1]からのCLKi[1]が入力され、セット入力ノード(S)にCMPp[1]からの出力信号が入力され、反転出力ノード(/Q)からPWM信号(パルス幅変調信号)PWM[1]を出力する。
【0042】
逆電流検出回路RIDET[1]は、前述したMCUからのモード設定信号SMOD1が外部端子P1[1]を介して入力され、このSMOD1による制御を受けて動作する。RIDET[1]は、SMOD1が活性状態の場合には、外部端子P7[1]からP16[1]に向けた逆方向の電流を検出した際に逆電流検出信号RI[1]を活性化し、SMOD1が非活性状態の場合には、RI[1]を非活性状態に維持する。制御論理回路LGC[1]は、PWM制御回路PWM_CTL[1]からのPWM信号PWM[1]に基づいてDRVh[1],DRVl[1]を介してQH[1],QL[1]をスイッチング制御する。また、LGC[1]は、RI[1]の活性状態を受けた際には、DRVl[1]を介してQL[1]をオフに駆動する。
【0043】
なお、PWM制御回路PWM_CTL[1]は、スリープ信号SLP[1]が活性状態の場合には制御論理回路LGC[1]に対してPWM信号PWM[1]の供給を行い、非活性状態の場合にはPWM[1]の供給を停止する。また、LGC[1]は、SLP[1]が活性状態の場合にはQH[1]およびQL[1]に対してPWM[1]に応じたスイッチング信号を供給し、非活性状態の場合にはQH[1]およびQL[1]を共にオフに制御する。さらに、PWM_CTL[1]およびLGC[1]は、より望ましくは、SLP[1]が非活性状態の場合に、自身を省電力モードに遷移する機能を備える。具体的には、例えば、自身の内部回路に供給されるバイアス電流の一部または全部を停止することにより、必要最小限の回路のみを動作させる機能等が挙げられる。
【0044】
PWM搭載型駆動ユニットPSIP12,PSIP13は、外部との間の入力信号および出力信号が若干異なることを除いて前述したPSIP11と同様な内部回路構成となっている。したがって、以降は、[n](n=1,2,3)によって各PSIPの外部端子、内部回路ならびに内部信号を区別することとする。PSIP12には、外部端子P40[2]を介してMCUからのクロック信号CLK12が入力され、エラーバスEBSならびに外部端子P39[2]を介してACUからのエラーアンプ信号EO1が入力される。また、PSIP12には、モード設定バスMBSならびに外部端子P1[2]を介してMCUからのモード設定信号SMOD1が入力される。PSIP12は、外部端子P7[2]を介してスイッチ信号SW[2]を出力し、このP7[2]にインダクタL12が接続される。
【0045】
同様に、PSIP13には、外部端子P40[3]を介してMCUからのクロック信号CLK13が入力され、エラーバスEBSならびに外部端子P39[3]を介してACUからのエラーアンプ信号EO1が入力される。また、PSIP13には、モード設定バスMBSならびに外部端子P1[3]を介してMCUからのモード設定信号SMOD1が入力される。PSIP13は、外部端子P7[3]を介してスイッチ信号SW[3]を出力し、このP7[3]にインダクタL12が接続される。
【0046】
<<電源装置Aの主要部の動作(負荷が重い場合)>>
図3は、図2の電源装置において、モード設定信号SMOD1が‘L’レベル時の動作例を示す波形図であり、(a)は3フェーズ動作時、(b)は2フェーズ動作時、(c)は1フェーズ動作時を示すものである。SMOD1が‘L’レベル時には、電流連続モード(CCM)での動作が行われる。まず、図3(a)に示す3フェーズ動作は、負荷LODの消費電流Ioが大きい場合(例えばIo>50A等)で用いられる。この場合、マイクロコントローラユニットMCUは、モード設定信号SMOD1を非活性状態(‘L’レベル)とし、0度位相のCLK11と、120度位相のCLK12と、240度位相のCLK13を出力する。アナログコントローラユニットACUは、CLK11を受け、SMOD1が‘L’レベルであるため、AD11、OR11、およびTSW12を介してCLK11と同様なCLKO11を出力する。PSIP11、PSIP12、PSIP13は、それぞれ、CLKO11、CLK12、CLK13を受けて動作を行う。
【0047】
PSIP11を例に動作を簡単に説明すると、まず、TSDET1[1]がCLKO11を受けてそれと同様なCLKi[1]を出力し、CLKi[1]の‘H’パルスを受けて、FFp[1]がPWM[1]を‘H’レベルに遷移させる。このPWM[1]の‘H’レベルを受けて、QH[1]がオン、QL[1]がオフとなり、インダクタL11にエネルギーが蓄積される。ここで、QH[1]に流れる電流(L11に流れる電流と等価)は、ACS[1]を介して電流検出信号CS[1]として検出される。
【0048】
一方、出力電源ノードVO1の出力電圧は、ACU内のAMP11によって検出され、その検出結果(フィードバック信号FB1)と出力電圧設定信号VR1(例えば1V等)との差分がEA1によって増幅される。PSIP11内のCMPp[1]は、このEA1からのエラーアンプ信号EO1(詳細には、そのK(抵抗分圧比)倍)と電流検出信号CS[1]+オフセット電圧VOF[1]の値とを比較し、CS[1]+VOF[1]のピーク値がEO1×Kに到達した際に‘H’レベルを出力する。FFp[1]は、CMPp[1]からの‘H’レベル出力に応じてPWM[1]を‘L’レベルに遷移させ、これを受けて、QH[1]がオフ、QL[1]がオンとなる。このようにエラーアンプ信号に基づいてインダクタに流す電流のピーク値を制御する方式はピーク電流制御方式と呼ばれる。QL[1]がオンとなった以降は、L11→負荷LODおよび容量Cld1→QL[1]の経路で電流が還流され、その後、再びCLKO11の‘H’パルスを受けて同様な動作が繰り返される。また、PSIP12,PSIP13は、位相が異なることを除いてPSIP11と同様な動作を行う。その結果、CLK11(CLKO11)〜CLK13の周波数と同一のスイッチング周波数で3フェーズ動作が行われる。
【0049】
次に、図3(b)に示す2フェーズ動作は、負荷が中程度の場合(例えば25A<Io≦50A等)で用いられる。この場合、MCUは、SMOD1を非活性状態(‘L’レベル)とし、0度位相のCLK11と、180度位相のCLK12を出力する。さらに、MCUは、CLK13をハイインピーダンス状態に設定する。ACUは、CLK11を受けてCLK11と同様なCLKO11を出力する。PSIP11、PSIP12は、それぞれ、CLKO11、CLK12を受けて、図3(a)の場合と同様に、CLK11(CLKO11),CLK12の周波数と同一のスイッチング周波数で2フェーズ動作を行う。
【0050】
一方、PSIP13内の3値情報検出回路TSDET1[3]は、CLK13のハイインピーダンス状態を検出し、スリープ信号SLP[3]を非活性化する。PSIP13は、このSLP[3]の非活性状態を受けて、QH[3],QL[3]を共にオフに固定すると共に、各内部回路で必要とされるバイアス電流等を選択的に停止する。これによってPSIP13は、省電力モードとなる。このように、1本のCLK13を用いてクロック信号の伝送機能とイネーブル信号の伝送機能とを併用させることで、それぞれを個別に伝送する場合(すなわち2本の信号を用いる場合)と比較して、MCUと各PSIP間の配線本数の削減や、MCUや各PSIPにおける外部端子数の削減等が可能となる。
【0051】
続いて、図3(c)に示す1フェーズ動作は、負荷が小さい場合(例えばIo≦25A等)で用いられる。この場合、MCUは、SMOD1を非活性状態(‘L’レベル)とし、0度位相のCLK11を出力する。さらに、MCUは、CLK12,CLK13を共にハイインピーダンス状態に設定する。ACUは、CLK11を受けてCLK11と同様なCLKO11を出力し、PSIP11は、CLKO11を受けてCLK11(CLKO11)の周波数と同一のスイッチング周波数で1フェーズ動作を行う。一方、PSIP12およびPSIP13は、それぞれ、CLK12およびCLK13のハイインピーダンス状態を受けて、図3(b)の場合と同様に、QH[2],QL[2]およびQH[3],QL[3]をオフに固定すると共に省電力モードに移行する。
【0052】
<<電源装置Aの主要部の動作(負荷が軽い場合)>>
図4は、図2の電源装置において、1フェーズ動作かつモード設定信号SMOD1が‘H’レベル時の動作例を示す波形図である。図4に示す動作(軽負荷モードと呼ぶ)は、LODの消費電流Ioが非常に小さい軽負荷時(例えばIoが数A以下等)で用いられる。この場合、MCUは、SMOD1を活性状態(‘H’レベル)とする。また、MCUは、TSW12をオン状態に制御し、CLK12,CLK13を共にハイインピーダンス状態に設定する。ACUは、SMOD1が‘H’レベルであるため、CMP11、AD12、OSPGm1、OR11、およびTSW12を介してCLKO11を出力する。
【0053】
軽負荷モードにおいて、ACUでは、出力電源ノードVO1の電圧低下に応じてエラーアンプ信号EO1の電圧が上昇する。このEO1の電圧が設定電圧VS1に到達すると、CMP11が‘H’パルスを出力し、これを受けてOSPGm1が所定のパルス幅を持つ‘H’パルスを出力する。このOSPGm1からの‘H’パルスがCLKO11となる。一方、PSIP11においては、このCLKO11に基づいてCLKi[1]が生成され、FFp[1]を介してPWM[1]が‘H’レベルに遷移する。その結果、QH[1]がオンとなり、QL[1]はオフを維持する。
【0054】
QH[1]がオンになると、図3(a)で説明したように、インダクタL11に流れる電流、ならびにこれを反映した電流検出信号CS[1]が時間に伴い一次関数的に増大していく。そして、このCS[1]にVOF[1]を加算した電圧が、抵抗R1[1],R2[2]によって分圧されたエラーアンプ信号EO1の電圧(EO1/2)に到達した際に、FFp[1]は、PWM[1]を‘L’レベルに遷移させる。このPWM[1]の‘L’レベルを受けて、QH[1]はオフとなり、QL[1]はオンとなる。なお、スイッチ信号SW[1]の電圧は、QH[1]のオン期間T1’ではVINレベル(例えば12V等)となり、QH[1]がオフ、QH[L]がオンとなる期間T2’ではGNDレベルとなる。この期間T1’では、VO1の電圧は徐々に上昇し、これに応じてEO1の電圧は徐々に低下することになる。
【0055】
QH[1]がオフ、QL[1]がオンとなる期間T2’では、インダクタL11による起電力によってインダクタを流れる電流(還流電流)が時間に伴い一次関数的に減少していく。また、この期間T2’では、VO1の電圧は、上昇から横ばい状態へと近づいていく。ここで、このL11の電流が0Aに到達すると(すなわちL11に蓄えられたエネルギーが使い果たされると)、SW[1]の電圧がVO1の電圧(例えば1V程度等)となるため、P7[1]からP16[1]に向けた逆方向の電流が流れ始める。逆電流検出回路RIDET[1]は、この逆電流を検出した際に逆電流検出信号RI[1]を活性状態(‘H’レベル)にする。LGC[1]は、このRI[1]の‘H’レベルを受けてQL[1]をオフに制御する。その結果、QH[1],QL[1]共にオフとなる期間T3’が生じる。
【0056】
このQH[1],QL[1]共にオフとなる期間T3’では、容量Cld1に蓄えられたエネルギーで負荷LODが駆動され、その結果、VO1の電圧は徐々に低下していき、これに応じてEO1の電圧は徐々に上昇する。この期間T3’では、SW[1]の電圧は、VO1の電圧(例えば1V程度等)となる。ここで、このEO1の電圧が、設定電圧VS1に到達すると、再び、ACU内のCMP11が‘H’パルスを出力することで前述した期間T1’に移行し、以降、期間T2’、期間T3’、期間T1’、…が同様に繰り返される。このような軽負荷モードを用いた場合、負荷の消費電流Ioに応じてスイッチング周波数が低下するように制御されるため、スイッチング損失が低減でき、軽負荷時における電力変換効率の向上が実現可能になる。また、図4に示した動作方式は、入力電源電圧VINに依存したスイッチング周波数の変動が生じ難い方式となっており、例えば、バッテリ駆動の電子機器等でバッテリ電圧が低下しても高い電力変換効率を維持することが可能となる。
【0057】
このように、図2(図1)の構成例ならびに図3、図4の動作例を用いることで、図1でも述べたように、小型の電源装置にて、負荷LODの消費電流に応じた動作モードの変更(フェーズ数の変更や軽負荷モードへの移行)を容易に実現可能となる。さらに、この各動作モードにおける詳細なタイミング仕様等も適宜変更可能となる。具体的には、MCUによって、フェーズ数の変更に必要なクロック信号を生成しているため、各フェーズの起動・停止(クロック信号のハイインピーダンス設定有無)やフェーズ数に応じた各フェーズ間の位相差等を容易に設定できる。そして、この設定内容は、スイッチング周波数を含めてプログラム的に変更することが可能である。
【0058】
ここで、例えば、ある負荷(LOD_Aとする)では4フェーズまでの動作が必要され、別の負荷(LOD_B)では2フェーズまでの動作が必要とされる場合を想定する。この場合、LOD_Aに図2(図1)の電源装置を適用する場合には、図2を拡張して、PCTLIC1とPSIP11〜PSIP14を設け、例えば4フェーズ動作時には各クロック信号に90度の位相差を持たせ、3フェーズ動作時には各クロック信号に120度の位相差を持たせるようにMCUによって設定を行う。また、MCUによってスイッチング周波数も最適な値に設定する。一方、LOD_Bに図2(図1)の電源装置を適用する場合には、図2を縮減して、PCTLIC1とPSIP11〜PSIP12を設け、例えば2フェーズ動作時には各クロック信号に180度の位相差を持たせるようにMCUによって設定を行う。また、MCUによってスイッチング周波数も最適な値に設定する。なお、この際に、PSIP12に向けたクロック信号の供給元は、必ずしも図2に示したような外部端子P2aに限らず、P3aやP4a等を用いることも可能である。すなわち、例えば、PCBのレイアウト的に、P2a以外の端子を用いる方が好都合な場合には、別の端子を用いることもできる。このように、図2(図1)の構成例を用いると、同一の電源装置によって(PCTLIC1内部やPSIP内部のハード構造を変えずに)、様々な負荷LDOの仕様に対応することが可能となる。
【0059】
また、図2(図1)の構成例では、動作モードの変更(フェーズ数の変更や軽負荷モードへの移行)に際してMCUによる処理を行うことが可能となっている。したがって、動作モードの変更を様々な情報に基づいて行うことができる。代表的には、負荷LODがMCUに対して前述したSVID_IFを介してフェーズ数の変更命令を発行し、MCUがこれを解釈して、フェーズ設定信号PHやモード設定信号SMOD1の制御と、各クロック信号の周波数設定および位相設定を適宜行うことで動作モードの変更が行われる。ただし、これに限らず、例えば、MCUがLODの消費電流Ioを判別し、その判別結果に基づいて動作モードの変更を行うこと等も可能である。前述したピーク電流制御方式では、エラーアンプ信号EO1のレベルがLODの消費電流Ioに比例するため、MCUは、例えばEO1のレベルを監視することで消費電流Ioの大きさを認識できる。
【0060】
<<電源制御ユニットの全体構成>>
図5は、図1の電源装置における電源制御ユニットPCTLIC1の全体構成例を示す概略図である。図5では、電源制御ユニットPCTLIC1におけるマイクロコントローラユニットMCUの外部信号と、アナログコントローラユニットACUの外部信号と、MCUとACUの間の内部信号が示されている。なお、図5では、便宜上、メモリユニットMEMUの記載は省略している。図5のPCTLIC1は、2系統(チャネル1、2)の制御機構を備え、それぞれ任意の電圧値を持つ2種類の電源を制御可能な構成となっている。例えば、図1の例では、チャネル1によってVO1の電源が制御され、チャネル2によってVO2の電源が制御される。
【0061】
まず、図5におけるMCUの外部信号について説明する。CLK12〜CLK18は、それぞれ、2フェーズ目以降に割り当てられるPWM搭載型駆動ユニット(PSIP)に向けたクロック信号である。TMP1/OCP1は、詳細は後述するが、チャネル1上に存在するPSIPからの温度検出信号/過電流検出信号であり、TMP2/OCP2は、チャネル2上に存在するPSIPからの温度検出信号/過電流検出信号である。TMP1/OCP1およびTMP2/OCP2は、それぞれ、PSIPからロウパスフィルタ回路LPF14およびLPF24を介して入力される。VINは、PSIPに供給される入力電圧信号であり、抵抗R31,R32および容量C1によって抵抗分圧ならびにフィルタリングされた上でMCUに入力される。FAULTは、例えば過電圧、過電流等といった異常が生じた際に負荷LOD(CPU等)に向けて通知される異常検出信号である。
【0062】
IMON1は、チャネル1上の負荷LODの消費電流に比例したデューティ比を持つPWM信号であり、IMON2は、チャネル2上のLODの消費電流に比例したデューティ比を持つPWM信号である。IMON1,IMON2は、それぞれ、ロウパスフィルタ回路LPF15,LPF25を介することでLODの消費電流に比例した電圧信号に変換されLOD(CPU等)に向けて出力される。当該信号は、例えば、CPUのファンモータを制御する際等で使用される。VR_RDY1は、チャネル1上のLODに向けた電源電圧値が正常な範囲に有るか否かを当該LODに通知するための電圧状態通知信号であり、VR_RDY2は、チャネル2上のLODに向けた電源電圧値が正常な範囲に有るか否かを当該LODに通知するための電圧状態通知信号である。VR_HOT1は、チャネル1上のPSIPの温度が正常な範囲に有るか否かを当該LODに通知するための温度状態通知信号であり、VR_HOT2は、チャネル2上のPSIPの温度が正常な範囲に有るか否かを当該LODに通知するための温度状態通知信号である。SCL,SDAは、図1で述べたようにシリアルインタフェースPMBUS_IFを構成する信号であり、CK,VDIO,ALTは、図1で述べたようにシリアルインタフェースSVID_IFを構成する信号である。また、VCC(例えば3.3V)およびGNDはMCU動作用の電源電圧および接地電源電圧である。
【0063】
次に、図5におけるACUの外部信号について説明する。EO1は、図2で述べたようにチャネル1上のPSIPに向けたエラーアンプ信号であり、CLKO11は、チャネル1上の1番目のフェーズに対応するPSIPに向けたクロック信号である。MODE1は、詳細は後述するが、チャネル1上のPSIPに向けて各種情報を3値で通知するモード信号である。この通知される3値の中には、図2で述べたチャネル1用のモード設定信号SMOD1が含まれている。同様に、EO2は、チャネル2上のPSIPに向けたエラーアンプ信号であり、CLKO21は、チャネル2上の1番目のフェーズに対応するPSIPに向けたクロック信号である。MODE2は、チャネル2上のPSIPに向けて各種情報を3値で通知するモード信号であり、その中にはチャネル2用のモード設定信号が含まれている。
【0064】
VSENp1,VSENn1,DFO1,FB1は、図2で述べたように、それぞれ、チャネル1上の負荷LODにおける正極側出力電圧検出信号、負極側出力電圧検出信号、出力電圧検出信号、フィードバック信号である。同様に、VSENp2,VSENn2,DFO2,FB2は、それぞれ、チャネル3上のLODにおける正極側出力電圧検出信号、負極側出力電圧検出信号、出力電圧検出信号、フィードバック信号である。RLL1は、詳細は後述するが、チャネル1上のLODの消費電流Ioに比例した電圧を持つ出力電流検出信号である。EO_IN1およびCOR1は、詳細は後述するが、RLL1の生成や、チャネル1上のLODに対する電流−電圧特性の制御(ドループ制御等と呼ばれる)に必要とされる各種信号である。同様に、RLL2は、チャネル2上のLODの消費電流Ioに比例した電圧を持つ出力電流検出信号である。EO_IN2およびCOR2は、RLL2の生成や、チャネル2上のLODに対するドループ制御に必要とされる各種信号である。また、VCC(例えば3.3V)およびGNDはACU動作用の電源電圧および接地電源電圧である。
【0065】
続いて、図5におけるACUとMCUの間の内部信号について説明する。ENBLは、外部から入力され、ACUおよびMCUの両方に対して動作の有効・無効を制御するためのイネーブル信号である。VREFは、ACU内で生成され、温度に依存しない固定電圧を持つ基準電圧であり、MCUが備えるアナログ・デジタル変換回路ADCの動作用として使用され、また、外部容量C2が接続された外部端子P12abにも出力される。このP12abから出力されたVREFは、前述したCOR1,COR2を生成する際に使用される。REG11’,REG12’,REG21’,REG22’は、MCUによって生成され、ACUが備えるデジタル・アナログ変換回路DACの入力レジスタに向けて出力されるレジスタ設定信号である。当該信号は、それぞれ複数ビット(例えば9ビット等)を持つ。
【0066】
DCY1は、詳細は後述するが、チャネル1用のLDOに向けた出力電圧を下げる際に使用されるスロープ制御信号であり、DCY2は、チャネル2用のLDOに向けた出力電圧を下げる際に使用されるスロープ制御信号である。PH11〜PH13は、図2で述べたように、MCUによって生成されるチャネル1用のフェーズ設定信号であり、PH21〜PH23は、MCUによって生成されるチャネル2用のフェーズ設定信号である。SMOD1は、図2で述べたように、MCUによって生成されるチャネル1用のモード設定信号であり、SMOD2は、MCUによって生成されるチャネル2用のモード設定信号である。当該モード設定信号は、前述したようにACUがモード信号MODE1,MODE2を出力する際にも使用される。FAULTは、異常検出信号であり、ここではACUによって生成され、その後、前述したようにMCUを介して出力される。
【0067】
VOUT1は、前述した出力電圧検出信号DFO1をACU内のロウパスフィルタ回路LPF11で平滑化することで得られる負荷電圧検出信号であり、VOUT2は、DFO2をACU内のロウパスフィルタ回路LPF21で平滑化することで得られる負荷電圧検出信号である。IOUT1は、前述した出力電流検出信号RLL1をACU内のロウパスフィルタ回路LPF12で平滑化することで得られる負荷電流検出信号であり、IOUT2は、RLL2をACU内のロウパスフィルタ回路LPF22で平滑化することで得られる負荷電流検出信号である。STLO1,STLO2は、MCUによって生成され、ACUが前述したモード信号MODE1,MODE2を生成する際に必要とされる制御信号である。TMP1/OCP1およびTMP2/OCP2は、前述したようにPSIPから得られる温度検出信号/過電流検出信号であり、MCUを介してACUにも伝送される。CLK11およびCLK21は、MCUによって生成され、図2に示したように、ACUで生成されるCLKO11およびCLKO21の基となるクロック信号である。
【0068】
ここで、VOUT1,VOUT2,IOUT1,IOUT2は、MCU内のアナログ・デジタル変換回路ADCに入力されることでデジタル信号に変換される。また、前述したVINやTMP1,TMP2もMCU内のADCに入力されることでデジタル信号に変換される。これらによって、負荷LODの電圧情報や電流情報、およびPSIPの入力電圧情報や温度情報がデジタル信号として得られる。MCUは、このデジタル信号を、SVID_IFを介して負荷LOD(CPU)に通知することができ、また、PMBUS_IFを介して外部の装置に通知することもできる。更には、MCUは、これらのデジタル信号を用いて各種異常を検出することもでき、LODの電流情報に基づいて動作モードの切り替え(フェーズ数の変更または軽負荷モードへの遷移)を自動的に行うことも可能である。このように、PCTLIC1内にMCUを搭載することで、様々な機能を容易に実現することができる。
【0069】
さらに、図5から判るように、ACUとMCUの間には、多くの内部信号が備わっている。特に、レジスタ設定信号(REG11’,REG12’,REG21’,REG22’)はそれぞれが複数ビットを備えるために多くの配線を必要とする。仮にACUとMCUを別々の半導体チップで形成した場合には、各チップ間を接続するために多くの配線と多くの外部端子が必要となり、電源装置の小型化が図れない恐れがある。一方、本実施の形態1の電源装置では、前述したようにACUとMCUを同一の半導体チップで形成しているため、このような内部信号に伴う配線本数の増大は特に問題とはならず、電源装置の小型化が実現可能となる。
【0070】
<<マイクロコントローラユニットの詳細>>
図6は、図5の電源制御ユニットにおいて、そのマイクロコントローラユニットMCU周りの詳細な構成例を示すブロック図である。図6に示すマイクロコントローラユニット(デジタルコントローラユニット)MCUは、所謂マイコンと呼ばれるものであり、メモリユニットMEMU上のプログラムを実行可能なマイクロプロセッサコア(MPUコアあるいはCPUコア)MPU_CRに加えて各種周辺回路ブロックを備えた構成となっている。図6のMCUには、3本の周辺バスRERI_BUS1〜RERI_BUS3とフロントバスF_BUSが備わっている。F_BUSには、MPU_CRと、メモリインタフェース回路MEMIFと周辺バス用インタフェース回路PERI_BUS_IFが接続されている。
【0071】
RERI_BUS1には、インターバルタイマ回路ITIM、汎用入出力インタフェース回路GPIO、同期シリアルインタフェース回路CSIO、非同期シリアルインタフェース回路UARTと、ウォッチドッグタイマ回路WDT、ならびにPERI_BUS_IFが接続されている。RERI_BUS2には、PWMタイマ回路[1]PWM_TIM1および[2]PWM_TIM2、PMBUSインタフェース回路PMBUS_IFC、SVIDインタフェース回路SVID_IFC、ACUインタフェース回路ACU_IF、アナログ・デジタル変換回路ADC10、ならびにPERI_BUS_IFが接続されている。RERI_BUS3には、フラッシュメモリ制御回路FMEM_CTLならびにPERI_BUS_IFが接続されている。
【0072】
MPU_CRは、割り込みコントローラ部ICUINTと、カーネル部KRNLと、デバッグコントローラ部DBGCTLと、フロントバスインタフェース部F_BUS_IFを備えている。ICUINTは、前述した各種周辺回路ブロックや外部端子等からの割り込みを受け、優先順位判定等の処理を行う。KRNLは、ICUINTからの割り込み通知等に基づいてMEMU上の所定の割り込み処理プログラムを実行する。DBGCTLは、プログラムデバック時等で使用される。F_BUS_IFは、MPU_CRとF_BUSとの間の通信を制御する。MEMIFは、MEMU上の揮発性メモリ(例えばSRAM)とF_BUSとの間の通信を担うRAMインタフェース部RAM_IFと、MEMU上の不揮発性メモリ(例えばフラッシュメモリ)とF_BUSとの間の通信を担うフラッシュインタフェース部FMEM_IFを備えている。MPU_CRは、F_BUS_IF、F_BUSならびにMEMIFを介してMEMUにアクセスでき、MEMU上のプログラムを実行できる。また、MPU_CRは、F_BUS_IF、F_BUS、PERI_BUS_IFならびにRERI_BUS1〜RERI_BUS3を介して、前述した各種周辺回路ブロックとの間で通信を行える。
【0073】
FMEM_CTLは、MEMU上の不揮発性メモリ(フラッシュメモリ)に対する書き込みを制御する。不揮発性メモリには、ブートプログラムに加えて、前述した各種割り込み処理プログラムならびに当該プログラムで用いられる各種データ等が保存されるが、割り込み処理プログラムや各種データ等は、このFMEM_CTLを経由して書き換えが可能となっている。ITIMは、各種時間を計測したい場合等で使用される。WDTは、システムの暴走を監視する際等で使用される。GPIOは、例えば外部装置との間で何らかのパラレル通信を行いたいような場合に使用され、CSIOやUARTは、例えば外部装置との間で何らかのシリアル通信を行いたいような場合に使用される。GPIO,CSIO,UARTは外部端子と接続され、例えば外部装置を取り込んで電源装置全体の機能拡張を図りたいような場合などで有益となる。
【0074】
PMBUS_IFCは、外部端子に接続され、図1、図5等で述べたシリアルインタフェースPMBUS_IFの通信プロトコルを制御し、例えば、MPU_CRと外部との間のシリアル通信を制御する。SVID_IFCは、外部端子に接続され、図1、図5等で述べたシリアルインタフェースSVID_IFの通信プロトコルを制御し、例えば、MPU_CRと外部(負荷LOD(CPU))との間のシリアル通信を制御する。PMBUS_IFCやSVID_IFCは、具体的には、例えばシリアル・パラレル変換回路およびパラレル・シリアル変換回路(代表的にはシフトレジスタで実現)などを備え、割り込み信号等を通じてMPU_CRとハンドシェイクを行いながら外部との間のシリアル通信を制御する。
【0075】
ADC10は、例えばACUから入力されたアナログ信号をデジタル信号に変換する。具体的には、図5で述べたように、ACUから入力された負荷電圧検出信号VOUT1,VOUT2、負荷電流検出信号IOUT1,IOUT2、温度検出信号TMP1,TMP2等をデジタル信号に変換する。MPU_CRは、例えば、ITIMを用いながら一定の間隔でADC10の起動を行うようなモニタプログラムを実行することで各種検出信号に対応するデジタル信号を一定の間隔で取得することや、あるいは、外部装置や各種周辺回路ブロックからの割り込みイベントに応じてADC10の起動を行うことでデジタル信号を取得することなどが可能である。更に、MPU_CRは、要求に応じて当該デジタル信号をSVID_IFCやPMBUS_IFC等を介して外部に送信したり、あるいは、当該デジタル信号の値が正常か否かをモニタプログラム上で判定することができる。また、場合によっては、MPU_CRは、当該デジタル信号の大きさに基づいて動作モードの切り替え(フェーズ数の変更または軽負荷モードへの遷移)を自動的に行うようなプログラムを実行することも可能である。なお、このような各プログラム上の各判定値は、FMEM上の各種データ値を書き換えること等で任意に変更することが可能である。
【0076】
ACU_IFは、MCUとACUの間で内部信号の伝送を行う。当該内部信号は、具体的には、図5に示したMCUとACUの間の各内部信号に該当する。ここで、AUC_IFには、SVID_IFCとの間で直接的に通信を行う経路が設けられている。当該経路は、例えば、図1、図2等で説明したように、SVID_IFを介して負荷LOD(CPU)からVIDコードを取得し、当該VIDコードをACU内のデジタル・アナログ変換回路(DAC11)に設定する際などで使用される。PWM_TIM1は、図5に示したPWM信号IMON1,IMON2の生成用として用いられ、デューティ比設定値に応じたデューティ比を持つPWM信号を生成し、外部端子に出力する。このデューティ比設定値は、例えば、前述したように、負荷電流検出信号IOUT1,IOUT2をADC10でデジタル変換した値に基づいて定めることができる。PWM_TIM2は、図5に示したクロック信号CLK11〜CLK18、CLK21の生成用として用いられ、所定の周波数ならびに位相を備えたクロック信号を生成し、外部端子に出力する。
【0077】
<<PWMタイマ回路の詳細>>
図7 は、図6のマイクロコントローラユニットMCUにおけるPWMタイマ回路の詳細を示すものであり、図7(a)はその概略構成例を示す回路ブロック図、図7(b)は図7(a)の動作例を示す波形図である。図7(a)に示すPWMタイマ回路PWM_TIM(PWM_TIM1,2)は、発振回路OSC、カウンタ回路CUNT、デジタルコンパレータ回路DCMPs,DCMPr、セットリセットラッチ回路SRLT、スイッチ回路TSWck、レジスタ回路REGs,REGr,REGfを備えている。OSCは、所定の周波数の基準クロック信号CKoscを生成し、CUNTは、CKoscを用いてカウントアップ動作を行う。この際にCUNTの最大値は、REGfの設定値によって定められ、CUNTの値がこの最大値に達した際にはゼロに戻って再びカウントアップ動作を行う。DCMPsは、CUNTの値がREGsの設定値に達した際にSRLTのセット入力(S)に向けてパルス信号を出力し、DCMPrは、CUNTの値がREGrの設定値に達した際にSRLTのリセット入力(R)に向けてパルス信号を出力する。TSWckは、オンに制御された際に、クロック信号CLKとしてSRLTの出力信号を伝送し、オフに制御された際に、CLKをハイインピーダンス状態に設定する。
【0078】
このような構成例を用いると、図7(b)に示すように、REGfの設定値によってCLKの周波数(すなわち電源装置のスイッチング周波数に該当)を設定でき、REGsの値によってマルチフェーズ動作時の各CLK間の位相差を設定できる。なお、REGrの値はCLKの‘H’パルス幅を定める。したがって、例えば、図6のプロセッサコアMPU_CRを介して、プログラム的に各レジスタ回路REGf,REGs,REGrの値を設定することで、図2、図3等で述べたような任意のフェーズ数でのマルチフェーズ動作を容易に実現できる。ここで、この各レジスタ回路の設定値は、図6の不揮発性メモリFMEM上の各種データ値を書き換えること等で容易に変更でき、これによって、負荷LODの仕様に応じてスイッチング周波数を変更すること等も可能となる。代表的には、CLKの周波数は数百kHz等であり、CKoscの周波数は数十〜数百MHz等である。更に、図6のMPU_CRを介して、プログラム的に各スイッチ回路TSWckのオン・オフを制御することで、フェーズ数の切り替えも容易に行うことが可能となる。このTSWckのオン・オフ信号は、図2のフェーズ設定信号PHに対応するものである。
【0079】
図8および図9は、それぞれ、図5の電源制御ユニットを用いて構成した、図1とは異なるフェーズ数を備えた電源装置を示すものであり、(a)はその構成例を示すブロック図、(b)は(a)の動作例を示す波形図である。図8(a)では、チャネル1に割り当てられる8個のPWM搭載型駆動ユニットPSIP11〜PSIP18と、チャネル2に割り当てられる1個のPWM搭載型駆動ユニットPSIP21が備わっている。PSIP11,PSIP12〜PSIP18には、図5の電源制御ユニットPCTLIC1によりクロック信号CLKO11,CLK12〜CLK18がそれぞれ供給され、PSIP21には、PCTLIC1によりクロック信号CLKO21が供給される。これによって、図8(b)に示すように、チャネル1では、スイッチング周期T1によってそれぞれ45度の位相差を持つ最大8フェーズのマルチフェーズ電源動作が行われ、チャネル2では、スイッチング周期T2によって1フェーズの電源動作が行われる。
【0080】
一方、図9(a)では、チャネル1に割り当てられる6個のPWM搭載型駆動ユニットPSIP11〜PSIP16と、チャネル2に割り当てられる3個のPWM搭載型駆動ユニットPSIP21〜PSIP23が備わっている。PSIP11,PSIP12〜PSIP16には、図5の電源制御ユニットPCTLIC1によりクロック信号CLKO11,CLK12〜CLK16がそれぞれ供給され、PSIP21,PSIP22,PSIP23には、PCTLIC1によりクロック信号CLKO21,CLK17,CLK18がそれぞれ供給される。これによって、図9(b)に示すように、チャネル1では、スイッチング周期T1によってそれぞれ60度の位相差を持つ最大6フェーズのマルチフェーズ電源動作が行われ、チャネル2では、スイッチング周期T2によってそれぞれ120度の位相差を持つ最大3フェーズのマルチフェーズ電源動作が行われる。図6のマイクロコントローラユニットMCUならびに図7のPWMタイマ回路を用いると、前述したように、各クロック信号のスイッチング周期や位相差を任意に設定できるため、図8や図9に示したようなそれぞれ異なる形態の電源装置にも容易に対応可能となる。
【0081】
<<アナログコントローラユニットの詳細>>
図10は、図5の電源制御ユニットにおいて、そのアナログコントローラユニットACUの詳細な構成例を示すブロック図である。図10における基準電圧生成回路VREFGおよびバイアス電流生成回路IBSGは、外部端子P18abから電源電圧VCCを受け、温度に依存しない基準電圧VREFを生成すると共に、複数個のバイアス電流Ibiasを生成する。このIbiasは、ACU内の各アンプ回路等で使用される。VREFは、外部端子P12abを介して出力される。図10におけるロウパスフィルタ回路部LPFBKは、図5に示した複数のロウパスフィルタ回路LPF11,LPF12,LPF21,LPF22を備える。
【0082】
図10におけるクロック制御回路部CKCBK1は、過電圧検出回路部OVPBK1と、動作モード切り替え回路部MSBK1と、3値バッファ回路部TSBUF1を備えている。MSBK1は、図2の構成例と同様に、デジタル・アナログ変換回路DAC12、コンパレータ回路CMP11、アンド演算回路AD11,AD12、ワンショットパルス生成回路OSPGm1、オア演算回路OR11、およびスイッチ回路TSW12に加えてノア演算回路NR12を備えている。DAC12は、前述したVREFを用いて動作する。
【0083】
MSBK1は、図2〜図4で説明した動作により、モード設定信号SMOD1に応じたクロック信号CLKO11を外部端子P1aに出力する。ここで、DAC12の入力値は、図2ではVS値設定信号VSSET1によって定められるが、これは図5におけるレジスタ設定信号REG12’に対応し、当該信号の値をレジスタ回路REG12に格納することでDAC12から出力される設定電圧VS1の大きさが定められる。なお、このREG12’の値(VS1の大きさ)は、勿論、プロセッサコアMPU_CRを介してプログラム的に変更することも可能である。また、NR12は、フェーズデコーダ回路PHDECからの制御信号CNT1とMCUからのスロープ制御信号DCY1とのノア演算結果によってTSW12のオン・オフを制御する。
【0084】
PHDECは、図10に示すように、MCUからのフェーズ設定信号PH11〜PH13(チャネル1用),PH21〜PH23(チャネル2用)に基づいて制御信号CNT1,CNT2を生成する。例えば、MCUによってチャネル1上の1番目のフェーズの非活性化(すなわちチャネル1の電源供給動作の全停止)が指示されたような場合には、CNT1が‘H’レベルとなり、TSW12がオフに制御される。また、DCY1は、チャネル1上の負荷LODの電源電圧を下げる際に使用される。例えばDCY1が‘H’レベルに制御されると、TSW12がオフに制御され、その結果、チャネル1上の電源供給動作が停止するが、LDOの動作は行われているためLDOの電源電圧(すなわち図1の容量Cld1の電圧)が自然に低下していく。ただし、電源電圧の値が目標の値まで低下すると、DCY1は‘L’レベルに戻され、チャネル1上の電源供給動作が再開される。
【0085】
過電圧検出回路部OVPBK1は、オフセット電圧生成回路VOFm1と、コンパレータ回路CMP12と、アンド演算回路AD13と、過電圧信号ラッチ回路OVPLT1を備えている。CMP12は、図2に示したVIDコードに基づく出力電圧設定信号VR1にVOFm1でのオフセット電圧(例えば0.2V等)を加算した値と、負荷LODの電源電圧をフィードバックして得られた出力電圧検出信号DFO1の値とを比較する。これにより、CMP12は、LODの電源電圧(DFO1)が設定値(VR1)よりも所定の電圧(VOFm1)だけ高くなった場合に過電圧と判定して‘H’レベルを出力する。AD13は、MCUからの制御信号STLO1とCMP12の出力信号とのアンド演算を行い、OVPLT1は、そのアンド演算結果をラッチする。
【0086】
3値バッファ回路部TSBUF1は、所謂クロックドインバータ回路を構成するPMOSトランジスタMP10,MP11およびNMOSトランジスタMN10,MN11と、インバータ回路IV10,IV11と、ノア演算回路NR13を備えている。MP10,MP11は、電源電圧VCCから外部端子P5aに向けてソース・ドレイン経路が順に直列接続され、MN10,MN11は、接地電源電圧GNDからP5aに向けてソース・ドレイン経路が順に直列接続される。IV10は、OVPLT1の出力を反転してMP10のゲートを制御し、IV11は、モード設定信号SMOD1を反転してMN10のゲートを制御する。NR13は、OVPLT1の出力とSMOD1のノア演算を行った結果によってMP11,MN11のゲートを制御する。P5aには、図5に示したモード信号MODE1が生成される。
【0087】
このようなOVPBK1ならびにTSBUF1は、次のように動作する。まず、制御信号STLO1が‘H’レベルの際には、モード信号MODE1に過電圧の検出結果が反映される。この場合、CMP12の出力が‘H’レベルの際(すなわち過電圧が検出された際)には、MODE1に‘H’レベルが出力され、過電圧が検出されない条件で、モード設定信号SMOD1が‘L’レベルの際にはMODE1に‘L’レベルが出力され、SMOD1が‘H’レベルの際にはMODE1にハイインピーダンスレベルが出力される。一方、STLO1が‘L’レベルの際には、MODE1に過電圧の検出結果が反映されなくなる。この場合、モード設定信号SMOD1が‘L’レベルの際にはMODE1に‘L’レベルが出力され、SMOD1が‘H’レベルの際にはMODE1にハイインピーダンスレベルが出力される。
【0088】
通常は、STLO1が‘H’レベルに設定された状態で電源供給動作が行われるが、例えば、一時的にモード設定信号SMOD1の状態(すなわち軽負荷モードか電流連続モード(CCM)か)のみを外部に通知したいような場合には、一時的にSTLO1が‘L’レベルに設定される。なお、過電圧の検出は、図5、図6等で述べたように、MCUが負荷電圧検出信号VOUT1の値を判別することなどで行うことも可能であるが、この場合、アナログ・デジタル変換等に伴い検出に時間を要する恐れがある。そこで、異常を瞬時に検出して、早期に各種ハードウェアの保護を図る観点から、図10のように、アナログ回路での検出回路を備えることが望ましい。
【0089】
図10におけるフィードバック回路部FBBK1は、デジタル・アナログ変換回路DAC11、アンプ回路AMP11〜AMP13、エラーアンプ回路EA1、スイッチ回路TSW11[2]〜TSW11[n]、NMOSトランジスタMN1c、およびPMOSトランジスタMP1c[0]〜MP1c[n]を備えている。DAC11は、基準電圧VREFを用いて動作する。AMP11,EA1,DAC11の構成ならびに動作に関しては図2の場合と同様である。ただし、DAC11の入力値は、図2ではVIDコードVID1によって定められるが、これは図5におけるレジスタ設定信号REG11’に対応し、当該信号の値をレジスタ回路REG11に格納することでDAC11から出力される出力電圧設定信号VR1の大きさが定められる。
【0090】
当該FBBK1において、EA1からのエラーアンプ信号EO1は、外部のフィルタ回路(ループフィルタ)FLT1を介して入力エラーアンプ信号EO_IN1として外部端子P13aから入力され、AMP12の(+)入力ノードに印加される。AMP12の(ー)入力ノードには、外部端子P14aから制御信号COR1が入力される。COR1は、外部端子P9aからの出力電圧検出信号DFO1の大きさを反映した電圧値を持つ。具体的には、P14aは、P9aとの間で外部の抵抗R15を介して接続され、更に、接地電源電圧GNDとの間で外部の抵抗R14を介して接続されると共に基準電圧VREFとの間で外部の抵抗R13を介して接続される。これによって、COR1の電圧値は、DFO1の電圧値を補正した値となる。
【0091】
AMP13は、(+)入力ノードにAMP12の出力信号が印加され、その出力ノードでMN1cのゲートを駆動し、(ー)入力ノードにMN1cのソース電圧が負帰還される。また、このAMP13の(−)入力ノードは外部端子P15aに接続され、P15aとGNDの間には外部の抵抗R12が接続される。このP15aには、前述した出力電流検出信号RLL1が生成される。MP1c[0]は、MP1c[1]〜MP1c[n]との間でそれぞれカレントミラー回路を構成し、各トランジスタサイズは同一値となっている。「n」の値は、1個のチャネルが取り得る最大フェーズ数であり、図5の例ではn=8となる。MP1c[0]のソース・ドレイン間は、MN1cのソース・ドレイン間と直列接続され、MP1c[1]〜MP1c[n]のソース・ドレイン間電流は、共通に外部端子P10aに流れ込む。ただし、MP1c[2]〜MP1c[n]のソース・ドレイン間電流は、それぞれ、TSW11[2]〜TSW11[n]がオンに駆動された際にP10aに流れ込む。
【0092】
このTSW11[2]〜TSW11[n]のオン・オフは、前述したフェーズデコーダ回路PHDECからの制御信号CNT1によって制御される。具体的には、1フェーズ動作の場合にはTSW11[2]〜TSW11[n]は全てオフに制御され、2フェーズ動作の場合にはTSW11[2]のみがオンに制御され、3フェーズ動作の場合にはTSW11[2]とTSW11[3]がオンに制御されるという具合に、フェーズ数が増す程P10aに流し込む電流を整数倍で増加させる制御が行われる。これによって、次のような動作が行われる。
【0093】
まず、前提として、負荷LODの出力電流および出力電圧に対して、電流が大きくなるほど電圧を小さくするといったように電流と電圧を反比例で制御する特性を持たせることが求められる場合がある。このような特性はドループ等と呼ばれている。ここで、図10のFBBK1において、エラーアンプ信号EO1の大きさは、前述したようにピーク電流制御方式を用いているため電流値の大きさに比例することになる。そこで、EO1が大きくなるほど、出力電圧検出信号DFO1の値が低下するようなループ制御を行えば、このドループ機能を実現できることになる。当該FBBK1では、例えば、EO1の値が増加すると、EO_IN1、AMP12およびAMP13を介してRLL1の電圧値が増加する。この電圧値は、抵抗R12で電流に変換され、この電流が前述したカレントミラー回路を介して外部端子P10aに帰還される。P10aとP9aの間には抵抗R11が存在するため、カレントミラー回路を介して帰還された電流が増加するほど(すなわち出力電流が増加するほど)、R11での電圧降下が増大し、その結果、DFO1の電圧値を低下させる(すなわち出力電圧を低下させる)ことになる。これによって、ドループ機能が実現できる。
【0094】
一方、このドループでは、出力電流と出力電圧の反比例特性の傾きは予め規定されている。ピーク電流制御方式でマルチフェーズ動作を行った場合、EO1の電圧値を一定とすると、2フェーズ動作時には1フェーズ動作時の2倍の電流が流れ、3フェーズ動作時には1フェーズ動作時の3倍の電流が流れることになる。ここで、EO1の電圧値を固定化して考えると、1フェーズ動作時に、出力電流I1に応じて「帰還電流ΔI1×抵抗R11」だけ出力電圧を低下させたとすると、2フェーズ動作時には、出力電流が「I1×2」となるため、反比例特性の傾きを維持するために出力電圧も「(ΔI1×2)×R11」だけ低下させる必要がある。このように、反比例特性の傾きを維持するためには、フェーズ数に応じてカレントミラー回路からの帰還電流を整数倍で増加させる必要があり、これを担うのが前述したスイッチ回路TSW11[2]〜TSW11[n]である。
【0095】
なお、当該FBBK1において、RLL1に関しては、エラーアンプ信号EO1の電圧値が出力電流に比例した大きさを持つため、それを基にAMP12およびAMP13を介して得られるRLL1の電圧値も出力電流に比例した大きさを持つ。ただし、ここでは、COR1が入力されたゲイン1のAMP12を介して補正が行われた上でRLL1の電圧値が生成されている。すなわち、EO1の電圧値と出力電流の関係には、実際には、オフセット成分が存在しているため、このオフセット成分の除去等をAMP12に担わせている。これによって、出力電流がゼロの際には、RLL1の電圧値もゼロとなり、以降、出力電流の大きさに比例してRLL1の電圧値が増加するような特性が得られる。
【0096】
このRLL1は、図5、図6等で述べたように、アナログ・デジタル変換回路ADC10でデジタル信号に変換され、プロセッサコアMPU_CRによって認識される。RLL1には、前述したようにオフセット補正が加えられているため、それをデジタル変換することで、負荷LODの正しい電流情報を容易に認識できる。ただし、デジタル変換の対象は、必ずしもRLL1に限らず、エラーアンプ信号EO1とすることも可能である。すなわち、EO1をデジタル変換したのち、MPU_CRが、当該デジタル信号からデジタル処理によってオフセット補正を行うこと等も可能である。
【0097】
図10における入力電圧検出回路部UVLOBKcでは、コンパレータ回路CMP14によってACUの電源電圧VCCが十分な電圧レベルであることが検出される。図10における入力電圧検出回路部UVLOBKp1では、詳細は後述するが、チャネル1上の各PSIPから自身の電源電圧VCINの電圧レベルが十分か否かがエラーアンプ信号EO1(エラーバスEBS)を介して通知され、この通知内容がコンパレータ回路CMP15によって判別される。図10における過電流検出回路部OCPBK1では、詳細は後述するが、チャネル1上の各PSIPから自身に過電流が生じていないかが温度検出信号/過電流検出信号TMP1/OCP1を介して通知され、この通知内容がコンパレータ回路CMP13によって判別される。
【0098】
図10におけるクロック制御回路部CKCBK2は、前述したCKCBK1(チャネル1用)のチャネル2用に該当するものであり、CKCBK1と同様な構成を備え、動作な動作を行う。図10におけるフィードバック回路部FBBK2は、前述したFBBK1(チャネル1用)のチャネル2用に該当するものであり、FBBK1と同様な構成を備え、動作な動作を行う。図10における入力電圧検出回路部UVLOBKp2は、前述したUVLOBKp1(チャネル1用)のチャネル2用に該当するものであり、UVLOBKp1と同様な構成を備え、動作な動作を行う。図10における過電流検出回路部OCPBK2は、前述したOCPBK1(チャネル1用)のチャネル2用に該当するものであり、OCPBK1と同様な構成を備え、動作な動作を行う。図10における過電流判定論理回路OCPLGCは、OCPBK1およびOCPBK2からの出力信号に基づいて全体としての過電流の有無を判別する。図10における入力電圧判定論理回路UVLOLGCは、UVLOBKc,UVLOBKp1およびUVLOBKp2からの出力信号、ならびにイネーブル信号ENBLに基づいて各ユニットの電源電圧レベルの状態を全体として判別する。図10における異常判定論理回路FDETLGCは、UVLOLGCやOCPLGCの判別結果等に基づいて外部端子P17abに異常検出信号FAULTを出力する。
【0099】
<<PWM搭載型駆動ユニットの詳細>>
図11は、図1の電源装置において、そのPWM搭載型駆動ユニットPSIPの詳細な構成例を示すブロック図である。図11に示すPWM搭載型駆動ユニットPSIPは、大別すると、ハイサイドのトランジスタ(パワートランジスタ)QH,QH’と、ロウサイドのトランジスタ(パワートランジスタ)QLと、これら以外の回路群となり、各トランジスタを制御する各種制御回路から構成される。QH,QH’,QLは、例えばnチャネル型MOSFETである。QH,QH’は、ハイサイド用の半導体チップHSCP内に形成され、QLは、ロウサイド用の半導体チップLSCP内に形成され、それ以外の各種制御回路は、制御用の半導体チップCTLCP内に形成される。これらの各半導体チップは、後述するように、例えば1個の半導体パッケージに搭載される。QHのソース・ドレイン間にはダイオードD1が形成され、QLのソース・ドレイン間にはショットキーダイオードSBD1が形成される。このSBD1により、特にQHをオフした後にQLをオンするまでのデットタイムの間、QL側の電流経路に伴う電圧降下を低減することができる。
【0100】
QHは、ゲートがドライバ回路DRVhによって駆動され、ドレインが、入力電源電圧VINが供給される外部端子P8に接続され、ソースが、スイッチ信号SWの出力端子となる外部端子P7に接続される。QLは、ゲートがドライバ回路DRVlによって駆動され、ドレインがP7(SW)に接続され、ソースが、接地電源電圧PGNDが供給される外部端子P16に接続される。このP16(PGND)は、QH,QL専用の端子となっており、その他の各種制御回路等にスイッチングノイズを与えないように、各種制御回路等の接地電源電圧SGNDとは分離して設けられる。また、QH’は、ゲートがDRVhによって駆動され、ドレインがP8(VIN)に接続され、ソースがトランジスタ(PMOSトランジスタ)Q1のソースに接続される。QH’は、HSCP内でQHとカレントミラー回路を構成するように形成され、例えば、QHの1/18500のサイズを備えている。
【0101】
QHのソース(SW)とQH’のソースは、アンプ回路AMP40の2個の入力ノードにそれぞれ接続される。そして、AMP40の出力ノードによってトランジスタQ1のゲートが駆動される。QH’は、QHに流れる電流Idhを検出するための素子である。QH’には、QH’とQHのソース電圧が等しい場合に、前述したカレントミラー構成によって、Idh/18500の電流が流れる。そこで、このQH’とQHのソース電圧を等しくし、QHの電流を高精度に検出するため、AMP40ならびにQ1が設けられている。また、Q1のソースにはバイアス電流源IB2が接続されている。このIB2は、QHの電流ILが殆どゼロの場合にもQHとQH’のソース電圧を等しく制御できるように設けられる。
【0102】
トランジスタQH’によって検出された電流は、トランジスタQ1を介してブランキング回路BKに入力される。BKは、QHおよびQLのスイッチング期間をマスク期間(例えば数十ns)とし、この期間を除いて、QH’による電流検出信号CSを外部端子P38に供給する。P38(CS)には、電流・電圧変換用の外部抵抗Rcsが接続され、これによってCSが電圧に変換される。なお、P38(CS)には安定化を図るためのバイアス電流源IB1が接続されている。
【0103】
ドライバ回路DRVhは、制御論理回路LGCからの制御に基づいてQH,QH’を駆動し、ドライバ回路DRVlは、LGCからアンド演算回路AD41を介した制御に基づいてトランジスタQLを駆動する。外部端子P4から供給された電源電圧VCIN(例えば5V等)は、入力電圧検出回路UVLOCならびに基準電圧生成回路VREFGpに供給される。VREFGpは、所定の基準電圧を生成し、UVLOCならびに基準電流生成回路IREFGに供給する。IREFGは、この基準電圧ならびに外部端子P2に接続された外部抵抗Rirを用いて基準電流IREFを生成する。なお、IREFGは、スリープ信号SLPが活性状態の際には電流生成動作を停止する。UVLOCは、VCINが所定電圧(例えば4V等)以上であることを検出し、その場合に入力電圧検出信号UVLOを活性化する。P4(VCIN)には、電圧安定化用のコンデンサC41が接続される。
【0104】
外部端子P6には、昇圧電圧BOOTが生成され、これがドライバ回路DRVhの電源電圧として供給される。P6(BOOT)は、外部端子P4(VCIN)との間で電流方向の制御ならびに電流経路の遮断が可能な電源スイッチPSWを介して接続されると共に、外部端子P7(SW)との間で昇圧用外部コンデンサCbおよび外部抵抗Rbを介して接続される。トランジスタQHがオフの際、このCbには、VCINがPSWおよびP6(BOOT)を介して印加される。その後、QHがオンとなった際には、SWに伝達されたVINをこのCbによって昇圧してDRVhに供給する。これによって、DRVhはQHのしきい値以上の電圧を発生することができる。
【0105】
制御論理回路LGCは、スリープ信号SLP、入力電圧検出信号UVLO、PWM信号(パルス幅変調信号PWM)、過電圧検出信号OVP、過電流検出信号OCP、電流連続モード信号CCM、ならびにモード設定信号SMODを受けて動作を行う。SLPは3値情報検出回路TSDET1から生成され、UVLOは入力電圧検出回路UVLOCから生成される。PWM信号(PWM)はPWM制御回路PWM_CTLから生成され、OCPはコンパレータ回路CMP40から生成される。CCM、OVPおよびSMODは、3値情報検出回路TSDET2から生成される。CMP40は、外部端子P38(CS)の電圧を比較電圧VC1と比較し、その比較結果によって、CSの電圧が過剰な場合(すなわちトランジスタQHに過剰な電流が流れている場合)に、OCPを活性化する。
【0106】
LGCは、UVLOが活性化され、SLP、OVPおよびOCPが共に非活性化されている場合にPWM信号(PWM)を用いてドライバ回路DRVh,DRVlを制御する。一方、UVLOが非活性化されている場合か、SLPまたはOCPが活性化されている場合は、QH,QLを共にオフに制御し、OVPが活性化されている場合は、QHをオフに、QLをオンに制御する。ここで、UVLOが活性状態の場合とは、VCINが十分な電圧レベルであることを意味し、SLPが活性状態の場合とは、外部(電源制御ユニットPCTLIC1)からスリープ命令(省電力モードへの移行命令)が発行されていることを意味する。また、OCPが活性状態の場合とは、QHに過剰な電流が流れていることを意味し、OVPが活性状態の場合とは、出力電源ノードVOに過剰な電圧が生成されていることを意味する。
【0107】
外部端子P40には、クロック信号CLKが入力される。CLKは、図2で述べたように3値情報検出回路TSDET1に入力され、TSDET1が、スリープ信号SLPの活性化・非活性化の制御と、内部クロック信号CLKiの生成を行う。また、外部端子P1(MODE)には、図10で述べたACUからのモード信号MODE(MODE1,MODE2)が入力される。MODEには、図10で述べたように電流連続モード(CCM)か、軽負荷モード(SMOD)か、過電圧状態(OVP)であるかの情報が3値として含まれている。このMODEは、3値情報検出回路TSDET2に入力され、TSDET2によって、この3値の切り分けが行われる。
【0108】
PWM制御回路PWM_CTLは、抵抗R1,R2と、コンパレータ回路CMPpと、フリップフロップ回路FFpと、スイッチ回路TSW40,TSW41を備えている。R1は外部端子P39とCMPpの一方の(−)入力ノードの間に挿入され、R2はCMPpの一方の(−)入力ノードとGNDの間に挿入される。R1,R2は、P39から入力されたエラーアンプ信号EOを分圧した電圧をCMPpの一方の(−)入力ノードに印加する。CMPpの(+)入力ノードには、P38から得られた電流検出信号CSにオフセット電圧(ここでは0.1V)を付加した信号が印加される。CMPpの他方の(−)入力ノードには、ソフトスタート制御回路SSBKによって制御されるソフトスタート制御信号SSが印加される。
【0109】
また、TSW40は、R1とCMPpの一方の(−)入力ノードの間に挿入され、スリープ信号SLPが活性状態の場合(すなわち省電力モードへの移行命令が発行された場合)にはオフに駆動される。この場合、CMPpの一方の(−)入力ノードはGNDレベルとなる。なお、CMPpはSLPが活性状態の場合には、比較動作を停止する。TSW41は、P39とGNDの間に挿入され、UVLOが非活性状態の場合(すなわちVCINの電圧レベルが不十分な場合)にオンに駆動される。P39には図2等に示したようにエラーバスEBSが接続されるが、通常時、このEBSの最低電圧レベルは、図2のACUにおけるエラーアンプ回路EA1の特性に伴い0Vよりも若干高い電圧レベルとなる。したがって、TSW41のオンに伴いEBSの電圧レベルがGNDレベルに固定された場合い、当該EBSに接続されるいずれかのPSIPにおいてUVLOの非活性状態が生じたことになる。図10で説明した入力電圧検出回路部UVLOBKp1(UVLOBKp2)は、この方式によってPSIPにおけるUVLOの状態を検出する。フリップフロップ回路FFpは、CMPpの出力に応じてセット動作を行い、CLKiに応じてリセット動作を行う。そして、FFpからの反転出力信号(/Q)がPWM信号(PWM)として制御論理回路LGCに出力される。
【0110】
ソフトスタート制御回路SSBKは、コンパレータ回路CMP42、スイッチ回路TSW42、バイアス電流源IB3、およびオア演算回路OR40を備えている。TSW42は、ソフトスタート制御信号SSが生成される外部端子P3とGNDの間に接続される。IB3は、P3にバイアス電流を供給する。CMP42は、P3の電圧レベルが比較電圧VC2を超えた際にソフトスタート判別信号SS_Lを活性状態に駆動する。OR40は、UVLO,SLP,OCP,OVPを入力としてオア演算を行い、その演算結果によってTSW42のオン・オフを制御する。なお、P3には外部容量C40が接続される。
【0111】
SSは、UVLO,SLP,OCP,OVPのいずれか一つが活性状態の場合にはTSW42を介してGNDレベルに固定されるが、全てが非活性状態となった場合(すなわち正常な動作モードに復帰した場合)にはIB3とC40によって電圧が徐々に上昇していく信号となる。例えば、マルチフェーズ動作の過程で、SLPによって一部のフェーズが停止され、その後、復帰した場合、この復帰の時点でP39からのエラーアンプ信号EOの電圧が高くなっていることがある。この場合、QHのオンデューティが最大になり得るため、このような事態を防止するためSSBKを用いたソフトスタートによってQHのオンデューティを徐々に広げていくような復帰動作を行う。なお、SS_Lの活性状態は、ソフトスタートを介して正常に復帰動作が行われたことを意味する。
【0112】
温度検出回路TMP_DETは、アンプ回路AMP41、コンパレータ回路CMP41、ダイオードD2、スイッチ回路TSW43、バイアス電流源IB4、ならびに温度検出用のダイオード群D3gを備えている。D3gにはIB4によってバイアス電流が供給される。AMP41の(+)入力ノードは、D3gのアノードに接続され、AMP41の(ー)入力ノードはD2のアノードならびに外部端子P36に接続され、AMP41の出力ノードはD2のカソードに接続される。外部端子P36には、温度検出信号/過電流検出信号(TMP/OCP)が生成される。
【0113】
ここでダイオード(D3g)は、負の温度特性を持つため、温度が上昇するほどAMP41の(+)入力ノードの電圧が低下することになり、AMP41の負帰還構成に伴い、P36の電圧も低下することになる。ここで、P36は、図示はしないが、同一チャネル上の他のPSIPにおけるP36とバス接続される。したがって、ダイオードD2に伴い、当該バスの電圧は、各PSIP内のTMP_DETが生成した最低電圧(すなわち最も高温を検出したPSIP内のTMP_DETが生成した電圧)となる。ただし、当該電圧は、D2の順方向電圧以内の範囲には低下しない。TSW43は、P36とGNDの間に接続され、過電流検出信号OCPが活性化された際にオンに制御される。したがって、P36に接続されたバスの電圧がGNDレベルとなった際には、当該バス上のいずれかのPSIPにおいて過電流が生じたことを意味する。
【0114】
外部端子P36で生成されたTMP/OCPは、図5に示したようにロウパスフィルタ回路を介してMCUに伝送され、そこからACUにも伝送される。図5および図6に示したMCUは、当該バスの電圧値(TMPの電圧値)によって当該バス上の各PSIPにおける最高温度を認識し、図10に示したACUにおける過電流検出回路部OCPBK(OCPBK1,OCPBK2)は、当該バスのGNDレベルを判別することでOCPを検出する。また、CMP41は、P36の電圧が所定の比較電圧VC3よりも大きい場合に温度判別信号TMP_Lを活性状態に駆動する。TMP_Lの活性状態は、当該バス上のPSIPにおいて、過度な温度上昇が生じていないことを意味する。なお、AMP41は、スリープ信号SLPが活性化された際には動作を停止する。
【0115】
また、図11において、逆電流検出回路RIDETは、モード設定信号SMODが活性状態(すなわち軽負荷モード)の場合に動作が有効となる。この場合、RIDETは、例えば、P7(SW)側からP16(PGND)側に向かう電流を検出した際には、逆流検出信号RIを出力する。また、アンド演算回路AD40は、前述した温度判別信号TMP_Lとソフトスタート判別信号SS_Lを入力としてアンド演算を行う。AD40の出力は、アンド演算回路AD41における2入力の一方に入力される。AD41における2入力の他方は、前述したようにLGCに接続され、AD41の出力によってDRVlが制御される。
【0116】
<<PWM搭載型駆動ユニットのパッケージ構成>>
図12は、図11のPWM搭載型駆動ユニットPSIPにおける模式的な外形例を示す平面図である。図12に示すPSIPは、例えば40本の外部端子を持ち、内部に3個のダイパッドを備えている。第1ダイパッドには、前述したハイサイドの半導体チップHSCPが搭載され、第2ダイパッドには、前述したロウサイドの半導体チップLSCPが搭載され、第3ダイパッドには、前述した各種制御回路が形成される半導体チップCTLCPが搭載される。また、40本の外部端子は、前述したCLK用(1本)、EO用(1本)、CS用(1本)、SGND用(2本)、TMP/OCP用(1本)、SW用(9本)、PGND用(13本)、VIN用(7本)、BOOT用(1本)、VCIN用(1本)、SS用(1本)、IREF用(1本)、MODE用(1本)から構成される。
【0117】
HSCPおよびLSCPは、ここでは、裏面をドレインとする縦構造のMOSFETからなる。したがってHSCP用の第1ダイパッドはVINに接続され、LSCP用の第2ダイパッドはSWに接続される。また、CTLCP用の第3ダイパッドは、SGNDに接続される。なお、チップサイズは、HSCPよりもLSCPの方が2倍程度大きいが、これは、例えば12VのVINを1.0Vの出力電源電圧に変換するような場合には、QHをオンする時間よりもQLをオンする時間の方が10倍程度長くなるためである。すなわち、LSCPの面積を大きくすることで、オン抵抗を下げ、電源装置の電力変換効率を高めるためである。
【0118】
図12のPSIPは、例えばQFN(Quad Flat Non-leaded package)型の面実装型の半導体パッケージ(封止体)となっている。図12では省略しているが、実際には、HSCPの表面には、ソース電極(SW用)やゲート電極(DRVh用)が存在し、これらが外部端子、第2ダイパッド(SW用)、ならびにCTLCP(DRVhの出力電極を持つ)との間でボンディングワイヤや金属板等を介して適宜接続されている。同様に、LSCPの表面には、ソース電極(PGND用)やゲート電極(DRVl用)が存在し、これらが外部端子ならびにCTLCP(DRVlの出力電極を持つ)との間でボンディングワイヤや金属板等を介して適宜接続されている。更に、CTLCPの表面には、各種制御信号用の電極が存在し、これらが外部端子との間でボンディングワイヤ等を介して適宜接続されている。そして、半導体パッケージの表面には、このボンディングワイヤ等の各種接続配線ならびに各半導体チップを覆うように、例えばエポキシ系の樹脂等が備わっている。一方、半導体パッケージの裏面では、第1〜第3ダイパッドが半導体パッケージ(樹脂等)から露出しており、当該半導体パッケージをPCB上に実装した際に、第1〜第3ダイパッドをそのまま電極として使用できる形態となっている。
【0119】
このように複数の半導体チップを1つの半導体パッケージに集約(パッケージング)することで、電源装置の小型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。また、第1〜第3ダイパッドの裏面を半導体パッケージの裏面から電極として露出させることで、電極の低抵抗化(すなわち電力変換効率の向上)や放熱性の向上が図れる。
【0120】
<<PWM搭載型駆動ユニットのデバイス構造>>
図13は、図11および図12において、ハイサイドのトランジスタが形成された半導体チップHSCPのデバイス構造例を示す断面図である。ここでは、ハイサイドのトランジスタ(パワートランジスタ)QH,QH’を例とするが、ロウサイドのトランジスタQLも同様の構造となる。トランジスタQH,QH’は、n+型の単結晶シリコンなどからなる基板本体21aとn−型のシリコン単結晶からなるエピタキシャル層21bとを有した半導体基板21の主面に形成される。このエピタキシャル層21bの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜(素子分離領域)22が形成されている。
【0121】
このフィールド絶縁膜22とその下層のp型ウエルPWL1とに囲まれた活性領域に、QH,QH’を構成する複数の単位トランジスタセルが形成されている。QHは、これら複数の単位トランジスタセルが並列に接続されることで形成される。一方、QH’は、例えば、この並列に接続される単位トランジスタセルの個数をQHの1/18500等とすることで形成される。各単位トランジスタセルは、例えばトレンチゲート構造のnチャネル型のMOSトランジスタで形成されている。基板本体21aおよびエピタキシャル層21bは、前述した単位トランジスタセルのドレイン領域としての機能を有している。半導体基板21の裏面には、ドレイン電極用の裏面電極BEが形成されている。この裏面電極BEは、例えば半導体基板21の裏面から順にチタン(Ti)層、ニッケル(Ni)層および金(Au)層を積み重ねて形成されている。図12に示したPSIPにおいては、この裏面電極BEは、接着層を介して第1ダイパッドに接合されて電気的に接続される。
【0122】
また、エピタキシャル層21b中に形成されたp型の半導体領域23は、前述した単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのp型の半導体領域23の上部に形成されたn+型の半導体領域24は、単位トランジスタセルのソース領域としての機能を有している。また、半導体基板21には、その主面から半導体基板21の厚さ方向に延びる溝25が形成されている。溝25は、n+型の半導体領域24の上面からn+型の半導体領域24およびp型の半導体領域23を貫通し、その下層のエピタキシャル層21b中で終端するように形成されている。この溝25の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜26が形成されている。
【0123】
溝25内には、ゲート絶縁膜26を介してゲート電極27が埋め込まれている。ゲート電極27は、例えばn型不純物が添加された多結晶シリコン膜からなる。ゲート電極27は、前述した単位トランジスタセルのゲート電極としての機能を有している。また、フィールド絶縁膜22上の一部にも、ゲート電極27と同一層の導電性膜からなるゲート引き出し用の配線部27aが形成されており、ゲート電極27とゲート引き出し用の配線部27aとは、一体的に形成されて互いに電気的に接続されている。なお、図13の断面図には示されない領域において、ゲート電極27とゲート引き出し用の配線部27aとは一体的に接続されている。ゲート引き出し用の配線部27aは、それを覆う絶縁膜28に形成されたコンタクトホール29aを通じてゲート配線30Gと電気的に接続されている。
【0124】
一方、ソース配線30Sは、絶縁膜28に形成されたコンタクトホール29bを通じてソース用のn+型の半導体領域24と電気的に接続されている。また、ソース配線30Sは、p型の半導体領域23の上部であってn+型の半導体領域24の隣接間に形成されたp+型の半導体領域31に電気的に接続され、これを通じてチャネル形成用のp型の半導体領域23と電気的に接続されている。ゲート配線30Gおよびソース配線30Sは、コンタクトホール29a,29bが形成された絶縁膜28上にコンタクトホール29a,29bを埋めるように金属膜(例えばアルミニウム膜)を形成し、この金属膜をパターニングすることにより形成することができる。
【0125】
ゲート配線30Gおよびソース配線30Sは、ポリイミド樹脂などからなる保護膜(絶縁膜)32により覆われている。この保護膜32は、半導体チップHSCPの最上層の膜(絶縁膜)である。保護膜32の一部には、その下層のゲート配線30Gやソース配線30Sの一部が露出されるような開口部33が形成されており、この開口部33から露出するゲート配線30G部分が前述したゲート電極であり、開口部33から露出するソース配線30S部分が前述したソース電極である。このようにソース電極は、最上層では保護膜32によって分離されているが、ソース配線30Sを通じて互いに電気的に接続されている。
【0126】
ゲート電極およびソース電極の表面には(すなわち開口部33の底部で露出するゲート配線30G部分およびソース配線30S部分上には)、メッキ法などで金属層34が形成されている。金属層34は、ゲート配線30Gやソース配線30S上に形成された金属層34aと、その上に形成された金属層34bとの積層膜によって形成されている。下層の金属層34aは、例えばニッケル(Ni)からなり、主として下地のゲート配線30Gやソース配線30Sのアルミニウムの酸化を抑制または防止する機能を有している。また、その上層の金属層34bは、例えば金(Au)からなり、主として下地の金属層34aのニッケルの酸化を抑制または防止する機能を有している。
【0127】
このようなハイサイドのトランジスタQH,QH’における単位トランジスタセルの動作電流は、ドレイン用のエピタキシャル層21bとソース用のn+型の半導体領域24との間をゲート電極27の側面(すなわち、溝25の側面)に沿って基板21の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップHSCPの厚さ方向に沿って形成される。このように、半導体チップHSCPは、トレンチ型ゲート構造を有する縦型のMOSFET(パワーMOSFET)が形成された半導体チップである。ここで、縦型のMOSFETとは、ソース・ドレイン間の電流が、半導体基板(基板21)の厚さ方向(半導体基板の主面に略垂直な方向)に流れるMOSFETに対応する。
【0128】
以上、本実施の形態1の電源装置を用いることで、代表的には、電源装置の小型化が実現可能になる。また、電源制御ユニットPCTLIC1のプログラムによって電源装置の仕様に柔軟性を持たせることが可能となる。なお、ここでは、1個の半導体パッケージ内に1個(1フェーズ分)のPWM搭載型駆動ユニットPSIPを搭載したが、場合によっては1個の半導体パッケージ内に2個(2フェーズ分)のPSIPを搭載するようなことも可能である。また、図5等の電源制御ユニットでは、1個の半導体チップ上に2系統(2チャネル)の制御機構を備えたが、これを1系統(1チャネル)とすることや、あるいは3系統(3チャネル)以上とすることも可能である。例えば1個の負荷LODで3チャネルが必要とされる場合には、1個の半導体チップ上に3系統(3チャネル)の制御機構を備えることが望ましく、これによって部品数を削減し、PCB上の実装面積の低減(すなわち電源装置の小型化)が図れる。また、PCB上で負荷LODの近辺に電源制御ユニットを実装できる限り、例えば、1個の電源制御ユニットでの各チャネルをそれぞれ異なる負荷LODに割り当てるようなことも可能である。
【0129】
(実施の形態2)
本実施の形態2では、前述した実施の形態1と異なり、電源制御ユニットをマイクロコントローラユニットMCUとメモリユニットMEMUのみで構成した電源装置について説明する。
【0130】
<<電源装置Bの全体概略構成>>
図14は、本発明の実施の形態2による電源装置において、その概略構成例を示すブロック図である。ここでは、図14の電源装置と図1の電源装置の相違点に着目して説明を行う。第1の相違点は、図14の電源制御ユニットPCTLIC2がマイクロコントローラユニットMCUとメモリユニットMEMUのみで構成された点にある。第2の相違点は、チャネル1上の1フェーズ目のPWM搭載型駆動ユニットPSIPM11が2〜4フェーズ目のPWM搭載型駆動ユニットPSIP12〜PSIP14とは内部構成例が異なり、チャネル2上の1フェーズ目のPWM搭載型駆動ユニットPSIPM21もPSIPM11と同様の内部構成例を備える点にある。
【0131】
第3の相違点は、PCTLIC2からPSIPM11に向けてMCUからのクロック信号CLK11が供給され、PCTLIC2からPSIPM21に向けてMCUからのクロック信号CLK21が供給される点にある。第4の相違点は、第1および第2の相違点に伴い、PSIPM11が出力電源ノードVO1のフィードバックを受けてエラーアンプ信号EO1を生成すると共にPSIP12〜PSIP14に供給し、また、PSIPM21が出力電源ノードVO2のフィードバックを受けて動作する点にある。第5の相違点は、第4の相違点に伴い、PCTLIC2からPSIPM11に向けてVIDコード(VID1)が送信され、PCTLIC2からPSIPM21に向けてVIDコード(VID2)が送信される点にある。
【0132】
<<電源装置Bの主要部の構成>>
図15 は、図14の電源装置において、その電源生成動作に関連する主要部の構成例を示す回路ブロック図である。図15には、図14におけるPSIPM11とPSIP12が抽出して示されている。図15において、PSIP12の内部回路構成は、前述した図2のPSIP12の内部回路構成(PSIP11と同様)と同様である。PSIPM11は、図2のPSIP11と同様に、トランジスタQH[1],QL[1]、ドライバ回路DRVh[1],DRVl[1]、制御論理回路LGC[1]、PWM制御回路PWM_CTL[1]、活性電流検出回路ACS[1]、逆電流検出回路RIDET[1]、および3値情報検出回路TSDET1[1]を備えている。PSIPM11は、これらに加えて更に、クロック制御回路部CKCBKM1とフィードバック回路部FBBKM1を備えた点が図2のPSIP11とは異なっている。
【0133】
CKCBKM1は、コンパレータ回路CMP11、アンド演算回路AD11,AD12、ワンショットパルス生成回路OSPGm1、オア演算回路OR11を備え、図2のACU内に含まれるクロック制御回路部CKCBKP1からスイッチ回路TSW12ならびにデジタル・アナログ変換回路DAC12を削除したような構成となっている。AD11は、2入力の一方に3値情報検出回路TSDET1[1]からのクロック信号CLKi[1]が入力され、2入力の他方に外部端子を介してモード設定信号SMOD1の反転信号が入力される。CMP11は、(ー)入力ノードに外部端子を介して設定電圧VS1が入力され、(+)入力ノードに、後述するFBBKM1によって生成されたエラーアンプ信号EO1が入力される。AD12は、2入力の一方にSMOD1が入力され、2入力の他方にCMP11の出力信号が入力される。CKCBKM1は、このような入力を受けて、図2のCKCBKP1と同様な動作を行い、SMOD1が‘L’レベル時には、CLKi[1]をPWM_CTL[1]に供給し、SMOD1が‘H’レベル時には、前述した軽負荷モード時のクロック信号を生成し、PWM_CTL[1]に供給する。なお、スリープモードに移行する際には、外部端子からハイインピーダンス状態のクロック信号CLK11が入力され、TSDET1[1]がこのハイインピーダンス状態を検出してスリープ信号SLP[1]を生成する。
【0134】
FBBKM1は、アンプ回路AMP11、エラーアンプ回路EA1、デジタル・アナログ変換回路DAC11、シリアル・パラレル変換回路SPCを備え、図2のACU内に含まれるフィードバック回路部FBBKP1にSPCを追加したような構成となっている。AMP11は、外部端子から正極側出力電圧検出信号VSENp1および負極側出力電圧検出信号VSENn1を受ける。SPCは、外部端子からVIDコード(VID1)をシリアル信号で受け、それをパラレル信号に変換してDAC11に出力する。FBBKM1は、このような入力を受けて、図2のFBBKP1と同様な動作を行い、EA1からエラーアンプ信号EO1を生成する。このEO1は、PWM_CTL[1]や前述したCMP11に出力されると共に外部端子を介して出力され、それが、PSIP12の外部端子を介してPSIP12のPWM制御回路PWM_CTL[2]に入力される。
【0135】
以上のように、本実施の形態2の電源装置を用いると、実施の形態1の場合と同様に、クロック信号のスイッチング周波数や位相差をプログラム的に自由に設定できるため、電源装置の仕様に柔軟性を持たせることが可能となる。また、電源制御ユニットとPWM搭載型駆動ユニット間の配線本数を少なくできることから、電源装置の小型化も実現できる。更に、電源制御ユニットPCTLIC2として、一般的なマイコンを使用できるため、場合によってはコストの低減等が実現可能となる。ただし、本実施の形態2の電源装置は、本実施の形態1の電源装置と比較して、電源制御ユニットが負荷LODの電圧情報や電流情報を認識し難いため、例えば、当該情報の外部への通知や、フェーズ数の自動切り替えなどといった高機能化が図り難い。この観点では、実施の形態1の電源装置の方が望ましい。
【0136】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0137】
21 半導体基板
22 フィールド絶縁膜
23,24,31 半導体領域
25 溝
26 ゲート絶縁膜
27 ゲート電極
28 絶縁膜
29 コンタクトホール
30G ゲート配線
30S ソース配線
32 保護膜
33 開口部
34 金属層
9 メッキ層
ACS 活性電流検出回路
ACU アナログコントローラユニット
ACU_IF ACUインタフェース回路
AD アンド演算回路
ADC アナログ・デジタル変換回路
AMP アンプ回路
BK ブランキング回路
C 容量
CKCBK,CKCBKP,CKCBKM クロック制御回路部
CMP コンパレータ回路
CSIO 同期シリアルインタフェース回路
CUNT カウンタ回路
D ダイオード
DAC デジタル・アナログ変換回路
DBGCTL デバッグコントローラ部
DCMP デジタルコンパレータ回路
DRV ドライバ回路
EA エラーアンプ回路
EBS エラーバス
F_BUS フロントバス
F_BUS_IF フロントバスインタフェース部
FBBK,FBBKP,FBBKM フィードバック回路部
FDETLGC 異常判定論理回路
FF フリップフロップ回路
FLT フィルタ回路
FMEM 不揮発性メモリ
FMEM_CTL フラッシュメモリ制御回路
FMEM_IF フラッシュインタフェース部
GPIO 汎用入出力インタフェース回路
HSCP,LSCP,CTLCP 半導体チップ
IB バイアス電流源
IBSG バイアス電流生成回路
ICUINT 割り込みコントローラ部
IREFG 基準電流生成回路
ITIM インターバルタイマ回路
IV インバータ回路
KRNL カーネル部
L インダクタ
LGC 制御論理回路
LOD 負荷
LPF ロウパスフィルタ回路
LPFBK ロウパスフィルタ回路部
MBS モード設定バス
MCU マイクロコントローラユニット
MEMIF メモリインタフェース回路
MEMU メモリユニット
MN NMOSトランジスタ
MP PMOSトランジスタ
MPU_CR マイクロプロセッサコア
MSBK 動作モード切り替え回路部
NR ノア演算回路
OCPBK 過電流検出回路部
OCPLGC 過電流判定論理回路
OR オア演算回路
OSC 発振回路
OSPG ワンショットパルス生成回路
OVPBK 過電圧検出回路部
OVPLT OVPラッチ回路
P 外部端子
PCTLIC 電源制御ユニット
PERI_BUS_IF 周辺バス用インタフェース回路
PHDEC フェーズデコーダ回路
PMBUS_IFC PMBUSインタフェース回路
PSIP,PSIPM PWM搭載型駆動ユニット
PSW 電源スイッチ
PWM_CTL PWM制御回路
PWM_TIM PWMタイマ回路
Q トランジスタ
QH,QH’,QL パワートランジスタ
R 抵抗
RAM 揮発性メモリ
RAM_IF RAMインタフェース部
REG レジスタ回路
RERI_BUS 周辺バス
RIDET 逆電流検出回路
SBD ショットキーダイオード
SRLT セットリセットラッチ回路
SSBK ソフトスタート制御回路
SVID_IF,PMBUS_IF シリアルインタフェース
SVID_IFC SVIDインタフェース回路
TMP_DET 温度検出回路
TSBUF 3値バッファ回路部
TSDET 3値情報検出回路
TSW スイッチ回路
UART 非同期シリアルインタフェース回路
UVLOBK 入力電圧検出回路部
UVLOC 入力電圧検出回路
UVLOLGC 入力電圧判定論理回路
VO 出力電源ノード
VOF オフセット電圧源
VREFG 基準電圧生成回路
WDT ウォッチドッグタイマ回路
【技術分野】
【0001】
本発明は、電源装置に関し、例えば高電圧を低電圧に変換するマルチフェーズ型のスイッチング電源装置に適用して有効な技術に関するものである。
【背景技術】
【0002】
例えば、特許文献1には、パワーMOSFETと、それを駆動する駆動回路と、駆動回路にスイッチング制御信号を伝達する制御回路とが1つのパッケージ内に搭載された半導体装置が記載されている(図1、図2)。この半導体装置は、マルチフェーズ動作が可能となっている(図15)。
【0003】
また、特許文献2には、複数のコンバータ制御ICを用い、それぞれ異なる位相で負荷に対して電源を供給するマルチフェーズ型DC/DCコンバータ装置が記載されている(図1)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2008−17620号公報
【特許文献2】特開2006−50891号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
例えば、パーソナルコンピュータ(以下、PC)等を代表とする各種電子機器ならびに電気機器では、商用電源となる交流電圧(例えば100V等)から所望の直流電圧(例えば12V、5V、3.3V等)を生成するAC/DCコンバータ(例えばATX電源)が備わっている。また、ノート型のPC等では、バッテリによって特定値の直流電圧が供給される。PC等に使用される各種半導体部品では、安定した電源電圧が必要とされ、場合によっては複数の電源電圧値が必要とされる。このため、このAC/DCコンバータやバッテリによって生成された電圧は、降圧型の非絶縁型DC/DCコンバータ(バックコンバータ)によって所定の電圧(例えば1.0V等)および安定した電圧に変換された上で各種半導体部品に供給される。これらは、一般的にPOL(point of load)コンバータ等と呼ばれ、例えば、PCの場合には、マザーボード等のPCB(Printed Circuit Board)上で各種回路ユニット(CPU(Central Processing Unit)等)の近傍に実装される。
【0006】
近年、このようなPOLコンバータには、各種半導体部品の低電圧化ならびに高速化に伴い、大電流化、高速応答化、ならびに安定化への要求が高まっている。このような要求を満たすため、特許文献1,2等に示されるように、共通コンデンサに対して複数のインダクタからそれぞれ異なるフェーズで電荷を供給するマルチフェーズ技術を用いることが有益となる。マルチフェーズ技術を用いると、原理的に、フェーズ数を増やすほどリップル電圧が低減され、また、負荷電流量を各インダクタから分散して供給すればよいため、大電流化への対応も容易となり、インダクタの値を小さくできるため高速応答化も図れる。ただし、マルチフェーズ技術を用いると、POLコンバータを構成する部品数が増加し、その部品間の配線も増加する恐れがある。そうすると、例えば次のような問題を生じ得る。
【0007】
第1に、配線本数の増加に伴い、その配線パターンのレイアウトが複雑化し、各種電子機器ならびに電気機器の小型化を図る上での障害となる。第2に、配線本数の増加に伴い、PCB上のパワープレーン(例えば接地電源電圧GND、出力電源ノードVO)の面積が制約される。そうすると、パワープレーン(代表的にはCu配線)の抵抗値が増大するため、電力変換効率の低下を招き、また、放熱パターンが小面積化するため、発熱の増大を招く。第3に、PCB上で複数の配線パターンが長く並走するために、配線相互クロストークなどのノイズが発生する。
【0008】
更に、近年では、POLコンバータの電源供給対象となる各種回路ユニット(CPU等)の種類が増加し、その仕様も多様化している。具体的には、CPUを代表に、GPU(Graphics Processing Unit)やメモリ等の様々な回路ユニットに対して、それぞれにPOLコンバータを配置する必要性が生じている。この各種回路ユニット毎のPOLコンバータでは、例えば、生成する電源電圧値が異なる場合や、消費電力の相違に伴い最適なフェーズ数やスイッチング周波数等が異なる場合がある。また、回路ユニットの種類によっては、システム全体の省電力化を図るため、回路ユニットの動作状況(消費電力の時系列的な変化)に応じて、POLコンバータのフェーズ数を適宜変化させるような機能が求められる場合がある。このような回路ユニットの多様化に応じて、それぞれに特化した仕様のPOLコンバータを開発ならびに適用することも考えられるが、システム全体の設計を容易化し、低コスト化を図るためには、一種類のPOLコンバータで賄うことが望ましい。
【0009】
図16は、本発明の前提として検討した電源装置を示すものであり、(a)はその構成例を示す概略図、(b)は(a)における駆動ユニットDRIC’の内部構成例を示す概略図である。図16(a)に示す電源装置は、PWM(Pulse Width Modulation)制御ユニットPWMCTLUと、複数(ここでは6個)の駆動ユニットDRIC’[1]〜DRIC’[6]と、複数のインダクタL[1]〜L[6]、抵抗R[1]〜R[6]、ならびに容量C[1]〜C[6]を含んで構成される。これらの各部品は、例えば、同一のPCB上に適宜実装される。
【0010】
PWM制御ユニットPWMCTLUは、ASIC(Application Specific Integrated Circuit)で構成され、各駆動ユニットDRIC’[n](n=1〜6)に対して、PWM信号(パルス幅変調信号)PWM[n]とイネーブル信号EN[n]を出力する。ここでは、PWM[n]とPWM[n+1]は、フェーズが60度が異なっている。DRIC’[n]は、図16(b)に示すように、制御論理回路LGCaと、ドライバ回路DRVh,DRVlと、パワートランジスタQH,QLを備える。QH,QLは、ここではN型のパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を用いている。QHは、ドレインが入力電源電圧VIN(例えば12V等)に、ゲートがDRVhに、ソースが外部端子P7(SW[n])にそれぞれ接続され、QLは、ドレインがP7(SW[n])に、ゲートがDRVlに、ソースが接地電源電圧GNDにそれぞれ電気的に接続される。LGCaは、PWM[n]を受け、DRVhを介してQHを駆動し、このPWM[n]の相補信号によりDRVlを介してQLを駆動する。
【0011】
各インダクタL[n]は、一端が出力電源ノードVOに共通接続され、他端がスイッチ信号SW[n]の生成端子となる外部端子P7に接続される。したがって、各駆動ユニットDRIC’[n]は、PWM[n]に応じて、それぞれ異なるフェーズで自身に対応するインダクタL[n]にエネルギーを供給し、これに伴う6フェーズのPWM動作によってVOに所定の電源(例えば1Vの電圧)を生成する。そして、前述した各種回路ユニットに対応する負荷LODは、このVOの電源によって駆動される。一方、各インダクタL[n]に流れる電流は、その両端の間に直列接続された抵抗R[n]および容量C[n]によって検出され、一対の電流検出信号CS[n](+/−)としてPWM制御ユニットPWMCTLUに帰還される。PWMCTLUは、このCS[n](+/−)と、VOから帰還した出力電圧検出信号FBを受け、VOの電圧や、各インダクタL[n]における電流のバランス等を加味して各PWM信号(パルス幅変調信号)PWM[n]のデューティを制御する。
【0012】
また、図16の電源装置は、例えば負荷LODの消費電力に応じてフェーズ数を変更可能なように構成されている。すなわち、PWM制御ユニットPWMCTLUは、各駆動ユニットDRIC’[n]に対してイネーブル信号EN[n]を出力することでフェーズ数を設定可能となっている。例えば、EN[1]、EN[3]、およびEN[5]を活性化した場合、DRIC’[1]、DRIC’[3]、およびDRIC’[5]によって、3相(0度、120度、240度)のPWM動作が行われる。
【0013】
しかしながら、図16の電源装置を用いた場合、図16(a)から判るように、1個のフェーズ当たりに4本(PWM[n]、EN[n]、CS[n](+/−))の配線が必要となり、例えば6フェーズ(n=6)の場合には24本、8フェーズ(n=8)の場合には32本の配線が必要となる。この場合、前述したように、部品間の配線の増加に伴う各種問題が懸念される。更に、図16の電源装置では、例えば、スイッチング周波数を変更すること等は容易でなく、また、90度の位相差が必要とされる4フェーズ動作等の実現が困難となり、フェーズ数の変更範囲に限りがある。したがって、対象とする回路ユニットの仕様によっては、当該電源装置を適用できない恐れがある。
【0014】
本発明は、このようなことを鑑みてなされたものであり、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0015】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【0016】
本実施の形態による電源装置は、制御装置と、一端が共通に接続され、外部負荷に第1電源を供給するN(N≧2)個のインダクタと、N個のインダクタをそれぞれ駆動するN個の駆動ユニットと、第1バスとを備えている。制御装置は、アナログ回路ユニット、デジタル回路ユニット、及びメモリ回路ユニットを含む。メモリ回路ユニットには、プログラムが保存され、デジタル回路ユニットは、当該プログラムを実行するプロセッサコアと、N本のクロック信号を生成し、これらをN個の駆動ユニットにそれぞれ出力するクロック生成回路とを備える。アナログ回路ユニットは、外部負荷に供給された第1電源の電源電圧と、予め設定された第1目標電源電圧とを比較し、その差分を増幅することで生成した第1エラーアンプ信号を第1バスに出力する。N個の駆動ユニットは、自身に入力されたクロック信号の位相と、第1バスからの第1エラーアンプ信号とを用いたピーク電流制御方式によりパルス幅変調信号をそれぞれ生成し、これによってN個のインダクタをマルチフェーズで駆動する。ここで、制御装置は、一つの半導体チップならびに半導体パッケージで構成され、プロセッサコアは、クロック生成回路におけるN本のクロック信号のそれぞれの周波数と位相を、プログラムに基づいて設定することが特徴となっている。
【0017】
このように、アナログ回路ユニット、デジタル回路ユニット、及びメモリ回路ユニットが一つの半導体チップ上に形成された制御装置を用いてマルチフェーズ型の電源装置を構成することで、電源装置の小型化が実現可能になる。また、フェーズ数の変更に伴うクロック信号の変更がプログラム的に行える構成とすることで、電源装置の仕様に柔軟性を持たせることが可能になる。
【発明の効果】
【0018】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、マルチフェーズ型電源装置の小型化が実現可能になる。また、マルチフェーズ型電源装置の仕様に柔軟性を持たせることが可能となる。
【図面の簡単な説明】
【0019】
【図1】本発明の実施の形態1による電源装置において、その概略構成例を示すブロック図である。
【図2】図1の電源装置において、その電源生成動作に関連する主要部の構成例を示す回路ブロック図である。
【図3】図2の電源装置において、モード設定信号が‘L’レベル時の動作例を示す波形図であり、(a)は3フェーズ動作時、(b)は2フェーズ動作時、(c)は1フェーズ動作時を示すものである。
【図4】図2の電源装置において、1フェーズ動作かつモード設定信号が‘H’レベル時の動作例を示す波形図である。
【図5】図1の電源装置における電源制御ユニットの全体構成例を示す概略図である。
【図6】図5の電源制御ユニットにおいて、そのマイクロコントローラユニット周りの詳細な構成例を示すブロック図である。
【図7】図6のマイクロコントローラユニットにおけるPWMタイマ回路の詳細を示すものであり、(a)はその概略構成例を示す回路ブロック図、(b)は(a)の動作例を示す波形図である。
【図8】図5の電源制御ユニットを用いて構成した、図1とは異なるフェーズ数を備えた電源装置を示すものであり、(a)はその構成例を示すブロック図、(b)は(a)の動作例を示す波形図である。
【図9】図5の電源制御ユニットを用いて構成した、図1とは異なるフェーズ数を備えた電源装置を示すものであり、(a)はその構成例を示すブロック図、(b)は(a)の動作例を示す波形図である。
【図10】図5の電源制御ユニットにおいて、そのアナログコントローラユニットの詳細な構成例を示すブロック図である。
【図11】図1の電源装置において、そのPWM搭載型駆動ユニットの詳細な構成例を示すブロック図である。
【図12】図11のPWM搭載型駆動ユニットにおける模式的な外形例を示す平面図である。
【図13】図11および図12において、ハイサイドのトランジスタが形成された半導体チップのデバイス構造例を示す断面図である。
【図14】本発明の実施の形態2による電源装置において、その概略構成例を示すブロック図である。
【図15】図14の電源装置において、その電源生成動作に関連する主要部の構成例を示す回路ブロック図である。
【図16】本発明の前提として検討した電源装置を示すものであり、(a)はその構成例を示す概略図、(b)は(a)における駆動ユニットの内部構成例を示す概略図である。
【発明を実施するための形態】
【0020】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0021】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0022】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(又はMOSトランジスタと略す)と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。
【0023】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0024】
(実施の形態1)
<<電源装置Aの全体概略構成>>
図1は、本発明の実施の形態1による電源装置において、その概略構成例を示すブロック図である。図1に示す電源装置は、電源制御ユニットPCTLIC1と、複数(ここでは5個)のPWM搭載型駆動ユニットPSIP11〜PSIP14,PSIP21と、複数(ここでは5個)のインダクタL11〜L14,L21と、2個の容量Cld1,Cld2を含んで構成される。PCTLIC1は、マイクロコントローラユニット(デジタルコントローラユニット)MCUと、アナログコントローラユニットACUと、メモリユニットMEMUを備えている。
【0025】
PSIP11〜PSIP14,PSIP21は、例えば、それぞれ別の半導体パッケージによって実現される。一方、PCTLIC1は、一個の半導体チップ(ならびに半導体パッケージ)で実現される。これらの半導体パッケージは、マザーボードや各種拡張ボード(グラフィックボード等)といった配線基板(PCB)上で、負荷LODとなる各種回路ユニット(例えばCPU、GPU、メモリ等)の近傍に実装される。図1では、LODの代表例としてCPU(Central Processing Unit)を示している。
【0026】
電源制御ユニットPCTLIC1は、外部から供給された例えば3.3V等の電源電圧VCCによって動作し、例えば外部の別の装置から入力されたイネーブル信号ENBLによって内部動作の活性化・非活性化が制御される。MCUは、詳細は後述するが、内部にMEMU上のプログラム等を実行可能なMPU(Micro Processing Unit)コアを持つ。MEMUは、揮発性のメモリと、不揮発性のメモリを含んでいる。マイクロコントローラユニット(デジタルコントローラユニット)MCUは、各PWM搭載型駆動ユニットPSIP12〜PSIP14に対してクロック信号CLK12〜CLK14を出力する。また、MCUは、ACUを介してPSIP11に対してクロック信号CLKO11を出力し、ACUを介してPSIP21に対してクロック信号CLKO21を出力する。MCUは、更に、LOD(CPU)との間で通信を行うシリアルインタフェースSVID_IFを持ち、更に、外部の別の装置との間で通信を行うシリアルインタフェースPMBUS_IFを持つ。
【0027】
SVID_IFは、LOD(CPU)からMCUに向けて供給されるクロック信号CKと、LOD(CPU)がMCUに向けて要求を行い、これに応じてMCUがLOD(CPU)に向けて必要なデータを送信するためのデータ信号VDIOと、MCUがLOD(CPU)からの要求を受諾した際にLOD(CPU)に通知するアラート信号ALTから構成される。CKは、例えば25MHz等の周波数を持つ。PMBUS_IFは、双方向のクロック信号SCLと、双方向のデータ信号SDAから構成される。SCLは、例えば1MHz等の周波数を持つ。
【0028】
インダクタL11〜L14は、一端が共通に出力電源ノードVO1に接続され、他端がPSIP11〜PSIP14にそれぞれ接続される。PSIP11〜PSIP14は、それぞれ異なる位相でL11〜L14を駆動し、これによってVO1に電源電圧(例えば1.0V)ならびに電源電流を生成する。VO1の電源電圧は容量Cld1によって保持される。L21は、一端が出力電源ノードVO2に接続され、他端がPSIP21にそれぞれ接続される。PSIP21は、L21を駆動し、これによってVO2に電源電圧(例えば1.0V)ならびに電源電流を生成する。VO2の電源電圧は容量Cld2によって保持される。LOD(CPU)は、VO1によってコア用の電力(電源電圧および電源電流)が供給され、出力電源ノードVO2によってロジック用の電力が供給される。例えば、コアの消費電力はロジックの消費電力の4倍等であり、これに伴いLOD(CPU)のコアに対してはL11〜L14を介して100A等の電源電流が供給され、LOD(CPU)のロジックに対しては25A等の電源電流が供給される。
【0029】
LOD(CPU)は、マイクロコントローラユニットMCUに対して、SVID_IFを用いた通信を介してVO1やVO2に設定したい電源電圧値(VIDコードと呼ぶ)を通知する。アナログコントローラユニットACUは、このVIDコードをMCUから受けると共に、フィードバック信号としてVO1およびVO2の電源電圧値が入力される。ACUは、VIDコードが示すVO1用の電源電圧値とフィードバックされたVO1の実際の電源電圧値との差分を増幅し、エラーアンプ信号EO1を出力する。同様に、ACUは、VIDコードが示すVO2用の電源電圧値とフィードバックされたVO2の実際の電源電圧値との差分を増幅し、エラーアンプ信号EO2を出力する。PSIP11,PSIP12〜PSIP14は、外部から供給された入力電源電圧VIN(例えば12V等)によって動作し、CLKO11,CLK12〜CLK14とEO1に基づいてピーク電流制御方式(詳細は後述)を用いてL11〜L14を駆動する。同様に、PSIP21は、VINによって動作し、CLKO21とEO2に基づいてピーク電流制御方式(詳細は後述)を用いてL21を駆動する。
【0030】
このような構成例において、本実施の形態1の電源装置の主要な特徴は、第1に電源制御ユニットPCTLIC1内にMPUコアを含むMCUならびにMEMUを備えた点にある。第2にMCU、MEMUおよびACUを備えた電源制御ユニットPCTLIC1が一つの半導体チップで形成された点にある。第3に、MCUがPSIP11〜PSIP14,PSIP21に向けたクロック信号を生成する点にある。第4に、MCUが各種シリアルインタフェースSVID_IF,PMBUS_IFを備えた点にある。第5に、ACUが例えばPSIP11〜PSIP14に対して共通にエラーアンプ信号EO1を出力すると共に、これを用いてPSIP11〜PSIP14がピーク電流制御方式で動作する点にある。
【0031】
詳細は後述するが、第1の特徴によって、PCTLIC1の各種仕様を、MPUコアを介したプログラム制御によってある程度変更することが可能となる。すなわち、PCTLIC1の仕様をプログラム的に変更することで、様々な仕様の負荷LODに対して同一の電源装置を適用可能になる。第2の特徴によって、電源装置の小型化が実現可能になる。すなわち、MCUとMEMUの間やMCUとACU間には、比較的多くの信号が存在し得るが、一つの半導体チップで形成することで、これらの配線をチップ内の配線で実現でき、チップ外の配線やチップ外の配線に伴う端子を削減できる。第3の特徴によって、第1の特徴にも関連してフェーズ数の変更やスイッチング周波数の変更等に容易に対応することが可能となる。
【0032】
第4の特徴によって、LOD(CPU)との間で様々な情報(例えば、前述したVIDコードや、実際に生成されている電源電圧値や電源電流値等)の送受信が行えると共に、第1の特徴にも関連してプログラムの内容を例えばPMBUS_IF等を介して変更すること等が可能となる。第5の特徴によって、電源制御ユニットPCTLIC1とPWM搭載型駆動ユニット(PSIP)間の配線本数を削減可能になる。すなわち、前述した図16の構成例では、1フェーズ当たりに4本の制御信号が必要であったのに対して、図1の構成例では、1フェーズ当たりに1本の制御信号(クロック信号(CLKO,CLK))と各フェーズに共通で1本の制御信号(エラーアンプ信号EO1)を備えればよい。なお、詳細は後述するが、図16の構成例におけるイネーブル信号(EN)は、図1の構成例ではクロック信号(CLKO,CLK)で兼用する。
【0033】
<<電源装置Aの主要部の構成>>
図2は、図1の電源装置において、その電源生成動作に関連する主要部の構成例を示す回路ブロック図である。図2には、図1における電源制御ユニットPCTLIC1、PWM搭載型駆動ユニットPSIP11〜PSIP13、インダクタL11〜L13、容量Cld1ならびに負荷LODが抽出して示されている。PCTLIC1において、マイクロコントローラユニットMCUは、外部端子P2a〜P5aに接続される。P5aからは、モード設定信号SMOD1が出力され、SMOD1は外部に設けたモード設定バスMBSを介して伝送される。P2a〜P4aからは、同一周波数で、それぞれ位相が異なるクロック信号CLK12〜CLK14が出力される。また、MCUは、図1で述べたように、電源電圧の設定値を示すVIDコード(VID1)をLODから取得し、これをアナログコントローラユニットACUに送信する。更に、MCUは、ACUに向けて、CLK12〜CLK14とは位相が異なるクロック信号CLK11と、フェーズ設定信号PHと、VS値設定信号VSSET1を出力する。PHは、フェーズ数を定めるものであり、例えばSVID_IFを用いた通信を介してLODから取得したり、あるいはMCU自身がLODの消費電流を判別して生成することも可能である。
【0034】
ACUは、6個の外部端子P1a,P6a〜P10aに接続される。ACUは、クロック制御回路部CKCBKP1と、フィードバック回路部FBBKP1を備える。CKCBKP1は、スイッチ回路TSW12、オア演算回路OR11、アンド演算回路AD11,AD12、ワンショットパルス生成回路OSPGm1、コンパレータ回路CMP11、およびデジタル・アナログ変換回路DAC12を備える。FBBKP1は、エラーアンプ回路EA1、アンプ回路AMP11、およびデジタル・アナログ変換回路DAC11を備える。DAC11は、MCUから入力されたVID1を変換し、VID1に応じた電圧値を持つ出力電圧設定信号VR1をEA1の(+)入力ノードに印加する。特に限定はされないが、VID1に応じて、例えば、0.8V〜1.8V等といった電圧範囲の中から数十mVステップ等でVR1の電圧値を選択することができる。DAC12は、MCUから入力されたVSSET1を変換し、VSSET1に応じた電圧値を持つ設定電圧VS1をCMP11の(−)入力ノードに印加する。
【0035】
アンプ回路AMP11は、外部端子P7aから入力された正極側出力電圧検出信号VSENp1と外部端子P8aから入力された負極側出力電圧検出信号VSENn1の差分をゲイン1で増幅する。P7aは、LODの高電位側電源ノードとなる出力電源ノードVO1に接続され、P8aは、LODの低電位側電源ノードとなる接地電源電圧GNDに接続される。AMP11の出力は、出力電圧検出信号DFO1として外部端子P9aから出力される。P9aは、外部端子P6aとの間で外部に設けられたフィルタ回路FLT1を介して接続され、P10aとの間で外部に設けられた抵抗R11を介して接続される。FLT1は、DFO1から見てロウパスフィルタとして機能し、DFO1はFLT1によって平滑化され、この平滑化された電圧がR11を介してフィードバック信号FB1としてP10aから入力される。
【0036】
エラーアンプ回路EA1は、(−)入力ノードにフィードバック信号FB1が入力され、(+)入力ノードにDAC11からの出力電圧設定電圧VR1が入力される。EA1は、VR1を基準としてFB1の誤差を増幅し、その結果をエラーアンプ信号EO1として外部端子P6aに出力する。前述したように、P6aにはFLT1が接続されており、FLT1はEO1から見てループフィルタ(位相補償回路)として機能する。P6aから出力されたEO1は、エラーバスEBS上に伝送される。コンパレータ回路CMP11は、(+)入力ノードにEO1が入力され、(−)入力ノードにDAC12からの設定電圧VS1が入力される。詳細は後述するが、このVS1は、軽負荷時の動作において、スイッチングのオンパルス幅やスイッチング周波数を定める際に用いられる。
【0037】
アンド演算回路AD12は、2入力の一方にCMP11の出力が入力され、2入力の他方に前述したMCUからのモード設定信号SMOD1が入力される。ワンショットパルス生成回路OSPGm1は、AD12の出力ノードにおける立ち上がりエッジを受けて、所定のパルス幅を備えた‘H’パルス信号を出力する。アンド演算回路AD11は、2入力の一方にMCUからのクロック信号CLK11が入力され、2入力の他方にSMOD1の反転信号が入力される。オア演算回路OR11は、2入力の一方にAD11の出力が入力され、2入力の他方にOSPGm1の出力が入力される。スイッチ回路TSW12は、一端がOR11の出力ノードに、他端が外部端子P1aに接続される。P1aからはクロック信号CLKO11が出力される。TSW12は、MCUからのフェーズ設定信号PHに基づいてオン・オフが制御され、オフに制御された際には、CLKO11をハイインピーダンス状態とする。なお、詳細は後述するが、ここでは、CLKO11のハイインピーダンス状態がスリープ信号SLP[1](図16のイネーブル信号(EN)に相当)に割り当てられている。同様に、CLK12〜CLK14のハイインピーダンス状態も、それぞれスリープ信号SLP[2]〜SLP[4]に割り当てられている。
【0038】
PWM搭載型駆動ユニットPSIP11は、8個の外部端子P1[1],P5[1],P7[1],P8[1],P16[1],P38[1]〜P40[1]を含んでいる。P8[1]には入力電源電圧VIN(例えば12V等)が供給され、P16[1]には接地電源電圧GNDが供給される。P39[1]には、ACUからのエラーアンプ信号EO1がエラーバスEBSを介して入力され、P40[1]には、ACUからのクロック信号CLKO11が入力される。P7[1]にはスイッチ信号SW[1]が出力されると共に前述したインダクタL11の他端が接続される。また、P5[1]にはGNDが供給される。
【0039】
PSIP11は、トランジスタ(パワートランジスタ)QH[1],QL[1]と、ドライバ回路DRVh[1],DRVl[1]と、制御論理回路LGC[1]と、PWM制御回路PWM_CTL[1]と、活性電流検出回路ACS[1]と、逆電流検出回路RIDET[1]と、3値情報検出回路TSDET1[1]を備えている。QH[1],QL[1]は、ここではNチャネル型のMOSFET(パワーMOSFET)を用いている。QH[1]は、ハイサイドトランジスタであり、ドレインが外部端子P8[1]を介して入力電源電圧VINに、ゲートがDRVh[1]に、ソースがスイッチ信号SW[1]の出力端子となる外部端子P7[1]にそれぞれ接続される。QL[1]は、ロウサイドトランジスタであり、ドレインがP7[1](SW[1])に、ゲートがDRVl[1]に、ソースが外部端子P16[1]を介してGNDにそれぞれ接続される。
【0040】
3値情報検出回路TSDET1[1]は、外部端子P40[1]からのクロック信号CLKO11を受け、CLKO11がハイインピーダンス状態の場合にはスリープ信号SLP[1]を活性化し、そうでない場合には、SLP[1]を非活性化すると共にCLKO11を再駆動した信号となる内部クロック信号CLKi[1]を生成する。活性電流検出回路ACS[1]は、トランジスタQH[1]に流れる電流Idhを検出し、その1/N(例えばN=18500等)の電流を生成する。この電流は、外部端子P38[1]に外部接続された抵抗Rcs[1]によって電圧に変換され、この電圧が電流検出信号CS[1]となる。
【0041】
PWM制御回路PWM_CTL[1]は、コンパレータ回路CMPp[1]と、抵抗R1[1],R2[1]と、オフセット電圧源(オフセット電圧)VOF[1]と、バイアス電流源IB1[1]と、セットリセット型フリップフロップ回路FFp[1]を備えている。R1[1]とR2[1]は、外部端子P39[1]とP5[1]の間に直列接続され、P39[1]から入力されたエラーアンプ信号EO1を分圧する。特に限定はされないが、ここではR1[1]とR2[1]を同一の抵抗値(例えば50kΩ等)とし、これによってEO1は1/2に分圧される。IB1[1](例えば490μA等)は、前述した電流検出信号CS[1]を安定化させるためのものであり、活性電流検出回路ACS[1]と共に外部端子P38[1]に電流を出力する。CMPp[1]は、(−)入力ノードに前述したR1[1],R2[1]によって分圧されたEO1が入力され、(+)入力ノードに、VOF[1]によるオフセット電圧(例えば0.1V等)が加算されたCS[1]が入力される。FFp[1]は、リセット入力ノード(R)にTSDET1[1]からのCLKi[1]が入力され、セット入力ノード(S)にCMPp[1]からの出力信号が入力され、反転出力ノード(/Q)からPWM信号(パルス幅変調信号)PWM[1]を出力する。
【0042】
逆電流検出回路RIDET[1]は、前述したMCUからのモード設定信号SMOD1が外部端子P1[1]を介して入力され、このSMOD1による制御を受けて動作する。RIDET[1]は、SMOD1が活性状態の場合には、外部端子P7[1]からP16[1]に向けた逆方向の電流を検出した際に逆電流検出信号RI[1]を活性化し、SMOD1が非活性状態の場合には、RI[1]を非活性状態に維持する。制御論理回路LGC[1]は、PWM制御回路PWM_CTL[1]からのPWM信号PWM[1]に基づいてDRVh[1],DRVl[1]を介してQH[1],QL[1]をスイッチング制御する。また、LGC[1]は、RI[1]の活性状態を受けた際には、DRVl[1]を介してQL[1]をオフに駆動する。
【0043】
なお、PWM制御回路PWM_CTL[1]は、スリープ信号SLP[1]が活性状態の場合には制御論理回路LGC[1]に対してPWM信号PWM[1]の供給を行い、非活性状態の場合にはPWM[1]の供給を停止する。また、LGC[1]は、SLP[1]が活性状態の場合にはQH[1]およびQL[1]に対してPWM[1]に応じたスイッチング信号を供給し、非活性状態の場合にはQH[1]およびQL[1]を共にオフに制御する。さらに、PWM_CTL[1]およびLGC[1]は、より望ましくは、SLP[1]が非活性状態の場合に、自身を省電力モードに遷移する機能を備える。具体的には、例えば、自身の内部回路に供給されるバイアス電流の一部または全部を停止することにより、必要最小限の回路のみを動作させる機能等が挙げられる。
【0044】
PWM搭載型駆動ユニットPSIP12,PSIP13は、外部との間の入力信号および出力信号が若干異なることを除いて前述したPSIP11と同様な内部回路構成となっている。したがって、以降は、[n](n=1,2,3)によって各PSIPの外部端子、内部回路ならびに内部信号を区別することとする。PSIP12には、外部端子P40[2]を介してMCUからのクロック信号CLK12が入力され、エラーバスEBSならびに外部端子P39[2]を介してACUからのエラーアンプ信号EO1が入力される。また、PSIP12には、モード設定バスMBSならびに外部端子P1[2]を介してMCUからのモード設定信号SMOD1が入力される。PSIP12は、外部端子P7[2]を介してスイッチ信号SW[2]を出力し、このP7[2]にインダクタL12が接続される。
【0045】
同様に、PSIP13には、外部端子P40[3]を介してMCUからのクロック信号CLK13が入力され、エラーバスEBSならびに外部端子P39[3]を介してACUからのエラーアンプ信号EO1が入力される。また、PSIP13には、モード設定バスMBSならびに外部端子P1[3]を介してMCUからのモード設定信号SMOD1が入力される。PSIP13は、外部端子P7[3]を介してスイッチ信号SW[3]を出力し、このP7[3]にインダクタL12が接続される。
【0046】
<<電源装置Aの主要部の動作(負荷が重い場合)>>
図3は、図2の電源装置において、モード設定信号SMOD1が‘L’レベル時の動作例を示す波形図であり、(a)は3フェーズ動作時、(b)は2フェーズ動作時、(c)は1フェーズ動作時を示すものである。SMOD1が‘L’レベル時には、電流連続モード(CCM)での動作が行われる。まず、図3(a)に示す3フェーズ動作は、負荷LODの消費電流Ioが大きい場合(例えばIo>50A等)で用いられる。この場合、マイクロコントローラユニットMCUは、モード設定信号SMOD1を非活性状態(‘L’レベル)とし、0度位相のCLK11と、120度位相のCLK12と、240度位相のCLK13を出力する。アナログコントローラユニットACUは、CLK11を受け、SMOD1が‘L’レベルであるため、AD11、OR11、およびTSW12を介してCLK11と同様なCLKO11を出力する。PSIP11、PSIP12、PSIP13は、それぞれ、CLKO11、CLK12、CLK13を受けて動作を行う。
【0047】
PSIP11を例に動作を簡単に説明すると、まず、TSDET1[1]がCLKO11を受けてそれと同様なCLKi[1]を出力し、CLKi[1]の‘H’パルスを受けて、FFp[1]がPWM[1]を‘H’レベルに遷移させる。このPWM[1]の‘H’レベルを受けて、QH[1]がオン、QL[1]がオフとなり、インダクタL11にエネルギーが蓄積される。ここで、QH[1]に流れる電流(L11に流れる電流と等価)は、ACS[1]を介して電流検出信号CS[1]として検出される。
【0048】
一方、出力電源ノードVO1の出力電圧は、ACU内のAMP11によって検出され、その検出結果(フィードバック信号FB1)と出力電圧設定信号VR1(例えば1V等)との差分がEA1によって増幅される。PSIP11内のCMPp[1]は、このEA1からのエラーアンプ信号EO1(詳細には、そのK(抵抗分圧比)倍)と電流検出信号CS[1]+オフセット電圧VOF[1]の値とを比較し、CS[1]+VOF[1]のピーク値がEO1×Kに到達した際に‘H’レベルを出力する。FFp[1]は、CMPp[1]からの‘H’レベル出力に応じてPWM[1]を‘L’レベルに遷移させ、これを受けて、QH[1]がオフ、QL[1]がオンとなる。このようにエラーアンプ信号に基づいてインダクタに流す電流のピーク値を制御する方式はピーク電流制御方式と呼ばれる。QL[1]がオンとなった以降は、L11→負荷LODおよび容量Cld1→QL[1]の経路で電流が還流され、その後、再びCLKO11の‘H’パルスを受けて同様な動作が繰り返される。また、PSIP12,PSIP13は、位相が異なることを除いてPSIP11と同様な動作を行う。その結果、CLK11(CLKO11)〜CLK13の周波数と同一のスイッチング周波数で3フェーズ動作が行われる。
【0049】
次に、図3(b)に示す2フェーズ動作は、負荷が中程度の場合(例えば25A<Io≦50A等)で用いられる。この場合、MCUは、SMOD1を非活性状態(‘L’レベル)とし、0度位相のCLK11と、180度位相のCLK12を出力する。さらに、MCUは、CLK13をハイインピーダンス状態に設定する。ACUは、CLK11を受けてCLK11と同様なCLKO11を出力する。PSIP11、PSIP12は、それぞれ、CLKO11、CLK12を受けて、図3(a)の場合と同様に、CLK11(CLKO11),CLK12の周波数と同一のスイッチング周波数で2フェーズ動作を行う。
【0050】
一方、PSIP13内の3値情報検出回路TSDET1[3]は、CLK13のハイインピーダンス状態を検出し、スリープ信号SLP[3]を非活性化する。PSIP13は、このSLP[3]の非活性状態を受けて、QH[3],QL[3]を共にオフに固定すると共に、各内部回路で必要とされるバイアス電流等を選択的に停止する。これによってPSIP13は、省電力モードとなる。このように、1本のCLK13を用いてクロック信号の伝送機能とイネーブル信号の伝送機能とを併用させることで、それぞれを個別に伝送する場合(すなわち2本の信号を用いる場合)と比較して、MCUと各PSIP間の配線本数の削減や、MCUや各PSIPにおける外部端子数の削減等が可能となる。
【0051】
続いて、図3(c)に示す1フェーズ動作は、負荷が小さい場合(例えばIo≦25A等)で用いられる。この場合、MCUは、SMOD1を非活性状態(‘L’レベル)とし、0度位相のCLK11を出力する。さらに、MCUは、CLK12,CLK13を共にハイインピーダンス状態に設定する。ACUは、CLK11を受けてCLK11と同様なCLKO11を出力し、PSIP11は、CLKO11を受けてCLK11(CLKO11)の周波数と同一のスイッチング周波数で1フェーズ動作を行う。一方、PSIP12およびPSIP13は、それぞれ、CLK12およびCLK13のハイインピーダンス状態を受けて、図3(b)の場合と同様に、QH[2],QL[2]およびQH[3],QL[3]をオフに固定すると共に省電力モードに移行する。
【0052】
<<電源装置Aの主要部の動作(負荷が軽い場合)>>
図4は、図2の電源装置において、1フェーズ動作かつモード設定信号SMOD1が‘H’レベル時の動作例を示す波形図である。図4に示す動作(軽負荷モードと呼ぶ)は、LODの消費電流Ioが非常に小さい軽負荷時(例えばIoが数A以下等)で用いられる。この場合、MCUは、SMOD1を活性状態(‘H’レベル)とする。また、MCUは、TSW12をオン状態に制御し、CLK12,CLK13を共にハイインピーダンス状態に設定する。ACUは、SMOD1が‘H’レベルであるため、CMP11、AD12、OSPGm1、OR11、およびTSW12を介してCLKO11を出力する。
【0053】
軽負荷モードにおいて、ACUでは、出力電源ノードVO1の電圧低下に応じてエラーアンプ信号EO1の電圧が上昇する。このEO1の電圧が設定電圧VS1に到達すると、CMP11が‘H’パルスを出力し、これを受けてOSPGm1が所定のパルス幅を持つ‘H’パルスを出力する。このOSPGm1からの‘H’パルスがCLKO11となる。一方、PSIP11においては、このCLKO11に基づいてCLKi[1]が生成され、FFp[1]を介してPWM[1]が‘H’レベルに遷移する。その結果、QH[1]がオンとなり、QL[1]はオフを維持する。
【0054】
QH[1]がオンになると、図3(a)で説明したように、インダクタL11に流れる電流、ならびにこれを反映した電流検出信号CS[1]が時間に伴い一次関数的に増大していく。そして、このCS[1]にVOF[1]を加算した電圧が、抵抗R1[1],R2[2]によって分圧されたエラーアンプ信号EO1の電圧(EO1/2)に到達した際に、FFp[1]は、PWM[1]を‘L’レベルに遷移させる。このPWM[1]の‘L’レベルを受けて、QH[1]はオフとなり、QL[1]はオンとなる。なお、スイッチ信号SW[1]の電圧は、QH[1]のオン期間T1’ではVINレベル(例えば12V等)となり、QH[1]がオフ、QH[L]がオンとなる期間T2’ではGNDレベルとなる。この期間T1’では、VO1の電圧は徐々に上昇し、これに応じてEO1の電圧は徐々に低下することになる。
【0055】
QH[1]がオフ、QL[1]がオンとなる期間T2’では、インダクタL11による起電力によってインダクタを流れる電流(還流電流)が時間に伴い一次関数的に減少していく。また、この期間T2’では、VO1の電圧は、上昇から横ばい状態へと近づいていく。ここで、このL11の電流が0Aに到達すると(すなわちL11に蓄えられたエネルギーが使い果たされると)、SW[1]の電圧がVO1の電圧(例えば1V程度等)となるため、P7[1]からP16[1]に向けた逆方向の電流が流れ始める。逆電流検出回路RIDET[1]は、この逆電流を検出した際に逆電流検出信号RI[1]を活性状態(‘H’レベル)にする。LGC[1]は、このRI[1]の‘H’レベルを受けてQL[1]をオフに制御する。その結果、QH[1],QL[1]共にオフとなる期間T3’が生じる。
【0056】
このQH[1],QL[1]共にオフとなる期間T3’では、容量Cld1に蓄えられたエネルギーで負荷LODが駆動され、その結果、VO1の電圧は徐々に低下していき、これに応じてEO1の電圧は徐々に上昇する。この期間T3’では、SW[1]の電圧は、VO1の電圧(例えば1V程度等)となる。ここで、このEO1の電圧が、設定電圧VS1に到達すると、再び、ACU内のCMP11が‘H’パルスを出力することで前述した期間T1’に移行し、以降、期間T2’、期間T3’、期間T1’、…が同様に繰り返される。このような軽負荷モードを用いた場合、負荷の消費電流Ioに応じてスイッチング周波数が低下するように制御されるため、スイッチング損失が低減でき、軽負荷時における電力変換効率の向上が実現可能になる。また、図4に示した動作方式は、入力電源電圧VINに依存したスイッチング周波数の変動が生じ難い方式となっており、例えば、バッテリ駆動の電子機器等でバッテリ電圧が低下しても高い電力変換効率を維持することが可能となる。
【0057】
このように、図2(図1)の構成例ならびに図3、図4の動作例を用いることで、図1でも述べたように、小型の電源装置にて、負荷LODの消費電流に応じた動作モードの変更(フェーズ数の変更や軽負荷モードへの移行)を容易に実現可能となる。さらに、この各動作モードにおける詳細なタイミング仕様等も適宜変更可能となる。具体的には、MCUによって、フェーズ数の変更に必要なクロック信号を生成しているため、各フェーズの起動・停止(クロック信号のハイインピーダンス設定有無)やフェーズ数に応じた各フェーズ間の位相差等を容易に設定できる。そして、この設定内容は、スイッチング周波数を含めてプログラム的に変更することが可能である。
【0058】
ここで、例えば、ある負荷(LOD_Aとする)では4フェーズまでの動作が必要され、別の負荷(LOD_B)では2フェーズまでの動作が必要とされる場合を想定する。この場合、LOD_Aに図2(図1)の電源装置を適用する場合には、図2を拡張して、PCTLIC1とPSIP11〜PSIP14を設け、例えば4フェーズ動作時には各クロック信号に90度の位相差を持たせ、3フェーズ動作時には各クロック信号に120度の位相差を持たせるようにMCUによって設定を行う。また、MCUによってスイッチング周波数も最適な値に設定する。一方、LOD_Bに図2(図1)の電源装置を適用する場合には、図2を縮減して、PCTLIC1とPSIP11〜PSIP12を設け、例えば2フェーズ動作時には各クロック信号に180度の位相差を持たせるようにMCUによって設定を行う。また、MCUによってスイッチング周波数も最適な値に設定する。なお、この際に、PSIP12に向けたクロック信号の供給元は、必ずしも図2に示したような外部端子P2aに限らず、P3aやP4a等を用いることも可能である。すなわち、例えば、PCBのレイアウト的に、P2a以外の端子を用いる方が好都合な場合には、別の端子を用いることもできる。このように、図2(図1)の構成例を用いると、同一の電源装置によって(PCTLIC1内部やPSIP内部のハード構造を変えずに)、様々な負荷LDOの仕様に対応することが可能となる。
【0059】
また、図2(図1)の構成例では、動作モードの変更(フェーズ数の変更や軽負荷モードへの移行)に際してMCUによる処理を行うことが可能となっている。したがって、動作モードの変更を様々な情報に基づいて行うことができる。代表的には、負荷LODがMCUに対して前述したSVID_IFを介してフェーズ数の変更命令を発行し、MCUがこれを解釈して、フェーズ設定信号PHやモード設定信号SMOD1の制御と、各クロック信号の周波数設定および位相設定を適宜行うことで動作モードの変更が行われる。ただし、これに限らず、例えば、MCUがLODの消費電流Ioを判別し、その判別結果に基づいて動作モードの変更を行うこと等も可能である。前述したピーク電流制御方式では、エラーアンプ信号EO1のレベルがLODの消費電流Ioに比例するため、MCUは、例えばEO1のレベルを監視することで消費電流Ioの大きさを認識できる。
【0060】
<<電源制御ユニットの全体構成>>
図5は、図1の電源装置における電源制御ユニットPCTLIC1の全体構成例を示す概略図である。図5では、電源制御ユニットPCTLIC1におけるマイクロコントローラユニットMCUの外部信号と、アナログコントローラユニットACUの外部信号と、MCUとACUの間の内部信号が示されている。なお、図5では、便宜上、メモリユニットMEMUの記載は省略している。図5のPCTLIC1は、2系統(チャネル1、2)の制御機構を備え、それぞれ任意の電圧値を持つ2種類の電源を制御可能な構成となっている。例えば、図1の例では、チャネル1によってVO1の電源が制御され、チャネル2によってVO2の電源が制御される。
【0061】
まず、図5におけるMCUの外部信号について説明する。CLK12〜CLK18は、それぞれ、2フェーズ目以降に割り当てられるPWM搭載型駆動ユニット(PSIP)に向けたクロック信号である。TMP1/OCP1は、詳細は後述するが、チャネル1上に存在するPSIPからの温度検出信号/過電流検出信号であり、TMP2/OCP2は、チャネル2上に存在するPSIPからの温度検出信号/過電流検出信号である。TMP1/OCP1およびTMP2/OCP2は、それぞれ、PSIPからロウパスフィルタ回路LPF14およびLPF24を介して入力される。VINは、PSIPに供給される入力電圧信号であり、抵抗R31,R32および容量C1によって抵抗分圧ならびにフィルタリングされた上でMCUに入力される。FAULTは、例えば過電圧、過電流等といった異常が生じた際に負荷LOD(CPU等)に向けて通知される異常検出信号である。
【0062】
IMON1は、チャネル1上の負荷LODの消費電流に比例したデューティ比を持つPWM信号であり、IMON2は、チャネル2上のLODの消費電流に比例したデューティ比を持つPWM信号である。IMON1,IMON2は、それぞれ、ロウパスフィルタ回路LPF15,LPF25を介することでLODの消費電流に比例した電圧信号に変換されLOD(CPU等)に向けて出力される。当該信号は、例えば、CPUのファンモータを制御する際等で使用される。VR_RDY1は、チャネル1上のLODに向けた電源電圧値が正常な範囲に有るか否かを当該LODに通知するための電圧状態通知信号であり、VR_RDY2は、チャネル2上のLODに向けた電源電圧値が正常な範囲に有るか否かを当該LODに通知するための電圧状態通知信号である。VR_HOT1は、チャネル1上のPSIPの温度が正常な範囲に有るか否かを当該LODに通知するための温度状態通知信号であり、VR_HOT2は、チャネル2上のPSIPの温度が正常な範囲に有るか否かを当該LODに通知するための温度状態通知信号である。SCL,SDAは、図1で述べたようにシリアルインタフェースPMBUS_IFを構成する信号であり、CK,VDIO,ALTは、図1で述べたようにシリアルインタフェースSVID_IFを構成する信号である。また、VCC(例えば3.3V)およびGNDはMCU動作用の電源電圧および接地電源電圧である。
【0063】
次に、図5におけるACUの外部信号について説明する。EO1は、図2で述べたようにチャネル1上のPSIPに向けたエラーアンプ信号であり、CLKO11は、チャネル1上の1番目のフェーズに対応するPSIPに向けたクロック信号である。MODE1は、詳細は後述するが、チャネル1上のPSIPに向けて各種情報を3値で通知するモード信号である。この通知される3値の中には、図2で述べたチャネル1用のモード設定信号SMOD1が含まれている。同様に、EO2は、チャネル2上のPSIPに向けたエラーアンプ信号であり、CLKO21は、チャネル2上の1番目のフェーズに対応するPSIPに向けたクロック信号である。MODE2は、チャネル2上のPSIPに向けて各種情報を3値で通知するモード信号であり、その中にはチャネル2用のモード設定信号が含まれている。
【0064】
VSENp1,VSENn1,DFO1,FB1は、図2で述べたように、それぞれ、チャネル1上の負荷LODにおける正極側出力電圧検出信号、負極側出力電圧検出信号、出力電圧検出信号、フィードバック信号である。同様に、VSENp2,VSENn2,DFO2,FB2は、それぞれ、チャネル3上のLODにおける正極側出力電圧検出信号、負極側出力電圧検出信号、出力電圧検出信号、フィードバック信号である。RLL1は、詳細は後述するが、チャネル1上のLODの消費電流Ioに比例した電圧を持つ出力電流検出信号である。EO_IN1およびCOR1は、詳細は後述するが、RLL1の生成や、チャネル1上のLODに対する電流−電圧特性の制御(ドループ制御等と呼ばれる)に必要とされる各種信号である。同様に、RLL2は、チャネル2上のLODの消費電流Ioに比例した電圧を持つ出力電流検出信号である。EO_IN2およびCOR2は、RLL2の生成や、チャネル2上のLODに対するドループ制御に必要とされる各種信号である。また、VCC(例えば3.3V)およびGNDはACU動作用の電源電圧および接地電源電圧である。
【0065】
続いて、図5におけるACUとMCUの間の内部信号について説明する。ENBLは、外部から入力され、ACUおよびMCUの両方に対して動作の有効・無効を制御するためのイネーブル信号である。VREFは、ACU内で生成され、温度に依存しない固定電圧を持つ基準電圧であり、MCUが備えるアナログ・デジタル変換回路ADCの動作用として使用され、また、外部容量C2が接続された外部端子P12abにも出力される。このP12abから出力されたVREFは、前述したCOR1,COR2を生成する際に使用される。REG11’,REG12’,REG21’,REG22’は、MCUによって生成され、ACUが備えるデジタル・アナログ変換回路DACの入力レジスタに向けて出力されるレジスタ設定信号である。当該信号は、それぞれ複数ビット(例えば9ビット等)を持つ。
【0066】
DCY1は、詳細は後述するが、チャネル1用のLDOに向けた出力電圧を下げる際に使用されるスロープ制御信号であり、DCY2は、チャネル2用のLDOに向けた出力電圧を下げる際に使用されるスロープ制御信号である。PH11〜PH13は、図2で述べたように、MCUによって生成されるチャネル1用のフェーズ設定信号であり、PH21〜PH23は、MCUによって生成されるチャネル2用のフェーズ設定信号である。SMOD1は、図2で述べたように、MCUによって生成されるチャネル1用のモード設定信号であり、SMOD2は、MCUによって生成されるチャネル2用のモード設定信号である。当該モード設定信号は、前述したようにACUがモード信号MODE1,MODE2を出力する際にも使用される。FAULTは、異常検出信号であり、ここではACUによって生成され、その後、前述したようにMCUを介して出力される。
【0067】
VOUT1は、前述した出力電圧検出信号DFO1をACU内のロウパスフィルタ回路LPF11で平滑化することで得られる負荷電圧検出信号であり、VOUT2は、DFO2をACU内のロウパスフィルタ回路LPF21で平滑化することで得られる負荷電圧検出信号である。IOUT1は、前述した出力電流検出信号RLL1をACU内のロウパスフィルタ回路LPF12で平滑化することで得られる負荷電流検出信号であり、IOUT2は、RLL2をACU内のロウパスフィルタ回路LPF22で平滑化することで得られる負荷電流検出信号である。STLO1,STLO2は、MCUによって生成され、ACUが前述したモード信号MODE1,MODE2を生成する際に必要とされる制御信号である。TMP1/OCP1およびTMP2/OCP2は、前述したようにPSIPから得られる温度検出信号/過電流検出信号であり、MCUを介してACUにも伝送される。CLK11およびCLK21は、MCUによって生成され、図2に示したように、ACUで生成されるCLKO11およびCLKO21の基となるクロック信号である。
【0068】
ここで、VOUT1,VOUT2,IOUT1,IOUT2は、MCU内のアナログ・デジタル変換回路ADCに入力されることでデジタル信号に変換される。また、前述したVINやTMP1,TMP2もMCU内のADCに入力されることでデジタル信号に変換される。これらによって、負荷LODの電圧情報や電流情報、およびPSIPの入力電圧情報や温度情報がデジタル信号として得られる。MCUは、このデジタル信号を、SVID_IFを介して負荷LOD(CPU)に通知することができ、また、PMBUS_IFを介して外部の装置に通知することもできる。更には、MCUは、これらのデジタル信号を用いて各種異常を検出することもでき、LODの電流情報に基づいて動作モードの切り替え(フェーズ数の変更または軽負荷モードへの遷移)を自動的に行うことも可能である。このように、PCTLIC1内にMCUを搭載することで、様々な機能を容易に実現することができる。
【0069】
さらに、図5から判るように、ACUとMCUの間には、多くの内部信号が備わっている。特に、レジスタ設定信号(REG11’,REG12’,REG21’,REG22’)はそれぞれが複数ビットを備えるために多くの配線を必要とする。仮にACUとMCUを別々の半導体チップで形成した場合には、各チップ間を接続するために多くの配線と多くの外部端子が必要となり、電源装置の小型化が図れない恐れがある。一方、本実施の形態1の電源装置では、前述したようにACUとMCUを同一の半導体チップで形成しているため、このような内部信号に伴う配線本数の増大は特に問題とはならず、電源装置の小型化が実現可能となる。
【0070】
<<マイクロコントローラユニットの詳細>>
図6は、図5の電源制御ユニットにおいて、そのマイクロコントローラユニットMCU周りの詳細な構成例を示すブロック図である。図6に示すマイクロコントローラユニット(デジタルコントローラユニット)MCUは、所謂マイコンと呼ばれるものであり、メモリユニットMEMU上のプログラムを実行可能なマイクロプロセッサコア(MPUコアあるいはCPUコア)MPU_CRに加えて各種周辺回路ブロックを備えた構成となっている。図6のMCUには、3本の周辺バスRERI_BUS1〜RERI_BUS3とフロントバスF_BUSが備わっている。F_BUSには、MPU_CRと、メモリインタフェース回路MEMIFと周辺バス用インタフェース回路PERI_BUS_IFが接続されている。
【0071】
RERI_BUS1には、インターバルタイマ回路ITIM、汎用入出力インタフェース回路GPIO、同期シリアルインタフェース回路CSIO、非同期シリアルインタフェース回路UARTと、ウォッチドッグタイマ回路WDT、ならびにPERI_BUS_IFが接続されている。RERI_BUS2には、PWMタイマ回路[1]PWM_TIM1および[2]PWM_TIM2、PMBUSインタフェース回路PMBUS_IFC、SVIDインタフェース回路SVID_IFC、ACUインタフェース回路ACU_IF、アナログ・デジタル変換回路ADC10、ならびにPERI_BUS_IFが接続されている。RERI_BUS3には、フラッシュメモリ制御回路FMEM_CTLならびにPERI_BUS_IFが接続されている。
【0072】
MPU_CRは、割り込みコントローラ部ICUINTと、カーネル部KRNLと、デバッグコントローラ部DBGCTLと、フロントバスインタフェース部F_BUS_IFを備えている。ICUINTは、前述した各種周辺回路ブロックや外部端子等からの割り込みを受け、優先順位判定等の処理を行う。KRNLは、ICUINTからの割り込み通知等に基づいてMEMU上の所定の割り込み処理プログラムを実行する。DBGCTLは、プログラムデバック時等で使用される。F_BUS_IFは、MPU_CRとF_BUSとの間の通信を制御する。MEMIFは、MEMU上の揮発性メモリ(例えばSRAM)とF_BUSとの間の通信を担うRAMインタフェース部RAM_IFと、MEMU上の不揮発性メモリ(例えばフラッシュメモリ)とF_BUSとの間の通信を担うフラッシュインタフェース部FMEM_IFを備えている。MPU_CRは、F_BUS_IF、F_BUSならびにMEMIFを介してMEMUにアクセスでき、MEMU上のプログラムを実行できる。また、MPU_CRは、F_BUS_IF、F_BUS、PERI_BUS_IFならびにRERI_BUS1〜RERI_BUS3を介して、前述した各種周辺回路ブロックとの間で通信を行える。
【0073】
FMEM_CTLは、MEMU上の不揮発性メモリ(フラッシュメモリ)に対する書き込みを制御する。不揮発性メモリには、ブートプログラムに加えて、前述した各種割り込み処理プログラムならびに当該プログラムで用いられる各種データ等が保存されるが、割り込み処理プログラムや各種データ等は、このFMEM_CTLを経由して書き換えが可能となっている。ITIMは、各種時間を計測したい場合等で使用される。WDTは、システムの暴走を監視する際等で使用される。GPIOは、例えば外部装置との間で何らかのパラレル通信を行いたいような場合に使用され、CSIOやUARTは、例えば外部装置との間で何らかのシリアル通信を行いたいような場合に使用される。GPIO,CSIO,UARTは外部端子と接続され、例えば外部装置を取り込んで電源装置全体の機能拡張を図りたいような場合などで有益となる。
【0074】
PMBUS_IFCは、外部端子に接続され、図1、図5等で述べたシリアルインタフェースPMBUS_IFの通信プロトコルを制御し、例えば、MPU_CRと外部との間のシリアル通信を制御する。SVID_IFCは、外部端子に接続され、図1、図5等で述べたシリアルインタフェースSVID_IFの通信プロトコルを制御し、例えば、MPU_CRと外部(負荷LOD(CPU))との間のシリアル通信を制御する。PMBUS_IFCやSVID_IFCは、具体的には、例えばシリアル・パラレル変換回路およびパラレル・シリアル変換回路(代表的にはシフトレジスタで実現)などを備え、割り込み信号等を通じてMPU_CRとハンドシェイクを行いながら外部との間のシリアル通信を制御する。
【0075】
ADC10は、例えばACUから入力されたアナログ信号をデジタル信号に変換する。具体的には、図5で述べたように、ACUから入力された負荷電圧検出信号VOUT1,VOUT2、負荷電流検出信号IOUT1,IOUT2、温度検出信号TMP1,TMP2等をデジタル信号に変換する。MPU_CRは、例えば、ITIMを用いながら一定の間隔でADC10の起動を行うようなモニタプログラムを実行することで各種検出信号に対応するデジタル信号を一定の間隔で取得することや、あるいは、外部装置や各種周辺回路ブロックからの割り込みイベントに応じてADC10の起動を行うことでデジタル信号を取得することなどが可能である。更に、MPU_CRは、要求に応じて当該デジタル信号をSVID_IFCやPMBUS_IFC等を介して外部に送信したり、あるいは、当該デジタル信号の値が正常か否かをモニタプログラム上で判定することができる。また、場合によっては、MPU_CRは、当該デジタル信号の大きさに基づいて動作モードの切り替え(フェーズ数の変更または軽負荷モードへの遷移)を自動的に行うようなプログラムを実行することも可能である。なお、このような各プログラム上の各判定値は、FMEM上の各種データ値を書き換えること等で任意に変更することが可能である。
【0076】
ACU_IFは、MCUとACUの間で内部信号の伝送を行う。当該内部信号は、具体的には、図5に示したMCUとACUの間の各内部信号に該当する。ここで、AUC_IFには、SVID_IFCとの間で直接的に通信を行う経路が設けられている。当該経路は、例えば、図1、図2等で説明したように、SVID_IFを介して負荷LOD(CPU)からVIDコードを取得し、当該VIDコードをACU内のデジタル・アナログ変換回路(DAC11)に設定する際などで使用される。PWM_TIM1は、図5に示したPWM信号IMON1,IMON2の生成用として用いられ、デューティ比設定値に応じたデューティ比を持つPWM信号を生成し、外部端子に出力する。このデューティ比設定値は、例えば、前述したように、負荷電流検出信号IOUT1,IOUT2をADC10でデジタル変換した値に基づいて定めることができる。PWM_TIM2は、図5に示したクロック信号CLK11〜CLK18、CLK21の生成用として用いられ、所定の周波数ならびに位相を備えたクロック信号を生成し、外部端子に出力する。
【0077】
<<PWMタイマ回路の詳細>>
図7 は、図6のマイクロコントローラユニットMCUにおけるPWMタイマ回路の詳細を示すものであり、図7(a)はその概略構成例を示す回路ブロック図、図7(b)は図7(a)の動作例を示す波形図である。図7(a)に示すPWMタイマ回路PWM_TIM(PWM_TIM1,2)は、発振回路OSC、カウンタ回路CUNT、デジタルコンパレータ回路DCMPs,DCMPr、セットリセットラッチ回路SRLT、スイッチ回路TSWck、レジスタ回路REGs,REGr,REGfを備えている。OSCは、所定の周波数の基準クロック信号CKoscを生成し、CUNTは、CKoscを用いてカウントアップ動作を行う。この際にCUNTの最大値は、REGfの設定値によって定められ、CUNTの値がこの最大値に達した際にはゼロに戻って再びカウントアップ動作を行う。DCMPsは、CUNTの値がREGsの設定値に達した際にSRLTのセット入力(S)に向けてパルス信号を出力し、DCMPrは、CUNTの値がREGrの設定値に達した際にSRLTのリセット入力(R)に向けてパルス信号を出力する。TSWckは、オンに制御された際に、クロック信号CLKとしてSRLTの出力信号を伝送し、オフに制御された際に、CLKをハイインピーダンス状態に設定する。
【0078】
このような構成例を用いると、図7(b)に示すように、REGfの設定値によってCLKの周波数(すなわち電源装置のスイッチング周波数に該当)を設定でき、REGsの値によってマルチフェーズ動作時の各CLK間の位相差を設定できる。なお、REGrの値はCLKの‘H’パルス幅を定める。したがって、例えば、図6のプロセッサコアMPU_CRを介して、プログラム的に各レジスタ回路REGf,REGs,REGrの値を設定することで、図2、図3等で述べたような任意のフェーズ数でのマルチフェーズ動作を容易に実現できる。ここで、この各レジスタ回路の設定値は、図6の不揮発性メモリFMEM上の各種データ値を書き換えること等で容易に変更でき、これによって、負荷LODの仕様に応じてスイッチング周波数を変更すること等も可能となる。代表的には、CLKの周波数は数百kHz等であり、CKoscの周波数は数十〜数百MHz等である。更に、図6のMPU_CRを介して、プログラム的に各スイッチ回路TSWckのオン・オフを制御することで、フェーズ数の切り替えも容易に行うことが可能となる。このTSWckのオン・オフ信号は、図2のフェーズ設定信号PHに対応するものである。
【0079】
図8および図9は、それぞれ、図5の電源制御ユニットを用いて構成した、図1とは異なるフェーズ数を備えた電源装置を示すものであり、(a)はその構成例を示すブロック図、(b)は(a)の動作例を示す波形図である。図8(a)では、チャネル1に割り当てられる8個のPWM搭載型駆動ユニットPSIP11〜PSIP18と、チャネル2に割り当てられる1個のPWM搭載型駆動ユニットPSIP21が備わっている。PSIP11,PSIP12〜PSIP18には、図5の電源制御ユニットPCTLIC1によりクロック信号CLKO11,CLK12〜CLK18がそれぞれ供給され、PSIP21には、PCTLIC1によりクロック信号CLKO21が供給される。これによって、図8(b)に示すように、チャネル1では、スイッチング周期T1によってそれぞれ45度の位相差を持つ最大8フェーズのマルチフェーズ電源動作が行われ、チャネル2では、スイッチング周期T2によって1フェーズの電源動作が行われる。
【0080】
一方、図9(a)では、チャネル1に割り当てられる6個のPWM搭載型駆動ユニットPSIP11〜PSIP16と、チャネル2に割り当てられる3個のPWM搭載型駆動ユニットPSIP21〜PSIP23が備わっている。PSIP11,PSIP12〜PSIP16には、図5の電源制御ユニットPCTLIC1によりクロック信号CLKO11,CLK12〜CLK16がそれぞれ供給され、PSIP21,PSIP22,PSIP23には、PCTLIC1によりクロック信号CLKO21,CLK17,CLK18がそれぞれ供給される。これによって、図9(b)に示すように、チャネル1では、スイッチング周期T1によってそれぞれ60度の位相差を持つ最大6フェーズのマルチフェーズ電源動作が行われ、チャネル2では、スイッチング周期T2によってそれぞれ120度の位相差を持つ最大3フェーズのマルチフェーズ電源動作が行われる。図6のマイクロコントローラユニットMCUならびに図7のPWMタイマ回路を用いると、前述したように、各クロック信号のスイッチング周期や位相差を任意に設定できるため、図8や図9に示したようなそれぞれ異なる形態の電源装置にも容易に対応可能となる。
【0081】
<<アナログコントローラユニットの詳細>>
図10は、図5の電源制御ユニットにおいて、そのアナログコントローラユニットACUの詳細な構成例を示すブロック図である。図10における基準電圧生成回路VREFGおよびバイアス電流生成回路IBSGは、外部端子P18abから電源電圧VCCを受け、温度に依存しない基準電圧VREFを生成すると共に、複数個のバイアス電流Ibiasを生成する。このIbiasは、ACU内の各アンプ回路等で使用される。VREFは、外部端子P12abを介して出力される。図10におけるロウパスフィルタ回路部LPFBKは、図5に示した複数のロウパスフィルタ回路LPF11,LPF12,LPF21,LPF22を備える。
【0082】
図10におけるクロック制御回路部CKCBK1は、過電圧検出回路部OVPBK1と、動作モード切り替え回路部MSBK1と、3値バッファ回路部TSBUF1を備えている。MSBK1は、図2の構成例と同様に、デジタル・アナログ変換回路DAC12、コンパレータ回路CMP11、アンド演算回路AD11,AD12、ワンショットパルス生成回路OSPGm1、オア演算回路OR11、およびスイッチ回路TSW12に加えてノア演算回路NR12を備えている。DAC12は、前述したVREFを用いて動作する。
【0083】
MSBK1は、図2〜図4で説明した動作により、モード設定信号SMOD1に応じたクロック信号CLKO11を外部端子P1aに出力する。ここで、DAC12の入力値は、図2ではVS値設定信号VSSET1によって定められるが、これは図5におけるレジスタ設定信号REG12’に対応し、当該信号の値をレジスタ回路REG12に格納することでDAC12から出力される設定電圧VS1の大きさが定められる。なお、このREG12’の値(VS1の大きさ)は、勿論、プロセッサコアMPU_CRを介してプログラム的に変更することも可能である。また、NR12は、フェーズデコーダ回路PHDECからの制御信号CNT1とMCUからのスロープ制御信号DCY1とのノア演算結果によってTSW12のオン・オフを制御する。
【0084】
PHDECは、図10に示すように、MCUからのフェーズ設定信号PH11〜PH13(チャネル1用),PH21〜PH23(チャネル2用)に基づいて制御信号CNT1,CNT2を生成する。例えば、MCUによってチャネル1上の1番目のフェーズの非活性化(すなわちチャネル1の電源供給動作の全停止)が指示されたような場合には、CNT1が‘H’レベルとなり、TSW12がオフに制御される。また、DCY1は、チャネル1上の負荷LODの電源電圧を下げる際に使用される。例えばDCY1が‘H’レベルに制御されると、TSW12がオフに制御され、その結果、チャネル1上の電源供給動作が停止するが、LDOの動作は行われているためLDOの電源電圧(すなわち図1の容量Cld1の電圧)が自然に低下していく。ただし、電源電圧の値が目標の値まで低下すると、DCY1は‘L’レベルに戻され、チャネル1上の電源供給動作が再開される。
【0085】
過電圧検出回路部OVPBK1は、オフセット電圧生成回路VOFm1と、コンパレータ回路CMP12と、アンド演算回路AD13と、過電圧信号ラッチ回路OVPLT1を備えている。CMP12は、図2に示したVIDコードに基づく出力電圧設定信号VR1にVOFm1でのオフセット電圧(例えば0.2V等)を加算した値と、負荷LODの電源電圧をフィードバックして得られた出力電圧検出信号DFO1の値とを比較する。これにより、CMP12は、LODの電源電圧(DFO1)が設定値(VR1)よりも所定の電圧(VOFm1)だけ高くなった場合に過電圧と判定して‘H’レベルを出力する。AD13は、MCUからの制御信号STLO1とCMP12の出力信号とのアンド演算を行い、OVPLT1は、そのアンド演算結果をラッチする。
【0086】
3値バッファ回路部TSBUF1は、所謂クロックドインバータ回路を構成するPMOSトランジスタMP10,MP11およびNMOSトランジスタMN10,MN11と、インバータ回路IV10,IV11と、ノア演算回路NR13を備えている。MP10,MP11は、電源電圧VCCから外部端子P5aに向けてソース・ドレイン経路が順に直列接続され、MN10,MN11は、接地電源電圧GNDからP5aに向けてソース・ドレイン経路が順に直列接続される。IV10は、OVPLT1の出力を反転してMP10のゲートを制御し、IV11は、モード設定信号SMOD1を反転してMN10のゲートを制御する。NR13は、OVPLT1の出力とSMOD1のノア演算を行った結果によってMP11,MN11のゲートを制御する。P5aには、図5に示したモード信号MODE1が生成される。
【0087】
このようなOVPBK1ならびにTSBUF1は、次のように動作する。まず、制御信号STLO1が‘H’レベルの際には、モード信号MODE1に過電圧の検出結果が反映される。この場合、CMP12の出力が‘H’レベルの際(すなわち過電圧が検出された際)には、MODE1に‘H’レベルが出力され、過電圧が検出されない条件で、モード設定信号SMOD1が‘L’レベルの際にはMODE1に‘L’レベルが出力され、SMOD1が‘H’レベルの際にはMODE1にハイインピーダンスレベルが出力される。一方、STLO1が‘L’レベルの際には、MODE1に過電圧の検出結果が反映されなくなる。この場合、モード設定信号SMOD1が‘L’レベルの際にはMODE1に‘L’レベルが出力され、SMOD1が‘H’レベルの際にはMODE1にハイインピーダンスレベルが出力される。
【0088】
通常は、STLO1が‘H’レベルに設定された状態で電源供給動作が行われるが、例えば、一時的にモード設定信号SMOD1の状態(すなわち軽負荷モードか電流連続モード(CCM)か)のみを外部に通知したいような場合には、一時的にSTLO1が‘L’レベルに設定される。なお、過電圧の検出は、図5、図6等で述べたように、MCUが負荷電圧検出信号VOUT1の値を判別することなどで行うことも可能であるが、この場合、アナログ・デジタル変換等に伴い検出に時間を要する恐れがある。そこで、異常を瞬時に検出して、早期に各種ハードウェアの保護を図る観点から、図10のように、アナログ回路での検出回路を備えることが望ましい。
【0089】
図10におけるフィードバック回路部FBBK1は、デジタル・アナログ変換回路DAC11、アンプ回路AMP11〜AMP13、エラーアンプ回路EA1、スイッチ回路TSW11[2]〜TSW11[n]、NMOSトランジスタMN1c、およびPMOSトランジスタMP1c[0]〜MP1c[n]を備えている。DAC11は、基準電圧VREFを用いて動作する。AMP11,EA1,DAC11の構成ならびに動作に関しては図2の場合と同様である。ただし、DAC11の入力値は、図2ではVIDコードVID1によって定められるが、これは図5におけるレジスタ設定信号REG11’に対応し、当該信号の値をレジスタ回路REG11に格納することでDAC11から出力される出力電圧設定信号VR1の大きさが定められる。
【0090】
当該FBBK1において、EA1からのエラーアンプ信号EO1は、外部のフィルタ回路(ループフィルタ)FLT1を介して入力エラーアンプ信号EO_IN1として外部端子P13aから入力され、AMP12の(+)入力ノードに印加される。AMP12の(ー)入力ノードには、外部端子P14aから制御信号COR1が入力される。COR1は、外部端子P9aからの出力電圧検出信号DFO1の大きさを反映した電圧値を持つ。具体的には、P14aは、P9aとの間で外部の抵抗R15を介して接続され、更に、接地電源電圧GNDとの間で外部の抵抗R14を介して接続されると共に基準電圧VREFとの間で外部の抵抗R13を介して接続される。これによって、COR1の電圧値は、DFO1の電圧値を補正した値となる。
【0091】
AMP13は、(+)入力ノードにAMP12の出力信号が印加され、その出力ノードでMN1cのゲートを駆動し、(ー)入力ノードにMN1cのソース電圧が負帰還される。また、このAMP13の(−)入力ノードは外部端子P15aに接続され、P15aとGNDの間には外部の抵抗R12が接続される。このP15aには、前述した出力電流検出信号RLL1が生成される。MP1c[0]は、MP1c[1]〜MP1c[n]との間でそれぞれカレントミラー回路を構成し、各トランジスタサイズは同一値となっている。「n」の値は、1個のチャネルが取り得る最大フェーズ数であり、図5の例ではn=8となる。MP1c[0]のソース・ドレイン間は、MN1cのソース・ドレイン間と直列接続され、MP1c[1]〜MP1c[n]のソース・ドレイン間電流は、共通に外部端子P10aに流れ込む。ただし、MP1c[2]〜MP1c[n]のソース・ドレイン間電流は、それぞれ、TSW11[2]〜TSW11[n]がオンに駆動された際にP10aに流れ込む。
【0092】
このTSW11[2]〜TSW11[n]のオン・オフは、前述したフェーズデコーダ回路PHDECからの制御信号CNT1によって制御される。具体的には、1フェーズ動作の場合にはTSW11[2]〜TSW11[n]は全てオフに制御され、2フェーズ動作の場合にはTSW11[2]のみがオンに制御され、3フェーズ動作の場合にはTSW11[2]とTSW11[3]がオンに制御されるという具合に、フェーズ数が増す程P10aに流し込む電流を整数倍で増加させる制御が行われる。これによって、次のような動作が行われる。
【0093】
まず、前提として、負荷LODの出力電流および出力電圧に対して、電流が大きくなるほど電圧を小さくするといったように電流と電圧を反比例で制御する特性を持たせることが求められる場合がある。このような特性はドループ等と呼ばれている。ここで、図10のFBBK1において、エラーアンプ信号EO1の大きさは、前述したようにピーク電流制御方式を用いているため電流値の大きさに比例することになる。そこで、EO1が大きくなるほど、出力電圧検出信号DFO1の値が低下するようなループ制御を行えば、このドループ機能を実現できることになる。当該FBBK1では、例えば、EO1の値が増加すると、EO_IN1、AMP12およびAMP13を介してRLL1の電圧値が増加する。この電圧値は、抵抗R12で電流に変換され、この電流が前述したカレントミラー回路を介して外部端子P10aに帰還される。P10aとP9aの間には抵抗R11が存在するため、カレントミラー回路を介して帰還された電流が増加するほど(すなわち出力電流が増加するほど)、R11での電圧降下が増大し、その結果、DFO1の電圧値を低下させる(すなわち出力電圧を低下させる)ことになる。これによって、ドループ機能が実現できる。
【0094】
一方、このドループでは、出力電流と出力電圧の反比例特性の傾きは予め規定されている。ピーク電流制御方式でマルチフェーズ動作を行った場合、EO1の電圧値を一定とすると、2フェーズ動作時には1フェーズ動作時の2倍の電流が流れ、3フェーズ動作時には1フェーズ動作時の3倍の電流が流れることになる。ここで、EO1の電圧値を固定化して考えると、1フェーズ動作時に、出力電流I1に応じて「帰還電流ΔI1×抵抗R11」だけ出力電圧を低下させたとすると、2フェーズ動作時には、出力電流が「I1×2」となるため、反比例特性の傾きを維持するために出力電圧も「(ΔI1×2)×R11」だけ低下させる必要がある。このように、反比例特性の傾きを維持するためには、フェーズ数に応じてカレントミラー回路からの帰還電流を整数倍で増加させる必要があり、これを担うのが前述したスイッチ回路TSW11[2]〜TSW11[n]である。
【0095】
なお、当該FBBK1において、RLL1に関しては、エラーアンプ信号EO1の電圧値が出力電流に比例した大きさを持つため、それを基にAMP12およびAMP13を介して得られるRLL1の電圧値も出力電流に比例した大きさを持つ。ただし、ここでは、COR1が入力されたゲイン1のAMP12を介して補正が行われた上でRLL1の電圧値が生成されている。すなわち、EO1の電圧値と出力電流の関係には、実際には、オフセット成分が存在しているため、このオフセット成分の除去等をAMP12に担わせている。これによって、出力電流がゼロの際には、RLL1の電圧値もゼロとなり、以降、出力電流の大きさに比例してRLL1の電圧値が増加するような特性が得られる。
【0096】
このRLL1は、図5、図6等で述べたように、アナログ・デジタル変換回路ADC10でデジタル信号に変換され、プロセッサコアMPU_CRによって認識される。RLL1には、前述したようにオフセット補正が加えられているため、それをデジタル変換することで、負荷LODの正しい電流情報を容易に認識できる。ただし、デジタル変換の対象は、必ずしもRLL1に限らず、エラーアンプ信号EO1とすることも可能である。すなわち、EO1をデジタル変換したのち、MPU_CRが、当該デジタル信号からデジタル処理によってオフセット補正を行うこと等も可能である。
【0097】
図10における入力電圧検出回路部UVLOBKcでは、コンパレータ回路CMP14によってACUの電源電圧VCCが十分な電圧レベルであることが検出される。図10における入力電圧検出回路部UVLOBKp1では、詳細は後述するが、チャネル1上の各PSIPから自身の電源電圧VCINの電圧レベルが十分か否かがエラーアンプ信号EO1(エラーバスEBS)を介して通知され、この通知内容がコンパレータ回路CMP15によって判別される。図10における過電流検出回路部OCPBK1では、詳細は後述するが、チャネル1上の各PSIPから自身に過電流が生じていないかが温度検出信号/過電流検出信号TMP1/OCP1を介して通知され、この通知内容がコンパレータ回路CMP13によって判別される。
【0098】
図10におけるクロック制御回路部CKCBK2は、前述したCKCBK1(チャネル1用)のチャネル2用に該当するものであり、CKCBK1と同様な構成を備え、動作な動作を行う。図10におけるフィードバック回路部FBBK2は、前述したFBBK1(チャネル1用)のチャネル2用に該当するものであり、FBBK1と同様な構成を備え、動作な動作を行う。図10における入力電圧検出回路部UVLOBKp2は、前述したUVLOBKp1(チャネル1用)のチャネル2用に該当するものであり、UVLOBKp1と同様な構成を備え、動作な動作を行う。図10における過電流検出回路部OCPBK2は、前述したOCPBK1(チャネル1用)のチャネル2用に該当するものであり、OCPBK1と同様な構成を備え、動作な動作を行う。図10における過電流判定論理回路OCPLGCは、OCPBK1およびOCPBK2からの出力信号に基づいて全体としての過電流の有無を判別する。図10における入力電圧判定論理回路UVLOLGCは、UVLOBKc,UVLOBKp1およびUVLOBKp2からの出力信号、ならびにイネーブル信号ENBLに基づいて各ユニットの電源電圧レベルの状態を全体として判別する。図10における異常判定論理回路FDETLGCは、UVLOLGCやOCPLGCの判別結果等に基づいて外部端子P17abに異常検出信号FAULTを出力する。
【0099】
<<PWM搭載型駆動ユニットの詳細>>
図11は、図1の電源装置において、そのPWM搭載型駆動ユニットPSIPの詳細な構成例を示すブロック図である。図11に示すPWM搭載型駆動ユニットPSIPは、大別すると、ハイサイドのトランジスタ(パワートランジスタ)QH,QH’と、ロウサイドのトランジスタ(パワートランジスタ)QLと、これら以外の回路群となり、各トランジスタを制御する各種制御回路から構成される。QH,QH’,QLは、例えばnチャネル型MOSFETである。QH,QH’は、ハイサイド用の半導体チップHSCP内に形成され、QLは、ロウサイド用の半導体チップLSCP内に形成され、それ以外の各種制御回路は、制御用の半導体チップCTLCP内に形成される。これらの各半導体チップは、後述するように、例えば1個の半導体パッケージに搭載される。QHのソース・ドレイン間にはダイオードD1が形成され、QLのソース・ドレイン間にはショットキーダイオードSBD1が形成される。このSBD1により、特にQHをオフした後にQLをオンするまでのデットタイムの間、QL側の電流経路に伴う電圧降下を低減することができる。
【0100】
QHは、ゲートがドライバ回路DRVhによって駆動され、ドレインが、入力電源電圧VINが供給される外部端子P8に接続され、ソースが、スイッチ信号SWの出力端子となる外部端子P7に接続される。QLは、ゲートがドライバ回路DRVlによって駆動され、ドレインがP7(SW)に接続され、ソースが、接地電源電圧PGNDが供給される外部端子P16に接続される。このP16(PGND)は、QH,QL専用の端子となっており、その他の各種制御回路等にスイッチングノイズを与えないように、各種制御回路等の接地電源電圧SGNDとは分離して設けられる。また、QH’は、ゲートがDRVhによって駆動され、ドレインがP8(VIN)に接続され、ソースがトランジスタ(PMOSトランジスタ)Q1のソースに接続される。QH’は、HSCP内でQHとカレントミラー回路を構成するように形成され、例えば、QHの1/18500のサイズを備えている。
【0101】
QHのソース(SW)とQH’のソースは、アンプ回路AMP40の2個の入力ノードにそれぞれ接続される。そして、AMP40の出力ノードによってトランジスタQ1のゲートが駆動される。QH’は、QHに流れる電流Idhを検出するための素子である。QH’には、QH’とQHのソース電圧が等しい場合に、前述したカレントミラー構成によって、Idh/18500の電流が流れる。そこで、このQH’とQHのソース電圧を等しくし、QHの電流を高精度に検出するため、AMP40ならびにQ1が設けられている。また、Q1のソースにはバイアス電流源IB2が接続されている。このIB2は、QHの電流ILが殆どゼロの場合にもQHとQH’のソース電圧を等しく制御できるように設けられる。
【0102】
トランジスタQH’によって検出された電流は、トランジスタQ1を介してブランキング回路BKに入力される。BKは、QHおよびQLのスイッチング期間をマスク期間(例えば数十ns)とし、この期間を除いて、QH’による電流検出信号CSを外部端子P38に供給する。P38(CS)には、電流・電圧変換用の外部抵抗Rcsが接続され、これによってCSが電圧に変換される。なお、P38(CS)には安定化を図るためのバイアス電流源IB1が接続されている。
【0103】
ドライバ回路DRVhは、制御論理回路LGCからの制御に基づいてQH,QH’を駆動し、ドライバ回路DRVlは、LGCからアンド演算回路AD41を介した制御に基づいてトランジスタQLを駆動する。外部端子P4から供給された電源電圧VCIN(例えば5V等)は、入力電圧検出回路UVLOCならびに基準電圧生成回路VREFGpに供給される。VREFGpは、所定の基準電圧を生成し、UVLOCならびに基準電流生成回路IREFGに供給する。IREFGは、この基準電圧ならびに外部端子P2に接続された外部抵抗Rirを用いて基準電流IREFを生成する。なお、IREFGは、スリープ信号SLPが活性状態の際には電流生成動作を停止する。UVLOCは、VCINが所定電圧(例えば4V等)以上であることを検出し、その場合に入力電圧検出信号UVLOを活性化する。P4(VCIN)には、電圧安定化用のコンデンサC41が接続される。
【0104】
外部端子P6には、昇圧電圧BOOTが生成され、これがドライバ回路DRVhの電源電圧として供給される。P6(BOOT)は、外部端子P4(VCIN)との間で電流方向の制御ならびに電流経路の遮断が可能な電源スイッチPSWを介して接続されると共に、外部端子P7(SW)との間で昇圧用外部コンデンサCbおよび外部抵抗Rbを介して接続される。トランジスタQHがオフの際、このCbには、VCINがPSWおよびP6(BOOT)を介して印加される。その後、QHがオンとなった際には、SWに伝達されたVINをこのCbによって昇圧してDRVhに供給する。これによって、DRVhはQHのしきい値以上の電圧を発生することができる。
【0105】
制御論理回路LGCは、スリープ信号SLP、入力電圧検出信号UVLO、PWM信号(パルス幅変調信号PWM)、過電圧検出信号OVP、過電流検出信号OCP、電流連続モード信号CCM、ならびにモード設定信号SMODを受けて動作を行う。SLPは3値情報検出回路TSDET1から生成され、UVLOは入力電圧検出回路UVLOCから生成される。PWM信号(PWM)はPWM制御回路PWM_CTLから生成され、OCPはコンパレータ回路CMP40から生成される。CCM、OVPおよびSMODは、3値情報検出回路TSDET2から生成される。CMP40は、外部端子P38(CS)の電圧を比較電圧VC1と比較し、その比較結果によって、CSの電圧が過剰な場合(すなわちトランジスタQHに過剰な電流が流れている場合)に、OCPを活性化する。
【0106】
LGCは、UVLOが活性化され、SLP、OVPおよびOCPが共に非活性化されている場合にPWM信号(PWM)を用いてドライバ回路DRVh,DRVlを制御する。一方、UVLOが非活性化されている場合か、SLPまたはOCPが活性化されている場合は、QH,QLを共にオフに制御し、OVPが活性化されている場合は、QHをオフに、QLをオンに制御する。ここで、UVLOが活性状態の場合とは、VCINが十分な電圧レベルであることを意味し、SLPが活性状態の場合とは、外部(電源制御ユニットPCTLIC1)からスリープ命令(省電力モードへの移行命令)が発行されていることを意味する。また、OCPが活性状態の場合とは、QHに過剰な電流が流れていることを意味し、OVPが活性状態の場合とは、出力電源ノードVOに過剰な電圧が生成されていることを意味する。
【0107】
外部端子P40には、クロック信号CLKが入力される。CLKは、図2で述べたように3値情報検出回路TSDET1に入力され、TSDET1が、スリープ信号SLPの活性化・非活性化の制御と、内部クロック信号CLKiの生成を行う。また、外部端子P1(MODE)には、図10で述べたACUからのモード信号MODE(MODE1,MODE2)が入力される。MODEには、図10で述べたように電流連続モード(CCM)か、軽負荷モード(SMOD)か、過電圧状態(OVP)であるかの情報が3値として含まれている。このMODEは、3値情報検出回路TSDET2に入力され、TSDET2によって、この3値の切り分けが行われる。
【0108】
PWM制御回路PWM_CTLは、抵抗R1,R2と、コンパレータ回路CMPpと、フリップフロップ回路FFpと、スイッチ回路TSW40,TSW41を備えている。R1は外部端子P39とCMPpの一方の(−)入力ノードの間に挿入され、R2はCMPpの一方の(−)入力ノードとGNDの間に挿入される。R1,R2は、P39から入力されたエラーアンプ信号EOを分圧した電圧をCMPpの一方の(−)入力ノードに印加する。CMPpの(+)入力ノードには、P38から得られた電流検出信号CSにオフセット電圧(ここでは0.1V)を付加した信号が印加される。CMPpの他方の(−)入力ノードには、ソフトスタート制御回路SSBKによって制御されるソフトスタート制御信号SSが印加される。
【0109】
また、TSW40は、R1とCMPpの一方の(−)入力ノードの間に挿入され、スリープ信号SLPが活性状態の場合(すなわち省電力モードへの移行命令が発行された場合)にはオフに駆動される。この場合、CMPpの一方の(−)入力ノードはGNDレベルとなる。なお、CMPpはSLPが活性状態の場合には、比較動作を停止する。TSW41は、P39とGNDの間に挿入され、UVLOが非活性状態の場合(すなわちVCINの電圧レベルが不十分な場合)にオンに駆動される。P39には図2等に示したようにエラーバスEBSが接続されるが、通常時、このEBSの最低電圧レベルは、図2のACUにおけるエラーアンプ回路EA1の特性に伴い0Vよりも若干高い電圧レベルとなる。したがって、TSW41のオンに伴いEBSの電圧レベルがGNDレベルに固定された場合い、当該EBSに接続されるいずれかのPSIPにおいてUVLOの非活性状態が生じたことになる。図10で説明した入力電圧検出回路部UVLOBKp1(UVLOBKp2)は、この方式によってPSIPにおけるUVLOの状態を検出する。フリップフロップ回路FFpは、CMPpの出力に応じてセット動作を行い、CLKiに応じてリセット動作を行う。そして、FFpからの反転出力信号(/Q)がPWM信号(PWM)として制御論理回路LGCに出力される。
【0110】
ソフトスタート制御回路SSBKは、コンパレータ回路CMP42、スイッチ回路TSW42、バイアス電流源IB3、およびオア演算回路OR40を備えている。TSW42は、ソフトスタート制御信号SSが生成される外部端子P3とGNDの間に接続される。IB3は、P3にバイアス電流を供給する。CMP42は、P3の電圧レベルが比較電圧VC2を超えた際にソフトスタート判別信号SS_Lを活性状態に駆動する。OR40は、UVLO,SLP,OCP,OVPを入力としてオア演算を行い、その演算結果によってTSW42のオン・オフを制御する。なお、P3には外部容量C40が接続される。
【0111】
SSは、UVLO,SLP,OCP,OVPのいずれか一つが活性状態の場合にはTSW42を介してGNDレベルに固定されるが、全てが非活性状態となった場合(すなわち正常な動作モードに復帰した場合)にはIB3とC40によって電圧が徐々に上昇していく信号となる。例えば、マルチフェーズ動作の過程で、SLPによって一部のフェーズが停止され、その後、復帰した場合、この復帰の時点でP39からのエラーアンプ信号EOの電圧が高くなっていることがある。この場合、QHのオンデューティが最大になり得るため、このような事態を防止するためSSBKを用いたソフトスタートによってQHのオンデューティを徐々に広げていくような復帰動作を行う。なお、SS_Lの活性状態は、ソフトスタートを介して正常に復帰動作が行われたことを意味する。
【0112】
温度検出回路TMP_DETは、アンプ回路AMP41、コンパレータ回路CMP41、ダイオードD2、スイッチ回路TSW43、バイアス電流源IB4、ならびに温度検出用のダイオード群D3gを備えている。D3gにはIB4によってバイアス電流が供給される。AMP41の(+)入力ノードは、D3gのアノードに接続され、AMP41の(ー)入力ノードはD2のアノードならびに外部端子P36に接続され、AMP41の出力ノードはD2のカソードに接続される。外部端子P36には、温度検出信号/過電流検出信号(TMP/OCP)が生成される。
【0113】
ここでダイオード(D3g)は、負の温度特性を持つため、温度が上昇するほどAMP41の(+)入力ノードの電圧が低下することになり、AMP41の負帰還構成に伴い、P36の電圧も低下することになる。ここで、P36は、図示はしないが、同一チャネル上の他のPSIPにおけるP36とバス接続される。したがって、ダイオードD2に伴い、当該バスの電圧は、各PSIP内のTMP_DETが生成した最低電圧(すなわち最も高温を検出したPSIP内のTMP_DETが生成した電圧)となる。ただし、当該電圧は、D2の順方向電圧以内の範囲には低下しない。TSW43は、P36とGNDの間に接続され、過電流検出信号OCPが活性化された際にオンに制御される。したがって、P36に接続されたバスの電圧がGNDレベルとなった際には、当該バス上のいずれかのPSIPにおいて過電流が生じたことを意味する。
【0114】
外部端子P36で生成されたTMP/OCPは、図5に示したようにロウパスフィルタ回路を介してMCUに伝送され、そこからACUにも伝送される。図5および図6に示したMCUは、当該バスの電圧値(TMPの電圧値)によって当該バス上の各PSIPにおける最高温度を認識し、図10に示したACUにおける過電流検出回路部OCPBK(OCPBK1,OCPBK2)は、当該バスのGNDレベルを判別することでOCPを検出する。また、CMP41は、P36の電圧が所定の比較電圧VC3よりも大きい場合に温度判別信号TMP_Lを活性状態に駆動する。TMP_Lの活性状態は、当該バス上のPSIPにおいて、過度な温度上昇が生じていないことを意味する。なお、AMP41は、スリープ信号SLPが活性化された際には動作を停止する。
【0115】
また、図11において、逆電流検出回路RIDETは、モード設定信号SMODが活性状態(すなわち軽負荷モード)の場合に動作が有効となる。この場合、RIDETは、例えば、P7(SW)側からP16(PGND)側に向かう電流を検出した際には、逆流検出信号RIを出力する。また、アンド演算回路AD40は、前述した温度判別信号TMP_Lとソフトスタート判別信号SS_Lを入力としてアンド演算を行う。AD40の出力は、アンド演算回路AD41における2入力の一方に入力される。AD41における2入力の他方は、前述したようにLGCに接続され、AD41の出力によってDRVlが制御される。
【0116】
<<PWM搭載型駆動ユニットのパッケージ構成>>
図12は、図11のPWM搭載型駆動ユニットPSIPにおける模式的な外形例を示す平面図である。図12に示すPSIPは、例えば40本の外部端子を持ち、内部に3個のダイパッドを備えている。第1ダイパッドには、前述したハイサイドの半導体チップHSCPが搭載され、第2ダイパッドには、前述したロウサイドの半導体チップLSCPが搭載され、第3ダイパッドには、前述した各種制御回路が形成される半導体チップCTLCPが搭載される。また、40本の外部端子は、前述したCLK用(1本)、EO用(1本)、CS用(1本)、SGND用(2本)、TMP/OCP用(1本)、SW用(9本)、PGND用(13本)、VIN用(7本)、BOOT用(1本)、VCIN用(1本)、SS用(1本)、IREF用(1本)、MODE用(1本)から構成される。
【0117】
HSCPおよびLSCPは、ここでは、裏面をドレインとする縦構造のMOSFETからなる。したがってHSCP用の第1ダイパッドはVINに接続され、LSCP用の第2ダイパッドはSWに接続される。また、CTLCP用の第3ダイパッドは、SGNDに接続される。なお、チップサイズは、HSCPよりもLSCPの方が2倍程度大きいが、これは、例えば12VのVINを1.0Vの出力電源電圧に変換するような場合には、QHをオンする時間よりもQLをオンする時間の方が10倍程度長くなるためである。すなわち、LSCPの面積を大きくすることで、オン抵抗を下げ、電源装置の電力変換効率を高めるためである。
【0118】
図12のPSIPは、例えばQFN(Quad Flat Non-leaded package)型の面実装型の半導体パッケージ(封止体)となっている。図12では省略しているが、実際には、HSCPの表面には、ソース電極(SW用)やゲート電極(DRVh用)が存在し、これらが外部端子、第2ダイパッド(SW用)、ならびにCTLCP(DRVhの出力電極を持つ)との間でボンディングワイヤや金属板等を介して適宜接続されている。同様に、LSCPの表面には、ソース電極(PGND用)やゲート電極(DRVl用)が存在し、これらが外部端子ならびにCTLCP(DRVlの出力電極を持つ)との間でボンディングワイヤや金属板等を介して適宜接続されている。更に、CTLCPの表面には、各種制御信号用の電極が存在し、これらが外部端子との間でボンディングワイヤ等を介して適宜接続されている。そして、半導体パッケージの表面には、このボンディングワイヤ等の各種接続配線ならびに各半導体チップを覆うように、例えばエポキシ系の樹脂等が備わっている。一方、半導体パッケージの裏面では、第1〜第3ダイパッドが半導体パッケージ(樹脂等)から露出しており、当該半導体パッケージをPCB上に実装した際に、第1〜第3ダイパッドをそのまま電極として使用できる形態となっている。
【0119】
このように複数の半導体チップを1つの半導体パッケージに集約(パッケージング)することで、電源装置の小型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。また、第1〜第3ダイパッドの裏面を半導体パッケージの裏面から電極として露出させることで、電極の低抵抗化(すなわち電力変換効率の向上)や放熱性の向上が図れる。
【0120】
<<PWM搭載型駆動ユニットのデバイス構造>>
図13は、図11および図12において、ハイサイドのトランジスタが形成された半導体チップHSCPのデバイス構造例を示す断面図である。ここでは、ハイサイドのトランジスタ(パワートランジスタ)QH,QH’を例とするが、ロウサイドのトランジスタQLも同様の構造となる。トランジスタQH,QH’は、n+型の単結晶シリコンなどからなる基板本体21aとn−型のシリコン単結晶からなるエピタキシャル層21bとを有した半導体基板21の主面に形成される。このエピタキシャル層21bの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜(素子分離領域)22が形成されている。
【0121】
このフィールド絶縁膜22とその下層のp型ウエルPWL1とに囲まれた活性領域に、QH,QH’を構成する複数の単位トランジスタセルが形成されている。QHは、これら複数の単位トランジスタセルが並列に接続されることで形成される。一方、QH’は、例えば、この並列に接続される単位トランジスタセルの個数をQHの1/18500等とすることで形成される。各単位トランジスタセルは、例えばトレンチゲート構造のnチャネル型のMOSトランジスタで形成されている。基板本体21aおよびエピタキシャル層21bは、前述した単位トランジスタセルのドレイン領域としての機能を有している。半導体基板21の裏面には、ドレイン電極用の裏面電極BEが形成されている。この裏面電極BEは、例えば半導体基板21の裏面から順にチタン(Ti)層、ニッケル(Ni)層および金(Au)層を積み重ねて形成されている。図12に示したPSIPにおいては、この裏面電極BEは、接着層を介して第1ダイパッドに接合されて電気的に接続される。
【0122】
また、エピタキシャル層21b中に形成されたp型の半導体領域23は、前述した単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのp型の半導体領域23の上部に形成されたn+型の半導体領域24は、単位トランジスタセルのソース領域としての機能を有している。また、半導体基板21には、その主面から半導体基板21の厚さ方向に延びる溝25が形成されている。溝25は、n+型の半導体領域24の上面からn+型の半導体領域24およびp型の半導体領域23を貫通し、その下層のエピタキシャル層21b中で終端するように形成されている。この溝25の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜26が形成されている。
【0123】
溝25内には、ゲート絶縁膜26を介してゲート電極27が埋め込まれている。ゲート電極27は、例えばn型不純物が添加された多結晶シリコン膜からなる。ゲート電極27は、前述した単位トランジスタセルのゲート電極としての機能を有している。また、フィールド絶縁膜22上の一部にも、ゲート電極27と同一層の導電性膜からなるゲート引き出し用の配線部27aが形成されており、ゲート電極27とゲート引き出し用の配線部27aとは、一体的に形成されて互いに電気的に接続されている。なお、図13の断面図には示されない領域において、ゲート電極27とゲート引き出し用の配線部27aとは一体的に接続されている。ゲート引き出し用の配線部27aは、それを覆う絶縁膜28に形成されたコンタクトホール29aを通じてゲート配線30Gと電気的に接続されている。
【0124】
一方、ソース配線30Sは、絶縁膜28に形成されたコンタクトホール29bを通じてソース用のn+型の半導体領域24と電気的に接続されている。また、ソース配線30Sは、p型の半導体領域23の上部であってn+型の半導体領域24の隣接間に形成されたp+型の半導体領域31に電気的に接続され、これを通じてチャネル形成用のp型の半導体領域23と電気的に接続されている。ゲート配線30Gおよびソース配線30Sは、コンタクトホール29a,29bが形成された絶縁膜28上にコンタクトホール29a,29bを埋めるように金属膜(例えばアルミニウム膜)を形成し、この金属膜をパターニングすることにより形成することができる。
【0125】
ゲート配線30Gおよびソース配線30Sは、ポリイミド樹脂などからなる保護膜(絶縁膜)32により覆われている。この保護膜32は、半導体チップHSCPの最上層の膜(絶縁膜)である。保護膜32の一部には、その下層のゲート配線30Gやソース配線30Sの一部が露出されるような開口部33が形成されており、この開口部33から露出するゲート配線30G部分が前述したゲート電極であり、開口部33から露出するソース配線30S部分が前述したソース電極である。このようにソース電極は、最上層では保護膜32によって分離されているが、ソース配線30Sを通じて互いに電気的に接続されている。
【0126】
ゲート電極およびソース電極の表面には(すなわち開口部33の底部で露出するゲート配線30G部分およびソース配線30S部分上には)、メッキ法などで金属層34が形成されている。金属層34は、ゲート配線30Gやソース配線30S上に形成された金属層34aと、その上に形成された金属層34bとの積層膜によって形成されている。下層の金属層34aは、例えばニッケル(Ni)からなり、主として下地のゲート配線30Gやソース配線30Sのアルミニウムの酸化を抑制または防止する機能を有している。また、その上層の金属層34bは、例えば金(Au)からなり、主として下地の金属層34aのニッケルの酸化を抑制または防止する機能を有している。
【0127】
このようなハイサイドのトランジスタQH,QH’における単位トランジスタセルの動作電流は、ドレイン用のエピタキシャル層21bとソース用のn+型の半導体領域24との間をゲート電極27の側面(すなわち、溝25の側面)に沿って基板21の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップHSCPの厚さ方向に沿って形成される。このように、半導体チップHSCPは、トレンチ型ゲート構造を有する縦型のMOSFET(パワーMOSFET)が形成された半導体チップである。ここで、縦型のMOSFETとは、ソース・ドレイン間の電流が、半導体基板(基板21)の厚さ方向(半導体基板の主面に略垂直な方向)に流れるMOSFETに対応する。
【0128】
以上、本実施の形態1の電源装置を用いることで、代表的には、電源装置の小型化が実現可能になる。また、電源制御ユニットPCTLIC1のプログラムによって電源装置の仕様に柔軟性を持たせることが可能となる。なお、ここでは、1個の半導体パッケージ内に1個(1フェーズ分)のPWM搭載型駆動ユニットPSIPを搭載したが、場合によっては1個の半導体パッケージ内に2個(2フェーズ分)のPSIPを搭載するようなことも可能である。また、図5等の電源制御ユニットでは、1個の半導体チップ上に2系統(2チャネル)の制御機構を備えたが、これを1系統(1チャネル)とすることや、あるいは3系統(3チャネル)以上とすることも可能である。例えば1個の負荷LODで3チャネルが必要とされる場合には、1個の半導体チップ上に3系統(3チャネル)の制御機構を備えることが望ましく、これによって部品数を削減し、PCB上の実装面積の低減(すなわち電源装置の小型化)が図れる。また、PCB上で負荷LODの近辺に電源制御ユニットを実装できる限り、例えば、1個の電源制御ユニットでの各チャネルをそれぞれ異なる負荷LODに割り当てるようなことも可能である。
【0129】
(実施の形態2)
本実施の形態2では、前述した実施の形態1と異なり、電源制御ユニットをマイクロコントローラユニットMCUとメモリユニットMEMUのみで構成した電源装置について説明する。
【0130】
<<電源装置Bの全体概略構成>>
図14は、本発明の実施の形態2による電源装置において、その概略構成例を示すブロック図である。ここでは、図14の電源装置と図1の電源装置の相違点に着目して説明を行う。第1の相違点は、図14の電源制御ユニットPCTLIC2がマイクロコントローラユニットMCUとメモリユニットMEMUのみで構成された点にある。第2の相違点は、チャネル1上の1フェーズ目のPWM搭載型駆動ユニットPSIPM11が2〜4フェーズ目のPWM搭載型駆動ユニットPSIP12〜PSIP14とは内部構成例が異なり、チャネル2上の1フェーズ目のPWM搭載型駆動ユニットPSIPM21もPSIPM11と同様の内部構成例を備える点にある。
【0131】
第3の相違点は、PCTLIC2からPSIPM11に向けてMCUからのクロック信号CLK11が供給され、PCTLIC2からPSIPM21に向けてMCUからのクロック信号CLK21が供給される点にある。第4の相違点は、第1および第2の相違点に伴い、PSIPM11が出力電源ノードVO1のフィードバックを受けてエラーアンプ信号EO1を生成すると共にPSIP12〜PSIP14に供給し、また、PSIPM21が出力電源ノードVO2のフィードバックを受けて動作する点にある。第5の相違点は、第4の相違点に伴い、PCTLIC2からPSIPM11に向けてVIDコード(VID1)が送信され、PCTLIC2からPSIPM21に向けてVIDコード(VID2)が送信される点にある。
【0132】
<<電源装置Bの主要部の構成>>
図15 は、図14の電源装置において、その電源生成動作に関連する主要部の構成例を示す回路ブロック図である。図15には、図14におけるPSIPM11とPSIP12が抽出して示されている。図15において、PSIP12の内部回路構成は、前述した図2のPSIP12の内部回路構成(PSIP11と同様)と同様である。PSIPM11は、図2のPSIP11と同様に、トランジスタQH[1],QL[1]、ドライバ回路DRVh[1],DRVl[1]、制御論理回路LGC[1]、PWM制御回路PWM_CTL[1]、活性電流検出回路ACS[1]、逆電流検出回路RIDET[1]、および3値情報検出回路TSDET1[1]を備えている。PSIPM11は、これらに加えて更に、クロック制御回路部CKCBKM1とフィードバック回路部FBBKM1を備えた点が図2のPSIP11とは異なっている。
【0133】
CKCBKM1は、コンパレータ回路CMP11、アンド演算回路AD11,AD12、ワンショットパルス生成回路OSPGm1、オア演算回路OR11を備え、図2のACU内に含まれるクロック制御回路部CKCBKP1からスイッチ回路TSW12ならびにデジタル・アナログ変換回路DAC12を削除したような構成となっている。AD11は、2入力の一方に3値情報検出回路TSDET1[1]からのクロック信号CLKi[1]が入力され、2入力の他方に外部端子を介してモード設定信号SMOD1の反転信号が入力される。CMP11は、(ー)入力ノードに外部端子を介して設定電圧VS1が入力され、(+)入力ノードに、後述するFBBKM1によって生成されたエラーアンプ信号EO1が入力される。AD12は、2入力の一方にSMOD1が入力され、2入力の他方にCMP11の出力信号が入力される。CKCBKM1は、このような入力を受けて、図2のCKCBKP1と同様な動作を行い、SMOD1が‘L’レベル時には、CLKi[1]をPWM_CTL[1]に供給し、SMOD1が‘H’レベル時には、前述した軽負荷モード時のクロック信号を生成し、PWM_CTL[1]に供給する。なお、スリープモードに移行する際には、外部端子からハイインピーダンス状態のクロック信号CLK11が入力され、TSDET1[1]がこのハイインピーダンス状態を検出してスリープ信号SLP[1]を生成する。
【0134】
FBBKM1は、アンプ回路AMP11、エラーアンプ回路EA1、デジタル・アナログ変換回路DAC11、シリアル・パラレル変換回路SPCを備え、図2のACU内に含まれるフィードバック回路部FBBKP1にSPCを追加したような構成となっている。AMP11は、外部端子から正極側出力電圧検出信号VSENp1および負極側出力電圧検出信号VSENn1を受ける。SPCは、外部端子からVIDコード(VID1)をシリアル信号で受け、それをパラレル信号に変換してDAC11に出力する。FBBKM1は、このような入力を受けて、図2のFBBKP1と同様な動作を行い、EA1からエラーアンプ信号EO1を生成する。このEO1は、PWM_CTL[1]や前述したCMP11に出力されると共に外部端子を介して出力され、それが、PSIP12の外部端子を介してPSIP12のPWM制御回路PWM_CTL[2]に入力される。
【0135】
以上のように、本実施の形態2の電源装置を用いると、実施の形態1の場合と同様に、クロック信号のスイッチング周波数や位相差をプログラム的に自由に設定できるため、電源装置の仕様に柔軟性を持たせることが可能となる。また、電源制御ユニットとPWM搭載型駆動ユニット間の配線本数を少なくできることから、電源装置の小型化も実現できる。更に、電源制御ユニットPCTLIC2として、一般的なマイコンを使用できるため、場合によってはコストの低減等が実現可能となる。ただし、本実施の形態2の電源装置は、本実施の形態1の電源装置と比較して、電源制御ユニットが負荷LODの電圧情報や電流情報を認識し難いため、例えば、当該情報の外部への通知や、フェーズ数の自動切り替えなどといった高機能化が図り難い。この観点では、実施の形態1の電源装置の方が望ましい。
【0136】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0137】
21 半導体基板
22 フィールド絶縁膜
23,24,31 半導体領域
25 溝
26 ゲート絶縁膜
27 ゲート電極
28 絶縁膜
29 コンタクトホール
30G ゲート配線
30S ソース配線
32 保護膜
33 開口部
34 金属層
9 メッキ層
ACS 活性電流検出回路
ACU アナログコントローラユニット
ACU_IF ACUインタフェース回路
AD アンド演算回路
ADC アナログ・デジタル変換回路
AMP アンプ回路
BK ブランキング回路
C 容量
CKCBK,CKCBKP,CKCBKM クロック制御回路部
CMP コンパレータ回路
CSIO 同期シリアルインタフェース回路
CUNT カウンタ回路
D ダイオード
DAC デジタル・アナログ変換回路
DBGCTL デバッグコントローラ部
DCMP デジタルコンパレータ回路
DRV ドライバ回路
EA エラーアンプ回路
EBS エラーバス
F_BUS フロントバス
F_BUS_IF フロントバスインタフェース部
FBBK,FBBKP,FBBKM フィードバック回路部
FDETLGC 異常判定論理回路
FF フリップフロップ回路
FLT フィルタ回路
FMEM 不揮発性メモリ
FMEM_CTL フラッシュメモリ制御回路
FMEM_IF フラッシュインタフェース部
GPIO 汎用入出力インタフェース回路
HSCP,LSCP,CTLCP 半導体チップ
IB バイアス電流源
IBSG バイアス電流生成回路
ICUINT 割り込みコントローラ部
IREFG 基準電流生成回路
ITIM インターバルタイマ回路
IV インバータ回路
KRNL カーネル部
L インダクタ
LGC 制御論理回路
LOD 負荷
LPF ロウパスフィルタ回路
LPFBK ロウパスフィルタ回路部
MBS モード設定バス
MCU マイクロコントローラユニット
MEMIF メモリインタフェース回路
MEMU メモリユニット
MN NMOSトランジスタ
MP PMOSトランジスタ
MPU_CR マイクロプロセッサコア
MSBK 動作モード切り替え回路部
NR ノア演算回路
OCPBK 過電流検出回路部
OCPLGC 過電流判定論理回路
OR オア演算回路
OSC 発振回路
OSPG ワンショットパルス生成回路
OVPBK 過電圧検出回路部
OVPLT OVPラッチ回路
P 外部端子
PCTLIC 電源制御ユニット
PERI_BUS_IF 周辺バス用インタフェース回路
PHDEC フェーズデコーダ回路
PMBUS_IFC PMBUSインタフェース回路
PSIP,PSIPM PWM搭載型駆動ユニット
PSW 電源スイッチ
PWM_CTL PWM制御回路
PWM_TIM PWMタイマ回路
Q トランジスタ
QH,QH’,QL パワートランジスタ
R 抵抗
RAM 揮発性メモリ
RAM_IF RAMインタフェース部
REG レジスタ回路
RERI_BUS 周辺バス
RIDET 逆電流検出回路
SBD ショットキーダイオード
SRLT セットリセットラッチ回路
SSBK ソフトスタート制御回路
SVID_IF,PMBUS_IF シリアルインタフェース
SVID_IFC SVIDインタフェース回路
TMP_DET 温度検出回路
TSBUF 3値バッファ回路部
TSDET 3値情報検出回路
TSW スイッチ回路
UART 非同期シリアルインタフェース回路
UVLOBK 入力電圧検出回路部
UVLOC 入力電圧検出回路
UVLOLGC 入力電圧判定論理回路
VO 出力電源ノード
VOF オフセット電圧源
VREFG 基準電圧生成回路
WDT ウォッチドッグタイマ回路
【特許請求の範囲】
【請求項1】
アナログ回路ユニット、デジタル回路ユニット、及びメモリ回路ユニットを含んだ制御装置と、
一端が共通に接続され、外部負荷に第1電源を供給する第1〜第N(N≧2)インダクタと、
前記第1〜第Nインダクタをそれぞれ駆動する第1〜第N駆動ユニットと、
第1バスとを備え、
前記メモリ回路ユニットには、プログラムが保存され、
前記デジタル回路ユニットは、
前記プログラムを実行するプロセッサコアと、
第1〜第Nクロック信号を生成し、前記第1〜第Nクロック信号を前記第1〜第N駆動ユニットにそれぞれ出力するクロック生成回路とを備え、
前記アナログ回路ユニットは、前記外部負荷に供給された前記第1電源の電源電圧と、予め設定された第1目標電源電圧とを比較し、その差分を増幅することで生成した第1エラーアンプ信号を前記第1バスに出力する第1エラーアンプ回路を備え、
前記第1駆動ユニットは、前記第1クロック信号の位相と、前記第1バスからの前記第1エラーアンプ信号とを用いたピーク電流制御方式により第1パルス幅変調信号を生成し、前記第1パルス幅変調信号に基づいて前記第1インダクタを駆動し、
前記第N駆動ユニットは、前記第Nクロック信号の位相と、前記第1バスからの前記第1エラーアンプ信号とを用いたピーク電流制御方式により第Nパルス幅変調信号を生成し、前記第Nパルス幅変調信号に基づいて前記第Nインダクタを駆動し、
前記制御装置は、一つの半導体チップならびに半導体パッケージで構成され、
前記プロセッサコアは、前記クロック生成回路における前記第1〜第Nクロック信号のそれぞれの周波数と位相を、前記プログラムに基づいて設定することを特徴とする電源装置。
【請求項2】
請求項1記載の電源装置において、
前記メモリ回路ユニットは、前記プログラムを保存するフラッシュメモリを備え、
前記プログラムは書き換えが可能となっていることを特徴とする電源装置。
【請求項3】
請求項1記載の電源装置において、
前記第1〜第N駆動ユニットは、それぞれ異なる半導体パッケージで構成されることを特徴とする電源装置。
【請求項4】
請求項1記載の電源装置において、
前記デジタル回路ユニットは、更に、前記外部負荷との間でシリアル通信を行う第1シリアルインタフェース回路を備え、
前記アナログ回路ユニットは、更に、デジタル・アナログ変換回路を備え、
前記第1シリアルインタフェース回路は、前記外部負荷から第1デジタル電源情報を取得し、
前記デジタル・アナログ変換回路は、前記第1デジタル電源情報をアナログ変換することで前記第1目標電源電圧を生成することを特徴とする電源装置。
【請求項5】
請求項4記載の電源装置において、
前記デジタル回路ユニットは、更に、任意の外部装置との間でシリアル通信を行う第2シリアルインタフェース回路を備えることを特徴とする電源装置。
【請求項6】
請求項1記載の電源装置において、
前記プロセッサコアは、前記クロック生成回路における前記第1〜第Nクロック信号のいずれかを、前記プログラムに基づいてハイインピーダンス状態に設定し、
前記第1駆動ユニットは、更に、前記第1クロック信号がハイインピーダンス状態であるか否かを検出する第1検出回路を備え、前記第1検出回路が検出信号を出力した際には前記第1インダクタの駆動動作を停止し、
前記第N駆動ユニットは、更に、前記第Nクロック信号がハイインピーダンス状態であるか否かを検出する第N検出回路を備え、前記第N検出回路が検出信号を出力した際には前記第Nインダクタの駆動動作を停止することを特徴とする電源装置。
【請求項7】
請求項1記載の電源装置において、
前記電源装置は、更に、
前記外部負荷に第2電源を供給する第M(M=N+1)インダクタと、
前記第Mインダクタを駆動する第M駆動ユニットとを備え、
前記クロック生成回路は、更に、第Mクロック信号を生成し、前記第Mクロック信号を前記第M駆動ユニットに出力し、
前記アナログ回路ユニットは、更に、前記外部負荷に供給された前記第2電源の電源電圧と、予め設定された第2目標電源電圧とを比較し、その差分を増幅することで第2エラーアンプ信号を生成する第2エラーアンプ回路を備え、
前記第M駆動ユニットは、前記第Mクロック信号の位相と前記第2エラーアンプ信号を用いたピーク電流制御方式により第Mパルス幅変調信号を生成し、前記第Mパルス幅変調信号に基づいて前記第Mインダクタを駆動し、
前記プロセッサコアは、更に、前記クロック生成回路における前記第Mクロック信号の周波数と位相を、前記プログラムに基づいて設定することを特徴とする電源装置。
【請求項8】
請求項1記載の電源装置において、
前記デジタル回路ユニットは、更に、アナログ・デジタル変換回路を備え、
前記アナログ・デジタル変換回路は、前記第1電源の電源電圧をデジタル信号に変換することを特徴とする電源装置。
【請求項9】
請求項8記載の電源装置において、
前記アナログ・デジタル変換回路は、更に、前記第1エラーアンプ信号あるいはそれを補正することで生成した信号をデジタル信号に変換することを特徴とする電源装置。
【請求項10】
請求項1記載の電源装置において、
前記電源装置は、更に、第2バスを備え、
前記第1駆動ユニットは、更に、
温度検出用の第1検出ダイオードと、
前記第1検出ダイオードの順方向電圧を反映した電圧がカソードに入力され、アノードが前記第2バスに接続され、前記第2バスの最小値を保持する第1ダイオードとを備え、
前記第N駆動ユニットは、更に、
温度検出用の第N検出ダイオードと、
前記第N検出ダイオードの順方向電圧を反映した電圧がカソードに入力され、アノードが前記第2バスに接続され、前記第2バスの最小値を保持する第Nダイオードとを備え、
前記デジタル回路ユニットは、更に、アナログ・デジタル変換回路を備え、
前記アナログ・デジタル変換回路は、前記第2バスの電圧をデジタル信号に変換することを特徴とする電源装置。
【請求項11】
デジタル回路ユニット、及びメモリ回路ユニットを含んだ制御装置と、
一端が共通に接続され、外部負荷に第1電源を供給する第1〜第N(N≧2)インダクタと、
前記第1インダクタを駆動する第1駆動ユニットと、
前記第2〜第Nインダクタをそれぞれ駆動する第2〜第N駆動ユニットと、
第1バスとを備え、
前記メモリ回路ユニットには、プログラムが保存され、
前記デジタル回路ユニットは、
前記プログラムを実行するプロセッサコアと、
第1〜第Nクロック信号を生成し、前記第1〜第Nクロック信号を前記第1〜第N駆動ユニットにそれぞれ出力するクロック生成回路とを備え、
前記第1駆動ユニットは、前記外部負荷に供給された前記第1電源の電源電圧と、予め設定された第1目標電源電圧とを比較し、その差分を増幅することで生成した第1エラーアンプ信号を前記第1バスに出力する第1エラーアンプ回路を含み、前記第1クロック信号の位相と前記第1エラーアンプ信号を用いたピーク電流制御方式により第1パルス幅変調信号を生成し、前記第1パルス幅変調信号に基づいて前記第1インダクタを駆動し、
前記第N駆動ユニットは、前記第Nクロック信号の位相と、前記第1バスからの前記第1エラーアンプ信号を用いたピーク電流制御方式により第Nパルス幅変調信号を生成し、前記第Nパルス幅変調信号に基づいて前記第Nインダクタを駆動し、
前記制御装置は、一つの半導体チップならびに半導体パッケージで構成され、
前記プロセッサコアは、前記クロック生成回路における前記第1〜第Nクロック信号のそれぞれの周波数と位相を、前記プログラムに基づいて設定することを特徴とする電源装置。
【請求項12】
請求項11記載の電源装置において、
前記メモリ回路ユニットは、前記プログラムを保存するフラッシュメモリを備え、
前記プログラムは書き換えが可能となっていることを特徴とする電源装置。
【請求項13】
請求項11記載の電源装置において、
前記第1〜第N駆動ユニットは、それぞれ異なる半導体パッケージで構成されることを特徴とする電源装置。
【請求項14】
請求項11記載の電源装置において、
前記制御装置は、更に、前記外部負荷との間でシリアル通信を行う第1シリアルインタフェース回路を備え、
前記第1駆動ユニットは、更に、デジタル・アナログ変換回路を備え、
前記第1シリアルインタフェース回路は、前記外部負荷から第1デジタル電源情報を取得し、
前記制御装置は、前記第1デジタル電源情報を前記第1駆動ユニットに出力し、
前記第1駆動ユニットの前記デジタル・アナログ変換回路は、前記第1デジタル電源情報をアナログ変換することで前記第1目標電源電圧を生成することを特徴とする電源装置。
【請求項1】
アナログ回路ユニット、デジタル回路ユニット、及びメモリ回路ユニットを含んだ制御装置と、
一端が共通に接続され、外部負荷に第1電源を供給する第1〜第N(N≧2)インダクタと、
前記第1〜第Nインダクタをそれぞれ駆動する第1〜第N駆動ユニットと、
第1バスとを備え、
前記メモリ回路ユニットには、プログラムが保存され、
前記デジタル回路ユニットは、
前記プログラムを実行するプロセッサコアと、
第1〜第Nクロック信号を生成し、前記第1〜第Nクロック信号を前記第1〜第N駆動ユニットにそれぞれ出力するクロック生成回路とを備え、
前記アナログ回路ユニットは、前記外部負荷に供給された前記第1電源の電源電圧と、予め設定された第1目標電源電圧とを比較し、その差分を増幅することで生成した第1エラーアンプ信号を前記第1バスに出力する第1エラーアンプ回路を備え、
前記第1駆動ユニットは、前記第1クロック信号の位相と、前記第1バスからの前記第1エラーアンプ信号とを用いたピーク電流制御方式により第1パルス幅変調信号を生成し、前記第1パルス幅変調信号に基づいて前記第1インダクタを駆動し、
前記第N駆動ユニットは、前記第Nクロック信号の位相と、前記第1バスからの前記第1エラーアンプ信号とを用いたピーク電流制御方式により第Nパルス幅変調信号を生成し、前記第Nパルス幅変調信号に基づいて前記第Nインダクタを駆動し、
前記制御装置は、一つの半導体チップならびに半導体パッケージで構成され、
前記プロセッサコアは、前記クロック生成回路における前記第1〜第Nクロック信号のそれぞれの周波数と位相を、前記プログラムに基づいて設定することを特徴とする電源装置。
【請求項2】
請求項1記載の電源装置において、
前記メモリ回路ユニットは、前記プログラムを保存するフラッシュメモリを備え、
前記プログラムは書き換えが可能となっていることを特徴とする電源装置。
【請求項3】
請求項1記載の電源装置において、
前記第1〜第N駆動ユニットは、それぞれ異なる半導体パッケージで構成されることを特徴とする電源装置。
【請求項4】
請求項1記載の電源装置において、
前記デジタル回路ユニットは、更に、前記外部負荷との間でシリアル通信を行う第1シリアルインタフェース回路を備え、
前記アナログ回路ユニットは、更に、デジタル・アナログ変換回路を備え、
前記第1シリアルインタフェース回路は、前記外部負荷から第1デジタル電源情報を取得し、
前記デジタル・アナログ変換回路は、前記第1デジタル電源情報をアナログ変換することで前記第1目標電源電圧を生成することを特徴とする電源装置。
【請求項5】
請求項4記載の電源装置において、
前記デジタル回路ユニットは、更に、任意の外部装置との間でシリアル通信を行う第2シリアルインタフェース回路を備えることを特徴とする電源装置。
【請求項6】
請求項1記載の電源装置において、
前記プロセッサコアは、前記クロック生成回路における前記第1〜第Nクロック信号のいずれかを、前記プログラムに基づいてハイインピーダンス状態に設定し、
前記第1駆動ユニットは、更に、前記第1クロック信号がハイインピーダンス状態であるか否かを検出する第1検出回路を備え、前記第1検出回路が検出信号を出力した際には前記第1インダクタの駆動動作を停止し、
前記第N駆動ユニットは、更に、前記第Nクロック信号がハイインピーダンス状態であるか否かを検出する第N検出回路を備え、前記第N検出回路が検出信号を出力した際には前記第Nインダクタの駆動動作を停止することを特徴とする電源装置。
【請求項7】
請求項1記載の電源装置において、
前記電源装置は、更に、
前記外部負荷に第2電源を供給する第M(M=N+1)インダクタと、
前記第Mインダクタを駆動する第M駆動ユニットとを備え、
前記クロック生成回路は、更に、第Mクロック信号を生成し、前記第Mクロック信号を前記第M駆動ユニットに出力し、
前記アナログ回路ユニットは、更に、前記外部負荷に供給された前記第2電源の電源電圧と、予め設定された第2目標電源電圧とを比較し、その差分を増幅することで第2エラーアンプ信号を生成する第2エラーアンプ回路を備え、
前記第M駆動ユニットは、前記第Mクロック信号の位相と前記第2エラーアンプ信号を用いたピーク電流制御方式により第Mパルス幅変調信号を生成し、前記第Mパルス幅変調信号に基づいて前記第Mインダクタを駆動し、
前記プロセッサコアは、更に、前記クロック生成回路における前記第Mクロック信号の周波数と位相を、前記プログラムに基づいて設定することを特徴とする電源装置。
【請求項8】
請求項1記載の電源装置において、
前記デジタル回路ユニットは、更に、アナログ・デジタル変換回路を備え、
前記アナログ・デジタル変換回路は、前記第1電源の電源電圧をデジタル信号に変換することを特徴とする電源装置。
【請求項9】
請求項8記載の電源装置において、
前記アナログ・デジタル変換回路は、更に、前記第1エラーアンプ信号あるいはそれを補正することで生成した信号をデジタル信号に変換することを特徴とする電源装置。
【請求項10】
請求項1記載の電源装置において、
前記電源装置は、更に、第2バスを備え、
前記第1駆動ユニットは、更に、
温度検出用の第1検出ダイオードと、
前記第1検出ダイオードの順方向電圧を反映した電圧がカソードに入力され、アノードが前記第2バスに接続され、前記第2バスの最小値を保持する第1ダイオードとを備え、
前記第N駆動ユニットは、更に、
温度検出用の第N検出ダイオードと、
前記第N検出ダイオードの順方向電圧を反映した電圧がカソードに入力され、アノードが前記第2バスに接続され、前記第2バスの最小値を保持する第Nダイオードとを備え、
前記デジタル回路ユニットは、更に、アナログ・デジタル変換回路を備え、
前記アナログ・デジタル変換回路は、前記第2バスの電圧をデジタル信号に変換することを特徴とする電源装置。
【請求項11】
デジタル回路ユニット、及びメモリ回路ユニットを含んだ制御装置と、
一端が共通に接続され、外部負荷に第1電源を供給する第1〜第N(N≧2)インダクタと、
前記第1インダクタを駆動する第1駆動ユニットと、
前記第2〜第Nインダクタをそれぞれ駆動する第2〜第N駆動ユニットと、
第1バスとを備え、
前記メモリ回路ユニットには、プログラムが保存され、
前記デジタル回路ユニットは、
前記プログラムを実行するプロセッサコアと、
第1〜第Nクロック信号を生成し、前記第1〜第Nクロック信号を前記第1〜第N駆動ユニットにそれぞれ出力するクロック生成回路とを備え、
前記第1駆動ユニットは、前記外部負荷に供給された前記第1電源の電源電圧と、予め設定された第1目標電源電圧とを比較し、その差分を増幅することで生成した第1エラーアンプ信号を前記第1バスに出力する第1エラーアンプ回路を含み、前記第1クロック信号の位相と前記第1エラーアンプ信号を用いたピーク電流制御方式により第1パルス幅変調信号を生成し、前記第1パルス幅変調信号に基づいて前記第1インダクタを駆動し、
前記第N駆動ユニットは、前記第Nクロック信号の位相と、前記第1バスからの前記第1エラーアンプ信号を用いたピーク電流制御方式により第Nパルス幅変調信号を生成し、前記第Nパルス幅変調信号に基づいて前記第Nインダクタを駆動し、
前記制御装置は、一つの半導体チップならびに半導体パッケージで構成され、
前記プロセッサコアは、前記クロック生成回路における前記第1〜第Nクロック信号のそれぞれの周波数と位相を、前記プログラムに基づいて設定することを特徴とする電源装置。
【請求項12】
請求項11記載の電源装置において、
前記メモリ回路ユニットは、前記プログラムを保存するフラッシュメモリを備え、
前記プログラムは書き換えが可能となっていることを特徴とする電源装置。
【請求項13】
請求項11記載の電源装置において、
前記第1〜第N駆動ユニットは、それぞれ異なる半導体パッケージで構成されることを特徴とする電源装置。
【請求項14】
請求項11記載の電源装置において、
前記制御装置は、更に、前記外部負荷との間でシリアル通信を行う第1シリアルインタフェース回路を備え、
前記第1駆動ユニットは、更に、デジタル・アナログ変換回路を備え、
前記第1シリアルインタフェース回路は、前記外部負荷から第1デジタル電源情報を取得し、
前記制御装置は、前記第1デジタル電源情報を前記第1駆動ユニットに出力し、
前記第1駆動ユニットの前記デジタル・アナログ変換回路は、前記第1デジタル電源情報をアナログ変換することで前記第1目標電源電圧を生成することを特徴とする電源装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2012−80744(P2012−80744A)
【公開日】平成24年4月19日(2012.4.19)
【国際特許分類】
【出願番号】特願2010−226395(P2010−226395)
【出願日】平成22年10月6日(2010.10.6)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年4月19日(2012.4.19)
【国際特許分類】
【出願日】平成22年10月6日(2010.10.6)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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