静電容量検出装置
【課題】 列毎に出力線を備える場合でも高い検出精度で静電容量検出が行える静電容量検出装置を提供する。
【解決手段】 行列状に配置された静電容量検出素子、各行に配置された静電容量検出素子を選択するための行線ＲＬ、各列に配置された静電容量検出素子からの信号を出力するための出力線ＯＬを備える。各静電容量検出素子には、行線ＲＬからの信号に基づいて当該静電容量検出素子の信号の出力線ＯＬへの出力を制御する行選択素子Ｔ２を備えている。行線ＲＬからの選択信号に基づいて選択状態とされた静電容量検出素子からの信号が当該静電容量検出素子に配置されている出力線ＯＬに出力されるように構成されている。
【解決手段】 行列状に配置された静電容量検出素子、各行に配置された静電容量検出素子を選択するための行線ＲＬ、各列に配置された静電容量検出素子からの信号を出力するための出力線ＯＬを備える。各静電容量検出素子には、行線ＲＬからの信号に基づいて当該静電容量検出素子の信号の出力線ＯＬへの出力を制御する行選択素子Ｔ２を備えている。行線ＲＬからの選択信号に基づいて選択状態とされた静電容量検出素子からの信号が当該静電容量検出素子に配置されている出力線ＯＬに出力されるように構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は指紋等の微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出することにより読み取る静電容量検出装置に関する。
【背景技術】
【０００２】
指紋センサ等に用いられる静電容量検出装置は、静電容量検出電極上に誘電体膜を設け、その上に指が触れられた際に、指紋の山と谷との間で静電容量に差が生じることを利用して指紋を検出するものである。従来、例えば特開２００３−２５４７０６号公報に記載されているような回路構成の静電容量検出装置が知られていた（特許文献１）。
【０００３】
この従来技術の静電容量検出装置では、Ｍ行Ｎ列の行列状に配置されたＭ本の個別電源線と、Ｎ本の個別出力線、及びこれら交点に設けられた静電容量検出素子とを具備し、静電容量検出素子は信号検出素子と信号増幅素子とを含み、信号検出素子は容量検出電極とようよう検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とからなる信号増幅用ＭＩＳ型薄膜半導体装置から構成されていた。
【特許文献１】特開２００３−２５４７０６号公報（段落０００７）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記回路構成では、時として複数の静電容量検出素子からの信号が混合されてしまい、検出精度が低下するという問題があった。以下説明する。
【０００５】
図９に上記特許文献１に示される静電容量検出装置の回路図を示す。図９では、電源線ＰＬiと出力線ＯＬjとの間に電圧ΔＶを印加して、静電容量検出素子ＥＣＳＥijからの信号ＯＳijを出力線ＯＬjに取り出す場合を示している。本来の取り出したい信号ＯＳijの流れは、電源線ＰＬiから出力線ＯＬjに至る太い実線で示した電流経路Ａである。しかし電源線ＰＬiと出力線ＯＬjに電圧ΔＶが印加されている状態では、電流経路Ａ以外にも、静電容量検出素子ＥＣＳＥi(j+1)→ＥＣＳＥ(i+1)(j+1)→ＥＣＳＥ(i+1)jの電流経路Ｂ、静電容量検出素子ＥＣＳＥi(j+1)→ＥＣＳＥ(i+2)(j+1)→ＥＣＳＥ(i+2)jの電流経路Ｃなど、図中に点線で示される複数経路が存在する。このような電流経路が存在することによって、静電容量検出素子に適切なしきい値を設定できなければ、電流経路ＢやＣを介して信号が出力線ＯＬjに混合されて出力されてしまい、検出精度を低下させてしまうのである。
【０００６】
そこで、本発明は、列毎に出力線を備える場合でも高い検出精度で静電容量検出が行える静電容量検出装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、行列状に配置された静電容量検出素子と、各行に配置され、当該行に配置された当該静電容量検出素子を選択するための行線と、各列に配置され、当該列に配置された当該静電容量検出素子からの信号を出力するための出力線と、を備える。各静電容量検出素子は、当該行線からの信号に基づいて当該静電容量検出素子の信号の当該出力線への出力を制御する行選択素子を備えており、当該行線からの信号に基づいて選択状態とされた当該静電容量検出素子からの信号が当該静電容量検出素子に配置されている前記出力線に出力されるように構成されていることを特徴とする。
【０００８】
具体的に本発明は、対象物との距離に応じて変化する静電容量を検出することにより、当該対象物の表面形状を読み取る静電容量検出装置において、Ｍ行Ｎ列に配置された静電容量検出素子と、いずれかの当該静電容量検出素子を選択するためのＭ本の行線と、列毎に設けられ各列に配置された当該静電容量検出素子からの信号を出力するためのＮ本の出力線とを備え、当該静電容量検出素子は、ａ）当該静電容量に応じた電荷を蓄積する信号検出素子と、ｂ）当該信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子と、ｃ）当該行線からの信号に基づいて当該静電容量検出素子を選択状態とするための行選択素子とを含む。当該信号検出素子は、容量検出電極を含む。当該信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有する。当該行選択素子は、ソース電極とドレイン電極とゲート電極とを有する。当該信号増幅素子のゲート電極と当該容量検出電極とが接続されている。当該行選択素子のゲート電極が当該行線に接続されている。当該信号増幅素子のソース電極及びドレイン電極と、当該行選択素子のソース電極及びドレイン電極とが、当該出力線と当該行線との間に直列に接続されている。
【０００９】
静電容量検出素子の信号が出力線に出力されるようになっている場合、選択状態の有無に拘わらず選択された静電容量検出素子に隣接する素子からの信号が、出力線に漏れ出ることがある。このような場合には、出力線に選択された静電容量検出素子からの信号のみならず、隣接静電容量検出素子からの信号も混入されてしまう。上記構成によれば、列毎に出力線が配置されているものの、各静電容量検出素子の選択は行選択素子によるため、選択されていない限り、静電容量検出素子からの電流経路が遮断される。このため隣接する静電容量検出素子からの信号電流が当該出力線に流れ込むことを抑制できる。
【００１０】
さらに本発明は、信号増幅素子のソース電極と行線とが接続され、信号増幅素子のドレイン電極と行選択素子のソース電極とが接続され、行選択素子のドレイン電極と出力線とが接続されている。
【００１１】
また本発明は、静電容量検出素子は、リセット素子を含む。リセット素子は、ソース電極とドレイン電極とゲート電極とを備える。リセット素子のソース電極は行線に接続されている。リセット素子のドレイン電極と信号増幅素子のゲート電極と容量検出電極とが接続されている。リセット素子のゲート電極が隣接行に配置された行線に接続されている。上記構成によれば、リセット素子が行線と容量検出電極とを適時に短絡可能に構成されているので、例えば測定直前に容量検出電極に蓄積された電荷を解放することができ、正確な静電容量検出が可能となっている。
【００１２】
また、本発明では、対象物との距離に応じて変化する静電容量を検出することにより、当該対象物の表面形状を読み取る静電容量検出装置において、Ｍ行Ｎ列に配置された静電容量検出素子と、いずれかの当該静電容量検出素子を選択するためのＭ本の行線と、列毎に設けられ各列に配置された当該静電容量検出素子からの信号を出力するためのＮ本の出力線とを備える。当該静電容量検出素子は、ａ）当該静電容量に応じた電荷を蓄積する信号検出素子と、ｂ）当該信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子と、ｃ）当該行線からの信号に基づいて当該静電容量検出素子を選択状態とするための行選択素子とを含む。当該信号検出素子は、容量検出電極と基準コンデンサとを含む。当該信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有する。当該行選択素子は、ソース電極とドレイン電極とゲート電極とを有する。当該信号増幅素子のゲート電極と当該容量検出電極と当該基準コンデンサの一方の電極とが接続されている。当該行選択素子のゲート電極が当該行線に接続されている。当該基準コンデンサの他方の電極が当該行線に接続されている。当該信号増幅素子のソース電極及びドレイン電極と、当該行選択素子のソース電極及びドレイン電極とが、当該出力線と隣接行に配置された行線との間に直列に接続されている。
【００１３】
上記構成によれば、前述した隣接する静電容量検出素子からの電流の混入を防止できる他、信信号検出素子に接続されている信号増幅素子の製造工程等で生じる容量のバラツキを緩和する基準コンデンサが設けられているので、正確な静電容量検出が可能である。
【００１４】
例えば、信号増幅素子のソース電極と隣接行に配置された行線とが接続され、信号増幅素子のドレイン電極と行選択素子のソース電極とが接続され、行選択素子のドレイン電極と出力線とが接続されている。
【００１５】
さらに静電容量検出素子は、リセット素子を含む。リセット素子は、ソース電極とドレイン電極とゲート電極とを備える。リセット素子のソース電極は行線に接続されている。リセット素子のドレイン電極と信号増幅素子のゲート電極と容量検出電極と基準コンデンサの一方の電極とが接続されている。リセット素子のゲート電極が隣接行に配置された行線に接続されている。上記構成によれば、リセット素子が行線と容量検出電極とを適時に短絡可能に構成されているので、例えば測定直前に容量検出電極に蓄積された電荷を解放することができ、正確な静電容量検出が可能となっている。
【００１６】
ここで、行選択素子は出力線側に接続され、信号増幅素子は行線側に接続されていることが好ましい。非選択状態とされた行選択素子は総てオフ状態となるため、各出力線の静電容量検出素子に関する負荷容量は行選択素子のドレイン容量のみとなる。一方、信号増幅素子を出力線に接続した場合、信号増幅素子はスイッチング素子として機能するものではないため完全にオフ状態とはならず、信号増幅素子のゲート容量までもが出力線の負荷容量として加算される。従って、出力線側に行選択素子が配置されるように接続することで、負荷容量を減少させることが可能である。
【００１７】
また、本発明は、上記静電容量検出装置を備えた電子機器でもある。本発明の静電容量検出装置は、指紋等、人体の微細形状を静電容量の相違として検出するセンサ装置に適しているため、認証などを必要とする様々な電子機器に適用可能である。例えば、個人認証機能を備えたスマートカード、携帯電話、セキュリティーゾーン入口に設置する指紋等人体の一部形状に基づいて認証する認証装置等に利用することが可能である。
【発明を実施するための最良の形態】
【００１８】
次に本発明の好適な実施形態を、図面を参照しながら説明する。
本発明の実施形態は、対象物との距離に応じて変化する静電容量を検出することにより、これら対象物の表面形状を読み取る静電容量検出装置を、指紋検出のための指紋センサに適用した例である。以下の実施形態では、「対象物」はすなわち指であり検出すべき表面形状は指紋である。
【００１９】
（動作原理）
図１に基づいて、本発明における静電容量検出装置の動作原理を説明する。
図１には、本発明の静電容量検出装置において行列状に配置された静電容量検出素子ＥＳＣＥの一つについての等価回路を示している。行線ＲＬは、各行に配置され、各行に配置された静電容量検出素子を選択するようになっている。出力線ＯＬは、各列に配置され、各列に配置された静電容量検出素子ＥＳＣＥからの信号を出力するようになっている。各静電容量検出素子ＥＳＣＥには、行線ＲＬからの信号に基づいて当該静電容量検出素子ＥＳＣＥの信号の当該出力線への出力を制御する行選択素子Ｔ２を備えている。
【００２０】
この構成によれば、当該行線ＲＬからの選択信号に基づいて選択状態とされたときにのみ当該静電容量検出素子ＥＳＣＥからの信号が行選択素子Ｔ２によって許可されるので、隣接する静電容量検出素子においては、行線が選択状態でない限り、静電容量検出素子からの信号が出力線に出力されることがない。このため、隣接する静電容量検出素子からの信号電流は遮断され、一つの信号線には、選択した行の静電容量検出素子ＥＳＣＥからの信号のみが出力されることになる。
【００２１】
また本実施形態の静電容量検出装置のもう一つの特徴として、容量検出素子ＣＤからの検出信号を信号増幅素子Ｔ１で増幅するように構成してある点がある。
図１の等価回路において、容量検出素子ＣＤの容量検出電極ＥＬは、指紋等が接した場合に静電容量ＣFとなる。この容量検出素子ＣＤに誘起された電荷Ｑに対応する検出電圧ＶGを信号増幅素子Ｔ１が増幅するようになっている。信号増幅素子Ｔ１はゲート電極Ｇとゲート絶縁膜と半導体膜とからなり、ソース電極Ｓとドレイン電極Ｄとゲート電極Ｇとを有する。信号増幅素子Ｔ１のゲート電極Ｇと容量検出電極ＥＬとが互いに接続されている。
【００２２】
なお、本明細書では半導体装置のソース電極とドレイン電極とを区別しないが、便宜上、一方の電極をソース電極と名付け、他方の電極をドレイン電極と名付ける。物理的に厳密を期すならば、トランジスタのソース電極とドレイン電極とは、Ｎ型トランジスタでは電位の低い方がソース電極と定義され、Ｐ型トランジスタでは電位の高い方がソース電極と定義される。しかしどちらの電極の電位が高くなるかは動作状態に応じて変化する。そのために厳密にはソース電極とドレイン電極とは一つのトランジスタ内で常に入れ替わり得る。本明細書では説明を明瞭とする目的でこうした厳密性を排し、便宜上一方の電極をソース電極と呼び、他方の電極をドレイン電極と呼ぶことにする。
【００２３】
上記構成において、指紋等の対象物が容量検出電極ＥＬに接したりあるいは接近したりすると、容量検出電極ＥＬには対象物との静電容量ＣFに応じて電位ＶGが発生する。この電位ＶGは、対象物の表面形状（指紋）に応じて変化する静電容量ＣFを有する容量検出素子ＣＤのコンデンサと信号増幅素子Ｔ１のトランジスタ容量ＣTとの間に誘起される電圧となる。この電位ＶGは信号増幅素子Ｔ１のゲート電極Ｇに入力され、ゲート電圧を変化させる。この信号増幅素子Ｔ１のドレイン電極Ｄに所定の電圧が印加されていれば、誘起されたゲート電圧ＶGに応じて信号増幅素子Ｔ１のソースドレイン間に流れる電流Ｉdsは著しく変調される。ゲート電極Ｇ等には電位ＶGに応じて電荷Ｑが発生しているが、これらの電荷は何処にも流れずに保存されるので、電流値Ｉdsは一定となる。それ故にドレイン電圧を高くしたりあるいは測定時間を長くしたりすることで電流Ｉdsの測定も容易になり、信号増幅素子に薄膜半導体装置を用いた場合であっても、対象物の表面形状を十分正確に計測し得るのである。対象物の静電容量情報を増幅した信号（電流や電圧）は出力線を介して読み取られる。対象物の静電容量を測定するには信号増幅素子Ｔ１を介する電流Ｉdsを計測してもよいし、こうした電流Ｉdsに対応して変化する電圧Ｖを測定してもよい。
【００２４】
このような静電容量検出装置を構成する半導体装置は、薄膜形成技術を用いて製造される場合と、単結晶珪素基板から製造される場合とがある。静電容量検出装置を単結晶硅素基板上に形成した場合には、単結晶珪素基板が多大なエネルギーを消費して作られるため高価ものとなる。これに対し、薄膜形成技術を用いる場合、薄膜半導体装置は、通常硝子基板上に作成されるために、大面積を要する半導体集積回路を安価に製造することができる。つまり単結晶珪素基板を用いる場合に比べ、貴重な地球資源を浪費することなく安価に静電容量検出装置を作成しうる。また、薄膜半導体装置は転写技術を適応することで、プラスティック基板上に作成できる。静電容量検出装置についても転写技術によってプラスティック基板上に形成し得る。
【００２５】
一方、薄膜形成技術で形成された薄膜半導体装置には、トランジスタ特性が単結晶硅素基板に形成された半導体装置ほどには優れず、また薄膜半導体装置間の特性偏差も大きいという欠点があるため、薄膜半導体装置によって、容量検出電極の出力をそのまま出力するような構成の静電容量検出装置を構成しても十分な特性が得られない。指紋等の接触により誘起される電荷Ｑは非常に小さいために、特性の悪い薄膜半導体装置ではこの小さな電荷Ｑを正確に読み取れないからである。
【００２６】
この点、本発明によれば、小さな電荷Ｑに対応する電圧ＶGが、信号増幅素子の電流増幅作用によって一定の電流値Ｉdsとして読み取り可能に出力される。このため薄膜半導体装置によって構成された場合であっても十分に測定精度を上げることができるのである。
【００２７】
なお、図１の構成において、信号増幅素子Ｔ１のゲート電極に静電容量ＣRを有する基準コンデンサを設けてもよい。この場合、電位ＶGは、対象物の表面形状（指紋）に応じて変化する静電容量ＣFを有する容量検出素子ＣＤのコンデンサと、基準コンデンサの静電容量ＣR及び信号増幅素子Ｔ１のトランジスタ容量ＣTの合成容量ＣR＋ＣTとの間に誘起される電圧となる。
【００２８】
以下、実施形態１及び２は、基準コンデンサを設けずに、基準コンデンサを信号増幅素子のトランジスタ容量で兼用する場合の回路例、実施形態３及び４は、基準コンデンサを設けた例として説明する。
【００２９】
（実施形態１）
本発明の実施形態１は、本発明の行選択素子と出力線とを備える静電容量検出装置を、基準コンデンサを信号増幅素子のトランジスタ容量で兼用させて構成した場合の回路例である。
図２に、本実施形態１の回路図を示す。図２に示すように、当該静電容量検出装置は、Ｍ行Ｎ列に配置された静電容量検出素子ＥＳＣＥij（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）と、いずれかの静電容量検出素子ＥＳＣＥを選択するためのＭ本の行線ＲＬiと、列毎に設けられ各列に配置された当該静電容量検出素子ＥＳＣＥからの信号を出力するためのＮ本の出力線ＯＬjとを備えている。図２では、このうち、行線ＲＬi-1〜ＲＬi+1、出力線ＯＬj〜ＯＬj+1に接続されている隣接する四つの静電容量検出素子ＥＳＣＥij〜ＥＳＣＥ(i+1)(j+1)について例示したものである。以下、特に明示の無い場合には、行線ＲＬiと出力線ＯＬjとに接続されている静電容量検出素子ＥＳＣＥijを代表して説明する。
【００３０】
静電容量検出素子ＥＳＣＥijは、静電容量に応じた電荷を蓄積する容量検出素子ＣＤ、容量検出素子ＣＤが蓄積した電荷に対応した信号を増幅する信号増幅素子Ｔ１、行線ＲＬiからの信号に基づいて静電容量検出素子ＥＳＣＥijを選択状態とするための行選択素子Ｔ２を含む。容量検出素子ＣＤは、容量検出電極ＥＬを含む。信号増幅素子Ｔ１は、ソース電極Ｓとドレイン電極Ｄとゲート電極Ｇとを有する。行選択素子Ｔ２は、ソース電極Ｓとドレイン電極Ｄとゲート電極Ｇとを有する。信号増幅素子Ｔ１のゲート電極Ｇと容量検出電極ＥＬとが接続されている。行選択素子Ｔ２のゲート電極Ｇが行線ＲＬiに接続されている。信号増幅素子Ｔ１のソース電極Ｓ及びドレイン電極Ｄと、行選択素子Ｔ２のソース電極Ｓ及びドレイン電極Ｄとが、行線ＲＬiと出力線ＯＬjとの間に直列に接続されている。
【００３１】
当該静電容量検出装置では、信号増幅素子Ｔ１と行選択素子Ｔ２を含む総てのトランジスタをＮ型トランジスタで構成しているので、選択状態とされた行ｉの行線ＲＬiには、高電位Ｖｄｄが印加され、選択状態とされていない他の行の行線ＲＬには低電位Ｖｓｓが印加されるようになっている。非選択状態の行線おける行選択素子Ｔ２は、オフ状態となるので、行線ＲＬiと出力線ＯＬjとの間には静電容量検出素子ＥＳＣＥijを介する電流経路しか存在しなくなり、他の行線経由の電流が出力線ＯＬjに流れ込むことが無く、検出精度を向上できる。
【００３２】
図７に各行線に加えられる選択信号の波形を示す。図７に示すように、順次一つの行のみを選択状態とする選択信号を加えることで、行を順次選択していくことが可能となる。選択状態とする期間は、出力線ＯＬに現れる電流が安定し読み取りが十分可能となるような期間に設定する。
【００３３】
図２に示す回路では、信号増幅素子Ｔ１のソース電極Ｓが行線ＲＬiに接続されているため、選択状態とされて信号が読み出される場合には信号増幅素子Ｔ１のソース電極Ｓに高電位Ｖｄｄが印加される。この回路では基準コンデンサを含まないため、信号増幅素子Ｔ１のゲート容量ＣTからなるコンデンサと対象物との間に電圧を掛けて電位ＶGを誘起する必要があるからである。
【００３４】
ここで図２に示すように、出力線ＯＬの負荷容量を減らすために、行選択素子Ｔ２のドレイン電極Ｄが出力線ＯＬに接続されていることが好ましい。非選択状態とされた行選択素子Ｔ２は総てオフ状態となるため、各出力線ＯＬの静電容量検出素子ＥＳＣＥに関する負荷容量は行選択素子Ｔ２のドレイン容量のみとなる。一方、信号増幅素子Ｔ１を出力線ＯＬに接続した場合、信号増幅素子Ｔ１はスイッチング素子として機能するものではないため完全にオフ状態とはならず、信号増幅素子Ｔ１のゲート容量までもが出力線ＯＬの負荷容量として加算される可能性があるからである。
【００３５】
上記構成によれば、非選択状態の行線おける行選択素子Ｔ２は、オフ状態となるので、選択状態とされた行線ＲＬiと出力線ＯＬjとの間には静電容量検出素子ＥＳＣＥijを介する電流経路しか存在しなくなり、他の行線経由の電流が出力線ＯＬjに流れ込むことが無くなる。すなわち、選択された静電容量検出素子以外の行に接続された静電容量検出素子からの電流経路が遮断されるので、この隣接する静電容量検出素子からの信号電流が当該出力線ＯＬに流れ込むことを抑制できる。
【００３６】
（実施形態２）
本発明の実施形態２は、上記実施形態１の静電容量検出装置にさらにリセット素子を加えた場合の回路例である。
図３に、本実施形態２の回路図を示す。図３に示すように、当該静電容量検出装置の静電容量検出素子ＥＳＣＥは、実施形態１と同様の回路構成に、さらにリセット素子Ｔ３を含む。リセット素子Ｔ３は、ソース電極Ｓとドレイン電極Ｄとゲート電極Ｇとを備える。リセット素子Ｔ３のソース電極Ｓは行線ＲＬiに接続されている。リセット素子Ｔ３のドレイン電極Ｄと信号増幅素子Ｔ１のゲート電極Ｇと容量検出電極ＥＬとが接続されている。リセット素子Ｔ３のゲート電極Ｇが隣接行に配置された行線ＲＬi-1に接続されている。
【００３７】
このリセット素子Ｔ３による電荷の除去は、可能な限り静電容量測定の直前であることが好ましい。このため、リセット素子Ｔ３の制御端子であるゲート電極Ｇは直前に選択状態となる隣接行の行線に接続されるべきである。例えば、図７に示されるような選択信号が行線に加えられる場合には、ｉ行に配置される静電容量検出素子ＥＳＣＥijのリセット素子Ｔ３のゲート電極Ｇは、ｉ−１行の行線ＲＬi-1に接続される。リセット素子Ｔ３のソース電極Ｓがｉ行目の行線ＲＬiに接続され、ドレイン電極Ｄが容量検出電極ＥＬ及び信号増幅素子Ｔ１のゲート電極Ｇに接続されることで、ｉ−１行の選択期間（期間Ａ）に当該静電容量検出素子ＥＳＣＥijの容量検出素子ＣＤの電荷がリセットされる。このため、測定直前に、電荷が蓄積されていた容量検出電極ＥＬと低インピーダンス状態である行線ＲＬiとが短絡状態とされ、容量検出素子ＣＤや信号増幅素子Ｔ１のゲート電極Ｇに蓄積されていた電荷が除去される。次いで、ｉ行の選択期間（期間Ｂ）に入ると行線ＲＬiが選択状態となるため、リセット素子Ｔ３はオフ状態とされ、代わりに行選択素子Ｔ２がオン状態とされて信号が出力線ＯＬjに出力される。
【００３８】
以上、本実施形態２の構成によれば、リセット素子Ｔ３が行線ＲＬと容量検出電極ＥＬとを短絡可能に構成されているので、例えば測定直前に容量検出電極に蓄積された電荷を解放することができ、正確な静電容量検出が可能となっている。
【００３９】
（実施形態３）
本発明の実施形態３は、本発明の行選択素子と出力線とを備える静電容量検出装置を、基準コンデンサを利用して構成した場合の回路例である。
図４に、本実施形態３の回路図を示す。図４に示すように、当該静電容量検出装置は、Ｍ行Ｎ列に配置された静電容量検出素子ＥＳＣＥij（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）、いずれかの静電容量検出素子ＥＳＣＥを選択するためのＭ本の行線ＲＬi、及び列毎に設けられ各列に配置された当該静電容量検出素子ＥＳＣＥからの信号を出力するためのＮ本の出力線ＯＬjを備えている。図４では、このうち、行線ＲＬi-1〜ＲＬi+1、出力線ＯＬj〜ＯＬj+1に接続されている隣接する四つの静電容量検出素子ＥＳＣＥij〜ＥＳＣＥ(i+1)(j+1)について例示したものである。以下、特に明示の無い場合には、行線ＲＬiと出力線ＯＬjとに接続されている静電容量検出素子ＥＳＣＥijを代表して説明する。
【００４０】
静電容量検出素子ＥＳＣＥijは、静電容量に応じた電荷を蓄積する容量検出素子ＣＤ、容量検出素子ＣＤが蓄積した電荷に対応した信号を増幅する信号増幅素子Ｔ１、行線ＲＬiからの信号に基づいて静電容量検出素子ＥＳＣＥijを選択状態とするための行選択素子Ｔ２を含む。ここまでは、前記実施形態１の構成と同じである。
【００４１】
容量検出素子ＣＤは、容量検出電極ＥＬと基準コンデンサＲＣとを含む。信号増幅素子Ｔ１は、ソース電極Ｓ、ドレイン電極、及びゲート電極Ｇを有する。行選択素子Ｔ２は、ソース電極Ｓ、ドレイン電極Ｄ、及びゲート電極Ｇを有する。信号増幅素子Ｔ１のゲート電極Ｇ、容量検出電極ＥＬ、及び基準コンデンサＲＣの一方の電極（第１電極）が接続されている。行選択素子Ｔ２のゲート電極Ｇが行線ＲＬiに接続されている。基準コンデンサＲＣの他方の電極（第２電極）が行線ＲＬiに接続されている。信号増幅素子Ｔ１のソース電極Ｓ及びドレイン電極Ｄ、行選択素子Ｔ２のソース電極Ｓ及びドレイン電極Ｄが、当該出力線ＯＬjと隣接行に配置された行線ＲＬi-1との間に直列に接続されている。
【００４２】
本実施形態３では基準コンデンサＲＣが含まれている。基準コンデンサＲＣを含む場合、基準コンデンサＲＣの一方の電極（第１電極）と対象物（例えば指）との間に電圧が印加され、信号増幅素子Ｔ１のゲート電極Ｇに電位ＶGが誘起される。対象物の表面が接地電位（＝低電位Ｖｓｓ）であるとする場合、電圧ＶGはＶｄｄからＶｓｓの間で変化する。信号増幅素子Ｔ１のトランジスタをＮ型とすると、信号増幅素子Ｔ１のソース−ゲート電圧が正の電位で変化することが好ましい。したがって信号増幅素子Ｔ１のソース電極Ｓを隣接行の行線ＲＬi-1に接続し、測定期間、すなわち信号読み出し時には、低電位Ｖｓｓが印加されるように構成されている。
【００４３】
上記構成によれば、基準コンデンサＲＣが存在する。信号増幅素子Ｔ１の出力である信号電流Ｉdsはゲート電圧ＶGに対応することから、基準コンデンサが存在しない場合には、このゲート電圧ＶGは信号増幅素子Ｔ１のトランジスタ容量（ゲート容量）と容量検出素子ＣＤにおける容量とで分配される。しかし、通常、薄膜半導体装置では製造工程上のバラツキが存在するため、静電容量検出素子ＥＳＣＥ毎に検出されるべき電圧ＶGが大きく変動する可能性がある。つまり、基準コンデンサが存在しない場合、同一条件の対象物の静電容量を同時期に検出しても、静電容量検出素子ＥＳＣＥ毎のトランジスタ容量にバラツキがあるが故に、検出される電圧ＶGに素子毎の変動が生じる。その結果として正確に対象物の形状を測定できない可能性が生じる。
【００４４】
この点、本実施形態のように基準コンデンサＲＣが信号増幅素子Ｔ１のゲート電極Ｇに接続されていれば、検出される電圧ＶGは、対象物の静電容量ＣFと信号増幅素子Ｔ１のトランジスタ容量及び基準コンデンサＲＣの静電容量ＣRの合成容量ＣG＋ＣRと分配される。この基準コンデンサＲＣの静電容量ＣRをトランジスタ容量ＣGに比べ十分大きく取っておけば、実質的に薄膜半導体装置の製造上のバラツキによって生じるトランジスタ容量の変動の影響を小さくできる。従って、本実施形態３によれば、基準コンデンサＲＣを備えているが故に、薄膜半導体装置の製造上のバラツキを緩和して、検出精度を高めることができるのである。
【００４５】
（実施形態４）
本発明の実施形態４は、上記実施形態４の静電容量検出装置にさらにリセット素子を加えた場合の回路例である。
図５に、本実施形態４の回路図を示す。図５に示すように、当該静電容量検出装置の静電容量検出素子ＥＳＣＥは、実施形態１と同様の回路構成に、さらにリセット素子Ｔ３を含む。リセット素子Ｔ３は、ソース電極Ｓとドレイン電極Ｄとゲート電極Ｇとを備える。リセット素子Ｔ３のソース電極Ｓは行線ＲＬiに接続されている。リセット素子Ｔ３のドレイン電極Ｄと信号増幅素子Ｔ１のゲート電極Ｇと容量検出電極ＥＬとが接続されている。リセット素子Ｔ３のゲート電極Ｇが隣接行に配置された行線ＲＬi-1に接続されている。
【００４６】
このリセット素子Ｔ３による電荷の除去は、可能な限り静電容量測定の直前であることが好ましい。このため、リセット素子Ｔ３の制御端子であるゲート電極Ｇは直前に選択状態となる隣接行の行線に接続されるべきである。例えば、図７に示されるような選択信号が行線に加えられる場合には、ｉ行に配置される静電容量検出素子ＥＳＣＥijのリセット素子Ｔ３のゲート電極Ｇは、ｉ−１行の行線ＲＬi-1に接続される。リセット素子Ｔ３のソース電極Ｓがｉ行目の行線ＲＬiに接続され、ドレイン電極Ｄが容量検出電極ＥＬ及び信号増幅素子Ｔ１のゲート電極Ｇに接続されることで、ｉ−１行の選択期間（期間Ａ）に当該静電容量検出素子ＥＳＣＥijの容量検出素子ＣＤの電荷がリセットされる。このため、測定直前に、電荷が蓄積されていた容量検出電極ＥＬと低インピーダンス状態である行線ＲＬiとが短絡状態とされ、容量検出素子ＣＤや信号増幅素子Ｔ１のゲート電極Ｇに蓄積されていた電荷が除去される。次いで、ｉ行の選択期間（期間Ｂ）になると、行線ＲＬiが選択状態となるため、リセット素子Ｔ３はオフ状態とされ、代わりに行選択素子Ｔ２がオン状態とされて信号が出力線ＯＬjに出力される。
【００４７】
以上、本実施形態４の構成によれば、リセット素子Ｔ３が行線ＲＬと容量検出電極ＥＬとを短絡可能に構成されているので、例えば測定直前に容量検出電極に蓄積された電荷を解放することができ、正確な静電容量検出が可能となっている。
【００４８】
（実施形態５）
本発明の実施形態５は、上記実施形態１の静電容量検出装置において出力線に共通出力線を備えた回路例である。
図６に、本実施形態５の回路図を示す。図６に示すように、当該静電容量検出装置の静電容量検出素子ＥＳＣＥについては実施形態１と同様の回路を備えているが、本実施形態では、各出力線ＯＬの末端にパスゲート素子Ｔ４を備える。このパスゲート素子Ｔ４は、例えば薄膜半導体装置で構成され、ソース電極Ｓ、ドレイン電極Ｄ、及びゲート電極Ｇを備える。パスゲート素子Ｔ４のソース電極Ｓ及びドレイン電極Ｄは、計測器２と出力線ＯＬとの間に介挿されており、ゲート電極Ｇは、列線ＣＬj（１≦ｊ≦Ｎ）に各々接続されている。各パスゲート素子Ｔ４からの信号は共通のラインに接続され、計測器２に接続されている。計測器２は、電流計または電圧計である。
【００４９】
上記構成において、列線ＣＬｊが選択状態となると、その列線ＣＬｊに対応する出力線ＯＬjの信号電流がパスゲート素子Ｔ４を介して計測器２に流れるようになっている。本発明では、出力線ＯＬには信号電流が列毎に流れることになるため、いずれかの行線ＲＬを選択状態とすることで、対応する静電容量検出素子ＥＳＣＥから出力された信号が、それぞれの出力線ＯＬに出力される。そのため、出力線ＯＬ毎に電流または電圧の計測器を設ける必要がある。しかしながら、万一これら複数の計測器の間に測定性能のバラツキがあると、測定される値自体に変動を生じる。そのため計測器はなるべく共通して同じものを使用した方が好ましい。また、計測器の数が少ないほど、コストダウンにもなる。
【００５０】
この点、本実施形態５によれば、列線ＣＬに印加する選択信号を、例えば行線ＲＬにおける選択信号（図７参照）のように順次選択状態となるような波形にすることで、一つの列線ＣＬが選択状態となっている場合に計測器２に入力される信号電流は一つの出力線ＯＬからのもののみとすることができ、一つの計測器２で総ての出力線ＯＬからの信号電流を測定することが可能となる。従って本実施形態５の構成によれば、一つの計測器で総ての出力線ＯＬからの信号電流を測定できるので、測定器において生じるバラツキの影響を些少にすることができ、かつ、測定器の数を一個のみとしてコストダウンが図れる。
【００５１】
（実施形態６）
本発明の実施形態６は、本発明の静電容量検出装置を備えた電子機器の例示である。
図８に、本発明の静電容量検出装置を備える電子機器の例として、携帯電話の概略図を示す。図８に示す携帯電話１０は、アンテナ１１、スピーカ１２、ディスプレイ１３、操作ボタン１４、マイク１５、及び本発明の静電容量検出装置１６を備えている。
【００５２】
当該携帯電話１０は、静電容量検出装置１６が利用者の指紋センサとして機能するように構成されている。携帯電話１０の初期状態において、携帯電話１０は、当該携帯電話１０の所有者の指紋を静電容量検出装置１６に検出させ、内部のメモリに画素のオンオフ情報としてユーザ登録する。その後の利用において、特定のセキュリティを要する操作がされた場合に、当該携帯電話１０は、まずディスプレイ１３に指紋照合が必要な旨を表示し、利用者に指紋照合を促す。静電容量検出装置１６が利用者の指紋を読み取ると、携帯電話１０は初期に登録された所有者の指紋と所定の照合方法によって指紋照合する。その結果、新たに検出された指紋が所有者の指紋と一致したと判断した場合には、指定された所定のセキュリティを要する操作を許可状態とする。このようなセキュリティを要する操作内容としては、例えば有料サイトにアクセスしたり、データを消去したり、プライバシーの高い情報を表示させたりするような場合である。本実施形態の静電容量検出装置は、薄膜半導体装置を用い、極めて薄く、かつ耐久性が高く、さらに検出精度も高いので、携帯電話のようなコンパクトな電子機器に適する。
【産業上の利用可能性】
【００５３】
本実施形態の静電容量検出装置は、人体等の対象物形状を判定することを要する装置、例えば、個人認証機能を備えたスマートカード、携帯電話、セキュリティーゾーン入口に設置する指紋等人体の一部形状に基づいて認証する認証装置等にも利用することが可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の原理説明のための等価回路図
【図２】本発明の実施形態１における静電容量検出装置の回路図
【図３】本発明の実施形態２における静電容量検出装置の回路図
【図４】本発明の実施形態３における静電容量検出装置の回路図
【図５】本発明の実施形態４における静電容量検出装置の回路図
【図６】本発明の実施形態５における静電容量検出装置の回路図
【図７】実施形態における行線に印加される選択信号の波形例
【図８】本発明の静電容量検出装置を利用した電子機器の実施例（携帯電話）
【図９】従来の静電容量検出装置における問題点説明図
【符号の説明】
【００５５】
２…計測器、１０…携帯電話、１１…アンテナ、１２…スピーカ、１３…ディスプレイ、１４…操作ボタン、１５…マイク、１６…静電容量検出装置、ＣＤ…容量検出素子、ＣF…静電容量、ＣG…トランジスタ容量、ＣＬ、ＣＬj…列線、、ＣR…基準コンデンサの静電容量、ＣT…ゲート（トランジスタ）容量、Ｄ…ドレイン電極、ＥＣＳＥij…静電容量検出素子、ＥＬ…容量検出電極、Ｇ…ゲート電極、Ｉds…信号電流、ＯＬ、ＯＬj…出力線
ＯＬj-ＯＬj…出力線、ＯＳij…信号、ＰＬi…電源線、Ｑ…電荷、ＲＣ…基準コンデンサ、ＲＬ、ＲＬi…行線、Ｓ…ソース電極、Ｔ１…信号増幅素子、Ｔ２…行選択素子、Ｔ３…リセット素子、Ｔ４…パスゲート素子、ＶG…ゲート（検出）電圧
【技術分野】
【０００１】
本願発明は指紋等の微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出することにより読み取る静電容量検出装置に関する。
【背景技術】
【０００２】
指紋センサ等に用いられる静電容量検出装置は、静電容量検出電極上に誘電体膜を設け、その上に指が触れられた際に、指紋の山と谷との間で静電容量に差が生じることを利用して指紋を検出するものである。従来、例えば特開２００３−２５４７０６号公報に記載されているような回路構成の静電容量検出装置が知られていた（特許文献１）。
【０００３】
この従来技術の静電容量検出装置では、Ｍ行Ｎ列の行列状に配置されたＭ本の個別電源線と、Ｎ本の個別出力線、及びこれら交点に設けられた静電容量検出素子とを具備し、静電容量検出素子は信号検出素子と信号増幅素子とを含み、信号検出素子は容量検出電極とようよう検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とからなる信号増幅用ＭＩＳ型薄膜半導体装置から構成されていた。
【特許文献１】特開２００３−２５４７０６号公報（段落０００７）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記回路構成では、時として複数の静電容量検出素子からの信号が混合されてしまい、検出精度が低下するという問題があった。以下説明する。
【０００５】
図９に上記特許文献１に示される静電容量検出装置の回路図を示す。図９では、電源線ＰＬiと出力線ＯＬjとの間に電圧ΔＶを印加して、静電容量検出素子ＥＣＳＥijからの信号ＯＳijを出力線ＯＬjに取り出す場合を示している。本来の取り出したい信号ＯＳijの流れは、電源線ＰＬiから出力線ＯＬjに至る太い実線で示した電流経路Ａである。しかし電源線ＰＬiと出力線ＯＬjに電圧ΔＶが印加されている状態では、電流経路Ａ以外にも、静電容量検出素子ＥＣＳＥi(j+1)→ＥＣＳＥ(i+1)(j+1)→ＥＣＳＥ(i+1)jの電流経路Ｂ、静電容量検出素子ＥＣＳＥi(j+1)→ＥＣＳＥ(i+2)(j+1)→ＥＣＳＥ(i+2)jの電流経路Ｃなど、図中に点線で示される複数経路が存在する。このような電流経路が存在することによって、静電容量検出素子に適切なしきい値を設定できなければ、電流経路ＢやＣを介して信号が出力線ＯＬjに混合されて出力されてしまい、検出精度を低下させてしまうのである。
【０００６】
そこで、本発明は、列毎に出力線を備える場合でも高い検出精度で静電容量検出が行える静電容量検出装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、行列状に配置された静電容量検出素子と、各行に配置され、当該行に配置された当該静電容量検出素子を選択するための行線と、各列に配置され、当該列に配置された当該静電容量検出素子からの信号を出力するための出力線と、を備える。各静電容量検出素子は、当該行線からの信号に基づいて当該静電容量検出素子の信号の当該出力線への出力を制御する行選択素子を備えており、当該行線からの信号に基づいて選択状態とされた当該静電容量検出素子からの信号が当該静電容量検出素子に配置されている前記出力線に出力されるように構成されていることを特徴とする。
【０００８】
具体的に本発明は、対象物との距離に応じて変化する静電容量を検出することにより、当該対象物の表面形状を読み取る静電容量検出装置において、Ｍ行Ｎ列に配置された静電容量検出素子と、いずれかの当該静電容量検出素子を選択するためのＭ本の行線と、列毎に設けられ各列に配置された当該静電容量検出素子からの信号を出力するためのＮ本の出力線とを備え、当該静電容量検出素子は、ａ）当該静電容量に応じた電荷を蓄積する信号検出素子と、ｂ）当該信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子と、ｃ）当該行線からの信号に基づいて当該静電容量検出素子を選択状態とするための行選択素子とを含む。当該信号検出素子は、容量検出電極を含む。当該信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有する。当該行選択素子は、ソース電極とドレイン電極とゲート電極とを有する。当該信号増幅素子のゲート電極と当該容量検出電極とが接続されている。当該行選択素子のゲート電極が当該行線に接続されている。当該信号増幅素子のソース電極及びドレイン電極と、当該行選択素子のソース電極及びドレイン電極とが、当該出力線と当該行線との間に直列に接続されている。
【０００９】
静電容量検出素子の信号が出力線に出力されるようになっている場合、選択状態の有無に拘わらず選択された静電容量検出素子に隣接する素子からの信号が、出力線に漏れ出ることがある。このような場合には、出力線に選択された静電容量検出素子からの信号のみならず、隣接静電容量検出素子からの信号も混入されてしまう。上記構成によれば、列毎に出力線が配置されているものの、各静電容量検出素子の選択は行選択素子によるため、選択されていない限り、静電容量検出素子からの電流経路が遮断される。このため隣接する静電容量検出素子からの信号電流が当該出力線に流れ込むことを抑制できる。
【００１０】
さらに本発明は、信号増幅素子のソース電極と行線とが接続され、信号増幅素子のドレイン電極と行選択素子のソース電極とが接続され、行選択素子のドレイン電極と出力線とが接続されている。
【００１１】
また本発明は、静電容量検出素子は、リセット素子を含む。リセット素子は、ソース電極とドレイン電極とゲート電極とを備える。リセット素子のソース電極は行線に接続されている。リセット素子のドレイン電極と信号増幅素子のゲート電極と容量検出電極とが接続されている。リセット素子のゲート電極が隣接行に配置された行線に接続されている。上記構成によれば、リセット素子が行線と容量検出電極とを適時に短絡可能に構成されているので、例えば測定直前に容量検出電極に蓄積された電荷を解放することができ、正確な静電容量検出が可能となっている。
【００１２】
また、本発明では、対象物との距離に応じて変化する静電容量を検出することにより、当該対象物の表面形状を読み取る静電容量検出装置において、Ｍ行Ｎ列に配置された静電容量検出素子と、いずれかの当該静電容量検出素子を選択するためのＭ本の行線と、列毎に設けられ各列に配置された当該静電容量検出素子からの信号を出力するためのＮ本の出力線とを備える。当該静電容量検出素子は、ａ）当該静電容量に応じた電荷を蓄積する信号検出素子と、ｂ）当該信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子と、ｃ）当該行線からの信号に基づいて当該静電容量検出素子を選択状態とするための行選択素子とを含む。当該信号検出素子は、容量検出電極と基準コンデンサとを含む。当該信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有する。当該行選択素子は、ソース電極とドレイン電極とゲート電極とを有する。当該信号増幅素子のゲート電極と当該容量検出電極と当該基準コンデンサの一方の電極とが接続されている。当該行選択素子のゲート電極が当該行線に接続されている。当該基準コンデンサの他方の電極が当該行線に接続されている。当該信号増幅素子のソース電極及びドレイン電極と、当該行選択素子のソース電極及びドレイン電極とが、当該出力線と隣接行に配置された行線との間に直列に接続されている。
【００１３】
上記構成によれば、前述した隣接する静電容量検出素子からの電流の混入を防止できる他、信信号検出素子に接続されている信号増幅素子の製造工程等で生じる容量のバラツキを緩和する基準コンデンサが設けられているので、正確な静電容量検出が可能である。
【００１４】
例えば、信号増幅素子のソース電極と隣接行に配置された行線とが接続され、信号増幅素子のドレイン電極と行選択素子のソース電極とが接続され、行選択素子のドレイン電極と出力線とが接続されている。
【００１５】
さらに静電容量検出素子は、リセット素子を含む。リセット素子は、ソース電極とドレイン電極とゲート電極とを備える。リセット素子のソース電極は行線に接続されている。リセット素子のドレイン電極と信号増幅素子のゲート電極と容量検出電極と基準コンデンサの一方の電極とが接続されている。リセット素子のゲート電極が隣接行に配置された行線に接続されている。上記構成によれば、リセット素子が行線と容量検出電極とを適時に短絡可能に構成されているので、例えば測定直前に容量検出電極に蓄積された電荷を解放することができ、正確な静電容量検出が可能となっている。
【００１６】
ここで、行選択素子は出力線側に接続され、信号増幅素子は行線側に接続されていることが好ましい。非選択状態とされた行選択素子は総てオフ状態となるため、各出力線の静電容量検出素子に関する負荷容量は行選択素子のドレイン容量のみとなる。一方、信号増幅素子を出力線に接続した場合、信号増幅素子はスイッチング素子として機能するものではないため完全にオフ状態とはならず、信号増幅素子のゲート容量までもが出力線の負荷容量として加算される。従って、出力線側に行選択素子が配置されるように接続することで、負荷容量を減少させることが可能である。
【００１７】
また、本発明は、上記静電容量検出装置を備えた電子機器でもある。本発明の静電容量検出装置は、指紋等、人体の微細形状を静電容量の相違として検出するセンサ装置に適しているため、認証などを必要とする様々な電子機器に適用可能である。例えば、個人認証機能を備えたスマートカード、携帯電話、セキュリティーゾーン入口に設置する指紋等人体の一部形状に基づいて認証する認証装置等に利用することが可能である。
【発明を実施するための最良の形態】
【００１８】
次に本発明の好適な実施形態を、図面を参照しながら説明する。
本発明の実施形態は、対象物との距離に応じて変化する静電容量を検出することにより、これら対象物の表面形状を読み取る静電容量検出装置を、指紋検出のための指紋センサに適用した例である。以下の実施形態では、「対象物」はすなわち指であり検出すべき表面形状は指紋である。
【００１９】
（動作原理）
図１に基づいて、本発明における静電容量検出装置の動作原理を説明する。
図１には、本発明の静電容量検出装置において行列状に配置された静電容量検出素子ＥＳＣＥの一つについての等価回路を示している。行線ＲＬは、各行に配置され、各行に配置された静電容量検出素子を選択するようになっている。出力線ＯＬは、各列に配置され、各列に配置された静電容量検出素子ＥＳＣＥからの信号を出力するようになっている。各静電容量検出素子ＥＳＣＥには、行線ＲＬからの信号に基づいて当該静電容量検出素子ＥＳＣＥの信号の当該出力線への出力を制御する行選択素子Ｔ２を備えている。
【００２０】
この構成によれば、当該行線ＲＬからの選択信号に基づいて選択状態とされたときにのみ当該静電容量検出素子ＥＳＣＥからの信号が行選択素子Ｔ２によって許可されるので、隣接する静電容量検出素子においては、行線が選択状態でない限り、静電容量検出素子からの信号が出力線に出力されることがない。このため、隣接する静電容量検出素子からの信号電流は遮断され、一つの信号線には、選択した行の静電容量検出素子ＥＳＣＥからの信号のみが出力されることになる。
【００２１】
また本実施形態の静電容量検出装置のもう一つの特徴として、容量検出素子ＣＤからの検出信号を信号増幅素子Ｔ１で増幅するように構成してある点がある。
図１の等価回路において、容量検出素子ＣＤの容量検出電極ＥＬは、指紋等が接した場合に静電容量ＣFとなる。この容量検出素子ＣＤに誘起された電荷Ｑに対応する検出電圧ＶGを信号増幅素子Ｔ１が増幅するようになっている。信号増幅素子Ｔ１はゲート電極Ｇとゲート絶縁膜と半導体膜とからなり、ソース電極Ｓとドレイン電極Ｄとゲート電極Ｇとを有する。信号増幅素子Ｔ１のゲート電極Ｇと容量検出電極ＥＬとが互いに接続されている。
【００２２】
なお、本明細書では半導体装置のソース電極とドレイン電極とを区別しないが、便宜上、一方の電極をソース電極と名付け、他方の電極をドレイン電極と名付ける。物理的に厳密を期すならば、トランジスタのソース電極とドレイン電極とは、Ｎ型トランジスタでは電位の低い方がソース電極と定義され、Ｐ型トランジスタでは電位の高い方がソース電極と定義される。しかしどちらの電極の電位が高くなるかは動作状態に応じて変化する。そのために厳密にはソース電極とドレイン電極とは一つのトランジスタ内で常に入れ替わり得る。本明細書では説明を明瞭とする目的でこうした厳密性を排し、便宜上一方の電極をソース電極と呼び、他方の電極をドレイン電極と呼ぶことにする。
【００２３】
上記構成において、指紋等の対象物が容量検出電極ＥＬに接したりあるいは接近したりすると、容量検出電極ＥＬには対象物との静電容量ＣFに応じて電位ＶGが発生する。この電位ＶGは、対象物の表面形状（指紋）に応じて変化する静電容量ＣFを有する容量検出素子ＣＤのコンデンサと信号増幅素子Ｔ１のトランジスタ容量ＣTとの間に誘起される電圧となる。この電位ＶGは信号増幅素子Ｔ１のゲート電極Ｇに入力され、ゲート電圧を変化させる。この信号増幅素子Ｔ１のドレイン電極Ｄに所定の電圧が印加されていれば、誘起されたゲート電圧ＶGに応じて信号増幅素子Ｔ１のソースドレイン間に流れる電流Ｉdsは著しく変調される。ゲート電極Ｇ等には電位ＶGに応じて電荷Ｑが発生しているが、これらの電荷は何処にも流れずに保存されるので、電流値Ｉdsは一定となる。それ故にドレイン電圧を高くしたりあるいは測定時間を長くしたりすることで電流Ｉdsの測定も容易になり、信号増幅素子に薄膜半導体装置を用いた場合であっても、対象物の表面形状を十分正確に計測し得るのである。対象物の静電容量情報を増幅した信号（電流や電圧）は出力線を介して読み取られる。対象物の静電容量を測定するには信号増幅素子Ｔ１を介する電流Ｉdsを計測してもよいし、こうした電流Ｉdsに対応して変化する電圧Ｖを測定してもよい。
【００２４】
このような静電容量検出装置を構成する半導体装置は、薄膜形成技術を用いて製造される場合と、単結晶珪素基板から製造される場合とがある。静電容量検出装置を単結晶硅素基板上に形成した場合には、単結晶珪素基板が多大なエネルギーを消費して作られるため高価ものとなる。これに対し、薄膜形成技術を用いる場合、薄膜半導体装置は、通常硝子基板上に作成されるために、大面積を要する半導体集積回路を安価に製造することができる。つまり単結晶珪素基板を用いる場合に比べ、貴重な地球資源を浪費することなく安価に静電容量検出装置を作成しうる。また、薄膜半導体装置は転写技術を適応することで、プラスティック基板上に作成できる。静電容量検出装置についても転写技術によってプラスティック基板上に形成し得る。
【００２５】
一方、薄膜形成技術で形成された薄膜半導体装置には、トランジスタ特性が単結晶硅素基板に形成された半導体装置ほどには優れず、また薄膜半導体装置間の特性偏差も大きいという欠点があるため、薄膜半導体装置によって、容量検出電極の出力をそのまま出力するような構成の静電容量検出装置を構成しても十分な特性が得られない。指紋等の接触により誘起される電荷Ｑは非常に小さいために、特性の悪い薄膜半導体装置ではこの小さな電荷Ｑを正確に読み取れないからである。
【００２６】
この点、本発明によれば、小さな電荷Ｑに対応する電圧ＶGが、信号増幅素子の電流増幅作用によって一定の電流値Ｉdsとして読み取り可能に出力される。このため薄膜半導体装置によって構成された場合であっても十分に測定精度を上げることができるのである。
【００２７】
なお、図１の構成において、信号増幅素子Ｔ１のゲート電極に静電容量ＣRを有する基準コンデンサを設けてもよい。この場合、電位ＶGは、対象物の表面形状（指紋）に応じて変化する静電容量ＣFを有する容量検出素子ＣＤのコンデンサと、基準コンデンサの静電容量ＣR及び信号増幅素子Ｔ１のトランジスタ容量ＣTの合成容量ＣR＋ＣTとの間に誘起される電圧となる。
【００２８】
以下、実施形態１及び２は、基準コンデンサを設けずに、基準コンデンサを信号増幅素子のトランジスタ容量で兼用する場合の回路例、実施形態３及び４は、基準コンデンサを設けた例として説明する。
【００２９】
（実施形態１）
本発明の実施形態１は、本発明の行選択素子と出力線とを備える静電容量検出装置を、基準コンデンサを信号増幅素子のトランジスタ容量で兼用させて構成した場合の回路例である。
図２に、本実施形態１の回路図を示す。図２に示すように、当該静電容量検出装置は、Ｍ行Ｎ列に配置された静電容量検出素子ＥＳＣＥij（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）と、いずれかの静電容量検出素子ＥＳＣＥを選択するためのＭ本の行線ＲＬiと、列毎に設けられ各列に配置された当該静電容量検出素子ＥＳＣＥからの信号を出力するためのＮ本の出力線ＯＬjとを備えている。図２では、このうち、行線ＲＬi-1〜ＲＬi+1、出力線ＯＬj〜ＯＬj+1に接続されている隣接する四つの静電容量検出素子ＥＳＣＥij〜ＥＳＣＥ(i+1)(j+1)について例示したものである。以下、特に明示の無い場合には、行線ＲＬiと出力線ＯＬjとに接続されている静電容量検出素子ＥＳＣＥijを代表して説明する。
【００３０】
静電容量検出素子ＥＳＣＥijは、静電容量に応じた電荷を蓄積する容量検出素子ＣＤ、容量検出素子ＣＤが蓄積した電荷に対応した信号を増幅する信号増幅素子Ｔ１、行線ＲＬiからの信号に基づいて静電容量検出素子ＥＳＣＥijを選択状態とするための行選択素子Ｔ２を含む。容量検出素子ＣＤは、容量検出電極ＥＬを含む。信号増幅素子Ｔ１は、ソース電極Ｓとドレイン電極Ｄとゲート電極Ｇとを有する。行選択素子Ｔ２は、ソース電極Ｓとドレイン電極Ｄとゲート電極Ｇとを有する。信号増幅素子Ｔ１のゲート電極Ｇと容量検出電極ＥＬとが接続されている。行選択素子Ｔ２のゲート電極Ｇが行線ＲＬiに接続されている。信号増幅素子Ｔ１のソース電極Ｓ及びドレイン電極Ｄと、行選択素子Ｔ２のソース電極Ｓ及びドレイン電極Ｄとが、行線ＲＬiと出力線ＯＬjとの間に直列に接続されている。
【００３１】
当該静電容量検出装置では、信号増幅素子Ｔ１と行選択素子Ｔ２を含む総てのトランジスタをＮ型トランジスタで構成しているので、選択状態とされた行ｉの行線ＲＬiには、高電位Ｖｄｄが印加され、選択状態とされていない他の行の行線ＲＬには低電位Ｖｓｓが印加されるようになっている。非選択状態の行線おける行選択素子Ｔ２は、オフ状態となるので、行線ＲＬiと出力線ＯＬjとの間には静電容量検出素子ＥＳＣＥijを介する電流経路しか存在しなくなり、他の行線経由の電流が出力線ＯＬjに流れ込むことが無く、検出精度を向上できる。
【００３２】
図７に各行線に加えられる選択信号の波形を示す。図７に示すように、順次一つの行のみを選択状態とする選択信号を加えることで、行を順次選択していくことが可能となる。選択状態とする期間は、出力線ＯＬに現れる電流が安定し読み取りが十分可能となるような期間に設定する。
【００３３】
図２に示す回路では、信号増幅素子Ｔ１のソース電極Ｓが行線ＲＬiに接続されているため、選択状態とされて信号が読み出される場合には信号増幅素子Ｔ１のソース電極Ｓに高電位Ｖｄｄが印加される。この回路では基準コンデンサを含まないため、信号増幅素子Ｔ１のゲート容量ＣTからなるコンデンサと対象物との間に電圧を掛けて電位ＶGを誘起する必要があるからである。
【００３４】
ここで図２に示すように、出力線ＯＬの負荷容量を減らすために、行選択素子Ｔ２のドレイン電極Ｄが出力線ＯＬに接続されていることが好ましい。非選択状態とされた行選択素子Ｔ２は総てオフ状態となるため、各出力線ＯＬの静電容量検出素子ＥＳＣＥに関する負荷容量は行選択素子Ｔ２のドレイン容量のみとなる。一方、信号増幅素子Ｔ１を出力線ＯＬに接続した場合、信号増幅素子Ｔ１はスイッチング素子として機能するものではないため完全にオフ状態とはならず、信号増幅素子Ｔ１のゲート容量までもが出力線ＯＬの負荷容量として加算される可能性があるからである。
【００３５】
上記構成によれば、非選択状態の行線おける行選択素子Ｔ２は、オフ状態となるので、選択状態とされた行線ＲＬiと出力線ＯＬjとの間には静電容量検出素子ＥＳＣＥijを介する電流経路しか存在しなくなり、他の行線経由の電流が出力線ＯＬjに流れ込むことが無くなる。すなわち、選択された静電容量検出素子以外の行に接続された静電容量検出素子からの電流経路が遮断されるので、この隣接する静電容量検出素子からの信号電流が当該出力線ＯＬに流れ込むことを抑制できる。
【００３６】
（実施形態２）
本発明の実施形態２は、上記実施形態１の静電容量検出装置にさらにリセット素子を加えた場合の回路例である。
図３に、本実施形態２の回路図を示す。図３に示すように、当該静電容量検出装置の静電容量検出素子ＥＳＣＥは、実施形態１と同様の回路構成に、さらにリセット素子Ｔ３を含む。リセット素子Ｔ３は、ソース電極Ｓとドレイン電極Ｄとゲート電極Ｇとを備える。リセット素子Ｔ３のソース電極Ｓは行線ＲＬiに接続されている。リセット素子Ｔ３のドレイン電極Ｄと信号増幅素子Ｔ１のゲート電極Ｇと容量検出電極ＥＬとが接続されている。リセット素子Ｔ３のゲート電極Ｇが隣接行に配置された行線ＲＬi-1に接続されている。
【００３７】
このリセット素子Ｔ３による電荷の除去は、可能な限り静電容量測定の直前であることが好ましい。このため、リセット素子Ｔ３の制御端子であるゲート電極Ｇは直前に選択状態となる隣接行の行線に接続されるべきである。例えば、図７に示されるような選択信号が行線に加えられる場合には、ｉ行に配置される静電容量検出素子ＥＳＣＥijのリセット素子Ｔ３のゲート電極Ｇは、ｉ−１行の行線ＲＬi-1に接続される。リセット素子Ｔ３のソース電極Ｓがｉ行目の行線ＲＬiに接続され、ドレイン電極Ｄが容量検出電極ＥＬ及び信号増幅素子Ｔ１のゲート電極Ｇに接続されることで、ｉ−１行の選択期間（期間Ａ）に当該静電容量検出素子ＥＳＣＥijの容量検出素子ＣＤの電荷がリセットされる。このため、測定直前に、電荷が蓄積されていた容量検出電極ＥＬと低インピーダンス状態である行線ＲＬiとが短絡状態とされ、容量検出素子ＣＤや信号増幅素子Ｔ１のゲート電極Ｇに蓄積されていた電荷が除去される。次いで、ｉ行の選択期間（期間Ｂ）に入ると行線ＲＬiが選択状態となるため、リセット素子Ｔ３はオフ状態とされ、代わりに行選択素子Ｔ２がオン状態とされて信号が出力線ＯＬjに出力される。
【００３８】
以上、本実施形態２の構成によれば、リセット素子Ｔ３が行線ＲＬと容量検出電極ＥＬとを短絡可能に構成されているので、例えば測定直前に容量検出電極に蓄積された電荷を解放することができ、正確な静電容量検出が可能となっている。
【００３９】
（実施形態３）
本発明の実施形態３は、本発明の行選択素子と出力線とを備える静電容量検出装置を、基準コンデンサを利用して構成した場合の回路例である。
図４に、本実施形態３の回路図を示す。図４に示すように、当該静電容量検出装置は、Ｍ行Ｎ列に配置された静電容量検出素子ＥＳＣＥij（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）、いずれかの静電容量検出素子ＥＳＣＥを選択するためのＭ本の行線ＲＬi、及び列毎に設けられ各列に配置された当該静電容量検出素子ＥＳＣＥからの信号を出力するためのＮ本の出力線ＯＬjを備えている。図４では、このうち、行線ＲＬi-1〜ＲＬi+1、出力線ＯＬj〜ＯＬj+1に接続されている隣接する四つの静電容量検出素子ＥＳＣＥij〜ＥＳＣＥ(i+1)(j+1)について例示したものである。以下、特に明示の無い場合には、行線ＲＬiと出力線ＯＬjとに接続されている静電容量検出素子ＥＳＣＥijを代表して説明する。
【００４０】
静電容量検出素子ＥＳＣＥijは、静電容量に応じた電荷を蓄積する容量検出素子ＣＤ、容量検出素子ＣＤが蓄積した電荷に対応した信号を増幅する信号増幅素子Ｔ１、行線ＲＬiからの信号に基づいて静電容量検出素子ＥＳＣＥijを選択状態とするための行選択素子Ｔ２を含む。ここまでは、前記実施形態１の構成と同じである。
【００４１】
容量検出素子ＣＤは、容量検出電極ＥＬと基準コンデンサＲＣとを含む。信号増幅素子Ｔ１は、ソース電極Ｓ、ドレイン電極、及びゲート電極Ｇを有する。行選択素子Ｔ２は、ソース電極Ｓ、ドレイン電極Ｄ、及びゲート電極Ｇを有する。信号増幅素子Ｔ１のゲート電極Ｇ、容量検出電極ＥＬ、及び基準コンデンサＲＣの一方の電極（第１電極）が接続されている。行選択素子Ｔ２のゲート電極Ｇが行線ＲＬiに接続されている。基準コンデンサＲＣの他方の電極（第２電極）が行線ＲＬiに接続されている。信号増幅素子Ｔ１のソース電極Ｓ及びドレイン電極Ｄ、行選択素子Ｔ２のソース電極Ｓ及びドレイン電極Ｄが、当該出力線ＯＬjと隣接行に配置された行線ＲＬi-1との間に直列に接続されている。
【００４２】
本実施形態３では基準コンデンサＲＣが含まれている。基準コンデンサＲＣを含む場合、基準コンデンサＲＣの一方の電極（第１電極）と対象物（例えば指）との間に電圧が印加され、信号増幅素子Ｔ１のゲート電極Ｇに電位ＶGが誘起される。対象物の表面が接地電位（＝低電位Ｖｓｓ）であるとする場合、電圧ＶGはＶｄｄからＶｓｓの間で変化する。信号増幅素子Ｔ１のトランジスタをＮ型とすると、信号増幅素子Ｔ１のソース−ゲート電圧が正の電位で変化することが好ましい。したがって信号増幅素子Ｔ１のソース電極Ｓを隣接行の行線ＲＬi-1に接続し、測定期間、すなわち信号読み出し時には、低電位Ｖｓｓが印加されるように構成されている。
【００４３】
上記構成によれば、基準コンデンサＲＣが存在する。信号増幅素子Ｔ１の出力である信号電流Ｉdsはゲート電圧ＶGに対応することから、基準コンデンサが存在しない場合には、このゲート電圧ＶGは信号増幅素子Ｔ１のトランジスタ容量（ゲート容量）と容量検出素子ＣＤにおける容量とで分配される。しかし、通常、薄膜半導体装置では製造工程上のバラツキが存在するため、静電容量検出素子ＥＳＣＥ毎に検出されるべき電圧ＶGが大きく変動する可能性がある。つまり、基準コンデンサが存在しない場合、同一条件の対象物の静電容量を同時期に検出しても、静電容量検出素子ＥＳＣＥ毎のトランジスタ容量にバラツキがあるが故に、検出される電圧ＶGに素子毎の変動が生じる。その結果として正確に対象物の形状を測定できない可能性が生じる。
【００４４】
この点、本実施形態のように基準コンデンサＲＣが信号増幅素子Ｔ１のゲート電極Ｇに接続されていれば、検出される電圧ＶGは、対象物の静電容量ＣFと信号増幅素子Ｔ１のトランジスタ容量及び基準コンデンサＲＣの静電容量ＣRの合成容量ＣG＋ＣRと分配される。この基準コンデンサＲＣの静電容量ＣRをトランジスタ容量ＣGに比べ十分大きく取っておけば、実質的に薄膜半導体装置の製造上のバラツキによって生じるトランジスタ容量の変動の影響を小さくできる。従って、本実施形態３によれば、基準コンデンサＲＣを備えているが故に、薄膜半導体装置の製造上のバラツキを緩和して、検出精度を高めることができるのである。
【００４５】
（実施形態４）
本発明の実施形態４は、上記実施形態４の静電容量検出装置にさらにリセット素子を加えた場合の回路例である。
図５に、本実施形態４の回路図を示す。図５に示すように、当該静電容量検出装置の静電容量検出素子ＥＳＣＥは、実施形態１と同様の回路構成に、さらにリセット素子Ｔ３を含む。リセット素子Ｔ３は、ソース電極Ｓとドレイン電極Ｄとゲート電極Ｇとを備える。リセット素子Ｔ３のソース電極Ｓは行線ＲＬiに接続されている。リセット素子Ｔ３のドレイン電極Ｄと信号増幅素子Ｔ１のゲート電極Ｇと容量検出電極ＥＬとが接続されている。リセット素子Ｔ３のゲート電極Ｇが隣接行に配置された行線ＲＬi-1に接続されている。
【００４６】
このリセット素子Ｔ３による電荷の除去は、可能な限り静電容量測定の直前であることが好ましい。このため、リセット素子Ｔ３の制御端子であるゲート電極Ｇは直前に選択状態となる隣接行の行線に接続されるべきである。例えば、図７に示されるような選択信号が行線に加えられる場合には、ｉ行に配置される静電容量検出素子ＥＳＣＥijのリセット素子Ｔ３のゲート電極Ｇは、ｉ−１行の行線ＲＬi-1に接続される。リセット素子Ｔ３のソース電極Ｓがｉ行目の行線ＲＬiに接続され、ドレイン電極Ｄが容量検出電極ＥＬ及び信号増幅素子Ｔ１のゲート電極Ｇに接続されることで、ｉ−１行の選択期間（期間Ａ）に当該静電容量検出素子ＥＳＣＥijの容量検出素子ＣＤの電荷がリセットされる。このため、測定直前に、電荷が蓄積されていた容量検出電極ＥＬと低インピーダンス状態である行線ＲＬiとが短絡状態とされ、容量検出素子ＣＤや信号増幅素子Ｔ１のゲート電極Ｇに蓄積されていた電荷が除去される。次いで、ｉ行の選択期間（期間Ｂ）になると、行線ＲＬiが選択状態となるため、リセット素子Ｔ３はオフ状態とされ、代わりに行選択素子Ｔ２がオン状態とされて信号が出力線ＯＬjに出力される。
【００４７】
以上、本実施形態４の構成によれば、リセット素子Ｔ３が行線ＲＬと容量検出電極ＥＬとを短絡可能に構成されているので、例えば測定直前に容量検出電極に蓄積された電荷を解放することができ、正確な静電容量検出が可能となっている。
【００４８】
（実施形態５）
本発明の実施形態５は、上記実施形態１の静電容量検出装置において出力線に共通出力線を備えた回路例である。
図６に、本実施形態５の回路図を示す。図６に示すように、当該静電容量検出装置の静電容量検出素子ＥＳＣＥについては実施形態１と同様の回路を備えているが、本実施形態では、各出力線ＯＬの末端にパスゲート素子Ｔ４を備える。このパスゲート素子Ｔ４は、例えば薄膜半導体装置で構成され、ソース電極Ｓ、ドレイン電極Ｄ、及びゲート電極Ｇを備える。パスゲート素子Ｔ４のソース電極Ｓ及びドレイン電極Ｄは、計測器２と出力線ＯＬとの間に介挿されており、ゲート電極Ｇは、列線ＣＬj（１≦ｊ≦Ｎ）に各々接続されている。各パスゲート素子Ｔ４からの信号は共通のラインに接続され、計測器２に接続されている。計測器２は、電流計または電圧計である。
【００４９】
上記構成において、列線ＣＬｊが選択状態となると、その列線ＣＬｊに対応する出力線ＯＬjの信号電流がパスゲート素子Ｔ４を介して計測器２に流れるようになっている。本発明では、出力線ＯＬには信号電流が列毎に流れることになるため、いずれかの行線ＲＬを選択状態とすることで、対応する静電容量検出素子ＥＳＣＥから出力された信号が、それぞれの出力線ＯＬに出力される。そのため、出力線ＯＬ毎に電流または電圧の計測器を設ける必要がある。しかしながら、万一これら複数の計測器の間に測定性能のバラツキがあると、測定される値自体に変動を生じる。そのため計測器はなるべく共通して同じものを使用した方が好ましい。また、計測器の数が少ないほど、コストダウンにもなる。
【００５０】
この点、本実施形態５によれば、列線ＣＬに印加する選択信号を、例えば行線ＲＬにおける選択信号（図７参照）のように順次選択状態となるような波形にすることで、一つの列線ＣＬが選択状態となっている場合に計測器２に入力される信号電流は一つの出力線ＯＬからのもののみとすることができ、一つの計測器２で総ての出力線ＯＬからの信号電流を測定することが可能となる。従って本実施形態５の構成によれば、一つの計測器で総ての出力線ＯＬからの信号電流を測定できるので、測定器において生じるバラツキの影響を些少にすることができ、かつ、測定器の数を一個のみとしてコストダウンが図れる。
【００５１】
（実施形態６）
本発明の実施形態６は、本発明の静電容量検出装置を備えた電子機器の例示である。
図８に、本発明の静電容量検出装置を備える電子機器の例として、携帯電話の概略図を示す。図８に示す携帯電話１０は、アンテナ１１、スピーカ１２、ディスプレイ１３、操作ボタン１４、マイク１５、及び本発明の静電容量検出装置１６を備えている。
【００５２】
当該携帯電話１０は、静電容量検出装置１６が利用者の指紋センサとして機能するように構成されている。携帯電話１０の初期状態において、携帯電話１０は、当該携帯電話１０の所有者の指紋を静電容量検出装置１６に検出させ、内部のメモリに画素のオンオフ情報としてユーザ登録する。その後の利用において、特定のセキュリティを要する操作がされた場合に、当該携帯電話１０は、まずディスプレイ１３に指紋照合が必要な旨を表示し、利用者に指紋照合を促す。静電容量検出装置１６が利用者の指紋を読み取ると、携帯電話１０は初期に登録された所有者の指紋と所定の照合方法によって指紋照合する。その結果、新たに検出された指紋が所有者の指紋と一致したと判断した場合には、指定された所定のセキュリティを要する操作を許可状態とする。このようなセキュリティを要する操作内容としては、例えば有料サイトにアクセスしたり、データを消去したり、プライバシーの高い情報を表示させたりするような場合である。本実施形態の静電容量検出装置は、薄膜半導体装置を用い、極めて薄く、かつ耐久性が高く、さらに検出精度も高いので、携帯電話のようなコンパクトな電子機器に適する。
【産業上の利用可能性】
【００５３】
本実施形態の静電容量検出装置は、人体等の対象物形状を判定することを要する装置、例えば、個人認証機能を備えたスマートカード、携帯電話、セキュリティーゾーン入口に設置する指紋等人体の一部形状に基づいて認証する認証装置等にも利用することが可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の原理説明のための等価回路図
【図２】本発明の実施形態１における静電容量検出装置の回路図
【図３】本発明の実施形態２における静電容量検出装置の回路図
【図４】本発明の実施形態３における静電容量検出装置の回路図
【図５】本発明の実施形態４における静電容量検出装置の回路図
【図６】本発明の実施形態５における静電容量検出装置の回路図
【図７】実施形態における行線に印加される選択信号の波形例
【図８】本発明の静電容量検出装置を利用した電子機器の実施例（携帯電話）
【図９】従来の静電容量検出装置における問題点説明図
【符号の説明】
【００５５】
２…計測器、１０…携帯電話、１１…アンテナ、１２…スピーカ、１３…ディスプレイ、１４…操作ボタン、１５…マイク、１６…静電容量検出装置、ＣＤ…容量検出素子、ＣF…静電容量、ＣG…トランジスタ容量、ＣＬ、ＣＬj…列線、、ＣR…基準コンデンサの静電容量、ＣT…ゲート（トランジスタ）容量、Ｄ…ドレイン電極、ＥＣＳＥij…静電容量検出素子、ＥＬ…容量検出電極、Ｇ…ゲート電極、Ｉds…信号電流、ＯＬ、ＯＬj…出力線
ＯＬj-ＯＬj…出力線、ＯＳij…信号、ＰＬi…電源線、Ｑ…電荷、ＲＣ…基準コンデンサ、ＲＬ、ＲＬi…行線、Ｓ…ソース電極、Ｔ１…信号増幅素子、Ｔ２…行選択素子、Ｔ３…リセット素子、Ｔ４…パスゲート素子、ＶG…ゲート（検出）電圧
【特許請求の範囲】
【請求項１】
行列状に配置された静電容量検出素子と、
各行に配置され、当該行に配置された当該静電容量検出素子を選択するための行線と、
各列に配置され、当該列に配置された当該静電容量検出素子からの信号を出力するための出力線と、を備え、
前記各静電容量検出素子は、
当該行線からの信号に基づいて当該静電容量検出素子の信号の当該出力線への出力を制御する行選択素子を備えており、
当該行線からの信号に基づいて選択状態とされた当該静電容量検出素子からの信号が当該静電容量検出素子に配置されている前記出力線に出力されるように構成されていることを特徴とする静電容量検出装置。
【請求項２】
対象物との距離に応じて変化する静電容量を検出することにより、当該対象物の表面形状を読み取る静電容量検出装置において、
Ｍ行Ｎ列に配置された静電容量検出素子と、いずれかの当該静電容量検出素子を選択するためのＭ本の行線と、列毎に設けられ各列に配置された当該静電容量検出素子からの信号を出力するためのＮ本の出力線とを備え、
当該静電容量検出素子は、
ａ）当該静電容量に応じた電荷を蓄積する信号検出素子と、
ｂ）当該信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子と、
ｃ）当該行線からの信号に基づいて当該静電容量検出素子を選択状態とするための行選択素子とを含み、
当該信号検出素子は、容量検出電極を含み、
当該信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有し、
当該行選択素子は、ソース電極とドレイン電極とゲート電極とを有し、
当該信号増幅素子のゲート電極と当該容量検出電極とが接続され、
当該行選択素子のゲート電極が当該行線に接続され、
当該信号増幅素子のソース電極及びドレイン電極と、当該行選択素子のソース電極及びドレイン電極とが、当該出力線と当該行線との間に直列に接続されていることを特徴とする静電容量検出装置。
【請求項３】
前記信号増幅素子のソース電極と前記行線とが接続され、
前記信号増幅素子のドレイン電極と前記行選択素子のソース電極とが接続され、
前記行選択素子のドレイン電極と前記出力線とが接続されている、請求項２に記載の静電容量検出装置。
【請求項４】
前記静電容量検出素子は、リセット素子を含み、
前記リセット素子は、ソース電極とドレイン電極とゲート電極とを備え、
前記リセット素子のソース電極は前記行線に接続され、
前記リセット素子のドレイン電極と前記信号増幅素子のゲート電極と前記容量検出電極とが接続され、
前記リセット素子のゲート電極が隣接行に配置された行線に接続されている、請求項２または３に記載の静電容量検出装置。
【請求項５】
対象物との距離に応じて変化する静電容量を検出することにより、当該対象物の表面形状を読み取る静電容量検出装置において、
Ｍ行Ｎ列に配置された静電容量検出素子と、いずれかの当該静電容量検出素子を選択するためのＭ本の行線と、列毎に設けられ各列に配置された当該静電容量検出素子からの信号を出力するためのＮ本の出力線とを備え、
当該静電容量検出素子は、
ａ）当該静電容量に応じた電荷を蓄積する信号検出素子と、
ｂ）当該信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子と、
ｃ）当該行線からの信号に基づいて当該静電容量検出素子を選択状態とするための行選択素子とを含み、
当該信号検出素子は、容量検出電極と基準コンデンサとを含み、
当該信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有し、
当該行選択素子は、ソース電極とドレイン電極とゲート電極とを有し、
当該信号増幅素子のゲート電極と当該容量検出電極と当該基準コンデンサの一方の電極とが接続され、
当該行選択素子のゲート電極が当該行線に接続され、
当該基準コンデンサの他方の電極が当該行線に接続され、
当該信号増幅素子のソース電極及びドレイン電極と、当該行選択素子のソース電極及びドレイン電極とが、当該出力線と隣接行に配置された行線との間に直列に接続されていることを特徴とする静電容量検出装置。
【請求項６】
前記信号増幅素子のソース電極と前記隣接行に配置された行線とが接続され、
前記信号増幅素子のドレイン電極と前記行選択素子のソース電極とが接続され、
前記行選択素子のドレイン電極と前記出力線とが接続されている、請求項５に記載の静電容量検出装置。
【請求項７】
前記静電容量検出素子は、リセット素子を含み、
前記リセット素子は、ソース電極とドレイン電極とゲート電極とを備え、
前記リセット素子のソース電極は前記行線に接続され、
前記リセット素子のドレイン電極と前記信号増幅素子のゲート電極と前記容量検出電極と前記基準コンデンサの一方の電極とが接続され、
前記リセット素子のゲート電極が隣接行に配置された行線に接続されている、請求項５または６に記載の静電容量検出装置。
【請求項８】
前記行選択素子は前記出力線側に接続され、前記信号増幅素子は前記行線側に接続されている、請求項２乃至７のいずれかに記載の静電容量検出装置。
【請求項９】
請求項１乃至８のいずれかに記載の静電容量検出装置を備えたことを特徴とする電子機器。
【請求項１】
行列状に配置された静電容量検出素子と、
各行に配置され、当該行に配置された当該静電容量検出素子を選択するための行線と、
各列に配置され、当該列に配置された当該静電容量検出素子からの信号を出力するための出力線と、を備え、
前記各静電容量検出素子は、
当該行線からの信号に基づいて当該静電容量検出素子の信号の当該出力線への出力を制御する行選択素子を備えており、
当該行線からの信号に基づいて選択状態とされた当該静電容量検出素子からの信号が当該静電容量検出素子に配置されている前記出力線に出力されるように構成されていることを特徴とする静電容量検出装置。
【請求項２】
対象物との距離に応じて変化する静電容量を検出することにより、当該対象物の表面形状を読み取る静電容量検出装置において、
Ｍ行Ｎ列に配置された静電容量検出素子と、いずれかの当該静電容量検出素子を選択するためのＭ本の行線と、列毎に設けられ各列に配置された当該静電容量検出素子からの信号を出力するためのＮ本の出力線とを備え、
当該静電容量検出素子は、
ａ）当該静電容量に応じた電荷を蓄積する信号検出素子と、
ｂ）当該信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子と、
ｃ）当該行線からの信号に基づいて当該静電容量検出素子を選択状態とするための行選択素子とを含み、
当該信号検出素子は、容量検出電極を含み、
当該信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有し、
当該行選択素子は、ソース電極とドレイン電極とゲート電極とを有し、
当該信号増幅素子のゲート電極と当該容量検出電極とが接続され、
当該行選択素子のゲート電極が当該行線に接続され、
当該信号増幅素子のソース電極及びドレイン電極と、当該行選択素子のソース電極及びドレイン電極とが、当該出力線と当該行線との間に直列に接続されていることを特徴とする静電容量検出装置。
【請求項３】
前記信号増幅素子のソース電極と前記行線とが接続され、
前記信号増幅素子のドレイン電極と前記行選択素子のソース電極とが接続され、
前記行選択素子のドレイン電極と前記出力線とが接続されている、請求項２に記載の静電容量検出装置。
【請求項４】
前記静電容量検出素子は、リセット素子を含み、
前記リセット素子は、ソース電極とドレイン電極とゲート電極とを備え、
前記リセット素子のソース電極は前記行線に接続され、
前記リセット素子のドレイン電極と前記信号増幅素子のゲート電極と前記容量検出電極とが接続され、
前記リセット素子のゲート電極が隣接行に配置された行線に接続されている、請求項２または３に記載の静電容量検出装置。
【請求項５】
対象物との距離に応じて変化する静電容量を検出することにより、当該対象物の表面形状を読み取る静電容量検出装置において、
Ｍ行Ｎ列に配置された静電容量検出素子と、いずれかの当該静電容量検出素子を選択するためのＭ本の行線と、列毎に設けられ各列に配置された当該静電容量検出素子からの信号を出力するためのＮ本の出力線とを備え、
当該静電容量検出素子は、
ａ）当該静電容量に応じた電荷を蓄積する信号検出素子と、
ｂ）当該信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子と、
ｃ）当該行線からの信号に基づいて当該静電容量検出素子を選択状態とするための行選択素子とを含み、
当該信号検出素子は、容量検出電極と基準コンデンサとを含み、
当該信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有し、
当該行選択素子は、ソース電極とドレイン電極とゲート電極とを有し、
当該信号増幅素子のゲート電極と当該容量検出電極と当該基準コンデンサの一方の電極とが接続され、
当該行選択素子のゲート電極が当該行線に接続され、
当該基準コンデンサの他方の電極が当該行線に接続され、
当該信号増幅素子のソース電極及びドレイン電極と、当該行選択素子のソース電極及びドレイン電極とが、当該出力線と隣接行に配置された行線との間に直列に接続されていることを特徴とする静電容量検出装置。
【請求項６】
前記信号増幅素子のソース電極と前記隣接行に配置された行線とが接続され、
前記信号増幅素子のドレイン電極と前記行選択素子のソース電極とが接続され、
前記行選択素子のドレイン電極と前記出力線とが接続されている、請求項５に記載の静電容量検出装置。
【請求項７】
前記静電容量検出素子は、リセット素子を含み、
前記リセット素子は、ソース電極とドレイン電極とゲート電極とを備え、
前記リセット素子のソース電極は前記行線に接続され、
前記リセット素子のドレイン電極と前記信号増幅素子のゲート電極と前記容量検出電極と前記基準コンデンサの一方の電極とが接続され、
前記リセット素子のゲート電極が隣接行に配置された行線に接続されている、請求項５または６に記載の静電容量検出装置。
【請求項８】
前記行選択素子は前記出力線側に接続され、前記信号増幅素子は前記行線側に接続されている、請求項２乃至７のいずれかに記載の静電容量検出装置。
【請求項９】
請求項１乃至８のいずれかに記載の静電容量検出装置を備えたことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−１３８６７５（Ｐ２００６−１３８６７５Ａ）
【公開日】平成１８年６月１日（２００６．６．１）
【国際特許分類】
【出願番号】特願２００４−３２６７６７（Ｐ２００４−３２６７６７）
【出願日】平成１６年１１月１０日（２００４．１１．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年６月１日（２００６．６．１）
【国際特許分類】
【出願日】平成１６年１１月１０日（２００４．１１．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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