高周波発振回路
【課題】高価なＦＥＴを用いることなく、例えば１０ＧＨｚ以上の高周波数波帯で用いる場合にも使用可能で、広帯域化を図った高周波発振回路を構成する。
【解決手段】発振回路用ＦＥＴ Ｑ１のゲートを直列帰還素子である線路ＳＬ１を介して接地し、発振回路用ＦＥＴ Ｑ１のソースをインダクタＬ３を介して直流的に接地し、バッファアンプ用ＦＥＴ Ｑ２のドレインをインダクタＬ１を介して電源端子Ｖｄに接続し、バッファアンプ用ＦＥＴ Ｑ２のソースをキャパシタＣ２を介して高周波的に接地し、且つバッファアンプ用ＦＥＴ Ｑ２のソースを直流電流経路用インダクタＬ２を介して発振回路用ＦＥＴ Ｑ１のドレインに接続する。また、バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間を直流カットキャパシタＣ１および線路ＳＬ２を介して接続し、この電気長を発振周波数の１／２波長未満とする。
【解決手段】発振回路用ＦＥＴ Ｑ１のゲートを直列帰還素子である線路ＳＬ１を介して接地し、発振回路用ＦＥＴ Ｑ１のソースをインダクタＬ３を介して直流的に接地し、バッファアンプ用ＦＥＴ Ｑ２のドレインをインダクタＬ１を介して電源端子Ｖｄに接続し、バッファアンプ用ＦＥＴ Ｑ２のソースをキャパシタＣ２を介して高周波的に接地し、且つバッファアンプ用ＦＥＴ Ｑ２のソースを直流電流経路用インダクタＬ２を介して発振回路用ＦＥＴ Ｑ１のドレインに接続する。また、バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間を直流カットキャパシタＣ１および線路ＳＬ２を介して接続し、この電気長を発振周波数の１／２波長未満とする。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、共振回路とともに発振回路用ＦＥＴおよびバッファアンプ用ＦＥＴを備えた高周波発振回路に関するものである。
【背景技術】
【０００２】
従来、発振回路部およびバッファアンプ部にそれぞれトランジスタを備えた高周波発振回路が特許文献１に開示されている。
【０００３】
図１は特許文献１に示されている高周波発振回路の回路図である。
この発振回路は、コルピッツ型の発振回路部と、この発振回路部による発振出力を増幅する増幅回路部とから構成されている。
【０００４】
発振回路部は、高周波的にベース接地された発振用トランジスタＱ１２を中心にコルピッツ発振回路が構成されていて、発振用トランジスタＱ１２、コンデンサＣ１４、Ｃ１５、Ｃ１６、Ｃ１７、Ｃ１９、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１７等の回路素子および発振周波数で誘導性になる共振回路ＲＥＳ１１から構成されている。
【０００５】
発振用トランジスタＱ１２、コンデンサＣ１５、Ｃ１６、および共振回路ＲＥＳ１１は主に発振に寄与する。発振用トランジスタＱ１２のベースは、バイパスコンデンサであるコンデンサＣ１７により高周波的にグランドに接続されている。さらに結合コンデンサであるコンデンサＣ１４、Ｃ１９により、直流成分をカットし交流成分だけを通過するように構成されている。発振用トランジスタＱ１２の動作電圧等は、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１７によって設定され、駆動電圧は直流駆動電圧源Ｖｃｃから供給される。
【特許文献１】特開２００１−１１９２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に示されている高周波発振回路は、ベース接地されたトランジスタＱ１２からなる発振回路と、エミッタ接地されたトランジスタＱ１１からなる増幅回路があり、トランジスタＱ１２のコレクタ電流経路とトランジスタＱ１１のコレクタ電流経路が直流的に直列接続されているので、両トランジスタに流れるコレクタ電流の合計を減少させることができる。しかし、１０ＧＨｚ以上の高周波数波帯では素子サイズが小さくなるに伴い、並列帰還型ではレイアウト設計が困難になるという問題があった。
【０００７】
さらに、１０ＧＨｚ帯を超える周波数帯で発振・増幅させるためには、従来は特殊な製造プロセスによる微細配線構造のＦＥＴが用いられているが、この構造のＦＥＴは高価であり、全体にコスト高な回路になってしまう。
【０００８】
そこで、この発明の目的は、汎用なプロセスを用いた安価な、例えば５ＧＨｚ帯で使用されているＦＥＴを用いて１０ＧＨｚ以上の高周波帯にも使用可能で、広帯域化を図った高周波発振回路を提供することにある。
【課題を解決するための手段】
【０００９】
前記課題を解消するために、この発明の高周波発振回路は次のように構成する。
（１）発振回路用ＦＥＴを有する発振回路、バッファアンプ用ＦＥＴを有するバッファアンプ、および共振回路を備えた高周波発振回路であって、
前記発振回路用ＦＥＴのゲートを、直列帰還素子を介して接地し、前記発振回路用ＦＥＴのソースを直流的に接地し、前記発振回路用ＦＥＴのソースに前記共振回路を接続し、前記バッファアンプ用ＦＥＴのドレインを電源に接続し、前記バッファアンプ用ＦＥＴにキャパシタを介して発振信号の出力端子を接続し、前記バッファアンプ用ＦＥＴのソースを高周波的に接地し、且つ、当該バッファアンプ用ＦＥＴのソースを、直流電流経路用インダクタを介して前記発振回路用ＦＥＴのドレインに接続し、前記バッファアンプ用ＦＥＴのゲートと前記発振回路用ＦＥＴのドレインとを直流カットキャパシタおよび線路を介して接続するとともに、前記バッファアンプ用ＦＥＴのゲートと前記発振回路用ＦＥＴのドレインの間の電気長を発振周波数の１／２波長未満とする。
【００１０】
この構成により、バッファアンプ用ＦＥＴのゲートと発振回路用ＦＥＴのドレインの間の電気長に応じて利得が生じる周波数が発振周波数より低い周波数帯域内で存在しなくなるので、発振周波数より低い周波数帯域内で不要利得の出現が無く、使用できる周波数帯域が広くなる。
【００１１】
また、発振回路用ＦＥＴのゲートに直列帰還素子を設ける構成であるので、回路を複雑化させることなく、高周波での反射利得が容易に得られ、安価なプロセスを用いて高周波発振回路を実現できる。また、高周波帯における負性抵抗（反射利得）の設計が容易となる。
【００１２】
さらに、駆動電圧の印加経路が一経路であるので一定の電源電圧印加時に全体に低消費電流化できる。また、バッファアンプを発振回路の後段に配置しているので、負荷変動を回避できる。
【００１３】
（２）前記直流電流経路用インダクタは、発振周波数でインピーダンスがほぼ最大となるものとする。
【００１４】
これにより、ドレイン端から前記直流電流経路用インダクタを見込むインピーダンスが高くなり、ＦＥＴ間の高周波伝送部に影響を及ぼさない。
【００１５】
（３）前記直流電流経路用インダクタに代えて、前記バッファアンプ用ＦＥＴのソースを、発振周波数に対する１／４波長線路を介して前記発振回路用ＦＥＴのドレインに接続してもよい。
【００１６】
この構成により、高周波帯域では集中定数のインダクタを使用できない場合であっても、高周波に対応した回路パターンの形成が容易になる。
【００１７】
（４）必要に応じて前記バッファアンプ用ＦＥＴのゲート電圧を制御してバッファアンプ用ＦＥＴをオン／オフする制御端子を設ける。
【００１８】
これにより、バッファアンプ用ＦＥＴをオン／オフすることができ、高周波発振回路を間欠駆動することができ、そのことにより低消費電流化できる。
【００１９】
（５）発振周波数は例えば１０ＧＨｚ以上とし、発振回路用ＦＥＴおよびバッファアンプ用ＦＥＴによる発振回路の増幅回路部分は集積回路で構成してもよい。
【００２０】
高周波帯域（１０ＧＨｚ以上）において、例えば回路をディスクリートＦＥＴで構成したとすると、ＦＥＴ間の実装部（ワイヤ、バンブなど）により接続のための電気長が１／２波長以上になってしまうが、これを集積回路とすることにより、電気長１／２波長の条件を実現しやすくなる。
【００２１】
また、実装部・引き回しに起因する寄生成分の影響を小さくすることができ、広帯域化が図れる。さらに、実装部のばらつきの影響を受けないため、特性ばらつきを低減できるとともに、小型にレイアウトすることができる。
【発明の効果】
【００２２】
この発明によれば、使用可能な周波数帯域が広帯域化でき、且つ、例えば１０ＧＨｚ以上の高周波数波帯で用いる場合にも高価なＦＥＴを用いることなく安価に高周波発振回路を構成できる。
【発明を実施するための最良の形態】
【００２３】
《第１の実施形態》
第１の実施形態に係る高周波発振回路について図２〜図４を参照して説明する。
図２は第１の実施形態に係る高周波発振回路の回路図である。この高周波発振回路１０１は、共振回路１０と、増幅回路１１と、増幅回路１１に対して電源電圧およびバイアス電圧を供給する外部回路とで構成している。
【００２４】
増幅回路１１は、発振回路用ＦＥＴ Ｑ１およびバッファアンプ用ＦＥＴ Ｑ２を備えている。発振回路用ＦＥＴ Ｑ１のソースには共振回路１０を接続している。発振回路用ＦＥＴ Ｑ１のゲートと接地との間には、直列帰還素子である線路ＳＬ１を接続している。また、Ｑ１のソースはインダクタＬ３を介して直流的に接地している。バッファアンプ用ＦＥＴ Ｑ２のドレインはインダクタＬ１を介して電源端子Ｖｄに接続している。この電源端子ＶｄはバイパスキャパシタＣ４を介して高周波的に接地している。
【００２５】
バッファアンプ用ＦＥＴ Ｑ２のソースはキャパシタＣ２を介して高周波的に接地している。さらに、Ｑ２のソースは、直流電流経路用インダクタＬ２を介して発振回路用ＦＥＴ Ｑ１のドレインに接続している。
【００２６】
バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとは直流カットキャパシタＣ１および線路ＳＬ２を介して接続している。このＱ２のゲートとＱ１のドレインとの間の電気長は発振周波数の１／２波長未満としている。
【００２７】
直流カットキャパシタＣ１と線路ＳＬ２との接続点とゲートバイアス端子Ｖｇとの間には抵抗Ｒ１を設けている。このゲートバイアス端子Ｖｇには抵抗Ｒ４，Ｒ５からなるバイアス回路を接続している。
【００２８】
上記２つのＦＥＴ Ｑ１，Ｑ２はデプレッション型のＦＥＴであり、電源端子Ｖｄには正の電源電圧Ｖｄｄが印加される。また、ゲートバイアス端子Ｖｇには、電源電圧Ｖｄｄが抵抗Ｒ４，Ｒ５からなるバイアス回路で分圧された正のゲートバイアス電圧が印加される。
【００２９】
この高周波発振回路１０１の出力信号はバッファアンプ用ＦＥＴ Ｑ２のドレインからキャパシタＣ３を介して取り出すように構成している。図中、抵抗の記号で示す負荷回路１２は発振信号の供給を受ける回路である。
発振回路用ＦＥＴ Ｑ１の高周波信号はＱ１のドレインからバッファアンプ用ＦＥＴ Ｑ２のゲートに供給される。
【００３０】
図２において、電源端子Ｖｄからの直流電流の経路（直流電圧印加の経路）は、図中矢印で示すように、Ｖｄ→Ｌ１→Ｑ２→Ｌ２→Ｑ１→Ｌ３の経路である。ここで発振回路用ＦＥＴ Ｑ１およびバッファアンプ用ＦＥＴ Ｑ２はいずれもデプレッション型のＦＥＴであり、ゲートバイアス電圧が０Ｖでも導通する。このように、電源端子からの直流電流は２つのＦＥＴ Ｑ１，Ｑ２を直列に通過するので、すなわち駆動電圧の印加経路が一経路であるので、全体に低消費電流化できる。また、バッファアンプを発振回路の後段に設置しているので、負荷変動を抑えることができる。
【００３１】
発振回路用ＦＥＴ Ｑ１のゲートには直列帰還素子である線路ＳＬ１を接続して、Ｑ１のゲートから見込むインピーダンスを誘導性にしている。このことにより増幅回路部を見込む反射利得を得ている。
【００３２】
バッファアンプ用ＦＥＴ Ｑ２のゲートにはゲートバイアス端子Ｖｇの電圧が印加される。
【００３３】
バッファアンプ用ＦＥＴ Ｑ２のゲートバイアス電圧は、図２に示した抵抗Ｒ１，Ｒ４，Ｒ５によって定まり、Ｑ２の動作点が決まる。
【００３４】
Ｑ１とＱ２との間の直流カットキャパシタＣ１、線路（接続線路）ＳＬ２および直流電流経路用インダクタＬ２は、発振回路用ＦＥＴ Ｑ１の出力整合素子としての設計パラメータとして用いることができる。すなわち、Ｑ１のドレインからＱ２側を見たインピーダンスを、例えば出力パワーが最大またはＣＮ比が最大となるように最適化する。
【００３５】
ここで、バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の電気長が１／２波長未満であるので、その範囲内で発振回路用ＦＥＴ Ｑ１のドレインからバッファアンプ用ＦＥＴ Ｑ２側を見た反射位相を任意の位相角に設定でき、設計自由度が高くなる。そのため、出力パワーが最大またはＣＮ比が最大となるように最適化できる。
【００３６】
また、インダクタＬ２については、発振周波数でそのインピーダンスが最大となるようなものとする。すなわち、インダクタＬ２は分布定数回路として見た場合にインダクタンス成分とキャパシタンス成分を備えているが、その自己共振周波数が発振周波数または略発振周波数となるようにインダクタＬ２を設定する。
【００３７】
なお、キャパシタＣ２は、発振周波数においてインピーダンスが最低となるよう定める。すなわち、キャパシタＣ２は分布定数回路として見た場合にインダクタンス成分とキャパシタンス成分を備えているが、その自己共振周波数が発振周波数または略発振周波数となるようにキャパシタＣ２を設定する。
【００３８】
このようにして、ゲートに直列帰還素子を設けた発振回路用ＦＥＴ Ｑ１と、ソースを接地したバッファアンプ用ＦＥＴ Ｑ２と、を備えて増幅回路１１を構成する。この構成によれば、発振回路用ＦＥＴのゲートに直列帰還素子を設ける構成であるので、回路を複雑化させることなく、高周波での反射利得が容易に得られ、安価なプロセスを用いて高周波発振回路を実現できる。また、ゲート部に直列帰還素子を設けた構成であるので高周波帯における負性抵抗（反射利得）の設計が容易となる。
【００３９】
上記増幅回路１１はＧａＡｓのＭＭＩＣ（MonolithicMicrowave Integrated Circuits）で構成する。このＭＭＩＣの受動素子は、スパイラルインダクタ、ミアンダインダクタ、ＭＩＭキャパシタ等として構成する。
【００４０】
このＭＭＩＣの回路基板への接続には半田バンプを用いることが望ましい。セルフアライメントにより、位置精度の高い実装ができることと、接続のための線路が低インダクタンスであるため、実装部・引き回しに起因する寄生成分の影響を小さくすることができ、広帯域化が図れるからである。また、実装部のばらつきの影響を受けないため、特性ばらつきを低減できるとともに小型にレイアウトすることができる。また、１０ＧＨｚ以上において、増幅回路１１のＱ１，Ｑ２をディスクリートＦＥＴで構成したとすると、ＦＥＴ間の実装（ワイヤ、バンプなど）による接続のための電気長が１／２波長以上になってしまうが、これをＭＭＩＣで構成することにより電気長を１／２波長未満に構成できる。
【００４１】
図３は図２に示した共振回路１０の回路図である。この例では、線路ＳＬ３の所定点と接地との間に共振器ＲＥを設け、線路ＳＬ３の先端を抵抗Ｒｔで終端している。
【００４２】
このように線路の所定位置に共振器を結合させた線路ＳＬ３を、図２に示した増幅回路１１の発振回路用ＦＥＴ Ｑ１のソースに接続することによって、共振回路１０から発振回路用ＦＥＴ Ｑ１のソースを見た時の抵抗が負性抵抗素子として作用し、共振回路１０と発振回路用ＦＥＴ Ｑ１による回路とが帯域反射型（反作用型）発振器として作用する。この共振回路１０内の共振器ＲＥの具体的な構成については、別の実施形態で示す。
【００４３】
図４は、上記共振回路１０から増幅回路１１側を見た反射利得（負性抵抗）の周波数特性を示す図である。
【００４４】
この高周波発振回路１０１の発振周波数は共振回路１０の共振周波数で定まるが、共振回路１０から増幅回路１１側を見た反射利得の周波数特性が重要である。図４（Ａ）はバッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の電気長を発振周波数で１／１８波長、すなわち１／２波長未満（電気角１８０°未満）とした場合、図４（Ｂ）はそれを（１／２＋１／１８）波長、すなわち１／２波長以上（電気角１８０°以上）にした場合の例である。
【００４５】
図４（Ｂ）に示すように、Ｑ２のゲートとＱ１のドレインとの間の電気長を発振周波数の１／２波長以上とした場合に、発振周波数（この例では２４ＧＨｚ）より低域側に不要な利得ＳＧが出現する。これは、使用周波数帯域内においてバッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の線路長（電気長）に応じて位相が回転し、それに応じて共振する周波数が現れるためである。
【００４６】
このような不要利得ＳＧが出現すると、それに隣接して利得が大きく落ち込む帯域が生じて、例えば２４ＧＨｚを中心とする使用可能な周波数帯域が狭くなる。
【００４７】
これに対して、上記電気長を１／２波長未満とすれば、図４（Ａ）のように、この例では２４ＧＨｚを中心として広い周波数帯域で使用可能な高周波発振回路が得られる。
【００４８】
このように、不要利得が出現すると、発振周波数を中心とする所定帯域で所望の高利得が得られる周波数帯域幅が狭くなる。
【００４９】
バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の電気長を発振周波数で１／２波長未満とした場合、少なくとも発振周波数より低域側に不要利得が生じることはないので、増幅回路１１は発振周波数を中心として広い周波数帯域で高利得特性が得られる。そのため、発振余裕度が大きくなり、素子のばらつきに対して余裕を持つことができる。
【００５０】
《第２の実施形態》
図５は第２の実施形態に係る高周波発振回路の回路図である。図２に示した高周波発振回路１０１では、バッファアンプ用ＦＥＴ Ｑ２のソースと発振回路用ＦＥＴ Ｑ１のドレインとの間をインダクタＬ２で接続したが、図５に示す高周波発振回路１０２では、Ｑ２のソースとＱ１のドレインとの間を発振周波数の波長で略１／４波長の線路ＳＬ４で接続している。その他の構成は図２に示したものと同様である。
【００５１】
このように略１／４波長の線路で接続することによって、この線路ＳＬ４のキャパシタＣ２側は高周波的に短絡であるので、Ｑ１のドレインに接続されている他端は等価的に開放と見なせる。そのため、発振回路用ＦＥＴ Ｑ１の動作に影響を与えることなく直流電流経路として作用させることができる。
【００５２】
また、このような線路ＳＬ４を用いれば、集中定数のインダクタが形成できないような高周波帯で用いる場合でもパターン形成が容易になる。
【００５３】
《第３の実施形態》
図６は第３の実施形態に係る高周波発振回路の回路である。この高周波発振回路１０３は、バッファアンプ用ＦＥＴ Ｑ２のゲートバイアス端子Ｖｇに対して制御電圧Ｖｇｇを印加するように構成している。すなわち、第１・第２の実施形態ではバッファアンプ用ＦＥＴ Ｑ２に対して、その動作時に必要なゲートバイアス電圧をゲートバイアス端子Ｖｇに印加するように外部にバイアス回路を構成したが、図６に示す例では制御電圧ＶｇｇによってＱ２のＯＮ／ＯＦＦを制御可能としている。その他の構成は図２に示したものと同様である。
【００５４】
バッファアンプ用ＦＥＴ Ｑ２はデプレッション型のＮチャンネルＦＥＴであるので、制御電圧Ｖｇｇが所定の正電圧である時、Ｑ２は動作領域で動作し、制御電圧Ｖｇｇを所定の負電圧とすることによりＱ２を遮断状態に保つことができ、これによって発振信号の出力を任意に制御できる。例えばＶｄｄ＝３．０Ｖで、Ｖｇｇ＝１．５ＶのときＱ２がオン状態になるとき、Ｖｇｇ＝−１．０Ｖとすることにより、Ｑ２をオフすることができる。
【００５５】
またＱ２のオフにより、図中の矢印で示す直流電流経路が遮断されて、発振回路ＦＥＴ Ｑ１の動作が停止し、全体の消費電流が極めて小さくなる。そのため、間欠的に用いる発振回路である場合に全体の電力消費を抑えることができる。
【００５６】
また、仮に電源電圧の供給／遮断によって発振動作をスイッチすると、電源端子等に接続されているバイパスキャパシタの影響により、高周波発振回路の間欠駆動に応答遅れが生じるが、この実施形態の構成によれば、上記バイパスキャパシタの影響を受けないので、応答遅れなく高速で間欠駆動することができる。
【００５７】
《第４の実施形態》
図７は第４の実施形態に係る高周波発振回路の回路図である。この高周波発振回路１０４の発振回路用ＦＥＴ Ｑ１のソースはインダクタＬ３および抵抗Ｒ３の直列回路を介して接地している。また、バッファアンプ用ＦＥＴ Ｑ２のソースとＱ１のドレインとの間にはインダクタＬ２および抵抗Ｒ２の直列回路を接続している。
【００５８】
またＱ１のドレインとＱ２のゲートとの間は直流カットキャパシタを介することなく線路ＳＬ２で接続している。このような構成により、電源端子Ｖｄからの直流電流はＬ１→Ｑ２→Ｒ２→Ｌ２→Ｑ１→Ｌ３→Ｒ３の経路で流れる。
【００５９】
それと同時に、Ｑ１のドレイン電圧がＱ２のゲートバイアス電圧として印加され、外部からゲートバイアス電圧を印加することなくバッファアンプ用ＦＥＴ Ｑ２を動作させることができる。
【００６０】
このように、バッファアンプ用ＦＥＴ Ｑ２のソースと発振回路用ＦＥＴ Ｑ１のドレインとの間に抵抗Ｒ２を挿入し、発振回路用ＦＥＴ Ｑ１のソースと接地電極との間に抵抗Ｒ３を入れることにより、発振回路用ＦＥＴ Ｑ１およびバッファアンプ用ＦＥＴ Ｑ２の動作点を決定することができる。これにより、ゲート部配線、分圧抵抗、およびＤＣカットキャパシタを省略することができ、回路構成を簡略化できる。
【００６１】
《第５の実施形態》
第５の実施形態では図８を参照して各種共振回路の具体的な構成例を示す。図３にすでに共振回路の例を示したが、それを具体的に表したものである。
図８（Ａ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗Ｒｔで終端している。そして、この線路ＳＬ３の所定位置に円柱形状の誘電体共振器ＲＥ１を配置して両者を結合させている。この共振器ＲＥ１の結合点で、線路ＳＬ３を伝搬する信号のうち共振周波数付近の周波数をもつ信号のみ選択的に反射する。
【００６２】
図８（Ｂ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗Ｒｔで終端するとともに、所定位置に１／４波長のオープンスタブＳＴ１を形成している。これにより、オープンスタブＳＴ１の付け根部分が等価的に短絡点となり、線路ＳＬ３を伝搬する信号が反射する。
【００６３】
図８（Ｃ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗Ｒｔで終端するとともに、線路ＳＬ３の所定位置に略１／２波長の長さの線路ＳＬ４を介してマイクロストリップライン共振器ＲＥ２を接続している。この共振器ＲＥ２の接続は、共振器の中央からオフセットさせて接続させる。この共振器ＲＥ２は両端開放の１／２波長共振器として作用する。この線路ＳＬ４の結合点で、線路ＳＬ３を伝搬する信号が反射する。
【００６４】
また図８（Ｄ）の例では、図８（Ａ）と異なり、線路ＳＬ３の端部を抵抗Ｒｔを介して直流的に接地するのではなく、端部にオープンスタブＳＴ２を設けている。このスタブＳＴ２は１／４波長のオープンスタブであり、抵抗Ｒｔとの接続点は等価的に短絡となる。この構成によれば、増幅回路１１の電源からの直流電流が線路ＳＬ３に流れないので、増幅回路１１の直流電流経路とは独立して共振回路１０を設計できる。
【００６５】
図８（Ｅ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗Ｒｔで終端するとともに、線路ＳＬ３の所定位置に略１／２波長線路の共振器ＲＥ３を磁界（誘導）結合させている。この共振器ＲＥ３の結合点で、線路ＳＬ３を伝搬する信号のうち共振周波数付近の周波数をもつ信号のみ選択的に反射する。
【００６６】
図８（Ｆ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗Ｒｔで終端するとともに、線路ＳＬ３の所定位置に略１／２波長線路の共振器ＲＥ３を電界（容量）結合させている。この共振器ＲＥ３の結合点で、線路ＳＬ３を伝搬する信号のうち共振周波数付近の周波数をもつ信号のみ選択的に反射する。
【００６７】
なお、図８（Ａ）（Ｄ）（Ｅ）（Ｆ）では各共振器を線路ＳＬと同一平面に配置した例を示したが、共振器と線路ＳＬ３とは別の層に配置してもよい。
【図面の簡単な説明】
【００６８】
【図１】特許文献１に示されている高周波発振回路の回路図である。
【図２】第１の実施形態に係る高周波発振回路の回路図である。
【図３】同高周波発振回路の共振回路の構成を示す図である。
【図４】同高周波発振回路のバッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインと間の電気長による特性変化の例を示す図である。
【図５】第２の実施形態に係る高周波発振回路の回路図である。
【図６】第３の実施形態に係る高周波発振回路の回路図である。
【図７】第４の実施形態に係る高周波発振回路の回路図である。
【図８】第５の実施形態に係る高周波発振回路で用いる共振回路の具体的な構成例を示す図である。
【符号の説明】
【００６９】
１０−共振回路
１１−増幅回路
１２−負荷回路
１０１〜１０４−高周波発振回路
Ｑ１−発振回路用ＦＥＴ
Ｑ２−バッファアンプ用ＦＥＴ
ＳＬ１−線路（直列帰還素子）
ＳＬ２−線路
ＲＥ−共振器
Ｌ１，Ｌ３−インダクタ
Ｌ２−直流電流経路用インダクタ
Ｃ１−直流カットキャパシタ
Ｃ２，Ｃ３−キャパシタ
Ｖｇ−ゲートバイアス端子
Ｖｄ−電源端子
Ｖｇｇ−制御電圧
Ｖｄｄ−電源電圧
【技術分野】
【０００１】
この発明は、共振回路とともに発振回路用ＦＥＴおよびバッファアンプ用ＦＥＴを備えた高周波発振回路に関するものである。
【背景技術】
【０００２】
従来、発振回路部およびバッファアンプ部にそれぞれトランジスタを備えた高周波発振回路が特許文献１に開示されている。
【０００３】
図１は特許文献１に示されている高周波発振回路の回路図である。
この発振回路は、コルピッツ型の発振回路部と、この発振回路部による発振出力を増幅する増幅回路部とから構成されている。
【０００４】
発振回路部は、高周波的にベース接地された発振用トランジスタＱ１２を中心にコルピッツ発振回路が構成されていて、発振用トランジスタＱ１２、コンデンサＣ１４、Ｃ１５、Ｃ１６、Ｃ１７、Ｃ１９、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１７等の回路素子および発振周波数で誘導性になる共振回路ＲＥＳ１１から構成されている。
【０００５】
発振用トランジスタＱ１２、コンデンサＣ１５、Ｃ１６、および共振回路ＲＥＳ１１は主に発振に寄与する。発振用トランジスタＱ１２のベースは、バイパスコンデンサであるコンデンサＣ１７により高周波的にグランドに接続されている。さらに結合コンデンサであるコンデンサＣ１４、Ｃ１９により、直流成分をカットし交流成分だけを通過するように構成されている。発振用トランジスタＱ１２の動作電圧等は、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１７によって設定され、駆動電圧は直流駆動電圧源Ｖｃｃから供給される。
【特許文献１】特開２００１−１１９２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に示されている高周波発振回路は、ベース接地されたトランジスタＱ１２からなる発振回路と、エミッタ接地されたトランジスタＱ１１からなる増幅回路があり、トランジスタＱ１２のコレクタ電流経路とトランジスタＱ１１のコレクタ電流経路が直流的に直列接続されているので、両トランジスタに流れるコレクタ電流の合計を減少させることができる。しかし、１０ＧＨｚ以上の高周波数波帯では素子サイズが小さくなるに伴い、並列帰還型ではレイアウト設計が困難になるという問題があった。
【０００７】
さらに、１０ＧＨｚ帯を超える周波数帯で発振・増幅させるためには、従来は特殊な製造プロセスによる微細配線構造のＦＥＴが用いられているが、この構造のＦＥＴは高価であり、全体にコスト高な回路になってしまう。
【０００８】
そこで、この発明の目的は、汎用なプロセスを用いた安価な、例えば５ＧＨｚ帯で使用されているＦＥＴを用いて１０ＧＨｚ以上の高周波帯にも使用可能で、広帯域化を図った高周波発振回路を提供することにある。
【課題を解決するための手段】
【０００９】
前記課題を解消するために、この発明の高周波発振回路は次のように構成する。
（１）発振回路用ＦＥＴを有する発振回路、バッファアンプ用ＦＥＴを有するバッファアンプ、および共振回路を備えた高周波発振回路であって、
前記発振回路用ＦＥＴのゲートを、直列帰還素子を介して接地し、前記発振回路用ＦＥＴのソースを直流的に接地し、前記発振回路用ＦＥＴのソースに前記共振回路を接続し、前記バッファアンプ用ＦＥＴのドレインを電源に接続し、前記バッファアンプ用ＦＥＴにキャパシタを介して発振信号の出力端子を接続し、前記バッファアンプ用ＦＥＴのソースを高周波的に接地し、且つ、当該バッファアンプ用ＦＥＴのソースを、直流電流経路用インダクタを介して前記発振回路用ＦＥＴのドレインに接続し、前記バッファアンプ用ＦＥＴのゲートと前記発振回路用ＦＥＴのドレインとを直流カットキャパシタおよび線路を介して接続するとともに、前記バッファアンプ用ＦＥＴのゲートと前記発振回路用ＦＥＴのドレインの間の電気長を発振周波数の１／２波長未満とする。
【００１０】
この構成により、バッファアンプ用ＦＥＴのゲートと発振回路用ＦＥＴのドレインの間の電気長に応じて利得が生じる周波数が発振周波数より低い周波数帯域内で存在しなくなるので、発振周波数より低い周波数帯域内で不要利得の出現が無く、使用できる周波数帯域が広くなる。
【００１１】
また、発振回路用ＦＥＴのゲートに直列帰還素子を設ける構成であるので、回路を複雑化させることなく、高周波での反射利得が容易に得られ、安価なプロセスを用いて高周波発振回路を実現できる。また、高周波帯における負性抵抗（反射利得）の設計が容易となる。
【００１２】
さらに、駆動電圧の印加経路が一経路であるので一定の電源電圧印加時に全体に低消費電流化できる。また、バッファアンプを発振回路の後段に配置しているので、負荷変動を回避できる。
【００１３】
（２）前記直流電流経路用インダクタは、発振周波数でインピーダンスがほぼ最大となるものとする。
【００１４】
これにより、ドレイン端から前記直流電流経路用インダクタを見込むインピーダンスが高くなり、ＦＥＴ間の高周波伝送部に影響を及ぼさない。
【００１５】
（３）前記直流電流経路用インダクタに代えて、前記バッファアンプ用ＦＥＴのソースを、発振周波数に対する１／４波長線路を介して前記発振回路用ＦＥＴのドレインに接続してもよい。
【００１６】
この構成により、高周波帯域では集中定数のインダクタを使用できない場合であっても、高周波に対応した回路パターンの形成が容易になる。
【００１７】
（４）必要に応じて前記バッファアンプ用ＦＥＴのゲート電圧を制御してバッファアンプ用ＦＥＴをオン／オフする制御端子を設ける。
【００１８】
これにより、バッファアンプ用ＦＥＴをオン／オフすることができ、高周波発振回路を間欠駆動することができ、そのことにより低消費電流化できる。
【００１９】
（５）発振周波数は例えば１０ＧＨｚ以上とし、発振回路用ＦＥＴおよびバッファアンプ用ＦＥＴによる発振回路の増幅回路部分は集積回路で構成してもよい。
【００２０】
高周波帯域（１０ＧＨｚ以上）において、例えば回路をディスクリートＦＥＴで構成したとすると、ＦＥＴ間の実装部（ワイヤ、バンブなど）により接続のための電気長が１／２波長以上になってしまうが、これを集積回路とすることにより、電気長１／２波長の条件を実現しやすくなる。
【００２１】
また、実装部・引き回しに起因する寄生成分の影響を小さくすることができ、広帯域化が図れる。さらに、実装部のばらつきの影響を受けないため、特性ばらつきを低減できるとともに、小型にレイアウトすることができる。
【発明の効果】
【００２２】
この発明によれば、使用可能な周波数帯域が広帯域化でき、且つ、例えば１０ＧＨｚ以上の高周波数波帯で用いる場合にも高価なＦＥＴを用いることなく安価に高周波発振回路を構成できる。
【発明を実施するための最良の形態】
【００２３】
《第１の実施形態》
第１の実施形態に係る高周波発振回路について図２〜図４を参照して説明する。
図２は第１の実施形態に係る高周波発振回路の回路図である。この高周波発振回路１０１は、共振回路１０と、増幅回路１１と、増幅回路１１に対して電源電圧およびバイアス電圧を供給する外部回路とで構成している。
【００２４】
増幅回路１１は、発振回路用ＦＥＴ Ｑ１およびバッファアンプ用ＦＥＴ Ｑ２を備えている。発振回路用ＦＥＴ Ｑ１のソースには共振回路１０を接続している。発振回路用ＦＥＴ Ｑ１のゲートと接地との間には、直列帰還素子である線路ＳＬ１を接続している。また、Ｑ１のソースはインダクタＬ３を介して直流的に接地している。バッファアンプ用ＦＥＴ Ｑ２のドレインはインダクタＬ１を介して電源端子Ｖｄに接続している。この電源端子ＶｄはバイパスキャパシタＣ４を介して高周波的に接地している。
【００２５】
バッファアンプ用ＦＥＴ Ｑ２のソースはキャパシタＣ２を介して高周波的に接地している。さらに、Ｑ２のソースは、直流電流経路用インダクタＬ２を介して発振回路用ＦＥＴ Ｑ１のドレインに接続している。
【００２６】
バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとは直流カットキャパシタＣ１および線路ＳＬ２を介して接続している。このＱ２のゲートとＱ１のドレインとの間の電気長は発振周波数の１／２波長未満としている。
【００２７】
直流カットキャパシタＣ１と線路ＳＬ２との接続点とゲートバイアス端子Ｖｇとの間には抵抗Ｒ１を設けている。このゲートバイアス端子Ｖｇには抵抗Ｒ４，Ｒ５からなるバイアス回路を接続している。
【００２８】
上記２つのＦＥＴ Ｑ１，Ｑ２はデプレッション型のＦＥＴであり、電源端子Ｖｄには正の電源電圧Ｖｄｄが印加される。また、ゲートバイアス端子Ｖｇには、電源電圧Ｖｄｄが抵抗Ｒ４，Ｒ５からなるバイアス回路で分圧された正のゲートバイアス電圧が印加される。
【００２９】
この高周波発振回路１０１の出力信号はバッファアンプ用ＦＥＴ Ｑ２のドレインからキャパシタＣ３を介して取り出すように構成している。図中、抵抗の記号で示す負荷回路１２は発振信号の供給を受ける回路である。
発振回路用ＦＥＴ Ｑ１の高周波信号はＱ１のドレインからバッファアンプ用ＦＥＴ Ｑ２のゲートに供給される。
【００３０】
図２において、電源端子Ｖｄからの直流電流の経路（直流電圧印加の経路）は、図中矢印で示すように、Ｖｄ→Ｌ１→Ｑ２→Ｌ２→Ｑ１→Ｌ３の経路である。ここで発振回路用ＦＥＴ Ｑ１およびバッファアンプ用ＦＥＴ Ｑ２はいずれもデプレッション型のＦＥＴであり、ゲートバイアス電圧が０Ｖでも導通する。このように、電源端子からの直流電流は２つのＦＥＴ Ｑ１，Ｑ２を直列に通過するので、すなわち駆動電圧の印加経路が一経路であるので、全体に低消費電流化できる。また、バッファアンプを発振回路の後段に設置しているので、負荷変動を抑えることができる。
【００３１】
発振回路用ＦＥＴ Ｑ１のゲートには直列帰還素子である線路ＳＬ１を接続して、Ｑ１のゲートから見込むインピーダンスを誘導性にしている。このことにより増幅回路部を見込む反射利得を得ている。
【００３２】
バッファアンプ用ＦＥＴ Ｑ２のゲートにはゲートバイアス端子Ｖｇの電圧が印加される。
【００３３】
バッファアンプ用ＦＥＴ Ｑ２のゲートバイアス電圧は、図２に示した抵抗Ｒ１，Ｒ４，Ｒ５によって定まり、Ｑ２の動作点が決まる。
【００３４】
Ｑ１とＱ２との間の直流カットキャパシタＣ１、線路（接続線路）ＳＬ２および直流電流経路用インダクタＬ２は、発振回路用ＦＥＴ Ｑ１の出力整合素子としての設計パラメータとして用いることができる。すなわち、Ｑ１のドレインからＱ２側を見たインピーダンスを、例えば出力パワーが最大またはＣＮ比が最大となるように最適化する。
【００３５】
ここで、バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の電気長が１／２波長未満であるので、その範囲内で発振回路用ＦＥＴ Ｑ１のドレインからバッファアンプ用ＦＥＴ Ｑ２側を見た反射位相を任意の位相角に設定でき、設計自由度が高くなる。そのため、出力パワーが最大またはＣＮ比が最大となるように最適化できる。
【００３６】
また、インダクタＬ２については、発振周波数でそのインピーダンスが最大となるようなものとする。すなわち、インダクタＬ２は分布定数回路として見た場合にインダクタンス成分とキャパシタンス成分を備えているが、その自己共振周波数が発振周波数または略発振周波数となるようにインダクタＬ２を設定する。
【００３７】
なお、キャパシタＣ２は、発振周波数においてインピーダンスが最低となるよう定める。すなわち、キャパシタＣ２は分布定数回路として見た場合にインダクタンス成分とキャパシタンス成分を備えているが、その自己共振周波数が発振周波数または略発振周波数となるようにキャパシタＣ２を設定する。
【００３８】
このようにして、ゲートに直列帰還素子を設けた発振回路用ＦＥＴ Ｑ１と、ソースを接地したバッファアンプ用ＦＥＴ Ｑ２と、を備えて増幅回路１１を構成する。この構成によれば、発振回路用ＦＥＴのゲートに直列帰還素子を設ける構成であるので、回路を複雑化させることなく、高周波での反射利得が容易に得られ、安価なプロセスを用いて高周波発振回路を実現できる。また、ゲート部に直列帰還素子を設けた構成であるので高周波帯における負性抵抗（反射利得）の設計が容易となる。
【００３９】
上記増幅回路１１はＧａＡｓのＭＭＩＣ（MonolithicMicrowave Integrated Circuits）で構成する。このＭＭＩＣの受動素子は、スパイラルインダクタ、ミアンダインダクタ、ＭＩＭキャパシタ等として構成する。
【００４０】
このＭＭＩＣの回路基板への接続には半田バンプを用いることが望ましい。セルフアライメントにより、位置精度の高い実装ができることと、接続のための線路が低インダクタンスであるため、実装部・引き回しに起因する寄生成分の影響を小さくすることができ、広帯域化が図れるからである。また、実装部のばらつきの影響を受けないため、特性ばらつきを低減できるとともに小型にレイアウトすることができる。また、１０ＧＨｚ以上において、増幅回路１１のＱ１，Ｑ２をディスクリートＦＥＴで構成したとすると、ＦＥＴ間の実装（ワイヤ、バンプなど）による接続のための電気長が１／２波長以上になってしまうが、これをＭＭＩＣで構成することにより電気長を１／２波長未満に構成できる。
【００４１】
図３は図２に示した共振回路１０の回路図である。この例では、線路ＳＬ３の所定点と接地との間に共振器ＲＥを設け、線路ＳＬ３の先端を抵抗Ｒｔで終端している。
【００４２】
このように線路の所定位置に共振器を結合させた線路ＳＬ３を、図２に示した増幅回路１１の発振回路用ＦＥＴ Ｑ１のソースに接続することによって、共振回路１０から発振回路用ＦＥＴ Ｑ１のソースを見た時の抵抗が負性抵抗素子として作用し、共振回路１０と発振回路用ＦＥＴ Ｑ１による回路とが帯域反射型（反作用型）発振器として作用する。この共振回路１０内の共振器ＲＥの具体的な構成については、別の実施形態で示す。
【００４３】
図４は、上記共振回路１０から増幅回路１１側を見た反射利得（負性抵抗）の周波数特性を示す図である。
【００４４】
この高周波発振回路１０１の発振周波数は共振回路１０の共振周波数で定まるが、共振回路１０から増幅回路１１側を見た反射利得の周波数特性が重要である。図４（Ａ）はバッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の電気長を発振周波数で１／１８波長、すなわち１／２波長未満（電気角１８０°未満）とした場合、図４（Ｂ）はそれを（１／２＋１／１８）波長、すなわち１／２波長以上（電気角１８０°以上）にした場合の例である。
【００４５】
図４（Ｂ）に示すように、Ｑ２のゲートとＱ１のドレインとの間の電気長を発振周波数の１／２波長以上とした場合に、発振周波数（この例では２４ＧＨｚ）より低域側に不要な利得ＳＧが出現する。これは、使用周波数帯域内においてバッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の線路長（電気長）に応じて位相が回転し、それに応じて共振する周波数が現れるためである。
【００４６】
このような不要利得ＳＧが出現すると、それに隣接して利得が大きく落ち込む帯域が生じて、例えば２４ＧＨｚを中心とする使用可能な周波数帯域が狭くなる。
【００４７】
これに対して、上記電気長を１／２波長未満とすれば、図４（Ａ）のように、この例では２４ＧＨｚを中心として広い周波数帯域で使用可能な高周波発振回路が得られる。
【００４８】
このように、不要利得が出現すると、発振周波数を中心とする所定帯域で所望の高利得が得られる周波数帯域幅が狭くなる。
【００４９】
バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の電気長を発振周波数で１／２波長未満とした場合、少なくとも発振周波数より低域側に不要利得が生じることはないので、増幅回路１１は発振周波数を中心として広い周波数帯域で高利得特性が得られる。そのため、発振余裕度が大きくなり、素子のばらつきに対して余裕を持つことができる。
【００５０】
《第２の実施形態》
図５は第２の実施形態に係る高周波発振回路の回路図である。図２に示した高周波発振回路１０１では、バッファアンプ用ＦＥＴ Ｑ２のソースと発振回路用ＦＥＴ Ｑ１のドレインとの間をインダクタＬ２で接続したが、図５に示す高周波発振回路１０２では、Ｑ２のソースとＱ１のドレインとの間を発振周波数の波長で略１／４波長の線路ＳＬ４で接続している。その他の構成は図２に示したものと同様である。
【００５１】
このように略１／４波長の線路で接続することによって、この線路ＳＬ４のキャパシタＣ２側は高周波的に短絡であるので、Ｑ１のドレインに接続されている他端は等価的に開放と見なせる。そのため、発振回路用ＦＥＴ Ｑ１の動作に影響を与えることなく直流電流経路として作用させることができる。
【００５２】
また、このような線路ＳＬ４を用いれば、集中定数のインダクタが形成できないような高周波帯で用いる場合でもパターン形成が容易になる。
【００５３】
《第３の実施形態》
図６は第３の実施形態に係る高周波発振回路の回路である。この高周波発振回路１０３は、バッファアンプ用ＦＥＴ Ｑ２のゲートバイアス端子Ｖｇに対して制御電圧Ｖｇｇを印加するように構成している。すなわち、第１・第２の実施形態ではバッファアンプ用ＦＥＴ Ｑ２に対して、その動作時に必要なゲートバイアス電圧をゲートバイアス端子Ｖｇに印加するように外部にバイアス回路を構成したが、図６に示す例では制御電圧ＶｇｇによってＱ２のＯＮ／ＯＦＦを制御可能としている。その他の構成は図２に示したものと同様である。
【００５４】
バッファアンプ用ＦＥＴ Ｑ２はデプレッション型のＮチャンネルＦＥＴであるので、制御電圧Ｖｇｇが所定の正電圧である時、Ｑ２は動作領域で動作し、制御電圧Ｖｇｇを所定の負電圧とすることによりＱ２を遮断状態に保つことができ、これによって発振信号の出力を任意に制御できる。例えばＶｄｄ＝３．０Ｖで、Ｖｇｇ＝１．５ＶのときＱ２がオン状態になるとき、Ｖｇｇ＝−１．０Ｖとすることにより、Ｑ２をオフすることができる。
【００５５】
またＱ２のオフにより、図中の矢印で示す直流電流経路が遮断されて、発振回路ＦＥＴ Ｑ１の動作が停止し、全体の消費電流が極めて小さくなる。そのため、間欠的に用いる発振回路である場合に全体の電力消費を抑えることができる。
【００５６】
また、仮に電源電圧の供給／遮断によって発振動作をスイッチすると、電源端子等に接続されているバイパスキャパシタの影響により、高周波発振回路の間欠駆動に応答遅れが生じるが、この実施形態の構成によれば、上記バイパスキャパシタの影響を受けないので、応答遅れなく高速で間欠駆動することができる。
【００５７】
《第４の実施形態》
図７は第４の実施形態に係る高周波発振回路の回路図である。この高周波発振回路１０４の発振回路用ＦＥＴ Ｑ１のソースはインダクタＬ３および抵抗Ｒ３の直列回路を介して接地している。また、バッファアンプ用ＦＥＴ Ｑ２のソースとＱ１のドレインとの間にはインダクタＬ２および抵抗Ｒ２の直列回路を接続している。
【００５８】
またＱ１のドレインとＱ２のゲートとの間は直流カットキャパシタを介することなく線路ＳＬ２で接続している。このような構成により、電源端子Ｖｄからの直流電流はＬ１→Ｑ２→Ｒ２→Ｌ２→Ｑ１→Ｌ３→Ｒ３の経路で流れる。
【００５９】
それと同時に、Ｑ１のドレイン電圧がＱ２のゲートバイアス電圧として印加され、外部からゲートバイアス電圧を印加することなくバッファアンプ用ＦＥＴ Ｑ２を動作させることができる。
【００６０】
このように、バッファアンプ用ＦＥＴ Ｑ２のソースと発振回路用ＦＥＴ Ｑ１のドレインとの間に抵抗Ｒ２を挿入し、発振回路用ＦＥＴ Ｑ１のソースと接地電極との間に抵抗Ｒ３を入れることにより、発振回路用ＦＥＴ Ｑ１およびバッファアンプ用ＦＥＴ Ｑ２の動作点を決定することができる。これにより、ゲート部配線、分圧抵抗、およびＤＣカットキャパシタを省略することができ、回路構成を簡略化できる。
【００６１】
《第５の実施形態》
第５の実施形態では図８を参照して各種共振回路の具体的な構成例を示す。図３にすでに共振回路の例を示したが、それを具体的に表したものである。
図８（Ａ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗Ｒｔで終端している。そして、この線路ＳＬ３の所定位置に円柱形状の誘電体共振器ＲＥ１を配置して両者を結合させている。この共振器ＲＥ１の結合点で、線路ＳＬ３を伝搬する信号のうち共振周波数付近の周波数をもつ信号のみ選択的に反射する。
【００６２】
図８（Ｂ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗Ｒｔで終端するとともに、所定位置に１／４波長のオープンスタブＳＴ１を形成している。これにより、オープンスタブＳＴ１の付け根部分が等価的に短絡点となり、線路ＳＬ３を伝搬する信号が反射する。
【００６３】
図８（Ｃ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗Ｒｔで終端するとともに、線路ＳＬ３の所定位置に略１／２波長の長さの線路ＳＬ４を介してマイクロストリップライン共振器ＲＥ２を接続している。この共振器ＲＥ２の接続は、共振器の中央からオフセットさせて接続させる。この共振器ＲＥ２は両端開放の１／２波長共振器として作用する。この線路ＳＬ４の結合点で、線路ＳＬ３を伝搬する信号が反射する。
【００６４】
また図８（Ｄ）の例では、図８（Ａ）と異なり、線路ＳＬ３の端部を抵抗Ｒｔを介して直流的に接地するのではなく、端部にオープンスタブＳＴ２を設けている。このスタブＳＴ２は１／４波長のオープンスタブであり、抵抗Ｒｔとの接続点は等価的に短絡となる。この構成によれば、増幅回路１１の電源からの直流電流が線路ＳＬ３に流れないので、増幅回路１１の直流電流経路とは独立して共振回路１０を設計できる。
【００６５】
図８（Ｅ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗Ｒｔで終端するとともに、線路ＳＬ３の所定位置に略１／２波長線路の共振器ＲＥ３を磁界（誘導）結合させている。この共振器ＲＥ３の結合点で、線路ＳＬ３を伝搬する信号のうち共振周波数付近の周波数をもつ信号のみ選択的に反射する。
【００６６】
図８（Ｆ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗Ｒｔで終端するとともに、線路ＳＬ３の所定位置に略１／２波長線路の共振器ＲＥ３を電界（容量）結合させている。この共振器ＲＥ３の結合点で、線路ＳＬ３を伝搬する信号のうち共振周波数付近の周波数をもつ信号のみ選択的に反射する。
【００６７】
なお、図８（Ａ）（Ｄ）（Ｅ）（Ｆ）では各共振器を線路ＳＬと同一平面に配置した例を示したが、共振器と線路ＳＬ３とは別の層に配置してもよい。
【図面の簡単な説明】
【００６８】
【図１】特許文献１に示されている高周波発振回路の回路図である。
【図２】第１の実施形態に係る高周波発振回路の回路図である。
【図３】同高周波発振回路の共振回路の構成を示す図である。
【図４】同高周波発振回路のバッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインと間の電気長による特性変化の例を示す図である。
【図５】第２の実施形態に係る高周波発振回路の回路図である。
【図６】第３の実施形態に係る高周波発振回路の回路図である。
【図７】第４の実施形態に係る高周波発振回路の回路図である。
【図８】第５の実施形態に係る高周波発振回路で用いる共振回路の具体的な構成例を示す図である。
【符号の説明】
【００６９】
１０−共振回路
１１−増幅回路
１２−負荷回路
１０１〜１０４−高周波発振回路
Ｑ１−発振回路用ＦＥＴ
Ｑ２−バッファアンプ用ＦＥＴ
ＳＬ１−線路（直列帰還素子）
ＳＬ２−線路
ＲＥ−共振器
Ｌ１，Ｌ３−インダクタ
Ｌ２−直流電流経路用インダクタ
Ｃ１−直流カットキャパシタ
Ｃ２，Ｃ３−キャパシタ
Ｖｇ−ゲートバイアス端子
Ｖｄ−電源端子
Ｖｇｇ−制御電圧
Ｖｄｄ−電源電圧
【特許請求の範囲】
【請求項１】
発振回路用ＦＥＴを有する発振回路、バッファアンプ用ＦＥＴを有するバッファアンプ、および共振回路を備えた高周波発振回路であって、
前記発振回路用ＦＥＴのゲートを、直列帰還素子を介して接地し、前記発振回路用ＦＥＴのソースを直流的に接地し、前記発振回路用ＦＥＴのソースに前記共振回路を接続し、前記バッファアンプ用ＦＥＴのドレインを電源に接続し、前記バッファアンプ用ＦＥＴにキャパシタを介して発振信号の出力端子を接続し、前記バッファアンプ用ＦＥＴのソースを高周波的に接地し、且つ、当該バッファアンプ用ＦＥＴのソースを、直流電流経路用インダクタを介して前記発振回路用ＦＥＴのドレインに接続し、前記バッファアンプ用ＦＥＴのゲートと前記発振回路用ＦＥＴのドレインとを直流カットキャパシタおよび線路を介して接続するとともに、前記バッファアンプ用ＦＥＴのゲートと前記発振回路用ＦＥＴのドレインとの間の電気長を発振周波数の１／２波長未満とした高周波発振回路。
【請求項２】
前記直流電流経路用インダクタは、発振周波数でインピーダンスがほぼ最大となるものである請求項１に記載の高周波発振回路。
【請求項３】
前記直流電流経路用インダクタに代えて、前記バッファアンプ用ＦＥＴのソースを発振周波数に対する１／４波長線路を介して前記発振回路用ＦＥＴのドレインに接続した、請求項１に記載の高周波発振回路。
【請求項４】
前記バッファアンプ用ＦＥＴのゲート電圧を制御して前記バッファアンプ用ＦＥＴをオン／オフする制御端子を設けた請求項１〜３のいずれかに記載の高周波発振回路。
【請求項５】
発振周波数は１０ＧＨｚ以上であり、前記発振回路用ＦＥＴおよび前記バッファアンプ用ＦＥＴによる増幅回路部分を集積回路で構成した請求項１〜４のいずれかに記載の高周波発振回路。
【請求項１】
発振回路用ＦＥＴを有する発振回路、バッファアンプ用ＦＥＴを有するバッファアンプ、および共振回路を備えた高周波発振回路であって、
前記発振回路用ＦＥＴのゲートを、直列帰還素子を介して接地し、前記発振回路用ＦＥＴのソースを直流的に接地し、前記発振回路用ＦＥＴのソースに前記共振回路を接続し、前記バッファアンプ用ＦＥＴのドレインを電源に接続し、前記バッファアンプ用ＦＥＴにキャパシタを介して発振信号の出力端子を接続し、前記バッファアンプ用ＦＥＴのソースを高周波的に接地し、且つ、当該バッファアンプ用ＦＥＴのソースを、直流電流経路用インダクタを介して前記発振回路用ＦＥＴのドレインに接続し、前記バッファアンプ用ＦＥＴのゲートと前記発振回路用ＦＥＴのドレインとを直流カットキャパシタおよび線路を介して接続するとともに、前記バッファアンプ用ＦＥＴのゲートと前記発振回路用ＦＥＴのドレインとの間の電気長を発振周波数の１／２波長未満とした高周波発振回路。
【請求項２】
前記直流電流経路用インダクタは、発振周波数でインピーダンスがほぼ最大となるものである請求項１に記載の高周波発振回路。
【請求項３】
前記直流電流経路用インダクタに代えて、前記バッファアンプ用ＦＥＴのソースを発振周波数に対する１／４波長線路を介して前記発振回路用ＦＥＴのドレインに接続した、請求項１に記載の高周波発振回路。
【請求項４】
前記バッファアンプ用ＦＥＴのゲート電圧を制御して前記バッファアンプ用ＦＥＴをオン／オフする制御端子を設けた請求項１〜３のいずれかに記載の高周波発振回路。
【請求項５】
発振周波数は１０ＧＨｚ以上であり、前記発振回路用ＦＥＴおよび前記バッファアンプ用ＦＥＴによる増幅回路部分を集積回路で構成した請求項１〜４のいずれかに記載の高周波発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１０５５５６（Ｐ２００９−１０５５５６Ａ）
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願番号】特願２００７−２７４０５９（Ｐ２００７−２７４０５９）
【出願日】平成１９年１０月２２日（２００７．１０．２２）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願日】平成１９年１０月２２日（２００７．１０．２２）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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