高密度相互接続（ＨＤＩ）基材材料上の誘電コーティングを貫く固体ブラインドビアを形成する方法
導電性コア（１０）を第一除去可能材料でコーティングする工程；該第一除去可能材料中に開口部を作成し、該導電性コアの一部を曝露する工程；該導電性コアの曝露された一部上に導電性材料（３４）をめっきする工程；該導電性材料を第二除去可能材料でコーティングする工程；該第一除去可能材料を除去する工程；該導電性コアを誘電コーティング（４４）で電気泳動的にコーティングする工程；および、該第二除去可能材料を除去する工程を包含する方法が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は、電子回路アセンブリ、より詳細には高密度相互接続（ＨＤＩ）基材を備える回路アセンブリ、およびその製造に関する。
【背景技術】
【０００２】
（発明の背景）
電気部品（例えば、抵抗器、トランジスターおよびコンデンサー）は、一般的には、プリント回路基板のような回路パネル構造上に取り付けられる。回路基板は、通常、誘電材料の概ね平坦なシートを備え、シートの主要な平坦な表面上に、または主要な両表面上に導電体が配置される。上記導電体は、一般的には、金属材料（例えば、銅）から形成され、そして上記基板に取り付けられた電気部品を相互接続するのに役立つ。
【０００３】
超小型電子回路パッケージは様々なサイズで作製される。１つのパッケージ層（ｌｅｖｅｌ）は、複数の超小型回路および／または他の構成部品を含む半導体チップを備える。そのようなチップは、通常半導体（例えば、ケイ素など）から作製される。中間パッケージ層（また、チップ規模パッケージ（ＣＳＰ）とも呼ばれる）は、多層基材および複数のチップを備え得る。これらの中間パッケージ層は、より大規模の回路カード、マザーボードなどに装着され得る。上記中間パッケージ層は、構造支持、大規模基板へのより小規模の回路の移行的集積化（ｔｒａｎｓｉｔｉｏｎａｌ ｉｎｔｅｇｒａｔｉｏｎ）、および回路部品からの熱の散逸を含む、回路アセンブリ全体におけるいくつかの目的に役立つ。従来の中間パッケージ層に使用される基材は、様々な物質、例えば、セラミックス、ガラス繊維強化ポリエポキシド、およびポリイミドを含んできた。
【０００４】
高密度かつ複雑な相互接続を提供する回路パネル構造に対する必要性が高まってきた。このような必要性に対しては多層回路パネル構造を用いて取り組まれ得るが、このような多層回路アセンブリの製造は、重大な欠点を提示してきた。付着する回路の層が増加するにつれ、誘電層を穿孔することによって穴およびビアを整列させることが困難である。レーザーによる穿孔はビアを形成するための最も一般的な方法であり、この方法は、このような回路アセンブリを製造するのにかなりのコストを加え得る。
【０００５】
一般的に、多層パネルは、個々の両面回路パネル上に適切な導電体を設けることにより作製される。そのとき、上記パネルは、隣接するパネルの各組の間に配置される「プレプレグ材」と一般に呼ばれる、未硬化または部分的に硬化した誘電材料の１つ以上の層と共に、パネルの上に他のパネルが積層されたものである。このようなスタックは、通常、熱および圧力で硬化し、１つの塊を形成する。硬化後、代表的には、異なる基板間での電気的接続が所望される位置で、上記スタックを貫通するように穿孔して穴が開けられる。その結果得られた穴、すなわち「スルービア（ｔｈｒｏｕｇｈ ｖｉａ）」は、次いで、通常、穴の内部をめっきすることにより、導電性材料でコーティングされるかまたは充填され、めっきスルービアを形成する。深さ対直径の比が大きい穴を穿孔して開けることは困難であり、それ故、このようなアセンブリで用いられる穴は、比較的大きくなければならず、そしてアセンブリにおいて多大なスペースを消費する。
【０００６】
回路層が別の回路層の最上部の上に構築される適用において、誘電材料は、代表的には、回路化された層を分ける。代表的に回路アセンブリに使用されるポリマー性誘電材料は、熱可塑性ポリマーまたは熱硬化性ポリマーである。熱硬化性材料は、代表的には最初に硬化し、コンフォーマル（ｃｏｎｆｏｒｍａｌ）コーティングを形成する。コンフォーマルコーティングされた基材は、多孔性基材の孔に一致する貫通孔を含み得るが、ブラインドビアは、代表的には、穿孔（例えば、レーザーによる穿孔）により形成される。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
機械的穿孔技術およびレーザー穿孔技術に比べて、ビア形成コストを減少させる製造技術を用いて基材中に固体ブラインドビア、または導電性を高めた構造を形成する方法を提供することが所望される。
【課題を解決するための手段】
【０００８】
（発明の要旨）
第一の局面において、本発明は、導電性コアを第一除去可能材料でコーティングする工程、上記第一除去可能材料中に開口部を作成し上記導電性コアの一部を曝露する工程、上記導電性コアの曝露された一部上に導電性材料をめっきする工程、上記めっきされた導電性材料の一部を第二除去可能材料でコーティングする工程、上記第一除去可能材料を除去する工程、上記導電性コアを誘電コーティングで電気泳動的にコーティングする工程、および上記第二除去可能材料を除去する工程を包含する方法を提供する。
【０００９】
別の局面において、本発明は、導電性コア上に誘電コーティング、および上記誘電コーティング中の開口部を通り抜けて伸長している導電性ビアを有する基材へ第一導電性材料の層を付着させる工程、上記第一導電性材料に第一除去可能材料の層を付着させる工程、上記第一除去可能材料中に開口部を形成し、めっきされる導電性材料の領域を曝露する工程、上記第一導電性材料の曝露された領域上に第二導電性材料をめっきする工程、上記第一導電性材料および第二導電性材料に第二除去可能材料の層を付着させる工程、上記第二除去可能材料中に開口部を形成し、めっきされる上記第二導電性材料の領域を曝露する工程、および上記第一導電性材料の曝露された領域上に第三導電性材料をめっきする工程を包含する方法を提供する。
【００１０】
別の局面において、本発明は以下：（ａ）導電性表面上に電着可能な誘電コーティングを付着させる工程、（ｂ）上記誘電コーティングを硬化させる工程、（ｃ）上記誘電コーティング上に接着層およびシード（ｓｅｅｄ）層を堆積させる工程、（ｄ）上記シード層に第一除去可能材料の層を付着させる工程、（ｅ）上記第一除去可能材料中に開口部を形成し、上記シード層の領域を曝露する工程、（ｆ）上記シード層の曝露された領域へ第一導電性材料を電着させる工程、（ｇ）第二除去可能材料の層を付着させる工程、（ｈ）上記第二除去可能材料中に開口部を形成し、上記第一導電性材料の領域を曝露する工程、（ｉ）上記第一導電性材料の曝露された領域に第二導電性材料をめっきする工程、（ｊ）上記第一除去可能材料および第二除去可能材料を除去する工程、（ｋ）上記シード層の非めっき部分を除去することにより第一基材を形成する工程、工程（ａ）〜工程（ｋ）を繰り返して第二基材を形成する工程、および、上記第一基材と第二基材との間にある誘電材料の層と共に上記第一基材および第二基材を積層させる工程、上記第一基材と第二基材との間に少なくとも１つの相互接続部を形成する工程を包含する方法を提供する。
【００１１】
別の局面において、本発明は、導電性コア上に誘電コーティング、および上記誘電コーティング中の開口部を通り抜けて伸長する導電性ビアを有する基材へ第一導電性材料の層を付着させる工程、上記第一導電性材料をめっきしパターン作成する工程、回路層を形成する工程、パターン形成された回路層の上だけにめっきレジストの層を付着させる工程、上記めっきレジスト中に開口部を形成し、めっきされる上記パターン形成された回路層の領域を曝露する工程、上記第一導電性材料の曝露された領域上に第二導電性材料をめっきする工程、およびめっきレジストを除去する工程を包含する方法を提供する。
【図面の簡単な説明】
【００１２】
【図１】図１は、基材のコア層の平面図である。
【図２】図２は、線２−２に沿って切られた図１のコア層の断面図である。
【図３】図３は、中間体の構造の平面図である。
【図４】図４は、線４−４に沿って切られた図３の中間体の構造の断面図である。
【図５】図５は、中間体の構造の平面図である。
【図６】図６は、線６−６に沿って切られた図５の中間体の構造の断面図である。
【図７】図７は、中間体の構造の平面図である。
【図８】図８は、線８−８に沿って切られた図７の中間体の構造の断面図である。
【図９】図９は、中間体の構造の平面図である。
【図１０】図１０は、線１０−１０に沿って切られた図９の中間体の構造の断面図である。
【図１１】図１１は、中間体の構造の平面図である。
【図１２】図１２は、線１２−１２に沿って切られた図１１の中間体の構造の断面図である。
【図１３】図１３は、中間体の構造の平面図である。
【図１４】図１４は、線１４−１４に沿って切られた図１３の中間体の構造の断面図である。
【図１５】図１５は、基材の平面図である。
【図１６】図１６は、線１６−１６に沿って切られた図１５の基材の断面図である。
【図１７】図１７は、中間体の構造の平面図である。
【図１８】図１８は、線１８−１８に沿って切られた図１７の中間体の構造の断面図である。
【図１９】図１９は、中間体の構造の平面図である。
【図２０】図２０は、線２０−２０に沿って切られた図１９の中間体の構造の断面図である。
【図２１】図２１は、中間体の構造の平面図である。
【図２２】図２２は、線２２−２２に沿って切られた図２１の中間体の構造の断面図である。
【図２３】図２３は、中間体の構造の平面図である。
【図２４】図２４は、線２４−２４に沿って切られた図２３の中間体の構造の断面図である。
【図２５】図２５は、中間体の構造の平面図である。
【図２６】図２６は、線２６−２６に沿って切られた図２５の中間体の構造の断面図である。
【図２７】図２７は、中間体の構造の平面図である。
【図２８】図２８は、線２８−２８に沿って切られた図２７の中間体の構造の断面図である。
【図２９】図２９は、中間体の構造の平面図である。
【図３０】図３０は、線３０−３０に沿って切られた図２９の中間体の構造の断面図である。
【図３１】図３１は、中間体の構造の平面図である。
【図３２】図３２は、線３２−３２に沿って切られた図３１の中間体の構造の断面図である。
【図３３】図３３は、基材の平面図である。
【図３４】図３４は、線３４−３４に沿って切られた図３３の基材の断面図である。
【発明を実施するための形態】
【００１３】
（発明の詳細な説明）
一局面において、本発明は、導電性突起形状物（例えば、固体ブラインドビアまたは柱）を製造する方法を提供し、ここで、上記導電性突起形状物は回路基板または基材の誘電コーティングを貫通して伸長し、上記回路基板または基材は、チップ規模パッケージ（ＣＳＰ）の構成部品として、または高密度内部接続（ＨＤＩ）基材として使用され得る。
【００１４】
図面を参照すると、図１は、基材または回路基板の導電性コアを形成するために使用され得る導電性材料のシート１０の平面図である。図２は、線２−２に沿って切られた図１のコアの断面図である。任意の開口部、すなわちビア１２およびビア１４は上記コア中に設けられ得る。
【００１５】
上記コアは、導電性材料、例えば、ニッケル−鉄合金であり得る。好ましいニッケル−鉄合金は、約６４重量％の鉄および３６重量％のニッケルを含むＩＮＶＡＲ（Ｉｍｐｈｙ Ｓ．Ａ．（１６８ Ｒｕｅ ｄｅ Ｒｉｖｏｌｉ，Ｐａｒｉｓ，Ｆｒａｎｃｅ）により所有されている商標）であり得る。この合金は低い熱膨張係数を有し、チップを作製するために使用されるケイ素材料の熱膨張係数と類似する。低い熱膨張係数は、保管中または通常使用中の熱サイクルに起因する回路基板またはチップ規模パッケージの連続的なより大規模の層またはより小規模の層の間での接着接合部の破損を防ぐ目的で所望される。ニッケル−鉄合金が上記導電性コアとして使用される場合、金属銅の層が導電性コアの全表面に付着し得、導電性が高められたＣｕ／Ｉｎｖａｒ／Ｃｕ構造を形成し得る。上記金属銅の層は、従来の手段（例えば、電気めっきまたは金属蒸着）により付着し得る。銅の層は、代表的には１ミクロン〜２０ミクロンの厚さを有し得る。
【００１６】
他の実施形態において、上記基材のコア層は、様々な材料、例えば、金属（例えば、未処理鋼もしくは亜鉛めっき鋼、アルミニウム、金、ニッケル、銅、マグネシウム、または上述金属のいずれかの合金であり得る）、および導電性炭素コーティングされた材料またはメタライズ（ｍｅｔａｌｌｉｚｅｄ）非導電性材料（例えば、スパッタリングされたセラミック（ｓｐｕｔｔｅｒｅｄ ｃｅｒａｍｉｃ）またはコーティングされたプラスチック）のいずれかを含み得る。より詳細には、上記基材は、銅箔、ニッケル−鉄合金、およびこれらの組み合わせから選択される金属コアを備え得る。上記基材はまた、上述の金属またはそれらの組み合わせのいずれかからなる多孔性基材であり得る。
【００１７】
いくつかの実施形態において、上記導電性コアは約２０ミクロン〜４００ミクロン、好ましくは１５０ミクロン〜２５０ミクロンの厚さを有し得る。上記コアは複数の穴を備え得、上記穴は一定のサイズおよび形状を有しても有さなくともよい。１つの実施形態において、上記穴が円形である場合、穴の直径は、約８ミル（２０３．２ミクロン）であり得る。上記穴は必要に応じてより大きくてもより小さくてもよい。
【００１８】
第一除去可能材料の層は、レジスト（また、めっきレジストとも呼ばれる）であり得、上記コアに付着する。このことは、図３および図４に例示される。図３は、めっきレジスト１８でコーティングされたコア１０を備える、基材の中間体の構造１６の平面図である。図４は、線４−４に沿って切られた図３の中間体の構造の断面図である。上記めっきレジストは、公知技術を用いてパターン形成され得、図５および図６に示される通り、ブラインドビア スタッド（ｓｔｕｄ）および他の突起形状物が予定される場所でめっきレジスト中に開口部を形成し得、上記導電性金属コアの一部を曝露し得る。例えば、上記めっきレジストは、画像が作成されて（ｉｍａｇｅｄ）現像され得、ブラインドビア、導電性スタッド、または他の突起形状物が所望される場所で、めっきレジスト中に１つ以上の開口部２０、２２および２４を生成し得、上記導電性コアの表面の１つ以上の部分２６、２８および３０を曝露する。
【００１９】
上記めっきレジストは、腐食溶液中で現像可能、かつ剥離可能なネガ型で作用する（ｎｅｇａｔｉｖｅ−ａｃｔｉｎｇ）感光性レジストであっても、酸性溶液中で現像可能、かつ剥離可能なポジ型で作用する（ｐｏｓｉｔｉｖｅ−ａｃｔｉｎｇ）感光性レジストであってもよい。図４の例では、積層めっきレジストが使用される。上記積層めっきレジストは開口部上をテント状に覆う。除去可能コーティングの他のタイプはまた、穴を満たしても、上記穴の壁をコーティングしてもよく、そして使用され得る。
【００２０】
ネガ型で作用するフォトレジストとしては、液体組成物または乾燥膜型組成物が挙げられる。液体組成物は、ロール塗り技術、カーテン塗り、または電着により付着する。好ましくは、液体フォトレジストは電着によって、より好ましくはカチオン電着によって付着する。電着可能な組成物は、イオン性ポリマー材料を含み、このイオン性ポリマー材料は、カチオン性であってもアニオン性であってもよく、ポリエステル、ポリウレタン、アクリル、およびポリエポキシドから選択され得る。
【００２１】
上記第一除去可能材料が感光性材料である場合、上記感光層が付着した後、所望されるパターンを有するフォトマスクが上記感光性層上に配置され得、層状基材は、十分なレベルの適した化学線源に曝露され得る。本明細書中で使用される場合、用語「十分なレベルの化学線」は、ネガ型で作用するレジストの場合には放射線に曝露される領域でモノマーをポリマー化させるか、またはポジ型で作用するレジストの場合にはポリマーをモノマーに分解する、もしくはポリマーをより溶解性にするレベルの放射線を指す。このことは、放射線に曝露された領域と放射線が遮蔽された領域との間に溶解性の差をもたらす。
【００２２】
上記フォトマスクは放射線源への曝露後除去され得、層状基材は従来の現像液を用いて現像され得、感光層のより溶解性の高い部分を除去し得、下にある金属層の選択された領域をあらわにし得る。この工程の間にあらわにされた金属は、次いで、上記金属を水溶性の金属錯体に変換する金属腐食剤を用いてエッチングされ得る。水溶性錯体は水の吹き付けにより除去され得る。
【００２３】
図７および図８に示される通り、次いで、上記基材は導電性材料（例えば、銅）で電気めっきされる。それゆえ、導電性材料は上記めっきレジスト中の開口部、および導電性基材の曝露された領域上に堆積し、曝露された領域において、導電性突起形状物（例えば、柱またはスタッド３２、３４または３６）の形成をもたらす。上記めっきを実行するために、上記基材はめっき浴中に浸され得、上記コアと上記浴との間に電圧がかけられ得る。上記めっきレジストは非導電性であるので、上記めっきレジスト中に開口部が存在する場所でのみめっきが生じる。
【００２４】
電気めっきおよびスタッドの形成後、第二除去可能材料３８、４０および４２が付着する。図９および図１０に示される通り、上記第二除去可能材料は、突起形状物の最上層上に形成される。上記第二除去可能材料は、電着可能なフォトレジストであり得る。上記電着可能なフォトレジストは、曝露された金属を有する構造、すなわち、めっき工程の間に形成されるスタッドまたは柱の領域に付着するのみである。１つの実施形態において、上記電着可能なフォトレジストは、ポジ型で作用するカチオン性フォトレジストであり、酸性溶液中で現像可能かつ剥離可能である。上記電着可能なフォトレジストはまた、ネガ型で作用するフォトレジストであり得、腐食溶液中で現像可能かつ剥離可能である。
【００２５】
適したポジ型で作用する感光性樹脂としては、当業者に公知である任意のものが挙げられる。例としては、ジニトロ−ベンジル官能性ポリマーが挙げられる。そのような樹脂は、高い感光性を有する。一例では、樹脂製感光層は、ジニトロ−ベンジル官能性ポリマーを含む組成物であり得、代表的にはスプレーにより付着させる。ニトロベンジル官能性ポリマーもまた適する。上記感光層はまた、ジニトロベンジル官能性ポリウレタンおよびエポキシ−アミンポリマーを含む電着可能な組成物であり得る。この例において電着可能なフォトレジストにより覆われる領域は、所望される形状物を溶かすために暴露される必要は無いので、上記コーティングがレジストである必要は無いが、ただ除去可能コーティングである必要がある。
【００２６】
次いで、上記第一除去可能材料は除去される。上記第一除去可能材料がフォトレジストである場合、図１１および図１２に示される通り、上記基材は紫外線（ＵＶ）に曝露され得、柱またはスタッドの最上面を覆うフォトレジストを光分解、またはモノマーに分解し得る。あるいは、上記フォトレジストは別のタイプの除去可能材料に取り替えられ得るので、上記フォトレジストを曝露する工程は削除され得る。
【００２７】
上記第一除去可能材料および第二除去可能材料に対して異なる材料を使用することにより、それらの材料は異なる化学を使用して除去され得る。したがって、上記第二除去可能材料３８、４０および４２は、上記スタッドまたは柱の最上面上に元のままで残る。
【００２８】
誘電コーティング４４は次いで、電気泳動的に付着し、図１３および図１４に示されるように、柱、スタッドまたは他の形状物の最上面上に残存する第二除去可能材料により覆われた領域を除いて、上記導電性基材をコンフォーマルコーティングする。曝露された金属を伴う領域のみが、上記誘電材料でコーティングされる。スタッドまたは柱の最上面は依然として電着可能なフォトレジスト（または他の除去可能コーティング）で覆われており、それにより、誘電コーティングでコーティングされない。上記フォトレジストを曝露する工程が実行される場合、上記誘電材料の付着および硬化の前または後に実行され得る。
【００２９】
上記誘電コーティングは上記コアの曝露された表面に付着し、その表面上にコンフォーマルコーティングを形成する。本明細書中で使用される場合、「コンフォーマル」膜または「コンフォーマル」コーティングは、実質的に均一な厚みを有する膜またはコーティングを指し、この膜またはコーティングは、上記コアの穴の内部（しかし、好ましくは、塞いでいない）の表面を含むコアのトポグラフィーと一致する。上記誘電コーティングの膜厚は、代表的には、５ミクロンと５０ミクロンとの間である。より薄い膜厚は種々の理由で所望される。例えば、薄い膜厚を有する誘電コーティングは、より小規模の回路を可能にし得る。しかし、上記誘電コーティングの厚さは、完成した基材の性能要件により決定され得る。
【００３０】
上記誘電材料は、非電導性基材または絶縁体である。低誘電率を有する材料は、高周波の高速デジタルアプリケーションに対して所望され、ここで、基材およびコーティングのキャパシタンスが回路の信頼性の高い機能に対して重大である。
【００３１】
上記誘電コーティングは、様々なコーティング組成物のうちの任意のものから形成され得る。上記誘電コーティングは、熱可塑性組成物から形成され得、ここで、上記組成物が付着したときに、溶媒（すなわち、有機溶媒および／または水）が吹き払われるか、または蒸発し、それによって基材上に誘電コーティングの膜を形成する。上記誘電コーティングはまた、硬化性組成物または熱硬化性組成物から形成され得、ここで、上記組成物が上記基材に付着し、硬化したとき、誘電コーティングの硬化した膜が形成される。上記誘電コーティングは、十分な絶縁特性および耐炎特性を確実にする所望される誘電率を有するコーティングを提供する任意のコーティング付着技術により付着し得る。
【００３２】
上記誘電コーティングは、例えば、浸漬コーティング、蒸着、電着および自動泳動（ａｕｔｏｐｈｏｒｅｓｉｓ）を含む任意の適したコンフォーマルコーティング法により付着し得る。蒸着により付着する誘電コーティングの例としては、ポリ−（パラ−キシリレン）（置換および非置換ポリ−（パラ−キシリレン）の両方を含む）；シルセスキオキサン（ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）；およびポリ−ベンゾシクロブテンが挙げられる。電着により付着する誘電コーティングの例としては、アノードおよびカソードでのアクリル、エポキシ、ポリエステル、ポリウレタン、ポリイミドまたは含油樹脂性組成物が挙げられる。電着コーティングの使用は、上記ビア／スタッドの最上面が電着誘電コーティングの付着から十分に絶縁されるという事実を利用する。
【００３３】
特定の実施形態において、上記誘電コーティングは電着可能な感光性材料の電着により形成され得る。この実施形態において、上記誘電コーティングは、水性媒体中に分散した樹脂相を含む電着可能なコーティング組成物の電着により上記コアに付着し、ここで、上記樹脂相は、樹脂相中に存在する樹脂固形物の全重量を基として少なくとも１重量％の共有結合したハロゲン成分を有する。別の実施形態において、非感光性誘電材料が使用され得る。
【００３４】
上記電着可能コーティング組成物は、導電性基材（または、メタライゼーションによって導電性にされた基材）に電気泳動的に付着し得る。電着のための印加電圧は変えられてもよく、例えば、１ボルトのような低電圧から数千ボルトのような高電圧までであり得るが、代表的には５０ボルトと５００ボルトとの間であり得る。電流密度は、通常０．５アンペア／平方フィートと５アンペア／平方フィートとの間（０．５ミリアンペア／平方センチメートル〜５ミリアンペア／平方センチメートル）であり、電着の間に減少する傾向があり、このことは上記基材の曝露されている全表面上での絶縁コンフォーマル膜の形成を示している。上記コーティングが電着により付着した後、コーティングは硬化し、通常は、１分間〜４０分間、９０℃〜３００℃の範囲の高温にて熱で硬化し、上記コアの暴露されている全表面上にコンフォーマル誘電コーティングを形成する。
【００３５】
上記誘電コーティングの付着後、誘電コーティングは、１つ以上の所定の位置で除去され得、上記基材表面の１つ以上の部分を曝露し得る。上記誘電コーティングは様々な方法、例えば、アブレーション技術により除去され得る。そのようなアブレーションは、代表的にはレーザーを用いてまたは他の従来技術、例えば、機械的穿孔技術および化学的エッチング技術もしくはプラズマエッチング技術により実施される。感光性誘電コーティングが使用される場合、このコーティングは曝露され得、現像され得、上記開口部を形成し得る。
【００３６】
また、誘電コーティングの付着前に、上記基材表面は前処理されてもよく、さもなければ、上記誘電材料の付着のために準備されてもよい。例えば、上記誘電材料の付着前の洗浄、すすぎ、および／または付着促進体を用いる処理が適切であり得る。
【００３７】
最終的に、図１５および図１６に示される通り、上記第二除去可能材料（フォトレジストであり得る）が除去され、完成した基材４６が残る。図１５および図１６の構造を得るために、上記誘電コーティングは硬化するか、または部分的に硬化し（必要とされる場合）、残存するフォトレジスト（または他の除去可能コーティング）３８、４０および４２が除去される。この時点で、上記基材はさらなる処理（例えば、スパッタリング、めっきおよびエッチング）の準備ができている。最終結果は、上記誘電材料４４を貫通して金属コア１０に伸長している１つ以上の固体ビアを備えるコンフォーマルコーティングされた基材である。
【００３８】
上記プロセスは、多層基材または多層回路基板の各層に対して複数回繰り返され得る。最終多層基板は、最も外側の層から内部の層へ、内部の層から別の内部の層へ、内部の層からコアへ、および／または最も外側の層からコアへ接続をするための柱、スタッドまたは他の突起形状物を備え得る。
【００３９】
上記除去可能材料の層の厚さは、めっきされたポストおよび／またはスタッドの所望される高さ、ならびに所望される誘電体の厚さに対応するように選択される。
【００４０】
上記固体の柱、スタッドまたは他の突起形状物は、ブラインドマイクロビア（ｍｉｃｒｏｖｉａ）として役立ち得、上記誘電層を貫通する電気的接続を可能にし得る。上記柱はまた、多層パッケージへの積層のための基板の位置決めおよび固定のために使用され得る。さらに、上記柱、スタッドおよび他の突起形状物は、熱良導体として役立ち得、チップまたは他の構成部品から上記パッケージの外へ熱を伝え得る。
【００４１】
別の局面において、本発明は、パッドとパッドとの接続を含む多層構築プロセスを用いて、多層基材、チップ規模パッケージ、または他の回路アセンブリを作製するための方法を提供する。
【００４２】
１つの実施形態において、上記方法は、固体金属ビアを有する基材を導電性材料の薄層（例えば、スパッタリングされた銅および／または電気めっきされた銅）でコーティングすることで始まる。次に、第一除去可能材料の層が全領域に付着する。好ましくは、上記第一除去可能材料は電着可能なレジストである。上記除去可能材料がめっきレジストである場合、めっきレジストはめっきされる領域において画像が作成されて現像され得る。次いで、導電性材料（例えば、銅）は、所望される厚さに、好ましくはめっきレジストの厚さに電着される。次に、第二除去可能材料の層が付着する。上記第二除去可能材料がめっきレジストである場合、めっきレジストは画像が作成されて現像され、固体ビアスタッドおよび柱の領域のみを曝露する。銅が、所望の厚さに、好ましくは上記めっきレジストの第二層の厚さに再び電着される。そうして、固体ブラインドビアスタッドおよび柱が形成される。次いで、すべてのめっきレジストが除去される。このプロセスは、図１７〜図３４でより詳細に記載される。
【００４３】
図１５および図１６の基材から始まり、金属（例えば、銅）の薄層５０は、図１７および図１８に示される通り、コア１０上の誘電コーティング４４に付着する。銅は、無電解めっき（すなわち、電着の代わりに化学的手段による金属の堆積）を最初に用い、次いで、追加の金属をめっきすることにより堆積し得、所望される厚さを達成し得る。あるいは、上記コーティングされた基材は、金属（例えば、クロムまたはニッケル）のシード層（また、タイ層（ｔｉｅ−ｌａｙｅｒ）とも呼ばれる）にスパッタリングされ得、その後、スパッタリングされた銅の層にスパッタリングされ得、次に、銅が所望される厚さにメッキされ得る。
【００４４】
次いで、銅の薄層を備える基材は、図１９および図２０に示される通り、従来のめっきレジスト５２でコーティングされ得る。図２１および図２２に示される通り、レジスト５２は、公知技術を用いてパターン形成され得、ビア、ブラインドビア、他の突起構造物、および／または電気回路が予定される領域５４、領域５６および領域５８を曝露し得る。
【００４５】
図２３および図２４は、上記基材が金属６０（例えば、銅）で再び電気めっきされることを示す。しかし、この工程において、上記銅は上記コアの曝露された領域をめっきするのみである。上記めっきが完了すると、めっきレジストの第二層６２が図２５および図２６に示される通り付着する。レジストのこの層は、公知技術を用いてパターン形成され、図２７および図２８に示される通りブラインドビアまたは他の突起構造物が計画される領域６４、領域６６および領域６８を曝露する。
【００４６】
図２９および図３０は、上記基材は銅で電気めっきされ、突起形状物７０、突起形状物７２および突起形状物７４（例えば、固体ビアおよびブラインドビアスタッドまたは柱）を作製することを示す。上記めっきが完了すると、上記めっきレジストの全ては上記基材から除去され、図３１および図３２に示される構造物７６を残す。
【００４７】
次いで、上記基材は、めっきされた領域の金属の部分のみを除いて、めっきされなかった領域の全ての薄い金属を除去する金属腐食液に供され、図３１および図３２に示される通り構造物７８を残す。上記基材は、銅の全ての「シード層」が除去されるような方法でエッチングされる。結果として、他の領域の銅もエッチングされる。しかし、このことにより、銅配線（ｃｏｐｐｅｒ ｔｒａｃｅ）の全体の厚さおよび線幅が単に減少するのみである。
【００４８】
上記プロセスは、複数回繰り返され得、上記基材上に回路の追加の層を構築し得る。完了したとき、上記基材は別の基材との積層の準備ができている。固体の柱、スタッドまたは他の形状物は、ブラインドマイクロビアとして役に立ち得、誘電層を貫通する電気的接続を可能にする。上記柱はまた、多層パッケージへの積層のための基板の位置決めおよび固定のために使用され得る。さらに、上記柱、スタッドおよび他の突起形状物は、熱良導体として役立ち得、チップまたは他の構成部品から上記パッケージの外へ熱を伝え得る。
【００４９】
別の局面において、本発明は、スパッタリング後に、銅の薄層が上記誘電材料上にめっきされる方法を提供する。次いで、めっきレジストが付着し、所望される回路をめっきする。上記めっきレジストを剥離する代わりに、めっきレジストの別の層が付着し、柱がめっきされる。これらの柱は、穴を通して接続するために使用され得、かつ積層の留め具として使用され得る。次いで、全てのめっきレジストが剥離され、上記誘電材料の最上面上の銅の薄層がエッチングされる。そのとき、この基材は別の同様の基材材料との積層の準備ができている。
【００５０】
より具体的には、本局面は、２つ以上の回路基板を接合するための技術、または基材層を１つにパッケージ化するための技術を提供する。これを達成するために、当業者は、接合する回路層を絶縁するために使用される積層誘電材料の厚さよりも高い高さに、回路上の固体ビアまたはスタッドをめっきする。プロセス全体は以下の通りである：
１）導電性表面上に電着可能な誘電コーティングを付着させる。
【００５１】
硬化させる。
２）接着層（例えば、クロム）およびシード層（例えば、銅）を上記誘電材料の全表面上にスパッタリングして堆積させる。
３）めっきレジストの層を上記スパッタリングされた基材に付着させる。
４）上記レジストにパターン形成をする。
５）銅をパターンめっきする。それにより、将来の回路を形成する、スパッタリングされたシード層の領域に銅を堆積させる。
６）めっきレジストの第二層を付着させる。
７）上記レジストの第二層にパターンを形成し、上記レジスト中に開口部を作製する。これらの開口部は上記回路の領域上であり得、２つの積み重なる層の間で相互接続が所望される位置であり得る。
８）銅をパターンめっきする。それにより上記固体スタッドを形成する。
９）めっきレジストの両方の層を剥離する。
１０）めっきされていないシード層を除去する。
１１）間にある誘電材料の層と一緒に基材を積層する。それにより、上記基材の間に相互接続を形成する。
【００５２】
さらなる導電体またはコンタクトは、化学的アブレーション、機械的アブレーションもしくはレーザーアブレーションにより、または選択された領域でのコーティングの付着を防ぐためのマスキング技術、そうでなければ、導電性コアの部分を暴露するために所定のパターンで誘電コーティングの一部を取り除くためのマスキング技術を利用することにより、形成され得る。次いで、金属の層が上記誘電コーティングの一部に付着し、導電体およびコンタクトを形成する。上記誘電コーティング層のうちの少なくとも１つのメタライゼーションはまた、上記誘電コーティング層の表面に隣接してコンタクトおよび導電体を形成するために使用され得る。
【００５３】
メタライゼーションは、代表的には全表面へ金属層を付着させることにより、除去工程後に実行され、上記基材を通るメタライズビア（ｍｅｔａｌｌｉｚｅｄ ｖｉａ）（すなわち、スルービア）、および／または上記コアへの（しかし、上記コアを通るのではない）メタライズビア（すなわち、ブラインドビア）の形成を可能にする。
【００５４】
あるいは、メタライゼーションは前記除去工程前に実行され得、必要に応じてさらなるメタライゼーションがその後実行され得る。このメタライゼーション工程で付着した金属は、任意の上述した金属または合金であり得るが、ただし、上述した金属または合金が十分な導電特性を有するという条件付きである。代表的には、上記メタライゼーション工程で付着させる金属は、銅である。上記金属は従来の電気めっき、シード（ｓｅｅｄ）電気めっき、金属蒸着、または上記のような均一な金属層を提供する任意の他の方法により付着し得る。上記金属層の厚さは、代表的には約５ミクロン〜５０ミクロンである。
【００５５】
上記メタライゼーション工程の前に誘電コーティングへの金属層の付着を高めるために、全表面はイオンビーム、電子ビーム、コロナ放電またはプラズマ衝撃（ｂｏｍｂａｒｄｍｅｎｔ）で処理され得、その後に全表面へ付着促進層を付着させ得る。上記付着促進層は、５０オングストローム〜５０００オングストロームの範囲の厚さを有し得、代表的には、クロム、チタン、ニッケル、コバルト、セシウム、鉄、アルミニウム、銅、金、タングステンおよび亜鉛、ならびにこれらの合金および酸化物から選択される金属または金属酸化物である。
【００５６】
メタライゼーション後、感光層（「フォトレジスト」組成物または「レジスト」組成物から形成される）が金属層に付着し得る。必要に応じて、感光層の付着前に、メタライズ基材は洗浄され得、前処理され得る；例えば、酸化された金属を除去するために酸腐食液で処理される。上記感光層は、ポジ型（ｐｏｓｉｔｉｖｅ）感光層またはネガ型（ｎｅｇａｔｉｖｅ）感光層であり得る。上記感光層は、代表的には約２ミクロン〜５０ミクロンの厚さを有し、フォトリソグラフィー処理技術における当業者に対して公知の任意の方法により付着し得る。アディティブ処理法またはサブトラクティブ処理法が、所望される回路パターンを作製するために使用され得る。
【００５７】
上記基材上に回路パターンの作製後、他の回路部品は１つ以上のその後の工程において付着し得、回路アセンブリを形成し得る。さらなる構成部品としては、本発明の任意のプロセスにより作製される１つ以上の多層回路アセンブリ、より小規模の構成部品（例えば、半導体チップ）、挿入層（ｉｎｔｅｒｐｏｓｅｒ ｌａｙｅｒ）、より大規模の回路カードまたはマザーボード、および能動素子または受動素子が挙げられ得る。構成部品は、従来の接着剤、表面実装技術、ワイヤーボンディングまたはフリップチップ技術を用いて付着し得る。
【００５８】
本発明の任意のプロセスは本発明の範囲から逸脱することなく１つ以上のさらなる工程を含み得ることが理解されるべきである。同様に、工程が実施される順番は、本発明の範囲から逸脱することなく必要に応じて変えられ得る。
【００５９】
本説明中で使用される場合、別途指示されない場合、数値パラメータは、得ようとしている所望される特性に応じて変わり得る近似値である。したがって、それぞれの数値パラメータは少なくとも、報告される有効桁数を考慮し、そして、通常の丸めの手法を使用すること、または代表的な製造許容差に注意することにより解釈されるべきである。
【００６０】
また、本明細書中で挙げられるいずれの数値範囲も、その中に組み込まれる全ての下位範囲を包含することを意図されていることが理解されるべきである。例えば、「１〜１０」という範囲は、挙げられた最小値１と挙げられた最大値１０の間（１と１０を含む）の全ての下位範囲、すなわち、１以上の最小値と１０以下の最大値を有する全ての下位範囲を含むことが意図されている。
【００６１】
本発明は数個の例に関して記載されてきたが、添付された特許請求の範囲に示される本発明の範囲から逸脱すること無く、様々な変更が記載された例に対してなされ得ることは当業者には明らかである。
【符号の説明】
【００６２】
１０ コア
１２、１４ ビア
１８ めっきレジスト
１６ 中間体の構造
２０、２２、２４ 開口部
２６、２８、３０ 導電性コアの表面部分
３２、３４、３６ 柱またはスタッド
３８、４０、４２ 第二除去可能材料
４４ 誘電コーティング
４６ 基材
５０ 金属の薄層
５２ めっきレジスト
５４、５６、５８ ビア、ブラインドビア、他の突起構造物、および／または電気回路が予定される領域
６０ 金属
６２ めっきレジストの第二層
６４、６６、６８ ブラインドビアまたは他の突起構造物が計画される領域
７０、７２、７４ 突起形状物
７６、７８ 構造物
【技術分野】
【０００１】
（発明の分野）
本発明は、電子回路アセンブリ、より詳細には高密度相互接続（ＨＤＩ）基材を備える回路アセンブリ、およびその製造に関する。
【背景技術】
【０００２】
（発明の背景）
電気部品（例えば、抵抗器、トランジスターおよびコンデンサー）は、一般的には、プリント回路基板のような回路パネル構造上に取り付けられる。回路基板は、通常、誘電材料の概ね平坦なシートを備え、シートの主要な平坦な表面上に、または主要な両表面上に導電体が配置される。上記導電体は、一般的には、金属材料（例えば、銅）から形成され、そして上記基板に取り付けられた電気部品を相互接続するのに役立つ。
【０００３】
超小型電子回路パッケージは様々なサイズで作製される。１つのパッケージ層（ｌｅｖｅｌ）は、複数の超小型回路および／または他の構成部品を含む半導体チップを備える。そのようなチップは、通常半導体（例えば、ケイ素など）から作製される。中間パッケージ層（また、チップ規模パッケージ（ＣＳＰ）とも呼ばれる）は、多層基材および複数のチップを備え得る。これらの中間パッケージ層は、より大規模の回路カード、マザーボードなどに装着され得る。上記中間パッケージ層は、構造支持、大規模基板へのより小規模の回路の移行的集積化（ｔｒａｎｓｉｔｉｏｎａｌ ｉｎｔｅｇｒａｔｉｏｎ）、および回路部品からの熱の散逸を含む、回路アセンブリ全体におけるいくつかの目的に役立つ。従来の中間パッケージ層に使用される基材は、様々な物質、例えば、セラミックス、ガラス繊維強化ポリエポキシド、およびポリイミドを含んできた。
【０００４】
高密度かつ複雑な相互接続を提供する回路パネル構造に対する必要性が高まってきた。このような必要性に対しては多層回路パネル構造を用いて取り組まれ得るが、このような多層回路アセンブリの製造は、重大な欠点を提示してきた。付着する回路の層が増加するにつれ、誘電層を穿孔することによって穴およびビアを整列させることが困難である。レーザーによる穿孔はビアを形成するための最も一般的な方法であり、この方法は、このような回路アセンブリを製造するのにかなりのコストを加え得る。
【０００５】
一般的に、多層パネルは、個々の両面回路パネル上に適切な導電体を設けることにより作製される。そのとき、上記パネルは、隣接するパネルの各組の間に配置される「プレプレグ材」と一般に呼ばれる、未硬化または部分的に硬化した誘電材料の１つ以上の層と共に、パネルの上に他のパネルが積層されたものである。このようなスタックは、通常、熱および圧力で硬化し、１つの塊を形成する。硬化後、代表的には、異なる基板間での電気的接続が所望される位置で、上記スタックを貫通するように穿孔して穴が開けられる。その結果得られた穴、すなわち「スルービア（ｔｈｒｏｕｇｈ ｖｉａ）」は、次いで、通常、穴の内部をめっきすることにより、導電性材料でコーティングされるかまたは充填され、めっきスルービアを形成する。深さ対直径の比が大きい穴を穿孔して開けることは困難であり、それ故、このようなアセンブリで用いられる穴は、比較的大きくなければならず、そしてアセンブリにおいて多大なスペースを消費する。
【０００６】
回路層が別の回路層の最上部の上に構築される適用において、誘電材料は、代表的には、回路化された層を分ける。代表的に回路アセンブリに使用されるポリマー性誘電材料は、熱可塑性ポリマーまたは熱硬化性ポリマーである。熱硬化性材料は、代表的には最初に硬化し、コンフォーマル（ｃｏｎｆｏｒｍａｌ）コーティングを形成する。コンフォーマルコーティングされた基材は、多孔性基材の孔に一致する貫通孔を含み得るが、ブラインドビアは、代表的には、穿孔（例えば、レーザーによる穿孔）により形成される。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
機械的穿孔技術およびレーザー穿孔技術に比べて、ビア形成コストを減少させる製造技術を用いて基材中に固体ブラインドビア、または導電性を高めた構造を形成する方法を提供することが所望される。
【課題を解決するための手段】
【０００８】
（発明の要旨）
第一の局面において、本発明は、導電性コアを第一除去可能材料でコーティングする工程、上記第一除去可能材料中に開口部を作成し上記導電性コアの一部を曝露する工程、上記導電性コアの曝露された一部上に導電性材料をめっきする工程、上記めっきされた導電性材料の一部を第二除去可能材料でコーティングする工程、上記第一除去可能材料を除去する工程、上記導電性コアを誘電コーティングで電気泳動的にコーティングする工程、および上記第二除去可能材料を除去する工程を包含する方法を提供する。
【０００９】
別の局面において、本発明は、導電性コア上に誘電コーティング、および上記誘電コーティング中の開口部を通り抜けて伸長している導電性ビアを有する基材へ第一導電性材料の層を付着させる工程、上記第一導電性材料に第一除去可能材料の層を付着させる工程、上記第一除去可能材料中に開口部を形成し、めっきされる導電性材料の領域を曝露する工程、上記第一導電性材料の曝露された領域上に第二導電性材料をめっきする工程、上記第一導電性材料および第二導電性材料に第二除去可能材料の層を付着させる工程、上記第二除去可能材料中に開口部を形成し、めっきされる上記第二導電性材料の領域を曝露する工程、および上記第一導電性材料の曝露された領域上に第三導電性材料をめっきする工程を包含する方法を提供する。
【００１０】
別の局面において、本発明は以下：（ａ）導電性表面上に電着可能な誘電コーティングを付着させる工程、（ｂ）上記誘電コーティングを硬化させる工程、（ｃ）上記誘電コーティング上に接着層およびシード（ｓｅｅｄ）層を堆積させる工程、（ｄ）上記シード層に第一除去可能材料の層を付着させる工程、（ｅ）上記第一除去可能材料中に開口部を形成し、上記シード層の領域を曝露する工程、（ｆ）上記シード層の曝露された領域へ第一導電性材料を電着させる工程、（ｇ）第二除去可能材料の層を付着させる工程、（ｈ）上記第二除去可能材料中に開口部を形成し、上記第一導電性材料の領域を曝露する工程、（ｉ）上記第一導電性材料の曝露された領域に第二導電性材料をめっきする工程、（ｊ）上記第一除去可能材料および第二除去可能材料を除去する工程、（ｋ）上記シード層の非めっき部分を除去することにより第一基材を形成する工程、工程（ａ）〜工程（ｋ）を繰り返して第二基材を形成する工程、および、上記第一基材と第二基材との間にある誘電材料の層と共に上記第一基材および第二基材を積層させる工程、上記第一基材と第二基材との間に少なくとも１つの相互接続部を形成する工程を包含する方法を提供する。
【００１１】
別の局面において、本発明は、導電性コア上に誘電コーティング、および上記誘電コーティング中の開口部を通り抜けて伸長する導電性ビアを有する基材へ第一導電性材料の層を付着させる工程、上記第一導電性材料をめっきしパターン作成する工程、回路層を形成する工程、パターン形成された回路層の上だけにめっきレジストの層を付着させる工程、上記めっきレジスト中に開口部を形成し、めっきされる上記パターン形成された回路層の領域を曝露する工程、上記第一導電性材料の曝露された領域上に第二導電性材料をめっきする工程、およびめっきレジストを除去する工程を包含する方法を提供する。
【図面の簡単な説明】
【００１２】
【図１】図１は、基材のコア層の平面図である。
【図２】図２は、線２−２に沿って切られた図１のコア層の断面図である。
【図３】図３は、中間体の構造の平面図である。
【図４】図４は、線４−４に沿って切られた図３の中間体の構造の断面図である。
【図５】図５は、中間体の構造の平面図である。
【図６】図６は、線６−６に沿って切られた図５の中間体の構造の断面図である。
【図７】図７は、中間体の構造の平面図である。
【図８】図８は、線８−８に沿って切られた図７の中間体の構造の断面図である。
【図９】図９は、中間体の構造の平面図である。
【図１０】図１０は、線１０−１０に沿って切られた図９の中間体の構造の断面図である。
【図１１】図１１は、中間体の構造の平面図である。
【図１２】図１２は、線１２−１２に沿って切られた図１１の中間体の構造の断面図である。
【図１３】図１３は、中間体の構造の平面図である。
【図１４】図１４は、線１４−１４に沿って切られた図１３の中間体の構造の断面図である。
【図１５】図１５は、基材の平面図である。
【図１６】図１６は、線１６−１６に沿って切られた図１５の基材の断面図である。
【図１７】図１７は、中間体の構造の平面図である。
【図１８】図１８は、線１８−１８に沿って切られた図１７の中間体の構造の断面図である。
【図１９】図１９は、中間体の構造の平面図である。
【図２０】図２０は、線２０−２０に沿って切られた図１９の中間体の構造の断面図である。
【図２１】図２１は、中間体の構造の平面図である。
【図２２】図２２は、線２２−２２に沿って切られた図２１の中間体の構造の断面図である。
【図２３】図２３は、中間体の構造の平面図である。
【図２４】図２４は、線２４−２４に沿って切られた図２３の中間体の構造の断面図である。
【図２５】図２５は、中間体の構造の平面図である。
【図２６】図２６は、線２６−２６に沿って切られた図２５の中間体の構造の断面図である。
【図２７】図２７は、中間体の構造の平面図である。
【図２８】図２８は、線２８−２８に沿って切られた図２７の中間体の構造の断面図である。
【図２９】図２９は、中間体の構造の平面図である。
【図３０】図３０は、線３０−３０に沿って切られた図２９の中間体の構造の断面図である。
【図３１】図３１は、中間体の構造の平面図である。
【図３２】図３２は、線３２−３２に沿って切られた図３１の中間体の構造の断面図である。
【図３３】図３３は、基材の平面図である。
【図３４】図３４は、線３４−３４に沿って切られた図３３の基材の断面図である。
【発明を実施するための形態】
【００１３】
（発明の詳細な説明）
一局面において、本発明は、導電性突起形状物（例えば、固体ブラインドビアまたは柱）を製造する方法を提供し、ここで、上記導電性突起形状物は回路基板または基材の誘電コーティングを貫通して伸長し、上記回路基板または基材は、チップ規模パッケージ（ＣＳＰ）の構成部品として、または高密度内部接続（ＨＤＩ）基材として使用され得る。
【００１４】
図面を参照すると、図１は、基材または回路基板の導電性コアを形成するために使用され得る導電性材料のシート１０の平面図である。図２は、線２−２に沿って切られた図１のコアの断面図である。任意の開口部、すなわちビア１２およびビア１４は上記コア中に設けられ得る。
【００１５】
上記コアは、導電性材料、例えば、ニッケル−鉄合金であり得る。好ましいニッケル−鉄合金は、約６４重量％の鉄および３６重量％のニッケルを含むＩＮＶＡＲ（Ｉｍｐｈｙ Ｓ．Ａ．（１６８ Ｒｕｅ ｄｅ Ｒｉｖｏｌｉ，Ｐａｒｉｓ，Ｆｒａｎｃｅ）により所有されている商標）であり得る。この合金は低い熱膨張係数を有し、チップを作製するために使用されるケイ素材料の熱膨張係数と類似する。低い熱膨張係数は、保管中または通常使用中の熱サイクルに起因する回路基板またはチップ規模パッケージの連続的なより大規模の層またはより小規模の層の間での接着接合部の破損を防ぐ目的で所望される。ニッケル−鉄合金が上記導電性コアとして使用される場合、金属銅の層が導電性コアの全表面に付着し得、導電性が高められたＣｕ／Ｉｎｖａｒ／Ｃｕ構造を形成し得る。上記金属銅の層は、従来の手段（例えば、電気めっきまたは金属蒸着）により付着し得る。銅の層は、代表的には１ミクロン〜２０ミクロンの厚さを有し得る。
【００１６】
他の実施形態において、上記基材のコア層は、様々な材料、例えば、金属（例えば、未処理鋼もしくは亜鉛めっき鋼、アルミニウム、金、ニッケル、銅、マグネシウム、または上述金属のいずれかの合金であり得る）、および導電性炭素コーティングされた材料またはメタライズ（ｍｅｔａｌｌｉｚｅｄ）非導電性材料（例えば、スパッタリングされたセラミック（ｓｐｕｔｔｅｒｅｄ ｃｅｒａｍｉｃ）またはコーティングされたプラスチック）のいずれかを含み得る。より詳細には、上記基材は、銅箔、ニッケル−鉄合金、およびこれらの組み合わせから選択される金属コアを備え得る。上記基材はまた、上述の金属またはそれらの組み合わせのいずれかからなる多孔性基材であり得る。
【００１７】
いくつかの実施形態において、上記導電性コアは約２０ミクロン〜４００ミクロン、好ましくは１５０ミクロン〜２５０ミクロンの厚さを有し得る。上記コアは複数の穴を備え得、上記穴は一定のサイズおよび形状を有しても有さなくともよい。１つの実施形態において、上記穴が円形である場合、穴の直径は、約８ミル（２０３．２ミクロン）であり得る。上記穴は必要に応じてより大きくてもより小さくてもよい。
【００１８】
第一除去可能材料の層は、レジスト（また、めっきレジストとも呼ばれる）であり得、上記コアに付着する。このことは、図３および図４に例示される。図３は、めっきレジスト１８でコーティングされたコア１０を備える、基材の中間体の構造１６の平面図である。図４は、線４−４に沿って切られた図３の中間体の構造の断面図である。上記めっきレジストは、公知技術を用いてパターン形成され得、図５および図６に示される通り、ブラインドビア スタッド（ｓｔｕｄ）および他の突起形状物が予定される場所でめっきレジスト中に開口部を形成し得、上記導電性金属コアの一部を曝露し得る。例えば、上記めっきレジストは、画像が作成されて（ｉｍａｇｅｄ）現像され得、ブラインドビア、導電性スタッド、または他の突起形状物が所望される場所で、めっきレジスト中に１つ以上の開口部２０、２２および２４を生成し得、上記導電性コアの表面の１つ以上の部分２６、２８および３０を曝露する。
【００１９】
上記めっきレジストは、腐食溶液中で現像可能、かつ剥離可能なネガ型で作用する（ｎｅｇａｔｉｖｅ−ａｃｔｉｎｇ）感光性レジストであっても、酸性溶液中で現像可能、かつ剥離可能なポジ型で作用する（ｐｏｓｉｔｉｖｅ−ａｃｔｉｎｇ）感光性レジストであってもよい。図４の例では、積層めっきレジストが使用される。上記積層めっきレジストは開口部上をテント状に覆う。除去可能コーティングの他のタイプはまた、穴を満たしても、上記穴の壁をコーティングしてもよく、そして使用され得る。
【００２０】
ネガ型で作用するフォトレジストとしては、液体組成物または乾燥膜型組成物が挙げられる。液体組成物は、ロール塗り技術、カーテン塗り、または電着により付着する。好ましくは、液体フォトレジストは電着によって、より好ましくはカチオン電着によって付着する。電着可能な組成物は、イオン性ポリマー材料を含み、このイオン性ポリマー材料は、カチオン性であってもアニオン性であってもよく、ポリエステル、ポリウレタン、アクリル、およびポリエポキシドから選択され得る。
【００２１】
上記第一除去可能材料が感光性材料である場合、上記感光層が付着した後、所望されるパターンを有するフォトマスクが上記感光性層上に配置され得、層状基材は、十分なレベルの適した化学線源に曝露され得る。本明細書中で使用される場合、用語「十分なレベルの化学線」は、ネガ型で作用するレジストの場合には放射線に曝露される領域でモノマーをポリマー化させるか、またはポジ型で作用するレジストの場合にはポリマーをモノマーに分解する、もしくはポリマーをより溶解性にするレベルの放射線を指す。このことは、放射線に曝露された領域と放射線が遮蔽された領域との間に溶解性の差をもたらす。
【００２２】
上記フォトマスクは放射線源への曝露後除去され得、層状基材は従来の現像液を用いて現像され得、感光層のより溶解性の高い部分を除去し得、下にある金属層の選択された領域をあらわにし得る。この工程の間にあらわにされた金属は、次いで、上記金属を水溶性の金属錯体に変換する金属腐食剤を用いてエッチングされ得る。水溶性錯体は水の吹き付けにより除去され得る。
【００２３】
図７および図８に示される通り、次いで、上記基材は導電性材料（例えば、銅）で電気めっきされる。それゆえ、導電性材料は上記めっきレジスト中の開口部、および導電性基材の曝露された領域上に堆積し、曝露された領域において、導電性突起形状物（例えば、柱またはスタッド３２、３４または３６）の形成をもたらす。上記めっきを実行するために、上記基材はめっき浴中に浸され得、上記コアと上記浴との間に電圧がかけられ得る。上記めっきレジストは非導電性であるので、上記めっきレジスト中に開口部が存在する場所でのみめっきが生じる。
【００２４】
電気めっきおよびスタッドの形成後、第二除去可能材料３８、４０および４２が付着する。図９および図１０に示される通り、上記第二除去可能材料は、突起形状物の最上層上に形成される。上記第二除去可能材料は、電着可能なフォトレジストであり得る。上記電着可能なフォトレジストは、曝露された金属を有する構造、すなわち、めっき工程の間に形成されるスタッドまたは柱の領域に付着するのみである。１つの実施形態において、上記電着可能なフォトレジストは、ポジ型で作用するカチオン性フォトレジストであり、酸性溶液中で現像可能かつ剥離可能である。上記電着可能なフォトレジストはまた、ネガ型で作用するフォトレジストであり得、腐食溶液中で現像可能かつ剥離可能である。
【００２５】
適したポジ型で作用する感光性樹脂としては、当業者に公知である任意のものが挙げられる。例としては、ジニトロ−ベンジル官能性ポリマーが挙げられる。そのような樹脂は、高い感光性を有する。一例では、樹脂製感光層は、ジニトロ−ベンジル官能性ポリマーを含む組成物であり得、代表的にはスプレーにより付着させる。ニトロベンジル官能性ポリマーもまた適する。上記感光層はまた、ジニトロベンジル官能性ポリウレタンおよびエポキシ−アミンポリマーを含む電着可能な組成物であり得る。この例において電着可能なフォトレジストにより覆われる領域は、所望される形状物を溶かすために暴露される必要は無いので、上記コーティングがレジストである必要は無いが、ただ除去可能コーティングである必要がある。
【００２６】
次いで、上記第一除去可能材料は除去される。上記第一除去可能材料がフォトレジストである場合、図１１および図１２に示される通り、上記基材は紫外線（ＵＶ）に曝露され得、柱またはスタッドの最上面を覆うフォトレジストを光分解、またはモノマーに分解し得る。あるいは、上記フォトレジストは別のタイプの除去可能材料に取り替えられ得るので、上記フォトレジストを曝露する工程は削除され得る。
【００２７】
上記第一除去可能材料および第二除去可能材料に対して異なる材料を使用することにより、それらの材料は異なる化学を使用して除去され得る。したがって、上記第二除去可能材料３８、４０および４２は、上記スタッドまたは柱の最上面上に元のままで残る。
【００２８】
誘電コーティング４４は次いで、電気泳動的に付着し、図１３および図１４に示されるように、柱、スタッドまたは他の形状物の最上面上に残存する第二除去可能材料により覆われた領域を除いて、上記導電性基材をコンフォーマルコーティングする。曝露された金属を伴う領域のみが、上記誘電材料でコーティングされる。スタッドまたは柱の最上面は依然として電着可能なフォトレジスト（または他の除去可能コーティング）で覆われており、それにより、誘電コーティングでコーティングされない。上記フォトレジストを曝露する工程が実行される場合、上記誘電材料の付着および硬化の前または後に実行され得る。
【００２９】
上記誘電コーティングは上記コアの曝露された表面に付着し、その表面上にコンフォーマルコーティングを形成する。本明細書中で使用される場合、「コンフォーマル」膜または「コンフォーマル」コーティングは、実質的に均一な厚みを有する膜またはコーティングを指し、この膜またはコーティングは、上記コアの穴の内部（しかし、好ましくは、塞いでいない）の表面を含むコアのトポグラフィーと一致する。上記誘電コーティングの膜厚は、代表的には、５ミクロンと５０ミクロンとの間である。より薄い膜厚は種々の理由で所望される。例えば、薄い膜厚を有する誘電コーティングは、より小規模の回路を可能にし得る。しかし、上記誘電コーティングの厚さは、完成した基材の性能要件により決定され得る。
【００３０】
上記誘電材料は、非電導性基材または絶縁体である。低誘電率を有する材料は、高周波の高速デジタルアプリケーションに対して所望され、ここで、基材およびコーティングのキャパシタンスが回路の信頼性の高い機能に対して重大である。
【００３１】
上記誘電コーティングは、様々なコーティング組成物のうちの任意のものから形成され得る。上記誘電コーティングは、熱可塑性組成物から形成され得、ここで、上記組成物が付着したときに、溶媒（すなわち、有機溶媒および／または水）が吹き払われるか、または蒸発し、それによって基材上に誘電コーティングの膜を形成する。上記誘電コーティングはまた、硬化性組成物または熱硬化性組成物から形成され得、ここで、上記組成物が上記基材に付着し、硬化したとき、誘電コーティングの硬化した膜が形成される。上記誘電コーティングは、十分な絶縁特性および耐炎特性を確実にする所望される誘電率を有するコーティングを提供する任意のコーティング付着技術により付着し得る。
【００３２】
上記誘電コーティングは、例えば、浸漬コーティング、蒸着、電着および自動泳動（ａｕｔｏｐｈｏｒｅｓｉｓ）を含む任意の適したコンフォーマルコーティング法により付着し得る。蒸着により付着する誘電コーティングの例としては、ポリ−（パラ−キシリレン）（置換および非置換ポリ−（パラ−キシリレン）の両方を含む）；シルセスキオキサン（ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）；およびポリ−ベンゾシクロブテンが挙げられる。電着により付着する誘電コーティングの例としては、アノードおよびカソードでのアクリル、エポキシ、ポリエステル、ポリウレタン、ポリイミドまたは含油樹脂性組成物が挙げられる。電着コーティングの使用は、上記ビア／スタッドの最上面が電着誘電コーティングの付着から十分に絶縁されるという事実を利用する。
【００３３】
特定の実施形態において、上記誘電コーティングは電着可能な感光性材料の電着により形成され得る。この実施形態において、上記誘電コーティングは、水性媒体中に分散した樹脂相を含む電着可能なコーティング組成物の電着により上記コアに付着し、ここで、上記樹脂相は、樹脂相中に存在する樹脂固形物の全重量を基として少なくとも１重量％の共有結合したハロゲン成分を有する。別の実施形態において、非感光性誘電材料が使用され得る。
【００３４】
上記電着可能コーティング組成物は、導電性基材（または、メタライゼーションによって導電性にされた基材）に電気泳動的に付着し得る。電着のための印加電圧は変えられてもよく、例えば、１ボルトのような低電圧から数千ボルトのような高電圧までであり得るが、代表的には５０ボルトと５００ボルトとの間であり得る。電流密度は、通常０．５アンペア／平方フィートと５アンペア／平方フィートとの間（０．５ミリアンペア／平方センチメートル〜５ミリアンペア／平方センチメートル）であり、電着の間に減少する傾向があり、このことは上記基材の曝露されている全表面上での絶縁コンフォーマル膜の形成を示している。上記コーティングが電着により付着した後、コーティングは硬化し、通常は、１分間〜４０分間、９０℃〜３００℃の範囲の高温にて熱で硬化し、上記コアの暴露されている全表面上にコンフォーマル誘電コーティングを形成する。
【００３５】
上記誘電コーティングの付着後、誘電コーティングは、１つ以上の所定の位置で除去され得、上記基材表面の１つ以上の部分を曝露し得る。上記誘電コーティングは様々な方法、例えば、アブレーション技術により除去され得る。そのようなアブレーションは、代表的にはレーザーを用いてまたは他の従来技術、例えば、機械的穿孔技術および化学的エッチング技術もしくはプラズマエッチング技術により実施される。感光性誘電コーティングが使用される場合、このコーティングは曝露され得、現像され得、上記開口部を形成し得る。
【００３６】
また、誘電コーティングの付着前に、上記基材表面は前処理されてもよく、さもなければ、上記誘電材料の付着のために準備されてもよい。例えば、上記誘電材料の付着前の洗浄、すすぎ、および／または付着促進体を用いる処理が適切であり得る。
【００３７】
最終的に、図１５および図１６に示される通り、上記第二除去可能材料（フォトレジストであり得る）が除去され、完成した基材４６が残る。図１５および図１６の構造を得るために、上記誘電コーティングは硬化するか、または部分的に硬化し（必要とされる場合）、残存するフォトレジスト（または他の除去可能コーティング）３８、４０および４２が除去される。この時点で、上記基材はさらなる処理（例えば、スパッタリング、めっきおよびエッチング）の準備ができている。最終結果は、上記誘電材料４４を貫通して金属コア１０に伸長している１つ以上の固体ビアを備えるコンフォーマルコーティングされた基材である。
【００３８】
上記プロセスは、多層基材または多層回路基板の各層に対して複数回繰り返され得る。最終多層基板は、最も外側の層から内部の層へ、内部の層から別の内部の層へ、内部の層からコアへ、および／または最も外側の層からコアへ接続をするための柱、スタッドまたは他の突起形状物を備え得る。
【００３９】
上記除去可能材料の層の厚さは、めっきされたポストおよび／またはスタッドの所望される高さ、ならびに所望される誘電体の厚さに対応するように選択される。
【００４０】
上記固体の柱、スタッドまたは他の突起形状物は、ブラインドマイクロビア（ｍｉｃｒｏｖｉａ）として役立ち得、上記誘電層を貫通する電気的接続を可能にし得る。上記柱はまた、多層パッケージへの積層のための基板の位置決めおよび固定のために使用され得る。さらに、上記柱、スタッドおよび他の突起形状物は、熱良導体として役立ち得、チップまたは他の構成部品から上記パッケージの外へ熱を伝え得る。
【００４１】
別の局面において、本発明は、パッドとパッドとの接続を含む多層構築プロセスを用いて、多層基材、チップ規模パッケージ、または他の回路アセンブリを作製するための方法を提供する。
【００４２】
１つの実施形態において、上記方法は、固体金属ビアを有する基材を導電性材料の薄層（例えば、スパッタリングされた銅および／または電気めっきされた銅）でコーティングすることで始まる。次に、第一除去可能材料の層が全領域に付着する。好ましくは、上記第一除去可能材料は電着可能なレジストである。上記除去可能材料がめっきレジストである場合、めっきレジストはめっきされる領域において画像が作成されて現像され得る。次いで、導電性材料（例えば、銅）は、所望される厚さに、好ましくはめっきレジストの厚さに電着される。次に、第二除去可能材料の層が付着する。上記第二除去可能材料がめっきレジストである場合、めっきレジストは画像が作成されて現像され、固体ビアスタッドおよび柱の領域のみを曝露する。銅が、所望の厚さに、好ましくは上記めっきレジストの第二層の厚さに再び電着される。そうして、固体ブラインドビアスタッドおよび柱が形成される。次いで、すべてのめっきレジストが除去される。このプロセスは、図１７〜図３４でより詳細に記載される。
【００４３】
図１５および図１６の基材から始まり、金属（例えば、銅）の薄層５０は、図１７および図１８に示される通り、コア１０上の誘電コーティング４４に付着する。銅は、無電解めっき（すなわち、電着の代わりに化学的手段による金属の堆積）を最初に用い、次いで、追加の金属をめっきすることにより堆積し得、所望される厚さを達成し得る。あるいは、上記コーティングされた基材は、金属（例えば、クロムまたはニッケル）のシード層（また、タイ層（ｔｉｅ−ｌａｙｅｒ）とも呼ばれる）にスパッタリングされ得、その後、スパッタリングされた銅の層にスパッタリングされ得、次に、銅が所望される厚さにメッキされ得る。
【００４４】
次いで、銅の薄層を備える基材は、図１９および図２０に示される通り、従来のめっきレジスト５２でコーティングされ得る。図２１および図２２に示される通り、レジスト５２は、公知技術を用いてパターン形成され得、ビア、ブラインドビア、他の突起構造物、および／または電気回路が予定される領域５４、領域５６および領域５８を曝露し得る。
【００４５】
図２３および図２４は、上記基材が金属６０（例えば、銅）で再び電気めっきされることを示す。しかし、この工程において、上記銅は上記コアの曝露された領域をめっきするのみである。上記めっきが完了すると、めっきレジストの第二層６２が図２５および図２６に示される通り付着する。レジストのこの層は、公知技術を用いてパターン形成され、図２７および図２８に示される通りブラインドビアまたは他の突起構造物が計画される領域６４、領域６６および領域６８を曝露する。
【００４６】
図２９および図３０は、上記基材は銅で電気めっきされ、突起形状物７０、突起形状物７２および突起形状物７４（例えば、固体ビアおよびブラインドビアスタッドまたは柱）を作製することを示す。上記めっきが完了すると、上記めっきレジストの全ては上記基材から除去され、図３１および図３２に示される構造物７６を残す。
【００４７】
次いで、上記基材は、めっきされた領域の金属の部分のみを除いて、めっきされなかった領域の全ての薄い金属を除去する金属腐食液に供され、図３１および図３２に示される通り構造物７８を残す。上記基材は、銅の全ての「シード層」が除去されるような方法でエッチングされる。結果として、他の領域の銅もエッチングされる。しかし、このことにより、銅配線（ｃｏｐｐｅｒ ｔｒａｃｅ）の全体の厚さおよび線幅が単に減少するのみである。
【００４８】
上記プロセスは、複数回繰り返され得、上記基材上に回路の追加の層を構築し得る。完了したとき、上記基材は別の基材との積層の準備ができている。固体の柱、スタッドまたは他の形状物は、ブラインドマイクロビアとして役に立ち得、誘電層を貫通する電気的接続を可能にする。上記柱はまた、多層パッケージへの積層のための基板の位置決めおよび固定のために使用され得る。さらに、上記柱、スタッドおよび他の突起形状物は、熱良導体として役立ち得、チップまたは他の構成部品から上記パッケージの外へ熱を伝え得る。
【００４９】
別の局面において、本発明は、スパッタリング後に、銅の薄層が上記誘電材料上にめっきされる方法を提供する。次いで、めっきレジストが付着し、所望される回路をめっきする。上記めっきレジストを剥離する代わりに、めっきレジストの別の層が付着し、柱がめっきされる。これらの柱は、穴を通して接続するために使用され得、かつ積層の留め具として使用され得る。次いで、全てのめっきレジストが剥離され、上記誘電材料の最上面上の銅の薄層がエッチングされる。そのとき、この基材は別の同様の基材材料との積層の準備ができている。
【００５０】
より具体的には、本局面は、２つ以上の回路基板を接合するための技術、または基材層を１つにパッケージ化するための技術を提供する。これを達成するために、当業者は、接合する回路層を絶縁するために使用される積層誘電材料の厚さよりも高い高さに、回路上の固体ビアまたはスタッドをめっきする。プロセス全体は以下の通りである：
１）導電性表面上に電着可能な誘電コーティングを付着させる。
【００５１】
硬化させる。
２）接着層（例えば、クロム）およびシード層（例えば、銅）を上記誘電材料の全表面上にスパッタリングして堆積させる。
３）めっきレジストの層を上記スパッタリングされた基材に付着させる。
４）上記レジストにパターン形成をする。
５）銅をパターンめっきする。それにより、将来の回路を形成する、スパッタリングされたシード層の領域に銅を堆積させる。
６）めっきレジストの第二層を付着させる。
７）上記レジストの第二層にパターンを形成し、上記レジスト中に開口部を作製する。これらの開口部は上記回路の領域上であり得、２つの積み重なる層の間で相互接続が所望される位置であり得る。
８）銅をパターンめっきする。それにより上記固体スタッドを形成する。
９）めっきレジストの両方の層を剥離する。
１０）めっきされていないシード層を除去する。
１１）間にある誘電材料の層と一緒に基材を積層する。それにより、上記基材の間に相互接続を形成する。
【００５２】
さらなる導電体またはコンタクトは、化学的アブレーション、機械的アブレーションもしくはレーザーアブレーションにより、または選択された領域でのコーティングの付着を防ぐためのマスキング技術、そうでなければ、導電性コアの部分を暴露するために所定のパターンで誘電コーティングの一部を取り除くためのマスキング技術を利用することにより、形成され得る。次いで、金属の層が上記誘電コーティングの一部に付着し、導電体およびコンタクトを形成する。上記誘電コーティング層のうちの少なくとも１つのメタライゼーションはまた、上記誘電コーティング層の表面に隣接してコンタクトおよび導電体を形成するために使用され得る。
【００５３】
メタライゼーションは、代表的には全表面へ金属層を付着させることにより、除去工程後に実行され、上記基材を通るメタライズビア（ｍｅｔａｌｌｉｚｅｄ ｖｉａ）（すなわち、スルービア）、および／または上記コアへの（しかし、上記コアを通るのではない）メタライズビア（すなわち、ブラインドビア）の形成を可能にする。
【００５４】
あるいは、メタライゼーションは前記除去工程前に実行され得、必要に応じてさらなるメタライゼーションがその後実行され得る。このメタライゼーション工程で付着した金属は、任意の上述した金属または合金であり得るが、ただし、上述した金属または合金が十分な導電特性を有するという条件付きである。代表的には、上記メタライゼーション工程で付着させる金属は、銅である。上記金属は従来の電気めっき、シード（ｓｅｅｄ）電気めっき、金属蒸着、または上記のような均一な金属層を提供する任意の他の方法により付着し得る。上記金属層の厚さは、代表的には約５ミクロン〜５０ミクロンである。
【００５５】
上記メタライゼーション工程の前に誘電コーティングへの金属層の付着を高めるために、全表面はイオンビーム、電子ビーム、コロナ放電またはプラズマ衝撃（ｂｏｍｂａｒｄｍｅｎｔ）で処理され得、その後に全表面へ付着促進層を付着させ得る。上記付着促進層は、５０オングストローム〜５０００オングストロームの範囲の厚さを有し得、代表的には、クロム、チタン、ニッケル、コバルト、セシウム、鉄、アルミニウム、銅、金、タングステンおよび亜鉛、ならびにこれらの合金および酸化物から選択される金属または金属酸化物である。
【００５６】
メタライゼーション後、感光層（「フォトレジスト」組成物または「レジスト」組成物から形成される）が金属層に付着し得る。必要に応じて、感光層の付着前に、メタライズ基材は洗浄され得、前処理され得る；例えば、酸化された金属を除去するために酸腐食液で処理される。上記感光層は、ポジ型（ｐｏｓｉｔｉｖｅ）感光層またはネガ型（ｎｅｇａｔｉｖｅ）感光層であり得る。上記感光層は、代表的には約２ミクロン〜５０ミクロンの厚さを有し、フォトリソグラフィー処理技術における当業者に対して公知の任意の方法により付着し得る。アディティブ処理法またはサブトラクティブ処理法が、所望される回路パターンを作製するために使用され得る。
【００５７】
上記基材上に回路パターンの作製後、他の回路部品は１つ以上のその後の工程において付着し得、回路アセンブリを形成し得る。さらなる構成部品としては、本発明の任意のプロセスにより作製される１つ以上の多層回路アセンブリ、より小規模の構成部品（例えば、半導体チップ）、挿入層（ｉｎｔｅｒｐｏｓｅｒ ｌａｙｅｒ）、より大規模の回路カードまたはマザーボード、および能動素子または受動素子が挙げられ得る。構成部品は、従来の接着剤、表面実装技術、ワイヤーボンディングまたはフリップチップ技術を用いて付着し得る。
【００５８】
本発明の任意のプロセスは本発明の範囲から逸脱することなく１つ以上のさらなる工程を含み得ることが理解されるべきである。同様に、工程が実施される順番は、本発明の範囲から逸脱することなく必要に応じて変えられ得る。
【００５９】
本説明中で使用される場合、別途指示されない場合、数値パラメータは、得ようとしている所望される特性に応じて変わり得る近似値である。したがって、それぞれの数値パラメータは少なくとも、報告される有効桁数を考慮し、そして、通常の丸めの手法を使用すること、または代表的な製造許容差に注意することにより解釈されるべきである。
【００６０】
また、本明細書中で挙げられるいずれの数値範囲も、その中に組み込まれる全ての下位範囲を包含することを意図されていることが理解されるべきである。例えば、「１〜１０」という範囲は、挙げられた最小値１と挙げられた最大値１０の間（１と１０を含む）の全ての下位範囲、すなわち、１以上の最小値と１０以下の最大値を有する全ての下位範囲を含むことが意図されている。
【００６１】
本発明は数個の例に関して記載されてきたが、添付された特許請求の範囲に示される本発明の範囲から逸脱すること無く、様々な変更が記載された例に対してなされ得ることは当業者には明らかである。
【符号の説明】
【００６２】
１０ コア
１２、１４ ビア
１８ めっきレジスト
１６ 中間体の構造
２０、２２、２４ 開口部
２６、２８、３０ 導電性コアの表面部分
３２、３４、３６ 柱またはスタッド
３８、４０、４２ 第二除去可能材料
４４ 誘電コーティング
４６ 基材
５０ 金属の薄層
５２ めっきレジスト
５４、５６、５８ ビア、ブラインドビア、他の突起構造物、および／または電気回路が予定される領域
６０ 金属
６２ めっきレジストの第二層
６４、６６、６８ ブラインドビアまたは他の突起構造物が計画される領域
７０、７２、７４ 突起形状物
７６、７８ 構造物
【特許請求の範囲】
【請求項１】
導電性コアを第一除去可能材料でコーティングする工程；
該第一除去可能材料中に開口部を作成し、該導電性コアの一部を曝露する工程；
該導電性コアの曝露された一部上に導電性材料をめっきする工程；
該導電性材料を第二除去可能材料でコーティングする工程；
該第一除去可能材料を除去する工程；
該導電性コアを誘電コーティングで電気泳動的にコーティングする工程；および
該第二除去可能材料を除去する工程
を包含する方法。
【請求項２】
前記第一除去可能材料および第二除去可能材料が異なる化学を使用して除去される、請求項１に記載の方法。
【請求項３】
前記第一除去可能材料がネガ型で作用するレジストを含み、前記第二除去可能コーティングがポジ型で作用するレジストを含む、請求項１に記載の方法。
【請求項４】
前記第一除去可能材料がポジ型で作用するレジストを含み、前記第二除去可能コーティングがネガ型で作用するレジストを含む、請求項１に記載の方法。
【請求項５】
前記誘電コーティングが硬化する、請求項１に記載の方法。
【請求項６】
全表面上に導電層を付着させる工程をさらに包含する、請求項１に記載の方法。
【請求項７】
前記導電層が無電解で付着する、請求項６に記載の方法。
【請求項８】
前記導電層がさらに電気めっきされる、請求項７に記載の方法。
【請求項９】
前記導電層がスパッタリングされる、請求項６に記載の方法。
【請求項１０】
前記導電層がさらに電気めっきされる、請求項９に記載の方法。
【請求項１１】
導電性コア上に誘電コーティング、および該誘電コーティング中の開口部を通り抜けて伸長している導電性ビアを有する基材へ第一導電性材料の層を付着させる工程；
該第一導電性材料に第一除去可能材料の層を付着させる工程；
該第一除去可能材料中に開口部を形成し、めっきされる該導電性材料の領域を曝露する工程；
該第一導電性材料の曝露された領域上に第二導電性材料をめっきする工程；
該第一導電性材料および第二導電性材料に第二除去可能材料の層を付着させる工程；
該第二除去可能材料中に開口部を形成し、めっきされる該第二導電性材料の領域を曝露する工程；および
該第二導電性材料の曝露された領域上に第三導電性材料をめっきする工程
を包含する方法。
【請求項１２】
基材へ第一導電性材料の層を付着させる前記工程が：
無電解めっきを用いてシード層を堆積させる工程；および
該第一導電性材料を該シード層上にめっきする工程
を包含する、請求項１１に記載の方法。
【請求項１３】
前記第一除去可能材料を除去する工程；および
前記シード層をエッチングする工程
をさらに包含する、請求項１２に記載の方法。
【請求項１４】
基材へ第一導電性材料の層を付着させる前記工程が：
シード層をスパッタリングにより堆積させる工程；および
該シード層上に該第一導電性材料をめっきする工程
を包含する、請求項１１に記載の方法。
【請求項１５】
前記第一除去可能材料を除去する工程；および
前記シード層をエッチングする工程
をさらに包含する、請求項１４に記載の方法。
【請求項１６】
前記第一除去可能材料および第二除去可能材料がめっきレジストである、請求項１１に記載の方法。
【請求項１７】
（ａ）導電性表面上に電着可能な誘電コーティングを付着させる工程；
（ｂ）該誘電コーティングを硬化させる工程；
（ｃ）該誘電コーティング上に接着層およびシード層を堆積させる工程；
（ｄ）該シード層に第一除去可能材料の層を付着させる工程；
（ｅ）該第一除去可能材料中に開口部を形成し、該シード層の領域を曝露する工程；
（ｆ）該シード層の曝露された領域に第一導電性材料を電着させる工程；
（ｇ）第二除去可能材料の層を付着させる工程；
（ｈ）該第二除去可能材料中に開口部を形成し、該第一導電性材料の領域を曝露する工程；
（ｉ）該第一導電性材料の曝露された領域に第二導電性材料をめっきする工程；
（ｊ）該第一除去可能材料および第二除去可能材料を除去する工程；および
（ｋ）該シード層の非めっき部分を除去する工程；
により第一基材を形成する工程；
工程（ａ）〜工程（ｋ）を繰り返して第二基材を形成する工程；および
該第一基材と該第二基材との間にある誘電材料の層と共に該第一基材および第二基材を積層させ、該第一基材と第二基材との間に少なくとも１つの相互接続部を形成する工程
を包含する方法。
【請求項１８】
前記第一除去可能材料および第二除去可能材料がレジストである、請求項１７に記載の方法。
【請求項１９】
導電性コア上に誘電コーティング、および該誘電コーティング中の開口部を通り抜けて伸長する導電性ビアを有する基材に第一導電性材料の層を付着させる工程；
該第一導電性材料をめっきしパターン作成し、回路層を形成する工程；
パターン形成された回路層の上だけにめっきレジストの層を付着させる工程；
該めっきレジスト中に開口部を形成し、めっきされる該パターン形成された回路層の領域を曝露する工程；
該第一導電性材料の曝露された領域上に第二導電性材料をめっきする工程；および
該めっきレジストを除去する工程
を包含する方法。
【請求項２０】
請求項１９に記載の工程が繰り返され、多層構造を形成する方法。
【請求項１】
導電性コアを第一除去可能材料でコーティングする工程；
該第一除去可能材料中に開口部を作成し、該導電性コアの一部を曝露する工程；
該導電性コアの曝露された一部上に導電性材料をめっきする工程；
該導電性材料を第二除去可能材料でコーティングする工程；
該第一除去可能材料を除去する工程；
該導電性コアを誘電コーティングで電気泳動的にコーティングする工程；および
該第二除去可能材料を除去する工程
を包含する方法。
【請求項２】
前記第一除去可能材料および第二除去可能材料が異なる化学を使用して除去される、請求項１に記載の方法。
【請求項３】
前記第一除去可能材料がネガ型で作用するレジストを含み、前記第二除去可能コーティングがポジ型で作用するレジストを含む、請求項１に記載の方法。
【請求項４】
前記第一除去可能材料がポジ型で作用するレジストを含み、前記第二除去可能コーティングがネガ型で作用するレジストを含む、請求項１に記載の方法。
【請求項５】
前記誘電コーティングが硬化する、請求項１に記載の方法。
【請求項６】
全表面上に導電層を付着させる工程をさらに包含する、請求項１に記載の方法。
【請求項７】
前記導電層が無電解で付着する、請求項６に記載の方法。
【請求項８】
前記導電層がさらに電気めっきされる、請求項７に記載の方法。
【請求項９】
前記導電層がスパッタリングされる、請求項６に記載の方法。
【請求項１０】
前記導電層がさらに電気めっきされる、請求項９に記載の方法。
【請求項１１】
導電性コア上に誘電コーティング、および該誘電コーティング中の開口部を通り抜けて伸長している導電性ビアを有する基材へ第一導電性材料の層を付着させる工程；
該第一導電性材料に第一除去可能材料の層を付着させる工程；
該第一除去可能材料中に開口部を形成し、めっきされる該導電性材料の領域を曝露する工程；
該第一導電性材料の曝露された領域上に第二導電性材料をめっきする工程；
該第一導電性材料および第二導電性材料に第二除去可能材料の層を付着させる工程；
該第二除去可能材料中に開口部を形成し、めっきされる該第二導電性材料の領域を曝露する工程；および
該第二導電性材料の曝露された領域上に第三導電性材料をめっきする工程
を包含する方法。
【請求項１２】
基材へ第一導電性材料の層を付着させる前記工程が：
無電解めっきを用いてシード層を堆積させる工程；および
該第一導電性材料を該シード層上にめっきする工程
を包含する、請求項１１に記載の方法。
【請求項１３】
前記第一除去可能材料を除去する工程；および
前記シード層をエッチングする工程
をさらに包含する、請求項１２に記載の方法。
【請求項１４】
基材へ第一導電性材料の層を付着させる前記工程が：
シード層をスパッタリングにより堆積させる工程；および
該シード層上に該第一導電性材料をめっきする工程
を包含する、請求項１１に記載の方法。
【請求項１５】
前記第一除去可能材料を除去する工程；および
前記シード層をエッチングする工程
をさらに包含する、請求項１４に記載の方法。
【請求項１６】
前記第一除去可能材料および第二除去可能材料がめっきレジストである、請求項１１に記載の方法。
【請求項１７】
（ａ）導電性表面上に電着可能な誘電コーティングを付着させる工程；
（ｂ）該誘電コーティングを硬化させる工程；
（ｃ）該誘電コーティング上に接着層およびシード層を堆積させる工程；
（ｄ）該シード層に第一除去可能材料の層を付着させる工程；
（ｅ）該第一除去可能材料中に開口部を形成し、該シード層の領域を曝露する工程；
（ｆ）該シード層の曝露された領域に第一導電性材料を電着させる工程；
（ｇ）第二除去可能材料の層を付着させる工程；
（ｈ）該第二除去可能材料中に開口部を形成し、該第一導電性材料の領域を曝露する工程；
（ｉ）該第一導電性材料の曝露された領域に第二導電性材料をめっきする工程；
（ｊ）該第一除去可能材料および第二除去可能材料を除去する工程；および
（ｋ）該シード層の非めっき部分を除去する工程；
により第一基材を形成する工程；
工程（ａ）〜工程（ｋ）を繰り返して第二基材を形成する工程；および
該第一基材と該第二基材との間にある誘電材料の層と共に該第一基材および第二基材を積層させ、該第一基材と第二基材との間に少なくとも１つの相互接続部を形成する工程
を包含する方法。
【請求項１８】
前記第一除去可能材料および第二除去可能材料がレジストである、請求項１７に記載の方法。
【請求項１９】
導電性コア上に誘電コーティング、および該誘電コーティング中の開口部を通り抜けて伸長する導電性ビアを有する基材に第一導電性材料の層を付着させる工程；
該第一導電性材料をめっきしパターン作成し、回路層を形成する工程；
パターン形成された回路層の上だけにめっきレジストの層を付着させる工程；
該めっきレジスト中に開口部を形成し、めっきされる該パターン形成された回路層の領域を曝露する工程；
該第一導電性材料の曝露された領域上に第二導電性材料をめっきする工程；および
該めっきレジストを除去する工程
を包含する方法。
【請求項２０】
請求項１９に記載の工程が繰り返され、多層構造を形成する方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公表番号】特表２０１０−５２９６９３（Ｐ２０１０−５２９６９３Ａ）
【公表日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願番号】特願２０１０−５１２２３８（Ｐ２０１０−５１２２３８）
【出願日】平成２０年５月１９日（２００８．５．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０６４０７０
【国際公開番号】ＷＯ２００８／１５４１２３
【国際公開日】平成２０年１２月１８日（２００８．１２．１８）
【出願人】（５９９０８７０１７）ピーピージー インダストリーズ オハイオ， インコーポレイテッド (267)
【Ｆターム（参考）】
【公表日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願日】平成２０年５月１９日（２００８．５．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０６４０７０
【国際公開番号】ＷＯ２００８／１５４１２３
【国際公開日】平成２０年１２月１８日（２００８．１２．１８）
【出願人】（５９９０８７０１７）ピーピージー インダストリーズ オハイオ， インコーポレイテッド (267)
【Ｆターム（参考）】
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