高性能チップのための改善された配線構造
【課題】 高性能チップのための改善された配線構造を提案すること。
【解決手段】 電子部品、特にチップのための新たな配線構造を提供する。配線構造が、最新技術と区別される。各金属層の各配線方向が、関連のある干渉結合領域内に存在する別の金属層の配線方向に対して、特定の角度αで互いに回転される。従って、本発明は特に、７層以上を有する高性能チップへの適用に好適である。なぜなら、個々の配線層間の距離の低減により、大きな干渉電圧が発生し得るからである。本発明による配線構造はまた、導体の短縮化にも寄与し、それによりチップの処理速度が明らかに改善される。
【解決手段】 電子部品、特にチップのための新たな配線構造を提供する。配線構造が、最新技術と区別される。各金属層の各配線方向が、関連のある干渉結合領域内に存在する別の金属層の配線方向に対して、特定の角度αで互いに回転される。従って、本発明は特に、７層以上を有する高性能チップへの適用に好適である。なぜなら、個々の配線層間の距離の低減により、大きな干渉電圧が発生し得るからである。本発明による配線構造はまた、導体の短縮化にも寄与し、それによりチップの処理速度が明らかに改善される。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、異なる配線層内の導体間の誘導結合及び容量結合を低減する、高性能チップのための改善された配線構造に関する。
【０００２】
【従来の技術】チップの生産能力を増加するために、常に努力が払われている。特定の問題は、個々の導体間に発生する干渉により発生する。チップの様々な層内で導体密度が増加すると、導体間の干渉結合またはクロストークの問題が、より重要となる。これらの干渉は、他の平行な近い関係にある電流導通導体内の電流のスイッチングを通じ、無負荷時に導体内に誘起される電圧に起因する。悪影響を受ける導体は近い範囲内に配置され、電流導通導体の周辺のその有効半径は、信号周波数、干渉容量、誘導結合、出所及び終端インピーダンス、誘電率、グラウンド及び電源レベルとの距離、導体が平行に走る長さ、及び他の要素により変化する。ある容積内により多くの導体が構成される程、高周波スイッチングが電圧レベルを誘起し、それがデータとして誤って記録され、処理誤りを招き得る。
【０００３】互いに平行に配置され、密に詰め込まれる導体は、同一のまたは隣接する配線層からクロストークを受け易いので、特定の受諾可能な信号対雑音比に対する、隣接導体間の半径距離の有効領域が、最小値を有する。この距離は、導体断面積が低減されるか、導体間の距離が増加されるか、結合の長さが短縮されるか、絶縁体の誘電率が低減されるか、或いはそれらがグラウンドに接続される層の近くに配置される場合、通常低減される。多層基板では、しばしば信号面の数が、接地層に隣接して互いに垂直方向に配置される２つの層に制限される。別の構成では、信号層が４つのグループに配置され、隣接信号面の導体が互いに垂直であり、各グループが１対のグラウンド層の間に横たわる。これらの構成は典型的な３重構造である。しかしながら、３重構造はチップには適用可能でない。なぜなら、チップはグラウンド電圧層を有さず、グラウンド電圧導体だけを有するからである。更に、これらの３重構造は、次のような理由から、チップには適用可能でない。すなわち、非常に高度な配線要求のために、金属層が信号配線のためにほとんど全面に要求され、またチップの幾何形状が基板の幾何形状に比較して、桁違いに小さいからである（チップ：１ｍｍ；基板：１００ｍｍ）。
【０００４】最新世代のチップは、７層以上の金属層を含み得る。導体間の距離がＣＭＯＳチップと比較して、最大５０％低減される。異なる配線層内の導体間の容量及び誘導干渉結合は、最新世代のチップにおいて、重大な問題を提示する。
【０００５】ドイツ特許ＤＥ３８８０３８５号は、基板内に構成され、密に詰め込まれる電気導体の構成を有する回路基板を開示する。電磁気的影響を受ける領域内の導体は、平行なまたは共通の基板チャネル内に構成される。これらの導体はそれらの関連チャネルに沿って進行する場合、連続的または断続的に集中または発散する。回路基板構造は従来は３重構造であり、これは最小の結合を示した。その上、３重構造は、チップ構造上では適用可能でない。
【０００６】米国特許第４７８２１９３号は、チップ・キャリアの配線構造を開示する。配線が複数の配線層を含み、これらが一緒に接続される。隣接する配線層が互いに固定角度で配置され、好適には約４５°で回転される。
【０００７】本明細書は、チップ・キャリア内の配線構造に関する。チップ・キャリアは特徴的に３重構造であり、これが最小の結合を示す。その上、３重構造はチップ上では使用され得ない。更に、ジグザグ構造は配線要求のために、チップ内で適用することが出来ない。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的は、高性能チップのための改善された配線構造を提案することであり、これは非直交的に配置されるチップ金属層間の容量及び誘導干渉結合を多大に低減する。
【０００９】
【課題を解決するための手段】従来の課題は請求項１の構成により解決される。また、本発明の有利な実施例が、従属請求項で示される。
【００１０】本発明の利点は、個々の配線層間の干渉結合の大規模な低減が達成される事実にもとづく。それにより、信号干渉が多大に低減される。チップ上の配線密度が増加され得る。配線長が短縮され、導電容量が低減される。結果的に、チップの処理速度が向上する。
【００１１】
【発明の実施の形態】図１は、６つの金属層を有するチップ上で現在適用される、最新の配線構造Ｉを示す。チップは、導体がＹ方向に構成される金属層Ｍ１、Ｍ３及びＭ５と、導体がＸ方向に構成される金属層Ｍ０、Ｍ２及びＭ４とを含む。図１から理解されるように、金属層Ｍ１、Ｍ３、Ｍ５の導体と、金属層Ｍ０、Ｍ２、Ｍ４の導体は、互いに平行に走る。平行な導体間の誘導結合及び容量結合は、信号の干渉を招く。６つの金属層を有する現在のＣＭＯＳマイクロプロセッサ技術では、導体間の容量及び誘導干渉結合に起因する信号干渉を、できる限り最小化するように、チップ層の間を平行に走る長い導体が、回避されなければならない。このことは、７つ以上の金属層を有する次世代のチップにおいては、より一層重要である。なぜなら、個々の層の導体間の距離が約５０％に低減されるからである。
【００１２】次式は、平行な導体を含む別の金属層に対向する導体における、その導体の始点と導体の終点における干渉電圧を表す。
【数１】
ＶNE,q(t)＝ｄＶ1／ｄｔ・（ＫL＋ＫC）／２×Ｔd （１）
【数２】
ＶFE,q(t)＝ｄＶ1／ｄｔ・（ＫL−ＫC）／２×Ｔd （２）
【００１３】ここでＶNE＝導体の始点における干渉電圧、ＶFE＝導体の終点における干渉電圧、ｄＶ1／ｄｔ＝信号の立上り時間、ＫL、ＫC＝誘導／容量結合係数、Ｔd＝導体の結合長にわたる信号の期間に関係する定数である。
【００１４】式（１）は、非活動状態の導体の導通の始点における干渉電圧を示す。干渉電圧は、信号の立上り時間、結合係数の和（ＫL＋ＫC）、及び導体の結合長にわたる信号の期間から導出される定数（Ｔd）の関数である。
【００１５】式（２）は、非活動状態の導体の導通の終点における干渉電圧を示す。干渉電圧は、信号の立上り時間、結合係数の差（ＫL−ＫC）、及び定数（Ｔd）の関数である。２つの干渉電圧ＶNE及びＶFEが重畳される。従って、干渉電圧は、式（１）及び式（２）により与えられる値よりも、大きくなる。
【００１６】図２（ａ）は、導体２に平行に走る金属層Ｍ１、Ｍ３及びＭ５の導体により生成される導体２上の干渉結合を示す。図２（ｂ）は、図１に示される配線構造Ｉにおける、導体２の導通の始点及び終点における誘導及び容量結合係数、それぞれ（ＫL＋ＫC）及び（ＫL−ＫC）、及び金属層３の導体２上の干渉電圧を示す。金属層Ｍ１、Ｍ３、Ｍ５、及び（または）それらの配線の方向が、互いに平行に構成される。金属層Ｍ０、Ｍ２、Ｍ４、及び（または）それらの配線方向も同様に、互いに平行に構成される。金属層Ｍ１、Ｍ３、及びＭ５の配線の方向は、金属層Ｍ０、Ｍ２、Ｍ４の配線構造に対して、直角に回転して構成される。
【００１７】金属層Ｍ２及びＭ４は、金属層３の導体２上で、無視できる誘導及び容量結合を有する。なぜなら、金属層Ｍ２及びＭ４の導体は、金属層Ｍ３及び（または）配線構造に対して直角に走り、金属層３の導体２と小さな表面を形成するに過ぎないからである。金属層Ｍ２及びＭ４がＭ３に直角に走る事実を鑑み、誘導結合も存在しない。
【００１８】導体２上の容量及び誘導干渉結合に関して、金属層Ｍ２及びＭ４からの導体が無視され得る。図１及び図２から、金属層Ｍ１、Ｍ３及びＭ５の導体１、３、４、５、６、７、８、９が、金属層３の導体２と平行に走ることが理解される。導通の始点及び終点における導体２の全干渉電圧は、上記の式（１）及び（２）から計算される。
【００１９】金属層３の導体２に関して、１０ｍｍ並走する導体により、導通の始点において１１００ｍＶの干渉電圧が、導通の終点において８１５ｍＶの干渉電圧が獲得される。この干渉電圧は受諾可能でない。これは特に、７つの金属層（Ｍ０−Ｍ６）を有する新たな高性能チップに当てはまり、分離が個々の金属層間で、約５０％低減される。
【００２０】図３は、７つの金属層（Ｍ０−Ｍ６）を有する新たな高性能チップのための、本発明の配線構造ＩＩの例ＩＩａ、ＩＩｂ、ＩＩｃを示す。配線構造Ｉと比較して、本発明による配線構造ＩＩによれば、容量及び誘導干渉結合の振舞いの低減のために、平行に走る隣の配線の方向が考慮されるだけでなく、平行に走る配線の方向が、それらが考慮対象の導体に対して、対応する干渉結合効果を有する限り、除去される。例ＩＩａ及びＩＩｂは、全ての配線構造が互いに特定の角度αで回転されて構成されることを示す。平行に走る導体が必要に応じて、回避される。平行に走る導体間の干渉結合の振舞いの調査結果によれば、角度αは１０゜より小さいべきではない。これに対する例外は、本発明の配線構造ＩＩｃであり、そこでは上部の金属層Ｍ３、Ｍ４、Ｍ５及びＭ６上の、金属層Ｍ１及びＭ２の配線構造間の干渉結合の振舞いが、考慮されない。これは金属層Ｍ２までの下部の金属層が、一般に比較的短い導体を含むという事実による。これらの短い導体は、上部の導体上で、無視できる低い干渉電圧を生成する。金属層Ｍ１及びＭ３は、もはや金属層Ｍ５と結合しない。
【００２１】図４（ｂ）は、本発明に従う配線構造ＩＩａにおける、導体２の導通の始点及び終点における誘導及び容量結合係数、及び金属層３の導体２上の干渉電圧を示す。図４（ａ）は、本発明による配線構造ＩＩに従い、導体１、３、７、８及び９だけが、金属層Ｍ３の導体２と平行に走ることを示す。金属層Ｍ３の導体２上の導通の始点における干渉電圧７００ｍＶ、及び（または）終点における干渉電圧４００ｍＶが、配線構造１に比較して、ほぼ２分の１に低減される。
【００２２】しかしながら、本発明にもとづき可能な、個々の金属層間の他の配線構造も存在する。例えば、配線方向が構造ＩＩａ及びＩＩｂの様に構成されてもよい（図３参照）。従って、原理的に、各層の配線方向が、少なくとも結合に関連して重要な意味を持つ他の層の配線方向に対して、特定の角度αだけ回転される場合、金属層から金属層への干渉結合が、本質的に低減され得る。角度は１０°よりも小さいべきではない。好適には、配線方向は互いに約４５°及び（または）９０°に回転して構成される。層同士が互いに遠ざかるほど、及び対応する金属層の導体が短いほど、関連する金属層及び（または）金属層の導体における結合の問題が薄れる。従って、一般に、角度αは遠隔配線層に対してよりも、隣接配線層に対してより大きく選択される。
【００２３】図５（ａ）は、別の例として、本発明の配線構造ＩＩｃに従う金属層Ｍ５の導体５上の干渉結合を示す。また、図５（ｂ）は、この配線構造ＩＩｃにおける、導体５の導通の始点及び終点における誘導及び容量結合係数、及び金属層Ｍ５の導体５上の干渉電圧を示す。金属層Ｍ５上の導体４及び６だけが、導体５上で関連する干渉結合効果を生成する。
【００２４】図６は、本発明による配線構造ＩＩによる、導体長の短縮を示す。新たな配線構造の結果、導体長が多くの場合においてより短くなる。このようにして、チップの処理速度が向上される。
【００２５】図２に示されるような２点接続では、ゲート１とゲート２の間の導体接続において、次の式が獲得される。
【数３】Ｌ＝｜ｘ｜＋｜ｙ｜ （１）
【００２６】構造Ｉを有する標準チップでは、長さＬが絶対長ｘ及びｙの合計である。
【００２７】金属層Ｍ４及びＭ５の配線方向の４５°の回転に従い、２点接続において、長さＬが次のように計算される。
【数４】
Ｌ'＝｜ｘ｜＋｜ｙ｜−（２−√２）×min（｜ｘ｜，｜ｙ｜） （２）
【００２８】全長Ｌ及びＬ'は、ｘまたはｙ＝０の場合、２つの式において同一である。
【００２９】ｘ＞０及びｙ＞０の場合、Ｌ'は常に１よりも小さい。｜ｘ｜＝｜ｙ｜の場合、長さ短縮率は、標準配線に比較して、合計３０％となる。
【００３０】このことは、チップ生産性が本発明により明らかに改善されることを示す。
【００３１】まとめとして、本発明の構成に関して以下の事項を開示する。
【００３２】（１）多層状に重ねられる複数の配線層を含む電子部品であって、前記配線層の各配線方向が、少なくとも、関連する誘導及び容量干渉結合領域内に配置される配線層の配線方向に対して、角度α回転されている、電子部品。
（２）前記角度αが１０°以上である、前記（１）記載の電子部品。
（３）隣接配線層に対する前記角度αが、遠隔配線層に対する角度よりも大きい、前記（１）記載の電子部品。
（４）前記電子部品が７つの多重配線層Ｍ０乃至Ｍ６を有するチップである、前記（１）記載の電子部品。
（５）前記配線層Ｍ５がＭ６に対して約４５゜、Ｍ４がＭ５に対して約９０゜、Ｍ３がＭ４に対して約１３５゜、Ｍ２がＭ３に対して約９０゜、Ｍ１がＭ２に対して約９０゜、Ｍ０がＭ１に対して約９０゜、それぞれ反時計方向に回転される、前記（４）記載の電子部品。
【図面の簡単な説明】
【図１】現在の最新技術において使用される配線構造Ｉを示す図である。
【図２】図１に従う配線構造における金属層３の導体２上の干渉結合の様子（ａ）およびその結合係数（ｂ）を示す図である。
【図３】本発明に従う配線構造ＩＩの実施例ＩＩａ、ＩＩｂ、ＩＩｃを示す図である。
【図４】本発明に従う配線構造ＩＩにおける金属層３の導体２上の干渉結合の様子（ａ）およびその結合係数（ｂ）を示す図である。
【図５】本発明に従う配線構造における金属層Ｍ５の導体５上の干渉結合の様子（ａ）およびその結合係数（ｂ）を示す図である。
【図６】本発明に従う配線構造ＩＩに起因する配線長の短縮を示す図である。
【０００１】
【発明の属する技術分野】本発明は、異なる配線層内の導体間の誘導結合及び容量結合を低減する、高性能チップのための改善された配線構造に関する。
【０００２】
【従来の技術】チップの生産能力を増加するために、常に努力が払われている。特定の問題は、個々の導体間に発生する干渉により発生する。チップの様々な層内で導体密度が増加すると、導体間の干渉結合またはクロストークの問題が、より重要となる。これらの干渉は、他の平行な近い関係にある電流導通導体内の電流のスイッチングを通じ、無負荷時に導体内に誘起される電圧に起因する。悪影響を受ける導体は近い範囲内に配置され、電流導通導体の周辺のその有効半径は、信号周波数、干渉容量、誘導結合、出所及び終端インピーダンス、誘電率、グラウンド及び電源レベルとの距離、導体が平行に走る長さ、及び他の要素により変化する。ある容積内により多くの導体が構成される程、高周波スイッチングが電圧レベルを誘起し、それがデータとして誤って記録され、処理誤りを招き得る。
【０００３】互いに平行に配置され、密に詰め込まれる導体は、同一のまたは隣接する配線層からクロストークを受け易いので、特定の受諾可能な信号対雑音比に対する、隣接導体間の半径距離の有効領域が、最小値を有する。この距離は、導体断面積が低減されるか、導体間の距離が増加されるか、結合の長さが短縮されるか、絶縁体の誘電率が低減されるか、或いはそれらがグラウンドに接続される層の近くに配置される場合、通常低減される。多層基板では、しばしば信号面の数が、接地層に隣接して互いに垂直方向に配置される２つの層に制限される。別の構成では、信号層が４つのグループに配置され、隣接信号面の導体が互いに垂直であり、各グループが１対のグラウンド層の間に横たわる。これらの構成は典型的な３重構造である。しかしながら、３重構造はチップには適用可能でない。なぜなら、チップはグラウンド電圧層を有さず、グラウンド電圧導体だけを有するからである。更に、これらの３重構造は、次のような理由から、チップには適用可能でない。すなわち、非常に高度な配線要求のために、金属層が信号配線のためにほとんど全面に要求され、またチップの幾何形状が基板の幾何形状に比較して、桁違いに小さいからである（チップ：１ｍｍ；基板：１００ｍｍ）。
【０００４】最新世代のチップは、７層以上の金属層を含み得る。導体間の距離がＣＭＯＳチップと比較して、最大５０％低減される。異なる配線層内の導体間の容量及び誘導干渉結合は、最新世代のチップにおいて、重大な問題を提示する。
【０００５】ドイツ特許ＤＥ３８８０３８５号は、基板内に構成され、密に詰め込まれる電気導体の構成を有する回路基板を開示する。電磁気的影響を受ける領域内の導体は、平行なまたは共通の基板チャネル内に構成される。これらの導体はそれらの関連チャネルに沿って進行する場合、連続的または断続的に集中または発散する。回路基板構造は従来は３重構造であり、これは最小の結合を示した。その上、３重構造は、チップ構造上では適用可能でない。
【０００６】米国特許第４７８２１９３号は、チップ・キャリアの配線構造を開示する。配線が複数の配線層を含み、これらが一緒に接続される。隣接する配線層が互いに固定角度で配置され、好適には約４５°で回転される。
【０００７】本明細書は、チップ・キャリア内の配線構造に関する。チップ・キャリアは特徴的に３重構造であり、これが最小の結合を示す。その上、３重構造はチップ上では使用され得ない。更に、ジグザグ構造は配線要求のために、チップ内で適用することが出来ない。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的は、高性能チップのための改善された配線構造を提案することであり、これは非直交的に配置されるチップ金属層間の容量及び誘導干渉結合を多大に低減する。
【０００９】
【課題を解決するための手段】従来の課題は請求項１の構成により解決される。また、本発明の有利な実施例が、従属請求項で示される。
【００１０】本発明の利点は、個々の配線層間の干渉結合の大規模な低減が達成される事実にもとづく。それにより、信号干渉が多大に低減される。チップ上の配線密度が増加され得る。配線長が短縮され、導電容量が低減される。結果的に、チップの処理速度が向上する。
【００１１】
【発明の実施の形態】図１は、６つの金属層を有するチップ上で現在適用される、最新の配線構造Ｉを示す。チップは、導体がＹ方向に構成される金属層Ｍ１、Ｍ３及びＭ５と、導体がＸ方向に構成される金属層Ｍ０、Ｍ２及びＭ４とを含む。図１から理解されるように、金属層Ｍ１、Ｍ３、Ｍ５の導体と、金属層Ｍ０、Ｍ２、Ｍ４の導体は、互いに平行に走る。平行な導体間の誘導結合及び容量結合は、信号の干渉を招く。６つの金属層を有する現在のＣＭＯＳマイクロプロセッサ技術では、導体間の容量及び誘導干渉結合に起因する信号干渉を、できる限り最小化するように、チップ層の間を平行に走る長い導体が、回避されなければならない。このことは、７つ以上の金属層を有する次世代のチップにおいては、より一層重要である。なぜなら、個々の層の導体間の距離が約５０％に低減されるからである。
【００１２】次式は、平行な導体を含む別の金属層に対向する導体における、その導体の始点と導体の終点における干渉電圧を表す。
【数１】
ＶNE,q(t)＝ｄＶ1／ｄｔ・（ＫL＋ＫC）／２×Ｔd （１）
【数２】
ＶFE,q(t)＝ｄＶ1／ｄｔ・（ＫL−ＫC）／２×Ｔd （２）
【００１３】ここでＶNE＝導体の始点における干渉電圧、ＶFE＝導体の終点における干渉電圧、ｄＶ1／ｄｔ＝信号の立上り時間、ＫL、ＫC＝誘導／容量結合係数、Ｔd＝導体の結合長にわたる信号の期間に関係する定数である。
【００１４】式（１）は、非活動状態の導体の導通の始点における干渉電圧を示す。干渉電圧は、信号の立上り時間、結合係数の和（ＫL＋ＫC）、及び導体の結合長にわたる信号の期間から導出される定数（Ｔd）の関数である。
【００１５】式（２）は、非活動状態の導体の導通の終点における干渉電圧を示す。干渉電圧は、信号の立上り時間、結合係数の差（ＫL−ＫC）、及び定数（Ｔd）の関数である。２つの干渉電圧ＶNE及びＶFEが重畳される。従って、干渉電圧は、式（１）及び式（２）により与えられる値よりも、大きくなる。
【００１６】図２（ａ）は、導体２に平行に走る金属層Ｍ１、Ｍ３及びＭ５の導体により生成される導体２上の干渉結合を示す。図２（ｂ）は、図１に示される配線構造Ｉにおける、導体２の導通の始点及び終点における誘導及び容量結合係数、それぞれ（ＫL＋ＫC）及び（ＫL−ＫC）、及び金属層３の導体２上の干渉電圧を示す。金属層Ｍ１、Ｍ３、Ｍ５、及び（または）それらの配線の方向が、互いに平行に構成される。金属層Ｍ０、Ｍ２、Ｍ４、及び（または）それらの配線方向も同様に、互いに平行に構成される。金属層Ｍ１、Ｍ３、及びＭ５の配線の方向は、金属層Ｍ０、Ｍ２、Ｍ４の配線構造に対して、直角に回転して構成される。
【００１７】金属層Ｍ２及びＭ４は、金属層３の導体２上で、無視できる誘導及び容量結合を有する。なぜなら、金属層Ｍ２及びＭ４の導体は、金属層Ｍ３及び（または）配線構造に対して直角に走り、金属層３の導体２と小さな表面を形成するに過ぎないからである。金属層Ｍ２及びＭ４がＭ３に直角に走る事実を鑑み、誘導結合も存在しない。
【００１８】導体２上の容量及び誘導干渉結合に関して、金属層Ｍ２及びＭ４からの導体が無視され得る。図１及び図２から、金属層Ｍ１、Ｍ３及びＭ５の導体１、３、４、５、６、７、８、９が、金属層３の導体２と平行に走ることが理解される。導通の始点及び終点における導体２の全干渉電圧は、上記の式（１）及び（２）から計算される。
【００１９】金属層３の導体２に関して、１０ｍｍ並走する導体により、導通の始点において１１００ｍＶの干渉電圧が、導通の終点において８１５ｍＶの干渉電圧が獲得される。この干渉電圧は受諾可能でない。これは特に、７つの金属層（Ｍ０−Ｍ６）を有する新たな高性能チップに当てはまり、分離が個々の金属層間で、約５０％低減される。
【００２０】図３は、７つの金属層（Ｍ０−Ｍ６）を有する新たな高性能チップのための、本発明の配線構造ＩＩの例ＩＩａ、ＩＩｂ、ＩＩｃを示す。配線構造Ｉと比較して、本発明による配線構造ＩＩによれば、容量及び誘導干渉結合の振舞いの低減のために、平行に走る隣の配線の方向が考慮されるだけでなく、平行に走る配線の方向が、それらが考慮対象の導体に対して、対応する干渉結合効果を有する限り、除去される。例ＩＩａ及びＩＩｂは、全ての配線構造が互いに特定の角度αで回転されて構成されることを示す。平行に走る導体が必要に応じて、回避される。平行に走る導体間の干渉結合の振舞いの調査結果によれば、角度αは１０゜より小さいべきではない。これに対する例外は、本発明の配線構造ＩＩｃであり、そこでは上部の金属層Ｍ３、Ｍ４、Ｍ５及びＭ６上の、金属層Ｍ１及びＭ２の配線構造間の干渉結合の振舞いが、考慮されない。これは金属層Ｍ２までの下部の金属層が、一般に比較的短い導体を含むという事実による。これらの短い導体は、上部の導体上で、無視できる低い干渉電圧を生成する。金属層Ｍ１及びＭ３は、もはや金属層Ｍ５と結合しない。
【００２１】図４（ｂ）は、本発明に従う配線構造ＩＩａにおける、導体２の導通の始点及び終点における誘導及び容量結合係数、及び金属層３の導体２上の干渉電圧を示す。図４（ａ）は、本発明による配線構造ＩＩに従い、導体１、３、７、８及び９だけが、金属層Ｍ３の導体２と平行に走ることを示す。金属層Ｍ３の導体２上の導通の始点における干渉電圧７００ｍＶ、及び（または）終点における干渉電圧４００ｍＶが、配線構造１に比較して、ほぼ２分の１に低減される。
【００２２】しかしながら、本発明にもとづき可能な、個々の金属層間の他の配線構造も存在する。例えば、配線方向が構造ＩＩａ及びＩＩｂの様に構成されてもよい（図３参照）。従って、原理的に、各層の配線方向が、少なくとも結合に関連して重要な意味を持つ他の層の配線方向に対して、特定の角度αだけ回転される場合、金属層から金属層への干渉結合が、本質的に低減され得る。角度は１０°よりも小さいべきではない。好適には、配線方向は互いに約４５°及び（または）９０°に回転して構成される。層同士が互いに遠ざかるほど、及び対応する金属層の導体が短いほど、関連する金属層及び（または）金属層の導体における結合の問題が薄れる。従って、一般に、角度αは遠隔配線層に対してよりも、隣接配線層に対してより大きく選択される。
【００２３】図５（ａ）は、別の例として、本発明の配線構造ＩＩｃに従う金属層Ｍ５の導体５上の干渉結合を示す。また、図５（ｂ）は、この配線構造ＩＩｃにおける、導体５の導通の始点及び終点における誘導及び容量結合係数、及び金属層Ｍ５の導体５上の干渉電圧を示す。金属層Ｍ５上の導体４及び６だけが、導体５上で関連する干渉結合効果を生成する。
【００２４】図６は、本発明による配線構造ＩＩによる、導体長の短縮を示す。新たな配線構造の結果、導体長が多くの場合においてより短くなる。このようにして、チップの処理速度が向上される。
【００２５】図２に示されるような２点接続では、ゲート１とゲート２の間の導体接続において、次の式が獲得される。
【数３】Ｌ＝｜ｘ｜＋｜ｙ｜ （１）
【００２６】構造Ｉを有する標準チップでは、長さＬが絶対長ｘ及びｙの合計である。
【００２７】金属層Ｍ４及びＭ５の配線方向の４５°の回転に従い、２点接続において、長さＬが次のように計算される。
【数４】
Ｌ'＝｜ｘ｜＋｜ｙ｜−（２−√２）×min（｜ｘ｜，｜ｙ｜） （２）
【００２８】全長Ｌ及びＬ'は、ｘまたはｙ＝０の場合、２つの式において同一である。
【００２９】ｘ＞０及びｙ＞０の場合、Ｌ'は常に１よりも小さい。｜ｘ｜＝｜ｙ｜の場合、長さ短縮率は、標準配線に比較して、合計３０％となる。
【００３０】このことは、チップ生産性が本発明により明らかに改善されることを示す。
【００３１】まとめとして、本発明の構成に関して以下の事項を開示する。
【００３２】（１）多層状に重ねられる複数の配線層を含む電子部品であって、前記配線層の各配線方向が、少なくとも、関連する誘導及び容量干渉結合領域内に配置される配線層の配線方向に対して、角度α回転されている、電子部品。
（２）前記角度αが１０°以上である、前記（１）記載の電子部品。
（３）隣接配線層に対する前記角度αが、遠隔配線層に対する角度よりも大きい、前記（１）記載の電子部品。
（４）前記電子部品が７つの多重配線層Ｍ０乃至Ｍ６を有するチップである、前記（１）記載の電子部品。
（５）前記配線層Ｍ５がＭ６に対して約４５゜、Ｍ４がＭ５に対して約９０゜、Ｍ３がＭ４に対して約１３５゜、Ｍ２がＭ３に対して約９０゜、Ｍ１がＭ２に対して約９０゜、Ｍ０がＭ１に対して約９０゜、それぞれ反時計方向に回転される、前記（４）記載の電子部品。
【図面の簡単な説明】
【図１】現在の最新技術において使用される配線構造Ｉを示す図である。
【図２】図１に従う配線構造における金属層３の導体２上の干渉結合の様子（ａ）およびその結合係数（ｂ）を示す図である。
【図３】本発明に従う配線構造ＩＩの実施例ＩＩａ、ＩＩｂ、ＩＩｃを示す図である。
【図４】本発明に従う配線構造ＩＩにおける金属層３の導体２上の干渉結合の様子（ａ）およびその結合係数（ｂ）を示す図である。
【図５】本発明に従う配線構造における金属層Ｍ５の導体５上の干渉結合の様子（ａ）およびその結合係数（ｂ）を示す図である。
【図６】本発明に従う配線構造ＩＩに起因する配線長の短縮を示す図である。
【特許請求の範囲】
【請求項１】多層状に重ねられる複数の配線層を含む電子部品であって、前記配線層の各配線方向が、少なくとも、関連する誘導及び容量干渉結合領域内に配置される配線層の配線方向に対して、角度α回転されている、電子部品。
【請求項２】前記角度αが１０°以上である、請求項１記載の電子部品。
【請求項３】隣接配線層に対する前記角度αが、遠隔配線層に対する角度よりも大きい、請求項１記載の電子部品。
【請求項４】前記電子部品が７つの多重配線層Ｍ０乃至Ｍ６を有するチップである、請求項１記載の電子部品。
【請求項５】前記配線層Ｍ５がＭ６に対して約４５゜、Ｍ４がＭ５に対して約９０゜、Ｍ３がＭ４に対して約１３５゜、Ｍ２がＭ３に対して約９０゜、Ｍ１がＭ２に対して約９０゜、Ｍ０がＭ１に対して約９０゜、それぞれ反時計方向に回転される、請求項４記載の電子部品。
【請求項１】多層状に重ねられる複数の配線層を含む電子部品であって、前記配線層の各配線方向が、少なくとも、関連する誘導及び容量干渉結合領域内に配置される配線層の配線方向に対して、角度α回転されている、電子部品。
【請求項２】前記角度αが１０°以上である、請求項１記載の電子部品。
【請求項３】隣接配線層に対する前記角度αが、遠隔配線層に対する角度よりも大きい、請求項１記載の電子部品。
【請求項４】前記電子部品が７つの多重配線層Ｍ０乃至Ｍ６を有するチップである、請求項１記載の電子部品。
【請求項５】前記配線層Ｍ５がＭ６に対して約４５゜、Ｍ４がＭ５に対して約９０゜、Ｍ３がＭ４に対して約１３５゜、Ｍ２がＭ３に対して約９０゜、Ｍ１がＭ２に対して約９０゜、Ｍ０がＭ１に対して約９０゜、それぞれ反時計方向に回転される、請求項４記載の電子部品。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開平１０−１７８０１６
【公開日】平成１０年（１９９８）６月３０日
【国際特許分類】
【出願番号】特願平９−２９７９８８
【出願日】平成９年（１９９７）１０月３０日
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレイション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【公開日】平成１０年（１９９８）６月３０日
【国際特許分類】
【出願日】平成９年（１９９７）１０月３０日
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレイション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
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