高速データ加重平均
【課題】最小ループ遅延を有し、改善された安定性をサポートする高速データ加重平均（ＤＷＡ）２重サンプリング変調器のための方法および装置が提供される。
【解決手段】量子化およびＤＥＭは非オーバーラップ時間内に行われる。この時間遅延の低減によって、アナログ積分器に関して電力を節約することができる。基準電圧の交番によって、分割ＤＷＡのＤＣ信号は除去され、また、交番が比較器の入力において行われるので、追加の遅延はない。実施形態は、８倍のオーバーサンプリング比（ＯＳＲ）および１５レベル量子化器を使用する。
【解決手段】量子化およびＤＥＭは非オーバーラップ時間内に行われる。この時間遅延の低減によって、アナログ積分器に関して電力を節約することができる。基準電圧の交番によって、分割ＤＷＡのＤＣ信号は除去され、また、交番が比較器の入力において行われるので、追加の遅延はない。実施形態は、８倍のオーバーサンプリング比（ＯＳＲ）および１５レベル量子化器を使用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２重サンプリングのデルタシグマ変調器の構造に関し、より詳細には、小信号入力について優れたトーン挙動（ｔｏｎａｌ ｂｅｈａｖｉｏｒ）を有するダイナミック素子整合の高速データ加重平均の実装に関する。
【背景技術】
【０００２】
様々な製品はＡ／Ｄ（アナログ・デジタル）およびＤ／Ａ（デジタル・アナログ）変換器を内蔵している。これらの製品の性能に対する期待は、設計が消費電力を制限または低減しながらより高い直線性および広い帯域幅を獲得することをずっと推進している。フィードバックがあるオーバーサンプリングのデルタシグマ（ΔΣ）変調器は、こられの要求を満たすＡ／ＤおよびＤ／Ａ構造をサポートする。オーバーサンプリング変換器は、パイプライン型のＡ／Ｄ変換器（ＡＤＣ）より低消費電力および低複雑度を提供する。しかし、技術によって、オーバーサンプリング比（ＯＳＲ：ｏｖｅｒｓａｍｐｌｉｎｇ ｒａｔｉｏ）には制限が課されている。その結果、ＯＳＲが低い場合に、高い分解能および広い帯域幅は必要とされ、オーバーサンプリング変調器にはマルチビット量子化が必要とされている。しかし、マルチビット量子化のためのマルチビットＤ／Ａ変換器（ＤＡＣ）における不整合によって引き起こされるエラーは、スプリアスフリーダイナミックレンジ（ＳＦＤＲ：ｓｐｕｒｉｏｕｓ−ｆｒｅｅ ｄｙｎａｍｉｃ ｒａｎｇｅ）を制限する要因となり得る。変調器の直線性のＳＦＤＲの整合のために、線形化技術が使用される。ダイナミック素子整合はその１つである。ダイナミック素子整合（ＤＥＭ：ｄｙｎａｍｉｃ ｅｌｅｍｅｎｔ ｍａｔｃｈｉｎｇ）はマルチレベルＤＡＣの単位素子をダイナミックに選択してデジタルコードに対応する出力レベルを生成するプロセスである。ダイナミック素子整合はチップ面積および複雑度を増加させるが、この増加は比較的小さい。ダイナミック素子整合は、オーバーサンプリング変調器固有の平均化を使用して、不整合によって引き起こされるＤＡＣエラーを入力信号に対して無相関化し、雑音電力を信号帯域から抜け出す。単位素子をダイナミックに選択するアルゴリズムがいくつかある。ＤＥＭ技術の１つは、データ加重平均（ＤＷＡ：Ｄａｔａ Ｗｅｉｔｈｔｅｄ Ａｖｅｒａｇｅ）である。それは、シャッフルに使用されるだけではなく、スクランブラーを使用してサーモメーターコード（ｔｈｅｒｍｏｍｅｔｅｒ ｃｏｄｅｄ）の量子化器の出力の接続を該出力がフィードバックＤＡＣに適用される前に変えることにより、ＤＡＣ不整合エラーを信号帯域から取り除くためにも使用される。しかし、低速入力信号の場合のデルタシグマ変調器には、ＤＷＡアルゴリズムは、信号対雑音＋歪み比（ＳＮＤＲ：ｓｉｇｎａｌ−ｔｏ−ｎｏｉｓｅ−ｐｌｕｓ−ｄｉｓｔｏｒｔｉｏｎ ｒａｔｉｏ）を劣化させる強い帯域内信号依存トーン（ｉｎ−ｂａｎｄ ｓｉｇｎａｌ−ｄｅｐｅｎｄｅｎｔ ｔｏｎｅｓ）を発生する。
【０００３】
ＤＷＡアルゴリズムの変形は分割ＤＷＡ（Ｐ−ＤＷＡ：ｐａｒｔｉｔｉｏｎｅｄ ＤＷＡ）である。Ｐ−ＤＷＡアルゴリズムは、ＤＷＡに基づいており、ＤＥＭ回路の遅延を低減するが、帯域内トーンの増加という代償を払う。Ｐ−ＤＷＡアルゴリズムでは、マルチビットＤＡＣが２つのパーティションに分割され、各パーティションは単位素子の半数を含む。ＤＷＡは各パーティション内において別々に行って、ＤＡＣ出力を生成するのに選択される各パーティションにおける単位素子のセットを決定する。各パーティションのデジタル入力コードを取得するために、（所望の出力レベルをサーモメーターコードとして符号化する）全体のデジタル入力は二等分される。デジタル入力の偶数番目のビットは第１のパーティションへの入力として使用され、奇数番目のビットは第２のパーティションに割当てられる。Ｐ−ＤＷＡについて懸念されるのは、２つのパーティションにおける平均キャパシタ値の間の系統的不整合の影響である。この不整合が各パーティション内の単位素子間の不整合に対して直線的に増加する場合に、帯域内トーンは全体の帯域内量子化雑音電力に加えられる。Ｐ−ＤＷＡアルゴリズムは時間遅延を半分に減少することができるが、それは帯域内トーンを増加させ、ＤＣ信号を発生する。
【０００４】
図１は、非特許文献２に記載の、ＣＭＯＳ技術で集積化された５次カスケード型のΣΔ変調器の完全微分スイッチドキャパシタの実装を示す。この構造における各段によって行われる雑音シェーピングのために、第１段における回路には最も厳しい要件が課されている。第１段の回路実装には、低電源電圧に基づく動作のための設計における問題点が特に考慮される。
【０００５】
図２は、非特許文献３に記載のＤＷＡ回路を示す。それは、欠点があるが、Ｐ−ＤＷＡ回路装置（図１のＰ−ＤＷＡ１０２）において優れたトーン挙動を提供する。Ｐ−ＤＷＡ回路２００は、図１の（量子化器とする）ＡＤＣ１０１からの信号が提供されるマルチプレクサ（ＭＵＸ）の少なくとも２つの入力と、少なくとも２つのＭＵＸと、１つのシフタにつき少なくとも２つの入力であって、前記シフタはＭＵＸの少なくとも１つの第１の入力の信号とＭＵＸの少なくとも１つの第２の入力の信号のどちらかを選択して図１のＤＡＣ１０３（および１０４、１０５）への入力を提供する、シフタの少なくとも２つの入力と、シフタの各入力が次のサイクルにおいてどこにローテートされるべきかを示すローテートポインタを生成する少なくとも２つのポインタ発生器とを備え、前記ローテートによって、複数のシフタの出力は複数の出力に向けられ、それによって、２重サンプリング量子化およびＤＥＭを用いた前記少なくとも１つの第１のシフタブロックと前記少なくとも１つの第２のシフタブロックの信号の非オーバーラップ交番は、ＤＣ成分を除去するが、ＭＵＸの追加のループ遅延をもたらすことによって不安定を増加させる。
【０００６】
図３は、ポインタ発生器およびシフタを含む４ビットＤＷＡ回路を示す。ポインタ発生器は、各入力ビットｑ（３）−ｑ（０）が次のクロックサイクルにおいてどこにローテートされるべきかを示すローテートポインタを生成する。シフタは、バイナリ加重制御コードｓｈ（１）−ｓｈ（０）を介して各入力ビットを正しい位置にローテートする。あるＤＷＡの実装では、シフタの代わりに、符号器は使用され、ＭＵＸを介して量子化出力ビットをＤＡＣ入力ｄ（３）−ｄ（０）へ直接にマッピングするが、この実装はシフタベースの実装より遅い。また、このような符号器ベースのＤＷＡシステムは、連続時間デルタシグマ変調器に追加のループ遅延をもたらし、その結果、変調器の安定性に悪影響を与える。スイッチトキャパシタ回路の実現では、セトリングエラーが積分段階においてもたらされる。従って、多くの場合、シフタベースのＤＷＡの実装は望ましい。
【０００７】
こられの方法のそれぞれは、ループ遅延、安定性影響、ＤＣ信号およびかなりの消費電力などの結果がある。消費電力を増加せず、改善された性能を与える２重サンプリングΔΣ変調器構造のための技術が必要となる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】J. Silva, U. Moon, J. Steensgaard and G.C. Temes, “Wideband low-distortion delta-sigma ADC topology”, ELECTRONICS LETTERS 7th June 2001 Vol. 37 No. 12
【非特許文献２】Katelijn Vleugels, Shahriar Rabii and Bruce A., “A 2.5-V Sigma-Delta Modulator for Broadband Communications Applications”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36, NO. 12, DECEMBER 2001
【非特許文献３】Zhang,Z. and Temes, G.C., “A Segmented Data-Weighted-Averaging Technique”, ISCAS, May 2007, New Orleans, pp. 481-484
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、高速データ加重平均の解決案を提供し、該解決案によって、２重サンプリング量子化およびダイナミック素子整合（ＤＥＭ）を用いた第１のブロックと第２のブロックの信号の非オーバーラップ交番は、追加のループ遅延をもたらすことなく、小信号入力についてアイドルトーンを引き起こすＤＣ成分を除去し、消費電力を抑え、安定性を維持する。
【課題を解決するための手段】
【００１０】
本発明の実施形態は、デルタシグマ変調器のフィードバックＤＡＣにおける高速データ加重平均動作のための方法を提供し、この方法は、少なくとも１つの第１のブロックを選択するステップと、前記少なくとも１つの第１のブロックの信号を比較器の基準入力に提供するステップと、少なくとも１つの第２のブロックを選択するステップと、前記少なくとも１つの第２のブロックの信号を前記比較器の基準入力に提供するステップとを備え、２重サンプリング量子化およびＤＥＭの非オーバーラップ交番は、ループ遅延をもたらすことなく、ＤＣ成分を除去し、安定性を維持する。
【００１１】
本明細書に記載されている特徴および利点は包括的なものではなく、特に多数のさらなる特徴および利点が図面、明細書および特許請求の範囲を考慮して本技術の通常の当業者により明らかになるであろう。さらに、明細書で使用される用語は主に読みやすさ、および教示の目的で選択されたものであり、発明の主題の範囲を制限するためではない、ということに気付くべきである。
【図面の簡単な説明】
【００１２】
【図１】２−２−１カスケード型のシグマデルタ変調器の線形化ブロック図である。
【図２】シフタベースのＤＷＡのブロック図である。
【図３】シフタベースのＤＷＡの回路実装を示す図である。
【図４】本発明の一実施形態によって構成された高速データ加重平均の構造およびタイミング図を示す図である。
【図５】本発明の一実施形態によって構成された出力スペクトルシミュレーション結果のグラフを示す図である。
【図６】本発明の一実施形態によって構成された方法の動作ステップを示す流れ図である。
【発明を実施するための形態】
【００１３】
本発明は、以下で図面を参照して実施例について詳細に説明される。この説明は例示に過ぎず、本発明の態様を制限するものではない。この実施例は当業者が本発明を実施することができるように十分に記載されており、本発明の思想から離れることなくさまざまな変更が可能である。
【００１４】
図４は、本発明の実施形態によって構成された高速データ加重平均の構造４００を示す回路図およびタイミング図である。ＡＤＣ４８３は、比較器基準入力４０５、アナログ入力ＩＮ４１０、および比較器４１５（具体的には４２０−４３５）を備える。比較器４３５の基準入力４０５はＲＥＦ０ ４４０およびＲＥＦ１ ４４５である。また、ほかの基準入力はＲＥＦ２−ＲＥＦ１３である。ＲＥＦ０ ４４０は、Φ１スイッチ４５０を介して比較器４３５のマイナス入力に印加される。ＲＥＦ１ ４４５は、Φ２スイッチ４５５を介して比較器４３５のマイナス入力に印加される。アナログ入力ＩＮ４１０は、図１の積分器１０６から印加される。量子化器とするＡＤＣ４８３は比較器４１５を備える。また、タイミング図は、Φ１信号４６０およびΦ２信号４６５を示す。Φ１タイミング信号の４７０とΦ２タイミング信号の４７５は非オーバーラップである。Ｐ−ＤＷＡ４８１では、比較器４２０−４３５の出力ＣＯ＜０＞−ＣＯ＜１３＞が、３ゲート遅延４８５Ａ、４８５Ｂおよび４８５Ｃを処理するクリティカルパス４８０をたどり、偶数番目の出力４９０（ＯＵＴ０−ＯＵＴ１２）および奇数番目の出力４９５（ＯＵＴ１−ＯＵＴ１３）につながる。Ｐ−ＤＷＡ４８１は、クリティカルパスを有するシフタを備え、シフタベースのＤＷＡである。シフタ４８２は、複数のスイッチを備え、バイナリ加重制御コードを介して各入力を正しい位置にローテートする。Ｐ−ＤＷＡ４８１は、Φ１タイミング信号４６０およびΦ２タイミング信号４６５に基づいて、出力ＣＯ＜０＞−ＣＯ＜１３＞を３ゲート遅延でシフトし、Ｐ−ＤＷＡアルゴリズムに基づいてパスをランダムに選択する。（Φ１信号がハイとなる）位相Φ１において、比較器４１５は、入力ＩＮ４１０と奇数番目の基準入力ＲＥＦ１−ＲＥＦ１３を比較して、出力ＣＯ＜０＞−ＣＯ＜１３＞をＰ−ＤＷＡ４８１に提供し、出力ＣＯ＜０＞−ＣＯ＜１３＞は１ゲート遅延４８５Ａでシフトされてホールドされる。同じタイミングで、前の（Φ２信号がハイとなる）位相Φ２において１ゲート遅延４８５Ａでシフトされた出力ＣＯ＜０＞−ＣＯ＜１３＞は、１ゲート遅延４５８Ｂでシフトされてホールドされる。同時に、Ｐ−ＤＷＡ４８１は、前の位相Φ１において提供された偶数番目の出力４９０（ＯＵＴ０−ＯＵＴ１２）および奇数番目の出力４９５（ＯＵＴ１−ＯＵＴ１３）を、３ゲート遅延４８５Ａ、４８５Ｂおよび４８５ＣでＤＡＣ１０３（または１０４、１０５）へ出力する。
【００１５】
位相Φ２において、比較器４１５は、入力ＩＮ４１０と偶数番目の基準入力ＲＥＦ０−ＲＥＦ１２を比較して、出力ＣＯ＜０＞−ＣＯ＜１３＞をＰ−ＤＷＡ４８１に提供し、出力ＣＯ＜０＞−ＣＯ＜１３＞は１ゲート遅延４８５Ａでシフトされてホールドされる。同じタイミングで、前の位相Φ１において１ゲート遅延４８５Ａでシフトされた出力ＣＯ＜０＞−ＣＯ＜１３＞は、１ゲート遅延４５８Ｂでシフトされてホールドされる。同時に、Ｐ−ＤＷＡ４８１は、前の位相Φ２において提供された偶数番目の出力４９０（ＯＵＴ０−ＯＵＴ１２）および奇数番目の出力４９５（ＯＵＴ１−ＯＵＴ１３）を、３ゲート遅延４８５Ａ、４８５Ｂおよび４８５ＣでＤＡＣ１０３（または１０４、１０５）へ出力する。
【００１６】
次の位相Φ１において、比較器４１５は、入力ＩＮ４１０と奇数番目の基準入力ＲＥＦ１−ＲＥＦ１３を比較して、出力ＣＯ＜０＞−ＣＯ＜１３＞をＰ−ＤＷＡ４８１に提供し、出力ＣＯ＜０＞−ＣＯ＜１３＞は１ゲート遅延４８５Ａでシフトされてホールドされる。同時に、前の位相Φ２において１ゲート遅延４８５Ａでシフトされた出力ＣＯ＜０＞−ＣＯ＜１３＞は、１ゲート遅延４５８Ｂでシフトされてホールドされる。同時に、Ｐ−ＤＷＡ４８１は、前の位相Φ１において提供された偶数番目の出力４９０（ＯＵＴ０−ＯＵＴ１２）および奇数番目の出力４９５（ＯＵＴ１−ＯＵＴ１３）を、３ゲート遅延４８５Ａ、４８５Ｂおよび４８５ＣでＤＡＣ１０３（または１０４、１０５）へ出力する。
【００１７】
【表１】
【００１８】
２重サンプリングによって、量子化およびＤＥＭは非オーバーラップ時間内において行われる。それらの時間遅延を低減することによって、アナログ積分器電力を低減することができる。２つのブロックの交番によって、通常にＰ−ＤＷＡで発生したＤＣは除去され、また、この交番が比較器入力において行われるので、追加の遅延はない。
【００１９】
図５は、本発明の実施形態によって構成されたＭＡＴＬＡＢ（登録商標）シミュレーション結果のグラフ５００を示す図である。ＭＡＴＬＡＢ（登録商標）はＭａｔｈｗｏｒｋｓ株式会社の登録商標である。高速データ加重平均（Ｆ ＤＷＡ）発明の性能を従来型のデータ加重平均（ＤＷＡ）および分割データ加重平均（Ｐ−ＤＷＡ）と比較するために、異なる方法を使用するΔΣ変調器の出力電力スペクトル密度（ＰＳＤ）はモデル化された。条件は、−５５ｄＢＦＳの入力正弦波５０５、８倍のＯＳＲ、１０ビットＤＡＣエラー不整合、１５レベル量子化器、および６５５３６データ点を備える。Ｐ−ＤＷＡ５１０およびＦ ＤＷＡ５１５について結果が示されている。結合された雑音はそれぞれ５２０および５２５である。信号帯域エッジ５３０も示される。Ｐ−ＤＷＡの場合に、スプリアスフリーダイナミックレンジ（ＳＦＤＲ：ｓｐｕｒｉｏｕｓ−ｆｒｅｅ ｄｙｎａｍｉｃ ｒａｎｇｅ）は３５．８ｄＢに等しく、この実施形態に関して、Ｆ ＤＷＡの場合に、ＳＦＤＲは４０．１ｄＢに等しい。この方法は、１次シェーピング（ｆｉｒｓｔ−ｏｒｄｅｒ−ｓｈａｐｉｎｇ）ＤＷＡで発生したＤＣ値およびトーンを除去する。
【００２０】
図６は、高速データ加重平均方法の実施形態を示す流れ図６００である。この方法は、複数のＤＥＭブロックを作成するステップ６０５と、第１のスイッチを選択するステップ６１０と、第１の基準信号を比較器の入力に提供するステップ６１５と、第２のスイッチを選択するステップ６２０と、第２の基準信号を比較器の入力に提供するステップ６２５とを備え、２重サンプリング量子化およびＤＥＭの非オーバーラップ交番は、ループ遅延の追加の位相をもたらすことなく、ＤＣ成分を除去し、安定性を維持する。
【００２１】
本発明の実施形態の上記記載を説明と記載の目的のために示してきた。本提出のすべての頁、およびそのすべての内容は、すべての目的のためにどのように特徴付けられ、特定され、または番号付されても、本願内における形式または配列に拘わらず、本願の実質的な部分として見られる。この明細書は、網羅的あること、または本発明を開示された詳細な形態に限定することを意図していない。多数の改良または変形がこの開示を考慮して可能である。
【技術分野】
【０００１】
本発明は、２重サンプリングのデルタシグマ変調器の構造に関し、より詳細には、小信号入力について優れたトーン挙動（ｔｏｎａｌ ｂｅｈａｖｉｏｒ）を有するダイナミック素子整合の高速データ加重平均の実装に関する。
【背景技術】
【０００２】
様々な製品はＡ／Ｄ（アナログ・デジタル）およびＤ／Ａ（デジタル・アナログ）変換器を内蔵している。これらの製品の性能に対する期待は、設計が消費電力を制限または低減しながらより高い直線性および広い帯域幅を獲得することをずっと推進している。フィードバックがあるオーバーサンプリングのデルタシグマ（ΔΣ）変調器は、こられの要求を満たすＡ／ＤおよびＤ／Ａ構造をサポートする。オーバーサンプリング変換器は、パイプライン型のＡ／Ｄ変換器（ＡＤＣ）より低消費電力および低複雑度を提供する。しかし、技術によって、オーバーサンプリング比（ＯＳＲ：ｏｖｅｒｓａｍｐｌｉｎｇ ｒａｔｉｏ）には制限が課されている。その結果、ＯＳＲが低い場合に、高い分解能および広い帯域幅は必要とされ、オーバーサンプリング変調器にはマルチビット量子化が必要とされている。しかし、マルチビット量子化のためのマルチビットＤ／Ａ変換器（ＤＡＣ）における不整合によって引き起こされるエラーは、スプリアスフリーダイナミックレンジ（ＳＦＤＲ：ｓｐｕｒｉｏｕｓ−ｆｒｅｅ ｄｙｎａｍｉｃ ｒａｎｇｅ）を制限する要因となり得る。変調器の直線性のＳＦＤＲの整合のために、線形化技術が使用される。ダイナミック素子整合はその１つである。ダイナミック素子整合（ＤＥＭ：ｄｙｎａｍｉｃ ｅｌｅｍｅｎｔ ｍａｔｃｈｉｎｇ）はマルチレベルＤＡＣの単位素子をダイナミックに選択してデジタルコードに対応する出力レベルを生成するプロセスである。ダイナミック素子整合はチップ面積および複雑度を増加させるが、この増加は比較的小さい。ダイナミック素子整合は、オーバーサンプリング変調器固有の平均化を使用して、不整合によって引き起こされるＤＡＣエラーを入力信号に対して無相関化し、雑音電力を信号帯域から抜け出す。単位素子をダイナミックに選択するアルゴリズムがいくつかある。ＤＥＭ技術の１つは、データ加重平均（ＤＷＡ：Ｄａｔａ Ｗｅｉｔｈｔｅｄ Ａｖｅｒａｇｅ）である。それは、シャッフルに使用されるだけではなく、スクランブラーを使用してサーモメーターコード（ｔｈｅｒｍｏｍｅｔｅｒ ｃｏｄｅｄ）の量子化器の出力の接続を該出力がフィードバックＤＡＣに適用される前に変えることにより、ＤＡＣ不整合エラーを信号帯域から取り除くためにも使用される。しかし、低速入力信号の場合のデルタシグマ変調器には、ＤＷＡアルゴリズムは、信号対雑音＋歪み比（ＳＮＤＲ：ｓｉｇｎａｌ−ｔｏ−ｎｏｉｓｅ−ｐｌｕｓ−ｄｉｓｔｏｒｔｉｏｎ ｒａｔｉｏ）を劣化させる強い帯域内信号依存トーン（ｉｎ−ｂａｎｄ ｓｉｇｎａｌ−ｄｅｐｅｎｄｅｎｔ ｔｏｎｅｓ）を発生する。
【０００３】
ＤＷＡアルゴリズムの変形は分割ＤＷＡ（Ｐ−ＤＷＡ：ｐａｒｔｉｔｉｏｎｅｄ ＤＷＡ）である。Ｐ−ＤＷＡアルゴリズムは、ＤＷＡに基づいており、ＤＥＭ回路の遅延を低減するが、帯域内トーンの増加という代償を払う。Ｐ−ＤＷＡアルゴリズムでは、マルチビットＤＡＣが２つのパーティションに分割され、各パーティションは単位素子の半数を含む。ＤＷＡは各パーティション内において別々に行って、ＤＡＣ出力を生成するのに選択される各パーティションにおける単位素子のセットを決定する。各パーティションのデジタル入力コードを取得するために、（所望の出力レベルをサーモメーターコードとして符号化する）全体のデジタル入力は二等分される。デジタル入力の偶数番目のビットは第１のパーティションへの入力として使用され、奇数番目のビットは第２のパーティションに割当てられる。Ｐ−ＤＷＡについて懸念されるのは、２つのパーティションにおける平均キャパシタ値の間の系統的不整合の影響である。この不整合が各パーティション内の単位素子間の不整合に対して直線的に増加する場合に、帯域内トーンは全体の帯域内量子化雑音電力に加えられる。Ｐ−ＤＷＡアルゴリズムは時間遅延を半分に減少することができるが、それは帯域内トーンを増加させ、ＤＣ信号を発生する。
【０００４】
図１は、非特許文献２に記載の、ＣＭＯＳ技術で集積化された５次カスケード型のΣΔ変調器の完全微分スイッチドキャパシタの実装を示す。この構造における各段によって行われる雑音シェーピングのために、第１段における回路には最も厳しい要件が課されている。第１段の回路実装には、低電源電圧に基づく動作のための設計における問題点が特に考慮される。
【０００５】
図２は、非特許文献３に記載のＤＷＡ回路を示す。それは、欠点があるが、Ｐ−ＤＷＡ回路装置（図１のＰ−ＤＷＡ１０２）において優れたトーン挙動を提供する。Ｐ−ＤＷＡ回路２００は、図１の（量子化器とする）ＡＤＣ１０１からの信号が提供されるマルチプレクサ（ＭＵＸ）の少なくとも２つの入力と、少なくとも２つのＭＵＸと、１つのシフタにつき少なくとも２つの入力であって、前記シフタはＭＵＸの少なくとも１つの第１の入力の信号とＭＵＸの少なくとも１つの第２の入力の信号のどちらかを選択して図１のＤＡＣ１０３（および１０４、１０５）への入力を提供する、シフタの少なくとも２つの入力と、シフタの各入力が次のサイクルにおいてどこにローテートされるべきかを示すローテートポインタを生成する少なくとも２つのポインタ発生器とを備え、前記ローテートによって、複数のシフタの出力は複数の出力に向けられ、それによって、２重サンプリング量子化およびＤＥＭを用いた前記少なくとも１つの第１のシフタブロックと前記少なくとも１つの第２のシフタブロックの信号の非オーバーラップ交番は、ＤＣ成分を除去するが、ＭＵＸの追加のループ遅延をもたらすことによって不安定を増加させる。
【０００６】
図３は、ポインタ発生器およびシフタを含む４ビットＤＷＡ回路を示す。ポインタ発生器は、各入力ビットｑ（３）−ｑ（０）が次のクロックサイクルにおいてどこにローテートされるべきかを示すローテートポインタを生成する。シフタは、バイナリ加重制御コードｓｈ（１）−ｓｈ（０）を介して各入力ビットを正しい位置にローテートする。あるＤＷＡの実装では、シフタの代わりに、符号器は使用され、ＭＵＸを介して量子化出力ビットをＤＡＣ入力ｄ（３）−ｄ（０）へ直接にマッピングするが、この実装はシフタベースの実装より遅い。また、このような符号器ベースのＤＷＡシステムは、連続時間デルタシグマ変調器に追加のループ遅延をもたらし、その結果、変調器の安定性に悪影響を与える。スイッチトキャパシタ回路の実現では、セトリングエラーが積分段階においてもたらされる。従って、多くの場合、シフタベースのＤＷＡの実装は望ましい。
【０００７】
こられの方法のそれぞれは、ループ遅延、安定性影響、ＤＣ信号およびかなりの消費電力などの結果がある。消費電力を増加せず、改善された性能を与える２重サンプリングΔΣ変調器構造のための技術が必要となる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】J. Silva, U. Moon, J. Steensgaard and G.C. Temes, “Wideband low-distortion delta-sigma ADC topology”, ELECTRONICS LETTERS 7th June 2001 Vol. 37 No. 12
【非特許文献２】Katelijn Vleugels, Shahriar Rabii and Bruce A., “A 2.5-V Sigma-Delta Modulator for Broadband Communications Applications”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36, NO. 12, DECEMBER 2001
【非特許文献３】Zhang,Z. and Temes, G.C., “A Segmented Data-Weighted-Averaging Technique”, ISCAS, May 2007, New Orleans, pp. 481-484
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、高速データ加重平均の解決案を提供し、該解決案によって、２重サンプリング量子化およびダイナミック素子整合（ＤＥＭ）を用いた第１のブロックと第２のブロックの信号の非オーバーラップ交番は、追加のループ遅延をもたらすことなく、小信号入力についてアイドルトーンを引き起こすＤＣ成分を除去し、消費電力を抑え、安定性を維持する。
【課題を解決するための手段】
【００１０】
本発明の実施形態は、デルタシグマ変調器のフィードバックＤＡＣにおける高速データ加重平均動作のための方法を提供し、この方法は、少なくとも１つの第１のブロックを選択するステップと、前記少なくとも１つの第１のブロックの信号を比較器の基準入力に提供するステップと、少なくとも１つの第２のブロックを選択するステップと、前記少なくとも１つの第２のブロックの信号を前記比較器の基準入力に提供するステップとを備え、２重サンプリング量子化およびＤＥＭの非オーバーラップ交番は、ループ遅延をもたらすことなく、ＤＣ成分を除去し、安定性を維持する。
【００１１】
本明細書に記載されている特徴および利点は包括的なものではなく、特に多数のさらなる特徴および利点が図面、明細書および特許請求の範囲を考慮して本技術の通常の当業者により明らかになるであろう。さらに、明細書で使用される用語は主に読みやすさ、および教示の目的で選択されたものであり、発明の主題の範囲を制限するためではない、ということに気付くべきである。
【図面の簡単な説明】
【００１２】
【図１】２−２−１カスケード型のシグマデルタ変調器の線形化ブロック図である。
【図２】シフタベースのＤＷＡのブロック図である。
【図３】シフタベースのＤＷＡの回路実装を示す図である。
【図４】本発明の一実施形態によって構成された高速データ加重平均の構造およびタイミング図を示す図である。
【図５】本発明の一実施形態によって構成された出力スペクトルシミュレーション結果のグラフを示す図である。
【図６】本発明の一実施形態によって構成された方法の動作ステップを示す流れ図である。
【発明を実施するための形態】
【００１３】
本発明は、以下で図面を参照して実施例について詳細に説明される。この説明は例示に過ぎず、本発明の態様を制限するものではない。この実施例は当業者が本発明を実施することができるように十分に記載されており、本発明の思想から離れることなくさまざまな変更が可能である。
【００１４】
図４は、本発明の実施形態によって構成された高速データ加重平均の構造４００を示す回路図およびタイミング図である。ＡＤＣ４８３は、比較器基準入力４０５、アナログ入力ＩＮ４１０、および比較器４１５（具体的には４２０−４３５）を備える。比較器４３５の基準入力４０５はＲＥＦ０ ４４０およびＲＥＦ１ ４４５である。また、ほかの基準入力はＲＥＦ２−ＲＥＦ１３である。ＲＥＦ０ ４４０は、Φ１スイッチ４５０を介して比較器４３５のマイナス入力に印加される。ＲＥＦ１ ４４５は、Φ２スイッチ４５５を介して比較器４３５のマイナス入力に印加される。アナログ入力ＩＮ４１０は、図１の積分器１０６から印加される。量子化器とするＡＤＣ４８３は比較器４１５を備える。また、タイミング図は、Φ１信号４６０およびΦ２信号４６５を示す。Φ１タイミング信号の４７０とΦ２タイミング信号の４７５は非オーバーラップである。Ｐ−ＤＷＡ４８１では、比較器４２０−４３５の出力ＣＯ＜０＞−ＣＯ＜１３＞が、３ゲート遅延４８５Ａ、４８５Ｂおよび４８５Ｃを処理するクリティカルパス４８０をたどり、偶数番目の出力４９０（ＯＵＴ０−ＯＵＴ１２）および奇数番目の出力４９５（ＯＵＴ１−ＯＵＴ１３）につながる。Ｐ−ＤＷＡ４８１は、クリティカルパスを有するシフタを備え、シフタベースのＤＷＡである。シフタ４８２は、複数のスイッチを備え、バイナリ加重制御コードを介して各入力を正しい位置にローテートする。Ｐ−ＤＷＡ４８１は、Φ１タイミング信号４６０およびΦ２タイミング信号４６５に基づいて、出力ＣＯ＜０＞−ＣＯ＜１３＞を３ゲート遅延でシフトし、Ｐ−ＤＷＡアルゴリズムに基づいてパスをランダムに選択する。（Φ１信号がハイとなる）位相Φ１において、比較器４１５は、入力ＩＮ４１０と奇数番目の基準入力ＲＥＦ１−ＲＥＦ１３を比較して、出力ＣＯ＜０＞−ＣＯ＜１３＞をＰ−ＤＷＡ４８１に提供し、出力ＣＯ＜０＞−ＣＯ＜１３＞は１ゲート遅延４８５Ａでシフトされてホールドされる。同じタイミングで、前の（Φ２信号がハイとなる）位相Φ２において１ゲート遅延４８５Ａでシフトされた出力ＣＯ＜０＞−ＣＯ＜１３＞は、１ゲート遅延４５８Ｂでシフトされてホールドされる。同時に、Ｐ−ＤＷＡ４８１は、前の位相Φ１において提供された偶数番目の出力４９０（ＯＵＴ０−ＯＵＴ１２）および奇数番目の出力４９５（ＯＵＴ１−ＯＵＴ１３）を、３ゲート遅延４８５Ａ、４８５Ｂおよび４８５ＣでＤＡＣ１０３（または１０４、１０５）へ出力する。
【００１５】
位相Φ２において、比較器４１５は、入力ＩＮ４１０と偶数番目の基準入力ＲＥＦ０−ＲＥＦ１２を比較して、出力ＣＯ＜０＞−ＣＯ＜１３＞をＰ−ＤＷＡ４８１に提供し、出力ＣＯ＜０＞−ＣＯ＜１３＞は１ゲート遅延４８５Ａでシフトされてホールドされる。同じタイミングで、前の位相Φ１において１ゲート遅延４８５Ａでシフトされた出力ＣＯ＜０＞−ＣＯ＜１３＞は、１ゲート遅延４５８Ｂでシフトされてホールドされる。同時に、Ｐ−ＤＷＡ４８１は、前の位相Φ２において提供された偶数番目の出力４９０（ＯＵＴ０−ＯＵＴ１２）および奇数番目の出力４９５（ＯＵＴ１−ＯＵＴ１３）を、３ゲート遅延４８５Ａ、４８５Ｂおよび４８５ＣでＤＡＣ１０３（または１０４、１０５）へ出力する。
【００１６】
次の位相Φ１において、比較器４１５は、入力ＩＮ４１０と奇数番目の基準入力ＲＥＦ１−ＲＥＦ１３を比較して、出力ＣＯ＜０＞−ＣＯ＜１３＞をＰ−ＤＷＡ４８１に提供し、出力ＣＯ＜０＞−ＣＯ＜１３＞は１ゲート遅延４８５Ａでシフトされてホールドされる。同時に、前の位相Φ２において１ゲート遅延４８５Ａでシフトされた出力ＣＯ＜０＞−ＣＯ＜１３＞は、１ゲート遅延４５８Ｂでシフトされてホールドされる。同時に、Ｐ−ＤＷＡ４８１は、前の位相Φ１において提供された偶数番目の出力４９０（ＯＵＴ０−ＯＵＴ１２）および奇数番目の出力４９５（ＯＵＴ１−ＯＵＴ１３）を、３ゲート遅延４８５Ａ、４８５Ｂおよび４８５ＣでＤＡＣ１０３（または１０４、１０５）へ出力する。
【００１７】
【表１】
【００１８】
２重サンプリングによって、量子化およびＤＥＭは非オーバーラップ時間内において行われる。それらの時間遅延を低減することによって、アナログ積分器電力を低減することができる。２つのブロックの交番によって、通常にＰ−ＤＷＡで発生したＤＣは除去され、また、この交番が比較器入力において行われるので、追加の遅延はない。
【００１９】
図５は、本発明の実施形態によって構成されたＭＡＴＬＡＢ（登録商標）シミュレーション結果のグラフ５００を示す図である。ＭＡＴＬＡＢ（登録商標）はＭａｔｈｗｏｒｋｓ株式会社の登録商標である。高速データ加重平均（Ｆ ＤＷＡ）発明の性能を従来型のデータ加重平均（ＤＷＡ）および分割データ加重平均（Ｐ−ＤＷＡ）と比較するために、異なる方法を使用するΔΣ変調器の出力電力スペクトル密度（ＰＳＤ）はモデル化された。条件は、−５５ｄＢＦＳの入力正弦波５０５、８倍のＯＳＲ、１０ビットＤＡＣエラー不整合、１５レベル量子化器、および６５５３６データ点を備える。Ｐ−ＤＷＡ５１０およびＦ ＤＷＡ５１５について結果が示されている。結合された雑音はそれぞれ５２０および５２５である。信号帯域エッジ５３０も示される。Ｐ−ＤＷＡの場合に、スプリアスフリーダイナミックレンジ（ＳＦＤＲ：ｓｐｕｒｉｏｕｓ−ｆｒｅｅ ｄｙｎａｍｉｃ ｒａｎｇｅ）は３５．８ｄＢに等しく、この実施形態に関して、Ｆ ＤＷＡの場合に、ＳＦＤＲは４０．１ｄＢに等しい。この方法は、１次シェーピング（ｆｉｒｓｔ−ｏｒｄｅｒ−ｓｈａｐｉｎｇ）ＤＷＡで発生したＤＣ値およびトーンを除去する。
【００２０】
図６は、高速データ加重平均方法の実施形態を示す流れ図６００である。この方法は、複数のＤＥＭブロックを作成するステップ６０５と、第１のスイッチを選択するステップ６１０と、第１の基準信号を比較器の入力に提供するステップ６１５と、第２のスイッチを選択するステップ６２０と、第２の基準信号を比較器の入力に提供するステップ６２５とを備え、２重サンプリング量子化およびＤＥＭの非オーバーラップ交番は、ループ遅延の追加の位相をもたらすことなく、ＤＣ成分を除去し、安定性を維持する。
【００２１】
本発明の実施形態の上記記載を説明と記載の目的のために示してきた。本提出のすべての頁、およびそのすべての内容は、すべての目的のためにどのように特徴付けられ、特定され、または番号付されても、本願内における形式または配列に拘わらず、本願の実質的な部分として見られる。この明細書は、網羅的あること、または本発明を開示された詳細な形態に限定することを意図していない。多数の改良または変形がこの開示を考慮して可能である。
【特許請求の範囲】
【請求項１】
複数の比較器を含むアナログ・デジタル変換器（ＡＤＣ）と、
シフタを含むデータ加重平均回路と
を備え、
前記比較器は、アナログ信号の入力端子と、それぞれの前記比較器につき少なくとも２つのスイッチとを含み、前記スイッチは、タイミング信号に基づき、第１の基準電圧を提供する少なくとも１つの第１のブロックの信号と第２の基準電圧を提供する少なくとも１つの第２のブロックの信号のどちらかを選択して、前記複数の比較器への基準入力とし、
前記シフタは、前記タイミング信号に基づき、前記複数の比較器の出力をｎゲート遅延でシフトし、それによって、前記複数の比較器の前記出力は複数の出力にランダムに向けられ、
前記少なくとも１つの第１のブロックと前記少なくとも１つの第２のブロックの前記信号の非オーバーラップ交番は、２重サンプリング量子化を用いたことを特徴とする高速データ加重平均回路装置。
【請求項２】
前記シフタは、前記複数の比較器の前記出力を３ゲート遅延でシフトすることを特徴とする請求項１に記載の高速データ加重平均回路装置。
【請求項３】
前記複数の比較器の前記出力は、複数の偶数番目の出力および複数の奇数番目の出力にランダムに向けられることを特徴とする請求項１に記載の高速データ加重平均回路装置。
【請求項４】
前記タイミング信号は、第１のタイミング信号と第２のタイミング信号を含むことを特徴とする請求項１に記載の高速データ加重平均回路装置。
【請求項５】
前記複数の比較器の前記出力は、分割データ加重平均（Ｐ−ＤＷＡ：Ｐａｒｔｉｔｉｏｎｅｄ Ｄａｔａ Ｗｅｉｔｈｔｅｄ Ａｖｅｒａｇｅ）アルゴリズムに基づいて、複数の出力にランダムに向けられることを特徴とする請求項１に記載の高速データ加重平均回路装置。
【請求項６】
前記シフタは、複数のスイッチを含むことを特徴とする請求項１に記載の高速データ加重平均回路装置。
【請求項７】
前記シフタは、バイナリ加重制御コードを介して各入力を正しい位置にローテートし、Ｐ−ＤＷＡアルゴリズムに基づいて複数の経路をランダムに選択することを特徴とする請求項１に記載の高速データ加重平均回路装置。
【請求項８】
積分器と、
高速データ加重平均回路装置と、
デジタル・アナログ変換器（ＤＡＣ）と
を備え、
前記高速データ加重平均回路装置は、複数の比較器を含むアナログ・デジタル変換器（ＡＤＣ）と、シフタを含むデータ加重平均回路とを含み、
前記比較器は、前記積分器からのアナログ信号の入力端子と、それぞれの前記比較器につき少なくとも２つのスイッチとを含み、前記スイッチは、タイミング信号に基づき、第１の基準電圧を提供する少なくとも１つの第１のブロックの信号と第２の基準電圧を提供する少なくとも１つの第２のブロックの信号のどちらかを選択して、前記複数の比較器への基準入力とし、
前記シフタは、前記タイミング信号に基づき、前記複数の比較器の出力をｎゲート遅延でシフトし、それによって、前記複数の比較器の前記出力は、前記ＤＡＣに提供されるべき複数の出力にランダムに向けられ、
前記少なくとも１つの第１のブロックと前記少なくとも１つの第２のブロックの前記信号の非オーバーラップ交番は、２重サンプリング量子化を用いたことを特徴とするデルタシグマ変調器。
【請求項９】
基準電圧を提供する少なくとも１つの第１のブロックの信号と少なくとも１つの第２のブロックの信号のどちらかを選択して複数の比較器への基準入力とする、それぞれの前記比較器につき少なくとも２つのスイッチと、
３ゲット遅延を有するクリティカルパスであって、前記クリティカルパスによって前記複数の比較器の出力は複数の出力に向けられ、それによって、２重サンプリング量子化およびダイナミック素子整合（ＤＥＭ：ｄｙｎａｍｉｃ ｅｌｅｍｅｎｔ ｍａｔｃｈｉｎｇ）を用いた前記少なくとも１つの第１のブロックの信号と前記少なくとも１つの第２のブロックの前記信号の非オーバーラップ交番は、ループ遅延の追加の位相をもたらすことなく、ＤＣ成分を除去し、安定性を維持する、クリティカルパスと
を備えることを特徴とする高速データ加重平均回路装置。
【請求項１０】
デルタシグマ変調器における高速データ加重平均のための方法であって、前記方法は、
少なくとも１つの第１のブロックを選択するステップと、
前記少なくとも１つの第１のブロックの信号を比較器の基準入力に提供するステップと、
少なくとも１つの第２のブロックを選択するステップと、
前記少なくとも１つの第２のブロックの信号を前記比較器の基準入力に提供するステップと
を備え、２重サンプリング量子化およびダイナミック素子整合（ＤＥＭ：ｄｙｎａｍｉｃ ｅｌｅｍｅｎｔ ｍａｔｃｈｉｎｇ）を用いた非オーバーラップ交番は、ループ遅延の追加の位相をもたらすことなく、ＤＣ成分を除去し、安定性を維持することを特徴とする方法。
【請求項１】
複数の比較器を含むアナログ・デジタル変換器（ＡＤＣ）と、
シフタを含むデータ加重平均回路と
を備え、
前記比較器は、アナログ信号の入力端子と、それぞれの前記比較器につき少なくとも２つのスイッチとを含み、前記スイッチは、タイミング信号に基づき、第１の基準電圧を提供する少なくとも１つの第１のブロックの信号と第２の基準電圧を提供する少なくとも１つの第２のブロックの信号のどちらかを選択して、前記複数の比較器への基準入力とし、
前記シフタは、前記タイミング信号に基づき、前記複数の比較器の出力をｎゲート遅延でシフトし、それによって、前記複数の比較器の前記出力は複数の出力にランダムに向けられ、
前記少なくとも１つの第１のブロックと前記少なくとも１つの第２のブロックの前記信号の非オーバーラップ交番は、２重サンプリング量子化を用いたことを特徴とする高速データ加重平均回路装置。
【請求項２】
前記シフタは、前記複数の比較器の前記出力を３ゲート遅延でシフトすることを特徴とする請求項１に記載の高速データ加重平均回路装置。
【請求項３】
前記複数の比較器の前記出力は、複数の偶数番目の出力および複数の奇数番目の出力にランダムに向けられることを特徴とする請求項１に記載の高速データ加重平均回路装置。
【請求項４】
前記タイミング信号は、第１のタイミング信号と第２のタイミング信号を含むことを特徴とする請求項１に記載の高速データ加重平均回路装置。
【請求項５】
前記複数の比較器の前記出力は、分割データ加重平均（Ｐ−ＤＷＡ：Ｐａｒｔｉｔｉｏｎｅｄ Ｄａｔａ Ｗｅｉｔｈｔｅｄ Ａｖｅｒａｇｅ）アルゴリズムに基づいて、複数の出力にランダムに向けられることを特徴とする請求項１に記載の高速データ加重平均回路装置。
【請求項６】
前記シフタは、複数のスイッチを含むことを特徴とする請求項１に記載の高速データ加重平均回路装置。
【請求項７】
前記シフタは、バイナリ加重制御コードを介して各入力を正しい位置にローテートし、Ｐ−ＤＷＡアルゴリズムに基づいて複数の経路をランダムに選択することを特徴とする請求項１に記載の高速データ加重平均回路装置。
【請求項８】
積分器と、
高速データ加重平均回路装置と、
デジタル・アナログ変換器（ＤＡＣ）と
を備え、
前記高速データ加重平均回路装置は、複数の比較器を含むアナログ・デジタル変換器（ＡＤＣ）と、シフタを含むデータ加重平均回路とを含み、
前記比較器は、前記積分器からのアナログ信号の入力端子と、それぞれの前記比較器につき少なくとも２つのスイッチとを含み、前記スイッチは、タイミング信号に基づき、第１の基準電圧を提供する少なくとも１つの第１のブロックの信号と第２の基準電圧を提供する少なくとも１つの第２のブロックの信号のどちらかを選択して、前記複数の比較器への基準入力とし、
前記シフタは、前記タイミング信号に基づき、前記複数の比較器の出力をｎゲート遅延でシフトし、それによって、前記複数の比較器の前記出力は、前記ＤＡＣに提供されるべき複数の出力にランダムに向けられ、
前記少なくとも１つの第１のブロックと前記少なくとも１つの第２のブロックの前記信号の非オーバーラップ交番は、２重サンプリング量子化を用いたことを特徴とするデルタシグマ変調器。
【請求項９】
基準電圧を提供する少なくとも１つの第１のブロックの信号と少なくとも１つの第２のブロックの信号のどちらかを選択して複数の比較器への基準入力とする、それぞれの前記比較器につき少なくとも２つのスイッチと、
３ゲット遅延を有するクリティカルパスであって、前記クリティカルパスによって前記複数の比較器の出力は複数の出力に向けられ、それによって、２重サンプリング量子化およびダイナミック素子整合（ＤＥＭ：ｄｙｎａｍｉｃ ｅｌｅｍｅｎｔ ｍａｔｃｈｉｎｇ）を用いた前記少なくとも１つの第１のブロックの信号と前記少なくとも１つの第２のブロックの前記信号の非オーバーラップ交番は、ループ遅延の追加の位相をもたらすことなく、ＤＣ成分を除去し、安定性を維持する、クリティカルパスと
を備えることを特徴とする高速データ加重平均回路装置。
【請求項１０】
デルタシグマ変調器における高速データ加重平均のための方法であって、前記方法は、
少なくとも１つの第１のブロックを選択するステップと、
前記少なくとも１つの第１のブロックの信号を比較器の基準入力に提供するステップと、
少なくとも１つの第２のブロックを選択するステップと、
前記少なくとも１つの第２のブロックの信号を前記比較器の基準入力に提供するステップと
を備え、２重サンプリング量子化およびダイナミック素子整合（ＤＥＭ：ｄｙｎａｍｉｃ ｅｌｅｍｅｎｔ ｍａｔｃｈｉｎｇ）を用いた非オーバーラップ交番は、ループ遅延の追加の位相をもたらすことなく、ＤＣ成分を除去し、安定性を維持することを特徴とする方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−６５３２２（Ｐ２０１２−６５３２２Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１１−２０２０１９（Ｐ２０１１−２０２０１９）
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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