ＡＤ変換装置
【課題】アナログイコライザの前置を不要とするＡＤ変換装置を提供する。
【解決手段】Ｎビット分解能を有するＭ個(Ｍ≧Ｎ＋３)の逐次比較型ＡＤ変換回路と制御回路とを備え、各逐次比較型ＡＤ変換回路(ｉ)は、入力アナログ信号のサンプリング電圧Ｖｓ(ｉ)に相当する電荷Ｑ(ｉ)を保持する可変容量キャパシタＣｖ1〜Ｃｖｍ−１と、各可変容量キャパシタの容量の変更に応じて、逐次比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の、容量が変更された可変容量キャパシタＣｖ1〜Ｃｖｍ−１の端子間に現れる係数乗算電圧Ｖｍ(ｉ)〜Ｖｍ(ｉ＋ｍ−２)と、サンプリングタイミングＴ(ｉ＋ｍ−１)に対応するサンプリング電圧Ｖｓ(ｉ＋ｍ−１)とに基づいて、前補正電圧Ｖｄ(ｉ＋ｍ−１)を生成する電圧補正回路と、Ｎビットのデジタル出力を生成する逐次比較部とを備え、可変容量キャパシタの容量を変化させる容量制御部を備える。
【解決手段】Ｎビット分解能を有するＭ個(Ｍ≧Ｎ＋３)の逐次比較型ＡＤ変換回路と制御回路とを備え、各逐次比較型ＡＤ変換回路(ｉ)は、入力アナログ信号のサンプリング電圧Ｖｓ(ｉ)に相当する電荷Ｑ(ｉ)を保持する可変容量キャパシタＣｖ1〜Ｃｖｍ−１と、各可変容量キャパシタの容量の変更に応じて、逐次比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の、容量が変更された可変容量キャパシタＣｖ1〜Ｃｖｍ−１の端子間に現れる係数乗算電圧Ｖｍ(ｉ)〜Ｖｍ(ｉ＋ｍ−２)と、サンプリングタイミングＴ(ｉ＋ｍ−１)に対応するサンプリング電圧Ｖｓ(ｉ＋ｍ−１)とに基づいて、前補正電圧Ｖｄ(ｉ＋ｍ−１)を生成する電圧補正回路と、Ｎビットのデジタル出力を生成する逐次比較部とを備え、可変容量キャパシタの容量を変化させる容量制御部を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路チップ内やチップ間などを接続する高速インタフェースの受信装置に備えられるＡＤ変換装置に関する。
【背景技術】
【０００２】
集積回路チップ内やボード内のチップ間および異なるボードに搭載されたチップ間を接続するための高速インタフェースの規格として、様々な高速インタフェースが普及している。このような高速インタフェースの例としては、Serial−ATA(Advanced Technology Attachment)、PCI(Peripheral Component Interconnect)‐Express、USB3.0および10Gbit−Ethernet(登録商標)などが挙げられる。
【０００３】
上述したような高速インタフェースに備えられる受信装置には、伝送路での減衰によって劣化した受信信号波形を整形する機能が備えられている。波形整形機能は、アナログ／デジタル変換部の後段に配置されたデジタルイコライザによって、あるいは、伝送路を介して入力されたアナログ信号をアナログイコライザに通すことで実現される（特許文献１，２参照）。
【０００４】
一方、ＡＤ変換回路の一例として、逐次比較型(ＳＡＲ：Successive Approximation Register)ＡＤ変換回路がある(特許文献３参照)。従来のｎビット分解能を有するＳＡＲ型ＡＤ変換回路では、アナログ入力をサンプリングした電圧値を所定ホールド期間にわたって維持し、その間に、上位ビットに対応する参照電圧値から順次にｎ回の比較を繰り返す。そして、この各ビットに対応する参照電圧との比較結果を、ｎビットのＡＤ変換結果として出力する。
【０００５】
また一方、ＡＤ変換処理の高速化を図る技術として、入力アナログ信号を分岐して複数のＡＤ変換回路に入力し、これらのＡＤ変換回路を時分割で動作させるタイムインタリーブ構成も提案されている。例えば、ｎビット分解能を有するＳＡＲ型ＡＤ変換回路をｎ個用意し、これらを各ビットの比較に用いられるクロックに従って時分割動作させる構成などが考えられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００５−５１７３２５号公報
【特許文献２】特開２００７−３２５２６３号公報
【特許文献３】特開２００６−１０８８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＡＤ変換装置の前段に、アナログイコライザを配置して、入力信号波形を整形することにより、ＡＤ変換装置の負担を軽減することができる。その一方、ＡＤ変換装置の構成によっては、アナログイコライザが受信装置ＬＳＩチップに対応する半導体ダイにおいて大きな面積を占めてしまう場合がある。なぜなら、例えば、上述した時分割動作するｎ個のＡＤ変換回路は、前段に配置されたアナログイコライザから、波形整形された入力アナログ信号の供給を受ける。このような電力供給性能を実現するために、アナログイコライザに含まれるトランジスタや抵抗、キャパシタなどの素子は、一般的な論理回路に比べて非常に大きな素子なってしまうからである。
【０００８】
本件開示の装置は、アナログイコライザの前置を不要とするＡＤ変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した目的は、以下に開示するＡＤ変換装置によって達成することができる。
【００１０】
一つの観点によるＡＤ変換装置は、Ｎビット分解能を有するＭ個(Ｍ≧Ｎ＋３)の逐次比較型ＡＤ変換回路(１)〜(Ｍ)と、Ｍ個の逐次比較型ＡＤ変換回路を、それぞれの番号順のサンプリングタイミングＴ(ｉ)に対応付けて時分割動作させる制御回路とを備え、各逐次比較型ＡＤ変換回路(ｉ)は、入力アナログ信号のサンプリングタイミングＴ(ｉ)でのサンプリング電圧Ｖｓ(ｉ)に相当する電荷Ｑ（ｉ）を保持するｍ−１個の可変容量キャパシタＣｖ1〜Ｃｖｍ−１と、各可変容量キャパシタＣｖ1〜Ｃｖｍ−１の容量の変更に応じて、サンプリングタイミングＴ(ｉ)〜Ｔ(ｉ＋ｍ−２)までに対応する逐次比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の、容量が変更された前記可変容量キャパシタＣｖ1〜Ｃｖｍ−１の端子間に現れる係数乗算電圧Ｖｍ(ｉ)〜Ｖｍ(ｉ＋ｍ−２)と、サンプリングタイミングＴ(ｉ＋ｍ−１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋ｍ−１)のサンプリング電圧Ｖｓ(ｉ＋ｍ−１)とに基づいて、前記サンプリング電圧Ｖｓ(ｉ＋ｍ−１)に対応する補正電圧Ｖｄ(ｉ＋ｍ−１)を生成する電圧補正回路と、補正電圧Ｖｄ(ｉ＋ｍ−１)と所定の参照電圧とを比較することにより、補正電圧Ｖｄ(ｉ＋ｍ−１)に対応するＮビットのデジタル出力を生成する逐次比較部とを備え、各比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)に対して、各比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の可変容量キャパシタの容量を変化させる容量制御部を備える。
【発明の効果】
【００１１】
本件開示のＡＤ変換装置によれば、アナログイコライザの前置が不要となる。
【図面の簡単な説明】
【００１２】
【図１】ｍ−１−ｔａｐイコライズ機能を有するＡＤ変換装置の一実施形態を示す図である。
【図２】１−ｔａｐイコライズ機能を有するＡＤ変換装置の一実施形態を示す図である。
【図３】イコライズ機能を説明する図である。
【図４】受信装置の一実施形態を示す図である。
【図５】容量制御部の一実施形態を示す図である。
【図６】逐次比較部の構成例を示す図である。
【図７】逐次比較型ＡＤ変換回路の別実施形態を示す図である。
【図８】可変容量キャパシタの一実施形態を示す図である。
【図９】ＡＤ変換装置の別実施形態を示す図である。
【図１０】ＡＤ変換装置の別実施形態を示す図である。
【図１１】サンプリング動作を説明する図である。
【図１２】ホールド動作を説明する図である。
【図１３】イコライズ動作およびＡＤ変換動作を説明する図である。
【図１４】リセット動作を説明する図である。
【図１５】ＡＤ変換装置の動作を説明するタイミング図である。
【発明を実施するための形態】
【００１３】
以下、図面に基づいて、本発明の実施形態について詳細に説明する。
(一つの実施形態)
図１に、ｍ−１−ｔａｐイコライズ機能を有するＡＤ変換装置の一実施形態を示す。
【００１４】
図１に示したＡＤ変換装置は、Ｍ(Ｍ≧Ｎ＋３)個の分解能Ｎビットの逐次比較型ＡＤ変換回路(ＳＡＲ−ＡＤＣ)１１０(１)〜１１０(Ｍ)と、容量制御部１２１を含む制御回路１２０とを備えている。
【００１５】
なお、図１においては、Ｍ個のＳＡＲ−ＡＤＣ１１０(１)〜１１０(Ｍ)のうち、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)について詳細構成を示している。ｉ−１番目、ｉ＋１番目およびｉ＋ｍ−１番目のＳＡＲ−ＡＤＣ１１０(ｉ−１)、１１０(ｉ＋１)、１１０（ｉ＋ｍ−１）は、ＳＡＲ−ＡＤＣ１１０(ｉ)と同様に構成される。図示を省略したＳＡＲ−ＡＤＣ１１０も、ＳＡＲ−ＡＤＣ１１０(ｉ)と同様に構成される。以下の説明では、ＳＡＲ−ＡＤＣ１１０(１)〜１１０(Ｍ)を総称する際には、単に、ＳＡＲ−ＡＤＣ１１０と称する。
【００１６】
ＳＡＲ−ＡＤＣ１１０は、ｍ−１個の可変容量キャパシタＣｖ１〜Ｃｖｍ−１と一つの固定容量キャパシタＣｓと電圧補正回路１１１と逐次比較器１１２とを備えている。可変容量キャパシタＣｖ１〜Ｃｖｍ−１および固定容量キャパシタＣｓには、スイッチＳＷ１を介して入力アナログ信号が入力される。つまり、スイッチＳＷ１が閉じられているときに、可変容量キャパシタＣｖ１〜Ｃｖｍ−１および固定容量キャパシタＣｓに入力アナログ信号の電圧値に対応する電荷を蓄積することでサンプリングが行われる。そして、スイッチＳＷ１が開かれたときに、可変容量キャパシタＣｖ１〜Ｃｖｍ−１および固定容量キャパシタＣｓが入力アナログ信号から切り離される。このスイッチＳＷ１の操作の後、上述したサンプリング操作の際に蓄積された電荷は可変容量キャパシタＣｖ１〜Ｃｖｍ−１および固定容量キャパシタＣｓにホールドされる。
【００１７】
Ｍ個のＳＡＲ−ＡＤＣ１１０(１)〜１１０(Ｍ)は、所定のサンプリング間隔で設定されたサンプリングタイミングＴ(１)〜Ｔ(Ｍ)に従って、順次に、循環的に上述したようなサンプリングを行う。
【００１８】
図１に示したＡＤ変換装置では、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)に備えられた電圧補正回路１１１は、次のようにして、ｍ−１−ｔａｐイコライズ機能によって補正された補正電圧を生成する。この電圧補正回路１１１には、ｉ番目からｉ＋ｍ−２番目までの各ＳＡＲ−ＡＤＣ１１０(ｉ)〜１１０(ｉ＋ｍ−２)の可変容量キャパシタＣｖ１〜Ｃｖｍ−１の端子間電圧が入力されている。つまり、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)からの隔たりに対応する番号を持つ可変容量キャパシタの端子間電圧が、各ＳＡＲ−ＡＤＣ１１０(ｉ)〜１１０(ｉ＋ｍ−２)から電圧補正回路１１１に入力される。更に、電圧補正回路１１１には、ｉ＋ｍ−１番目のＳＡＲ−ＡＤＣ１１０(ｉ＋ｍ−１)で得られるサンプリング電圧Ｖｓ(ｉ＋ｍ−１)が入力される。
【００１９】
また、上述した各ＳＡＲ−ＡＤＣ１１０(ｉ)〜１１０(ｉ＋ｍ−２)の可変容量キャパシタＣｖ１〜Ｃｖｍ−１にサンプリング電圧がホールドされた後に、それぞれの容量が変更される。変更後の容量は、可変容量キャパシタＣｖ１〜Ｃｖｍ−１の元の容量に、それぞれ係数ｇ１〜ｇｍ−１を乗じた値とすることができる。
【００２０】
つまり、上述した電圧補正回路１１１には、ＳＡＲ−ＡＤＣ１１０(ｉ)〜１１０(ｉ＋ｍ−２)のサンプリング電圧Ｖｓ(ｉ)〜Ｖｓ(ｉ＋ｍ−２)に上述した係数ｇ１〜ｇｍ−１を乗じた電圧値と、サンプリング電圧Ｖｓ(ｉ＋ｍ−１)とが入力される。したがって、容量制御部１２１により、上述した係数ｇ１〜ｇｍ−１を適切に調整すれば、電圧補正回路１１１で上述した入力電圧値を合成することにより、ｍ−１−ｔａｐイコライザの機能を実現することができる。
【００２１】
図１に示したｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)に備えられた電圧補正回路１１１では、上述したｍ−１−ｔａｐイコライザの機能の適用結果として、サンプリング電圧Ｖｓ(ｉ＋ｍ−１)に対応する補正電圧が得られる。この補正電圧が、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)に備えられた逐次比較器１１２に入力される。そして、この逐次比較器１１２の比較処理により、この補正電圧値に対応するデジタルデータが得られる。
【００２２】
図１に示した例では、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)から出力されるデジタルデータＯＵＴＰＵＴ(ｉ)は、サンプリングタイミングＴ(ｉ＋ｍ−１)での入力アナログ信号電圧値にイコライズを適用した結果に対応するＡＤ変換結果となる。このように、図１に示したＡＤ変換装置の例では、ＡＤ変換過程に、ｍ−１−ｔａｐイコライザの機能が組み込まれている。
【００２３】
次に、上述したｍの値を２とした１−ｔａｐイコライザ機能を有するＡＤ変換装置の例について説明する。
(別の実施形態)
図２に、１−ｔａｐイコライザ機能を有するＡＤ変換装置の一実施形態を示す。
【００２４】
図２に示したＡＤ変換装置は、Ｎ＋３個の逐次比較型ＡＤ変換回路(ＳＡＲ−ＡＤＣ)１１０(１)〜１１０(Ｎ＋３)と、容量制御部１２１を含む制御回路１２０とを備えている。
【００２５】
なお、図２においては、Ｎ＋３個のＳＡＲ−ＡＤＣ１１０(１)〜１１０(Ｎ＋３)のうち、ｉ番目とｉ＋１番目のＳＡＲ−ＡＤＣ１１０(ｉ)、１１０(ｉ＋１)について詳細構成を示している。ｉ−１番目とｉ＋２番目のＳＡＲ−ＡＤＣ１１０(ｉ−１)、１１０(ｉ＋２)は、ＳＡＲ−ＡＤＣ１１０(ｉ)、１１０(ｉ＋１)と同様に構成される。図示を省略した１番目からｉ−２番目のＳＡＲ−ＡＤＣ１１０(１)〜１１０(ｉ−２)およびｉ＋３番目からＮ＋３番目のＳＡＲ−ＡＤＣ１１０(ｉ＋３)〜１１０(Ｎ＋３)も、ＳＡＲ−ＡＤＣ１１０(ｉ)、１１０(ｉ＋１)と同様に構成される。以下の説明では、ＳＡＲ−ＡＤＣ１１０(１)〜１１０(Ｎ＋３)を総称する際には、単に、ＳＡＲ−ＡＤＣ１１０と称する。
【００２６】
ＳＡＲ−ＡＤＣ１１０は、可変容量キャパシタＣｖと、電圧補正回路１１１と逐次比較器１１２とを備えている。可変容量キャパシタＣｖには、スイッチＳＷ１を介して入力アナログ信号が入力される。つまり、スイッチＳＷ１が閉じられているときに、可変容量キャパシタＣｖに入力アナログ信号の電圧値に対応する電荷を蓄積することでサンプリングが行われる。そして、スイッチＳＷ１が開かれて、可変容量キャパシタＣｖが入力アナログ信号から切り離されると、蓄積された電荷は可変容量キャパシタＣｖにホールドされる。
【００２７】
Ｎ＋３個のＳＡＲ−ＡＤＣ１１０(１)〜１１０(Ｎ＋３)は、所定のサンプリング間隔で設定されたサンプリングタイミングＴ(１)〜Ｔ(Ｎ＋３)に従って、順次に、循環的に上述したようなサンプリングを行う。
【００２８】
例えば、サンプリングタイミングＴ(ｉ)では、ＳＡＲ−ＡＤＣ１１０(ｉ)において、サンプリング電圧Ｖｓ(ｉ)が得られる。そして、次のサンプリングタイミングＴ(ｉ＋１)では、ｉ＋１番目のＳＡＲ−ＡＤＣ１１０(ｉ＋１)において、上述と同様のサンプリングが行われる。そして、ＳＡＲ−ＡＤＣ１１０(ｉ＋１)の可変容量キャパシタＣｖに、サンプリングタイミングＴ(ｉ＋１)におけるサンプリング電圧Ｖｓ(ｉ+１)に対応する電荷Ｑがホールドされる。
【００２９】
次に、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)で得られるサンプリング電圧Ｖｓ(ｉ)とｉ＋１番目のＳＡＲ−ＡＤＣ１１０(ｉ＋１)で得られるサンプリング電圧Ｖｓ(ｉ＋１)を用いて、イコライズ機能を実現する方法について説明する。
【００３０】
図３に、イコライズ機能を説明する図を示す。図３において、サンプリング間隔τごとに設定されたサンプリングタイミングＴｉにおいて得られたサンプリング電圧Ｖｓ(Ｔｉ)は、入力アナログ信号波形を示すグラフにプロットされている。
【００３１】
図３に示したイコライザでは、サンプリング電圧Ｖｓ(ｉ)は、アンプ１により利得Ｇ０で増幅される。また、このとき、遅延回路τで遅延されたサンプリング電圧Ｖｓ(ｉ−１)は、アンプ２によって利得Ｇ１で増幅される。そして、これらのアンプ１,２の出力は、加算器によって加算される。
【００３２】
上述したアンプ１の利得Ｇ０とアンプ２の利得Ｇ１とを適切に設定すれば、図３に示したようなイコライザによって、伝送路における損失を補償することができる。そして、図３の左上に示したような入力信号波形を、図３の右下に示したように、矩形波に近い補正後の波形を加算器の出力電圧Ｖｄ(ｔ)として得ることができる。
【００３３】
ここで、サンプリング電圧Ｖｓ(ｉ)の入力に対応して得られる加算器の出力電圧Ｖｄ(ｉ)は、式(１)のように表される。
【００３４】
Ｖｄ(ｉ)＝Ｇ０×Ｖｓ(ｉ)＋Ｇ１×Ｖｓ(ｉ−１) ・・・（１）
一方、容量Ｃ１を持つキャパシタに蓄積される電荷Ｑは、キャパシタの端子間電圧Ｖを用いて、Ｑ＝Ｃ１×Ｖのように表される。したがって、電荷Ｑがホールドされている間に、キャパシタの容量を第１の容量Ｃ１から第２の容量Ｃ２に変化すると、このキャパシタの端子間電圧は、元の値Ｖｓから別の値Ｖｍに変化する。変化後の電圧値Ｖｍは、元の電圧値Ｖｓに、第１の容量Ｃ１と第二の容量Ｃ２との比に相当する係数ｋを乗じることで得られる。つまり、変化後の電圧値Ｖｍは、元の電圧値Ｖｓを利得ｋで増幅した値と見ることができる。
【００３５】
上述したように、図２に示したｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)の可変容量キャパシタＣｖに、サンプリングタイミングＴ(ｉ)においてサンプリング電圧Ｖｓ(ｉ)と第１の容量Ｃ１との積で表される電荷Ｑ(ｉ)が蓄積され、この電荷Ｑ(ｉ)がホールドされる。
【００３６】
そして、次のサンプリングタイミングＴ(ｉ+１)では、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ+１)の可変容量キャパシタＣｖに、サンプリング電圧Ｖｓ(ｉ＋１)と第１の容量Ｃ１との積で表される電荷Ｑ(ｉ＋１)が蓄積され、この電荷Ｑ(ｉ＋１)がホールドされる。
【００３７】
このとき、ＳＡＲ−ＡＤＣ１１０(ｉ)の可変容量キャパシタＣｖの容量を第２の容量Ｃ２に変化させると、可変容量キャパシタＣｖの端子間電圧は、サンプリング電圧Ｖｓ(ｉ)に上述した係数ｋを乗じた係数乗算電圧Ｖｍ(ｉ)に変化する。
【００３８】
したがって、この係数ｋを適切に設定し、サンプリング電圧Ｖｓ(ｉ＋１)から係数乗算電圧Ｖｍ(ｉ)を減算する仕組みにより、図３に示したようなイコライザの機能を実現することができる。
【００３９】
図２に示した各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)の可変容量キャパシタＣｖの容量は、容量制御部１２１からの制御信号に応じて、第１の容量Ｃ１あるいは第２の容量Ｃ２が設定される。容量制御部１２１は、例えば、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)に対応するサンプリングタイミングにおいて、各可変容量キャパシタＣｖに第１の容量を設定する。そして、サンプリングタイミングの終了に伴って、第１の容量から第２の容量への変更を指示する制御信号が、容量制御部１２１によって生成される。
【００４０】
このようにして、第２の容量に変化させられた可変容量キャパシタＣｖの端子間に現れる係数乗算電圧Ｖｍ(ｉ)は、ＳＡＲ−ＡＤＣ１１０(ｉ)に備えられた電圧補正回路１１１に渡される。また、このとき、ＳＡＲ−ＡＤＣ１１０(ｉ＋１)からサンプリングタイミングＴ(ｉ＋１)に対応するサンプリング電圧Ｖｓ(ｉ＋１)が、この電圧補正回路１１１に渡される。
【００４１】
そして、この電圧補正回路１１１において、例えば、サンプリング電圧Ｖｓ(ｉ＋１)と係数乗算電圧Ｖｍ(ｉ)との差分として、補正電圧Ｖｄ(ｉ＋１)が生成される。この処理は、上述した式(１)を基に処理される。
【００４２】
図２に示した例では、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)の電圧補正回路１１１は、差分生成部１１３とサンプル保持キャパシタＣｃとを備えている。ｉ＋１番目のＳＡＲ−ＡＤＣ１１０(ｉ＋１)に備えられたサンプル保持キャパシタＣｃは、対応するサンプリングタイミングＴ(ｉ＋１)において、スイッチＳＷ２を介して入力アナログ信号に接続され、入力アナログ信号のサンプリングを行う。その後、サンプル保持キャパシタＣｃは、ホールドしたサンプリング電圧Ｖｓ(ｉ)を、このスイッチＳＷ２を介して、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)の電圧補正回路１１１に渡す。
【００４３】
このように、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)の電圧補正回路１１１に備えられたサンプル保持キャパシタＣｃにサンプリング電圧Ｖｓを保持させておく。これにより、各ＳＡＲ−ＡＤＣ１１０におけるサンプリング電圧Ｖｓを、ひとつ前のサンプリングタイミングに対応するＳＡＲ−ＡＤＣ１１０に伝えることができる。
【００４４】
なお、各ＳＡＲ−ＡＤＣ１１０の電圧補正回路１１１に、一つ前のＳＡＲ−ＡＤＣ１１０におけるサンプリング電圧Ｖｓを渡す方法は、サンプル保持キャパシタＣｃを用いる方法に限られない。要は、サンプリング電圧Ｖｓを保持することできればよい。
【００４５】
このようにして、例えば、ＳＡＲ−ＡＤＣ１１０(ｉ＋１)から渡されたサンプリング電圧Ｖｓ(ｉ＋１)は、差分生成部１１３に入力される。そして、このサンプリング電圧Ｖｓ(ｉ＋１)と係数乗算電圧Ｖｍ(ｉ)との差分として、補正電圧Vｄ(ｉ＋１)が生成される。このようにして生成された補正電圧Vｄ(ｉ＋１)は、逐次比較部１１２による逐次比較処理に供される。そして、この逐次比較部１１２の処理により、補正電圧Vｄ(ｉ＋１)のＡＤ変換結果が得られる。この補正電圧Vｄ(ｉ＋１)のＡＤ変換結果が、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)の出力ＯＵＴＰＵＴ(ｉ)として出力される。
【００４６】
このようにして得られるＡＤ変換装置の出力には、上述したように、入力アナログ信号の波形を理想的な波形に近づけるためのイコライズ処理が施される。このイコライズ処理により、従来の高速インタフェースの受信装置において、ＡＤ変換装置に前置されていたアナログイコライザと同等のイコライズ機能を果たすことができる。これにより、受信装置において、ＡＤ変換装置に前置されるアナログイコライザを不要とすることができる。なお、図２に示したような基本構成を備えたＡＤ変換装置では、上述したイコライズ機能により整形された信号を後段の装置に渡すことができる。したがって、高速インタフェースの受信装置において、ＡＤ変換装置の後段に配置されるデジタルイコライザなどの回路の負担を軽減することができる。
【００４７】
図４に、受信装置の一実施形態を示す。なお、図４に示した構成要素のうち、図２に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００４８】
図４に示した受信装置においては、受信処理部の図示を省略した。なお、図４に示した入力アナログ信号は、伝送路を介して受信装置に到達した信号を反映して、この受信処理部によって生成される。
【００４９】
図４に示したＡＤ変換装置１１０では、２番目〜Ｎ＋３番目のＳＡＲ−ＡＤＣ１１０(２)〜(Ｎ＋３)におけるサンプリング電圧Ｖｓ(２)〜Ｖｓ(Ｎ＋３)は、それぞれ一つ前のＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋２)に渡されている。そして、ＳＡＲ−ＡＤＣ１１０(１)のサンプリング電圧Ｖｓ(１)は、ＳＡＲ−ＡＤＣ１１０(Ｎ＋３)に渡されている。つまり、図４に示したＡＤ変換装置１１０は、Ｎ＋３個のＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)を循環的に用いる仕組みを備えている。
【００５０】
ＡＤ変換装置１１０の制御回路１２０は、ＳＡＲ制御部１２２を備えている。このＳＡＲ制御部１２２は、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)に対して、それぞれに対応するサンプルーホールド信号(Ｓ／Ｈ)により、サンプル−ホールドのタイミングを示す。また、クロック信号ＣＬＫにより、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)における逐次比較処理の同期を制御する。
【００５１】
図４に示したＡＤ変換装置１１０によるＡＤ変換結果は、デジタルイコライザ１０１を介してＣＤＲ(Clock Data Recovery)１０２に入力され、Ｎビットの受信データとして出力される。デジタルイコライザ１０１において、内部でのイコライズ機能の制御に用いられる制御情報を、容量制御部１２１に入力し、上述した可変容量キャパシタＣｖの容量の設定に利用することができる。例えば、デジタルイコライザ１０１において抽出されるエラー情報(ｅｒｒｏｒ)を容量制御部１２１に入力すればよい。
【００５２】
図５に、容量制御部の一実施形態を示す。図５に示した例では、容量制御部は、変換テーブル１２３と、セレクタ回路１２５とを備えている。
【００５３】
変換テーブル１２３は、エラー情報(error)の様々な値Ｅｊ(ｊ＝１〜Ｌ)に対応して、可変容量キャパシタＣｖの容量を設定するためのコードαｊ、βｊ(ｊ＝１〜Ｌ)を保持している。
【００５４】
デジタルイコライザ１０１からのエラー情報に対応して変換テーブル１２３に保持されたｍビットのコードα、βがそのままセレクタ回路１２５を介して各ＳＡＲ−ＡＤＣ１１０に渡される。
【００５５】
図５に示したセレクタ回路１２５は、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)にそれぞれ対応するセレクタＳＥＬ(１)〜ＳＥＬ(Ｎ＋３)を備えている。これらのセレクタＳＥＬ(１)〜ＳＥＬ(Ｎ＋３)は、対応するサンプル−ホールド信号Ｓ／Ｈ(１)〜Ｓ／Ｈ(Ｎ＋３)に応じて、変換テーブル１２３に保持されたｍビットのコードα、βを、セレクタ回路１２５により切り替え出力する。
【００５６】
これらのセレクタＳＥＬ(１)〜ＳＥＬ(Ｎ＋３)の出力は、容量制御信号ｃｏｎｔ(１)〜ｃｏｎｔ(Ｎ＋３)として、対応するＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)に入力される。この容量制御信号ｃｏｎｔ(１)〜ｃｏｎｔ(Ｎ＋３)による可変容量キャパシタＣｖの容量の制御については、後述する。
【００５７】
ところで、逐次比較型ＡＤ変換回路の逐次比較部には、入力信号と参照電圧との比較のために、デジタル−アナログ変換器(ＤＡＣ)が備えられている。
【００５８】
図６に、逐次比較部の構成例を示す。図６に示した例では、差動入力信号input，inputxに対応して、２つのＤＡＣと２つの比較器が備えられている。これらのＤＡＣの出力は、それぞれ対応する比較器に入力されている。
【００５９】
２つのＤＡＣは、いずれも、Ｎ個のキャパシタを備えている。これらのキャパシタは、それぞれ異なる容量を有している。図６に示した例では、各キャパシタの容量は、右から容量Ｃ，容量２Ｃのように順に２倍になっている。また、最も左側のキャパシタでは容量２Ｎ−１Ｃとなり、全てのキャパシタを合計した容量は２ＮＣとなる。
【００６０】
これらのキャパシタは、それぞれに対応するスイッチにより、対応する入力信号、参照電圧referenceと接地電圧とのいずれかに接続される。これらのスイッチそれぞれの切り替えは、ＳＡＲ(Successive Approximation Register)により、比較器の出力に基づいて制御される。
【００６１】
図６に示した２つのＤＡＣに備えられたそれぞれＮ個のキャパシタは、容量２ＮＣを持つサンプル保持キャパシタと見ることができる。つまり、逐次比較部１１２に備えられるＤＡＣを、サンプリング電圧Ｖｓを一つ前のＳＡＲ−ＡＤＣ１１０に伝えるためのサンプル保持キャパシタＣｃとして利用することができる。
【００６２】
更に、差動型のＡＤ変換回路には、一方の差動入力信号inputに対応するＡＤ変換を行う第１変換部と、他方の差動入力信号inputxに対応するＡＤ変換を行う第２変換部とが備えられる。そして、差動入力信号input，inputxでは、互いに符号が異なるので、それぞれをサンプリングして得られるサンプリング電圧Ｖｓの符号もまた互い異なる。
【００６３】
以下、差動型のＡＤ変換回路の仕組みを利用して上述したイコライズ機能を実現する方法について説明する。
(別の実施形態)
図７に、逐次比較型ＡＤ変換回路の別実施形態を示す。なお、図７では、Ｎ＋３個のＳＡＲ−ＡＤＣ１１０のうち、１番目のＳＡＲ−ＡＤＣ１１０(１)の構成を代表として示している。
【００６４】
ＳＡＲ−ＡＤＣ１１０(１)は、それぞれＤＡＣ１１７を含む第１変換部１１４と第２変換部１１５とを備えている。第１変換部１１４には、一方の差動入力信号inputが入力され、第２変換部１１５には、他方の差動入力信号inputxが入力される。
【００６５】
図７に示した２つのＤＡＣ１１７に備えられたスイッチＳＷ３の切り替えは、ＳＡＲ１１６によって制御される。また、第１変換部１１４および第２変換部１１５にそれぞれ備えられる比較器１１８の入力と出力との間にはバイパス回路が設けられている。このバイパス回路に設けられたスイッチは、サンプル−ホールド信号によってサンプリングタイミングが示されたときに閉じられ、その他の場合は開かれている。
【００６６】
図７に示した例では、比較器１１８の入力端子は、可変容量キャパシタＣｖの一方の端子に接続されている。そして、可変容量キャパシタＣｖのもう一方の端子は、スイッチＳＷ１を介して、入力アナログ信号、接地電位およびＳＡＲ−ＡＤＣ１１０(２)からの入力のいずれかに接続される。
【００６７】
ここで、ＳＡＲ−ＡＤＣ１１０(１)の第１変換部１１４に、ＳＡＲ−ＡＤＣ１１０(２)に備えられる第２変換部１１５のＤＡＣ１１７にホールドされたサンプリング電圧Ｖｓｘ(２)を入力することができる。そして、ＳＡＲ−ＡＤＣ１１０(１)の第２変換部１１５に、ＳＡＲ−ＡＤＣ１１０(２)に備えられる第１変換部１１４のＤＡＣ１１７にホールドされたサンプリング電圧Ｖｓ(２)を入力することができる。
【００６８】
例えば、第１変換部１１４では、サンプリングタイミングＴ(１)でＤＡＣ１１７および可変容量キャパシタＣｖに、差動入力信号inputに対応するサンプリング電圧Ｖｓ(１)に対応する電荷が蓄積される。その後、ＳＡＲ−ＡＤＣ１１０(２)のサンプリングタイミングにおいて、可変容量キャパシタＣｖの容量が変更されたことにより、可変容量キャパシタＣｖの端子間電圧は係数乗算電圧Ｖｍ(１)に変化する。次いで、スイッチＳＷ１を介してＳＡＲ−ＡＤＣ１１０(２)からサンプリング電圧Ｖｓｘ(２)の入力を受け取る。すると、可変容量キャパシタＣｖの比較器１１８に接続された端子の電位として、上述したサンプリング電圧Ｖｓｘ(２)と係数乗算電圧Ｖｍ(１)の差分が得られる。つまり、上述したサンプリング電圧Ｖｓｘ(２)を、ＳＡＲ−ＡＤＣ１１０(１)の第１変換部１１４に備えられたスイッチＳＷ１に導く回路と、このスイッチＳＷ１および可変容量キャパシタＣｖとにより、差分生成部１１３の機能が実現されている。このようにして、比較器１１８に補正電圧Ｖｄｘ(２)が入力される。そして、ＳＡＲ−ＡＤＣ１１０(２)のＤＡＣ１１７の動作に応じて、比較器１１８の出力として、上述した補正電圧Ｖｄｘ(２)に対応するデジタルデータの各ビットが得られる。これが、ＳＡＲ−ＡＤＣ１１０(１)の出力ｏｕｔｐｕｔ(１)として出力される。
【００６９】
同様に、第２変換部１１５では、サンプリングタイミングＴ(１)でＤＡＣ１１７および可変容量キャパシタＣｖに、差動入力信号inputxに対応するサンプリング電圧Ｖｓｘ(１)に対応する電荷が蓄積される。その後、ＳＡＲ−ＡＤＣ１１０(２)のサンプリングタイミングにおいて、可変容量キャパシタＣｖの変更されたことにより、可変容量キャパシタＣｖの端子間電圧は係数乗算電圧Ｖｍｘ(１)に変化する。次いで、スイッチＳＷ１を介してＳＡＲ−ＡＤＣ１１０(２)からサンプリング電圧Ｖｓ(２)の入力を受け取る。すると、可変容量キャパシタＣｖの比較器１１８に接続された端子の電位として、上述したサンプリング電圧Ｖｓ(２)と係数乗算電圧Ｖｍｘ(１)の差分が得られる。つまり、ＳＡＲ−ＡＤＣ１１０(２)のサンプリング電圧Ｖｓ(２)を、ＳＡＲ−ＡＤＣ１１０(２)の第２変換部１１５に備えられたスイッチＳＷ１に導く回路と、このスイッチＳＷ１とにより、差分生成部１１３の機能が実現されている。このようにして、比較器１１８に補正電圧Ｖｄ(２)が入力される。そして、ＳＡＲ−ＡＤＣ１１０(２)のＤＡＣ１１７の動作に応じて、比較器１１８の出力として、上述した補正電圧Ｖｄ(２)に対応するデジタルデータの各ビットが得られる。これが、ＳＡＲ−ＡＤＣ１１０(１)の出力ｏｕｔｐｕｔｘ(１)として出力される。
【００７０】
このように、差動型のＡＤ変換装置では、一つ後のＳＡＲ−ＡＤＣ１１０から、異符号の差動入力信号に対応するサンプリング電圧Ｖｓを受け取って、可変容量キャパシタＣｖに入力し、可変容量キャパシタＣｖを加算器として用いることができる。
【００７１】
図８に、可変容量キャパシタの一実施形態を示す。なお、図８に示した構成要素のうち、図７に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００７２】
また、図８に示したスイッチＳＷ１において、端子Ｔ１は入力信号に接続され、端子Ｔ２は接地されている。そして、端子Ｔ３には、一つ後のサンプリングタイミングに対応するＳＡＲ−ＡＤＣによるサンプリング電圧が入力される。
【００７３】
図８の例では、可変容量キャパシタＣｖは、ｍ個のキャパシタ素子Ｃ１〜Ｃｍと、これらのキャパシタ素子に対応するスイッチを含むスイッチ回路１１９とを備えている。スイッチ回路１１９に含まれるｍ個のスイッチは、ｍビットの容量制御信号ｃｏｎｔの各ビットに対応し、キャパシタ素子Ｃ１〜ＣｍをスイッチＳＷ１あるいは参照電圧Ｖｒｅｆに接続する。
【００７４】
このような可変容量キャパシタＣｖは、図５に示したような容量制御部１２１と組み合わせて用いることができる。この組み合わせを採用した場合は、各ＳＡＲ−ＡＤＣ１１０にそれぞれｍ本の配線により、容量制御信号ｃｏｎｔを表すコードα、βを伝え、それぞれの可変容量キャパシタＣｖの容量を制御することができる。なお、上述した構成例では、各ＳＡＲ−ＡＤＣ１１０に対応する容量制御信号ｃｏｎｔは、変換テーブル１２３とによって生成される。つまり、図５に示した構成例では、変換テーブル１２３セレクタ回路１２５とは、コード生成部に相当する。
【００７５】
次に、上述した構成を有するＡＤ変換装置に含まれる各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)にそれぞれ備えられる第１変換部、第２変換部のレイアウト例について説明する。
(別の実施形態)
図９に、ＡＤ変換装置の別実施形態を示す。なお、図９において、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)に含まれる第１変換部１１４、第２変換部１１５をそれぞれＳＡＲ−ＡＤＣ１１０の番号を示す添え字を符号に付して示した。例えば、第１変換部１１４１、第２変換部１１５１は、ＳＡＲ−ＡＤＣ１１０(１)に含まれる。
【００７６】
図９は、ＳＡＲ−ＡＤＣ１１０の分解能を示すＮが奇数である場合に適したレイアウトの例を示している。Ｎが奇数である場合に、Ｎ＋３は偶数となる。この場合に、図９に示すように、奇数番目のＳＡＲ−ＡＤＣ１１０(２ｎ−１)(ｎ＝１〜(Ｎ＋３)／２)に属する第１変換部１１４と偶数番目のＳＡＲ−ＡＤＣ１１０(２ｎ)(ｎ＝１〜(Ｎ＋３)／２)に属する第２変換部１１５とを含む第１グループを形成する。一方、第２グループには、奇数番目のＳＡＲ−ＡＤＣ１１０(２ｎ−１)(ｎ＝１〜(Ｎ＋３)／２)に属する第２変換部１１５と偶数番目のＳＡＲ−ＡＤＣ１１０(２ｎ)(ｎ＝１〜(Ｎ＋３)／２)に属する第１変換部１１４とが含まれる。
【００７７】
図９に示した第１グループおよび第２グループでは、各サンプリングタイミングに対応するＳＡＲ−ＡＤＣ１１０の第１変換部１１４と第２変換部１１５とが交互に配置されている。このような配置では、例えば、１番目のＳＡＲ−ＡＤＣ１１０(１)の第１変換部１１４１に隣接して、２番目のＳＡＲ−ＡＤＣ１１０(２)の第２変換部１１５２が配置される。したがって、ＳＡＲ−ＡＤＣ１１０(１)の第１変換部１１４１は、半導体ダイ上で隣接して配置されるＳＡＲ−ＡＤＣ１１０(２)の第２変換部１１５２から、係数乗算電圧Ｖｍ(１)に加算されるサンプリング電圧Ｖｓｘ(２)を受け取ることができる。このように、図９に示したようなレイアウトでは、各第１変換部１１４および各第２変換部１１５は、隣接して配置された第２変換部１１５および第１変換部１１４から一つ後のサンプリングタイミングに対応するサンプリング電圧Ｖｓを受け取ることができる。したがって、図９に示したような配置を採用することにより、上述したイコライズ機能を実現するための配線の短縮を図ることができる。
【００７８】
なお、図９に示した例では、１番目のＳＡＲ−ＡＤＣ１１０(１)に属する第１変換部１１４１のサンプリング電圧Ｖｓ(１)は、同一の第１グループにおいてＮ＋３番目に配置された第２変換部１１５Ｎ＋３に導かれている。そして、第２変換部１１５１のサンプリング電圧Ｖｓｘ(１)は、同一の第２グループにおいてＮ＋３番目に配置された第１変換部１１４Ｎ＋３に導かれている。
【００７９】
同様の配置は、ＳＡＲ−ＡＤＣの分解能が偶数ビットの場合にも適用することができる。
(更に別の実施形態)
図１０に、ＡＤ変換装置の別実施形態を示す。なお、図１０に示した構成要素のうち、図９に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００８０】
各ＳＡＲ−ＡＤＣの分解能が偶数ビットの場合には、ＳＡＲ−ＤＡＣ１１０の個数Ｎ＋３は奇数となる。このため、上述したように第１変換部１１４と第２変換部１１５とが交互に配置すると、第１グループでは、最初とＮ＋３番目に第１変換部１１４が配置され、第２グループでは、最初とＮ＋３番目に第２変換部１１５が配置される。
【００８１】
この場合は、第１グループの先頭に配置された第１変換部１１４１によるサンプリング電圧Ｖｓ(１)は、第２グループのＮ＋３番目に配置された第２変換部１１５Ｎ＋３に導かれる。同様に、第２グループの先頭に配置された第２変換部１１５１によるサンプリング電圧Ｖｓｘ(１)は、第１グループのＮ＋３番目に配置された第１変換部１１４Ｎ＋３に導かれる。
【００８２】
次に、上述した第１グループに属する第１変換部１１４１と第２変換部１１５２とを例にとって、ＡＤ変換装置の時分割動作を説明する。
【００８３】
図１１に、サンプリング動作を説明する図を示す。また、図１２に、ホールド動作を説明する図を示す。更に、図１３に、イコライズ動作およびＡＤ変換動作を説明する図を示す。更にまた、図１４に、リセット動作を説明する図を示す。また、図１５に、ＡＤ変換装置の動作を説明するタイミング図を示す。
【００８４】
なお、図１５において、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)に対応するサンプリングタイミングを、それぞれ符号Ｔ(１)〜Ｔ(Ｎ＋３)を付して示した。サンプリングタイミングは、クロックＣＬＫのＮ＋３周期で一巡し、Ｎ＋４周期目からは、新たなサイクルが開始される。また、図１５では、上述したサンプリングタイミングに対応して、サンプルーホールド信号Ｓ／Ｈ(１)〜Ｓ／Ｈ(Ｎ＋３)および容量制御信号ｃｏｎｔ(１)〜ｃｏｎｔ(Ｎ＋３)の変化を示している。
【００８５】
図１１に示した例は、ＳＡＲ−ＡＤＣ１１０(１)に対応するサンプリングタイミングＴ(１)における第１変換部１１４１および第２変換部１１５２の各スイッチＳＷの接続状態を示している。
【００８６】
サンプリングタイミングＴ(１)では、ＳＡＲ−ＡＤＣ１１０(１)に対するサンプル−ホールド信号Ｓ／Ｈ(１)は、Ｈレベルに変化する(図１５参照)。これに応じて、図１１に示すように、ＳＡＲ−ＡＤＣ１１０(１)に属する第１変換部１１４１のスイッチＳＷ１〜スイッチＳＷ３はいずれも、端子Ｔ１に接続される。また、上述したサンプル−ホールド信号Ｓ／Ｈ(１)の変化に応じて、比較器１１８のバイパス回路に設けられたスイッチはオンとなる。このとき、可変容量キャパシタＣｖとサンプル保持キャパシタＣｃは、スイッチＳＷ２を介して接続される。そして、可変容量キャパシタＣｖおよびサンプル保持キャパシタＣｃに、それぞれ対応するスイッチＳＷ１，ＳＷ３を介して、入力信号ｉｎｐｕｔが入力される。このようにして、第１変換部１１４１の可変容量キャパシタＣｖおよびサンプル保持キャパシタＣｃにより、サンプリングタイミングＴ(１)における入力信号ｉｎｐｕｔがサンプリングされる。なお、サンプリングタイミングＴ(１)において、容量制御信号ｃｏｎｔ(１)は、電圧値Ｖ１に変化する(図１５参照)。これに応じて、第１変換部１１４１の可変容量キャパシタＣｖの容量は、電圧値Ｖ１に対応する第１の容量Ｃ１に設定される。
【００８７】
図１２に示した例は、ＳＡＲ−ＡＤＣ１１０(２)に対応するサンプリングタイミングＴ(２)における第１変換部１１４１および第２変換部１１５２の各スイッチＳＷの接続状態を示している。
【００８８】
サンプリングタイミングＴ(２)では、ＳＡＲ−ＡＤＣ１１０(２)に対するサンプル−ホールド信号Ｓ／Ｈ(１)は、Ｈレベルに変化する(図１５参照)。これに応じて、図１２に示したＳＡＲ−ＡＤＣ１１０(２)に属する第２変換部１１５２のスイッチＳＷ１〜スイッチＳＷ３および比較器１１８のバイパス回路に設けられたスイッチは、図１１に示した第１変換部１１４１と同様に操作される。そして、第２変換部１１５２の可変容量キャパシタＣｖおよびサンプル保持キャパシタＣｃにより、サンプリングタイミングＴ(２)における入力信号ｉｎｐｕｔｘがサンプリングされる。なお、サンプリングタイミングＴ(２)において、容量制御信号ｃｏｎｔ(２)は、電圧値Ｖ１に変化する(図１５参照)。これに応じて、第２変換部１１５２の可変容量キャパシタＣｖの容量は、第１の容量Ｃ１に設定される。
【００８９】
一方、ＳＡＲ−ＡＤＣ１１０(１)に対するサンプル−ホールド信号Ｓ／Ｈ(１)は、サンプリングタイミングＴ(２)において、Ｌレベルに変化する(図１５参照)。これに応じて、図１２に示すように、ＳＡＲ−ＡＤＣ１１０(１)に属する第１変換部１１４１では、上述したバイパス回路のスイッチはオフとなる。また、各スイッチＳＷ１〜ＳＷ３は、いずれも端子Ｔ２に接続される。これにより、第１変換部１１４１の可変容量キャパシタＣｖおよびサンプル保持キャパシタＣｃは、いずれも入力信号ｉｎｐｕｔから切り離される。また、スイッチＳＷ２の切り替えにより、可変容量キャパシタＣｖとサンプル保持キャパシタＣｃとの間の接続も切り離される。これにより、サンプリング電圧Ｖｓ(１)は、第１変換部１１４１の可変容量キャパシタＣｖとサンプル保持キャパシタＣｃとで個別にホールドされる。
【００９０】
また、サンプリングタイミングＴ(２)では、容量制御信号ｃｏｎｔ(１)は、電圧値Ｖ２に変化する(図１５参照)。これに応じて、第１変換部１１４１の可変容量キャパシタＣｖの容量は、電圧値Ｖ２に対応する第１の容量Ｃ２に変更される。これにより、第１変換部１１４１の可変容量キャパシタＣｖの端子間電圧は、サンプリング電圧Ｖｓ(１)に第１の容量Ｃ１と第２の容量Ｃ２との比を乗じた係数乗算電圧Ｖｍ(１)に変化する。
【００９１】
図１３に示した例は、サンプリングタイミングＴ(３)〜Ｔ(Ｎ＋２)までの期間における第１変換部１１４１および第２変換部１１５２の各スイッチＳＷの接続状態を示している。
【００９２】
サンプリングタイミングＴ(３)において、ＳＡＲ−ＡＤＣ１１０(２)に対するサンプル−ホールド信号Ｓ／Ｈ(２)は、Ｌレベルに変化する(図１５参照)。これに応じて、図１３に示すように、ＳＡＲ−ＡＤＣ１１０(２)に属する第２変換部１１５２では、上述したＳＡＲ−ＡＤＣ１１０(１)に属する第１変換部１１４１と同様のホールド操作が行われる。このホールド操作により、サンプリング電圧Ｖｓｘ(２)は、第２変換部１１５２の可変容量キャパシタＣｖとサンプル保持キャパシタＣｃとで個別にホールドされる。
【００９３】
ＳＡＲ−ＡＤＣ１１０(１)に属する第１変換部１１４１では、サンプリングタイミングＴ(３)〜Ｔ(Ｎ＋２)までの期間にわたって、スイッチＳＷ１が端子Ｔ３に接続される。また、上述したＳＡＲ−ＡＤＣ１１０(２)に属する第２変換部１１５２におけるホールド操作で、この第２変換部１１５２のスイッチＳＷ２が端子２に接続されている。これらのスイッチ操作により、第２変換部１１５２のサンプル保持キャパシタＣｃと第１変換部１１４１の可変容量キャパシタＣｖとを直列に接続する回路が形成される。そして、第２変換部１１５２のサンプル保持キャパシタＣｃにホールドされたサンプリング電圧Ｖｓｘ(２)と第１変換部１１４１の可変容量キャパシタＣｖに保持された係数乗算電圧Ｖｍ(１)とが加算される。これにより、図３に示した１タップのデジタルイコライザと同等のイコライズ作用がサンプリング電圧Ｖｓｘ(２)に対して施され、補正電圧Ｖｄｘ(２)が得られる。
【００９４】
そして、第２変換部１１５２において、サンプル保持キャパシタＣｃに含まれるＮ個のキャパシタに対応するスイッチは、サンプリングタイミングＴ(３)〜Ｔ(Ｎ＋２)までの期間にわたって、クロック信号に同期して順次に操作される。各サンプリングタイミングにおけるスイッチ操作に応じた参照電圧との比較結果は、第１変換部１１４１の比較器１１８によって検出される。これにより、補正電圧Ｖｄｘ(２)に対応するＮビットのデジタルデータの各ビットが確定され、第１変換部１１４１の出力ｏｕｔｐｕｔ(１)として出力される。
【００９５】
なお、ＳＡＲ−ＡＤＣ１１０(２)に属する第２変換部１１５２では、ＳＡＲ−ＡＤＣ１１０(１)に属する第１変換部１１４１から一つ遅れたサンプリングタイミングＴ(４)において、可変容量キャパシタＣｖに対応するスイッチＳＷ１が端子Ｔ３に接続される。そして、ＳＡＲ−ＡＤＣ１１０(２)の第２変換部１１５２の可変容量キャパシタＣｖとＳＡＲ−ＡＤＣ１１０(３)の第１変換部１１４３のサンプル保持キャパシタＣｃとが直列に接続され、上述したイコライズ処理が行われる。そして、このイコライズ処理結果として得られた補正電圧Ｖｄ(３)は、サンプリングタイミングＴ(５)からクロック信号のＮ周期分の期間において、上述したようにして逐次比較ＡＤ変換される。また、得られたＡＤ変換結果は、ＳＡＲ−ＡＤＣ１１０(２)の第２変換部１１５２の出力ｏｕｔｐｕｔ(２)として出力される。
【００９６】
図１４に示した例は、サンプリングタイミングＴ(Ｎ＋３)における第１変換部１１４１および第２変換部１１５２の各スイッチＳＷの接続状態を示している。
【００９７】
サンプリングタイミングＴ(Ｎ＋３)において、ＳＡＲ−ＡＤＣ１１０(２)に属する第２変換部１１５２では、上述した期間におけるスイッチ接続状態が維持される。
【００９８】
一方、ＳＡＲ−ＡＤＣ１１０(１)の第１変換部１１４１では、スイッチＳＷ２が端子Ｔ３に接続され、サンプル保持キャパシタＣｃに対応するスイッチＳＷ３は端子Ｔ２に接続される。これにより、サンプル保持キャパシタＣｃの両端が接地電位に接続され、サンプル保持キャパシタＣｃはリセットされる。
【００９９】
このように、各ＳＡＲ−ＡＤＣ１１０では、上述したサンプリング動作、ホールド動作、イコライズおよびＡＤ変換動作、そしてリセット動作を１つのサイクルとして繰り返す。そして、このようなサイクルの処理は、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)により、１クロックずつタイミングをずらして実行される。
【０１００】
ところで、各ＳＡＲ−ＡＤＣ１１０に備えられる可変容量キャパシタＣｖの構成は、図８に示した構成に限られない。
【０１０１】
以上の説明に関して、更に、以下の各項を開示する。
(付記１) Ｎビット分解能を有するＭ個(Ｍ≧Ｎ＋３)の逐次比較型ＡＤ変換回路(１)〜(Ｍ)と、
前記Ｍ個の逐次比較型ＡＤ変換回路を、それぞれの番号順のサンプリングタイミングＴ(ｉ)に対応付けて時分割動作させる制御回路と、
を備え、
前記各逐次比較型ＡＤ変換回路(ｉ)は、
入力アナログ信号のサンプリングタイミングＴ(ｉ)でのサンプリング電圧Ｖｓ(ｉ)に相当する電荷Ｑ(ｉ)を保持するｍ−１個の可変容量キャパシタＣｖ1〜Ｃｖｍ−１と、
前記各可変容量キャパシタＣｖ1〜Ｃｖｍ−１の容量の変更に応じて、サンプリングタイミングＴ(ｉ)〜Ｔ(ｉ＋ｍ−２)までに対応する逐次比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の、容量が変更された前記可変容量キャパシタＣｖ1〜Ｃｖｍ−１の端子間に現れる係数乗算電圧Ｖｍ(ｉ)〜Ｖｍ(ｉ＋ｍ−２)と、サンプリングタイミングＴ(ｉ＋ｍ−１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋ｍ−１)のサンプリング電圧Ｖｓ(ｉ＋ｍ−１)とに基づいて、前記サンプリング電圧Ｖｓ(ｉ＋ｍ−１)に対応する補正電圧Ｖｄ(ｉ＋ｍ−１)を生成する電圧補正回路と、
前記補正電圧Ｖｄ(ｉ＋ｍ−１)と所定の参照電圧とを比較することにより、前記補正電圧Ｖｄ(ｉ＋ｍ−１)に対応するＮビットのデジタル出力を生成する逐次比較部と、
を備え、
前記各比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)に対して、各比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の可変容量キャパシタの容量を変化させる容量制御部を備えたことを特徴とするＡＤ変換装置。
(付記２) 付記１に記載のＡＤ変換装置において、
ｍ＝２であり、
前記各逐次比較型ＡＤ変換回路(ｉ)は、
入力アナログ信号のサンプリングタイミングＴ(ｉ)でのサンプリング電圧Ｖｓ(ｉ)に相当する電荷Ｑ(ｉ)を保持する可変容量キャパシタと、
前記可変容量キャパシタの容量の変更に応じて、容量が変更された前記可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍ(ｉ)と、サンプリングタイミングＴ(ｉ＋１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋１)のサンプリング電圧Ｖｓ(ｉ＋１)とから、前記サンプリング電圧Ｖｓ(ｉ＋１)に対応する補正電圧Ｖｄ(ｉ＋１)を生成する電圧補正回路と、
前記補正電圧Ｖｄ(ｉ＋１)と所定の参照電圧とを比較することにより、前記補正電圧Ｖｄ(ｉ＋１)に対応するＮビットのデジタル出力を生成する逐次比較部と、
を備え、
前記制御回路は、
前記各逐次比較型ＡＤ変換回路(ｉ)に対して、前記サンプリングタイミングＴ(ｉ＋１)において、当該逐次比較型ＡＤ変換回路(ｉ)の可変容量キャパシタの容量を第１の容量から第２の容量に変化させる容量制御部と、
を備えた
ことを特徴とするＡＤ変換装置(１)。
(付記３) 付記２に記載のＡＤ変換装置において、
前記各逐次比較型ＡＤ変換回路(ｉ)の電圧補正回路は、
前記サンプリング電圧Ｖｓ(ｉ)に相当する電荷を保持し、一つ前のサンプリングタイミングＴ(ｉ−１)に対応する前記各逐次比較型ＡＤ変換回路(ｉ−１)の前記電圧補正回路の処理に供する別のサンプル保持キャパシタと、
一つ後のサンプリングタイミングＴ(ｉ+１)に対応する前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持された電荷に対応する電圧Ｖ(ｉ＋１)から、前記係数乗算電圧Ｖｍ(ｉ)を減算することにより、前記補正電圧Ｖｄ(ｉ＋１)を生成する差分生成部と、
を備えた
ことを特徴とするＡＤ変換装置。
(付記４) 付記２に記載のＡＤ変換装置において、
前記可変容量キャパシタは、
並列接続された複数のキャパシタ素子と、
前記複数のキャパシタ素子の数と同じビット数を持つ制御コードの各ビット値に応じて、対応する前記キャパシタを前記可変容量キャパシタの容量として寄与させるように接続するスイッチ回路と、
を有し、
前記容量制御部は、前記可変容量キャパシタの容量が所望の容量となるように、前記スイッチ回路による接続を制御する前記制御コードを生成するコード生成部を備える
ことを特徴とするＡＤ変換装置。
(付記５) 付記３に記載のＡＤ変換装置において、
前記入力アナログ信号は、互いに符号が逆である第１入力信号と第２入力信号とを含む差動信号であり、
前記各逐次比較型ＡＤ変換回路(ｉ)は、
前記第１入力信号が入力される第１変換部と、
前記第２入力信号が入力される第２変換部と、
を備え、
前記第１変換部および前記第２変換部は、それぞれ、前記可変容量キャパシタと前記電圧補正回路とを備え、
前記各逐次比較型ＡＤ変換回路(ｉ)の前記第１変換部に備えられた前記電圧補正回路は、
前記第１変換部に備えられた前記可変容量キャパシタの容量が前記第２の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍ(ｉ)と、一つ後のサンプリングタイミングＴ(ｉ＋１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋１)の前記第２変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Ｖｓｘ(ｉ＋１)と、を加算して、前記サンプリングタイミングＴ(ｉ＋１)に対応する補正電圧Ｖｄｘ(ｉ＋１)を得る第１加算器と、
を備え、
前記各逐次比較型ＡＤ変換回路(ｉ)の前記第２変換部に備えられた前記電圧補正回路は、
前記第１変換部に備えられた前記可変容量キャパシタの容量が前記第２の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍｘ(ｉ)と、前記サンプリングタイミングＴ(ｉ＋１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋１)の前記第１変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Ｖｓ(ｉ＋１)と、を加算して、前記サンプリングタイミングＴ(ｉ＋１)に対応する補正電圧Ｖｄ(ｉ＋１)を得る第２加算器と、
を備えた
ことを特徴とするＡＤ変換装置。
(付記６) 付記５に記載のＡＤ変換装置において、
前記逐次比較型ＡＤ変換回路の個数Ｎ＋３は、偶数であり、
奇数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第１変換部と偶数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第２変換部とが、前記ＡＤ変換装置が形成される半導体ダイにおいて交互に並ぶように配列された第１グループと、
奇数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第２変換部と偶数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第１変換部とが、前記半導体ダイにおいて交互に並ぶように配列された第２グループと、
を備え、
前記第１グループの末尾に配列される前記逐次比較型ＡＤ変換回路(Ｎ＋３)の前記第２変換部の前記第２加算器に、前記第２の容量に変化させられた前記第１変換部の可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍｘ(Ｎ＋３)と、前記第１グループの先頭に配列される前記逐次比較型ＡＤ変換回路(１)の前記第１変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧Ｖ(１)とを入力するように配線し、
前記第２グループの末尾に配列される前記逐次比較型ＡＤ変換回路(Ｎ＋３)の前記第１変換部の前記第１加算器に、前記第２の容量に変化させられた前記第１変換部の可変容量キャパシタの端子間に現れる電圧Ｖ(Ｎ＋３)と、前記第２グループの先頭に配列される前記逐次比較型ＡＤ変換回路(１)の前記第２変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧Ｖｘ(１)とを入力するように配線する
ことを特徴とするＡＤ変換装置。
(付記７) 付記５に記載のＡＤ変換装置において、
前記逐次比較型ＡＤ変換回路の個数Ｎ＋３は、奇数であり、
奇数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第１変換部と偶数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第２変換部とが、前記ＡＤ変換装置が形成される半導体ダイにおいて交互に並ぶように配列された第１グループと、
奇数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第２変換部と偶数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第１変換部とが、前記半導体ダイにおいて交互に並ぶように配列された第２グループと、
を備え、
前記第１グループの末尾に配列される前記逐次比較型ＡＤ変換回路(Ｎ＋３)の前記第１変換部の前記第１加算器に、前記第２の容量に変化させられた前記第１変換部の可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍ(Ｎ＋３)と、前記第２グループの先頭に配列される前記逐次比較型ＡＤ変換回路(１)の前記第２変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧Ｖｘ(１)とを入力するように配線し、
前記第２グループの末尾に配列される前記逐次比較型ＡＤ変換回路(Ｎ＋３)の前記第２変換部の前記第２加算器に、前記第２の容量に変化させられた前記第２変換部の可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍｘ(Ｎ＋３)と、前記第１グループの先頭に配列される前記逐次比較型ＡＤ変換回路(１)の前記第１変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧Ｖ(１)とを入力するように配線する
ことを特徴とするＡＤ変換装置。
【符号の説明】
【０１０２】
１０１ デジタルイコライザ
１０２ ＣＤＲ
１１０ 逐次比較型ＡＤ変換回路(ＳＡＲ−ＡＤＣ)
１１１ 電圧補正回路
１１２ 逐次比較部
１１３ 差分生成部
１１４ 第１変換部
１１５ 第２変換部
１１６ 逐次比較レジスタ(ＳＡＲ)
１１７ デジタルアナログ変換器(ＤＡＣ)
１１８ 比較器
１１９ スイッチ回路
１２０ 制御回路
１２１ 容量制御部
１２２ ＳＡＲ制御部
１２３ 変換テーブル
１２５ セレクタ回路
Ｃｖ 可変容量キャパシタ
Ｃｃ サンプル保持キャパシタ
Ｃｓ 固定容量キャパシタ
ＳＷ１，ＳＷ２，ＳＷ３ スイッチ
【技術分野】
【０００１】
本発明は、集積回路チップ内やチップ間などを接続する高速インタフェースの受信装置に備えられるＡＤ変換装置に関する。
【背景技術】
【０００２】
集積回路チップ内やボード内のチップ間および異なるボードに搭載されたチップ間を接続するための高速インタフェースの規格として、様々な高速インタフェースが普及している。このような高速インタフェースの例としては、Serial−ATA(Advanced Technology Attachment)、PCI(Peripheral Component Interconnect)‐Express、USB3.0および10Gbit−Ethernet(登録商標)などが挙げられる。
【０００３】
上述したような高速インタフェースに備えられる受信装置には、伝送路での減衰によって劣化した受信信号波形を整形する機能が備えられている。波形整形機能は、アナログ／デジタル変換部の後段に配置されたデジタルイコライザによって、あるいは、伝送路を介して入力されたアナログ信号をアナログイコライザに通すことで実現される（特許文献１，２参照）。
【０００４】
一方、ＡＤ変換回路の一例として、逐次比較型(ＳＡＲ：Successive Approximation Register)ＡＤ変換回路がある(特許文献３参照)。従来のｎビット分解能を有するＳＡＲ型ＡＤ変換回路では、アナログ入力をサンプリングした電圧値を所定ホールド期間にわたって維持し、その間に、上位ビットに対応する参照電圧値から順次にｎ回の比較を繰り返す。そして、この各ビットに対応する参照電圧との比較結果を、ｎビットのＡＤ変換結果として出力する。
【０００５】
また一方、ＡＤ変換処理の高速化を図る技術として、入力アナログ信号を分岐して複数のＡＤ変換回路に入力し、これらのＡＤ変換回路を時分割で動作させるタイムインタリーブ構成も提案されている。例えば、ｎビット分解能を有するＳＡＲ型ＡＤ変換回路をｎ個用意し、これらを各ビットの比較に用いられるクロックに従って時分割動作させる構成などが考えられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００５−５１７３２５号公報
【特許文献２】特開２００７−３２５２６３号公報
【特許文献３】特開２００６−１０８８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＡＤ変換装置の前段に、アナログイコライザを配置して、入力信号波形を整形することにより、ＡＤ変換装置の負担を軽減することができる。その一方、ＡＤ変換装置の構成によっては、アナログイコライザが受信装置ＬＳＩチップに対応する半導体ダイにおいて大きな面積を占めてしまう場合がある。なぜなら、例えば、上述した時分割動作するｎ個のＡＤ変換回路は、前段に配置されたアナログイコライザから、波形整形された入力アナログ信号の供給を受ける。このような電力供給性能を実現するために、アナログイコライザに含まれるトランジスタや抵抗、キャパシタなどの素子は、一般的な論理回路に比べて非常に大きな素子なってしまうからである。
【０００８】
本件開示の装置は、アナログイコライザの前置を不要とするＡＤ変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した目的は、以下に開示するＡＤ変換装置によって達成することができる。
【００１０】
一つの観点によるＡＤ変換装置は、Ｎビット分解能を有するＭ個(Ｍ≧Ｎ＋３)の逐次比較型ＡＤ変換回路(１)〜(Ｍ)と、Ｍ個の逐次比較型ＡＤ変換回路を、それぞれの番号順のサンプリングタイミングＴ(ｉ)に対応付けて時分割動作させる制御回路とを備え、各逐次比較型ＡＤ変換回路(ｉ)は、入力アナログ信号のサンプリングタイミングＴ(ｉ)でのサンプリング電圧Ｖｓ(ｉ)に相当する電荷Ｑ（ｉ）を保持するｍ−１個の可変容量キャパシタＣｖ1〜Ｃｖｍ−１と、各可変容量キャパシタＣｖ1〜Ｃｖｍ−１の容量の変更に応じて、サンプリングタイミングＴ(ｉ)〜Ｔ(ｉ＋ｍ−２)までに対応する逐次比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の、容量が変更された前記可変容量キャパシタＣｖ1〜Ｃｖｍ−１の端子間に現れる係数乗算電圧Ｖｍ(ｉ)〜Ｖｍ(ｉ＋ｍ−２)と、サンプリングタイミングＴ(ｉ＋ｍ−１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋ｍ−１)のサンプリング電圧Ｖｓ(ｉ＋ｍ−１)とに基づいて、前記サンプリング電圧Ｖｓ(ｉ＋ｍ−１)に対応する補正電圧Ｖｄ(ｉ＋ｍ−１)を生成する電圧補正回路と、補正電圧Ｖｄ(ｉ＋ｍ−１)と所定の参照電圧とを比較することにより、補正電圧Ｖｄ(ｉ＋ｍ−１)に対応するＮビットのデジタル出力を生成する逐次比較部とを備え、各比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)に対して、各比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の可変容量キャパシタの容量を変化させる容量制御部を備える。
【発明の効果】
【００１１】
本件開示のＡＤ変換装置によれば、アナログイコライザの前置が不要となる。
【図面の簡単な説明】
【００１２】
【図１】ｍ−１−ｔａｐイコライズ機能を有するＡＤ変換装置の一実施形態を示す図である。
【図２】１−ｔａｐイコライズ機能を有するＡＤ変換装置の一実施形態を示す図である。
【図３】イコライズ機能を説明する図である。
【図４】受信装置の一実施形態を示す図である。
【図５】容量制御部の一実施形態を示す図である。
【図６】逐次比較部の構成例を示す図である。
【図７】逐次比較型ＡＤ変換回路の別実施形態を示す図である。
【図８】可変容量キャパシタの一実施形態を示す図である。
【図９】ＡＤ変換装置の別実施形態を示す図である。
【図１０】ＡＤ変換装置の別実施形態を示す図である。
【図１１】サンプリング動作を説明する図である。
【図１２】ホールド動作を説明する図である。
【図１３】イコライズ動作およびＡＤ変換動作を説明する図である。
【図１４】リセット動作を説明する図である。
【図１５】ＡＤ変換装置の動作を説明するタイミング図である。
【発明を実施するための形態】
【００１３】
以下、図面に基づいて、本発明の実施形態について詳細に説明する。
(一つの実施形態)
図１に、ｍ−１−ｔａｐイコライズ機能を有するＡＤ変換装置の一実施形態を示す。
【００１４】
図１に示したＡＤ変換装置は、Ｍ(Ｍ≧Ｎ＋３)個の分解能Ｎビットの逐次比較型ＡＤ変換回路(ＳＡＲ−ＡＤＣ)１１０(１)〜１１０(Ｍ)と、容量制御部１２１を含む制御回路１２０とを備えている。
【００１５】
なお、図１においては、Ｍ個のＳＡＲ−ＡＤＣ１１０(１)〜１１０(Ｍ)のうち、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)について詳細構成を示している。ｉ−１番目、ｉ＋１番目およびｉ＋ｍ−１番目のＳＡＲ−ＡＤＣ１１０(ｉ−１)、１１０(ｉ＋１)、１１０（ｉ＋ｍ−１）は、ＳＡＲ−ＡＤＣ１１０(ｉ)と同様に構成される。図示を省略したＳＡＲ−ＡＤＣ１１０も、ＳＡＲ−ＡＤＣ１１０(ｉ)と同様に構成される。以下の説明では、ＳＡＲ−ＡＤＣ１１０(１)〜１１０(Ｍ)を総称する際には、単に、ＳＡＲ−ＡＤＣ１１０と称する。
【００１６】
ＳＡＲ−ＡＤＣ１１０は、ｍ−１個の可変容量キャパシタＣｖ１〜Ｃｖｍ−１と一つの固定容量キャパシタＣｓと電圧補正回路１１１と逐次比較器１１２とを備えている。可変容量キャパシタＣｖ１〜Ｃｖｍ−１および固定容量キャパシタＣｓには、スイッチＳＷ１を介して入力アナログ信号が入力される。つまり、スイッチＳＷ１が閉じられているときに、可変容量キャパシタＣｖ１〜Ｃｖｍ−１および固定容量キャパシタＣｓに入力アナログ信号の電圧値に対応する電荷を蓄積することでサンプリングが行われる。そして、スイッチＳＷ１が開かれたときに、可変容量キャパシタＣｖ１〜Ｃｖｍ−１および固定容量キャパシタＣｓが入力アナログ信号から切り離される。このスイッチＳＷ１の操作の後、上述したサンプリング操作の際に蓄積された電荷は可変容量キャパシタＣｖ１〜Ｃｖｍ−１および固定容量キャパシタＣｓにホールドされる。
【００１７】
Ｍ個のＳＡＲ−ＡＤＣ１１０(１)〜１１０(Ｍ)は、所定のサンプリング間隔で設定されたサンプリングタイミングＴ(１)〜Ｔ(Ｍ)に従って、順次に、循環的に上述したようなサンプリングを行う。
【００１８】
図１に示したＡＤ変換装置では、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)に備えられた電圧補正回路１１１は、次のようにして、ｍ−１−ｔａｐイコライズ機能によって補正された補正電圧を生成する。この電圧補正回路１１１には、ｉ番目からｉ＋ｍ−２番目までの各ＳＡＲ−ＡＤＣ１１０(ｉ)〜１１０(ｉ＋ｍ−２)の可変容量キャパシタＣｖ１〜Ｃｖｍ−１の端子間電圧が入力されている。つまり、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)からの隔たりに対応する番号を持つ可変容量キャパシタの端子間電圧が、各ＳＡＲ−ＡＤＣ１１０(ｉ)〜１１０(ｉ＋ｍ−２)から電圧補正回路１１１に入力される。更に、電圧補正回路１１１には、ｉ＋ｍ−１番目のＳＡＲ−ＡＤＣ１１０(ｉ＋ｍ−１)で得られるサンプリング電圧Ｖｓ(ｉ＋ｍ−１)が入力される。
【００１９】
また、上述した各ＳＡＲ−ＡＤＣ１１０(ｉ)〜１１０(ｉ＋ｍ−２)の可変容量キャパシタＣｖ１〜Ｃｖｍ−１にサンプリング電圧がホールドされた後に、それぞれの容量が変更される。変更後の容量は、可変容量キャパシタＣｖ１〜Ｃｖｍ−１の元の容量に、それぞれ係数ｇ１〜ｇｍ−１を乗じた値とすることができる。
【００２０】
つまり、上述した電圧補正回路１１１には、ＳＡＲ−ＡＤＣ１１０(ｉ)〜１１０(ｉ＋ｍ−２)のサンプリング電圧Ｖｓ(ｉ)〜Ｖｓ(ｉ＋ｍ−２)に上述した係数ｇ１〜ｇｍ−１を乗じた電圧値と、サンプリング電圧Ｖｓ(ｉ＋ｍ−１)とが入力される。したがって、容量制御部１２１により、上述した係数ｇ１〜ｇｍ−１を適切に調整すれば、電圧補正回路１１１で上述した入力電圧値を合成することにより、ｍ−１−ｔａｐイコライザの機能を実現することができる。
【００２１】
図１に示したｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)に備えられた電圧補正回路１１１では、上述したｍ−１−ｔａｐイコライザの機能の適用結果として、サンプリング電圧Ｖｓ(ｉ＋ｍ−１)に対応する補正電圧が得られる。この補正電圧が、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)に備えられた逐次比較器１１２に入力される。そして、この逐次比較器１１２の比較処理により、この補正電圧値に対応するデジタルデータが得られる。
【００２２】
図１に示した例では、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)から出力されるデジタルデータＯＵＴＰＵＴ(ｉ)は、サンプリングタイミングＴ(ｉ＋ｍ−１)での入力アナログ信号電圧値にイコライズを適用した結果に対応するＡＤ変換結果となる。このように、図１に示したＡＤ変換装置の例では、ＡＤ変換過程に、ｍ−１−ｔａｐイコライザの機能が組み込まれている。
【００２３】
次に、上述したｍの値を２とした１−ｔａｐイコライザ機能を有するＡＤ変換装置の例について説明する。
(別の実施形態)
図２に、１−ｔａｐイコライザ機能を有するＡＤ変換装置の一実施形態を示す。
【００２４】
図２に示したＡＤ変換装置は、Ｎ＋３個の逐次比較型ＡＤ変換回路(ＳＡＲ−ＡＤＣ)１１０(１)〜１１０(Ｎ＋３)と、容量制御部１２１を含む制御回路１２０とを備えている。
【００２５】
なお、図２においては、Ｎ＋３個のＳＡＲ−ＡＤＣ１１０(１)〜１１０(Ｎ＋３)のうち、ｉ番目とｉ＋１番目のＳＡＲ−ＡＤＣ１１０(ｉ)、１１０(ｉ＋１)について詳細構成を示している。ｉ−１番目とｉ＋２番目のＳＡＲ−ＡＤＣ１１０(ｉ−１)、１１０(ｉ＋２)は、ＳＡＲ−ＡＤＣ１１０(ｉ)、１１０(ｉ＋１)と同様に構成される。図示を省略した１番目からｉ−２番目のＳＡＲ−ＡＤＣ１１０(１)〜１１０(ｉ−２)およびｉ＋３番目からＮ＋３番目のＳＡＲ−ＡＤＣ１１０(ｉ＋３)〜１１０(Ｎ＋３)も、ＳＡＲ−ＡＤＣ１１０(ｉ)、１１０(ｉ＋１)と同様に構成される。以下の説明では、ＳＡＲ−ＡＤＣ１１０(１)〜１１０(Ｎ＋３)を総称する際には、単に、ＳＡＲ−ＡＤＣ１１０と称する。
【００２６】
ＳＡＲ−ＡＤＣ１１０は、可変容量キャパシタＣｖと、電圧補正回路１１１と逐次比較器１１２とを備えている。可変容量キャパシタＣｖには、スイッチＳＷ１を介して入力アナログ信号が入力される。つまり、スイッチＳＷ１が閉じられているときに、可変容量キャパシタＣｖに入力アナログ信号の電圧値に対応する電荷を蓄積することでサンプリングが行われる。そして、スイッチＳＷ１が開かれて、可変容量キャパシタＣｖが入力アナログ信号から切り離されると、蓄積された電荷は可変容量キャパシタＣｖにホールドされる。
【００２７】
Ｎ＋３個のＳＡＲ−ＡＤＣ１１０(１)〜１１０(Ｎ＋３)は、所定のサンプリング間隔で設定されたサンプリングタイミングＴ(１)〜Ｔ(Ｎ＋３)に従って、順次に、循環的に上述したようなサンプリングを行う。
【００２８】
例えば、サンプリングタイミングＴ(ｉ)では、ＳＡＲ−ＡＤＣ１１０(ｉ)において、サンプリング電圧Ｖｓ(ｉ)が得られる。そして、次のサンプリングタイミングＴ(ｉ＋１)では、ｉ＋１番目のＳＡＲ−ＡＤＣ１１０(ｉ＋１)において、上述と同様のサンプリングが行われる。そして、ＳＡＲ−ＡＤＣ１１０(ｉ＋１)の可変容量キャパシタＣｖに、サンプリングタイミングＴ(ｉ＋１)におけるサンプリング電圧Ｖｓ(ｉ+１)に対応する電荷Ｑがホールドされる。
【００２９】
次に、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)で得られるサンプリング電圧Ｖｓ(ｉ)とｉ＋１番目のＳＡＲ−ＡＤＣ１１０(ｉ＋１)で得られるサンプリング電圧Ｖｓ(ｉ＋１)を用いて、イコライズ機能を実現する方法について説明する。
【００３０】
図３に、イコライズ機能を説明する図を示す。図３において、サンプリング間隔τごとに設定されたサンプリングタイミングＴｉにおいて得られたサンプリング電圧Ｖｓ(Ｔｉ)は、入力アナログ信号波形を示すグラフにプロットされている。
【００３１】
図３に示したイコライザでは、サンプリング電圧Ｖｓ(ｉ)は、アンプ１により利得Ｇ０で増幅される。また、このとき、遅延回路τで遅延されたサンプリング電圧Ｖｓ(ｉ−１)は、アンプ２によって利得Ｇ１で増幅される。そして、これらのアンプ１,２の出力は、加算器によって加算される。
【００３２】
上述したアンプ１の利得Ｇ０とアンプ２の利得Ｇ１とを適切に設定すれば、図３に示したようなイコライザによって、伝送路における損失を補償することができる。そして、図３の左上に示したような入力信号波形を、図３の右下に示したように、矩形波に近い補正後の波形を加算器の出力電圧Ｖｄ(ｔ)として得ることができる。
【００３３】
ここで、サンプリング電圧Ｖｓ(ｉ)の入力に対応して得られる加算器の出力電圧Ｖｄ(ｉ)は、式(１)のように表される。
【００３４】
Ｖｄ(ｉ)＝Ｇ０×Ｖｓ(ｉ)＋Ｇ１×Ｖｓ(ｉ−１) ・・・（１）
一方、容量Ｃ１を持つキャパシタに蓄積される電荷Ｑは、キャパシタの端子間電圧Ｖを用いて、Ｑ＝Ｃ１×Ｖのように表される。したがって、電荷Ｑがホールドされている間に、キャパシタの容量を第１の容量Ｃ１から第２の容量Ｃ２に変化すると、このキャパシタの端子間電圧は、元の値Ｖｓから別の値Ｖｍに変化する。変化後の電圧値Ｖｍは、元の電圧値Ｖｓに、第１の容量Ｃ１と第二の容量Ｃ２との比に相当する係数ｋを乗じることで得られる。つまり、変化後の電圧値Ｖｍは、元の電圧値Ｖｓを利得ｋで増幅した値と見ることができる。
【００３５】
上述したように、図２に示したｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)の可変容量キャパシタＣｖに、サンプリングタイミングＴ(ｉ)においてサンプリング電圧Ｖｓ(ｉ)と第１の容量Ｃ１との積で表される電荷Ｑ(ｉ)が蓄積され、この電荷Ｑ(ｉ)がホールドされる。
【００３６】
そして、次のサンプリングタイミングＴ(ｉ+１)では、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ+１)の可変容量キャパシタＣｖに、サンプリング電圧Ｖｓ(ｉ＋１)と第１の容量Ｃ１との積で表される電荷Ｑ(ｉ＋１)が蓄積され、この電荷Ｑ(ｉ＋１)がホールドされる。
【００３７】
このとき、ＳＡＲ−ＡＤＣ１１０(ｉ)の可変容量キャパシタＣｖの容量を第２の容量Ｃ２に変化させると、可変容量キャパシタＣｖの端子間電圧は、サンプリング電圧Ｖｓ(ｉ)に上述した係数ｋを乗じた係数乗算電圧Ｖｍ(ｉ)に変化する。
【００３８】
したがって、この係数ｋを適切に設定し、サンプリング電圧Ｖｓ(ｉ＋１)から係数乗算電圧Ｖｍ(ｉ)を減算する仕組みにより、図３に示したようなイコライザの機能を実現することができる。
【００３９】
図２に示した各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)の可変容量キャパシタＣｖの容量は、容量制御部１２１からの制御信号に応じて、第１の容量Ｃ１あるいは第２の容量Ｃ２が設定される。容量制御部１２１は、例えば、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)に対応するサンプリングタイミングにおいて、各可変容量キャパシタＣｖに第１の容量を設定する。そして、サンプリングタイミングの終了に伴って、第１の容量から第２の容量への変更を指示する制御信号が、容量制御部１２１によって生成される。
【００４０】
このようにして、第２の容量に変化させられた可変容量キャパシタＣｖの端子間に現れる係数乗算電圧Ｖｍ(ｉ)は、ＳＡＲ−ＡＤＣ１１０(ｉ)に備えられた電圧補正回路１１１に渡される。また、このとき、ＳＡＲ−ＡＤＣ１１０(ｉ＋１)からサンプリングタイミングＴ(ｉ＋１)に対応するサンプリング電圧Ｖｓ(ｉ＋１)が、この電圧補正回路１１１に渡される。
【００４１】
そして、この電圧補正回路１１１において、例えば、サンプリング電圧Ｖｓ(ｉ＋１)と係数乗算電圧Ｖｍ(ｉ)との差分として、補正電圧Ｖｄ(ｉ＋１)が生成される。この処理は、上述した式(１)を基に処理される。
【００４２】
図２に示した例では、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)の電圧補正回路１１１は、差分生成部１１３とサンプル保持キャパシタＣｃとを備えている。ｉ＋１番目のＳＡＲ−ＡＤＣ１１０(ｉ＋１)に備えられたサンプル保持キャパシタＣｃは、対応するサンプリングタイミングＴ(ｉ＋１)において、スイッチＳＷ２を介して入力アナログ信号に接続され、入力アナログ信号のサンプリングを行う。その後、サンプル保持キャパシタＣｃは、ホールドしたサンプリング電圧Ｖｓ(ｉ)を、このスイッチＳＷ２を介して、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)の電圧補正回路１１１に渡す。
【００４３】
このように、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)の電圧補正回路１１１に備えられたサンプル保持キャパシタＣｃにサンプリング電圧Ｖｓを保持させておく。これにより、各ＳＡＲ−ＡＤＣ１１０におけるサンプリング電圧Ｖｓを、ひとつ前のサンプリングタイミングに対応するＳＡＲ−ＡＤＣ１１０に伝えることができる。
【００４４】
なお、各ＳＡＲ−ＡＤＣ１１０の電圧補正回路１１１に、一つ前のＳＡＲ−ＡＤＣ１１０におけるサンプリング電圧Ｖｓを渡す方法は、サンプル保持キャパシタＣｃを用いる方法に限られない。要は、サンプリング電圧Ｖｓを保持することできればよい。
【００４５】
このようにして、例えば、ＳＡＲ−ＡＤＣ１１０(ｉ＋１)から渡されたサンプリング電圧Ｖｓ(ｉ＋１)は、差分生成部１１３に入力される。そして、このサンプリング電圧Ｖｓ(ｉ＋１)と係数乗算電圧Ｖｍ(ｉ)との差分として、補正電圧Vｄ(ｉ＋１)が生成される。このようにして生成された補正電圧Vｄ(ｉ＋１)は、逐次比較部１１２による逐次比較処理に供される。そして、この逐次比較部１１２の処理により、補正電圧Vｄ(ｉ＋１)のＡＤ変換結果が得られる。この補正電圧Vｄ(ｉ＋１)のＡＤ変換結果が、ｉ番目のＳＡＲ−ＡＤＣ１１０(ｉ)の出力ＯＵＴＰＵＴ(ｉ)として出力される。
【００４６】
このようにして得られるＡＤ変換装置の出力には、上述したように、入力アナログ信号の波形を理想的な波形に近づけるためのイコライズ処理が施される。このイコライズ処理により、従来の高速インタフェースの受信装置において、ＡＤ変換装置に前置されていたアナログイコライザと同等のイコライズ機能を果たすことができる。これにより、受信装置において、ＡＤ変換装置に前置されるアナログイコライザを不要とすることができる。なお、図２に示したような基本構成を備えたＡＤ変換装置では、上述したイコライズ機能により整形された信号を後段の装置に渡すことができる。したがって、高速インタフェースの受信装置において、ＡＤ変換装置の後段に配置されるデジタルイコライザなどの回路の負担を軽減することができる。
【００４７】
図４に、受信装置の一実施形態を示す。なお、図４に示した構成要素のうち、図２に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００４８】
図４に示した受信装置においては、受信処理部の図示を省略した。なお、図４に示した入力アナログ信号は、伝送路を介して受信装置に到達した信号を反映して、この受信処理部によって生成される。
【００４９】
図４に示したＡＤ変換装置１１０では、２番目〜Ｎ＋３番目のＳＡＲ−ＡＤＣ１１０(２)〜(Ｎ＋３)におけるサンプリング電圧Ｖｓ(２)〜Ｖｓ(Ｎ＋３)は、それぞれ一つ前のＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋２)に渡されている。そして、ＳＡＲ−ＡＤＣ１１０(１)のサンプリング電圧Ｖｓ(１)は、ＳＡＲ−ＡＤＣ１１０(Ｎ＋３)に渡されている。つまり、図４に示したＡＤ変換装置１１０は、Ｎ＋３個のＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)を循環的に用いる仕組みを備えている。
【００５０】
ＡＤ変換装置１１０の制御回路１２０は、ＳＡＲ制御部１２２を備えている。このＳＡＲ制御部１２２は、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)に対して、それぞれに対応するサンプルーホールド信号(Ｓ／Ｈ)により、サンプル−ホールドのタイミングを示す。また、クロック信号ＣＬＫにより、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)における逐次比較処理の同期を制御する。
【００５１】
図４に示したＡＤ変換装置１１０によるＡＤ変換結果は、デジタルイコライザ１０１を介してＣＤＲ(Clock Data Recovery)１０２に入力され、Ｎビットの受信データとして出力される。デジタルイコライザ１０１において、内部でのイコライズ機能の制御に用いられる制御情報を、容量制御部１２１に入力し、上述した可変容量キャパシタＣｖの容量の設定に利用することができる。例えば、デジタルイコライザ１０１において抽出されるエラー情報(ｅｒｒｏｒ)を容量制御部１２１に入力すればよい。
【００５２】
図５に、容量制御部の一実施形態を示す。図５に示した例では、容量制御部は、変換テーブル１２３と、セレクタ回路１２５とを備えている。
【００５３】
変換テーブル１２３は、エラー情報(error)の様々な値Ｅｊ(ｊ＝１〜Ｌ)に対応して、可変容量キャパシタＣｖの容量を設定するためのコードαｊ、βｊ(ｊ＝１〜Ｌ)を保持している。
【００５４】
デジタルイコライザ１０１からのエラー情報に対応して変換テーブル１２３に保持されたｍビットのコードα、βがそのままセレクタ回路１２５を介して各ＳＡＲ−ＡＤＣ１１０に渡される。
【００５５】
図５に示したセレクタ回路１２５は、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)にそれぞれ対応するセレクタＳＥＬ(１)〜ＳＥＬ(Ｎ＋３)を備えている。これらのセレクタＳＥＬ(１)〜ＳＥＬ(Ｎ＋３)は、対応するサンプル−ホールド信号Ｓ／Ｈ(１)〜Ｓ／Ｈ(Ｎ＋３)に応じて、変換テーブル１２３に保持されたｍビットのコードα、βを、セレクタ回路１２５により切り替え出力する。
【００５６】
これらのセレクタＳＥＬ(１)〜ＳＥＬ(Ｎ＋３)の出力は、容量制御信号ｃｏｎｔ(１)〜ｃｏｎｔ(Ｎ＋３)として、対応するＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)に入力される。この容量制御信号ｃｏｎｔ(１)〜ｃｏｎｔ(Ｎ＋３)による可変容量キャパシタＣｖの容量の制御については、後述する。
【００５７】
ところで、逐次比較型ＡＤ変換回路の逐次比較部には、入力信号と参照電圧との比較のために、デジタル−アナログ変換器(ＤＡＣ)が備えられている。
【００５８】
図６に、逐次比較部の構成例を示す。図６に示した例では、差動入力信号input，inputxに対応して、２つのＤＡＣと２つの比較器が備えられている。これらのＤＡＣの出力は、それぞれ対応する比較器に入力されている。
【００５９】
２つのＤＡＣは、いずれも、Ｎ個のキャパシタを備えている。これらのキャパシタは、それぞれ異なる容量を有している。図６に示した例では、各キャパシタの容量は、右から容量Ｃ，容量２Ｃのように順に２倍になっている。また、最も左側のキャパシタでは容量２Ｎ−１Ｃとなり、全てのキャパシタを合計した容量は２ＮＣとなる。
【００６０】
これらのキャパシタは、それぞれに対応するスイッチにより、対応する入力信号、参照電圧referenceと接地電圧とのいずれかに接続される。これらのスイッチそれぞれの切り替えは、ＳＡＲ(Successive Approximation Register)により、比較器の出力に基づいて制御される。
【００６１】
図６に示した２つのＤＡＣに備えられたそれぞれＮ個のキャパシタは、容量２ＮＣを持つサンプル保持キャパシタと見ることができる。つまり、逐次比較部１１２に備えられるＤＡＣを、サンプリング電圧Ｖｓを一つ前のＳＡＲ−ＡＤＣ１１０に伝えるためのサンプル保持キャパシタＣｃとして利用することができる。
【００６２】
更に、差動型のＡＤ変換回路には、一方の差動入力信号inputに対応するＡＤ変換を行う第１変換部と、他方の差動入力信号inputxに対応するＡＤ変換を行う第２変換部とが備えられる。そして、差動入力信号input，inputxでは、互いに符号が異なるので、それぞれをサンプリングして得られるサンプリング電圧Ｖｓの符号もまた互い異なる。
【００６３】
以下、差動型のＡＤ変換回路の仕組みを利用して上述したイコライズ機能を実現する方法について説明する。
(別の実施形態)
図７に、逐次比較型ＡＤ変換回路の別実施形態を示す。なお、図７では、Ｎ＋３個のＳＡＲ−ＡＤＣ１１０のうち、１番目のＳＡＲ−ＡＤＣ１１０(１)の構成を代表として示している。
【００６４】
ＳＡＲ−ＡＤＣ１１０(１)は、それぞれＤＡＣ１１７を含む第１変換部１１４と第２変換部１１５とを備えている。第１変換部１１４には、一方の差動入力信号inputが入力され、第２変換部１１５には、他方の差動入力信号inputxが入力される。
【００６５】
図７に示した２つのＤＡＣ１１７に備えられたスイッチＳＷ３の切り替えは、ＳＡＲ１１６によって制御される。また、第１変換部１１４および第２変換部１１５にそれぞれ備えられる比較器１１８の入力と出力との間にはバイパス回路が設けられている。このバイパス回路に設けられたスイッチは、サンプル−ホールド信号によってサンプリングタイミングが示されたときに閉じられ、その他の場合は開かれている。
【００６６】
図７に示した例では、比較器１１８の入力端子は、可変容量キャパシタＣｖの一方の端子に接続されている。そして、可変容量キャパシタＣｖのもう一方の端子は、スイッチＳＷ１を介して、入力アナログ信号、接地電位およびＳＡＲ−ＡＤＣ１１０(２)からの入力のいずれかに接続される。
【００６７】
ここで、ＳＡＲ−ＡＤＣ１１０(１)の第１変換部１１４に、ＳＡＲ−ＡＤＣ１１０(２)に備えられる第２変換部１１５のＤＡＣ１１７にホールドされたサンプリング電圧Ｖｓｘ(２)を入力することができる。そして、ＳＡＲ−ＡＤＣ１１０(１)の第２変換部１１５に、ＳＡＲ−ＡＤＣ１１０(２)に備えられる第１変換部１１４のＤＡＣ１１７にホールドされたサンプリング電圧Ｖｓ(２)を入力することができる。
【００６８】
例えば、第１変換部１１４では、サンプリングタイミングＴ(１)でＤＡＣ１１７および可変容量キャパシタＣｖに、差動入力信号inputに対応するサンプリング電圧Ｖｓ(１)に対応する電荷が蓄積される。その後、ＳＡＲ−ＡＤＣ１１０(２)のサンプリングタイミングにおいて、可変容量キャパシタＣｖの容量が変更されたことにより、可変容量キャパシタＣｖの端子間電圧は係数乗算電圧Ｖｍ(１)に変化する。次いで、スイッチＳＷ１を介してＳＡＲ−ＡＤＣ１１０(２)からサンプリング電圧Ｖｓｘ(２)の入力を受け取る。すると、可変容量キャパシタＣｖの比較器１１８に接続された端子の電位として、上述したサンプリング電圧Ｖｓｘ(２)と係数乗算電圧Ｖｍ(１)の差分が得られる。つまり、上述したサンプリング電圧Ｖｓｘ(２)を、ＳＡＲ−ＡＤＣ１１０(１)の第１変換部１１４に備えられたスイッチＳＷ１に導く回路と、このスイッチＳＷ１および可変容量キャパシタＣｖとにより、差分生成部１１３の機能が実現されている。このようにして、比較器１１８に補正電圧Ｖｄｘ(２)が入力される。そして、ＳＡＲ−ＡＤＣ１１０(２)のＤＡＣ１１７の動作に応じて、比較器１１８の出力として、上述した補正電圧Ｖｄｘ(２)に対応するデジタルデータの各ビットが得られる。これが、ＳＡＲ−ＡＤＣ１１０(１)の出力ｏｕｔｐｕｔ(１)として出力される。
【００６９】
同様に、第２変換部１１５では、サンプリングタイミングＴ(１)でＤＡＣ１１７および可変容量キャパシタＣｖに、差動入力信号inputxに対応するサンプリング電圧Ｖｓｘ(１)に対応する電荷が蓄積される。その後、ＳＡＲ−ＡＤＣ１１０(２)のサンプリングタイミングにおいて、可変容量キャパシタＣｖの変更されたことにより、可変容量キャパシタＣｖの端子間電圧は係数乗算電圧Ｖｍｘ(１)に変化する。次いで、スイッチＳＷ１を介してＳＡＲ−ＡＤＣ１１０(２)からサンプリング電圧Ｖｓ(２)の入力を受け取る。すると、可変容量キャパシタＣｖの比較器１１８に接続された端子の電位として、上述したサンプリング電圧Ｖｓ(２)と係数乗算電圧Ｖｍｘ(１)の差分が得られる。つまり、ＳＡＲ−ＡＤＣ１１０(２)のサンプリング電圧Ｖｓ(２)を、ＳＡＲ−ＡＤＣ１１０(２)の第２変換部１１５に備えられたスイッチＳＷ１に導く回路と、このスイッチＳＷ１とにより、差分生成部１１３の機能が実現されている。このようにして、比較器１１８に補正電圧Ｖｄ(２)が入力される。そして、ＳＡＲ−ＡＤＣ１１０(２)のＤＡＣ１１７の動作に応じて、比較器１１８の出力として、上述した補正電圧Ｖｄ(２)に対応するデジタルデータの各ビットが得られる。これが、ＳＡＲ−ＡＤＣ１１０(１)の出力ｏｕｔｐｕｔｘ(１)として出力される。
【００７０】
このように、差動型のＡＤ変換装置では、一つ後のＳＡＲ−ＡＤＣ１１０から、異符号の差動入力信号に対応するサンプリング電圧Ｖｓを受け取って、可変容量キャパシタＣｖに入力し、可変容量キャパシタＣｖを加算器として用いることができる。
【００７１】
図８に、可変容量キャパシタの一実施形態を示す。なお、図８に示した構成要素のうち、図７に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００７２】
また、図８に示したスイッチＳＷ１において、端子Ｔ１は入力信号に接続され、端子Ｔ２は接地されている。そして、端子Ｔ３には、一つ後のサンプリングタイミングに対応するＳＡＲ−ＡＤＣによるサンプリング電圧が入力される。
【００７３】
図８の例では、可変容量キャパシタＣｖは、ｍ個のキャパシタ素子Ｃ１〜Ｃｍと、これらのキャパシタ素子に対応するスイッチを含むスイッチ回路１１９とを備えている。スイッチ回路１１９に含まれるｍ個のスイッチは、ｍビットの容量制御信号ｃｏｎｔの各ビットに対応し、キャパシタ素子Ｃ１〜ＣｍをスイッチＳＷ１あるいは参照電圧Ｖｒｅｆに接続する。
【００７４】
このような可変容量キャパシタＣｖは、図５に示したような容量制御部１２１と組み合わせて用いることができる。この組み合わせを採用した場合は、各ＳＡＲ−ＡＤＣ１１０にそれぞれｍ本の配線により、容量制御信号ｃｏｎｔを表すコードα、βを伝え、それぞれの可変容量キャパシタＣｖの容量を制御することができる。なお、上述した構成例では、各ＳＡＲ−ＡＤＣ１１０に対応する容量制御信号ｃｏｎｔは、変換テーブル１２３とによって生成される。つまり、図５に示した構成例では、変換テーブル１２３セレクタ回路１２５とは、コード生成部に相当する。
【００７５】
次に、上述した構成を有するＡＤ変換装置に含まれる各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)にそれぞれ備えられる第１変換部、第２変換部のレイアウト例について説明する。
(別の実施形態)
図９に、ＡＤ変換装置の別実施形態を示す。なお、図９において、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)に含まれる第１変換部１１４、第２変換部１１５をそれぞれＳＡＲ−ＡＤＣ１１０の番号を示す添え字を符号に付して示した。例えば、第１変換部１１４１、第２変換部１１５１は、ＳＡＲ−ＡＤＣ１１０(１)に含まれる。
【００７６】
図９は、ＳＡＲ−ＡＤＣ１１０の分解能を示すＮが奇数である場合に適したレイアウトの例を示している。Ｎが奇数である場合に、Ｎ＋３は偶数となる。この場合に、図９に示すように、奇数番目のＳＡＲ−ＡＤＣ１１０(２ｎ−１)(ｎ＝１〜(Ｎ＋３)／２)に属する第１変換部１１４と偶数番目のＳＡＲ−ＡＤＣ１１０(２ｎ)(ｎ＝１〜(Ｎ＋３)／２)に属する第２変換部１１５とを含む第１グループを形成する。一方、第２グループには、奇数番目のＳＡＲ−ＡＤＣ１１０(２ｎ−１)(ｎ＝１〜(Ｎ＋３)／２)に属する第２変換部１１５と偶数番目のＳＡＲ−ＡＤＣ１１０(２ｎ)(ｎ＝１〜(Ｎ＋３)／２)に属する第１変換部１１４とが含まれる。
【００７７】
図９に示した第１グループおよび第２グループでは、各サンプリングタイミングに対応するＳＡＲ−ＡＤＣ１１０の第１変換部１１４と第２変換部１１５とが交互に配置されている。このような配置では、例えば、１番目のＳＡＲ−ＡＤＣ１１０(１)の第１変換部１１４１に隣接して、２番目のＳＡＲ−ＡＤＣ１１０(２)の第２変換部１１５２が配置される。したがって、ＳＡＲ−ＡＤＣ１１０(１)の第１変換部１１４１は、半導体ダイ上で隣接して配置されるＳＡＲ−ＡＤＣ１１０(２)の第２変換部１１５２から、係数乗算電圧Ｖｍ(１)に加算されるサンプリング電圧Ｖｓｘ(２)を受け取ることができる。このように、図９に示したようなレイアウトでは、各第１変換部１１４および各第２変換部１１５は、隣接して配置された第２変換部１１５および第１変換部１１４から一つ後のサンプリングタイミングに対応するサンプリング電圧Ｖｓを受け取ることができる。したがって、図９に示したような配置を採用することにより、上述したイコライズ機能を実現するための配線の短縮を図ることができる。
【００７８】
なお、図９に示した例では、１番目のＳＡＲ−ＡＤＣ１１０(１)に属する第１変換部１１４１のサンプリング電圧Ｖｓ(１)は、同一の第１グループにおいてＮ＋３番目に配置された第２変換部１１５Ｎ＋３に導かれている。そして、第２変換部１１５１のサンプリング電圧Ｖｓｘ(１)は、同一の第２グループにおいてＮ＋３番目に配置された第１変換部１１４Ｎ＋３に導かれている。
【００７９】
同様の配置は、ＳＡＲ−ＡＤＣの分解能が偶数ビットの場合にも適用することができる。
(更に別の実施形態)
図１０に、ＡＤ変換装置の別実施形態を示す。なお、図１０に示した構成要素のうち、図９に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００８０】
各ＳＡＲ−ＡＤＣの分解能が偶数ビットの場合には、ＳＡＲ−ＤＡＣ１１０の個数Ｎ＋３は奇数となる。このため、上述したように第１変換部１１４と第２変換部１１５とが交互に配置すると、第１グループでは、最初とＮ＋３番目に第１変換部１１４が配置され、第２グループでは、最初とＮ＋３番目に第２変換部１１５が配置される。
【００８１】
この場合は、第１グループの先頭に配置された第１変換部１１４１によるサンプリング電圧Ｖｓ(１)は、第２グループのＮ＋３番目に配置された第２変換部１１５Ｎ＋３に導かれる。同様に、第２グループの先頭に配置された第２変換部１１５１によるサンプリング電圧Ｖｓｘ(１)は、第１グループのＮ＋３番目に配置された第１変換部１１４Ｎ＋３に導かれる。
【００８２】
次に、上述した第１グループに属する第１変換部１１４１と第２変換部１１５２とを例にとって、ＡＤ変換装置の時分割動作を説明する。
【００８３】
図１１に、サンプリング動作を説明する図を示す。また、図１２に、ホールド動作を説明する図を示す。更に、図１３に、イコライズ動作およびＡＤ変換動作を説明する図を示す。更にまた、図１４に、リセット動作を説明する図を示す。また、図１５に、ＡＤ変換装置の動作を説明するタイミング図を示す。
【００８４】
なお、図１５において、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)に対応するサンプリングタイミングを、それぞれ符号Ｔ(１)〜Ｔ(Ｎ＋３)を付して示した。サンプリングタイミングは、クロックＣＬＫのＮ＋３周期で一巡し、Ｎ＋４周期目からは、新たなサイクルが開始される。また、図１５では、上述したサンプリングタイミングに対応して、サンプルーホールド信号Ｓ／Ｈ(１)〜Ｓ／Ｈ(Ｎ＋３)および容量制御信号ｃｏｎｔ(１)〜ｃｏｎｔ(Ｎ＋３)の変化を示している。
【００８５】
図１１に示した例は、ＳＡＲ−ＡＤＣ１１０(１)に対応するサンプリングタイミングＴ(１)における第１変換部１１４１および第２変換部１１５２の各スイッチＳＷの接続状態を示している。
【００８６】
サンプリングタイミングＴ(１)では、ＳＡＲ−ＡＤＣ１１０(１)に対するサンプル−ホールド信号Ｓ／Ｈ(１)は、Ｈレベルに変化する(図１５参照)。これに応じて、図１１に示すように、ＳＡＲ−ＡＤＣ１１０(１)に属する第１変換部１１４１のスイッチＳＷ１〜スイッチＳＷ３はいずれも、端子Ｔ１に接続される。また、上述したサンプル−ホールド信号Ｓ／Ｈ(１)の変化に応じて、比較器１１８のバイパス回路に設けられたスイッチはオンとなる。このとき、可変容量キャパシタＣｖとサンプル保持キャパシタＣｃは、スイッチＳＷ２を介して接続される。そして、可変容量キャパシタＣｖおよびサンプル保持キャパシタＣｃに、それぞれ対応するスイッチＳＷ１，ＳＷ３を介して、入力信号ｉｎｐｕｔが入力される。このようにして、第１変換部１１４１の可変容量キャパシタＣｖおよびサンプル保持キャパシタＣｃにより、サンプリングタイミングＴ(１)における入力信号ｉｎｐｕｔがサンプリングされる。なお、サンプリングタイミングＴ(１)において、容量制御信号ｃｏｎｔ(１)は、電圧値Ｖ１に変化する(図１５参照)。これに応じて、第１変換部１１４１の可変容量キャパシタＣｖの容量は、電圧値Ｖ１に対応する第１の容量Ｃ１に設定される。
【００８７】
図１２に示した例は、ＳＡＲ−ＡＤＣ１１０(２)に対応するサンプリングタイミングＴ(２)における第１変換部１１４１および第２変換部１１５２の各スイッチＳＷの接続状態を示している。
【００８８】
サンプリングタイミングＴ(２)では、ＳＡＲ−ＡＤＣ１１０(２)に対するサンプル−ホールド信号Ｓ／Ｈ(１)は、Ｈレベルに変化する(図１５参照)。これに応じて、図１２に示したＳＡＲ−ＡＤＣ１１０(２)に属する第２変換部１１５２のスイッチＳＷ１〜スイッチＳＷ３および比較器１１８のバイパス回路に設けられたスイッチは、図１１に示した第１変換部１１４１と同様に操作される。そして、第２変換部１１５２の可変容量キャパシタＣｖおよびサンプル保持キャパシタＣｃにより、サンプリングタイミングＴ(２)における入力信号ｉｎｐｕｔｘがサンプリングされる。なお、サンプリングタイミングＴ(２)において、容量制御信号ｃｏｎｔ(２)は、電圧値Ｖ１に変化する(図１５参照)。これに応じて、第２変換部１１５２の可変容量キャパシタＣｖの容量は、第１の容量Ｃ１に設定される。
【００８９】
一方、ＳＡＲ−ＡＤＣ１１０(１)に対するサンプル−ホールド信号Ｓ／Ｈ(１)は、サンプリングタイミングＴ(２)において、Ｌレベルに変化する(図１５参照)。これに応じて、図１２に示すように、ＳＡＲ−ＡＤＣ１１０(１)に属する第１変換部１１４１では、上述したバイパス回路のスイッチはオフとなる。また、各スイッチＳＷ１〜ＳＷ３は、いずれも端子Ｔ２に接続される。これにより、第１変換部１１４１の可変容量キャパシタＣｖおよびサンプル保持キャパシタＣｃは、いずれも入力信号ｉｎｐｕｔから切り離される。また、スイッチＳＷ２の切り替えにより、可変容量キャパシタＣｖとサンプル保持キャパシタＣｃとの間の接続も切り離される。これにより、サンプリング電圧Ｖｓ(１)は、第１変換部１１４１の可変容量キャパシタＣｖとサンプル保持キャパシタＣｃとで個別にホールドされる。
【００９０】
また、サンプリングタイミングＴ(２)では、容量制御信号ｃｏｎｔ(１)は、電圧値Ｖ２に変化する(図１５参照)。これに応じて、第１変換部１１４１の可変容量キャパシタＣｖの容量は、電圧値Ｖ２に対応する第１の容量Ｃ２に変更される。これにより、第１変換部１１４１の可変容量キャパシタＣｖの端子間電圧は、サンプリング電圧Ｖｓ(１)に第１の容量Ｃ１と第２の容量Ｃ２との比を乗じた係数乗算電圧Ｖｍ(１)に変化する。
【００９１】
図１３に示した例は、サンプリングタイミングＴ(３)〜Ｔ(Ｎ＋２)までの期間における第１変換部１１４１および第２変換部１１５２の各スイッチＳＷの接続状態を示している。
【００９２】
サンプリングタイミングＴ(３)において、ＳＡＲ−ＡＤＣ１１０(２)に対するサンプル−ホールド信号Ｓ／Ｈ(２)は、Ｌレベルに変化する(図１５参照)。これに応じて、図１３に示すように、ＳＡＲ−ＡＤＣ１１０(２)に属する第２変換部１１５２では、上述したＳＡＲ−ＡＤＣ１１０(１)に属する第１変換部１１４１と同様のホールド操作が行われる。このホールド操作により、サンプリング電圧Ｖｓｘ(２)は、第２変換部１１５２の可変容量キャパシタＣｖとサンプル保持キャパシタＣｃとで個別にホールドされる。
【００９３】
ＳＡＲ−ＡＤＣ１１０(１)に属する第１変換部１１４１では、サンプリングタイミングＴ(３)〜Ｔ(Ｎ＋２)までの期間にわたって、スイッチＳＷ１が端子Ｔ３に接続される。また、上述したＳＡＲ−ＡＤＣ１１０(２)に属する第２変換部１１５２におけるホールド操作で、この第２変換部１１５２のスイッチＳＷ２が端子２に接続されている。これらのスイッチ操作により、第２変換部１１５２のサンプル保持キャパシタＣｃと第１変換部１１４１の可変容量キャパシタＣｖとを直列に接続する回路が形成される。そして、第２変換部１１５２のサンプル保持キャパシタＣｃにホールドされたサンプリング電圧Ｖｓｘ(２)と第１変換部１１４１の可変容量キャパシタＣｖに保持された係数乗算電圧Ｖｍ(１)とが加算される。これにより、図３に示した１タップのデジタルイコライザと同等のイコライズ作用がサンプリング電圧Ｖｓｘ(２)に対して施され、補正電圧Ｖｄｘ(２)が得られる。
【００９４】
そして、第２変換部１１５２において、サンプル保持キャパシタＣｃに含まれるＮ個のキャパシタに対応するスイッチは、サンプリングタイミングＴ(３)〜Ｔ(Ｎ＋２)までの期間にわたって、クロック信号に同期して順次に操作される。各サンプリングタイミングにおけるスイッチ操作に応じた参照電圧との比較結果は、第１変換部１１４１の比較器１１８によって検出される。これにより、補正電圧Ｖｄｘ(２)に対応するＮビットのデジタルデータの各ビットが確定され、第１変換部１１４１の出力ｏｕｔｐｕｔ(１)として出力される。
【００９５】
なお、ＳＡＲ−ＡＤＣ１１０(２)に属する第２変換部１１５２では、ＳＡＲ−ＡＤＣ１１０(１)に属する第１変換部１１４１から一つ遅れたサンプリングタイミングＴ(４)において、可変容量キャパシタＣｖに対応するスイッチＳＷ１が端子Ｔ３に接続される。そして、ＳＡＲ−ＡＤＣ１１０(２)の第２変換部１１５２の可変容量キャパシタＣｖとＳＡＲ−ＡＤＣ１１０(３)の第１変換部１１４３のサンプル保持キャパシタＣｃとが直列に接続され、上述したイコライズ処理が行われる。そして、このイコライズ処理結果として得られた補正電圧Ｖｄ(３)は、サンプリングタイミングＴ(５)からクロック信号のＮ周期分の期間において、上述したようにして逐次比較ＡＤ変換される。また、得られたＡＤ変換結果は、ＳＡＲ−ＡＤＣ１１０(２)の第２変換部１１５２の出力ｏｕｔｐｕｔ(２)として出力される。
【００９６】
図１４に示した例は、サンプリングタイミングＴ(Ｎ＋３)における第１変換部１１４１および第２変換部１１５２の各スイッチＳＷの接続状態を示している。
【００９７】
サンプリングタイミングＴ(Ｎ＋３)において、ＳＡＲ−ＡＤＣ１１０(２)に属する第２変換部１１５２では、上述した期間におけるスイッチ接続状態が維持される。
【００９８】
一方、ＳＡＲ−ＡＤＣ１１０(１)の第１変換部１１４１では、スイッチＳＷ２が端子Ｔ３に接続され、サンプル保持キャパシタＣｃに対応するスイッチＳＷ３は端子Ｔ２に接続される。これにより、サンプル保持キャパシタＣｃの両端が接地電位に接続され、サンプル保持キャパシタＣｃはリセットされる。
【００９９】
このように、各ＳＡＲ−ＡＤＣ１１０では、上述したサンプリング動作、ホールド動作、イコライズおよびＡＤ変換動作、そしてリセット動作を１つのサイクルとして繰り返す。そして、このようなサイクルの処理は、各ＳＡＲ−ＡＤＣ１１０(１)〜(Ｎ＋３)により、１クロックずつタイミングをずらして実行される。
【０１００】
ところで、各ＳＡＲ−ＡＤＣ１１０に備えられる可変容量キャパシタＣｖの構成は、図８に示した構成に限られない。
【０１０１】
以上の説明に関して、更に、以下の各項を開示する。
(付記１) Ｎビット分解能を有するＭ個(Ｍ≧Ｎ＋３)の逐次比較型ＡＤ変換回路(１)〜(Ｍ)と、
前記Ｍ個の逐次比較型ＡＤ変換回路を、それぞれの番号順のサンプリングタイミングＴ(ｉ)に対応付けて時分割動作させる制御回路と、
を備え、
前記各逐次比較型ＡＤ変換回路(ｉ)は、
入力アナログ信号のサンプリングタイミングＴ(ｉ)でのサンプリング電圧Ｖｓ(ｉ)に相当する電荷Ｑ(ｉ)を保持するｍ−１個の可変容量キャパシタＣｖ1〜Ｃｖｍ−１と、
前記各可変容量キャパシタＣｖ1〜Ｃｖｍ−１の容量の変更に応じて、サンプリングタイミングＴ(ｉ)〜Ｔ(ｉ＋ｍ−２)までに対応する逐次比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の、容量が変更された前記可変容量キャパシタＣｖ1〜Ｃｖｍ−１の端子間に現れる係数乗算電圧Ｖｍ(ｉ)〜Ｖｍ(ｉ＋ｍ−２)と、サンプリングタイミングＴ(ｉ＋ｍ−１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋ｍ−１)のサンプリング電圧Ｖｓ(ｉ＋ｍ−１)とに基づいて、前記サンプリング電圧Ｖｓ(ｉ＋ｍ−１)に対応する補正電圧Ｖｄ(ｉ＋ｍ−１)を生成する電圧補正回路と、
前記補正電圧Ｖｄ(ｉ＋ｍ−１)と所定の参照電圧とを比較することにより、前記補正電圧Ｖｄ(ｉ＋ｍ−１)に対応するＮビットのデジタル出力を生成する逐次比較部と、
を備え、
前記各比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)に対して、各比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の可変容量キャパシタの容量を変化させる容量制御部を備えたことを特徴とするＡＤ変換装置。
(付記２) 付記１に記載のＡＤ変換装置において、
ｍ＝２であり、
前記各逐次比較型ＡＤ変換回路(ｉ)は、
入力アナログ信号のサンプリングタイミングＴ(ｉ)でのサンプリング電圧Ｖｓ(ｉ)に相当する電荷Ｑ(ｉ)を保持する可変容量キャパシタと、
前記可変容量キャパシタの容量の変更に応じて、容量が変更された前記可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍ(ｉ)と、サンプリングタイミングＴ(ｉ＋１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋１)のサンプリング電圧Ｖｓ(ｉ＋１)とから、前記サンプリング電圧Ｖｓ(ｉ＋１)に対応する補正電圧Ｖｄ(ｉ＋１)を生成する電圧補正回路と、
前記補正電圧Ｖｄ(ｉ＋１)と所定の参照電圧とを比較することにより、前記補正電圧Ｖｄ(ｉ＋１)に対応するＮビットのデジタル出力を生成する逐次比較部と、
を備え、
前記制御回路は、
前記各逐次比較型ＡＤ変換回路(ｉ)に対して、前記サンプリングタイミングＴ(ｉ＋１)において、当該逐次比較型ＡＤ変換回路(ｉ)の可変容量キャパシタの容量を第１の容量から第２の容量に変化させる容量制御部と、
を備えた
ことを特徴とするＡＤ変換装置(１)。
(付記３) 付記２に記載のＡＤ変換装置において、
前記各逐次比較型ＡＤ変換回路(ｉ)の電圧補正回路は、
前記サンプリング電圧Ｖｓ(ｉ)に相当する電荷を保持し、一つ前のサンプリングタイミングＴ(ｉ−１)に対応する前記各逐次比較型ＡＤ変換回路(ｉ−１)の前記電圧補正回路の処理に供する別のサンプル保持キャパシタと、
一つ後のサンプリングタイミングＴ(ｉ+１)に対応する前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持された電荷に対応する電圧Ｖ(ｉ＋１)から、前記係数乗算電圧Ｖｍ(ｉ)を減算することにより、前記補正電圧Ｖｄ(ｉ＋１)を生成する差分生成部と、
を備えた
ことを特徴とするＡＤ変換装置。
(付記４) 付記２に記載のＡＤ変換装置において、
前記可変容量キャパシタは、
並列接続された複数のキャパシタ素子と、
前記複数のキャパシタ素子の数と同じビット数を持つ制御コードの各ビット値に応じて、対応する前記キャパシタを前記可変容量キャパシタの容量として寄与させるように接続するスイッチ回路と、
を有し、
前記容量制御部は、前記可変容量キャパシタの容量が所望の容量となるように、前記スイッチ回路による接続を制御する前記制御コードを生成するコード生成部を備える
ことを特徴とするＡＤ変換装置。
(付記５) 付記３に記載のＡＤ変換装置において、
前記入力アナログ信号は、互いに符号が逆である第１入力信号と第２入力信号とを含む差動信号であり、
前記各逐次比較型ＡＤ変換回路(ｉ)は、
前記第１入力信号が入力される第１変換部と、
前記第２入力信号が入力される第２変換部と、
を備え、
前記第１変換部および前記第２変換部は、それぞれ、前記可変容量キャパシタと前記電圧補正回路とを備え、
前記各逐次比較型ＡＤ変換回路(ｉ)の前記第１変換部に備えられた前記電圧補正回路は、
前記第１変換部に備えられた前記可変容量キャパシタの容量が前記第２の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍ(ｉ)と、一つ後のサンプリングタイミングＴ(ｉ＋１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋１)の前記第２変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Ｖｓｘ(ｉ＋１)と、を加算して、前記サンプリングタイミングＴ(ｉ＋１)に対応する補正電圧Ｖｄｘ(ｉ＋１)を得る第１加算器と、
を備え、
前記各逐次比較型ＡＤ変換回路(ｉ)の前記第２変換部に備えられた前記電圧補正回路は、
前記第１変換部に備えられた前記可変容量キャパシタの容量が前記第２の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍｘ(ｉ)と、前記サンプリングタイミングＴ(ｉ＋１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋１)の前記第１変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Ｖｓ(ｉ＋１)と、を加算して、前記サンプリングタイミングＴ(ｉ＋１)に対応する補正電圧Ｖｄ(ｉ＋１)を得る第２加算器と、
を備えた
ことを特徴とするＡＤ変換装置。
(付記６) 付記５に記載のＡＤ変換装置において、
前記逐次比較型ＡＤ変換回路の個数Ｎ＋３は、偶数であり、
奇数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第１変換部と偶数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第２変換部とが、前記ＡＤ変換装置が形成される半導体ダイにおいて交互に並ぶように配列された第１グループと、
奇数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第２変換部と偶数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第１変換部とが、前記半導体ダイにおいて交互に並ぶように配列された第２グループと、
を備え、
前記第１グループの末尾に配列される前記逐次比較型ＡＤ変換回路(Ｎ＋３)の前記第２変換部の前記第２加算器に、前記第２の容量に変化させられた前記第１変換部の可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍｘ(Ｎ＋３)と、前記第１グループの先頭に配列される前記逐次比較型ＡＤ変換回路(１)の前記第１変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧Ｖ(１)とを入力するように配線し、
前記第２グループの末尾に配列される前記逐次比較型ＡＤ変換回路(Ｎ＋３)の前記第１変換部の前記第１加算器に、前記第２の容量に変化させられた前記第１変換部の可変容量キャパシタの端子間に現れる電圧Ｖ(Ｎ＋３)と、前記第２グループの先頭に配列される前記逐次比較型ＡＤ変換回路(１)の前記第２変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧Ｖｘ(１)とを入力するように配線する
ことを特徴とするＡＤ変換装置。
(付記７) 付記５に記載のＡＤ変換装置において、
前記逐次比較型ＡＤ変換回路の個数Ｎ＋３は、奇数であり、
奇数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第１変換部と偶数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第２変換部とが、前記ＡＤ変換装置が形成される半導体ダイにおいて交互に並ぶように配列された第１グループと、
奇数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第２変換部と偶数番目の前記逐次比較型ＡＤ変換回路に含まれる前記第１変換部とが、前記半導体ダイにおいて交互に並ぶように配列された第２グループと、
を備え、
前記第１グループの末尾に配列される前記逐次比較型ＡＤ変換回路(Ｎ＋３)の前記第１変換部の前記第１加算器に、前記第２の容量に変化させられた前記第１変換部の可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍ(Ｎ＋３)と、前記第２グループの先頭に配列される前記逐次比較型ＡＤ変換回路(１)の前記第２変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧Ｖｘ(１)とを入力するように配線し、
前記第２グループの末尾に配列される前記逐次比較型ＡＤ変換回路(Ｎ＋３)の前記第２変換部の前記第２加算器に、前記第２の容量に変化させられた前記第２変換部の可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍｘ(Ｎ＋３)と、前記第１グループの先頭に配列される前記逐次比較型ＡＤ変換回路(１)の前記第１変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧Ｖ(１)とを入力するように配線する
ことを特徴とするＡＤ変換装置。
【符号の説明】
【０１０２】
１０１ デジタルイコライザ
１０２ ＣＤＲ
１１０ 逐次比較型ＡＤ変換回路(ＳＡＲ−ＡＤＣ)
１１１ 電圧補正回路
１１２ 逐次比較部
１１３ 差分生成部
１１４ 第１変換部
１１５ 第２変換部
１１６ 逐次比較レジスタ(ＳＡＲ)
１１７ デジタルアナログ変換器(ＤＡＣ)
１１８ 比較器
１１９ スイッチ回路
１２０ 制御回路
１２１ 容量制御部
１２２ ＳＡＲ制御部
１２３ 変換テーブル
１２５ セレクタ回路
Ｃｖ 可変容量キャパシタ
Ｃｃ サンプル保持キャパシタ
Ｃｓ 固定容量キャパシタ
ＳＷ１，ＳＷ２，ＳＷ３ スイッチ
【特許請求の範囲】
【請求項１】
Ｎビット分解能を有するＭ個(Ｍ≧Ｎ＋３)の逐次比較型ＡＤ変換回路(１)〜(Ｍ)と、
前記Ｍ個の逐次比較型ＡＤ変換回路を、それぞれの番号順のサンプリングタイミングＴ(ｉ)に対応付けて時分割動作させる制御回路と、
を備え、
前記各逐次比較型ＡＤ変換回路(ｉ)は、
入力アナログ信号のサンプリングタイミングＴ(ｉ)でのサンプリング電圧Ｖｓ(ｉ)に相当する電荷Ｑ(ｉ)を保持するｍ−１個の可変容量キャパシタＣｖ1〜Ｃｖｍ−１と、
前記各可変容量キャパシタＣｖ1〜Ｃｖｍ−１の容量の変更に応じて、サンプリングタイミングＴ(ｉ)〜Ｔ(ｉ＋ｍ−２)までに対応する逐次比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の、容量が変更された前記可変容量キャパシタＣｖ1〜Ｃｖｍ−１の端子間に現れる係数乗算電圧Ｖｍ(ｉ)〜Ｖｍ(ｉ＋ｍ−２)と、サンプリングタイミングＴ(ｉ＋ｍ−１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋ｍ−１)のサンプリング電圧Ｖｓ(ｉ＋ｍ−１)とに基づいて、前記サンプリング電圧Ｖｓ(ｉ＋ｍ−１)に対応する補正電圧Ｖｄ(ｉ＋ｍ−１)を生成する電圧補正回路と、
前記補正電圧Ｖｄ(ｉ＋ｍ−１)と所定の参照電圧とを比較することにより、前記補正電圧Ｖｄ(ｉ＋ｍ−１)に対応するＮビットのデジタル出力を生成する逐次比較部と、
を備え、
前記各比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)に対して、前記各比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の前記可変容量キャパシタの容量を変化させる容量制御部を備えたことを特徴とするＡＤ変換装置。
【請求項２】
請求項１に記載のＡＤ変換装置において、
ｍ＝２であり、
前記各逐次比較型ＡＤ変換回路(ｉ)は、
入力アナログ信号のサンプリングタイミングＴ(ｉ)でのサンプリング電圧Ｖｓ(ｉ)に相当する電荷Ｑ(ｉ)を保持する可変容量キャパシタと、
前記可変容量キャパシタの容量の変更に応じて、容量が変更された前記可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍ(ｉ)と、サンプリングタイミングＴ(ｉ＋１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋１)のサンプリング電圧Ｖｓ(ｉ＋１)とから、前記サンプリング電圧Ｖｓ(ｉ＋１)に対応する補正電圧Ｖｄ(ｉ＋１)を生成する電圧補正回路と、
前記補正電圧Ｖｄ(ｉ＋１)と所定の参照電圧とを比較することにより、前記補正電圧Ｖｄ(ｉ＋１)に対応するＮビットのデジタル出力を生成する逐次比較部と、
を備え、
前記制御回路は、
前記各逐次比較型ＡＤ変換回路(ｉ)に対して、前記サンプリングタイミングＴ(ｉ＋１)において、当該逐次比較型ＡＤ変換回路(ｉ)の可変容量キャパシタの容量を第１の容量から第２の容量に変化させる容量制御部と、
を備えた
ことを特徴とするＡＤ変換装置。
【請求項３】
請求項２に記載のＡＤ変換装置において、
前記各逐次比較型ＡＤ変換回路(ｉ)の電圧補正回路は、
前記サンプリング電圧Ｖｓ(ｉ)に相当する電荷を保持し、一つ前のサンプリングタイミングＴ(ｉ−１)に対応する前記各逐次比較型ＡＤ変換回路(ｉ−１)の前記電圧補正回路の処理に供する別のサンプル保持キャパシタと、
一つ後のサンプリングタイミングＴ(ｉ+１)に対応する前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持された電荷に対応する電圧Ｖ(ｉ＋１)から、前記係数乗算電圧Ｖｍ(ｉ)を減算することにより、前記補正電圧Ｖｄ(ｉ＋１)を生成する差分生成部と、
を備えた
ことを特徴とするＡＤ変換装置。
【請求項４】
請求項２に記載のＡＤ変換装置において、
前記可変容量キャパシタは、
並列接続された複数のキャパシタ素子と、
前記複数のキャパシタ素子の数と同じビット数を持つ制御コードの各ビット値に応じて、対応する前記キャパシタを前記可変容量キャパシタの容量として寄与させるように接続するスイッチ回路と、
を有し、
前記容量制御部は、前記可変容量キャパシタの容量が所望の容量となるように、前記スイッチ回路による接続を制御する前記制御コードを生成するコード生成部を備える
ことを特徴とするＡＤ変換装置。
【請求項５】
請求項３に記載のＡＤ変換装置において、
前記入力アナログ信号は、互いに符号が逆である第１入力信号と第２入力信号とを含む差動信号であり、
前記各逐次比較型ＡＤ変換回路(ｉ)は、
前記第１入力信号が入力される第１変換部と、
前記第２入力信号が入力される第２変換部と、
を備え、
前記第１変換部および前記第２変換部は、それぞれ、前記可変容量キャパシタと前記電圧補正回路とを備え、
前記各逐次比較型ＡＤ変換回路(ｉ)の前記第１変換部に備えられた前記電圧補正回路は、
前記第１変換部に備えられた前記可変容量キャパシタの容量が前記第２の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍ(ｉ)と、一つ後のサンプリングタイミングＴ(ｉ＋１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋１)の前記第２変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Ｖｓｘ(ｉ＋１)と、を加算して、前記サンプリングタイミングＴ(ｉ＋１)に対応する補正電圧Ｖｄｘ(ｉ＋１)を得る第１加算器と、
を備え、
前記各逐次比較型ＡＤ変換回路(ｉ)の前記第２変換部に備えられた前記電圧補正回路は、
前記第１変換部に備えられた前記可変容量キャパシタの容量が前記第２の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍｘ(ｉ)と、前記サンプリングタイミングＴ(ｉ＋１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋１)の前記第１変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Ｖｓ(ｉ＋１)と、を加算して、前記サンプリングタイミングＴ(ｉ＋１)に対応する補正電圧Ｖｄ(ｉ＋１)を得る第２加算器と、
を備えた
ことを特徴とするＡＤ変換装置。
【請求項１】
Ｎビット分解能を有するＭ個(Ｍ≧Ｎ＋３)の逐次比較型ＡＤ変換回路(１)〜(Ｍ)と、
前記Ｍ個の逐次比較型ＡＤ変換回路を、それぞれの番号順のサンプリングタイミングＴ(ｉ)に対応付けて時分割動作させる制御回路と、
を備え、
前記各逐次比較型ＡＤ変換回路(ｉ)は、
入力アナログ信号のサンプリングタイミングＴ(ｉ)でのサンプリング電圧Ｖｓ(ｉ)に相当する電荷Ｑ(ｉ)を保持するｍ−１個の可変容量キャパシタＣｖ1〜Ｃｖｍ−１と、
前記各可変容量キャパシタＣｖ1〜Ｃｖｍ−１の容量の変更に応じて、サンプリングタイミングＴ(ｉ)〜Ｔ(ｉ＋ｍ−２)までに対応する逐次比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の、容量が変更された前記可変容量キャパシタＣｖ1〜Ｃｖｍ−１の端子間に現れる係数乗算電圧Ｖｍ(ｉ)〜Ｖｍ(ｉ＋ｍ−２)と、サンプリングタイミングＴ(ｉ＋ｍ−１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋ｍ−１)のサンプリング電圧Ｖｓ(ｉ＋ｍ−１)とに基づいて、前記サンプリング電圧Ｖｓ(ｉ＋ｍ−１)に対応する補正電圧Ｖｄ(ｉ＋ｍ−１)を生成する電圧補正回路と、
前記補正電圧Ｖｄ(ｉ＋ｍ−１)と所定の参照電圧とを比較することにより、前記補正電圧Ｖｄ(ｉ＋ｍ−１)に対応するＮビットのデジタル出力を生成する逐次比較部と、
を備え、
前記各比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)に対して、前記各比較型ＡＤ変換回路(ｉ)〜(ｉ＋ｍ−２)内の前記可変容量キャパシタの容量を変化させる容量制御部を備えたことを特徴とするＡＤ変換装置。
【請求項２】
請求項１に記載のＡＤ変換装置において、
ｍ＝２であり、
前記各逐次比較型ＡＤ変換回路(ｉ)は、
入力アナログ信号のサンプリングタイミングＴ(ｉ)でのサンプリング電圧Ｖｓ(ｉ)に相当する電荷Ｑ(ｉ)を保持する可変容量キャパシタと、
前記可変容量キャパシタの容量の変更に応じて、容量が変更された前記可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍ(ｉ)と、サンプリングタイミングＴ(ｉ＋１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋１)のサンプリング電圧Ｖｓ(ｉ＋１)とから、前記サンプリング電圧Ｖｓ(ｉ＋１)に対応する補正電圧Ｖｄ(ｉ＋１)を生成する電圧補正回路と、
前記補正電圧Ｖｄ(ｉ＋１)と所定の参照電圧とを比較することにより、前記補正電圧Ｖｄ(ｉ＋１)に対応するＮビットのデジタル出力を生成する逐次比較部と、
を備え、
前記制御回路は、
前記各逐次比較型ＡＤ変換回路(ｉ)に対して、前記サンプリングタイミングＴ(ｉ＋１)において、当該逐次比較型ＡＤ変換回路(ｉ)の可変容量キャパシタの容量を第１の容量から第２の容量に変化させる容量制御部と、
を備えた
ことを特徴とするＡＤ変換装置。
【請求項３】
請求項２に記載のＡＤ変換装置において、
前記各逐次比較型ＡＤ変換回路(ｉ)の電圧補正回路は、
前記サンプリング電圧Ｖｓ(ｉ)に相当する電荷を保持し、一つ前のサンプリングタイミングＴ(ｉ−１)に対応する前記各逐次比較型ＡＤ変換回路(ｉ−１)の前記電圧補正回路の処理に供する別のサンプル保持キャパシタと、
一つ後のサンプリングタイミングＴ(ｉ+１)に対応する前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持された電荷に対応する電圧Ｖ(ｉ＋１)から、前記係数乗算電圧Ｖｍ(ｉ)を減算することにより、前記補正電圧Ｖｄ(ｉ＋１)を生成する差分生成部と、
を備えた
ことを特徴とするＡＤ変換装置。
【請求項４】
請求項２に記載のＡＤ変換装置において、
前記可変容量キャパシタは、
並列接続された複数のキャパシタ素子と、
前記複数のキャパシタ素子の数と同じビット数を持つ制御コードの各ビット値に応じて、対応する前記キャパシタを前記可変容量キャパシタの容量として寄与させるように接続するスイッチ回路と、
を有し、
前記容量制御部は、前記可変容量キャパシタの容量が所望の容量となるように、前記スイッチ回路による接続を制御する前記制御コードを生成するコード生成部を備える
ことを特徴とするＡＤ変換装置。
【請求項５】
請求項３に記載のＡＤ変換装置において、
前記入力アナログ信号は、互いに符号が逆である第１入力信号と第２入力信号とを含む差動信号であり、
前記各逐次比較型ＡＤ変換回路(ｉ)は、
前記第１入力信号が入力される第１変換部と、
前記第２入力信号が入力される第２変換部と、
を備え、
前記第１変換部および前記第２変換部は、それぞれ、前記可変容量キャパシタと前記電圧補正回路とを備え、
前記各逐次比較型ＡＤ変換回路(ｉ)の前記第１変換部に備えられた前記電圧補正回路は、
前記第１変換部に備えられた前記可変容量キャパシタの容量が前記第２の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍ(ｉ)と、一つ後のサンプリングタイミングＴ(ｉ＋１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋１)の前記第２変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Ｖｓｘ(ｉ＋１)と、を加算して、前記サンプリングタイミングＴ(ｉ＋１)に対応する補正電圧Ｖｄｘ(ｉ＋１)を得る第１加算器と、
を備え、
前記各逐次比較型ＡＤ変換回路(ｉ)の前記第２変換部に備えられた前記電圧補正回路は、
前記第１変換部に備えられた前記可変容量キャパシタの容量が前記第２の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Ｖｍｘ(ｉ)と、前記サンプリングタイミングＴ(ｉ＋１)に対応する前記逐次比較型ＡＤ変換回路(ｉ＋１)の前記第１変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Ｖｓ(ｉ＋１)と、を加算して、前記サンプリングタイミングＴ(ｉ＋１)に対応する補正電圧Ｖｄ(ｉ＋１)を得る第２加算器と、
を備えた
ことを特徴とするＡＤ変換装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−３４０９４（Ｐ２０１２−３４０９４Ａ）
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１０−１７０５５９（Ｐ２０１０−１７０５５９）
【出願日】平成２２年７月２９日（２０１０．７．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２２年７月２９日（２０１０．７．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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