ＣＰＵポート設定方法
【課題】ＩＤコードをより確実に切り替えるＣＰＵポート設定方法を提供する。
【解決手段】
ＣＰＵポート設定方法は、２つのＩＤコードを４つのビット値の組で各々冗長に表現し、該組の各々は４つのビットで相互に値が異なり、ＣＰＵ２の入力ポートの一部分をＩＤポート１０(a、b、c、d)として割り当て、２つのＩＤコードのうち１つに対応するビット値の組をＣＰＵ２に読み取り可能に設定し、ＩＤポート１０を介してビット値の組を読み込み、読み込んだビット値の組が２つのＩＤコードのいずれのビット値の組に一致するかを判定し、一致した場合、当該ＩＤコードを採用し、読み込まれたビット値の組が２つのＩＤコードのいずれかのビット値の組から１ビットで値が異なっている場合、読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードを採用する、各工程を備える。
【解決手段】
ＣＰＵポート設定方法は、２つのＩＤコードを４つのビット値の組で各々冗長に表現し、該組の各々は４つのビットで相互に値が異なり、ＣＰＵ２の入力ポートの一部分をＩＤポート１０(a、b、c、d)として割り当て、２つのＩＤコードのうち１つに対応するビット値の組をＣＰＵ２に読み取り可能に設定し、ＩＤポート１０を介してビット値の組を読み込み、読み込んだビット値の組が２つのＩＤコードのいずれのビット値の組に一致するかを判定し、一致した場合、当該ＩＤコードを採用し、読み込まれたビット値の組が２つのＩＤコードのいずれかのビット値の組から１ビットで値が異なっている場合、読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードを採用する、各工程を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＣＰＵポートを使って修正又はエラー判定可能なＩＤコードを設定することにより確実に電子制御装置（ＥＣＵ）の動作やデータを切り替えるためのＣＰＵポート設定方法に関する。
【背景技術】
【０００２】
１つのＲＯＭでＥＣＵの動作や内部データを切り替えるための方法としてＥＥＰＲＯＭなどに記憶された情報により仕様を切り替える方法が一般的である。例えば図１０（ａ）に示されるように、ＥＣＵ１は、ＣＰＵ２を有し、ＣＰＵ２は、２つのプログラム又はデータ１、２を格納したＲＯＭ３を内蔵している。ＣＰＵ２には、ＩＤコードを格納するＥＥＰＲＯＭ４が外付けで接続されている。なお、ＥＥＰＲＯＭ４は、図１０（ｂ）に示されるように、ＣＰＵ２に内蔵される態様も存在している。ＥＥＰＲＯＭ４内のＩＤコードは、例えば工場出荷段階で記憶させられる。ＥＣＵ１が作動するときには、ＣＰＵ２は、ＥＥＰＲＯＭ４内のＩＤコードを読み込み、このＩＤコードに応じてＲＯＭ３内のプログラム／データ１及びプログラム／データ２のいずれかを読み込む。ＣＰＵ２は、読み込んだいずれかのプログラム／データに応じた所定の動作を実行する。例えば選択されたプログラム又はデータに基づいた指令信号を出力ポート１４を介して所定のデバイスに送る。
【０００３】
以上のようにＥＥＰＲＯＭ４内のＩＤコードは、ＥＣＵの動作や内部データを切り替えるための重要なデータであるので、誤り訂正のため一般にチェックサム等で保護されている。しかし、誤り訂正技術により保護されていたとしてもＥＥＰＲＯＭ内のＩＤコードは、ＲＯＭデータほどの堅牢性はない。
【０００４】
一方、下記特許文献１に記載されたエアバッグシステムは、信号の誤りを検出、訂正する方法を開示している。当該エアバッグシステムによれば、正規の点火信号パターンに対して１ビット誤りの点火信号パターンをサイド用ＥＣＵ１の記憶手段に記憶し、この記憶手段の点火信号パターンとメインＥＣＵ１１からの点火信号とが一致したときスクイブを点火することにより、１ビットの誤りのパターンを判定するだけで簡単に信号処理ができる。
【０００５】
しかし、特許文献１には、ＩＤコードを記憶させる方法については開示されていない。
【特許文献１】ＷＯ０２／０１４１１９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事実に鑑みてなされたもので、ＥＣＵの動作や内部データなどを決定するためのＩＤコードをより確実に切り替えるためのＣＰＵ入力ポートの設定方法を提供することをその目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の第１の態様は、複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、前記複数のＩＤコードを複数のビット値からなる組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、表現工程と、前記ＣＰＵの入力ポートの少なくとも一部分をＩＤポートとして割り当てる、ＩＤポート割り当て工程と、前記ＩＤポートにおいて、前記表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、ＩＤポート設定工程と、 前記ＩＤポートを介してビット値の組を読み込む、読み込み工程と、前記ＩＤポートを介して読み込んだビット値の組が、前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、判定工程と、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードを前記ＣＰＵに設定されたＩＤコードとして採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードを前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、を備えて構成したものである。
【０００８】
本発明の第１の態様によれば、ＥＥＰＲＯＭを別個に設けてＩＤコードを記憶させること無しにＣＰＵの入力ポートにＩＤポートを割り当ててＩＤコードを設定することを可能にした。更に、読み込まれたビット値の組が、複数のＩＤコードが相互に異なるところのビットの数である第１の数よりも小さい第２の数のビットで読み取りエラーが発生した場合でも、複数のＩＤコードのうちいずれか１つに訂正することを可能にした。従って、本発明は、コストの削減を達成すると共に、ＩＤコードの堅牢性を向上させることが可能となる。
【０００９】
好ましくは、前記ＩＤポート設定工程は、前記ＩＤポートの各ポートをプルアップ又はプルダウンすることにより実行される。
更に好ましくは、前記ＩＤ決定工程は、読み込まれたビット値の組が前記複数のＩＤコードのいずれのビット値の組からも前記第２の数より多いビットで値が異なっている場合、いずれのＩＤコードも却下する。
【００１０】
本発明の上記態様では、（ＩＤポートの全数−第１の数）個を超えるポートでエラーが発生した場合、実際とは異なるＩＤコードに誤判定する可能性がある。
このような誤判定の可能性を可能な限り排除するため、本発明の第２の態様は、複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第１の表現工程と、前記第１の表現工程で表現されたビット値の組を反転することにより得られるビット値の組で前記複数のＩＤコードを冗長に表現する、第２の表現工程と、前記ＣＰＵの入力ポートの一部分をマスターＩＤポートとして割り当てる、マスターＩＤポート割り当て工程と、前記マスターＩＤポートとは別に前記ＣＰＵの入力ポートの一部分をスレーブＩＤポートとして割り当てる、スレーブＩＤポート割り当て工程と、前記マスターＩＤポートにおいて、前記第１の表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、マスターＩＤポート設定工程と、前記スレーブＩＤポートにおいて、前記第２の表現工程により表現された前記１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、スレーブＩＤポート設定工程と、前記マスターＩＤポートを介してビット値の組を読み込む、第１の読み込み工程と、前記マスターＩＤポートを介して読み込んだビット値の組が、前記第１の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第１の判定工程と、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをマスターＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、前記第２の数のビットで値が異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをマスターＩＤ候補として採用する、マスターＩＤ候補決定工程と、前記スレーブＩＤポートを介してビット値の組を読み込む、第２の読み込み工程と、 前記スレーブＩＤポートを介して読み込んだビット値の組が、前記第２の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第２の判定工程と、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをスレーブＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、前記第２の数のビットで値が異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをスレーブＩＤ候補として採用する、スレーブＩＤ候補決定工程と、前記スレーブＩＤ候補のビット値の組を反転し、該反転したビット値の組と前記マスターＩＤ候補のビット値の組とが一致した場合、該マスターＩＤ候補を前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、を備えて構成したものである。
【００１１】
本発明の第２の態様によれば、第１の態様と同様なマスターＩＤポートを設けるだけではなく、ビット表現を反転させたスレーブＩＤポートを設け、マスターＩＤポートとスレーブＩＤポートの両方のビット読み取り値の結果に基づいて、ＩＤコードを決定するので、（ＩＤポートの全数−第１の数）個を超えるポートでエラーが発生した場合でも、ＩＤコードの誤判定を防止することができる。更にスレーブＩＤを反転表現したので、隣接する複数のポートがショートや断線等で同一のビット値へと誤る場合にも、誤りを適切に検出することを可能にしている。
【００１２】
好ましくは、前記マスターＩＤポート設定工程及び前記スレーブＩＤポート設定工程は、各々前記マスターＩＤポート及び前記スレーブＩＤポートの各ポートをプルアップ又はプルダウンすることにより実行される。
【００１３】
好ましくは、前記マスターＩＤ候補決定工程及び前記スレーブＩＤ候補決定工程は、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組からも前記第２の数より多いビットで値が異なっている場合、いずれのＩＤコードも却下する。この場合において、前記ＩＤコード決定工程は、前記マスターＩＤ候補決定工程又は前記スレーブＩＤ候補決定工程でＩＤコードが却下されたとき、いずれのＩＤコードも採用しない。更に、前記ＩＤコード決定工程は、前記スレーブＩＤ候補の反転したビット値の組と前記マスターＩＤ候補のビット値の組とが一致しなかった場合、いずれのＩＤコードも採用しない。
【００１４】
第１及び第２の態様において、前記第２の数は１であるのが好ましい。即ち、ＩＤコードから１ビット誤りまでの範囲を当該ＩＤコードと判定する。この場合において、例えば、前記ＩＤコードは２つ用意され、前記ビット値の組は４ビットであり、前記第１の数は４としてもよい。
【００１５】
上記第２の態様では、スレーブＩＤのビット値を反転して表現したが、スレーブＩＤを反転させない第３の態様も可能である。第３の態様によれば、第１の態様に比べて誤判定を少なくすることができる。
【００１６】
本発明の第３の態様は、複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第１の表現工程と、前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第２の表現工程と、前記ＣＰＵの入力ポートの一部分をマスターＩＤポートとして割り当てる、マスターＩＤポート割り当て工程と、前記マスターＩＤポートとは別に前記ＣＰＵの入力ポートの一部分をスレーブＩＤポートとして割り当てる、スレーブＩＤポート割り当て工程と、前記マスターＩＤポートにおいて、前記第１の表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、マスターＩＤポート設定工程と、前記スレーブＩＤポートにおいて、前記第２の表現工程により表現された前記１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、スレーブＩＤポート設定工程と、前記マスターＩＤポートを介してビット値の組を読み込む、第１の読み込み工程と、前記マスターＩＤポートを介して読み込んだビット値の組が、前記第１の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第１の判定工程と、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをマスターＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをマスターＩＤ候補として採用する、マスターＩＤ候補決定工程と、前記スレーブＩＤポートを介してビット値の組を読み込む、第２の読み込み工程と、前記スレーブＩＤポートを介して読み込んだビット値の組が、前記第２の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第２の判定工程と、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをスレーブＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをスレーブＩＤ候補として採用する、スレーブＩＤ候補決定工程と、前記スレーブＩＤ候補のビット値の組と前記マスターＩＤ候補のビット値の組とが一致した場合、該マスターＩＤ候補を前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、を備えて構成したものである。
【００１７】
マスターＩＤポートとスレーブＩＤポートとを用いる本発明の態様において、第２、第３以外の次の第４の態様も可能である。
本発明の第４の態様は、複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第１の表現工程と、前記第１の表現工程で表現されたビット値の組を反転することにより得られるビット値の組で前記複数のＩＤコードを冗長に表現する、第２の表現工程と、前記ＣＰＵの入力ポートの一部分をマスターＩＤポートとして割り当てる、マスターＩＤポート割り当て工程と、前記マスターＩＤポートとは別に前記ＣＰＵの入力ポートの一部分をスレーブＩＤポートとして割り当てる、スレーブＩＤポート割り当て工程と、前記マスターＩＤポートにおいて、前記第１の表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、マスターＩＤポート設定工程と、前記スレーブＩＤポートにおいて、前記第２の表現工程により表現された前記１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、スレーブＩＤポート設定工程と、前記マスターＩＤポートを介してビット値の組を読み、マスターＩＤ候補を決定する、第１の読み込み工程と、 前記スレーブＩＤポートを介してビット値の組を読み込み、マスターＩＤ候補を決定する、第２の読み込み工程と、前記スレーブＩＤ候補のビット値の組を反転し、該反転したビット値の組と前記マスターＩＤ候補のビット値の組とが一致した場合、該マスターＩＤ候補を前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、を備えて構成したものである。
【実施例】
【００１８】
以下、図面を参照して本発明の実施例を説明する。
（第１の実施例）
図１には、本発明の第１の実施例に係るＣＰＵポート設定方法が適用されるＥＣＵの内部構成が示されている。なお、図１０と同様の構成要件については同じ符合が附されている。図１に示されるように、ＥＣＵ１は、ＣＰＵ２を有し、ＣＰＵ２は、２つのプログラム又はデータ１、２を格納したＲＯＭ３を内蔵している。ＥＣＵ１が作動するときには、ＣＰＵ２は、ＲＯＭ３内に格納されたプログラム／データ１及びプログラム／データ２のいずれかを読み込む。ＣＰＵ２は、読み込んだいずれかのプログラム／データに応じた所定の動作を実行する。例えば選択されたプログラム又はデータに基づいた指令信号を出力ポート１４を介して所定のデバイスに送る。
【００１９】
本発明の第１の実施例では、従来技術のようにＩＤコードを記憶したＥＥＰＲＯＭ４を設ける代わりに、ＣＰＵ２がＩＤコードを表すためのマスターＩＤポート１０を備えている。マスターＩＤポート１０は、４つのポートａ、ｂ、ｃ、ｄから構成されている。これらのポートは、好ましくはプリント抵抗を使用して、製造ラインで各々プルアップ又はプルダウンされている。プルアップされているポートは、高電圧側に接続されて“Ｈｉ”状態を表し、プルダウンされているポートは、低電圧（グラウンド）側に接続されて“Ｌｏ”状態を表している。このように各ポートは２ビット表現が可能であり、４つのポートのＨｉ又はＬｏのビット値の組でＩＤコードが確定される。
【００２０】
本実施例では、ＩＤコードは、ＲＯＭ３内に格納されたプログラム／データ１及びプログラム／データ２を選択可能にするため、２つの状態に分類される。図２にはその分類方法の一例が示されており、マスターＩＤポート１０のポートａ、ｂ、ｃ、ｄで可能となる全ての状態の組み合わせと、ポート状態を分類するためのＩＤコードとの対応関係が示されている。ＣＰＵ２は、内部メモリに図２のようなテーブルを記憶しており、各ポート状態に応じた符号化が可能となっている。
【００２１】
図２においてポート状態（a,b,c,d）＝（Lo,Hi,Lo,Hi）は、「１−０」と符号化される。このポート状態のＩＤコードのうち「１」は、プログラム／データ１を選択するように分類されたことを意味し、「０」は全ポートのビットが（Lo,Hi,Lo,Hi）の通りでエラーが無いことを示す。エラー無しのＩＤコード「１−０」からｄ、ｃ、ｂ、ａポートのいずれか１つのビット値が異なるポート状態、即ちエラーが１つであるポート状態は、各々「１−１」、「１−２」、「１−３」及び「１−４」と符号化される。
【００２２】
これに対して「１−０」のポート状態の全ポートのビット値を反転した（a,b,c,d）＝（Hi, Lo, Hi, Lo）は、ポート状態が「２−０」と符号化される。即ち、「１−０」のポート状態と「２−０」のポート状態とは、４ビット異なっている。このポート状態のうち「２」は、プログラム／データ２を選択するように分類されたことを意味し、「０」は同様に全ポートのビットが（Hi, Lo, Hi, Lo）の通りでエラーが無いことを示す。エラー無しのＩＤコード「２−０」からｄ、ｃ、ｂ、ａポートのいずれか１つが異なるポート状態、即ちエラーが１つで１ビット異なるポート状態は、各々「２−１」、「２−２」、「２−３」及び「２−４」と符号化される。
【００２３】
「１−０」又は「２−０」のポート状態から２つのポートでエラーがあって２ビット異なる状態、例えば（a,b,c,d）＝（Lo,Lo,Lo,Lo）、．．．（Hi, Hi, Hi, Hi）は、「ＮＧ」と符号化される。
【００２４】
次に、本発明の第１の実施例に係るＥＣＵ１の動作の流れを図３を用いて説明する。
図３に示されるように、ＣＰＵ２は、ポートａ、ｂ、ｃ及びｄの状態を読み込み（ステップ１００）、読み込んだポート状態が、図２の「１−０」、「１−１」、「１−２」、「１−３」及び「１−４」のいずれであるかを判定する（ステップ１０２）。ポート状態が「１−０」、「１−１」、「１−２」、「１−３」及び「１−４」のいずれであった場合（ステップ１０２肯定判定）、マスターＩＤは「１−０」（Lo,Hi,Lo,Hi）と分類される（ステップ１０４）。
【００２５】
これに対して、ポート状態が「１−０」、「１−１」、「１−２」、「１−３」及び「１−４」のいずれでもない場合（ステップ１０２否定判定）、ポート状態が、図２の「２−０」、「２−１」、「２−２」、「２−３」及び「２−４」のいずれであるかを判定する（ステップ１０６）。ポート状態が、「２−０」、「２−１」、「２−２」、「２−３」及び「２−４」のいずれかであった場合（ステップ１０６肯定判定）、マスターＩＤは「２−０」（Hi, Lo, Hi, Lo）と分類される（ステップ１０８）。
【００２６】
ステップ１０４及びステップ１０８のいずれかでマスターＩＤが決定されると、当該マスターＩＤを援用し（ステップ１１０）、当該マスターＩＤに依存する処理を実行する（ステップ１１２）。例えばマスターＩＤ「１−０」が援用された場合、ＲＯＭ３内のプログラム／データ１を読み込み、マスターＩＤ「２−０」が援用された場合、ＲＯＭ３内のプログラム／データ２を読み込む。ＣＰＵ２は、読み込んだいずれかのプログラム／データ１又は２に応じた所定の動作を実行する。例えば選択されたプログラム／データに基づいた指令信号を出力ポート１４を介して所定のデバイスに送る。
【００２７】
一方、ステップ１０６において、ポート状態が、「２−０」、「２−１」、「２−２」、「２−３」及び「２−４」のいずれでもないと判定された場合、当該ポート状態は、「１−０」及び「２−０」のポート状態から２つのポートでエラーがあり、図２において「ＮＧ」と符号化された状態に相当する。そこで、ＣＰＵ２はＩＤ読み込みを実行せず（ステップ１１４）、エラー処理等を実行する（ステップ１１６）。例えばエラー信号等を送出することにより、当該ＥＣＵ１を出荷しないための警告を行う。警告を受けたオペレータは、当該ＥＣＵ１をＩＤポートを設定するための工程に再度戻すことが可能となる。
【００２８】
以上のように第１の実施例によれば、ポートの一つにエラーがあったとしても正しいＩＤに訂正することが可能であり、いずれのＩＤであるか不明となる２つのエラーを有するＩＤコードを却下することが可能となる。
【００２９】
また、別個のＥＥＰＲＯＭを用いるのではなく、ＣＰＵ２それ自体のポートを設定するため、ＩＤの保護に関して、ＲＯＭデータと同様の堅牢性を有する。更に、ＥＥＰＲＯＭを必要としないためコスト面でも有利となる。
（第２の実施例）
第１の実施例では、可能性は非常に小さいがポートのうち３つ又は４つにエラーがあった場合、正反対のＩＤであると誤判定する可能性が残されている。例えば本来「２−０」のポート状態（Hi,Lo,Hi,Lo）のうち３つのポートｂ、ｃ、ｄでエラーが発生してビット値が反転した場合、（Hi,Hi,Lo,Hi）となるためポート状態「１−４」と判定され、よってＩＤ「１−０」と誤判定される。
【００３０】
第２の実施例では、このような誤判定の可能性を可能な限り排除した、より確実なＩＤ設定方法を提供するものである。
図４には、本発明の第２の実施例に係るＣＰＵポート設定方法が適用されるＥＣＵの内部構成が示されている。なお、図１と同様の構成要件については同じ符合を附して詳細な説明を省略する。
【００３１】
図４に示されるように、ＥＣＵ１は、図１に示されるＣＰＵ２は、マスターＩＤポート１０の他に、４つのポートｅ、ｆ、ｇ、ｈからなるスレーブＩＤポート１１を有する。これらのポートは、マスターＩＤポート１０と同様に、好ましくはプリント抵抗を使用して、製造ラインで各々プルアップ又はプルダウンされている。スレーブＩＤポート１１によりスレーブＩＤが表されるが、スレーブＩＤにより指定されるプログラム／データの種類は、マスターＩＤにより指定されるプログラム／データの種類と同一となるようにスレーブＩＤポート１１の設定が行われる。
【００３２】
第２の実施例におけるマスターＩＤポート１０のポート状態の各々とＩＤコードとの対応関係を図５に示し、スレーブＩＤポート１１のポート状態の各々とＩＤコードとの対応関係を図６に示す。
【００３３】
図５に示すように、第２の実施例では、マスターＩＤポート１０のポート状態（a,b,c,d）＝（Lo,Lo,Lo,Lo）が、「１−０」と符号化される。このポート状態のコードのうち「１」は、プログラム／データ１を選択するように分類されたことを意味し、「０」は全ポートのビットが（Lo,Lo,Lo,Lo）の通りでエラーが無いことを示す。エラー無しのＩＤコード「１−０」からｄ、ｃ、ｂ、ａポートのいずれか１つのビット値が異なるポート状態、即ちエラーが１つであるポート状態は、各々「１−１」、「１−２」、「１−３」及び「１−４」と符号化される。
【００３４】
これに対して「１−０」の全ポートのビット値を反転したポート状態（a,b,c,d）＝（Hi, Hi, Hi, Hi）は、「２−０」と符号化され、「１−０」のポート状態とは４ビット異なっている。このポート状態のうち「２」は、プログラム／データ２を選択するように分類されたことを意味し、「０」は同様に全ポートのビットが（Hi, Hi, Hi, Hi）の通りでエラーが無いことを示す。エラー無しのＩＤコード「２−０」からｄ、ｃ、ｂ、ａポートのいずれか１つのビット値が異なるポート状態、即ちエラーが１つであるポート状態は、各々「２−１」、「２−２」、「２−３」及び「２−４」と符号化される。
【００３５】
「１−０」又は「２−０」のポート状態から２つのポートでエラーがあって２ビット異なる状態、例えば（a,b,c,d）＝（Lo,Lo,Hi,Hi）、．．．（Hi, Hi, Lo, Lo）は、「ＮＧ」と符号化される。
【００３６】
スレーブＩＤポート１１では、図６に示すように、マスターＩＤポート１０のポート状態（e,f,g,h）＝（Hi, Hi, Hi, Hi）が、「３−０」と符号化される。このポート状態のコードのうち「３」は、プログラム／データ１を選択するように分類されたことを意味し、「０」は全ポートのビットが（Hi, Hi, Hi, Hi）の通りでエラーが無いことを示す。エラー無しのＩＤコード「３−０」からｈ、ｇ、ｆ、ｅポートのいずれか１つのビット値が異なるポート状態、即ちエラーが１つであるポート状態は、各々「３−１」、「３−２」、「３−３」及び「３−４」と符号化される。
【００３７】
これに対して「３−０」の全ポートの値を反転したポート状態（e,f,g,h）＝（Lo,Lo,Lo,Lo）は、「４−０」と符号化される。このポート状態のうち「４」は、プログラム／データ２を選択するように分類されたことを意味し、「０」は同様に全ポートのビットが（Lo,Lo,Lo,Lo）の通りでエラーが無いことを示す。エラー無しのＩＤコード「２−０」からｈ、ｇ、ｆ、ｅポートのいずれか１つのビット値が異なるポート状態、即ちエラーが１つであるポート状態は、各々「４−１」、「４−２」、「４−３」及び「４−４」と符号化される。
【００３８】
「３−０」又は「４−０」のポート状態から２つのポートでエラーがあって２ビット異なる状態、例えば（e,f,g,h）＝（Hi,Lo,Hi,Lo）、．．．（Hi, Hi, Lo, Lo）は、「ＮＧ」と符号化される。
【００３９】
図５と図６とを比較すると、図６のスレーブＩＤポート１１の各ポート状態は、図５のマスターＩＤポート１０の各ポート状態を反転した値となっていることが理解されよう。
次に、本発明の第２の実施例に係るＥＣＵ１の動作の流れを図７を用いて説明する。
【００４０】
図７に示されるように、ＣＰＵ２は、ポートａ、ｂ、ｃ及びｄの状態を読み込み（ステップ２００）、読み込んだポート状態が、図５の「１−０」、「１−１」、「１−２」、「１−３」及び「１−４」のいずれであるかを判定する（ステップ２０２）。ポート状態が「１−０」、「１−１」、「１−２」、「１−３」及び「１−４」のいずれであった場合（ステップ２０２肯定判定）、マスターＩＤは「１−０」（Lo,Lo,Lo,Lo）と分類される（ステップ２０４）。
【００４１】
これに対して、ポート状態が「１−０」、「１−１」、「１−２」、「１−３」及び「１−４」のいずれでもない場合（ステップ２０２否定判定）、ポート状態が、図５の「２−０」、「２−１」、「２−２」、「２−３」及び「２−４」のいずれであるかを判定する（ステップ２０６）。ポート状態が、「２−０」、「２−１」、「２−２」、「２−３」及び「２−４」のいずれかであった場合（ステップ２０６肯定判定）、マスターＩＤは「２−０」（Hi, Lo, Hi, Lo）と分類される（ステップ２０８）。
【００４２】
マスターＩＤが「１−０」及び「２−０」のいずれに分類されようとも、ＣＰＵ２は、ポートｅ、ｆ、ｇ及びｈの状態を読み込み（ステップ２００）、読み込んだポート状態が、図６の「３−０」、「３−１」、「３−２」、「３−３」及び「３−４」のいずれであるかを判定する（ステップ２１２）。ポート状態が「３−０」、「３−１」、「３−２」、「３−３」及び「３−４」のいずれであった場合（ステップ２１２肯定判定）、スレーブＩＤは「３−０」（Hi, Hi, Hi, Hi）と分類される（ステップ２１４）。
【００４３】
これに対して、ポート状態が「３−０」、「３−１」、「３−２」、「３−３」及び「３−４」のいずれでもない場合（ステップ２１２否定判定）、ポート状態が、図６の「４−０」、「４−１」、「４−２」、「４−３」及び「４−４」のいずれであるかを判定する（ステップ２１６）。ポート状態が、「４−０」、「４−１」、「４−２」、「４−３」及び「４−４」のいずれかであった場合（ステップ２１６肯定判定）、スレーブＩＤは「４−０」（Lo, Lo, Lo, Lo）と分類される（ステップ２１８）。
【００４４】
マスターＩＤとスレーブＩＤとが決定されると、マスターＩＤと反転したスレーブＩＤとが一致するか否かが判定される（ステップ２２０）。例えばスレーブＩＤが「３−０」であるとき、反転したスレーブＩＤは（Lo,Lo,Lo,Lo）となり、マスターＩＤが「１−０」であるとき、一致すると判定する。
【００４５】
ステップ２２０でマスターＩＤと反転したスレーブＩＤとが一致していると判定された場合、決定されたマスターＩＤを援用し（ステップ２２２）、当該マスターＩＤに依存する処理を実行する（ステップ２２４）。
【００４６】
一方、ステップ２０６においてポート状態が「２−０」、「２−１」、「２−２」、「２−３」及び「２−４」のいずれでもないと判定されると共にステップ２１６でポート状態が「４−０」、「４−１」、「４−２」、「４−３」及び「４−４」のいずれでもないと判定された場合、当該ポート状態は、２つのポートでエラーがあり、図５、６において「ＮＧ」と符号化された状態に相当する。そこで、ＣＰＵ２はＩＤ読み込みを実行せず（ステップ２２６）、エラー処理等を実行する（ステップ２２８）。また、ステップ２２０でマスターＩＤと反転したスレーブＩＤとが一致していないと判定された場合でも、ＣＰＵ２はＩＤ読み込みを実行せず（ステップ２２６）、エラー処理等を実行する（ステップ２２８）。
【００４７】
マスターＩＤ「１−０」（（a,b,c,d）=（Lo,Lo,Lo,Lo））が選択された場合において、例えば３つのポートb,c,dで読み取りエラーが発生し、（a,b,c,d）=（Lo,Hi,Hi,Hi）となったとき、図５の表によれば、「２−４」と判定され、マスターＩＤが「２−０」と誤判定される。しかし、第２の実施例によれば、この場合スレーブＩＤポート１１でスレーブＩＤ「３−０」に相当するため、１ビット以内のエラーならば最終的にスレーブＩＤ（（e,f,g,h）=（Hi,Hi,Hi,Hi））と判定される確率が高い。従って、マスターＩＤとスレーブＩＤの反転とが一致せずに、マスターＩＤポートで３つ以上のポートで読み取りエラーが発生した場合においても誤判定を未然に却下することができる。
【００４８】
第２の実施例では、図６のビット表現のように、スレーブＩＤポートのビット値をマスターＩＤポートのビット値から反転した表現としたが、この意義について以下に説明する。
【００４９】
図８（ａ）に示されるように、マスターポート（４ポート）とスレーブポート（４ポート）がＣＰＵの一辺に並んでいるとする。一例として、マスターポートのビット値表現を（H,H,L,L）とすると、スレーブポートのビット値表現は、（L,L, H,H）となる。ここで両ポートを構成する８つのピンの全てが不具合により「Hi」にショートしてしまったとすると、図８（ｂ）のように全てのポートが「Hi」で認識されることになる。第２の実施例では、マスターＩＤと、反転したスレーブＩＤとを比較するため、図８（ｂ）の例では両者が一致することはあり得ず、故障を検出することができる。このように隣接して並ぶポートは、故障する場合には同じビット値となる確率が高いため、スレーブを反転し、異なる表現で比較した方が故障検出の上では有利となる。
【００５０】
しかし、たとえスレーブポートで反転ビット表現を用いなかったとしても、３つ以上のポートでのビット誤りを検出する能力は、第１の実施例に比べて向上することは確かである。従って、図６のスレーブポートのビット表現を図５と同じにし、ステップ２２０で、マスターＩＤと（反転しない）スレーブＩＤとを比較するように変更する方法も本発明の実施例として採用することができる。
【００５１】
また、第２の実施例の図７の処理において、ステップ２０２、２０４、２０６、２０８、２１２、２１４、２１６、２１８を省略する実施例も可能である。この場合、ステップ２００、２１０を最初に実行してポートａ〜ｄの状態及びポートｅ〜ｆの状態を読み込んだ後、読み込んだビット値の組をそのままマスターＩＤ、スレーブＩＤとし、ステップ２２００でマスターＩＤと反転したスレーブＩＤとを比較し、両者が一致した場合にのみマスターＩＤを採用するようにしてもよい。なお、本実施例においても、スレーブポートで反転ビット表現を用いない態様も採用することができる。
【００５２】
以上が本発明の実施例であるが、本発明は、上記例にのみ限定されるものではなく、請求の範囲により画定される範囲内において任意好適に変更可能である。例えば、上記実施例では、ＩＤコードが２つの場合を例にしたが、３つ以上のＩＤコードを識別する場合、即ち選択されるべきプログラム／データが３つ以上ある場合においても本発明を適用することができる。また、ＩＤコードの複数ビット値の組が各々４つのビットで異なる表現を採用したが、ＩＤコードの種類等に応じて異なるビット数に変更可能である。また、読み取ったビット値の組が１ビット異なる場合にＩＤコードに訂正するようにしたが、ＩＤコードが相互に異なっているビット数の半分より少ないビット数である限り、例えば２ビット、３ビット、．．．で異なる場合にＩＤコードを訂正するようにしてもよい。
【００５３】
また、上記実施例ではＲＯＭ３がＣＰＵ２に内蔵されている例を示したが、本発明で使用されるＣＰＵ２は、図１０に示されるように、マスターＩＤ及びスレーブＩＤを割り当てる入力ポートとは別の入力ポート１２にＲＯＭ３を外付けで接続する例も含まれる。
【００５４】
更に、本発明は、ＣＰＵにＩＤコードを教え、ＩＤコードに応じてプログラムやデータを変更する方法一般に適用することができる。
【図面の簡単な説明】
【００５５】
【図１】図１は、本発明の第１の実施例に係るＣＰＵポート設定方法が適用されたＣＰＵを備えるＥＣＵの内部構成の概略図である。
【図２】図２は、第１の実施例におけるＩＤポートの各状態とＩＤコードとの対応関係を示す表である。
【図３】図３は、第１の実施例に係るＣＰＵポート設定方法が適用されたＣＰＵを備えるＥＣＵの動作を示すフローチャートである。
【図４】図４は、本発明の第２の実施例に係るＣＰＵポート設定方法が適用されたＣＰＵを備えるＥＣＵの内部構成の概略図である。
【図５】図５は、第２の実施例におけるマスターＩＤポートの各状態とＩＤコードとの対応関係を示す表である。
【図６】図６は、第２の実施例におけるスレーブＩＤポートの各状態とＩＤコードとの対応関係を示す表である。
【図７】図７は、第２の実施例に係るＣＰＵポート設定方法が適用されたＣＰＵを備えるＥＣＵの動作を示すフローチャートである。
【図８】図８は、第２の実施例においてスレーブポートのビット値表現を反転する意義を説明するための図であり、（ａ）は故障無しのポート状態、（ｂ）はポートがショートした場合のポート状態を示す。
【図９】本発明の実施例で使用可能なＣＰＵの別の態様を示す図である。
【図１０】図１０は、従来技術に係るＩＤ設定方法が適用されたＣＰＵを備えるＥＣＵの内部構成の概略図である。
【符号の説明】
【００５６】
１ ＥＣＵ
２ ＣＰＵ
３ ＲＯＭ
１０ マスターＩＤポート
１１ スレーブＩＤポート
１２ 入力ポート
１４ 出力ポート
【技術分野】
【０００１】
本発明は、複数のＣＰＵポートを使って修正又はエラー判定可能なＩＤコードを設定することにより確実に電子制御装置（ＥＣＵ）の動作やデータを切り替えるためのＣＰＵポート設定方法に関する。
【背景技術】
【０００２】
１つのＲＯＭでＥＣＵの動作や内部データを切り替えるための方法としてＥＥＰＲＯＭなどに記憶された情報により仕様を切り替える方法が一般的である。例えば図１０（ａ）に示されるように、ＥＣＵ１は、ＣＰＵ２を有し、ＣＰＵ２は、２つのプログラム又はデータ１、２を格納したＲＯＭ３を内蔵している。ＣＰＵ２には、ＩＤコードを格納するＥＥＰＲＯＭ４が外付けで接続されている。なお、ＥＥＰＲＯＭ４は、図１０（ｂ）に示されるように、ＣＰＵ２に内蔵される態様も存在している。ＥＥＰＲＯＭ４内のＩＤコードは、例えば工場出荷段階で記憶させられる。ＥＣＵ１が作動するときには、ＣＰＵ２は、ＥＥＰＲＯＭ４内のＩＤコードを読み込み、このＩＤコードに応じてＲＯＭ３内のプログラム／データ１及びプログラム／データ２のいずれかを読み込む。ＣＰＵ２は、読み込んだいずれかのプログラム／データに応じた所定の動作を実行する。例えば選択されたプログラム又はデータに基づいた指令信号を出力ポート１４を介して所定のデバイスに送る。
【０００３】
以上のようにＥＥＰＲＯＭ４内のＩＤコードは、ＥＣＵの動作や内部データを切り替えるための重要なデータであるので、誤り訂正のため一般にチェックサム等で保護されている。しかし、誤り訂正技術により保護されていたとしてもＥＥＰＲＯＭ内のＩＤコードは、ＲＯＭデータほどの堅牢性はない。
【０００４】
一方、下記特許文献１に記載されたエアバッグシステムは、信号の誤りを検出、訂正する方法を開示している。当該エアバッグシステムによれば、正規の点火信号パターンに対して１ビット誤りの点火信号パターンをサイド用ＥＣＵ１の記憶手段に記憶し、この記憶手段の点火信号パターンとメインＥＣＵ１１からの点火信号とが一致したときスクイブを点火することにより、１ビットの誤りのパターンを判定するだけで簡単に信号処理ができる。
【０００５】
しかし、特許文献１には、ＩＤコードを記憶させる方法については開示されていない。
【特許文献１】ＷＯ０２／０１４１１９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事実に鑑みてなされたもので、ＥＣＵの動作や内部データなどを決定するためのＩＤコードをより確実に切り替えるためのＣＰＵ入力ポートの設定方法を提供することをその目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の第１の態様は、複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、前記複数のＩＤコードを複数のビット値からなる組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、表現工程と、前記ＣＰＵの入力ポートの少なくとも一部分をＩＤポートとして割り当てる、ＩＤポート割り当て工程と、前記ＩＤポートにおいて、前記表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、ＩＤポート設定工程と、 前記ＩＤポートを介してビット値の組を読み込む、読み込み工程と、前記ＩＤポートを介して読み込んだビット値の組が、前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、判定工程と、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードを前記ＣＰＵに設定されたＩＤコードとして採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードを前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、を備えて構成したものである。
【０００８】
本発明の第１の態様によれば、ＥＥＰＲＯＭを別個に設けてＩＤコードを記憶させること無しにＣＰＵの入力ポートにＩＤポートを割り当ててＩＤコードを設定することを可能にした。更に、読み込まれたビット値の組が、複数のＩＤコードが相互に異なるところのビットの数である第１の数よりも小さい第２の数のビットで読み取りエラーが発生した場合でも、複数のＩＤコードのうちいずれか１つに訂正することを可能にした。従って、本発明は、コストの削減を達成すると共に、ＩＤコードの堅牢性を向上させることが可能となる。
【０００９】
好ましくは、前記ＩＤポート設定工程は、前記ＩＤポートの各ポートをプルアップ又はプルダウンすることにより実行される。
更に好ましくは、前記ＩＤ決定工程は、読み込まれたビット値の組が前記複数のＩＤコードのいずれのビット値の組からも前記第２の数より多いビットで値が異なっている場合、いずれのＩＤコードも却下する。
【００１０】
本発明の上記態様では、（ＩＤポートの全数−第１の数）個を超えるポートでエラーが発生した場合、実際とは異なるＩＤコードに誤判定する可能性がある。
このような誤判定の可能性を可能な限り排除するため、本発明の第２の態様は、複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第１の表現工程と、前記第１の表現工程で表現されたビット値の組を反転することにより得られるビット値の組で前記複数のＩＤコードを冗長に表現する、第２の表現工程と、前記ＣＰＵの入力ポートの一部分をマスターＩＤポートとして割り当てる、マスターＩＤポート割り当て工程と、前記マスターＩＤポートとは別に前記ＣＰＵの入力ポートの一部分をスレーブＩＤポートとして割り当てる、スレーブＩＤポート割り当て工程と、前記マスターＩＤポートにおいて、前記第１の表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、マスターＩＤポート設定工程と、前記スレーブＩＤポートにおいて、前記第２の表現工程により表現された前記１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、スレーブＩＤポート設定工程と、前記マスターＩＤポートを介してビット値の組を読み込む、第１の読み込み工程と、前記マスターＩＤポートを介して読み込んだビット値の組が、前記第１の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第１の判定工程と、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをマスターＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、前記第２の数のビットで値が異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをマスターＩＤ候補として採用する、マスターＩＤ候補決定工程と、前記スレーブＩＤポートを介してビット値の組を読み込む、第２の読み込み工程と、 前記スレーブＩＤポートを介して読み込んだビット値の組が、前記第２の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第２の判定工程と、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをスレーブＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、前記第２の数のビットで値が異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをスレーブＩＤ候補として採用する、スレーブＩＤ候補決定工程と、前記スレーブＩＤ候補のビット値の組を反転し、該反転したビット値の組と前記マスターＩＤ候補のビット値の組とが一致した場合、該マスターＩＤ候補を前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、を備えて構成したものである。
【００１１】
本発明の第２の態様によれば、第１の態様と同様なマスターＩＤポートを設けるだけではなく、ビット表現を反転させたスレーブＩＤポートを設け、マスターＩＤポートとスレーブＩＤポートの両方のビット読み取り値の結果に基づいて、ＩＤコードを決定するので、（ＩＤポートの全数−第１の数）個を超えるポートでエラーが発生した場合でも、ＩＤコードの誤判定を防止することができる。更にスレーブＩＤを反転表現したので、隣接する複数のポートがショートや断線等で同一のビット値へと誤る場合にも、誤りを適切に検出することを可能にしている。
【００１２】
好ましくは、前記マスターＩＤポート設定工程及び前記スレーブＩＤポート設定工程は、各々前記マスターＩＤポート及び前記スレーブＩＤポートの各ポートをプルアップ又はプルダウンすることにより実行される。
【００１３】
好ましくは、前記マスターＩＤ候補決定工程及び前記スレーブＩＤ候補決定工程は、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組からも前記第２の数より多いビットで値が異なっている場合、いずれのＩＤコードも却下する。この場合において、前記ＩＤコード決定工程は、前記マスターＩＤ候補決定工程又は前記スレーブＩＤ候補決定工程でＩＤコードが却下されたとき、いずれのＩＤコードも採用しない。更に、前記ＩＤコード決定工程は、前記スレーブＩＤ候補の反転したビット値の組と前記マスターＩＤ候補のビット値の組とが一致しなかった場合、いずれのＩＤコードも採用しない。
【００１４】
第１及び第２の態様において、前記第２の数は１であるのが好ましい。即ち、ＩＤコードから１ビット誤りまでの範囲を当該ＩＤコードと判定する。この場合において、例えば、前記ＩＤコードは２つ用意され、前記ビット値の組は４ビットであり、前記第１の数は４としてもよい。
【００１５】
上記第２の態様では、スレーブＩＤのビット値を反転して表現したが、スレーブＩＤを反転させない第３の態様も可能である。第３の態様によれば、第１の態様に比べて誤判定を少なくすることができる。
【００１６】
本発明の第３の態様は、複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第１の表現工程と、前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第２の表現工程と、前記ＣＰＵの入力ポートの一部分をマスターＩＤポートとして割り当てる、マスターＩＤポート割り当て工程と、前記マスターＩＤポートとは別に前記ＣＰＵの入力ポートの一部分をスレーブＩＤポートとして割り当てる、スレーブＩＤポート割り当て工程と、前記マスターＩＤポートにおいて、前記第１の表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、マスターＩＤポート設定工程と、前記スレーブＩＤポートにおいて、前記第２の表現工程により表現された前記１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、スレーブＩＤポート設定工程と、前記マスターＩＤポートを介してビット値の組を読み込む、第１の読み込み工程と、前記マスターＩＤポートを介して読み込んだビット値の組が、前記第１の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第１の判定工程と、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをマスターＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをマスターＩＤ候補として採用する、マスターＩＤ候補決定工程と、前記スレーブＩＤポートを介してビット値の組を読み込む、第２の読み込み工程と、前記スレーブＩＤポートを介して読み込んだビット値の組が、前記第２の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第２の判定工程と、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをスレーブＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをスレーブＩＤ候補として採用する、スレーブＩＤ候補決定工程と、前記スレーブＩＤ候補のビット値の組と前記マスターＩＤ候補のビット値の組とが一致した場合、該マスターＩＤ候補を前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、を備えて構成したものである。
【００１７】
マスターＩＤポートとスレーブＩＤポートとを用いる本発明の態様において、第２、第３以外の次の第４の態様も可能である。
本発明の第４の態様は、複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第１の表現工程と、前記第１の表現工程で表現されたビット値の組を反転することにより得られるビット値の組で前記複数のＩＤコードを冗長に表現する、第２の表現工程と、前記ＣＰＵの入力ポートの一部分をマスターＩＤポートとして割り当てる、マスターＩＤポート割り当て工程と、前記マスターＩＤポートとは別に前記ＣＰＵの入力ポートの一部分をスレーブＩＤポートとして割り当てる、スレーブＩＤポート割り当て工程と、前記マスターＩＤポートにおいて、前記第１の表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、マスターＩＤポート設定工程と、前記スレーブＩＤポートにおいて、前記第２の表現工程により表現された前記１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、スレーブＩＤポート設定工程と、前記マスターＩＤポートを介してビット値の組を読み、マスターＩＤ候補を決定する、第１の読み込み工程と、 前記スレーブＩＤポートを介してビット値の組を読み込み、マスターＩＤ候補を決定する、第２の読み込み工程と、前記スレーブＩＤ候補のビット値の組を反転し、該反転したビット値の組と前記マスターＩＤ候補のビット値の組とが一致した場合、該マスターＩＤ候補を前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、を備えて構成したものである。
【実施例】
【００１８】
以下、図面を参照して本発明の実施例を説明する。
（第１の実施例）
図１には、本発明の第１の実施例に係るＣＰＵポート設定方法が適用されるＥＣＵの内部構成が示されている。なお、図１０と同様の構成要件については同じ符合が附されている。図１に示されるように、ＥＣＵ１は、ＣＰＵ２を有し、ＣＰＵ２は、２つのプログラム又はデータ１、２を格納したＲＯＭ３を内蔵している。ＥＣＵ１が作動するときには、ＣＰＵ２は、ＲＯＭ３内に格納されたプログラム／データ１及びプログラム／データ２のいずれかを読み込む。ＣＰＵ２は、読み込んだいずれかのプログラム／データに応じた所定の動作を実行する。例えば選択されたプログラム又はデータに基づいた指令信号を出力ポート１４を介して所定のデバイスに送る。
【００１９】
本発明の第１の実施例では、従来技術のようにＩＤコードを記憶したＥＥＰＲＯＭ４を設ける代わりに、ＣＰＵ２がＩＤコードを表すためのマスターＩＤポート１０を備えている。マスターＩＤポート１０は、４つのポートａ、ｂ、ｃ、ｄから構成されている。これらのポートは、好ましくはプリント抵抗を使用して、製造ラインで各々プルアップ又はプルダウンされている。プルアップされているポートは、高電圧側に接続されて“Ｈｉ”状態を表し、プルダウンされているポートは、低電圧（グラウンド）側に接続されて“Ｌｏ”状態を表している。このように各ポートは２ビット表現が可能であり、４つのポートのＨｉ又はＬｏのビット値の組でＩＤコードが確定される。
【００２０】
本実施例では、ＩＤコードは、ＲＯＭ３内に格納されたプログラム／データ１及びプログラム／データ２を選択可能にするため、２つの状態に分類される。図２にはその分類方法の一例が示されており、マスターＩＤポート１０のポートａ、ｂ、ｃ、ｄで可能となる全ての状態の組み合わせと、ポート状態を分類するためのＩＤコードとの対応関係が示されている。ＣＰＵ２は、内部メモリに図２のようなテーブルを記憶しており、各ポート状態に応じた符号化が可能となっている。
【００２１】
図２においてポート状態（a,b,c,d）＝（Lo,Hi,Lo,Hi）は、「１−０」と符号化される。このポート状態のＩＤコードのうち「１」は、プログラム／データ１を選択するように分類されたことを意味し、「０」は全ポートのビットが（Lo,Hi,Lo,Hi）の通りでエラーが無いことを示す。エラー無しのＩＤコード「１−０」からｄ、ｃ、ｂ、ａポートのいずれか１つのビット値が異なるポート状態、即ちエラーが１つであるポート状態は、各々「１−１」、「１−２」、「１−３」及び「１−４」と符号化される。
【００２２】
これに対して「１−０」のポート状態の全ポートのビット値を反転した（a,b,c,d）＝（Hi, Lo, Hi, Lo）は、ポート状態が「２−０」と符号化される。即ち、「１−０」のポート状態と「２−０」のポート状態とは、４ビット異なっている。このポート状態のうち「２」は、プログラム／データ２を選択するように分類されたことを意味し、「０」は同様に全ポートのビットが（Hi, Lo, Hi, Lo）の通りでエラーが無いことを示す。エラー無しのＩＤコード「２−０」からｄ、ｃ、ｂ、ａポートのいずれか１つが異なるポート状態、即ちエラーが１つで１ビット異なるポート状態は、各々「２−１」、「２−２」、「２−３」及び「２−４」と符号化される。
【００２３】
「１−０」又は「２−０」のポート状態から２つのポートでエラーがあって２ビット異なる状態、例えば（a,b,c,d）＝（Lo,Lo,Lo,Lo）、．．．（Hi, Hi, Hi, Hi）は、「ＮＧ」と符号化される。
【００２４】
次に、本発明の第１の実施例に係るＥＣＵ１の動作の流れを図３を用いて説明する。
図３に示されるように、ＣＰＵ２は、ポートａ、ｂ、ｃ及びｄの状態を読み込み（ステップ１００）、読み込んだポート状態が、図２の「１−０」、「１−１」、「１−２」、「１−３」及び「１−４」のいずれであるかを判定する（ステップ１０２）。ポート状態が「１−０」、「１−１」、「１−２」、「１−３」及び「１−４」のいずれであった場合（ステップ１０２肯定判定）、マスターＩＤは「１−０」（Lo,Hi,Lo,Hi）と分類される（ステップ１０４）。
【００２５】
これに対して、ポート状態が「１−０」、「１−１」、「１−２」、「１−３」及び「１−４」のいずれでもない場合（ステップ１０２否定判定）、ポート状態が、図２の「２−０」、「２−１」、「２−２」、「２−３」及び「２−４」のいずれであるかを判定する（ステップ１０６）。ポート状態が、「２−０」、「２−１」、「２−２」、「２−３」及び「２−４」のいずれかであった場合（ステップ１０６肯定判定）、マスターＩＤは「２−０」（Hi, Lo, Hi, Lo）と分類される（ステップ１０８）。
【００２６】
ステップ１０４及びステップ１０８のいずれかでマスターＩＤが決定されると、当該マスターＩＤを援用し（ステップ１１０）、当該マスターＩＤに依存する処理を実行する（ステップ１１２）。例えばマスターＩＤ「１−０」が援用された場合、ＲＯＭ３内のプログラム／データ１を読み込み、マスターＩＤ「２−０」が援用された場合、ＲＯＭ３内のプログラム／データ２を読み込む。ＣＰＵ２は、読み込んだいずれかのプログラム／データ１又は２に応じた所定の動作を実行する。例えば選択されたプログラム／データに基づいた指令信号を出力ポート１４を介して所定のデバイスに送る。
【００２７】
一方、ステップ１０６において、ポート状態が、「２−０」、「２−１」、「２−２」、「２−３」及び「２−４」のいずれでもないと判定された場合、当該ポート状態は、「１−０」及び「２−０」のポート状態から２つのポートでエラーがあり、図２において「ＮＧ」と符号化された状態に相当する。そこで、ＣＰＵ２はＩＤ読み込みを実行せず（ステップ１１４）、エラー処理等を実行する（ステップ１１６）。例えばエラー信号等を送出することにより、当該ＥＣＵ１を出荷しないための警告を行う。警告を受けたオペレータは、当該ＥＣＵ１をＩＤポートを設定するための工程に再度戻すことが可能となる。
【００２８】
以上のように第１の実施例によれば、ポートの一つにエラーがあったとしても正しいＩＤに訂正することが可能であり、いずれのＩＤであるか不明となる２つのエラーを有するＩＤコードを却下することが可能となる。
【００２９】
また、別個のＥＥＰＲＯＭを用いるのではなく、ＣＰＵ２それ自体のポートを設定するため、ＩＤの保護に関して、ＲＯＭデータと同様の堅牢性を有する。更に、ＥＥＰＲＯＭを必要としないためコスト面でも有利となる。
（第２の実施例）
第１の実施例では、可能性は非常に小さいがポートのうち３つ又は４つにエラーがあった場合、正反対のＩＤであると誤判定する可能性が残されている。例えば本来「２−０」のポート状態（Hi,Lo,Hi,Lo）のうち３つのポートｂ、ｃ、ｄでエラーが発生してビット値が反転した場合、（Hi,Hi,Lo,Hi）となるためポート状態「１−４」と判定され、よってＩＤ「１−０」と誤判定される。
【００３０】
第２の実施例では、このような誤判定の可能性を可能な限り排除した、より確実なＩＤ設定方法を提供するものである。
図４には、本発明の第２の実施例に係るＣＰＵポート設定方法が適用されるＥＣＵの内部構成が示されている。なお、図１と同様の構成要件については同じ符合を附して詳細な説明を省略する。
【００３１】
図４に示されるように、ＥＣＵ１は、図１に示されるＣＰＵ２は、マスターＩＤポート１０の他に、４つのポートｅ、ｆ、ｇ、ｈからなるスレーブＩＤポート１１を有する。これらのポートは、マスターＩＤポート１０と同様に、好ましくはプリント抵抗を使用して、製造ラインで各々プルアップ又はプルダウンされている。スレーブＩＤポート１１によりスレーブＩＤが表されるが、スレーブＩＤにより指定されるプログラム／データの種類は、マスターＩＤにより指定されるプログラム／データの種類と同一となるようにスレーブＩＤポート１１の設定が行われる。
【００３２】
第２の実施例におけるマスターＩＤポート１０のポート状態の各々とＩＤコードとの対応関係を図５に示し、スレーブＩＤポート１１のポート状態の各々とＩＤコードとの対応関係を図６に示す。
【００３３】
図５に示すように、第２の実施例では、マスターＩＤポート１０のポート状態（a,b,c,d）＝（Lo,Lo,Lo,Lo）が、「１−０」と符号化される。このポート状態のコードのうち「１」は、プログラム／データ１を選択するように分類されたことを意味し、「０」は全ポートのビットが（Lo,Lo,Lo,Lo）の通りでエラーが無いことを示す。エラー無しのＩＤコード「１−０」からｄ、ｃ、ｂ、ａポートのいずれか１つのビット値が異なるポート状態、即ちエラーが１つであるポート状態は、各々「１−１」、「１−２」、「１−３」及び「１−４」と符号化される。
【００３４】
これに対して「１−０」の全ポートのビット値を反転したポート状態（a,b,c,d）＝（Hi, Hi, Hi, Hi）は、「２−０」と符号化され、「１−０」のポート状態とは４ビット異なっている。このポート状態のうち「２」は、プログラム／データ２を選択するように分類されたことを意味し、「０」は同様に全ポートのビットが（Hi, Hi, Hi, Hi）の通りでエラーが無いことを示す。エラー無しのＩＤコード「２−０」からｄ、ｃ、ｂ、ａポートのいずれか１つのビット値が異なるポート状態、即ちエラーが１つであるポート状態は、各々「２−１」、「２−２」、「２−３」及び「２−４」と符号化される。
【００３５】
「１−０」又は「２−０」のポート状態から２つのポートでエラーがあって２ビット異なる状態、例えば（a,b,c,d）＝（Lo,Lo,Hi,Hi）、．．．（Hi, Hi, Lo, Lo）は、「ＮＧ」と符号化される。
【００３６】
スレーブＩＤポート１１では、図６に示すように、マスターＩＤポート１０のポート状態（e,f,g,h）＝（Hi, Hi, Hi, Hi）が、「３−０」と符号化される。このポート状態のコードのうち「３」は、プログラム／データ１を選択するように分類されたことを意味し、「０」は全ポートのビットが（Hi, Hi, Hi, Hi）の通りでエラーが無いことを示す。エラー無しのＩＤコード「３−０」からｈ、ｇ、ｆ、ｅポートのいずれか１つのビット値が異なるポート状態、即ちエラーが１つであるポート状態は、各々「３−１」、「３−２」、「３−３」及び「３−４」と符号化される。
【００３７】
これに対して「３−０」の全ポートの値を反転したポート状態（e,f,g,h）＝（Lo,Lo,Lo,Lo）は、「４−０」と符号化される。このポート状態のうち「４」は、プログラム／データ２を選択するように分類されたことを意味し、「０」は同様に全ポートのビットが（Lo,Lo,Lo,Lo）の通りでエラーが無いことを示す。エラー無しのＩＤコード「２−０」からｈ、ｇ、ｆ、ｅポートのいずれか１つのビット値が異なるポート状態、即ちエラーが１つであるポート状態は、各々「４−１」、「４−２」、「４−３」及び「４−４」と符号化される。
【００３８】
「３−０」又は「４−０」のポート状態から２つのポートでエラーがあって２ビット異なる状態、例えば（e,f,g,h）＝（Hi,Lo,Hi,Lo）、．．．（Hi, Hi, Lo, Lo）は、「ＮＧ」と符号化される。
【００３９】
図５と図６とを比較すると、図６のスレーブＩＤポート１１の各ポート状態は、図５のマスターＩＤポート１０の各ポート状態を反転した値となっていることが理解されよう。
次に、本発明の第２の実施例に係るＥＣＵ１の動作の流れを図７を用いて説明する。
【００４０】
図７に示されるように、ＣＰＵ２は、ポートａ、ｂ、ｃ及びｄの状態を読み込み（ステップ２００）、読み込んだポート状態が、図５の「１−０」、「１−１」、「１−２」、「１−３」及び「１−４」のいずれであるかを判定する（ステップ２０２）。ポート状態が「１−０」、「１−１」、「１−２」、「１−３」及び「１−４」のいずれであった場合（ステップ２０２肯定判定）、マスターＩＤは「１−０」（Lo,Lo,Lo,Lo）と分類される（ステップ２０４）。
【００４１】
これに対して、ポート状態が「１−０」、「１−１」、「１−２」、「１−３」及び「１−４」のいずれでもない場合（ステップ２０２否定判定）、ポート状態が、図５の「２−０」、「２−１」、「２−２」、「２−３」及び「２−４」のいずれであるかを判定する（ステップ２０６）。ポート状態が、「２−０」、「２−１」、「２−２」、「２−３」及び「２−４」のいずれかであった場合（ステップ２０６肯定判定）、マスターＩＤは「２−０」（Hi, Lo, Hi, Lo）と分類される（ステップ２０８）。
【００４２】
マスターＩＤが「１−０」及び「２−０」のいずれに分類されようとも、ＣＰＵ２は、ポートｅ、ｆ、ｇ及びｈの状態を読み込み（ステップ２００）、読み込んだポート状態が、図６の「３−０」、「３−１」、「３−２」、「３−３」及び「３−４」のいずれであるかを判定する（ステップ２１２）。ポート状態が「３−０」、「３−１」、「３−２」、「３−３」及び「３−４」のいずれであった場合（ステップ２１２肯定判定）、スレーブＩＤは「３−０」（Hi, Hi, Hi, Hi）と分類される（ステップ２１４）。
【００４３】
これに対して、ポート状態が「３−０」、「３−１」、「３−２」、「３−３」及び「３−４」のいずれでもない場合（ステップ２１２否定判定）、ポート状態が、図６の「４−０」、「４−１」、「４−２」、「４−３」及び「４−４」のいずれであるかを判定する（ステップ２１６）。ポート状態が、「４−０」、「４−１」、「４−２」、「４−３」及び「４−４」のいずれかであった場合（ステップ２１６肯定判定）、スレーブＩＤは「４−０」（Lo, Lo, Lo, Lo）と分類される（ステップ２１８）。
【００４４】
マスターＩＤとスレーブＩＤとが決定されると、マスターＩＤと反転したスレーブＩＤとが一致するか否かが判定される（ステップ２２０）。例えばスレーブＩＤが「３−０」であるとき、反転したスレーブＩＤは（Lo,Lo,Lo,Lo）となり、マスターＩＤが「１−０」であるとき、一致すると判定する。
【００４５】
ステップ２２０でマスターＩＤと反転したスレーブＩＤとが一致していると判定された場合、決定されたマスターＩＤを援用し（ステップ２２２）、当該マスターＩＤに依存する処理を実行する（ステップ２２４）。
【００４６】
一方、ステップ２０６においてポート状態が「２−０」、「２−１」、「２−２」、「２−３」及び「２−４」のいずれでもないと判定されると共にステップ２１６でポート状態が「４−０」、「４−１」、「４−２」、「４−３」及び「４−４」のいずれでもないと判定された場合、当該ポート状態は、２つのポートでエラーがあり、図５、６において「ＮＧ」と符号化された状態に相当する。そこで、ＣＰＵ２はＩＤ読み込みを実行せず（ステップ２２６）、エラー処理等を実行する（ステップ２２８）。また、ステップ２２０でマスターＩＤと反転したスレーブＩＤとが一致していないと判定された場合でも、ＣＰＵ２はＩＤ読み込みを実行せず（ステップ２２６）、エラー処理等を実行する（ステップ２２８）。
【００４７】
マスターＩＤ「１−０」（（a,b,c,d）=（Lo,Lo,Lo,Lo））が選択された場合において、例えば３つのポートb,c,dで読み取りエラーが発生し、（a,b,c,d）=（Lo,Hi,Hi,Hi）となったとき、図５の表によれば、「２−４」と判定され、マスターＩＤが「２−０」と誤判定される。しかし、第２の実施例によれば、この場合スレーブＩＤポート１１でスレーブＩＤ「３−０」に相当するため、１ビット以内のエラーならば最終的にスレーブＩＤ（（e,f,g,h）=（Hi,Hi,Hi,Hi））と判定される確率が高い。従って、マスターＩＤとスレーブＩＤの反転とが一致せずに、マスターＩＤポートで３つ以上のポートで読み取りエラーが発生した場合においても誤判定を未然に却下することができる。
【００４８】
第２の実施例では、図６のビット表現のように、スレーブＩＤポートのビット値をマスターＩＤポートのビット値から反転した表現としたが、この意義について以下に説明する。
【００４９】
図８（ａ）に示されるように、マスターポート（４ポート）とスレーブポート（４ポート）がＣＰＵの一辺に並んでいるとする。一例として、マスターポートのビット値表現を（H,H,L,L）とすると、スレーブポートのビット値表現は、（L,L, H,H）となる。ここで両ポートを構成する８つのピンの全てが不具合により「Hi」にショートしてしまったとすると、図８（ｂ）のように全てのポートが「Hi」で認識されることになる。第２の実施例では、マスターＩＤと、反転したスレーブＩＤとを比較するため、図８（ｂ）の例では両者が一致することはあり得ず、故障を検出することができる。このように隣接して並ぶポートは、故障する場合には同じビット値となる確率が高いため、スレーブを反転し、異なる表現で比較した方が故障検出の上では有利となる。
【００５０】
しかし、たとえスレーブポートで反転ビット表現を用いなかったとしても、３つ以上のポートでのビット誤りを検出する能力は、第１の実施例に比べて向上することは確かである。従って、図６のスレーブポートのビット表現を図５と同じにし、ステップ２２０で、マスターＩＤと（反転しない）スレーブＩＤとを比較するように変更する方法も本発明の実施例として採用することができる。
【００５１】
また、第２の実施例の図７の処理において、ステップ２０２、２０４、２０６、２０８、２１２、２１４、２１６、２１８を省略する実施例も可能である。この場合、ステップ２００、２１０を最初に実行してポートａ〜ｄの状態及びポートｅ〜ｆの状態を読み込んだ後、読み込んだビット値の組をそのままマスターＩＤ、スレーブＩＤとし、ステップ２２００でマスターＩＤと反転したスレーブＩＤとを比較し、両者が一致した場合にのみマスターＩＤを採用するようにしてもよい。なお、本実施例においても、スレーブポートで反転ビット表現を用いない態様も採用することができる。
【００５２】
以上が本発明の実施例であるが、本発明は、上記例にのみ限定されるものではなく、請求の範囲により画定される範囲内において任意好適に変更可能である。例えば、上記実施例では、ＩＤコードが２つの場合を例にしたが、３つ以上のＩＤコードを識別する場合、即ち選択されるべきプログラム／データが３つ以上ある場合においても本発明を適用することができる。また、ＩＤコードの複数ビット値の組が各々４つのビットで異なる表現を採用したが、ＩＤコードの種類等に応じて異なるビット数に変更可能である。また、読み取ったビット値の組が１ビット異なる場合にＩＤコードに訂正するようにしたが、ＩＤコードが相互に異なっているビット数の半分より少ないビット数である限り、例えば２ビット、３ビット、．．．で異なる場合にＩＤコードを訂正するようにしてもよい。
【００５３】
また、上記実施例ではＲＯＭ３がＣＰＵ２に内蔵されている例を示したが、本発明で使用されるＣＰＵ２は、図１０に示されるように、マスターＩＤ及びスレーブＩＤを割り当てる入力ポートとは別の入力ポート１２にＲＯＭ３を外付けで接続する例も含まれる。
【００５４】
更に、本発明は、ＣＰＵにＩＤコードを教え、ＩＤコードに応じてプログラムやデータを変更する方法一般に適用することができる。
【図面の簡単な説明】
【００５５】
【図１】図１は、本発明の第１の実施例に係るＣＰＵポート設定方法が適用されたＣＰＵを備えるＥＣＵの内部構成の概略図である。
【図２】図２は、第１の実施例におけるＩＤポートの各状態とＩＤコードとの対応関係を示す表である。
【図３】図３は、第１の実施例に係るＣＰＵポート設定方法が適用されたＣＰＵを備えるＥＣＵの動作を示すフローチャートである。
【図４】図４は、本発明の第２の実施例に係るＣＰＵポート設定方法が適用されたＣＰＵを備えるＥＣＵの内部構成の概略図である。
【図５】図５は、第２の実施例におけるマスターＩＤポートの各状態とＩＤコードとの対応関係を示す表である。
【図６】図６は、第２の実施例におけるスレーブＩＤポートの各状態とＩＤコードとの対応関係を示す表である。
【図７】図７は、第２の実施例に係るＣＰＵポート設定方法が適用されたＣＰＵを備えるＥＣＵの動作を示すフローチャートである。
【図８】図８は、第２の実施例においてスレーブポートのビット値表現を反転する意義を説明するための図であり、（ａ）は故障無しのポート状態、（ｂ）はポートがショートした場合のポート状態を示す。
【図９】本発明の実施例で使用可能なＣＰＵの別の態様を示す図である。
【図１０】図１０は、従来技術に係るＩＤ設定方法が適用されたＣＰＵを備えるＥＣＵの内部構成の概略図である。
【符号の説明】
【００５６】
１ ＥＣＵ
２ ＣＰＵ
３ ＲＯＭ
１０ マスターＩＤポート
１１ スレーブＩＤポート
１２ 入力ポート
１４ 出力ポート
【特許請求の範囲】
【請求項１】
複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、
前記複数のＩＤコードを複数のビット値からなる組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、表現工程と、
前記ＣＰＵの入力ポートの少なくとも一部分をＩＤポートとして割り当てる、ＩＤポート割り当て工程と、
前記ＩＤポートにおいて、前記表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、ＩＤポート設定工程と、
前記ＩＤポートを介してビット値の組を読み込む、読み込み工程と、
前記ＩＤポートを介して読み込んだビット値の組が、前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、判定工程と、
読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードを前記ＣＰＵに設定されたＩＤコードとして採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードを前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、
を備える、ＣＰＵポート設定方法。
【請求項２】
前記ＩＤポート設定工程は、前記ＩＤポートの各ポートをプルアップ又はプルダウンすることにより実行される、請求項１に記載のＣＰＵポート設定方法。
【請求項３】
前記ＩＤ決定工程は、読み込まれたビット値の組が前記複数のＩＤコードのいずれのビット値の組からも前記第２の数より多いビットで値が異なっている場合、いずれのＩＤコードも却下する、請求項１又は２に記載のＣＰＵポート設定方法。
【請求項４】
複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、
前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第１の表現工程と、
前記第１の表現工程で表現されたビット値の組を反転することにより得られるビット値の組で前記複数のＩＤコードを冗長に表現する、第２の表現工程と、
前記ＣＰＵの入力ポートの一部分をマスターＩＤポートとして割り当てる、マスターＩＤポート割り当て工程と、
前記マスターＩＤポートとは別に前記ＣＰＵの入力ポートの一部分をスレーブＩＤポートとして割り当てる、スレーブＩＤポート割り当て工程と、
前記マスターＩＤポートにおいて、前記第１の表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、マスターＩＤポート設定工程と、
前記スレーブＩＤポートにおいて、前記第２の表現工程により表現された前記１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、スレーブＩＤポート設定工程と、
前記マスターＩＤポートを介してビット値の組を読み込む、第１の読み込み工程と、
前記マスターＩＤポートを介して読み込んだビット値の組が、前記第１の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第１の判定工程と、
読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをマスターＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをマスターＩＤ候補として採用する、マスターＩＤ候補決定工程と、
前記スレーブＩＤポートを介してビット値の組を読み込む、第２の読み込み工程と、
前記スレーブＩＤポートを介して読み込んだビット値の組が、前記第２の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第２の判定工程と、
読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをスレーブＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをスレーブＩＤ候補として採用する、スレーブＩＤ候補決定工程と、
前記スレーブＩＤ候補のビット値の組を反転し、該反転したビット値の組と前記マスターＩＤ候補のビット値の組とが一致した場合、該マスターＩＤ候補を前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、
を備える、ＣＰＵポート設定方法。
【請求項５】
前記マスターＩＤポート設定工程及び前記スレーブＩＤポート設定工程は、各々前記マスターＩＤポート及び前記スレーブＩＤポートの各ポートをプルアップ又はプルダウンすることにより実行される、請求項４に記載のＣＰＵポート設定方法。
【請求項６】
前記マスターＩＤ候補決定工程及び前記スレーブＩＤ候補決定工程は、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組からも前記第２の数より多いビットで値が異なっている場合、いずれのＩＤコードも却下する、請求項４又は５に記載のＣＰＵポート設定方法。
【請求項７】
前記ＩＤコード決定工程は、前記マスターＩＤ候補決定工程又は前記スレーブＩＤ候補決定工程でＩＤコードが却下されたとき、いずれのＩＤコードも採用しない、請求項６に記載のＣＰＵポート設定方法。
【請求項８】
前記ＩＤコード決定工程は、前記スレーブＩＤ候補の反転したビット値の組と前記マスターＩＤ候補のビット値の組とが一致しなかった場合、いずれのＩＤコードも採用しない、請求項４乃至７のいずれか１項に記載のＣＰＵポート設定方法。
【請求項９】
前記第２の数は１である、請求項１乃至８のいずれか１項に記載のＣＰＵポート設定方法。
【請求項１０】
前記ＩＤコードは２つ用意され、前記ビット値の組は４ビットであり、前記第１の数は４である、請求項９に記載のＣＰＵポート設定方法。
【請求項１１】
複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、
前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第１の表現工程と、
前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第２の表現工程と、
前記ＣＰＵの入力ポートの一部分をマスターＩＤポートとして割り当てる、マスターＩＤポート割り当て工程と、
前記マスターＩＤポートとは別に前記ＣＰＵの入力ポートの一部分をスレーブＩＤポートとして割り当てる、スレーブＩＤポート割り当て工程と、
前記マスターＩＤポートにおいて、前記第１の表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、マスターＩＤポート設定工程と、
前記スレーブＩＤポートにおいて、前記第２の表現工程により表現された前記１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、スレーブＩＤポート設定工程と、
前記マスターＩＤポートを介してビット値の組を読み込む、第１の読み込み工程と、
前記マスターＩＤポートを介して読み込んだビット値の組が、前記第１の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第１の判定工程と、
読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをマスターＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをマスターＩＤ候補として採用する、マスターＩＤ候補決定工程と、
前記スレーブＩＤポートを介してビット値の組を読み込む、第２の読み込み工程と、
前記スレーブＩＤポートを介して読み込んだビット値の組が、前記第２の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第２の判定工程と、
読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをスレーブＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをスレーブＩＤ候補として採用する、スレーブＩＤ候補決定工程と、
前記スレーブＩＤ候補のビット値の組と前記マスターＩＤ候補のビット値の組とが一致した場合、該マスターＩＤ候補を前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、
を備える、ＣＰＵポート設定方法。
【請求項１２】
複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、
前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第１の表現工程と、
前記第１の表現工程で表現されたビット値の組を反転することにより得られるビット値の組で前記複数のＩＤコードを冗長に表現する、第２の表現工程と、
前記ＣＰＵの入力ポートの一部分をマスターＩＤポートとして割り当てる、マスターＩＤポート割り当て工程と、
前記マスターＩＤポートとは別に前記ＣＰＵの入力ポートの一部分をスレーブＩＤポートとして割り当てる、スレーブＩＤポート割り当て工程と、
前記マスターＩＤポートにおいて、前記第１の表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、マスターＩＤポート設定工程と、
前記スレーブＩＤポートにおいて、前記第２の表現工程により表現された前記１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、スレーブＩＤポート設定工程と、
前記マスターＩＤポートを介してビット値の組を読み、マスターＩＤ候補を決定する、第１の読み込み工程と、
前記スレーブＩＤポートを介してビット値の組を読み込み、マスターＩＤ候補を決定する、第２の読み込み工程と、
前記スレーブＩＤ候補のビット値の組を反転し、該反転したビット値の組と前記マスターＩＤ候補のビット値の組とが一致した場合、該マスターＩＤ候補を前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、
を備える、ＣＰＵポート設定方法。
【請求項１】
複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、
前記複数のＩＤコードを複数のビット値からなる組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、表現工程と、
前記ＣＰＵの入力ポートの少なくとも一部分をＩＤポートとして割り当てる、ＩＤポート割り当て工程と、
前記ＩＤポートにおいて、前記表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、ＩＤポート設定工程と、
前記ＩＤポートを介してビット値の組を読み込む、読み込み工程と、
前記ＩＤポートを介して読み込んだビット値の組が、前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、判定工程と、
読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードを前記ＣＰＵに設定されたＩＤコードとして採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードを前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、
を備える、ＣＰＵポート設定方法。
【請求項２】
前記ＩＤポート設定工程は、前記ＩＤポートの各ポートをプルアップ又はプルダウンすることにより実行される、請求項１に記載のＣＰＵポート設定方法。
【請求項３】
前記ＩＤ決定工程は、読み込まれたビット値の組が前記複数のＩＤコードのいずれのビット値の組からも前記第２の数より多いビットで値が異なっている場合、いずれのＩＤコードも却下する、請求項１又は２に記載のＣＰＵポート設定方法。
【請求項４】
複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、
前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第１の表現工程と、
前記第１の表現工程で表現されたビット値の組を反転することにより得られるビット値の組で前記複数のＩＤコードを冗長に表現する、第２の表現工程と、
前記ＣＰＵの入力ポートの一部分をマスターＩＤポートとして割り当てる、マスターＩＤポート割り当て工程と、
前記マスターＩＤポートとは別に前記ＣＰＵの入力ポートの一部分をスレーブＩＤポートとして割り当てる、スレーブＩＤポート割り当て工程と、
前記マスターＩＤポートにおいて、前記第１の表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、マスターＩＤポート設定工程と、
前記スレーブＩＤポートにおいて、前記第２の表現工程により表現された前記１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、スレーブＩＤポート設定工程と、
前記マスターＩＤポートを介してビット値の組を読み込む、第１の読み込み工程と、
前記マスターＩＤポートを介して読み込んだビット値の組が、前記第１の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第１の判定工程と、
読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをマスターＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをマスターＩＤ候補として採用する、マスターＩＤ候補決定工程と、
前記スレーブＩＤポートを介してビット値の組を読み込む、第２の読み込み工程と、
前記スレーブＩＤポートを介して読み込んだビット値の組が、前記第２の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第２の判定工程と、
読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをスレーブＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをスレーブＩＤ候補として採用する、スレーブＩＤ候補決定工程と、
前記スレーブＩＤ候補のビット値の組を反転し、該反転したビット値の組と前記マスターＩＤ候補のビット値の組とが一致した場合、該マスターＩＤ候補を前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、
を備える、ＣＰＵポート設定方法。
【請求項５】
前記マスターＩＤポート設定工程及び前記スレーブＩＤポート設定工程は、各々前記マスターＩＤポート及び前記スレーブＩＤポートの各ポートをプルアップ又はプルダウンすることにより実行される、請求項４に記載のＣＰＵポート設定方法。
【請求項６】
前記マスターＩＤ候補決定工程及び前記スレーブＩＤ候補決定工程は、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組からも前記第２の数より多いビットで値が異なっている場合、いずれのＩＤコードも却下する、請求項４又は５に記載のＣＰＵポート設定方法。
【請求項７】
前記ＩＤコード決定工程は、前記マスターＩＤ候補決定工程又は前記スレーブＩＤ候補決定工程でＩＤコードが却下されたとき、いずれのＩＤコードも採用しない、請求項６に記載のＣＰＵポート設定方法。
【請求項８】
前記ＩＤコード決定工程は、前記スレーブＩＤ候補の反転したビット値の組と前記マスターＩＤ候補のビット値の組とが一致しなかった場合、いずれのＩＤコードも採用しない、請求項４乃至７のいずれか１項に記載のＣＰＵポート設定方法。
【請求項９】
前記第２の数は１である、請求項１乃至８のいずれか１項に記載のＣＰＵポート設定方法。
【請求項１０】
前記ＩＤコードは２つ用意され、前記ビット値の組は４ビットであり、前記第１の数は４である、請求項９に記載のＣＰＵポート設定方法。
【請求項１１】
複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、
前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第１の表現工程と、
前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第２の表現工程と、
前記ＣＰＵの入力ポートの一部分をマスターＩＤポートとして割り当てる、マスターＩＤポート割り当て工程と、
前記マスターＩＤポートとは別に前記ＣＰＵの入力ポートの一部分をスレーブＩＤポートとして割り当てる、スレーブＩＤポート割り当て工程と、
前記マスターＩＤポートにおいて、前記第１の表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、マスターＩＤポート設定工程と、
前記スレーブＩＤポートにおいて、前記第２の表現工程により表現された前記１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、スレーブＩＤポート設定工程と、
前記マスターＩＤポートを介してビット値の組を読み込む、第１の読み込み工程と、
前記マスターＩＤポートを介して読み込んだビット値の組が、前記第１の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第１の判定工程と、
読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをマスターＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをマスターＩＤ候補として採用する、マスターＩＤ候補決定工程と、
前記スレーブＩＤポートを介してビット値の組を読み込む、第２の読み込み工程と、
前記スレーブＩＤポートを介して読み込んだビット値の組が、前記第２の表現手段により表現された前記複数のＩＤコードのいずれのビット値の組に一致するかを判定する、第２の判定工程と、
読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組と一致した場合、一致した当該ＩＤコードをスレーブＩＤ候補として採用し、読み込まれたビット値の組が前記複数のＩＤコードのいずれかのビット値の組から前記第１の数より少ない第２の数のビットで値が異なっている場合、前記読み込まれたビット値の組を、異なる当該ＩＤコードのビット値の組に訂正し、該ＩＤコードをスレーブＩＤ候補として採用する、スレーブＩＤ候補決定工程と、
前記スレーブＩＤ候補のビット値の組と前記マスターＩＤ候補のビット値の組とが一致した場合、該マスターＩＤ候補を前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、
を備える、ＣＰＵポート設定方法。
【請求項１２】
複数のＩＤコードから１つのＩＤコードをＣＰＵに判別させるためのＣＰＵポート設定方法であって、
前記複数のＩＤコードを複数のビット値の組で各々冗長に表現し、該ビット値の組の各々は、少なくとも第１の数のビットで相互に値が異なっている、第１の表現工程と、
前記第１の表現工程で表現されたビット値の組を反転することにより得られるビット値の組で前記複数のＩＤコードを冗長に表現する、第２の表現工程と、
前記ＣＰＵの入力ポートの一部分をマスターＩＤポートとして割り当てる、マスターＩＤポート割り当て工程と、
前記マスターＩＤポートとは別に前記ＣＰＵの入力ポートの一部分をスレーブＩＤポートとして割り当てる、スレーブＩＤポート割り当て工程と、
前記マスターＩＤポートにおいて、前記第１の表現工程により表現された前記複数のＩＤコードのうち１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、マスターＩＤポート設定工程と、
前記スレーブＩＤポートにおいて、前記第２の表現工程により表現された前記１つのＩＤコードに対応するビット値の組を前記ＣＰＵに読み取り可能に設定する、スレーブＩＤポート設定工程と、
前記マスターＩＤポートを介してビット値の組を読み、マスターＩＤ候補を決定する、第１の読み込み工程と、
前記スレーブＩＤポートを介してビット値の組を読み込み、マスターＩＤ候補を決定する、第２の読み込み工程と、
前記スレーブＩＤ候補のビット値の組を反転し、該反転したビット値の組と前記マスターＩＤ候補のビット値の組とが一致した場合、該マスターＩＤ候補を前記ＣＰＵに設定されたＩＤコードとして採用する、ＩＤ決定工程と、
を備える、ＣＰＵポート設定方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−３０１４０３（Ｐ２００９−３０１４０３Ａ）
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願番号】特願２００８−１５６６１１（Ｐ２００８−１５６６１１）
【出願日】平成２０年６月１６日（２００８．６．１６）
【出願人】（０００００３３３３）ボッシュ株式会社 (510)
【Ｆターム（参考）】
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願日】平成２０年６月１６日（２００８．６．１６）
【出願人】（０００００３３３３）ボッシュ株式会社 (510)
【Ｆターム（参考）】
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