ＤＤＳ回路及び電子装置
【課題】 チューニングワードのビット長を増加させずに、分解能を向上させ得るＤＤＳ回路及び電子装置を提供することを目的とする。
【解決手段】 リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するＤＤＳ部１１と、リファレンスクロックの周波数を分周する分周器１２ａと、ＤＤＳ部１１で出力された正弦波の信号の周波数を分周する分周器１２ｂと、分周器１２ａで分周された周波数と分周器１２ｂで分周された周波数とを合成した合成周波数を備える正弦波の信号を出力するミキサ１２ｃと、を有することを特徴としている。
【解決手段】 リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するＤＤＳ部１１と、リファレンスクロックの周波数を分周する分周器１２ａと、ＤＤＳ部１１で出力された正弦波の信号の周波数を分周する分周器１２ｂと、分周器１２ａで分周された周波数と分周器１２ｂで分周された周波数とを合成した合成周波数を備える正弦波の信号を出力するミキサ１２ｃと、を有することを特徴としている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＤＳ回路に関し、特に、出力周波数の分解能を高めるＤＤＳ回路に関する。
【背景技術】
【０００２】
カーラジオ、データ通信システム、医療用画像機器、レーダ送受信装置等の分野では、信号発生器として、ＤＤＳ（Direct Digital Synthesizer）回路が広く用いられている。例えば、レーダ送受信装置であれば、特許文献１に示すように、ＤＤＳ回路にＰＬＬシンセサイザが組み合わされたものが知られている。また、特許文献２に示すように、ＤＤＳ回路に分周器が組み合わされたものも知られている。
【０００３】
【特許文献１】特開平１１−１５０４２１号公報
【特許文献２】特開平１１−２８９２２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述したＤＤＳ回路から出力される信号の周波数は、以下の数式（１）で示されるが、雑音等の影響からリファレンスクロックの周波数のＴＷ／２ＮＡ倍、（例えば約１／３程度）にまで制限される。
【０００５】
【数１】
【０００６】
一方、出力される信号の周波数の分解能は、以下の数式（２）に示される。すなわち、チューニングワードＴＷの逆数が分解能となる。数式（２）による算出結果が小さいほど、分解能は向上する。
【０００７】
【数２】
【０００８】
ここで、上述したとおり、Ｆrefclk／Ｆddsは、約３程度の値となるため、分解能を向上させるためには、チューニングワードＴＷのビット長ＮＡを増加させればよい。しかし、これにより、ＤＤＳ回路を構成するアキュムレータやメモリ等の回路規模が増大するため、製造コストや実装面の観点から望ましくない。
【０００９】
本発明は、このような事情に鑑みてなされたものであり、チューニングワードのビット長を増加させずに、分解能を向上させ得るＤＤＳ回路及び電子装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本明細書開示のＤＤＳ回路及び電子装置は、リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するＤＤＳ部と、リファレンスクロックの周波数を分周する第１の分周部と、ＤＤＳ部で出力された正弦波の信号の周波数を分周する第２の分周部と、第１の分周部で分周された周波数と第２の分周部で分周された周波数とを合成した合成周波数を備える正弦波の信号を出力する合成部と、を有することを特徴としている。
【００１１】
この構成によれば、ＤＤＳ部から出力された正弦波の信号の周波数を分周したものが、リファレンスクロックの周波数を分周したものと合成され、ＤＤＳ回路から出力される際の周波数は、ＤＤＳ部から出力された時の周波数より増大する。このため、分解能は、チューニングワードＴＷが１あたりの周波数の変化量であることを考慮すれば、ＤＤＳ回路から出力される際の周波数に係る分解能は、ＤＤＳ部から出力された正弦波の信号の周波数に係る分解能に対して、第２の分周部の分周比倍となる。
【発明の効果】
【００１２】
本明細書に開示のＤＤＳ回路、集積回路及び回路基板によれば、チューニングワードのビット長を増加させないでも、分解能を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。
【００１４】
（第１実施形態）
図１は、ＤＤＳ回路１０の一例を示すブロック図、図２は、ＤＤＳ部１１の要部構成を例示するブロック図である。
【００１５】
ＤＤＳ回路１０は、図１に示すように、ＤＤＳ部１１、付加回路１２を含んで構成される。必要に応じて、ローパスフィルタ等を構成してもよい。
【００１６】
まず、ＤＤＳ部１１について図２を参照して説明する。
ＤＤＳ部１１は、図２に示すように、位相アキュムレータ１１ａ、正弦波変換部１１ｂ、Ｄ／Ａコンバータ１１ｃを含んで構成される。尚、各ブロック図の間に示される図は、チューニングワードＴＷの変化の様子を例示している。
【００１７】
位相アキュムレータ１１ａは、フルアダー（加算器）、ラッチ等で構成される。位相アキュムレータ１１ａは、デジタル制御コードとしてのチューニングワードＴＷを受信し、リファレンスクロックの周波数Ｒrefclkに基づいて、チューニングワードＴＷを積算していく。積算されたチューニングワードＴＷは、正弦波変換部１１ｂに出力される。
【００１８】
正弦波変換部１１ｂは、ＲＯＭ(Read Only Memory)やＲＡＭ(Random Access Memory)等のメモリで構成される。このメモリには、受信したチューニングワードＴＷを正弦波（サイン波）に変換するためのルックアップテーブルが格納される。これにより、受信したチューニングワ−ドＴＷは、デジタル信号としての正弦波に変換されて、Ｄ／Ａコンバータ１１ｃに出力される。
【００１９】
Ｄ／Ａコンバータ１１ｃは、デジタル信号をアナログ信号に変換する変換器である。リファレンスクロックの周波数Ｒrefclkに基づいて、デジタル信号としてのチューニングワードＴＷをアナログ信号としてのチューニングワードＴＷに変換して出力する。
【００２０】
次に、付加回路１２について図１を参照して説明する。
付加回路１２は、分周器１２ａ，１２ｂ、ミキサ１２ｃ等から構成される。付加回路１２は、ＦＰＧＡ（Filed Programmable Gate Array）、ディスクリート部品、ＡＳＩＣ（Application Specific Integrated Circuit）等で構成すればよい。尚、付加回路１２は、ＤＤＳ回路１０の内部に構成されていてもよいし、ＤＤＳ回路１０と別体としてＤＤＳ回路１０の外部に構成されていもよい。
【００２１】
分周器１２ａ，１２ｂは、例えばプログラマブルカウンタ等で構成される。これにより、分解能の変更を自由に行うことができる。分周器１２ａは、リファレンスクロックの周波数を受信して、分周する。分周は、図１に示すように、Ｎ／Ｍ（Ｎ≦Ｍ）で行われる。分周されたリファレンスクロックの周波数は、ミキサ１２ｃに出力される。一方、分周器１２ｂは、ＤＤＳ部１１から出力される正弦波の信号の周波数を受信して、分周する。分周は、図１に示すように、１／Ｚで行われる。分周された周波数も、ミキサ１２ｃに出力される。
【００２２】
ミキサ１２ｃは、分周部１２ａで分周されたリファレンスクロックの周波数と分周部１２ｂで分周された正弦波の信号の周波数とを合成した合成周波数を備える正弦波の信号を出力する。
【００２３】
続いて、ＤＤＳ回路１０から出力される正弦波の信号の周波数Ｆdds’に係る分解能が向上することを以下の数式を参照して説明する。
【００２４】
まず、ＤＤＳ回路１０の出力周波数Ｆdds’は、以下の数式（３）で示される。
【００２５】
【数３】
【００２６】
数式（３）に上述した数式（１）を代入すると、出力周波数Ｆdds’として数式（４）が算出される。
【００２７】
【数４】
【００２８】
このように、ＤＤＳ回路１０から出力される信号の周波数Ｆdds’は、リファレンスクロックの周波数Ｆrefclkの所定倍となる。このため、分周部１２ａ，１２ｂのそれぞれの分周値（Ｍ，Ｎ，Ｚ）を変化させることにより、従来では、ＤＤＳ部１１を通過した後の周波数Ｆddsは、リファレンスクロックの周波数Ｆrefclkの約１／３程度となる事象に対し、付加回路１２を通過した後の周波数Ｆdds’は、リファレンスクロックの周波数Ｆrefclkと同等以上にまで向上させることもできる。周波数Ｆdds’と周波数Ｆrefclkとが同等となるためには、例えば、Ｍ＝６，Ｎ＝５，Ｚ＝２等と決定すればよい。
【００２９】
また、分解能は、チューニングワードＴＷが１あたりの周波数の変化量なので、数式（５）のように示される。
【００３０】
【数５】
【００３１】
このように、数式（５）は、上述した数式（２）と比べると、ＤＤＳ部１１で出力された正弦波の信号の周波数Ｆddsと、ミキサ１２ｃから出力された正弦波の信号の周波数Ｆdds’が略同等、望ましくは一致となる場合に、従来の分解能が１／Ｚ倍と小さくなり、分解能が向上していることが分かる。
【００３２】
図３は、ＤＤＳ回路１０における信号波形の変遷を示す図である。同図（ｂ）においては、上述した分周部１２ｂをＺ＝２とした信号波形を示している。
【００３３】
ＤＤＳ部１１から出力される信号の周波数Ｆddsが同図（ａ）のように示される場合に、分周部１２ｂでは、この周波数Ｆddsが分周されて
同図（ｂ）のように示される。
【００３４】
一方、リファレンスクロックの周波数Ｆrefclkが、分周部１２ａにより分周されて同図（ｃ）のように示された場合、ＤＤＳ回路１０から出力される信号の周波数Ｆdds’は、ミキサ１２ｃで合成されて、同図（ｄ）のような信号波形となる。
【００３５】
このように、ＤＤＳ部１１で出力された正弦波の信号の周波数Ｆddsと、ミキサ１２ｃから出力された正弦波の信号の周波数Ｆdds’が略同等となる場合に、周波数Ｆdds’の分解能が向上する。尚、周波数Ｆddsと周波数Ｆdds’とが略同等となるためには、分周比ＺをＺ＝２とした場合、分周比Ｍ，ＮをそれぞれＭ＝６，Ｎ＝１等と決定すればよい。これらの値は、周波数Ｆddsと周波数Ｆdds’とが略同等となるのであれば、限定されるものではない。
【００３６】
（第２実施形態）
続いて、本発明の第２実施形態について図４を参照して説明する。
【００３７】
図４は、付加回路１２の他の一例を示すブロック図である。尚、図１に示される付加回路１２の各部と同様の構成には同一符号を付し、その説明を省略する。
【００３８】
本実施形態に係る付加回路１２は、レジスタ１２ｄ、デコーダ１２ｅを更に構成する点で、第１実施形態に係る付加回路１２と相違する。
【００３９】
レジスタ１２ｄは、分周器１２ａ，１２ｂの分周比を設定する。具体的には、分周器１２ａに対しては、分周比Ｍ，Ｎを、分周器１２ｂに対しては、分周比Ｚを設定する。これらの設定は、デコーダ１２ｅから送信される制御信号、各種データ等をレジスタ１２ｄが受信することにより行われる。
【００４０】
デコーダ１２ｅは、例えば付加回路１２の外部に設置されたＣＰＵ等の制御手段から送信される制御信号、アドレス、各種データ等を受信して、レジスタ１２ｄを制御する。
【００４１】
したがって、本実施形態によれば、付加回路１２を構成する分周器１２ａ，１２ｂの分周比を外部の制御手段によって自由に変更することができる。これにより、ＤＤＳ回路１０から出力される正弦波の信号の周波数Ｆdds’に係る分解能も変更可能となる。
【００４２】
（第３実施形態）
続いて、本発明の第３実施形態について図５を参照して説明する。
【００４３】
図５は、本発明の電子装置の一例であるＬＳＩ（集積回路）２０の一構成例を示すブロック図である。尚、図１，図４に示される付加回路１２等の各部と同様の構成には同一符号を付し、その説明を省略する。なお、ここでいう電子装置とは例えばレーダ送受信装置等の通信装置、計測装置、医療用画像装置等が含まれる。
【００４４】
ＬＳＩ２０は、同図に示すように、ＤＤＳ部１１と、第２実施形態に係る付加回路１２とを集積化した構成を有している。第１実施形態に係るＤＤＳ回路１０と、レジスタ１２ｄ、デコーダ１２ｅを集積化して構成するようにしてもよい。
【００４５】
また、ＬＳＩ２０は、デコーダ１２ｅに接続される複数の端子２１と、ＤＤＳ部１１及び分周器１２ａに接続される端子２２を有している。前者の端子２１は、ＬＳＩ２０の外部に設置されるＣＰＵ等の制御手段と接続される。これらの端子２１を通じて、制御信号、アドレス、各種データ等の送受が行われる。後者の端子２２は、ＬＳＩ２０の外部に設置される発振器と接続される。端子２２を介して、リファレンスクロックがＬＳＩ２０内の各部に送られる。
【００４６】
（第４実施形態）
続いて、本発明の第４実施形態について図６を参照して説明する。
【００４７】
図６は、本発明の電子装置の別の例であるプリント回路基板３０の一構成例を示すブロック図である。
【００４８】
プリント回路基板３０は、第３実施形態で説明したＬＳＩ２０と、このＬＳＩ２０に制御信号等を送信するＣＰＵ３１、発振器３２等により構成される。このように、基板にＬＳＩ２０、ＣＰＵ３１、発振器３２を搭載するようにしてもよい。
【００４９】
以上、本発明の望ましい実施形態について詳述したが、本発明に係る特定の実施形態に限定されず、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変化が可能である。
【図面の簡単な説明】
【００５０】
【図１】ＤＤＳ回路の一例を示すブロック図である。
【図２】ＤＤＳ部の要部構成を例示するブロック図である。
【図３】ＤＤＳ回路における信号波形の変遷を示す図である。
【図４】付加回路の他の一例を示すブロック図である。
【図５】電子装置の一例であるＬＳＩの一構成例を示すブロック図である。
【図６】電子装置の一例であるプリント回路基板の一構成例を示すブロック図である。
【符号の説明】
【００５１】
１０ ＤＤＳ回路
１１ ＤＤＳ部
１１ａ 位相アキュムレータ
１１ｂ 正弦波変換部
１１ｃ Ｄ／Ａコンバータ
１２ 付加回路
１２ａ，１２ｂ 分周器
１２ｃ ミキサ
１２ｄ レジスタ
１２ｅ デコーダ
２０ ＬＳＩ
２１，２２ 端子
３０ プリント回路基板
３１ ＣＰＵ
３２ 発振器
【技術分野】
【０００１】
本発明は、ＤＤＳ回路に関し、特に、出力周波数の分解能を高めるＤＤＳ回路に関する。
【背景技術】
【０００２】
カーラジオ、データ通信システム、医療用画像機器、レーダ送受信装置等の分野では、信号発生器として、ＤＤＳ（Direct Digital Synthesizer）回路が広く用いられている。例えば、レーダ送受信装置であれば、特許文献１に示すように、ＤＤＳ回路にＰＬＬシンセサイザが組み合わされたものが知られている。また、特許文献２に示すように、ＤＤＳ回路に分周器が組み合わされたものも知られている。
【０００３】
【特許文献１】特開平１１−１５０４２１号公報
【特許文献２】特開平１１−２８９２２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述したＤＤＳ回路から出力される信号の周波数は、以下の数式（１）で示されるが、雑音等の影響からリファレンスクロックの周波数のＴＷ／２ＮＡ倍、（例えば約１／３程度）にまで制限される。
【０００５】
【数１】
【０００６】
一方、出力される信号の周波数の分解能は、以下の数式（２）に示される。すなわち、チューニングワードＴＷの逆数が分解能となる。数式（２）による算出結果が小さいほど、分解能は向上する。
【０００７】
【数２】
【０００８】
ここで、上述したとおり、Ｆrefclk／Ｆddsは、約３程度の値となるため、分解能を向上させるためには、チューニングワードＴＷのビット長ＮＡを増加させればよい。しかし、これにより、ＤＤＳ回路を構成するアキュムレータやメモリ等の回路規模が増大するため、製造コストや実装面の観点から望ましくない。
【０００９】
本発明は、このような事情に鑑みてなされたものであり、チューニングワードのビット長を増加させずに、分解能を向上させ得るＤＤＳ回路及び電子装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本明細書開示のＤＤＳ回路及び電子装置は、リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するＤＤＳ部と、リファレンスクロックの周波数を分周する第１の分周部と、ＤＤＳ部で出力された正弦波の信号の周波数を分周する第２の分周部と、第１の分周部で分周された周波数と第２の分周部で分周された周波数とを合成した合成周波数を備える正弦波の信号を出力する合成部と、を有することを特徴としている。
【００１１】
この構成によれば、ＤＤＳ部から出力された正弦波の信号の周波数を分周したものが、リファレンスクロックの周波数を分周したものと合成され、ＤＤＳ回路から出力される際の周波数は、ＤＤＳ部から出力された時の周波数より増大する。このため、分解能は、チューニングワードＴＷが１あたりの周波数の変化量であることを考慮すれば、ＤＤＳ回路から出力される際の周波数に係る分解能は、ＤＤＳ部から出力された正弦波の信号の周波数に係る分解能に対して、第２の分周部の分周比倍となる。
【発明の効果】
【００１２】
本明細書に開示のＤＤＳ回路、集積回路及び回路基板によれば、チューニングワードのビット長を増加させないでも、分解能を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。
【００１４】
（第１実施形態）
図１は、ＤＤＳ回路１０の一例を示すブロック図、図２は、ＤＤＳ部１１の要部構成を例示するブロック図である。
【００１５】
ＤＤＳ回路１０は、図１に示すように、ＤＤＳ部１１、付加回路１２を含んで構成される。必要に応じて、ローパスフィルタ等を構成してもよい。
【００１６】
まず、ＤＤＳ部１１について図２を参照して説明する。
ＤＤＳ部１１は、図２に示すように、位相アキュムレータ１１ａ、正弦波変換部１１ｂ、Ｄ／Ａコンバータ１１ｃを含んで構成される。尚、各ブロック図の間に示される図は、チューニングワードＴＷの変化の様子を例示している。
【００１７】
位相アキュムレータ１１ａは、フルアダー（加算器）、ラッチ等で構成される。位相アキュムレータ１１ａは、デジタル制御コードとしてのチューニングワードＴＷを受信し、リファレンスクロックの周波数Ｒrefclkに基づいて、チューニングワードＴＷを積算していく。積算されたチューニングワードＴＷは、正弦波変換部１１ｂに出力される。
【００１８】
正弦波変換部１１ｂは、ＲＯＭ(Read Only Memory)やＲＡＭ(Random Access Memory)等のメモリで構成される。このメモリには、受信したチューニングワードＴＷを正弦波（サイン波）に変換するためのルックアップテーブルが格納される。これにより、受信したチューニングワ−ドＴＷは、デジタル信号としての正弦波に変換されて、Ｄ／Ａコンバータ１１ｃに出力される。
【００１９】
Ｄ／Ａコンバータ１１ｃは、デジタル信号をアナログ信号に変換する変換器である。リファレンスクロックの周波数Ｒrefclkに基づいて、デジタル信号としてのチューニングワードＴＷをアナログ信号としてのチューニングワードＴＷに変換して出力する。
【００２０】
次に、付加回路１２について図１を参照して説明する。
付加回路１２は、分周器１２ａ，１２ｂ、ミキサ１２ｃ等から構成される。付加回路１２は、ＦＰＧＡ（Filed Programmable Gate Array）、ディスクリート部品、ＡＳＩＣ（Application Specific Integrated Circuit）等で構成すればよい。尚、付加回路１２は、ＤＤＳ回路１０の内部に構成されていてもよいし、ＤＤＳ回路１０と別体としてＤＤＳ回路１０の外部に構成されていもよい。
【００２１】
分周器１２ａ，１２ｂは、例えばプログラマブルカウンタ等で構成される。これにより、分解能の変更を自由に行うことができる。分周器１２ａは、リファレンスクロックの周波数を受信して、分周する。分周は、図１に示すように、Ｎ／Ｍ（Ｎ≦Ｍ）で行われる。分周されたリファレンスクロックの周波数は、ミキサ１２ｃに出力される。一方、分周器１２ｂは、ＤＤＳ部１１から出力される正弦波の信号の周波数を受信して、分周する。分周は、図１に示すように、１／Ｚで行われる。分周された周波数も、ミキサ１２ｃに出力される。
【００２２】
ミキサ１２ｃは、分周部１２ａで分周されたリファレンスクロックの周波数と分周部１２ｂで分周された正弦波の信号の周波数とを合成した合成周波数を備える正弦波の信号を出力する。
【００２３】
続いて、ＤＤＳ回路１０から出力される正弦波の信号の周波数Ｆdds’に係る分解能が向上することを以下の数式を参照して説明する。
【００２４】
まず、ＤＤＳ回路１０の出力周波数Ｆdds’は、以下の数式（３）で示される。
【００２５】
【数３】
【００２６】
数式（３）に上述した数式（１）を代入すると、出力周波数Ｆdds’として数式（４）が算出される。
【００２７】
【数４】
【００２８】
このように、ＤＤＳ回路１０から出力される信号の周波数Ｆdds’は、リファレンスクロックの周波数Ｆrefclkの所定倍となる。このため、分周部１２ａ，１２ｂのそれぞれの分周値（Ｍ，Ｎ，Ｚ）を変化させることにより、従来では、ＤＤＳ部１１を通過した後の周波数Ｆddsは、リファレンスクロックの周波数Ｆrefclkの約１／３程度となる事象に対し、付加回路１２を通過した後の周波数Ｆdds’は、リファレンスクロックの周波数Ｆrefclkと同等以上にまで向上させることもできる。周波数Ｆdds’と周波数Ｆrefclkとが同等となるためには、例えば、Ｍ＝６，Ｎ＝５，Ｚ＝２等と決定すればよい。
【００２９】
また、分解能は、チューニングワードＴＷが１あたりの周波数の変化量なので、数式（５）のように示される。
【００３０】
【数５】
【００３１】
このように、数式（５）は、上述した数式（２）と比べると、ＤＤＳ部１１で出力された正弦波の信号の周波数Ｆddsと、ミキサ１２ｃから出力された正弦波の信号の周波数Ｆdds’が略同等、望ましくは一致となる場合に、従来の分解能が１／Ｚ倍と小さくなり、分解能が向上していることが分かる。
【００３２】
図３は、ＤＤＳ回路１０における信号波形の変遷を示す図である。同図（ｂ）においては、上述した分周部１２ｂをＺ＝２とした信号波形を示している。
【００３３】
ＤＤＳ部１１から出力される信号の周波数Ｆddsが同図（ａ）のように示される場合に、分周部１２ｂでは、この周波数Ｆddsが分周されて
同図（ｂ）のように示される。
【００３４】
一方、リファレンスクロックの周波数Ｆrefclkが、分周部１２ａにより分周されて同図（ｃ）のように示された場合、ＤＤＳ回路１０から出力される信号の周波数Ｆdds’は、ミキサ１２ｃで合成されて、同図（ｄ）のような信号波形となる。
【００３５】
このように、ＤＤＳ部１１で出力された正弦波の信号の周波数Ｆddsと、ミキサ１２ｃから出力された正弦波の信号の周波数Ｆdds’が略同等となる場合に、周波数Ｆdds’の分解能が向上する。尚、周波数Ｆddsと周波数Ｆdds’とが略同等となるためには、分周比ＺをＺ＝２とした場合、分周比Ｍ，ＮをそれぞれＭ＝６，Ｎ＝１等と決定すればよい。これらの値は、周波数Ｆddsと周波数Ｆdds’とが略同等となるのであれば、限定されるものではない。
【００３６】
（第２実施形態）
続いて、本発明の第２実施形態について図４を参照して説明する。
【００３７】
図４は、付加回路１２の他の一例を示すブロック図である。尚、図１に示される付加回路１２の各部と同様の構成には同一符号を付し、その説明を省略する。
【００３８】
本実施形態に係る付加回路１２は、レジスタ１２ｄ、デコーダ１２ｅを更に構成する点で、第１実施形態に係る付加回路１２と相違する。
【００３９】
レジスタ１２ｄは、分周器１２ａ，１２ｂの分周比を設定する。具体的には、分周器１２ａに対しては、分周比Ｍ，Ｎを、分周器１２ｂに対しては、分周比Ｚを設定する。これらの設定は、デコーダ１２ｅから送信される制御信号、各種データ等をレジスタ１２ｄが受信することにより行われる。
【００４０】
デコーダ１２ｅは、例えば付加回路１２の外部に設置されたＣＰＵ等の制御手段から送信される制御信号、アドレス、各種データ等を受信して、レジスタ１２ｄを制御する。
【００４１】
したがって、本実施形態によれば、付加回路１２を構成する分周器１２ａ，１２ｂの分周比を外部の制御手段によって自由に変更することができる。これにより、ＤＤＳ回路１０から出力される正弦波の信号の周波数Ｆdds’に係る分解能も変更可能となる。
【００４２】
（第３実施形態）
続いて、本発明の第３実施形態について図５を参照して説明する。
【００４３】
図５は、本発明の電子装置の一例であるＬＳＩ（集積回路）２０の一構成例を示すブロック図である。尚、図１，図４に示される付加回路１２等の各部と同様の構成には同一符号を付し、その説明を省略する。なお、ここでいう電子装置とは例えばレーダ送受信装置等の通信装置、計測装置、医療用画像装置等が含まれる。
【００４４】
ＬＳＩ２０は、同図に示すように、ＤＤＳ部１１と、第２実施形態に係る付加回路１２とを集積化した構成を有している。第１実施形態に係るＤＤＳ回路１０と、レジスタ１２ｄ、デコーダ１２ｅを集積化して構成するようにしてもよい。
【００４５】
また、ＬＳＩ２０は、デコーダ１２ｅに接続される複数の端子２１と、ＤＤＳ部１１及び分周器１２ａに接続される端子２２を有している。前者の端子２１は、ＬＳＩ２０の外部に設置されるＣＰＵ等の制御手段と接続される。これらの端子２１を通じて、制御信号、アドレス、各種データ等の送受が行われる。後者の端子２２は、ＬＳＩ２０の外部に設置される発振器と接続される。端子２２を介して、リファレンスクロックがＬＳＩ２０内の各部に送られる。
【００４６】
（第４実施形態）
続いて、本発明の第４実施形態について図６を参照して説明する。
【００４７】
図６は、本発明の電子装置の別の例であるプリント回路基板３０の一構成例を示すブロック図である。
【００４８】
プリント回路基板３０は、第３実施形態で説明したＬＳＩ２０と、このＬＳＩ２０に制御信号等を送信するＣＰＵ３１、発振器３２等により構成される。このように、基板にＬＳＩ２０、ＣＰＵ３１、発振器３２を搭載するようにしてもよい。
【００４９】
以上、本発明の望ましい実施形態について詳述したが、本発明に係る特定の実施形態に限定されず、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変化が可能である。
【図面の簡単な説明】
【００５０】
【図１】ＤＤＳ回路の一例を示すブロック図である。
【図２】ＤＤＳ部の要部構成を例示するブロック図である。
【図３】ＤＤＳ回路における信号波形の変遷を示す図である。
【図４】付加回路の他の一例を示すブロック図である。
【図５】電子装置の一例であるＬＳＩの一構成例を示すブロック図である。
【図６】電子装置の一例であるプリント回路基板の一構成例を示すブロック図である。
【符号の説明】
【００５１】
１０ ＤＤＳ回路
１１ ＤＤＳ部
１１ａ 位相アキュムレータ
１１ｂ 正弦波変換部
１１ｃ Ｄ／Ａコンバータ
１２ 付加回路
１２ａ，１２ｂ 分周器
１２ｃ ミキサ
１２ｄ レジスタ
１２ｅ デコーダ
２０ ＬＳＩ
２１，２２ 端子
３０ プリント回路基板
３１ ＣＰＵ
３２ 発振器
【特許請求の範囲】
【請求項１】
リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するＤＤＳ部と、
前記リファレンスクロックの周波数を分周する第１の分周部と、
前記ＤＤＳ部で出力された正弦波の信号の周波数を分周する第２の分周部と、
前記第１の分周部で分周された周波数と前記第２の分周部で分周された周波数とを合成した合成周波数を備える正弦波の信号を出力する合成部と、
を有することを特徴とするＤＤＳ回路。
【請求項２】
前記第１の分周部及び第２の分周部の少なくとも一方は、プログラマブルカウンタであることを特徴とする請求項１に記載のＤＤＳ回路。
【請求項３】
前記第１の分周部は、前記合成周波数が、前記ＤＤＳ部で出力された正弦波の信号の周波数と略同等になるように前記リファレンスクロックの周波数を分周することを特徴とする請求項１又は２に記載のＤＤＳ回路。
【請求項４】
リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するＤＤＳ部と、
前記リファレンスクロックの周波数及び前記正弦波の信号の周波数に関する分周条件を記憶する記憶部と、
前記記憶部に記憶された前記リファレンスクロックの周波数に関する分周条件に基づいて、前記リファレンスクロックの周波数を分周する第１の分周部と、
前記記憶部に記憶された前記正弦波の信号の周波数に関する分周条件に基づいて、前記ＤＤＳ部で出力された正弦波の信号の周波数を分周する第２の分周部と、
前記第１の分周部で分周された周波数と前記第２の分周部で分周された周波数とを合成した合成周波数を備える正弦波の信号を出力する合成部と、
を有することを特徴とする電子装置。
【請求項５】
リファレンスクロックを発振する発振部と、
前記リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するＤＤＳ部と、
前記リファレンスクロックの周波数及び前記正弦波の信号の周波数に関する分周条件を記憶する記憶部と、
前記分周条件を変更する制御部と、
前記記憶部に記憶された前記リファレンスクロックの周波数に関する分周条件に基づいて、前記リファレンスクロックの周波数を分周する第１の分周部と、
前記記憶部に記憶された前記正弦波の信号の周波数に関する分周条件に基づいて、前記ＤＤＳ部で出力された正弦波の信号の周波数を分周する第２の分周部と、
前記第１の分周部で分周された周波数と前記第２の分周部で分周された周波数とを合成した合成周波数を備える正弦波の信号を出力する合成部と、
を有することを特徴とする電子装置。
【請求項１】
リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するＤＤＳ部と、
前記リファレンスクロックの周波数を分周する第１の分周部と、
前記ＤＤＳ部で出力された正弦波の信号の周波数を分周する第２の分周部と、
前記第１の分周部で分周された周波数と前記第２の分周部で分周された周波数とを合成した合成周波数を備える正弦波の信号を出力する合成部と、
を有することを特徴とするＤＤＳ回路。
【請求項２】
前記第１の分周部及び第２の分周部の少なくとも一方は、プログラマブルカウンタであることを特徴とする請求項１に記載のＤＤＳ回路。
【請求項３】
前記第１の分周部は、前記合成周波数が、前記ＤＤＳ部で出力された正弦波の信号の周波数と略同等になるように前記リファレンスクロックの周波数を分周することを特徴とする請求項１又は２に記載のＤＤＳ回路。
【請求項４】
リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するＤＤＳ部と、
前記リファレンスクロックの周波数及び前記正弦波の信号の周波数に関する分周条件を記憶する記憶部と、
前記記憶部に記憶された前記リファレンスクロックの周波数に関する分周条件に基づいて、前記リファレンスクロックの周波数を分周する第１の分周部と、
前記記憶部に記憶された前記正弦波の信号の周波数に関する分周条件に基づいて、前記ＤＤＳ部で出力された正弦波の信号の周波数を分周する第２の分周部と、
前記第１の分周部で分周された周波数と前記第２の分周部で分周された周波数とを合成した合成周波数を備える正弦波の信号を出力する合成部と、
を有することを特徴とする電子装置。
【請求項５】
リファレンスクロックを発振する発振部と、
前記リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するＤＤＳ部と、
前記リファレンスクロックの周波数及び前記正弦波の信号の周波数に関する分周条件を記憶する記憶部と、
前記分周条件を変更する制御部と、
前記記憶部に記憶された前記リファレンスクロックの周波数に関する分周条件に基づいて、前記リファレンスクロックの周波数を分周する第１の分周部と、
前記記憶部に記憶された前記正弦波の信号の周波数に関する分周条件に基づいて、前記ＤＤＳ部で出力された正弦波の信号の周波数を分周する第２の分周部と、
前記第１の分周部で分周された周波数と前記第２の分周部で分周された周波数とを合成した合成周波数を備える正弦波の信号を出力する合成部と、
を有することを特徴とする電子装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−２９０６４１（Ｐ２００９−２９０６４１Ａ）
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願番号】特願２００８−１４２０８５（Ｐ２００８−１４２０８５）
【出願日】平成２０年５月３０日（２００８．５．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願日】平成２０年５月３０日（２００８．５．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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